JPH02117130A - Manufacture of semiconductor element - Google Patents
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は半導体素子の製造方法に関し、特に、Si基板
に対する集積度を高める拡散層の形成方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a diffusion layer to increase the degree of integration on a Si substrate.
[従来の技術]
VLS I (Very Larc+e 5cale
Integrated circuit)の集積度が増
大するに従い、その構造単位であるMOS型()fet
al 0xide Sem1conductor)電界
効果トランジスタの縮小が必要となってくる。かかる縮
小に伴い、そのソース、ドレイン領域を構成する拡散層
のpn接合深さの縮小も要求されている。[Prior art] VLS I (Very Larc+e 5cale
As the degree of integration of integrated circuits (integrated circuits) increases, the structural unit of MOS type (fet)
It becomes necessary to reduce the size of field effect transistors. Along with this reduction, there is also a need to reduce the pn junction depth of the diffusion layer forming the source and drain regions.
ソース、ドレイン領域を構成する拡散層の接合を形成す
る方法として、通常イオン注入法が用いられている。例
えば、その接合がn+/p接合の場合には、As+又は
P+イオン等のドナーイオンを、また、p”/n接合の
場合には、B+又はB F 2+イオン等のアクセプタ
イオンを数十KeVの加速エネルギーでSi基板に照射
して1平方センチメートル当り1×10〜1.X101
6だけ注入し、その後、900〜1000℃のアニール
によって活性化処理して接合を形成していた。このよう
な方法を用いると、拡散層の接合深さが、工〕、/p接
合の場合に0.2μm、また、p+/n接合の場合に0
゜3μmになっていた。Ion implantation is generally used as a method for forming junctions between diffusion layers that constitute source and drain regions. For example, if the junction is an n+/p junction, donor ions such as As+ or P+ ions are used, and if the junction is a p''/n junction, acceptor ions such as B+ or B F 2+ ions are heated at several tens of KeV. Irradiate the Si substrate with an acceleration energy of 1×10 to 1.X101 per square centimeter.
6 was implanted and then activated by annealing at 900 to 1000° C. to form a junction. When such a method is used, the junction depth of the diffusion layer is 0.2 μm for the /p junction and 0.2 μm for the p+/n junction.
It was 3 μm.
しかし、今後のMO8型電界効果トランジスタの微細化
に対応するためには、接合深さが0.1μm以下の接合
形成が必要となり、上述の深さでは不十分である。特に
、p+/n接合の場合に目標値との差が大きく問題が多
い。接合を浅くできない原因としては、注入され゛なり
+又はBF2+イオンの分布がSt基板中でチャンネリ
ング現象によって拡がるためである。特に、浅い結合を
形成する場合に用いられる低エネルギー注入の場合、イ
オン分布の拡がりは大きい。However, in order to cope with future miniaturization of MO8 type field effect transistors, it is necessary to form a junction with a junction depth of 0.1 μm or less, and the above-mentioned depth is insufficient. In particular, in the case of p+/n junctions, the difference from the target value is large and there are many problems. The reason why the junction cannot be made shallow is that the distribution of implanted BF2+ or BF2+ ions spreads in the St substrate due to a channeling phenomenon. In particular, in the case of low-energy implantation used to form shallow bonds, the spread of ion distribution is large.
このようなチャンネリング現象を防止して接合深さを浅
くするなめに、既に、B+又はB F 2 +イオンの
注入領域を、予め非晶質化を引き起こす、例えばStイ
オンを注入して非晶質化(プレアモルファス化)してお
き、その後にB+又は旺。In order to prevent such channeling phenomenon and reduce the junction depth, the region where B+ or B F 2 + ions are implanted has already been made amorphous by implanting, for example, St ions that cause it to become amorphous. Pre-amorphize, then B+ or O.
1イオンを注入して接合を形成する方法が提案されてい
る。A method of forming a junction by implanting one ion has been proposed.
[発明が解決しようとする課題]
しかし、Si+イオンを注入することで形成された非晶
質領域は、その後の活性化アニール処理を経て再結晶化
する際に、もとの非晶質/結晶界面で2次欠陥を発生す
る。そのため、Si+イオンを注入してプレアモルファ
ス化を行ない、その後にB+又はBF2+イオンを注入
して形成されたp /n接合は、プレアモルファス化
を行なうことなくB+又はBF2+イオンを注入して形
成されたp+/n接合に比べて、2次欠陥による生成電
流によって逆バイアスでのリーク電流が実用上許容でき
ない程度に桁ちがいに大きくなっていた(文献(1)ア
イ−ダブリュー ウー、アール・ティー・ファルクス、
リュー・シー・マイセルセン ジュニア共著、ジャーナ
ル アプライドフ’7ジイクス(I−W WLI、R,
丁、Fulks、and J、C,Hikkesen、
Jr、 ;J、Appl、Phys、) 60(7)、
10ctober 1986゜pp2422−2438
参照)。[Problems to be Solved by the Invention] However, when the amorphous region formed by implanting Si+ ions is recrystallized through the subsequent activation annealing process, the original amorphous/crystalline region is Secondary defects occur at the interface. Therefore, a p/n junction formed by implanting Si+ ions to make it pre-amorphous and then implanting B+ or BF2+ ions can be formed by implanting B+ or BF2+ ions without making it pre-amorphous. Compared to the conventional p+/n junction, the current generated by the secondary defects caused the leakage current in reverse bias to be an order of magnitude larger to the point that it was practically unacceptable. Falx,
Co-authored by Liu C. Meiselsen, Jr., Journal AppliedF'7 Gix (I-W WLI, R,
Ding, Fulks, and J. C. Hikkesen,
Jr.; J. Appl. Phys.) 60(7),
10ctober 1986゜pp2422-2438
reference).
このような問題は、p+/n接合を形成する場合だけで
なく、n+/p接合を形成する場合にも同様に生じてい
た。Such problems occur not only when forming p+/n junctions but also when forming n+/p junctions.
本発明は、以上の点を考慮してなされたものであり、接
合深さが浅い接合をプレアモルファス化法を用いて形成
しても、逆バイアスによるリーク電流を小さく抑えるこ
とのできる半導体素子の製造方法を提供しようとするも
のである。The present invention has been made in consideration of the above points, and provides a semiconductor device that can suppress leakage current due to reverse bias to a small level even when a shallow junction is formed using a pre-amorphization method. The purpose is to provide a manufacturing method.
し課題を解決するための手段]
かかる課題を解決するため、本発明においては、Si基
板上の酸化膜によって囲繞された領域に、イオン注入法
によって、囲繞領域の第1の導電型とは異なる第2の導
電型の拡散層を形成する処理を以下の各工程によって行
なうようにした。すなわち、所定のイオンにより、囲繞
領域の所定の深さまで非晶質化する工程と、非晶質領域
の所定の深さまで第2の導電型を与えるイオンを注入す
る工程と、イオン注入が行われた領域の全露出面を覆っ
て金属シリサイド層を形成する工程と、酸化雰囲気で熱
処理を行なう工程とを順次経て拡散層を形成するように
した。[Means for Solving the Problems] In order to solve the problems, in the present invention, a region surrounded by an oxide film on a Si substrate is implanted with a conductivity type different from the first conductivity type of the surrounding region by an ion implantation method. The process of forming the second conductivity type diffusion layer was carried out through the following steps. That is, the ion implantation is performed by making the surrounding region amorphous to a predetermined depth with predetermined ions, and implanting ions that give the second conductivity type to the amorphous region to a predetermined depth. The diffusion layer was formed by sequentially performing a step of forming a metal silicide layer covering the entire exposed surface of the region and a step of performing heat treatment in an oxidizing atmosphere.
[作用]
接合深さが浅い拡散層を形成するため、まず、囲繞領域
の所定の深さまで非晶質化し、その後、第2の導電型を
与えるイオンをこの非晶質領域の所定の深さまでに注入
するようにした。[Operation] In order to form a diffusion layer with a shallow junction depth, first, the surrounding region is made amorphous to a predetermined depth, and then ions imparting the second conductivity type are injected to a predetermined depth of this amorphous region. I decided to inject it into
この状態で直ちに熱処理を行なうと非晶質が結晶化する
際、非晶質/結晶界面に過剰な非晶質化用のイオンが析
出して逆方向リーク電流が大きくなるので、熱が加えら
れたとき空格子を発生ずる金属シリサイド層で、第2の
導電型を与えるイオンが注入された領域の露出面を覆っ
た後、熱処理を行なうようにした。すなわち、過剰な非
晶質化用イオンを空格子によって消滅させるようにした
。If heat treatment is performed immediately in this state, when the amorphous crystallizes, excessive ions for amorphization will precipitate at the amorphous/crystalline interface, increasing the reverse leakage current, so heat is not applied. After covering the exposed surface of the region into which the ions imparting the second conductivity type were implanted with a metal silicide layer which generates vacancies when exposed to heat, heat treatment was performed. In other words, excess ions for amorphization are eliminated by the vacancies.
[実施例]
以下、本発明の一実施例を図面を参照しながら詳述する
。[Example] Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第1図はこの一実施例の製造工程を示す図である。この
第1図はいわゆるLDD (Li(]htV Dope
dDrain)構造のpチャネルMO8型電界効果トラ
ンジスタの製造工程を示している。FIG. 1 is a diagram showing the manufacturing process of this embodiment. This figure 1 shows the so-called LDD (Li(]htV Dope
3 shows the manufacturing process of a p-channel MO8 type field effect transistor with a dDrain) structure.
まず、n型のSi基板1上に、いわゆるLOC08(L
ocal 0xidation of 5ilicon
)分離を適用したフィールド酸化によって第1図(A>
に示すように、電界効果トランジスタとなる領域を除い
てフィールド酸化膜2を形成する。その後、ホトリソグ
ラフィ及びエツチングによって、第1図(B)に示すよ
うに、トランジスタとなる領域の中央部にゲート酸化膜
3を形成する。次いで、ホトリソグラフィ及びエツチン
グによって、第1図(C)に示すように、ゲート酸化膜
3上にゲート電極4を形成する。さらに、フィールド酸
化膜2及びゲート電極4との間の領域に対して所定の深
さまでB F 2 イオノの注入を行ない、第1図(
D)に示すようにソース、ドレインとなる領域にp−領
域5を形成する。さらにその後、ホトリソグラフィ及び
エツチングによって、第1図(B>に示すように、ゲー
ト電極4の側部及び上部にゲート酸化膜3aを設けてゲ
ート電@4を被覆する。First, so-called LOC08 (L
ocal Oxidation of 5ilicon
) by field oxidation applying separation (A>
As shown in FIG. 2, a field oxide film 2 is formed except for the region that will become a field effect transistor. Thereafter, by photolithography and etching, a gate oxide film 3 is formed in the center of the region that will become the transistor, as shown in FIG. 1(B). Next, a gate electrode 4 is formed on the gate oxide film 3 by photolithography and etching, as shown in FIG. 1(C). Furthermore, B F 2 ion is implanted to a predetermined depth in the region between the field oxide film 2 and the gate electrode 4, as shown in FIG.
As shown in D), p- regions 5 are formed in regions that will become sources and drains. Thereafter, a gate oxide film 3a is provided on the sides and top of the gate electrode 4 to cover the gate electrode 4 by photolithography and etching, as shown in FIG. 1 (B>).
次に、非晶質化用のSl イオ/を加速エネルギー19
0KeVで1平方センチメートル当り2×1015だけ
ソース、トレインとなる領域に注入し、その後加速エネ
ルギーを50KeVに変えて1平方センチメートル当り
2X1015だけSi+イオンをソース、トレインとな
る領域に注入して第1図(F)に示すようにこれら領域
に表面から+220nm程度の深さまで非晶質領域6を
形成する。Next, the energy of accelerating Sl io/ for amorphization is 19
At 0 KeV, 2×1015 Si+ ions per square centimeter were implanted into the source and train regions, and then the acceleration energy was changed to 50 KeV and 2×1015 Si+ ions per square centimeter were implanted into the source and train regions. ), amorphous regions 6 are formed in these regions to a depth of about +220 nm from the surface.
次いで、BF2+イオンを加速エネルギー33KeVで
1平方センチメートル当り2×1015だけソース、ド
レインとなる領域に注入して第1図(G)に示すように
p 領域7を形成する。ここで81基板1の濃度を1立
方センチメートル当り1×1017とすると、p /
n接合の深さはVLSIで求められている深さである約
0.1μmとなる。Next, BF2+ ions are implanted at an acceleration energy of 33 KeV in an amount of 2.times.10.sup.15 per square centimeter into the regions that will become the source and drain to form p-regions 7 as shown in FIG. 1(G). Here, if the concentration of 81 substrate 1 is 1 x 1017 per cubic centimeter, then p /
The depth of the n-junction is approximately 0.1 μm, which is the depth required for VLSI.
次に、高融点金属シリサイド(アニール処理温度より融
点が高い金属シリサイド)であるWS2の層8をスパッ
タリング法によって全面に対して約300nm形成し、
その後、ホトリソグラフィ及びエツチングによってフィ
ールド酸化M2からソース領域又はドレイン領域を経て
ゲート酸化膜3の側部3aに至る部分のWSi2層8を
残して他のWSi2層8を除去する。すなわち、第1図
(H)に示すように拡散層となる領域の露出面を完全に
覆うようにWSi2層8を形成する。Next, a layer 8 of WS2, which is a high melting point metal silicide (a metal silicide with a melting point higher than the annealing temperature), is formed to a thickness of about 300 nm over the entire surface by sputtering.
Thereafter, the remaining WSi2 layer 8 is removed by photolithography and etching, leaving only a portion of the WSi2 layer 8 extending from the field oxidation M2 through the source or drain region to the side 3a of the gate oxide film 3. That is, as shown in FIG. 1H, the WSi2 layer 8 is formed so as to completely cover the exposed surface of the region that will become the diffusion layer.
最後に、当該ウェハを酸化炉に入れて、ドライ酸素雰囲
気で900℃、20分の熱処理(アニール処理)を施し
、p−領域5及びp+領域7の活性化する。この活性化
によってWSi2層8の表面には第1図(I)に示すよ
うに酸化膜9が形成され、p−領域5及びp 領域7は
ソース領域及びドレイン領域となる拡散層10として完
成する。Finally, the wafer is placed in an oxidation furnace and subjected to heat treatment (annealing treatment) at 900° C. for 20 minutes in a dry oxygen atmosphere to activate p− region 5 and p+ region 7. As a result of this activation, an oxide film 9 is formed on the surface of the WSi2 layer 8 as shown in FIG. .
従って、第1図(r)は、最終的に形成されたMoS型
電界効果トランジスタを示している。Therefore, FIG. 1(r) shows the finally formed MoS type field effect transistor.
次に、上述した実施例を導出した検討の内容を説明する
。Next, the details of the study that led to the above embodiment will be explained.
逆バイアスでリーク電流を大きくする原因である、非晶
質/結晶界面に発生する2次欠陥は、さらにその原因を
追及すると、非晶質化のためのイオン注入によって生じ
た過剰の格子間Siが、アニール処理による再結晶の際
に非晶質/結晶界面に析出して転位ループを形成するた
めに生じる(上述の文献(1)参照)。The secondary defects that occur at the amorphous/crystalline interface, which increase the leakage current due to reverse bias, are caused by excessive interstitial Si caused by ion implantation for amorphization. This occurs because it precipitates at the amorphous/crystalline interface to form dislocation loops during recrystallization by annealing treatment (see the above-mentioned document (1)).
そうであるならば、過剰の格子間Siを格子に組み込め
ば、2次欠陥を消滅させることができ、従来の課題が解
決できることに本願発明者は着目した。過剰の格子間S
iを格子に組込むには、はぼ目見の過剰な空格子をこの
非晶質領域に送り込めば良いことが分った。If this is the case, the inventors of the present application have focused on the fact that if excess interstitial Si is incorporated into the lattice, secondary defects can be eliminated and the conventional problems can be solved. excess interstitial S
It has been found that in order to incorporate i into the lattice, it is sufficient to send an excessive amount of vacancies into this amorphous region.
ところで、空格子を発生させる方法として、第1に、T
iをSi表面に形成し、その後、アニール過程を経てT
!SI2を形成させることで空格子を発生させる方法が
ある(文献(2)デイ−・ニス・ウェン、ピー・エル・
スミス、シー・エム・オスバーン、ジー・アイ・ロズゴ
ニー共著、アプライド フィジックス レター(D、S
、Wen、P、[Sm1th、 C,)i、 0sbu
rn、 and G、 A、 Rozgonyi ;A
ppl、 PhysLett、) 51(15)、1
20ctober 1987.ppH82−1184参
照)。By the way, as a method for generating vacancies, firstly, T
i is formed on the Si surface, and then T is formed through an annealing process.
! There is a method of generating vacancies by forming SI2 (Reference (2) De-Niss Wen, P.L.
Smith, C.M. Osburn, and G.I. Rosgonyi, Applied Physics Letters (D, S.
, Wen, P, [Sm1th, C,)i, 0sbu
rn, and G, A, Rozgonyi;A
ppl, PhysLett, ) 51(15), 1
20ctober 1987. ppH82-1184).
しかし、この方法は、T!St2の形成過程を利用して
おり、アニール温度が1000℃程度と高いため、シリ
サイド化反応によって接合が破壊される恐れがある。そ
のため、かかる空格子の発生方法を2次欠陥の消滅のた
めに利用することができない。However, this method is T! Since the formation process of St2 is utilized and the annealing temperature is as high as about 1000° C., there is a risk that the junction may be destroyed by the silicidation reaction. Therefore, such a method of generating vacancies cannot be used to eliminate secondary defects.
空格子を発生させる方法として、第2に、Siを窒化さ
せる過程を通じて発生させる方法がある(文献(3)ピ
ー・ファーフイ、ジー・バーバシア、エム・モスレイ、
アール・ダブリュー・ダブトン共著、アプライド フィ
ジックス レター(P、 Fahey、 G、 Bar
busc ia、 H,No5lehi 、 and
R,W、 Dutton;Appl、Phys、Let
t、 ) 4B(8L15 April 1985.p
p784−786参照)。しかし、この方法においては
、窒化処理に必要な温度が1000℃以上の高温である
ため、VLSIの製造プロセスJ\の適用は実際上困難
である。The second method for generating vacancies is to generate them through the process of nitriding Si (Reference (3) P. Fahui, G. Barbasia, M. Mosley,
Co-authored by R.W. Doveton, Applied Physics Letters (P. Fahey, G. Bar
buscia, H, No5lehi, and
R, W, Dutton; Appl, Phys, Let
t, ) 4B (8L15 April 1985.p
(See p784-786). However, in this method, the temperature required for the nitriding treatment is a high temperature of 1000° C. or more, so it is practically difficult to apply the VLSI manufacturing process J\.
空格子を発生させる方法として、第3に、SiLに金属
シリサイドを形成し、これを酸化する過程を通じて空格
子を発生させる方法がある(文献(4)ピー・ファーフ
イ、アール・ダブリュー・ダツートン共著、アプライド
フィジックス レター(P、Fahey、andR,
W、 Dutton;Appl、Phys、Lett
、>52(13)、28 March 1988.pp
1092−1094参照)。この方法は、通常のSiの
酸化と同じ温度領域での処理が可能であり、接合深さが
浅いことを求められるVLSIの製造プロセスに対して
適用することができる。The third method for generating vacancies is to form metal silicide on SiL and generate vacancies through the process of oxidizing it (Reference (4), co-authored by P. Fa-hui and R.W. Datu-tong, Applied Physics Letters (P, Fahey, and R,
W, Dutton; Appl, Phys, Lett
, >52(13), 28 March 1988. pp
1092-1094). This method can be processed in the same temperature range as normal Si oxidation, and can be applied to VLSI manufacturing processes that require a shallow junction depth.
このような検討に基づいて、プレアモルファス化のなめ
に注入した過剰なS1イオンを、高融点金属シリサイド
層(第1図WSi2層8〉を形成してこれを酸化する過
程を通じて発生された空格子によって消滅させ、逆バイ
アスでのリーク電流を抑えることとした。Based on these studies, we determined that the excess S1 ions implanted into the pre-amorphous layer were used to form a high melting point metal silicide layer (WSi2 layer 8 in Figure 1) and to oxidize it. It was decided to suppress the leakage current under reverse bias.
従って、上述の実施例によれば、プレアモルファス化法
を適用して拡散層の接合深さを浅くしても、2次欠陥を
抑えているため、逆方向リーク電流を小さくすることが
でき、十分に実用に使用できるものを提供することがで
きる。実際上、上記実施例によって作成された半導体素
子の接合深さは約150nmであって逆方向リーク電流
も小さい良好な接合特性を呈した。Therefore, according to the above embodiment, even if the junction depth of the diffusion layer is made shallow by applying the pre-amorphization method, secondary defects are suppressed, so the reverse leakage current can be reduced. We can provide products that can be used for practical purposes. In fact, the junction depth of the semiconductor device fabricated according to the above example was about 150 nm, and exhibited good junction characteristics with a small reverse leakage current.
また、上記実施例は逆方向リーク電流を小さく抑えるこ
とを目的になされたものであるが、拡散層10がW S
t 2 J’18で覆われているため、以下に示す2
次的な効果を奏する。Further, although the above embodiment was made for the purpose of suppressing the reverse leakage current, the diffusion layer 10 is
Since it is covered by t 2 J'18, the following 2
It has the following effects.
すなわち、浅い接合では通常拡散層の高抵抗化が問題と
なるが、低抵抗のWSf2層8がこの拡散110に被覆
されているため、かかる問題が生じることがなくなる。That is, in a shallow junction, the problem of high resistance of the diffusion layer is normally a problem, but since the low resistance WSf2 layer 8 is covered with the diffusion 110, this problem does not occur.
また、拡散層10にアルミニューム等の配線金属を直接
接続した場合、配線金属と拡散層10とが反応して接合
が破壊される恐れがあり、また、破壊はされなくともそ
の部分が高抵抗化することがあるが、この実施例の場合
、WSi2層8が被覆されているため、このようなこと
を防止することができる。Furthermore, if a wiring metal such as aluminum is directly connected to the diffusion layer 10, there is a risk that the wiring metal and the diffusion layer 10 will react and the bond will be destroyed. However, in this embodiment, since the WSi2 layer 8 is covered, such a problem can be prevented.
なお、上記実施例においては、接合表面に形成される高
融点金属シリサイドがWSi2のものを示したが、Mo
Si 、TaSi 、Ti Si2、ZrSI2等
の通常VLSIプロセスで用いられる金属シリサイドで
あっても良く、このようなシリサイドを適用しても上述
と同様な効果を得ることができる。In the above example, the high melting point metal silicide formed on the bonding surface is WSi2, but Mo
Metal silicides commonly used in VLSI processes such as Si 2 , TaSi 2 , TiSi 2 , ZrSI 2 , etc. may be used, and even if such silicides are used, the same effects as described above can be obtained.
また、上記実施例においては、p /n接合の場合を
示したが、n+/p接合に対しても本発明を適用するこ
とができ、上述と同様な効果を奏する。Further, in the above embodiment, the case of a p/n junction is shown, but the present invention can also be applied to an n+/p junction, and the same effects as described above can be obtained.
さらに、上述の実施例においては、非晶質化を行なうた
めのイオンとしてSi+イオンを用いたものを示したが
、他のイオン、例えば、Ge+イオン、sn イオン
等を用いても良い。また、アクセプタイオンも上述の実
施例によるものだけに限定されない。n+/p接合に本
発明を適用した場合においても、そのドナーイオンは通
常適用されているものをそのまま用いることができる。Further, in the above-described embodiments, Si + ions were used as ions for amorphization, but other ions such as Ge + ions, sn 2 ions, etc. may also be used. Further, the acceptor ions are not limited to those according to the above-mentioned embodiments. Even when the present invention is applied to an n+/p junction, commonly used donor ions can be used as they are.
し発明の効果]
以上のように、本発明によれば、浅い接合の形成に用い
られるプレアモルファス化法を用いても再結晶化の際に
発生する2次欠陥を消滅させることができ、逆方向リー
ク電流の小さい良好な接合を形成することができる。[Effects of the Invention] As described above, according to the present invention, secondary defects generated during recrystallization can be eliminated even by using the pre-amorphization method used for forming shallow junctions, and vice versa. A good junction with small directional leakage current can be formed.
第1図は本発明による半導体素子の製造方法の一実施例
を示す工程図である。
1・・・81基板、2・・・フィールド酸化膜、3・・
・ゲート酸化膜、4・・・ゲート電極、5・・・p−領
域、6・・・非晶質領域、7・・・p+領領域8・・・
WSi2層、10・・・活性化されて形成された拡散層
。
特許出願人 沖電気工業株式会社
図(その1)
1:S+基板FIG. 1 is a process diagram showing an embodiment of the method for manufacturing a semiconductor device according to the present invention. 1...81 substrate, 2...field oxide film, 3...
- Gate oxide film, 4... Gate electrode, 5... P- region, 6... Amorphous region, 7... P+ region 8...
WSi2 layer, 10... Diffusion layer formed by activation. Patent applicant Oki Electric Industry Co., Ltd. Diagram (Part 1) 1: S+ board
Claims (1)
注入法によつて、前記囲繞領域の第1の導電型とは異な
る第2の導電型の拡散層を形成する半導体素子の製造方
法において、 前記拡散層を、 所定のイオンにより、前記囲繞領域の所定の深さまで非
晶質化する工程と、 非晶質領域の所定の深さまで第2の導電型を与えるイオ
ンを注入する工程と、 イオン注入が行われた領域の全露出面を覆つて金属シリ
サイド層を形成する工程と、 酸化雰囲気で熱処理を行なう工程とを経て形成すること
を特徴とする半導体素子の製造方法。[Claims] A diffusion layer of a second conductivity type different from the first conductivity type of the surrounding area is formed in a region surrounded by an oxide film on a Si substrate by an ion implantation method. A method for manufacturing a semiconductor device, comprising: making the diffusion layer amorphous to a predetermined depth in the surrounding region using predetermined ions; and imparting a second conductivity type to the predetermined depth in the amorphous region. A semiconductor device formed through the steps of implanting ions, forming a metal silicide layer covering the entire exposed surface of the ion-implanted region, and performing heat treatment in an oxidizing atmosphere. Production method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26952288A JPH02117130A (en) | 1988-10-27 | 1988-10-27 | Manufacture of semiconductor element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26952288A JPH02117130A (en) | 1988-10-27 | 1988-10-27 | Manufacture of semiconductor element |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02117130A true JPH02117130A (en) | 1990-05-01 |
Family
ID=17473565
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26952288A Pending JPH02117130A (en) | 1988-10-27 | 1988-10-27 | Manufacture of semiconductor element |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02117130A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000060634A (en) * | 1999-03-18 | 2000-10-16 | 윤종용 | Method for manufacturing semiconductor devices |
-
1988
- 1988-10-27 JP JP26952288A patent/JPH02117130A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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KR20000060634A (en) * | 1999-03-18 | 2000-10-16 | 윤종용 | Method for manufacturing semiconductor devices |
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