JP7177961B2 - 半導体装置および半導体モジュール - Google Patents

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Description

本開示は、半導体装置、および、それを用いた半導体モジュールに関する。
従来、実装基板に実装され、実装基板における電流経路の導通状態と非導通状態とを切り替える半導体装置が知られている（例えば、特許文献１参照）。
特開２０１９－１２９３０８号公報
一般に、実装基板において主電流が流れる電流経路は、効率的に電流を流すことができるように（例えば、導通抵抗が低減されるように、または／および、例えば、導通電流による発熱が効果的に放熱されるように）設計される。このため、実装基板に実装される、主電流が流れる電流経路の導通状態と非導通状態とを切り替える半導体装置には、実装基板における電流経路に効率的に電流を流すことができる特徴を有することが望まれる。これは、主電流が大電流であるほど求められることである。
そこで、本開示は、実装される実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体装置、および、実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体モジュールを提供することを目的とする。
本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層の裏面に接触して形成された金属層と、前記半導体層の内部の第１の半導体層内領域に形成された第１の縦型ＭＯＳトランジスタと、前記内部の、前記半導体層の平面視において前記第１の半導体層内領域に隣接した第２の半導体層内領域に形成された第２の縦型ＭＯＳトランジスタと、前記半導体層の上面の第１の半導体層上面領域に形成された、前記第１の縦型ＭＯＳトランジスタのソース電極に接続された１以上の第１のソースパッド、および、前記第１の縦型ＭＯＳトランジスタのゲート電極に接続された第１のゲートパッドと、前記上面の、前記半導体層の平面視において前記第１の半導体層上面領域に隣接した第２の半導体層上面領域に形成された、前記第２の縦型ＭＯＳトランジスタのソース電極に接続された１以上の第２のソースパッド、および、前記第２の縦型ＭＯＳトランジスタのゲート電極に接続された第２のゲートパッドと、を備え、前記第１の半導体層内領域と前記第２の半導体層内領域とは、前記半導体層の平面視において、前記半導体層を面積で二等分する一方と他方であって、前記第１の半導体層上面領域と前記第２の半導体層上面領域とは、前記半導体層の平面視において、前記半導体層を面積で二等分する一方と他方であって、前記半導体層は、半導体基板を有し、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、前記半導体層は、前記半導体層の平面視において矩形であり、前記半導体層の平面視において、前記第１のゲートパッドの中心と前記第２のゲートパッドの中心とを結ぶ第１の仮想直線は、前記半導体層の中心を通り、前記半導体層の各辺となす角が４５度であり、前記第１の半導体層上面領域と前記第２の半導体層上面領域との境界線である上面境界線の長さは、前記半導体層の長辺の長さよりも長く、前記上面境界線は、前記長辺の伸びる長辺方向、および、前記半導体層の短辺の伸びる短辺方向において単調に変化する。
本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層の裏面に接触して形成された金属層と、前記半導体層の内部の第１の半導体層内領域に形成された第１の縦型ＭＯＳトランジスタと、前記内部の、前記半導体層の平面視において前記第１の半導体層内領域に隣接した第２の半導体層内領域に形成された第２の縦型ＭＯＳトランジスタと、前記半導体層の上面の第１の半導体層上面領域に形成された、前記第１の縦型ＭＯＳトランジスタのソース電極に接続された１以上の第１のソースパッド、および、前記第１の縦型ＭＯＳトランジスタのゲート電極に接続された第１のゲートパッドと、前記上面の、前記半導体層の平面視において前記第１の半導体層上面領域に隣接した第２の半導体層上面領域に形成された、前記第２の縦型ＭＯＳトランジスタのソース電極に接続された１以上の第２のソースパッド、および、前記第２の縦型ＭＯＳトランジスタのゲート電極に接続された第２のゲートパッドと、を備え、前記第１の半導体層内領域と前記第２の半導体層内領域とは、前記半導体層の平面視において、前記半導体層を面積で二等分する一方と他方であって、前記第１の半導体層上面領域と前記第２の半導体層上面領域とは、前記半導体層の平面視において、前記半導体層を面積で二等分する一方と他方であって、前記半導体層は、半導体基板を有し、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、前記半導体層は、前記半導体層の平面視において矩形であり、前記半導体層の平面視において、前記第１の半導体層内領域と前記第２の半導体層内領域との境界線である内部境界線は、前記半導体層の長辺の伸びる長辺方向、および、前記半導体層の短辺の伸びる短辺方向において単調に変化し、前記内部境界線の一方の第１の終端、および、前記内部境界線の他方の第２の終端を結ぶ仮想直線と、前記半導体層の辺のうちの、前記第１の終端または前記第２の終端を有さない辺とのなす角は１６度以上である。
本開示の一態様に係る半導体モジュールは、上記の第１の半導体装置と、前記第１の半導体装置がフェイスダウン実装された実装基板と、を備え、前記実装基板は、前記第１の半導体装置の前記第１のゲートパッドに電気的に接続される第１の導体を通す第１のビアと、前記第１の半導体装置の前記第２のゲートパッドに電気的に接続される第２の導体を通す第２のビアと、を有する。
本開示の一態様に係る半導体モジュールは、上記の第１の半導体装置と、上記の第２の半導体装置と、前記第１の半導体装置と前記第２の半導体装置とが、第１の表面にフェイスダウン実装された実装基板と、を備え、前記実装基板の平面視において、前記実装基板は、少なくとも前記半導体装置を実装する箇所において一定の幅を持って長手方向に伸びる形状であり、前記第２の半導体装置は、前記第１の半導体装置に対して、前記長手方向が伸びる方向に平行移動した位置に、前記第１の半導体装置と同じ向きに、前記第１の表面にフェイスダウン実装され、前記実装基板は、前記実装基板の第１の表面に、前記長手方向が伸びる方向に順に並ぶ、前記第１の半導体装置の前記１以上の第１のソースパッドの全てと接合する第１の金属配線と、前記第１の半導体装置の前記１以上の第２のソースパッドの全て、および、前記第２の半導体装置の前記１以上の第１のソースパッドの全てと接合する第２の金属配線と、前記第２の半導体装置の前記１以上の第２のソースパッドの全てと接合する第３の金属配線とを有する。
本開示の一態様に係る半導体モジュールは、上記の第１の半導体装置と、上記の第２の半導体装置と、前記第１の半導体装置と前記第２の半導体装置とが、第１の表面にフェイスダウン実装された実装基板と、を備え、前記実装基板の平面視において、前記第２の半導体装置は、前記第１の半導体装置に対して、前記仮想直線の伸びる向きに略平行移動した位置に、前記第１の半導体装置と同じ向きに、前記第１の表面にフェイスダウン実装され、前記実装基板は、少なくとも前記半導体装置を実装する箇所において一定の幅を持って長手方向に伸びる形状であり、前記実装基板の第１の表面に、前記長手方向が伸びる方向に並ぶ、前記第１の半導体装置の前記１以上の第１のソースパッドの全て、および、前記第２の半導体装置の前記１以上の第１のソースパッドの全てと接合する第１の金属配線と、前記第１の半導体装置の前記１以上の第２のソースパッドの全て、および、前記第２の半導体装置の前記１以上の第２のソースパッドの全てと接合する第２の金属配線とを有する。
本開示の一態様に係る半導体装置によると、実装される実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体装置を提供することができる。また、本開示の一態様に係る半導体モジュールによると、実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体モジュールを提供することができる。
図１は、実施の形態１に係る半導体装置の構造の一例を示す断面図である。 図２は、実施の形態１に係る半導体装置の構造の一例を示す平面図である。 図３は、実施の形態１に係る半導体装置の構造の一例を示す平面図である。 図４は、実施の形態１に係る半導体装置の構造の一例を示す平面図である。 図５は、実施の形態１に係る半導体モジュールの構造の一例を示す平面図である。 図６は、実施の形態１に係る実装基板の表面に、実施の形態１に係る半導体装置がフェイスダウン実装される様子を示す模式図である。 図７は、実施の形態１に係る第１のビアおよび第２のビアの配置位置のバリエーションの一例を示す平面図である。 図８は、実施の形態１に係る半導体装置と比較例に係る半導体装置とを比較した比較結果を示す一覧図である。 図９は、実施の形態１に係る半導体装置と比較例に係る半導体装置とを比較した比較結果を示す一覧図である。 図１０Ａは、実施の形態１に係る第１のソースパッドと第２のソースパッドとの他の配置例を例示する平面図である。 図１０Ｂは、実施の形態１に係る第１のソースパッドと第２のソースパッドとの他の配置例を例示する平面図である。 図１０Ｃは、実施の形態１に係る第１のソースパッドと第２のソースパッドとの他の配置例を例示する平面図である。 図１０Ｄは、実施の形態１に係る第１のソースパッドと第２のソースパッドとの他の配置例を例示する平面図である。 図１１は、実施の形態１に係る実装基板の表面に、実施の形態１に係る半導体装置がフェイスダウン実装される様子を示す模式図である。 図１２は、実施の形態２に係る半導体装置の構造の一例を示す平面図である。 図１３は、実施の形態２に係る半導体装置の構造の一例を示す平面図である。 図１４は、実施の形態２に係る半導体モジュールの構造の一例を示す平面図である。 図１５は、実施の形態２に係る実装基板の表面に、実施の形態２に係る半導体装置がフェイスダウン実装される様子を示す模式図である。 図１６は、実施の形態２に係る半導体モジュールの構造の一例を示す平面図である。 図１７は、実施の形態２に係る実装基板の表面に、実施の形態２に係る半導体装置がフェイスダウン実装される様子を示す模式図である。 図１８は、実施の形態２に係る整合度と従来比整合度改善率との関係を示すグラフである。 図１９Ａは、実施の形態２に係る第１のソースパッドと第２のソースパッドとの他の配置例を例示する平面図である。 図１９Ｂは、実施の形態２に係る第１のソースパッドと第２のソースパッドとの他の配置例を例示する平面図である。 図２０は、実施の形態３に係る半導体装置の構造の一例を示す平面図である。 図２１は、実施の形態３に係る半導体装置の構造の一例を示す平面図である。 図２２は、実施の形態３に係る半導体モジュールの構造の一例を示す平面図である。 図２３Ａは、実施の形態３に係る第１のソースパッドと第２のソースパッドとの他の配置例を例示する平面図である。 図２３Ｂは、実施の形態３に係る第１のソースパッドと第２のソースパッドとの他の配置例を例示する平面図である。 図２３Ｃは、実施の形態３に係る第１のソースパッドと第２のソースパッドとの他の配置例を例示する平面図である。 図２３Ｄは、実施の形態３に係る第１のソースパッドと第２のソースパッドとの他の配置例を例示する平面図である。 図２３Ｅは、実施の形態３に係る第１のソースパッドと第２のソースパッドとの他の配置例を例示する平面図である。 図２４は、実施の形態４に係る半導体装置の構造の一例を示す平面図である。 図２５は、実施の形態４に係る半導体装置の構造の一例を示す平面図である。 図２６は、実施の形態４に係る半導体モジュールの構造の一例を示す平面図である。 図２７は、実施の形態４に係る半導体装置の平面図である。 図２８は、比率Ｚ／Ｘと角θ２および角θ３との関係を示すグラフである。 図２９Ａは、実施の形態４に係る第１のソースパッドと第２のソースパッドとの他の配置例を例示する平面図である。 図２９Ｂは、実施の形態４に係る第１のソースパッドと第２のソースパッドとの他の配置例を例示する平面図である。 図３０Ａは、実施の形態５に係る半導体モジュールの構造の一例を示す平面図である。 図３０Ｂは、実施の形態５に係る半導体モジュールの構造の一例を示す平面図である。 図３０Ｃは、実施の形態５に係る半導体モジュールの構造の一例を示す平面図である。 図３０Ｄは、実施の形態５に係る半導体モジュールの構造の一例を示す平面図である。 図３０Ｅは、実施の形態５に係る半導体モジュールの構造の一例を示す平面図である。 図３１Ａは、実施の形態６に係る半導体モジュールの構造の一例を示す平面図である。 図３１Ｂは、実施の形態６に係る半導体モジュールの構造の一例を示す平面図である。 図３１Ｃは、実施の形態６に係る半導体モジュールの構造の一例を示す平面図である。 図３１Ｄは、実施の形態６に係る半導体モジュールの構造の一例を示す平面図である。 図３１Ｅは、実施の形態６に係る半導体モジュールの構造の一例を示す平面図である。 図３１Ｆは、実施の形態６に係る半導体モジュールの構造の一例を示す平面図である。 図３２Ａは、実施の形態７に係る半導体モジュールの構造の一例を示す平面図である。 図３２Ｂは、実施の形態７に係る半導体モジュールの構造の一例を示す平面図である。 図３３は、実施の形態８に係る半導体装置の構造の一例を示す平面図である。 図３４Ａは、実施の形態８に係る半導体モジュールの構造の一例を示す平面図である。 図３４Ｂは、実施の形態８に係る半導体モジュールの構造の一例を示す平面図である。 図３５Ａは、実施の形態８に係る半導体モジュールの構造の一例を示す平面図である。 図３５Ｂは、実施の形態８に係る半導体モジュールの構造の一例を示す平面図である。 図３６は、実施の形態８に係る角θ４と金属層抵抗成分比率との関係を示すグラフである。 図３７は、実施の形態８に係る角θ４と金属層抵抗成分比率との関係を示すグラフである。 図３８は、実施の形態８に係る半導体装置のサイズおよび半導体装置間のずれ量と角θとの関係を示す模式図である。 図３９は、発明者らが好ましいと考える、実施の形態８に係る半導体装置のサイズおよび半導体装置間のずれ量と角θとの関係の一例を示す図である。
（本開示の一態様を得るに至った経緯）
近年、例えば、スマートフォン等のモバイル機器において、充電時間の短時間化が競争軸にあり、二次電池に対する充電の大電流化が望まれている。
発明者らは、二次電池に対する大電流充電を実現するためには、大電流充電時に流れる大電流の電流経路の導通状態と非導通状態とを切り替える半導体装置が、その電流経路に効率的に、すなわち通電による発熱をなるべく抑制できるように、電流を流すことができる特徴を有する必要があるとの知見を得た。
発明者らは、この知見に基づいて、鋭意、実験、検討を重ねた。その結果、発明者らは、下記本開示に係る半導体装置等に想到した。
本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層の裏面に接触して形成された金属層と、前記半導体層の内部の第１の半導体層内領域に形成された第１の縦型ＭＯＳトランジスタと、前記内部の、前記半導体層の平面視において前記第１の半導体層内領域に隣接した第２の半導体層内領域に形成された第２の縦型ＭＯＳトランジスタと、前記半導体層の上面の第１の半導体層上面領域に形成された、前記第１の縦型ＭＯＳトランジスタのソース電極に接続された１以上の第１のソースパッド、および、前記第１の縦型ＭＯＳトランジスタのゲート電極に接続された第１のゲートパッドと、前記上面の、前記半導体層の平面視において前記第１の半導体層上面領域に隣接した第２の半導体層上面領域に形成された、前記第２の縦型ＭＯＳトランジスタのソース電極に接続された１以上の第２のソースパッド、および、前記第２の縦型ＭＯＳトランジスタのゲート電極に接続された第２のゲートパッドと、を備え、前記第１の半導体層内領域と前記第２の半導体層内領域とは、前記半導体層の平面視において、前記半導体層を面積で二等分する一方と他方であって、前記第１の半導体層上面領域と前記第２の半導体層上面領域とは、前記半導体層の平面視において、前記半導体層を面積で二等分する一方と他方であって、前記半導体層は、半導体基板を有し、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、前記半導体層は、前記半導体層の平面視において矩形であり、前記半導体層の平面視において、前記第１のゲートパッドの中心と前記第２のゲートパッドの中心とを結ぶ第１の仮想直線は、前記半導体層の中心を通り、前記半導体層の各辺となす角が４５度であり、前記第１の半導体層上面領域と前記第２の半導体層上面領域との境界線である上面境界線の長さは、前記半導体層の長辺の長さよりも長く、前記上面境界線は、前記長辺の伸びる長辺方向、および、前記半導体層の短辺の伸びる短辺方向において単調に変化する。
上記構成の半導体装置によると、実装基板の表面と裏面とに、上記構成の２つの同型の半導体装置のそれぞれをフェイスダウン実装して同時にオンオフを駆動する使い方をする場合、実装基板の平面視において、２つの半導体装置の中心が重なり、かつ、一方の半導体装置に対する他方の半導体装置の向きを、半導体装置の中心を通る、実装基板の平面に垂直な回転軸を中心に９０度回転させた向きに実装することで、一方の半導体装置の第１のゲートパッドの位置と他方の半導体装置の第１のゲートパッドの位置とを揃えること、および、一方の半導体装置の第２のゲートパッドの位置と他方の半導体装置の第２のゲートパッドの位置とを揃えることができる。
これにより、これら２つの同型の半導体装置を表面と裏面とのそれぞれに実装する実装基板において、一方の半導体装置の第１のゲートパッドと他方の半導体装置の第１のゲートパッドとの双方の電位を制御する配線、および、一方の半導体装置の第２のゲートパッドと他方の半導体装置の第２のゲートパッドとの双方の電位を制御する配線を、それぞれ共通化することができ、従来は個別に設置しなければならなかった配線（ビア）数を削減することができる。さらに、共通化したそれぞれの配線（ビア）を、主電流の流れを妨げないように、実装基板の端部に引き出すことができる。
このため、実装基板において主電流が流れる電流経路を広く確保することができ、導通抵抗が低減されるように設計することが可能となる。
このように、上記構成の半導体装置によると、実装基板の複雑になりがちな配線を簡素化して基板設計の容易さを高めることができ、実装される実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体装置を提供することができる。
また、前記半導体層は、前記半導体層の平面視において正方形であるとしてもよい。
また、前記第１のゲートパッドは、前記半導体層の平面視において、前記第１のゲートパッドと、前記半導体層の４つの辺のうち最近接する第１の辺および第２の辺との間に、前記１以上の第１のソースパッドが一部でも挟まれないように配置され、前記第２のゲートパッドは、前記半導体層の平面視において、前記第２のゲートパッドと、前記半導体層の４つの辺のうち最近接する第３の辺および第４の辺との間に、前記１以上の第２のソースパッドが一部でも挟まれないように配置されるとしてもよい。
また、前記上面境界線と前記第１の辺または前記第２の辺との交点を第１の交点とし、前記上面境界線と前記第３の辺または前記第４の辺との交点を第２の交点とする場合において、前記第１の交点と前記第２の交点とを結ぶ第２の仮想直線と前記第１の仮想直線との、前記半導体層の平面視においてなす角は、４５度より大きく９０度以下であるとしてもよい。
また、前記角は、６０度以上９０度以下であるとしてもよい。
また、前記上面境界線と前記第１の辺または前記第２の辺との交点を第１の交点とし、前記上面境界線と前記第３の辺または前記第４の辺との交点を第２の交点とする場合において、前記第１の交点と前記第２の交点とを結ぶ第２の仮想直線と前記第１の仮想直線との、前記半導体層の平面視においてなす角は、０度以上４５度未満であるとしてもよい。
また、前記角は、０度以上２２度未満であるとしてもよい。
また、前記半導体層の平面視において、前記半導体層の４つの辺のうち、前記第１のゲートパッドと最近接する辺であり、かつ、前記上面境界線との交点を有する辺を第１の辺とし、前記第１のゲートパッドと最近接する辺であり、かつ、前記上面境界線との交点を有さない辺を第２の辺とし、前記第２のゲートパッドと最近接する辺であり、かつ、前記上面境界線との交点を有する辺を第３の辺とし、前記第２のゲートパッドと最近接する辺であり、かつ、前記上面境界線との交点を有さない辺を第４の辺とし、前記第１の辺と前記第４の辺とがなす頂点を第１の頂点とし、前記第２の辺と前記第３の辺とがなす頂点を第２の頂点とし、前記上面境界線と前記第１の辺との交点を第１の交点とし、前記上面境界線と前記第３の辺との交点を第２の交点とする場合に、前記第１の頂点と前記第１の交点との距離は、前記半導体層の辺の長さの１／Ｎ（Ｎは、３以上の整数）以上であり、かつ、前記第２のゲートパッドの最大径よりも長く、前記第２の頂点と前記第２の交点との距離は、前記半導体層の辺の長さの１／Ｎ以上であり、かつ、前記第１のゲートパッドの最大径よりも長く、前記上面境界線は、前記第２の辺に平行なＮ－１本の線分と、前記第１の辺に平行なＮ－２本の線分とが交互に接続されてなるとしてもよい。
また、Ｎは、３、４、または、５のいずれかであるとしてもよい。
また、前記１以上の第１のソースパッドは複数であり、前記１以上の第１のソースパッドのそれぞれは、前記半導体層の平面視において、前記第１の辺に平行な方向に長手方向を有する長方形または長円形であり、前記第１の辺に平行に縞状に形成され、前記１以上の第２のソースパッドは複数であり、前記１以上の第２のソースパッドのそれぞれは、前記半導体層の平面視において、前記第１の辺に平行な方向に長手方向を有する長方形または長円形であり、前記第１の辺に平行に縞状に形成されるとしてもよい。
また、前記１以上の第１のソースパッドは１つであり、前記第１のゲートパッドの領域を除く前記第１の半導体層上面領域の略全面に配置され、前記１以上の第２のソースパッドは１つであり、前記第２のゲートパッドの領域を除く前記第２の半導体層上面領域の略全面に配置されるとしてもよい。
また、前記１以上の第１のソースパッドは複数であり、前記１以上の第１のソースパッドのそれぞれは、他の第１のソースパッドと対向する辺のそれぞれが、前記上面境界線に直交するまたは平行する辺となる形状であり前記１以上の第２のソースパッドは複数であり、前記１以上の第２のソースパッドのそれぞれは、他の第２のソースパッドと対向する辺のそれぞれが、前記上面境界線に直交するまたは平行する辺となる形状であるとしてもよい。
本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層の裏面に接触して形成された金属層と、前記半導体層の内部の第１の半導体層内領域に形成された第１の縦型ＭＯＳトランジスタと、前記内部の、前記半導体層の平面視において前記第１の半導体層内領域に隣接した第２の半導体層内領域に形成された第２の縦型ＭＯＳトランジスタと、前記半導体層の上面の第１の半導体層上面領域に形成された、前記第１の縦型ＭＯＳトランジスタのソース電極に接続された１以上の第１のソースパッド、および、前記第１の縦型ＭＯＳトランジスタのゲート電極に接続された第１のゲートパッドと、前記上面の、前記半導体層の平面視において前記第１の半導体層上面領域に隣接した第２の半導体層上面領域に形成された、前記第２の縦型ＭＯＳトランジスタのソース電極に接続された１以上の第２のソースパッド、および、前記第２の縦型ＭＯＳトランジスタのゲート電極に接続された第２のゲートパッドと、を備え、前記第１の半導体層内領域と前記第２の半導体層内領域とは、前記半導体層の平面視において、前記半導体層を面積で二等分する一方と他方であって、前記第１の半導体層上面領域と前記第２の半導体層上面領域とは、前記半導体層の平面視において、前記半導体層を面積で二等分する一方と他方であって、前記半導体層は、半導体基板を有し、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、前記半導体層は、前記半導体層の平面視において矩形であり、前記半導体層の平面視において、前記第１の半導体層内領域と前記第２の半導体層内領域との境界線である内部境界線は、前記半導体層の長辺の伸びる長辺方向、および、前記半導体層の短辺の伸びる短辺方向において単調に変化し、前記内部境界線の一方の第１の終端、および、前記内部境界線の他方の第２の終端を結ぶ仮想直線と、前記半導体層の辺のうちの、前記第１の終端または前記第２の終端を有さない辺とのなす角は１６度以上である。
上記構成の半導体装置によると、半導体層の平面視において、内部境界線の長さは、内部境界線が半導体層の長辺方向に直交方向または平行方向に一直線に伸びる構成からなる従来の半導体装置に比べて、長くなる。このため、第１のソースパッドから第２のソースパッドへ、または、第２のソースパッドから第１のソースパッドへと電流が流れる場合において金属層を水平方向に流れる電流の通電断面積が大きくなる。
これにより、第１のソースパッドから第２のソースパッドへ、または、第２のソースパッドから第１のソースパッドへと電流が流れる場合における、半導体装置の抵抗値を、従来よりも低減することができる。
このように、上記構成の半導体装置によると、実装される実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体装置を提供することができる。
また、前記半導体層の平面視において、前記内部境界線の一方の第１の終端は、前記半導体層の一方の第１の長辺上に位置し、前記内部境界線の他方の第２の終端は、前記半導体層の他方の第２の長辺上に位置するとしてもよい。
また、前記角は、２６度以上であるとしてもよい。
また、前記半導体層の平面視において、前記内部境界線の一方の第１の終端は、前記半導体層の一方の第１の短辺上に位置し、前記内部境界線の他方の第２の終端は、前記半導体層の他方の第２の短辺上に位置するとしてもよい。
また、前記角は、２６度以上であるとしてもよい。
また、前記半導体層の平面視において、前記半導体層は正方形であり、前記内部境界線の一方の第１の終端と、前記第１の終端に最近接する前記半導体層の頂点である第１の頂点との距離は、前記半導体層の辺の長さの１／Ｎ（Ｎは、３以上の整数）以上であり、前記内部境界線の他方の第２の終端と、前記第２の終端に最近接する前記半導体層の頂点である第２の頂点との距離は、前記半導体層の辺の長さの１／Ｎ以上であり、前記内部境界線は、前記第１の終端が位置する前記半導体層の辺に直交するＮ－１本の線分と、前記第１の終端が位置する前記半導体層の辺に平行なＮ－２本の線分とが交互に接続されてなるとしてもよい。
また、前記半導体層の平面視において、前記第１の半導体層上面領域と前記第２の半導体層上面領域との境界線である上面境界線と前記内部境界線とが一致するとしてもよい。
本開示の一態様に係る半導体モジュールは、上記の第１の半導体装置と、前記第１の半導体装置がフェイスダウン実装された実装基板と、を備え、前記実装基板は、前記第１の半導体装置の前記第１のゲートパッドに電気的に接続される第１の導体を通す第１のビアと、前記第１の半導体装置の前記第２のゲートパッドに電気的に接続される第２の導体を通す第２のビアと、を有する。
上記構成の半導体モジュールによると、実装基板における、第１のゲートパッドの電位を制御する配線と、第２のゲートパッドの電位を制御する配線とを、半導体装置がフェイスダウン実装された面以外の領域に配置することができる。特に、当該配線を実装基板の端部に寄せて配置することができる。
このため、実装基板において主電流が流れる電流経路を、従来より広く確保することができるようになり、導通抵抗が低減されるように設計することが可能となる。
このように、上記構成の半導体モジュールによると、実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体モジュールを提供することができる。
また、前記実装基板の平面視において、前記第１のビアの中心と前記第２のビアの中心とは、前記第１の半導体装置の前記第１の仮想直線上に位置するとしてもよい。
また、前記第１の半導体装置は、上記の半導体装置であって、前記実装基板の平面視において、前記第１のビアの中心は、前記第１の半導体装置の、（１）前記第１の仮想直線上、（２）前記第１の辺が伸びる方向に前記第２の辺を超えた、前記第１の半導体装置の外側、かつ、前記第２の辺が伸びる方向において、前記第１のゲートパッドの中心と前記第１の辺との間、または、（３）前記第２の辺が伸びる方向に前記第１の辺を超えた、前記第１の半導体装置の外側、かつ、前記第１の辺が伸びる方向において、前記第１のゲートパッドの中心と前記第２の辺との間のいずれかに位置し、前記第２のビアの中心は、前記第１の半導体装置の、（１）前記第１の仮想直線上、（２）前記第３の辺が伸びる方向に前記第４の辺を超えた、前記第１の半導体装置の外側、かつ、前記第４の辺が伸びる方向において、前記第２のゲートパッドの中心と前記第３の辺との間、または、（３）前記第４の辺が伸びる方向に前記第３の辺を超えた、前記第１の半導体装置の外側、かつ、前記第３の辺が伸びる方向において、前記第２のゲートパッドの中心と前記第４の辺との間のいずれかに位置するとしてもよい。
また、前記第１の半導体装置は、上記の半導体装置であって、前記実装基板の平面視において、前記実装基板は、少なくとも前記半導体装置を実装する箇所において一定の幅を持って長手方向に伸びる形状であり、前記実装基板の第１の表面に、前記長手方向が伸びる方向に並ぶ、前記第１の半導体装置の前記１以上の第１のソースパッドの全てと接合する第１の金属配線と、前記第１の半導体装置の前記１以上の第２のソースパッドの全てと接合する第２の金属配線とを有し、前記第１の半導体装置は、前記第２の仮想直線と前記長手方向が伸びる方向とのなす角が、１５度以上７５度以下となる向きに、前記第１の表面に実装されるとしてもよい。
また、さらに、上記の第２の半導体装置を備え、前記実装基板の平面視において、前記第１の半導体装置は、さらに、前記第１の半導体装置の前記第１のゲートパッドの位置が、前記長手方向が伸びる方向のうちの第１の延伸方向側に位置する向きに、前記第１の表面にフェイスダウン実装され、前記第２の半導体装置は、前記第１の半導体装置に対して、前記長手方向が伸びる方向のうちの、前記第１の延伸方向と逆向きの第２の延伸方向に平行移動した位置で、前記第１の半導体装置の前記第２の仮想直線と、前記第２の半導体装置の前記第２の仮想直線とが平行になる向きであり、かつ、前記第２の半導体装置の前記第１のゲートパッドの位置が、前記第１の延伸方向側に位置する向きに、前記第１の表面にフェイスダウン実装され前記実装基板は、さらに、前記第１の表面に、前記第２の金属配線に対して前記第２の延伸方向に並ぶ、前記第２の半導体装置の前記１以上の第２のソースパッドの全てと接合する第３の金属配線を有し、前記第２の金属配線は、さらに、前記第２の半導体装置の前記１以上の第１のソースパッドの全てと接合するとしてもよい。
また、さらに、上記の第２の半導体装置を備え、前記実装基板の平面視において、前記第１の半導体装置は、さらに、前記第１の半導体装置の前記第１のゲートパッドの位置が、前記長手方向が伸びる方向のうちの第１の延伸方向側に位置する向きに、前記第１の表面にフェイスダウン実装され、前記第２の半導体装置は、前記第１の半導体装置に対して、前記長手方向が伸びる方向と直交する方向に平行移動した位置で、前記第１の半導体装置の前記第２の仮想直線と、前記第２の半導体装置の前記第２の仮想直線とが直角になる向きであり、かつ、前記第２の半導体装置の前記第１のゲートパッドの位置が、前記第１の延伸方向側に位置する向きに、前記第１の表面にフェイスダウン実装され前記第１の金属配線は、さらに、前記第２の半導体装置の前記１以上の第１のソースパッドの全てと接合し、前記第２の金属配線は、さらに、前記第２の半導体装置の前記１以上の第２のソースパッドの全てと接合し、前記第２の半導体装置の前記第２のゲートパッドは、前記第２の導体に電気的に接続されるとしてもよい。
また、さらに、上記の第２の半導体装置を備え、前記実装基板の平面視において、前記第１の半導体装置は、さらに、前記第１の半導体装置の前記第１のゲートパッドの位置が、前記長手方向が伸びる方向のうちの第１の延伸方向側に位置する向きに、前記第１の表面にフェイスダウン実装され、前記第２の半導体装置は、前記第１の半導体装置に対して、前記第１の半導体装置の前記第２の仮想直線の伸びる方向に略平行移動した位置で、前記第１の半導体装置の前記第２の仮想直線と、前記第２の半導体装置の前記第２の仮想直線とが一直線上または平行になる向きであり、かつ、前記第２の半導体装置の前記第１のゲートパッドの位置が、前記第１の延伸方向側に位置する向きに、前記第１の表面にフェイスダウン実装され、前記第１の金属配線は、さらに、前記第２の半導体装置の前記１以上の第１のソースパッドの全てと接合し、前記第２の金属配線は、さらに、前記第２の半導体装置の前記１以上の第２のソースパッドの全てと接合するとしてもよい。
また、さらに、上記の第２の半導体装置を備え、前記実装基板の平面視において、前記第１の半導体装置は、さらに、前記第１の半導体装置の前記第１のゲートパッドの位置が、前記長手方向が伸びる方向のうちの第１の延伸方向側に位置する向きに、前記第１の表面にフェイスダウン実装され、前記第２の半導体装置は、前記実装基板の、前記第１の表面に対向する第２の表面に、前記半導体基板の平面視において、前記第１の半導体装置の前記第１の半導体層上面領域と前記第２の半導体装置の前記第１の半導体層上面領域とが５０％を上回って重なり、かつ、前記第１の半導体装置の前記第２の半導体層上面領域と前記第２の半導体装置の前記第２の半導体層上面領域とが５０％を上回って重なる位置に、前記第２の半導体装置の前記第１のゲートパッドの位置が、前記第１の延伸方向側に位置する向きに、フェイスダウン実装され、前記第２の半導体装置の前記第１のゲートパッドは、前記第１の導体に電気的に接続され、前記第２の半導体装置の前記第２のゲートパッドは、前記第２の導体に電気的に接続されるとしてもよい。
また、前記第１の半導体装置は、上記の半導体装置であって、前記実装基板の平面視において、前記実装基板は、少なくとも前記半導体装置を実装する箇所において一定の幅を持って長手方向に伸びる形状であり、前記実装基板の第１の表面に、前記長手方向が伸びる方向に並ぶ、前記第１の半導体装置の前記１以上の第１のソースパッドの全てと接合する第１の金属配線と、前記第１の半導体装置の前記１以上の第２のソースパッドの全てと接合する第２の金属配線とを有し、前記第１の半導体装置は、前記第１の半導体装置の各辺と前記長手方向が伸びる方向とのなす角が４５度となる向きに、前記実装基板にフェイスダウン実装されるとしてもよい。
また、さらに、上記の第２の半導体装置を備え、前記実装基板の平面視において、前記第１の半導体装置は、さらに、前記第１の半導体装置の前記第１のゲートパッドの位置が、前記長手方向が伸びる方向のうちの第１の延伸方向側に位置する向きに、前記第１の表面にフェイスダウン実装され、前記第２の半導体装置は、前記第１の半導体装置に対して、前記長手方向が伸びる方向と直交する方向に平行移動した位置で、前記第１の半導体装置の前記第２の仮想直線と、前記第２の半導体装置の前記第２の仮想直線とが平行になる向きに、前記第１の表面にフェイスダウン実装され前記第１の金属配線は、さらに、前記第２の半導体装置の前記１以上の第１のソースパッドの全てと接合し、前記第２の金属配線は、さらに、前記第２の半導体装置の前記１以上の第２のソースパッドの全てと接合し、前記半導体基板は、さらに、前記第２の半導体装置の前記第１のゲートパッドに電気的に接続される第３の導体を通す第３のビアと、前記第２の半導体装置の前記第２のゲートパッドに電気的に接続される第４の導体を通す第４のビアと、を有し、前記第１のビアと前記第２のビアと前記第３のビアと前記第４のビアとは、前記実装基板の前記長手方向が伸びる方向において、前記第１の金属配線と前記第２の金属配線との間に位置するとしてもよい。
本開示の一態様に係る半導体モジュールは、上記の第１の半導体装置と、上記の第２の半導体装置と、前記第１の半導体装置と前記第２の半導体装置とが、第１の表面にフェイスダウン実装された実装基板と、を備え、前記実装基板の平面視において、前記実装基板は、少なくとも前記半導体装置を実装する箇所において一定の幅を持って長手方向に伸びる形状であり、前記第２の半導体装置は、前記第１の半導体装置に対して、前記長手方向が伸びる方向に平行移動した位置に、前記第１の半導体装置と同じ向きに、前記第１の表面にフェイスダウン実装され、前記実装基板は、前記実装基板の第１の表面に、前記長手方向が伸びる方向に順に並ぶ、前記第１の半導体装置の前記１以上の第１のソースパッドの全てと接合する第１の金属配線と、前記第１の半導体装置の前記１以上の第２のソースパッドの全て、および、前記第２の半導体装置の前記１以上の第１のソースパッドの全てと接合する第２の金属配線と、前記第２の半導体装置の前記１以上の第２のソースパッドの全てと接合する第３の金属配線とを有する。
上記構成の半導体モジュールによると、第１の金属配線から第２の金属配線を通って第３の金属配線に流れる電流の電流経路を直線状にすることができる。
このため、実装基板において主電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
このように、上記構成の半導体モジュールによると、実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体モジュールを提供することができる。
本開示の一態様に係る半導体モジュールは、上記の第１の半導体装置と、上記の第２の半導体装置と、前記第１の半導体装置と前記第２の半導体装置とが、第１の表面にフェイスダウン実装された実装基板と、を備え、前記実装基板の平面視において、前記第２の半導体装置は、前記第１の半導体装置に対して、前記仮想直線の伸びる向きに略平行移動した位置に、前記第１の半導体装置と同じ向きに、前記第１の表面にフェイスダウン実装され、前記実装基板は、少なくとも前記半導体装置を実装する箇所において一定の幅を持って長手方向に伸びる形状であり、前記実装基板の第１の表面に、前記長手方向が伸びる方向に並ぶ、前記第１の半導体装置の前記１以上の第１のソースパッドの全て、および、前記第２の半導体装置の前記１以上の第１のソースパッドの全てと接合する第１の金属配線と、前記第１の半導体装置の前記１以上の第２のソースパッドの全て、および、前記第２の半導体装置の前記１以上の第２のソースパッドの全てと接合する第２の金属配線とを有する。
上記構成の半導体モジュールによると、第１の半導体装置と第２の半導体装置とは、第１の半導体装置の各辺、および、第２の半導体装置の各辺に対して、傾いた位置関係に配置される。
これにより、第１の半導体装置の発熱による第２の半導体装置への影響、および、第２の半導体装置の発熱による第１の半導体装置への影響を低減することができる。
このため、導通電流による発熱が効果的に放熱される。
このように、上記構成の半導体モジュールによると、実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体モジュールを提供することができる。
以下、本開示の一態様に係る半導体装置の具体例について、図面を参照しながら説明する。ここで示す実施の形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施の形態で示される数値、形状、構成要素、構成要素の配置および接続形態、ならびに、ステップ（工程）およびステップの順序等は、一例であって本開示を限定する趣旨ではない。また、各図は、模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
（実施の形態１）
［１－１．半導体装置の構造］
以下、実施の形態１に係る半導体装置の構造について説明する。実施の形態１に係る半導体装置は、２つの縦型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが形成された、フェイスダウン実装が可能なチップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ：ＣＳＰ）型の半導体デバイスである。上記２つの縦型ＭＯＳトランジスタは、パワートランジスタであり、いわゆる、トレンチ型ＭＯＳＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
図１は、実施の形態１に係る半導体装置１の構造の一例を示す断面図である。図２は、半導体装置１の構造の一例を示す平面図である。図１は、図２、図３、図４のＩ－Ｉにおける切断面を示す。図３は、半導体装置１の構造の一例を示す平面図であって、半導体装置１の上面から、後述の部分１３と後述の部分２３とよりも上面側の構造物が仮想的に除去されて、部分１３と部分２３とが仮想的に露わになった状態における平面図である。図４は、半導体装置１の構造の一例を示す平面図であって、半導体装置１の上面から、後述の部分１７と後述の部分６８と後述の部分２７と後述の部分７８とよりも上面側の構造物が除去されて、部分１７と部分６８と部分２７と部分７８とが仮想的に露わになった状態における平面図である。
図１および図４に示すように、半導体装置１は、半導体層４０と、金属層３０と、保護層３５と、半導体層４０内の第１の半導体層内領域Ａ１に形成された第１の縦型ＭＯＳトランジスタ１０（以下、「トランジスタ１０」とも称する。）と、半導体層４０内の第２の半導体層内領域Ａ２に形成された第２の縦型ＭＯＳトランジスタ２０（以下、「トランジスタ２０」とも称する。）と、を備える。
ここで、図４に示すように、第１の半導体層内領域Ａ１と第２の半導体層内領域Ａ２とは、半導体層４０の平面視において互いに隣接し、半導体層４０を面積で二等分する一方と他方である。本明細書では、半導体層内領域において、第１の縦型ＭＯＳトランジスタ１０を構成するものが備わる範囲を第１の半導体層内領域Ａ１とし、第２の縦型ＭＯＳトランジスタ２０を構成するものが備わる範囲を第２の半導体層内領域Ａ２とする。
図１～図４に示すように、半導体層４０の平面視において、半導体装置１および半導体層４０は、矩形である。
以下、半導体層４０の平面視において、半導体装置１および半導体層４０は、正方形であるとして説明する。しかしながら、後述するように、半導体装置１および半導体層４０とは、矩形であればよく、必ずしも正方形である構成に限定される必要はない。
以下、半導体層４０の平面視において、第１の半導体層内領域Ａ１と第２の半導体層内領域Ａ２との境界線である内部境界線４００は、半導体層４０の第１の辺２０１の中点と、第１の辺２０１に対向する、半導体層４０の第３の辺２０３の中点とを結ぶ線分であるとして説明する、すなわち、第１の半導体層内領域Ａ１と第２の半導体層内領域Ａ２とは、第１の辺２０１の中点と、第３の辺２０３の中点とを結ぶ直線により、半導体層４０を面積で二等分する一方と他方であるとして説明する。しかしながら、第１の半導体層内領域Ａ１と第２の半導体層内領域Ａ２とは、半導体層４０の平面視において互いに隣接し、半導体層４０を面積で二等分する一方と他方であればよく、必ずしも、第１の辺２０１の中点と、第３の辺２０３の中点とを結ぶ直線により、半導体層４０を面積で二等分する一方と他方である構成に限定される必要はない。内部境界線４００は、後述する上面境界線６００と、半導体層４０の平面視において一致していてもよい。
半導体層４０は、半導体基板３２と低濃度不純物層３３と酸化膜３４とが積層されて構成される。
半導体基板３２は、半導体層４０の下面側に配置され、第１導電型の不純物を含むシリコンからなる。
低濃度不純物層３３は、半導体層４０の上面側に配置され、半導体基板３２に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。
酸化膜３４は、半導体層４０の上面に配置され、低濃度不純物層３３に接触して形成される。
絶縁膜３６は、後述の第１のソース電極１１の部分１７と後述の第２のソース電極２１の部分２３とを絶縁する、および、第２のソース電極２１の部分２７と第１のソース電極１１の部分１３とを絶縁する絶縁膜であって、半導体層４０の平面視において、第１のソース電極１１の部分１７と第２のソース電極２１の部分２３とに重なりが生じている領域全面と、第２のソース電極２１の部分２７と第１のソース電極１１の部分１３とに重なりが生じている領域全面とに、部分１７と部分２３とに挟まれて、および、部分２７と部分１３とに挟まれて形成される。なお、図１に示す断面図は、半導体層４０の平面視において、部分１７と部分２３とが重なっていない場所の断面図となっているため、絶縁膜３６が、部分１７と部分２３とに挟まれている状態、および、部分２７と部分１３とに挟まれている状態は図示されていない。
保護層３５は、半導体層４０の上面に形成され、半導体層４０の上面の少なくとも一部を被覆する。
金属層３０は、半導体基板３２の下面に接触して形成され、銀、銅、ニッケル、または、これらの合金からなる。なお、金属層３０には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。金属層３０は、例えば、半導体基板３２の下面全面に接触されて形成されてもよい。
また、図１および図２に示すように、半導体装置１は、半導体層４０の上面の第１の半導体層上面領域Ｓ１に、フェイスダウン実装時に実装基板に接合材を介して接合される、１以上（ここでは７つ）の第１のソースパッド１１１（ここでは、第１のソースパッド１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ、１１１ｆ、および、１１１ｇ）、および、第１のゲートパッド１１９を有する。また、半導体装置１は、半導体層４０の上面の第２の半導体層上面領域Ｓ２に、フェイスダウン実装時に実装基板に接合材を介して接合される、１以上（ここでは７つ）の第２のソースパッド１２１（ここでは、第２のソースパッド１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、１２１ｅ、１２１ｆ、および、１２１ｇ）、および、第２のゲートパッド１２９を有する。
第１のソースパッド１１１のそれぞれ、および、第２のソースパッド１２１のそれぞれは、半導体層４０の平面視において、長方形、長円形、または、正円形である。第１のゲートパッド１１９および第２のゲートパッド１２９は、半導体層４０の平面視において、正円形である。なお、本明細書において、長方形、長円形の端部形状は、角型（長方形に対応）、半円形（長円形に対応）に限定されず、多角形型であってもよい。
ここで、図２に示すように、第１の半導体層上面領域Ｓ１と第２の半導体層上面領域Ｓ２とは、半導体層４０の平面視において互いに隣接し、半導体層４０を面積で二等分する一方と他方である。本明細書では、上面領域において、第１の縦型ＭＯＳトランジスタ１０を構成するものが備わる範囲を第１の半導体層上面領域Ｓ１とし、第２の縦型ＭＯＳトランジスタ２０を構成するものが備わる範囲を第２の半導体層上面領域Ｓ２とする。
図２に示すように、半導体層４０の平面視において、第１の半導体層上面領域Ｓ１と第２の半導体層上面領域Ｓ２との境界線である上面境界線６００は、半導体層４０の第１の辺２０１と半導体層４０の第４の辺２０４とがなす第１の頂点５０１と、半導体層４０の第２の辺２０２と半導体層４０の第３の辺２０３とがなす第２の頂点５０２とを結ぶ線分である。すなわち、半導体層４０の平面視において、第１の半導体層上面領域Ｓ１と第２の半導体層上面領域Ｓ２とは、第１の頂点５０１と第２の頂点５０２とを結ぶ線分により、半導体層４０を面積で二等分する一方と他方である。内部境界線４００と上面境界線６００とは、半導体層４０の平面視において一致していても一致していなくてもよい。
図２に示すように、半導体層４０の平面視において、第１のゲートパッド１１９と、第２のゲートパッド１２９とは、第１のゲートパッド１１９の中心と第２のゲートパッド１２９の中心とを結ぶ第１の仮想直線９１が、半導体層４０の中心を通り、半導体層４０の各辺となす角が４５度となる位置に配置される。そして、図２に示すように、半導体層４０の平面視において、第１のゲートパッド１１９は、第１のゲートパッド１１９と第１の辺２０１および第２の辺２０２との間に、第１のソースパッド１１１が一部でも挟まれないように配置され、第２のゲートパッド１２９は、第２のゲートパッド１２９と第３の辺２０３および第４の辺２０４との間に、第２のソースパッド１２１が一部でも挟まれないように配置される。
なお、本明細書において、「角」とは、２つの直線がなす角度のうち、小さい方の角度（９０度を含む）のことをいう。
ここで、半導体層の平面視におけるゲートパッドの中心とは、半導体層の平面視におけるゲートパッドの形状における重心のことをいう。例えば、ゲートパッドが正円形である場合には、ゲートパッドの中心は、その正円形の中心であり、例えば、ゲートパッドが長方形である場合には、ゲートパッドの中心は、その長方形における２本の対角線の交点であり、例えば、ゲートパッドが長円形である場合には、その長円形における長手方向を二分する線分と、その長円形における幅方向を二分する線分との交点である。
ここで、半導体層の平面視における半導体層の中心とは、半導体層の平面視における半導体層の形状における重心のことをいう。例えば、半導体層が長方形である場合には、半導体層の中心は、その長方形における２本の対角線の交点である。
なお、上述したように、ここでは、半導体層４０の平面視において、半導体装置１および半導体層４０は、正方形であるとして説明しているため、図２に示すように、第１の仮想直線９１は、半導体層４０の平面視において、第３の頂点５０３と第４の頂点５０４とを結ぶ直線となっている。
なお、１以上の第１のソースパッド１１１の数、および、１以上の第２のソースパッド１２１の数は、それぞれ、必ずしも図２に例示された７つに限定される必要はなく、７つ以外の１以上の数であっても構わない。
図１～図４に示すように、低濃度不純物層３３の第１の半導体層内領域Ａ１には、第１導電型と異なる第２導電型の不純物を含む第１のボディ領域１８が形成されている。第１のボディ領域１８には、第１導電型の不純物を含む第１のソース領域１４、第１のゲート導体１５、および第１のゲート絶縁膜１６が形成されている。
第１のソース電極１１は、一部が半導体層４０内領域に形成された部分１７と、半導体層４０よりも上面の上面領域に形成された部分１２および部分１３とからなり、部分１２は、部分１３と部分１７とを介して第１のソース領域１４および第１のボディ領域１８に接続されている。
第１のソース電極１１の部分１２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の上面には、金などのめっきが施されてもよい。
第１のソース電極１１の部分１３は、部分１２と部分１７とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
第１のソース電極の部分１７は、部分１３と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
第１のゲート電極は、一部が半導体層４０内に形成された部分６８と、上面領域に形成された部分Ａ（不図示）および部分６９とからなり、部分Ａは、部分６９と部分６８とを介して、第１のゲート導体１５に接続されている。
第１のゲート電極の部分Ａは、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分Ａの上面には、金などのめっきが施されてもよい。
第１のゲート電極の部分６９は、部分Ａと部分６８とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
第１のゲート電極の部分６８は、部分６９と第１のゲート導体１５と接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよく、ポリシリコンであってもよい。
低濃度不純物層３３の第２の半導体層内領域Ａ２には、第２導電型の不純物を含む第２のボディ領域２８が形成されている。第２のボディ領域２８には、第１導電型の不純物を含む第２のソース領域２４、第２のゲート導体２５、および第２のゲート絶縁膜２６が形成されている。
第２のソース電極２１は、一部が半導体層４０内領域に形成された部分２７と、上面領域に形成された部分２２および部分２３とからなり、部分２２は、部分２３と部分２７とを介して第２のソース領域２４および第２のボディ領域２８に接続されている。
第２のソース電極２１の部分２２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分２２の上面には、金などのめっきが施されてもよい。
第２のソース電極２１の部分２３は、部分２２と部分２７とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
第２のソース電極の部分２７は、部分２２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
第２のゲート電極は、一部が半導体層４０内に形成された部分６８と、上面領域に形成された部分Ｂ（不図示）および部分７９とからなり、部分Ｂは、部分７９と部分７８とを介して、第２のゲート導体２５に接続されている。
第２のゲート電極の部分Ｂは、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分Ｂの上面には、金などのめっきが施されてもよい。
第２のゲート電極の部分７９は、部分Ｂと部分７８とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
第２のゲート電極の部分７８は、部分７９と第２のゲート導体２５と接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよく、ポリシリコンであってもよい。
トランジスタ１０およびトランジスタ２０の上記構成により、低濃度不純物層３３と半導体基板３２とは、トランジスタ１０の第１のドレイン領域およびトランジスタ２０の第２のドレイン領域が共通化された、共通ドレイン領域として機能する。
図１に示すように、第１のボディ領域１８は、開口を有する酸化膜３４で覆われ、酸化膜３４の開口を通して、第１のソース領域１４に接続される第１のソース電極１１の部分１３が設けられている。酸化膜３４および第１のソース電極１１の部分１３は、開口を有する保護層３５で覆われ、保護層３５の開口を通して第１のソース電極１１の部分１３に接続される部分１２が設けられている。
第２のボディ領域２８は、開口を有する酸化膜３４で覆われ、酸化膜３４の開口を通して、第２のソース領域２４に接続される第２のソース電極２１の部分２３が設けられている。酸化膜３４および第２のソース電極２１の部分２３は、開口を有する保護層３５で覆われ、保護層３５の開口を通して第２のソース電極２１の部分２３に接続される部分２２が設けられている。
従って、１以上の第１のソースパッド１１１および１以上の第２のソースパッド１２１は、それぞれ、第１のソース電極１１および第２のソース電極２１が半導体装置１の上面に部分的に露出した領域、いわゆる端子の部分を指す。同様に、第１のゲートパッド１１９および第２のゲートパッド１２９は、それぞれ、第１のゲート電極および第２のゲート電極が半導体装置１の上面に部分的に露出した領域、いわゆる端子の部分を指す。本明細書において、ソースパッドとゲートパッドとを総称して「電極パッド」と称する。
ところで上面境界線６００とは、第１の半導体層上面領域Ｓ１における第１のソース電極１１の部分１３と、第２の半導体層上面領域Ｓ２における第２のソース電極２１の部分２３との間隔の中央位置をたどる仮想直線であると捉えてもよいし、当該中央位置に設けられることがあるＥＱＲ（ＥＱｕｉ ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ）と呼ばれる、電流を通す機能を持たない金属配線のことを捉えてもよいし、また、有限の幅となるが当該間隔そのものと捉えてもよい。当該間隔の場合でも、肉眼あるいは低倍率での外観では線として認識することができる。
同じように、内部境界線４００とは、第１の半導体層内領域Ａ１における第１のソース電極１１の部分１７と、第２のソース電極２１の部分２７との間隔の中央位置をたどる仮想直線と捉えてもよいし、当該中央位置に設けられることがあるＥＱＲのことを捉えてもよいし、また、有限の幅となるが当該間隔そのものと捉えてもよい。当該間隔の場合でも、肉眼あるいは低倍率での外観では線として認識することができる。
［１－２．半導体装置の動作］
半導体装置１において、例えば、第１導電型をＮ型、第２導電型をＰ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＮ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８はＰ型半導体であってもよい。
また、半導体装置１において、例えば、第１導電型をＰ型、第２導電型をＮ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＰ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８はＮ型半導体であってもよい。
以下の説明では、トランジスタ１０とトランジスタ２０とが、第１導電型をＮ型、第２導電型をＰ型とした、いわゆるＮチャネル型トランジスタの場合として、半導体装置１の導通動作について説明する。
半導体装置１において、第１のソース電極１１に高電圧および第２のソース電極２１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極（第２のゲート導体２５）にしきい値以上の電圧を印加すると、第２のボディ領域２８中の第２のゲート絶縁膜２６の近傍に導通チャネルが形成される。その結果、第１のソース電極１１－第１のボディ領域１８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第２のボディ領域２８に形成された導通チャネル－第２のソース領域２４－第２のソース電極２１という経路で主電流が流れて半導体装置１が導通状態となる。なお、この主電流経路における、第１のボディ領域１８と低濃度不純物層３３との接触面にはＰＮ接合があり、ボディダイオードとして機能している。また、この主電流は主に金属層３０を水平方向に流れるため、金属層３０を厚くすることで、主電流経路の断面積が拡大し、半導体装置１のオン抵抗は低減できる。
同様に、半導体装置１において、第２のソース電極２１に高電圧および第１のソース電極１１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極（第１のゲート導体１５）にしきい値以上の電圧を印加すると、第１のボディ領域１８中の第１のゲート絶縁膜１６の近傍に導通チャネルが形成される。その結果、第２のソース電極２１－第２のボディ領域２８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第１のボディ領域１８に形成された導通チャネル－第１のソース領域１４－第１のソース電極１１という経路で主電流が流れて半導体装置１が導通状態となる。なお、この主電流経路における、第２のボディ領域２８と低濃度不純物層３３との接触面にはＰＮ接合があり、ボディダイオードとして機能している。
［１－３．半導体モジュールの構造］
以下、実施の形態１に係る半導体モジュールの構造について説明する。
図５は、実施の形態１に係る半導体モジュール５の構造の一例を示す平面図である。
図５に示すように、半導体モジュール５は、上述した半導体装置１と、表面に半導体装置１がフェイスダウン実装された実装基板５０とを備える。実装基板５０は、少なくとも半導体装置１を実装する箇所において一定の幅を持って長手方向に伸びる形状である。図５において、半導体装置１は、実際には視認することができない、半導体装置１の上面の構造、および、実装基板５０の表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図５に示すように、半導体装置１は、実装基板５０の表面がｚ軸正の向きに向いている状態において、その上面をｚ軸負の向きに向けて実装基板５０に実装される。
図６は、実装基板５０の表面に半導体装置１がフェイスダウン実装される様子を示す模式図である。ここでは、図６を用いてフェイスダウン実装の一例について説明するが、ここでの説明は一例にすぎず、図６を用いて説明する実装例以外の方法であっても、実装基板５０の表面がｚ軸正の向きに向いている状態において、半導体装置１の上面をｚ軸負の向きに向けて実装することで、フェイスダウン実装することができる。
図６に示すように、図２に図示された向きの状態、すなわち、図６の（ａ）に図示されているように、上面をｚ軸正の向きに向けている状態の半導体装置１を、ｚ軸に対して裏返して、図６の（ｂ）に図示されている状態として、さらに、ｚ軸を回転軸の方向として左向きに９０度回転させて、図６の（ｃ）に図示されている状態として、実装基板５０の表面に実装される。
この際、半導体装置１は、第２の辺２０２と第４の辺２０４とが、実装基板５０の長手方向が伸びる方向（図６中のｘ軸方向）に平行で、かつ、第１のゲートパッド１１９が、実装基板５０の長手方向が伸びる方向のうちの第１の延伸方向側（図６のｘ軸の負の方向）に位置する向きに、実装基板５０の表面にフェイスダウン実装される。
再び図５に戻って、半導体モジュール５の説明を続ける。
図５に示すように、実装基板５０は、実装基板５０の平面視において少なくとも半導体装置１を実装する箇所において一定の幅を持って長手方向に伸びる形状である。実装基板５０は、第１のゲートパッド１１９に電気的に接続される第１の導体（ここでは、後述の、第１のゲートパッド１１９に電気的に接続される金属配線５５、または、金属配線５５に接続される導体）を通す第１のビア６１と、第２のゲートパッド１２９に電気的に接続される第２の導体（ここでは、後述の、第２のゲートパッド１２９に電気的に接続される金属配線５６、または、金属配線５６に接続される導体）を通す第２のビア６２とを備える。
実装基板５０は、さらに、その表面に、第１の金属配線５１と、第２の金属配線５２と、金属配線５５と、金属配線５６とを有する。
第１の金属配線５１と第２の金属配線５２とは、クリアランス（分離）５４を挟んで、実装基板５０の長手方向が伸びる方向（図５中のｘ軸方向）に並んで配置される。
第１の金属配線５１は、１以上の第１のソースパッド１１１の全てに接合される。第１の金属配線５１は、例えば、はんだ等による導電性接合材を介して、１以上の第１のソースパッド１１１の全てに接合される。
第２の金属配線５２は、１以上の第２のソースパッド１２１の全てに接合される。第２の金属配線５２は、例えば、はんだ等による導電性接合材を介して、１以上の第２のソースパッド１２１の全てに接合される。
このため、図５に示すように、半導体装置１は、クリアランス５４を挟んで、第１の金属配線５１と第２の金属配線５２とを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線５５は、第１のゲートパッド１１９に接合される。金属配線５５は、例えば、はんだ等による導電性接合材を介して、第１のゲートパッド１１９に接合される。
金属配線５６は、第２のゲートパッド１２９に接合される。金属配線５６は、例えば、はんだ等による導電性接合材を介して、第２のゲートパッド１２９に接合される。
第２のビア６２を通る第２の導体を介して第２のゲートパッド１２９にしきい値電圧以上の電圧を印加すると、第２のトランジスタ２０が導通状態となる。このため、第１の金属配線５１側の方が、第２の金属配線５２側よりも電圧が高い場合において、第２のゲートパッド１２９にしきい値電圧以上の電圧を印加することで、図５の矢印で示すように、第１の金属配線５１側から第２の金属配線５２側へと主電流が流れる。ここで、主電流とは、半導体装置１を含む実装基板５０のパワーラインを流れる電流のことである。
第１のビア６１を通る第１の導体を介して第１のゲートパッド１１９にしきい値電圧以上の電圧を印加すると、第１のトランジスタ１０が導通状態となる。このため、第２の金属配線５２側の方が、第１の金属配線５１側よりも電圧が高い場合において、第１のゲートパッド１１９にしきい値電圧以上の電圧を印加することで、図５の矢印と逆向きに、第２の金属配線５２側から第１の金属配線５１側へと主電流が流れる。
図７は、第１のビア６１および第２のビア６２の配置位置のバリエーションの一例を図示する平面図である。
図７に示すように、実装基板５０の平面視において、第１のビア６１の中心は、（１）第１の仮想直線９１上の位置（例えば、図７中の第１のビア６１３の中心位置）、（２）第１の辺２０１が伸びる方向（図７中のｙ軸方向）に第２の辺２０２を超えた、第１の半導体装置１の外側、かつ、第２の辺２０２が伸びる方向（図７中のｘ軸方向）において、第１のゲートパッド１１９の中心と第１の辺２０１との間（例えば、図７中の第１のビア６１２の中心）、または、（３）第２の辺２０２が伸びる方向に第１の辺２０１を超えた、第１の半導体装置１の外側、かつ、第１の辺２０１の伸びる方向において、第１のゲートパッド１１９の中心と第２の辺２０２との間（例えば、図７中の第１のビア６１１の中心）のいずれかに位置することが好ましい。
第１のビア６１の中心がこのような位置に配置されることにより、金属配線５５の長さを比較的短くすることができる。さらに、両面実装でゲートパッドの位置を揃えたとき、配線（ビア）を表裏で共通化できるため、基板配線を簡素化することができる。また、（１）の配置では、半導体装置１の形状が半導体層４０の平面視において正方形であっても長方形であっても通用する汎用性の高さを得られる。また、（２）の配置では、ビアが、実装基板と半導体装置とを流れる主電流を妨げないため導通抵抗を低減することができる。また、（３）の配置では、実装基板４０の幅を増大させずに済むため、半導体モジュール５の省スペースを実現することができる。
ここで、実装基板の平面視におけるビアの中心とは、実装基板の平面視におけるビアの形状における重心のことをいう。例えば、ビアが正円形である場合には、ビアの中心は、その正円形の中心である。
図７に示すように、実装基板５０の平面視において、第２のビア６２の中心は、（１）第１の仮想直線９１上の位置（例えば、図７中の第２のビア６２３の中心）、（２）第３の辺２０３が伸びる方向（図７中のｙ軸方向）に第４の辺２０４を超えた、第１の半導体装置１の外側、かつ、第４の辺２０４が伸びる方向（図７中のｘ軸方向）において、第２のゲートパッド１２９の中心と第３の辺２０３との間（例えば、図７中の第２のビア６２２の中心）、または、（３）第４の辺２０４が伸びる方向に第３の辺２０３を超えた、第１の半導体装置１の外側、かつ、第３の辺２０３が伸びる方向において、第２のゲートパッド１２９の中心と第４の辺２０４との間（例えば、図７中の第２のビア６２１の中心）のいずれかに位置することが好ましい。
第２のビア６２の中心がこのような位置に配置されることにより、金属配線５６の長さを比較的短くすることができる。さらに、両面実装でゲートパッドの位置を揃えたとき、配線（ビア）を表裏で共通化できるため、基板配線を簡素化することができる。また、（１）の配置では、半導体装置１の形状が半導体層４０の平面視において正方形であっても長方形であっても通用する汎用性の高さを得られる。また、（２）の配置では、ビアが、実装基板と半導体装置とを流れる主電流を妨げないため導通抵抗を低減することができる。また、（３）の配置では、実装基板４０の幅を増大させずに済むため、半導体モジュール５の省スペースを実現することができる。
ここで、実装基板の平面視におけるビアの中心とは、実装基板の平面視におけるビアの形状における重心のことをいう。例えば、ビアが正円形である場合には、ビアの中心は、その正円形の中心である。
［１－４．考察］
上記構成の半導体装置１によると、実装基板の表面と裏面とに、２つの同型の半導体装置１のそれぞれをフェイスダウン実装して同時にオンオフを駆動する使い方をする場合、実装基板の平面視において、２つの半導体装置１の中心が重なり、かつ、一方の半導体装置１に対する他方の半導体装置１の向きを、半導体装置１の中心を通る、実装基板の平面に垂直な回転軸を中心に９０度回転させた向きに実装することで、すなわち、一方の半導体装置１を図６中の（ｃ）の向きに実装し、他方の半導体装置１を図６中の（ａ）の向きに実装することで、一方の半導体装置１の第１のゲートパッド１１９の位置と他方の半導体装置１の第１のゲートパッド１１９の位置とを揃えること、および、一方の半導体装置１の第２のゲートパッド１２９の位置と他方の半導体装置１の第２のゲートパッド１２９の位置とを揃えることができる。
これにより、これら２つの同型の半導体装置１を表面と裏面とのそれぞれに実装する実装基板において、一方の半導体装置１の第１のゲートパッド１１９と他方の半導体装置１の第１のゲートパッド１１９との双方の電位を制御する配線、および、一方の半導体装置１の第２のゲートパッド１２９と他方の半導体装置１の第２のゲートパッド１２９との双方の電位を制御する配線をそれぞれ共通化できるので、個別に設置する場合と比べて配線（ビア）数は半減する。
このため、実装基板において主電流が流れる電流経路を広く確保することができ、導通抵抗が低減されるように設計することが可能となる。
このように、上記構成の半導体装置１によると、実装される実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体装置を提供することができる。
また、図６中の（ａ）、および、図６中の（ｃ）からわかるように、実装基板の表面と裏面とに、２つの同型の半導体装置１のそれぞれをフェイスダウン実装する場合において、実装基板の平面視において、２つの半導体装置１の中心が重なり、かつ、一方の半導体装置１に対する他方の半導体装置１の向きを、半導体装置１の中心を通る、実装基板の平面に垂直な回転軸を中心に９０度回転させた向きに実装することで、実装基板の平面視において、２つの半導体装置１の第１の半導体層上面領域Ｓ１、および、２つの半導体装置１の第２の半導体層上面領域Ｓ２を、実装基板を挟んだ表裏で完全に重ね合わせることができる。
これにより、これら２つの半導体装置１を実装する実装基板において、電流経路における導通断面積を最大限に広くすることができ、導通抵抗を低減する効果を得られる。また、第１の半導体層上面領域Ｓ１同士、第２の半導体層上面領域Ｓ２同士の重なりが多い程、不図示ではあるが、ソースに関するビアも共通に設置することができるため、導通抵抗の低減に有効である。
なお、半導体装置１の中心とは、半導体層４０の平面視において、半導体装置１の対角線の交点である。
図８は、半導体装置１と、比較例に係る従来型の半導体装置とについて、半導体装置を実装基板に実装する場合における、実装基板の幅の狭さ、実装基板の配線を含む導通抵抗、ビアの共通化、ゲート配線設計容易性、実装基板の曲げ強度を対象として比較した比較結果を示す一覧図である。
ここで、比較例１は、１以上の第１のソースパッドが配置される領域と、１以上の第２のソースパッドが配置される領域の境界が、半導体装置の第１の辺とそれに対向する第３の辺との向きに直交しており、第１のゲートパッドと第２のゲートパッドとが、半導体装置のコーナに配置される、従来型の半導体装置である。比較例２は、１以上の第１のソースパッドが配置される領域と、１以上の第２のソースパッドが配置される領域の境界が、半導体装置の第１の辺とそれに対向する第３の辺との向きに直交しており、第１のゲートパッドと第２のゲートパッドとが、半導体装置の縦方向中央に配置される、従来型の半導体装置である。比較例３は、１以上の第１のソースパッドが配置される領域と、１以上の第２のソースパッドが配置される領域の境界が、半導体装置の第１の辺とそれに対向する第３の辺との向きに直交しており、第１のゲートパッドと第２のゲートパッドとが、半導体装置の横方向中央に配置される、従来型の半導体装置である。
図８に示すように、半導体装置１は、比較例１、比較例２、および、比較例３のそれぞれに対して、半導体装置を実装基板に実装する場合における、ｙ軸方向への配線引き出し、ゲート配線の設計容易性、ｘ軸方向への配線引き出し、の観点において、少なくとも１つ以上の優れた性能を有している。
ところで、比較例２においては、本開示と同じように両面実装で配線を簡素化できる特徴を有しているものの、本開示では表裏で共通化した配線（ビア）を主電流の妨げにならないように実装基板の端部に寄せることができる（図８のｙ軸方向への配線引き出しに関して優れた性能を有している）。
図９は、半導体装置１と、比較例１と、比較例２と、比較例３とについて、半導体装置を様々な構成の実装基板に実装した場合における、主電流の流れる幅、ビアの数、ビアの配置位置、実装基板の幅の狭小化を対象として比較した比較結果を示す一覧図である。図９中のＬ１、Ｌ２、Ｌ３は、表面側から平面視したときの各層の配線設置を、仮想的に透かして図示したものである。
図９に示すように、半導体装置１は、比較例１、比較例２、および、比較例３に対して、様々な構成の実装基板に実装する場合であっても、主電流の流れる幅、ビアの数、ビアの配置位置、実装基板の幅の狭小化の観点で、特に大電流充電において、多数の優れた性能を有している。
また、半導体装置１は、実装基板のクリアランスが長手方向に対して傾くため、実装基板の曲げ強度についても優位な特徴を有する。
なお、実施の形態１において、１以上の第１のソースパッド１１１、および、１以上の第２のソースパッド１２１は、一例として、図２に図示されるように配置されるとして説明したが、１以上の第１のソースパッド１１１が、第１の半導体層上面領域Ｓ１に配置され、１以上の第２のソースパッド１２１が第２の半導体層上面領域Ｓ２に配置されれば、必ずしも図２に図示されるように配置される必要はない。
図１０Ａ、１０Ｂ、１０Ｃ、１０Ｄは、１以上の第１のソースパッド１１１と１以上の第２のソースパッド１２１との他の配置例を例示する平面図である。
図１０Ａに示すように、１つの第１のソースパッド１１１ｈが、第１のゲートパッド１１９の領域を除く第１の半導体層上面領域Ｓ１の略全面に配置され、１つの第２のソースパッド１２１ｈが、第２のゲートパッド１２９の領域を除く第２の半導体層上面領域Ｓ２の略全面に配置されてもよいし、図１０Ｂに示すように、複数の第１のソースパッド１１１ｉ～１１１ｋが、第１の半導体層上面領域Ｓ１に、上面境界線６００に平行に配置され、複数の第２のソースパッド１２１ｉ～１２１ｋが、第２の半導体層上面領域Ｓ２に、上面境界線６００に平行に配置されてもよいし、図１０Ｃに示すように、複数の第１のソースパッド１１１ｌ～１１１ｑが、第１の半導体層上面領域Ｓ１に、上面境界線６００に平行に二分割されて配置され、複数の第２のソースパッド１２１ｌ～１２１ｑが、第２の半導体層上面領域Ｓ２に、上面境界線６００に平行に二分割されて配置されてもよいし、図１０Ｄに示すように、２つの第１のソースパッド１１１ｒ、１１１ｓが、第１のゲートパッド１１９の領域を除く第１の半導体層上面領域Ｓ１の略全面に、対向する辺のそれぞれが上面境界線６００に直交するように二分割されて配置され、２つの第２のソースパッド１２１ｒ、１２１ｓが、第２のゲートパッド１２９の領域を除く第２の半導体層上面領域Ｓ２の略全面に、対向する辺のそれぞれが上面境界線６００に直交するように二分割されて配置されてもよい。
なお、実施の形態１において、半導体装置１および半導体層４０は、半導体層４０の平面視において正方形であるとして説明した。しかしながら、必ずしも正方形である構成に限定される必要はない。半導体装置１および半導体層４０は、第１のゲートパッド１１９の中心と第２のゲートパッド１２９の中心とを結ぶ第１の仮想直線９１が、半導体層４０の中心を通り、半導体層４０の各辺となす角が４５度となる位置に、半導体層４０の平面視において、第１のゲートパッド１１９と、第２のゲートパッド１２９とが配置されていれば、正方形でない長方形でもよい。
図１１は、実装基板５０の表面に、上記正方形でない長方形の半導体装置１（以下、「長方形型半導体装置」とも称する）がフェイスダウン実装される様子を示す模式図である。ここでは、図１１を用いてフェイスダウン実装の一例について説明するが、ここでの説明は一例にすぎず、図１１を用いて説明する実装例以外の方法であっても、実装基板５０の表面がｚ軸正の向きに向いている状態において、半導体装置１の上面をｚ軸負の向きに向けて実装することで、フェイスダウン実装することができる。
図１１に示すように、長方形型半導体装置は、図１１の（ａ）に図示されているように、上面をｚ軸正の向きに向けている状態の長方形型半導体装置を、ｚ軸に対して裏返して、図１１の（ｂ）に図示されている状態として、さらに、ｚ軸を回転軸の方向として左向きに９０度回転させて、図１１の（ｃ）に図示されている状態として、実装基板５０の表面に実装される。
このため、長方形型半導体装置によると、実装基板の表面と裏面とに、２つの同型の長方形型半導体装置のそれぞれをフェイスダウン実装する場合において、実装基板の平面視において、２つの長方形型半導体装置の中心が重なり、かつ、一方の長方形型半導体装置に対する他方の長方形型半導体装置の向きを、長方形型半導体装置の中心を通る、実装基板の平面に垂直な回転軸を中心に９０度回転させた向きに実装することで、すなわち、一方の長方形型半導体装置を図１１中の（ｃ）の向きに実装し、他方の長方形型半導体装置を図１１中の（ａ）の向きに実装することで、一方の長方形型半導体装置の第１のゲートパッド１１９の位置と他方の長方形型半導体装置の第１のゲートパッド１１９の位置とを揃えること、および、一方の長方形型半導体装置の第２のゲートパッド１２９の位置と他方の長方形型半導体装置の第２のゲートパッド１２９の位置とを揃えることができる。
これにより、これら２つの長方形型半導体装置を実装する実装基板において、一方の長方形型半導体装置の第１のゲートパッド１１９と他方の長方形型半導体装置の第１のゲートパッド１１９との双方の電位を制御する配線、および、一方の長方形型半導体装置の第２のゲートパッド１２９と他方の長方形型半導体装置の第２のゲートパッド１２９との双方の電位を制御する配線を、比較的簡素な構成にすることができる。
この際、実装基板５０の平面視において、第１のビア６１の中心、および、第２のビア６２の中心は、第１の仮想直線９１上の位置であることが好ましい。これにより、金属配線５５の長さ、および、金属配線５６の長さを比較的短くすることができる。
（実施の形態２）
［２－１．半導体装置の構造］
以下、実施の形態２に係る半導体装置について説明する。実施の形態２に係る半導体装置は、実施の形態１に係る半導体装置１から、一部の構成が変更されて構成される。このため、ここでは、実施の形態２に係る半導体装置について、半導体装置１と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体装置１との相違点を中心に説明する。
図１２は、実施の形態２に係る半導体装置１ａの構造の一例を示す平面図である。図１３は、半導体装置１ａの構造の一例を示す平面図であって、半導体装置１ａの上面から、後述の部分１３ａと後述の部分２３ａとよりも上面側の構造物が仮想的に除去されて、部分１３ａと部分２３ａとが仮想的に露わになった状態における平面図である。
図１２および図１３に示すように、半導体装置１ａは、実施の形態１に係る半導体装置１から、第１の半導体層上面領域Ｓ１が第１の半導体層上面領域Ｓ１ａに変更され、第２の半導体層上面領域Ｓ２が第２の半導体層上面領域Ｓ２ａに変更され、上面境界線６００が上面境界線６００ａに変更され、１以上の第１のソースパッド１１１が１以上の第１のソースパッド１１１１（ここでは、第１のソースパッド１１１１ａ、１１１１ｂ、１１１１ｃ、１１１１ｄ、１１１１ｅ、および、１１１１ｆ）に変更され、１以上の第２のソースパッド１２１が１以上の第２のソースパッド１１２１（ここでは、第２のソースパッド１１２１ａ、１１２１ｂ、１１２１ｃ、１１２１ｄ、１１２１ｅ、および、１１２１ｆ）に変更され、部分１３が部分１３ａに変更され、部分２３が部分２３ａに変更されて構成される。
図１２に示すように、半導体層４０の平面視において、第１の半導体層上面領域Ｓ１ａと第２の半導体層上面領域Ｓ２ａとの境界線である上面境界線６００ａは、第２の辺２０２に平行なＮ－１（Ｎは、３以上の整数。ここでは、Ｎは４）本の線分と、第１の辺２０１に平行なＮ－２本の線分とが交互に接続されてなり、かつ、第２の辺２０２の伸びる方向、および、第１の辺２０１の伸びる方向において単調に変化する。
本明細書において、単調に変化するとは、広義の単調増加する関数であるまたは広義の単調減少する関数であることを意味する。すなわち、広義の単調増加する関数とは、ｘ１＜ｘ２の場合にｆ（ｘ１）≦ｆ（ｘ２）となる関数ｆ（ｘ）のことを言い、広義の単調減少する関数とは、ｘ１＜ｘ２の場合にｆ（ｘ１）≧ｆ（ｘ２）となる関数ｆ（ｘ）のことをいう。
本発明の主旨（両面実装でゲートパッドの位置を揃える、第１の半導体層上面領域Ｓ１ａ同士、第２の半導体層上面領域Ｓ２ａ同士の重複を広げる）を考えれば、上面領域におけるパッドレイアウトおよび上面境界線６００ａは、半導体装置１ａの中心を対称の中心とする、点対称性を持つことが望ましい。上面境界線６００ｃが階段状の場合、厳密な点対称性を有することはできないが、少しでもその乖離の程度を抑えることが本発明では有用となる。半導体装置１ａの中心が階段の角に当たるような境界形状は、この対称性を成立させない。階段状の上面境界線６００ａで点対称性を高めるには、半導体装置１ａの中心を通る部分(線分)が、その中心と半導体装置１ａの中心とを一致させ、さらに当該線分が伸びる方向には中心から両側の方向に、等しい数の部分(線分)が備わる必要がある。すなわち半導体装置１ａの中心を通る線分が伸びる方向には奇数個の線分から成り、それと直交する方向には偶数個の線分から成る階段状となることが望ましい。このためＮ－１本とＮ－２本の線分から成る階段状の境界線であり、線分が奇数となる方向において半導体装置１ａの中心を通ることが好適となる。
第１の頂点５０１と、上面境界線６００ａと第１の辺２０１との交点である第１の交点６０１との距離は、第１の辺２０１の長さの１／Ｎ以上であり、かつ、第２のゲートパッド１２９の最大径よりも長い。
第２の頂点５０２と、上面境界線６００ａと第３の辺２０３との交点である第２の交点６０２との距離は、第３の辺２０３の長さの１／Ｎ以上であり、かつ、第１のゲートパッド１１９の最大径よりも長い。
ここで、図１２に示すように、第１の半導体層上面領域Ｓ１ａと第２の半導体層上面領域Ｓ２ａとは、半導体層４０の平面視において互いに隣接し、半導体層４０を面積で二等分する一方と他方である。
また、半導体層４０の平面視において、第１の交点６０１と第２の交点６０２とを結ぶ第２の仮想直線９２と、第１の仮想直線９１とのなす角θ１は、４５度より大きく９０度以下である。
図１２に示すように、１以上の第１のソースパッド１１１１は複数であり、第１のソースパッド１１１１のそれぞれは、半導体層４０の平面視において、第１の辺２０１に平行な方向に長手方向を有する長方形または長円形であり、第１の辺２０１に平行に縞状に形成される。また、１以上の第２のソースパッド１１２１は複数であり、第２のソースパッド１１２１のそれぞれは、半導体層４０の平面視において、第３の辺２０３に平行な方向に長手方向を有する長方形または長円形であり、第３の辺２０３に平行に縞状に形成される。
また、第１の半導体層上面領域Ｓ１ａの形状が、実施の形態１に係る第１の半導体層上面領域Ｓ１の形状から変更されたこと、および、第２の半導体層上面領域Ｓ２ａの形状が、実施の形態１に係る第２の半導体層上面領域Ｓ２の形状から変更されたことに伴って、図１３に示すように、部分１３ａの形状が、実施の形態１に係る部分１３の形状から変更され、部分２３ａの形状が、実施の形態１に係る部分２３の形状から変更されている。
［２－２．半導体モジュールの構造］
以下、実施の形態２に係る半導体モジュールについて説明する。実施の形態２に係る半導体モジュールは、実施の形態１に係る半導体モジュール５から、一部の構成が変更されて構成される。このため、ここでは、実施の形態２に係る半導体モジュールについて、半導体モジュール５と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体モジュール５との相違点を中心に説明する。
図１４は、実施の形態２に係る半導体モジュール５ａの構造の一例を示す平面図である。
図１４に示すように、半導体モジュール５ａは、実施の形態１に係る半導体モジュール５から、半導体装置１が半導体装置１ａに変更され、実装基板５０が実装基板５０ａに変更されて構成される。図１４において、半導体装置１ａは、実際には視認することができない、半導体装置１ａの上面の構造、および、実装基板５０ａの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
実装基板５０ａは、実装基板５０から、第１の金属配線５１が第１の金属配線５１ａに変更され、第２の金属配線５２が第２の金属配線５２ａに変更されて構成される。
図１５は、実装基板５０ａの表面に半導体装置１ａがフェイスダウン実装される様子を示す模式図である。図１５の（ａ）に図示されているように、上面をｚ軸正の向きに向けている状態の半導体装置１ａを、ｚ軸に対して裏返して、図１５の（ｂ）に図示されている状態として、さらに、ｚ軸を回転軸の方向として左向きに９０度回転させて、図１５の（ｃ）に図示されている状態として、実装基板５０ａの表面に実装される。
この際、半導体装置１ａは、第２の辺２０２と第４の辺２０４とが、実装基板５０ａの長手方向が伸びる方向（図１５中のｘ軸方向）に平行で、かつ、第１のゲートパッド１１９が、実装基板５０ａの長手方向が伸びる方向のうちの第１の延伸方向側（図１５のｘ軸の負の方向）に位置する向きに、実装基板５０ａの表面にフェイスダウン実装される。
再び図１４に戻って、半導体モジュール５ａの説明を続ける。
図１４に示すように、第１の金属配線５１ａと第２の金属配線５２ａとは、クリアランス５４ａを挟んで、実装基板５０ａの長手方向が伸びる方向（図１４中のｘ軸方向）に並んで配置される。
第１の金属配線５１ａは、複数の第１のソースパッド１１１１の全てに接合される。第１の金属配線５１ａは、例えば、はんだ等による導電性接合材を介して、複数の第１のソースパッド１１１１の全てに接合される。
第２の金属配線５２ａは、複数の第２のソースパッド１１２１の全てに接合される。第２の金属配線５２ａは、例えば、はんだ等による導電性接合材を介して、複数の第２のソースパッド１１２１の全てに接合される。
このため、図１４に示すように、半導体装置１ａは、クリアランス５４ａを挟んで、第１の金属配線５１ａと第２の金属配線５２ａとを橋渡しする位置に、フェイスダウン実装されることとなる。
図１６は、実施の形態２に係る半導体モジュール５ｂの構造の一例を示す平面図である。
図１６に示すように、半導体モジュール５ｂは、実施の形態１に係る半導体モジュール５から、半導体装置１が半導体装置１ａに変更され、実装基板５０が実装基板５０ｂに変更されて構成される。図１６において、半導体装置１ａは、実際には視認することができない、半導体装置１ａの上面の構造、および、実装基板５０ｂの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
実装基板５０ｂは、実装基板５０から、第１の金属配線５１が第１の金属配線５１ｂに変更され、第２の金属配線５２が第２の金属配線５２ｂに変更され、第１のビア６１が第１のビア６１ｂに変更され、第２のビア６２が第２のビア６２ｂに変更され、金属配線５５が金属配線５５ｂに変更され、金属配線５６が金属配線５６ｂに変更されて構成される。
図１７は、実装基板５０ｂの表面に半導体装置１ａがフェイスダウン実装される様子を示す模式図である。図１７に示すように、図１７の（ａ）に図示されているように、上面をｚ軸正の向きに向けている状態の半導体装置１ａを、ｚ軸に対して裏返して、図１７の（ｂ）に図示されている状態として、さらに、ｚ軸を回転軸の方向として９０度回転させて、図１７の（ｃ）に図示されている状態として、実装基板５０ｂの表面に実装される。
この際、半導体装置１ａは、第１の辺２０１と第３の辺２０３とが、実装基板５０ｂの長手方向が伸びる方向（図１７中のｘ軸方向）に平行で、かつ、第１のゲートパッド１１９が、実装基板５０ｂの長手方向が伸びる方向のうちの第１の延伸方向側（図１７のｘ軸の負の方向）に位置する向きに、実装基板５０ｂの表面にフェイスダウン実装される。
再び図１６に戻って、半導体モジュール５ｂの説明を続ける。
図１６に示すように、実装基板５０ｂは、第１のゲートパッド１１９に電気的に接続される第１の導体（ここでは、後述の、第１のゲートパッド１１９に電気的に接続される金属配線５５ｂ、または、金属配線５５ｂに接続される導体）を通す第１のビア６１ｂと、第２のゲートパッド１２９に電気的接続される第２の導体（ここでは、後述の、第２のゲートパッド１２９に電気的に接続される金属配線５６ｂ、または、金属配線５６ｂに接続される導体）を通す第２のビア６２ｂとを備える。
図１６に示すように、第１の金属配線５１ｂと第２の金属配線５２ｂとは、クリアランス５４ｂを挟んで、実装基板５０ｂの長手方向が伸びる方向（図１６中のｘ軸方向）に並んで配置される。
第１の金属配線５１ｂは、複数の第１のソースパッド１１１１の全てに接合される。第１の金属配線５１ｂは、例えば、はんだ等による導電性接合材を介して、複数の第１のソースパッド１１１１の全てに接合される。
第２の金属配線５２ｂは、複数の第２のソースパッド１１２１の全てに接合される。第２の金属配線５２ｂは、例えば、はんだ等による導電性接合材を介して、複数の第２のソースパッド１１２１の全てに接合される。
金属配線５５ｂは、第１のゲートパッド１１９に接合される。金属配線５５ｂは、例えば、はんだ等による導電性接合材を介して、第１のゲートパッド１１９に接合される。
金属配線５６ｂは、第２のゲートパッド１２９に接合される。金属配線５６ｂは、例えば、はんだ等による導電性接合材を介して、第２のゲートパッド１２９に接合される。
このため、図１６に示すように、半導体装置１ａは、クリアランス５４ｂを挟んで、第１の金属配線５１ｂと第２の金属配線５２ｂとを橋渡しする位置に、フェイスダウン実装されることとなる。
［２－３．考察］
上記構成の半導体装置１ａによると、実装基板の表面と裏面とに、２つの同型の半導体装置１ａのそれぞれをフェイスダウン実装して同時にオンオフを駆動する使い方をする場合において、実装基板の平面視において、２つの半導体装置１ａの中心が重なり、かつ、一方の半導体装置１ａに対する他方の半導体装置１ａの向きを、半導体装置１ａの中心を通る、実装基板の平面に垂直な回転軸を中心に９０度回転させた向きに実装することで、すなわち、一方の半導体装置１ａを図１５中の（ｃ）の向きに実装し、他方の半導体装置１ａを図１５中の（ａ）の向きに実装すること、または、一方の半導体装置１ａを図１７中の（ｃ）の向きに実装し、他方の半導体装置１ａを図１７中の（ａ）の向きに実装することで、一方の半導体装置１ａの第１のゲートパッド１１９の位置と他方の半導体装置１ａの第１のゲートパッド１１９の位置とを揃えること、および、一方の半導体装置１ａの第２のゲートパッド１２９の位置と他方の半導体装置１ａの第２のゲートパッド１２９の位置とを揃えることができる。
これにより、これら２つの半導体装置１ａを実装する実装基板において、一方の半導体装置１ａの第１のゲートパッド１１９と他方の半導体装置１ａの第１のゲートパッド１１９との双方の電位を制御する配線、および、一方の半導体装置１ａの第２のゲートパッド１２９と他方の半導体装置１ａの第２のゲートパッド１２９との双方の電位を制御する配線をそれぞれ共通化できるので、個別に設置する場合と比べて配線（ビア）数は半減する。
このため、実装基板において主電流が流れる電流経路を広く確保することができ、導通抵抗が低減されるように設計することが可能となる。
また、第１のゲートパッド１１９と第２のゲートパッド１２９との双方の電位を制御する配線をそれぞれ共通化することができ、従来は個別に設置しなければならなかった配線（ビア）数を削減することができる。したがって、実装基板５０ａ、実装基板５０ｂの複雑になりがちな配線を簡素化し、基板設計の容易さを高めることができる。
このため、実装基板において主電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
このように、上記構成の半導体装置１ａによると、実装される実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体装置を提供することができる。
また、図１５中の（ａ）、および、図１５中の（ｃ）、ならびに、図１７中の（ａ）、および、図１７中の（ｃ）からわかるように、実装基板の表面と裏面とに、２つの半導体装置１ａのそれぞれをフェイスダウン実装する場合において、実装基板の平面視において、２つの半導体装置１ａの中心が重なり、かつ、一方の半導体装置１ａに対する他方の半導体装置１ａの向きを、半導体装置１ａの中心を通る、実装基板の平面に垂直な回転軸を中心に９０度回転させた向きに実装することで、実装基板の平面視において、２つの半導体装置１ａの第１の半導体層上面領域Ｓ１ａ、および、２つの半導体装置１ａの第２の半導体層上面領域Ｓ２ａを重ね合わせることができる。
これにより、これら２つの半導体装置１ａを実装する実装基板において、電流経路における導通断面積を比較的広くすることができる。
図１８は、（１）半導体層４０の平面視における、一方の半導体装置１ａの第１の半導体層上面領域Ｓ１ａと他方の半導体装置１ａの第１の半導体層上面領域Ｓ１ａとの面積が重複する度合（すなわち、一方の半導体装置１ａの第２の半導体層上面領域Ｓ２ａと他方の半導体装置１ａの第２の半導体層上面領域Ｓ２ａとの面積が重複する度合）である整合度（以下、単に「整合度」とも称する）と、（２）図８の比較例１を従来の基準としたとき、基準と比較したときの整合度の改善率（以下、「従来比整合度改善率」とも称する）との関係を示すグラフである。
図１８において、横軸は、図８の比較例１における上面境界線の位置を従来の基準として、半導体装置１ａの第２の仮想直線９２が基準から傾斜する時の角度θであり、左の縦軸は整合度、右の縦軸は従来比整合度改率である。
図１８において、従来基準（図８の比較例１）とした上面境界線の配置の仕方（θ＝０°）であっても整合度は５０％である。θを大きくしていくと整合度は５０％から徐々に大きくなり、θ＝４５°で最大の１００％となる。従来比整合度改善率はθ＝０°の時を基準（１．０）としたものだが、θ＝４５°では当然２．０となる。なお、従来比整合度改善率は１．１倍以上であることが好ましい。このため、図１８に示すように、角θは、１１．３度以上となるように、上面境界線が基準から傾斜することが望ましい。さらに、マージンを考慮すればθは１５度以上となるように上面境界線が基準から傾斜することが望ましい。θをθ１と関係付けると、θ１＝４５度＋θであるため、θ１としては６０度以上であることが望ましいことになり、θ１は６０度以上９０度以下であることが好ましい。
角θ１が６０度以上９０度以下である半導体装置１ａを、半導体モジュール５ａの実装に利用する場合、第２の仮想直線９２と実装基板５０ａの長手方向が伸びる方向（図１５中のｘ軸方向）とのなす角は、４５度以上７５度以下となる。また、角θ１が６０度以上９０度以下である半導体装置１ａを、半導体モジュール５ｂの実装に利用する場合、第２の仮想直線９２と実装基板５０ｂの長手方向が伸びる方向（図１５中のｘ軸方向）とのなす角は、１５度以上４５度以下となる。このように、角θ１が、好ましい角度である６０度以上９０度以下である半導体装置１ａを、半導体モジュール５ａまたは半導体モジュール５ｂに利用する場合、第２の仮想直線９２と、実装基板５０ａまたは実装基板５０ｂの長手方向が伸びる方向とのなす角は、１５度以上７５度以下となる。
なお、実施の形態２において、１以上の第１のソースパッド１１１１、および、１以上の第２のソースパッド１１２１は、一例として、図１２に図示されるように配置されるとして説明したが、１以上の第１のソースパッド１１１１が、第１の半導体層上面領域Ｓ１ａに配置され、１以上の第２のソースパッド１１２１が第２の半導体層上面領域Ｓ２ａに配置されれば、必ずしも図１２に図示されるように配置される必要はない。
図１９Ａ、１９Ｂは、１以上の第１のソースパッド１１１１と１以上の第２のソースパッド１１２１との他の配置例を例示する平面図である。
図１９Ａに示すように、１つの第１のソースパッド１１１１ｇが、第１のゲートパッド１１９の領域を除く第１の半導体層上面領域Ｓ１ａの略全面に配置され、１つの第２のソースパッド１１２１ｇが、第２のゲートパッド１２９の領域を除く第２の半導体層上面領域Ｓ２ａの略全面に配置されてもよいし、図１９Ｂに示すように、２つの第１のソースパッド１１１１ｈ、１１１１ｉが、第１のゲートパッド１１９の領域を除く第１の半導体層上面領域Ｓ１ａの略全面に、対向する辺が互いに平行となるように二分割されて配置され、２つの第２のソースパッド１１２１ｈ、１１２１ｉが、第２のゲートパッド１２９の領域を除く第２の半導体層上面領域Ｓ２ａの略全面に、対向する辺が互いに平行となるように二分割されて配置されてもよい。
（実施の形態３）
［３－１．半導体装置の構造］
以下、実施の形態３に係る半導体装置について説明する。実施の形態３に係る半導体装置は、実施の形態１に係る半導体装置１から、一部の構成が変更されて構成される。このため、ここでは、実施の形態３に係る半導体装置について、半導体装置１と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体装置１との相違点を中心に説明する。
図２０は、実施の形態３に係る半導体装置１ｃの構造の一例を示す平面図である。図２１は、半導体装置１ｃの構造の一例を示す平面図であって、半導体装置１ｃの上面から、後述の部分１３ｃと後述の部分２３ｃとよりも上面側の構造物が仮想的に除去されて、部分１３ｃと部分２３ｃとが仮想的に露わになった状態における平面図である。
図２０および図２１に示すように、半導体装置１ｃは、実施の形態１に係る半導体装置１から、第１の半導体層上面領域Ｓ１が第１の半導体層上面領域Ｓ１ｃに変更され、第２の半導体層上面領域Ｓ２が第２の半導体層上面領域Ｓ２ｃに変更され、上面境界線６００が上面境界線６００ｃに変更され、１以上の第１のソースパッド１１１が１以上の第１のソースパッド２１１１（ここでは、第１のソースパッド２１１１ａ、２１１１ｂ、２１１１ｃ、２１１１ｄ、および、２１１１ｅ）に変更され、１以上の第２のソースパッド１２１が１以上の第２のソースパッド２１２１（ここでは、第２のソースパッド２１２１ａ、２１２１ｂ、２１２１ｃ、２１２１ｄ、および、２１２１ｅ）に変更され、部分１３が部分１３ｃに変更され、部分２３が部分２３ｃに変更されて構成される。
図２０に示すように、半導体層４０の平面視において、第１の半導体層上面領域Ｓ１ｃと第２の半導体層上面領域Ｓ２ｃとの境界線である上面境界線６００ｃは、第３の頂点５０３と第４の頂点５０４とを結ぶ線分である。すなわち、半導体層４０の平面視において、第１の半導体層上面領域Ｓ１ｃと第２の半導体層上面領域Ｓ２ｃとは、第３の頂点５０３と第４の頂点５０４とを結ぶ線分により、半導体層４０を面積で二等分する一方と他方である。
また、第１の半導体層上面領域Ｓ１ｃの形状が、実施の形態１に係る第１の半導体層上面領域Ｓ１の形状から変更されたこと、および、第２の半導体層上面領域Ｓ２ｃの形状が、実施の形態１に係る第２の半導体層上面領域Ｓ２の形状から変更されたことに伴って、図２１に示すように、部分１３ｃの形状が、実施の形態１に係る部分１３の形状から変更され、部分２３ｃの形状が、実施の形態１に係る部分２３の形状から変更されている。
［３－２．半導体モジュールの構造］
以下、実施の形態３に係る半導体モジュールについて説明する。実施の形態３に係る半導体モジュールは、実施の形態１に係る半導体モジュール５から、一部の構成が変更されて構成される。このため、ここでは、実施の形態３に係る半導体モジュールについて、半導体モジュール５と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体モジュール５との相違点を中心に説明する。
図２２は、実施の形態３に係る半導体モジュール５ｃの構造の一例を示す平面図である。
図２２に示すように、半導体モジュール５ｃは、実施の形態１に係る半導体モジュール５から、半導体装置１が半導体装置１ｃに変更され、実装基板５０が実装基板５０ｃに変更されて構成される。図２２において、半導体装置１ｃは、実際には視認することができない、半導体装置１ｃの上面の構造、および、実装基板５０ｃの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
実装基板５０ｃは、実装基板５０から、第１の金属配線５１が第１の金属配線５１ｃに変更され、第２の金属配線５２が第２の金属配線５２ｃに変更され、第１のビア６１が第１のビア６１ｃに変更され、第２のビア６２が第２のビア６２ｃに変更され、金属配線５５が金属配線５５ｃに変更され、金属配線５６が金属配線５６ｃに変更されて構成される。
図２２に示されるように、半導体装置１ｃは、半導体層４０の平面視において、半導体装置１ｃの各辺と実装基板５０ｃの長手方向が伸びる方向とのなす角が４５度となる向きに、実装基板５０ｃの表面にフェイスダウン実装される。
図２２に示すように、実装基板５０ｃは、第１のゲートパッド１１９に電気的に接続される第１の導体（ここでは、後述の、第１のゲートパッド１１９に電気的に接続される金属配線５５ｃ、または、金属配線５５ｃに接続される導体）を通す第１のビア６１ｃと、第２のゲートパッド１２９に電気的に接続される第２の導体（ここでは、後述の、第２のゲートパッド１２９に電気的に接続される金属配線５６ｃ、または、金属配線５６ｃに接続される導体）を通す第２のビア６２ｃとを備える。
図２２に示すように、第１の金属配線５１ｃと第２の金属配線５２ｃとは、クリアランス５４ｃを挟んで、実装基板５０ｃの長手方向が伸びる方向（図２２中のｘ軸方向）に並んで配置される。
第１の金属配線５１ｃは、複数の第１のソースパッド２１１１の全てに接合される。第１の金属配線５１ｃは、例えば、はんだ等による導電性接合材を介して、複数の第１のソースパッド２１１１の全てに接合される。
第２の金属配線５２ｃは、複数の第２のソースパッド２１２１の全てに接合される。第２の金属配線５２ｃは、例えば、はんだ等による導電性接合材を介して、複数の第２のソースパッド２１２１の全てに接合される。
金属配線５５ｃは、第１のゲートパッド１１９に接合される。金属配線５５ｃは、例えば、はんだ等による導電性接合材を介して、第１のゲートパッド１１９に接合される。
第１のビア６１ｃは、クリアランス５４ｃ内に配置される。また、第１のゲートパッド１１９も、クリアランス５４ｃ内に配置される。このため、金属配線５５ｃも、クリアランス５４ｃ内に配置される。
金属配線５６ｃは、第２のゲートパッド１２９に接合される。金属配線５６ｃは、例えば、はんだ等による導電性接合材を介して、第２のゲートパッド１２９に接合される。
第２のビア６２ｃは、クリアランス５４ｃ内に配置される。また、第２のゲートパッド１２９も、クリアランス５４ｃ内に配置される。このため、金属配線５６ｃも、クリアランス５４ｃ内に配置される。
このため、図２２に示すように、半導体装置１ｃは、クリアランス５４ｃを挟んで、第１の金属配線５１ｃと第２の金属配線５２ｃとを橋渡しする位置に、フェイスダウン実装されることとなる。
［３－３．考察］
上記構成の半導体装置１ｃによると、図２２に例示したように、半導体層４０の平面視において、上面境界線６００ｃが、すなわち、第１の仮想直線９１が、実装基板５０ｃの長手方向が伸びる方向に直交する向きに半導体装置１ｃを実装基板の表面にフェイスダウン実装することで、実装基板の幅を最大限に有効活用して、実装基板の金属配線と半導体装置１ｃのソースパッドとを接合させることができる。また、内部境界線４００と上面境界線６００ｃとが半導体層２０の平面視において一致する場合、半導体装置１ｃでは、実施の形態１や実施の形態２と同じ形状、同じ面積の正方形であっても、上面境界線６００ｃの形状と半導体装置１ｃのゲートパッドの位置に起因して、その内部を導通経路として最大限に幅広で使用できる特徴を備えている。つまり実施形態３は大電流を流すのに適しており、基板配線と半導体装置１ｃとを含む導通抵抗を低抵抗化できる。さらに言えば、半導体装置１ｃを図２２のように用いる場合、第１の金属配線５１ｃから流入する電流は半導体装置１ｃの２辺から流入することができ、また、第２の金属配線５２ｃへ流出する電流は半導体装置１ｃの２辺から流出することができるため、大電流を流すのにたいへん適している。
このため、実装基板において大電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
このように、上記構成の半導体装置１ｃによると、実装される実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体装置を提供することができる。
なお、実施の形態３において、１以上の第１のソースパッド２１１１、および、１以上の第２のソースパッド２１２１は、一例として、図２０に図示されるように配置されるとして説明したが、１以上の第１のソースパッド２１１１が、第１の半導体層上面領域Ｓ１ｃに配置され、１以上の第２のソースパッド２１２１が第２の半導体層上面領域Ｓ２ｃに配置されれば、必ずしも図２０に図示されるように配置される必要はない。
図２３Ａ、２３Ｂ、２３Ｃ、２３Ｄ、２３Ｅは、１以上の第１のソースパッド２１１１と１以上の第２のソースパッド２１２１との他の配置例を例示する平面図である。
図２３Ａに示すように、１つの第１のソースパッド２１１１ｆが、第１のゲートパッド１１９の領域を除く第１の半導体層上面領域Ｓ１ｃの略全面に配置され、１つの第２のソースパッド２１２１ｆが、第２のゲートパッド１２９の領域を除く第２の半導体層上面領域Ｓ２ｃの略全面に配置されてもよいし、図２３Ｂに示すように、複数の第１のソースパッド２１１１ｇ～２１１１ｈが、第１の半導体層上面領域Ｓ１ｃに、上面境界線６００ｃに平行に配置され、複数の第２のソースパッド２１２１ｇ～２１２１ｈが、第２の半導体層上面領域Ｓ２ｃに、上面境界線６００ｃに平行に配置されてもよいし、図２３Ｃに示すように、複数の第１のソースパッド２１１１ｉ～２１１１ｌが、第１の半導体層上面領域Ｓ１ｃに、上面境界線６００ｃに平行に二分割されて配置され、複数の第２のソースパッド２１２１ｉ～２１２１ｌが、第２の半導体層上面領域Ｓ２ｃに、上面境界線６００ｃに平行に二分割されて配置されてもよいし、図２３Ｄに示すように、２つの第１のソースパッド２１１１ｍ、２１１１ｎが、第１のゲートパッド１１９の領域を除く第１の半導体層上面領域Ｓ１ｃの略全面に、対向する辺のそれぞれが上面境界線６００ｃに直交するように二分割されて配置され、２つの第２のソースパッド２１２１ｍ、２１２１ｎが、第２のゲートパッド１２９の領域を除く第２の半導体層上面領域Ｓ２ｃの略全面に、対向する辺のそれぞれが上面境界線６００ｃに直交するように二分割されて配置されてもよいし、図２３Ｅに示すように、半導体装置１ｃを、半導体層４０の平面視において、半導体装置１ｃの中心を回転軸として、９０度回転する毎に、第１のソースパッド２１１１ｐと、第１のソースパッド２１１１ｑと、第２のソースパッド２１２１ｑと、第２のソースパッド２１２１ｐとが、重なり、かつ、第１のゲートパッド１１９と、第１のソースパッド２１１１ｏと、第２のゲートパッド１２９と、第２のソースパッド２１２１ｏとが重なる形状となるように、複数の第１のソースパッド２１１１ｏ～２１１１ｑが、第１の半導体層上面領域Ｓ１ｃに配置され、複数の第２のソースパッド２１２１ｏ～２１２１ｑが、第２の半導体層上面領域Ｓ２ｃに配置されてもよい。
（実施の形態４）
［４－１．半導体装置の構造］
以下、実施の形態４に係る半導体装置について説明する。実施の形態４に係る半導体装置は、実施の形態１に係る半導体装置１から、一部の構成が変更されて構成される。このため、ここでは、実施の形態４に係る半導体装置について、半導体装置１と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体装置１との相違点を中心に説明する。
図２４は、実施の形態４に係る半導体装置１ｄの構造の一例を示す平面図である。図２５は、半導体装置１ｄの構造の一例を示す平面図であって、半導体装置１ｄの上面から、後述の部分１３ｄと後述の部分２３ｄとよりも上面側の構造物が仮想的に除去されて、部分１３ｄと部分２３ｄとが仮想的に露わになった状態における平面図である。
図２４および図２５に示すように、半導体装置１ｄは、実施の形態１に係る半導体装置１から、第１の半導体層上面領域Ｓ１が第１の半導体層上面領域Ｓ１ｄに変更され、第２の半導体層上面領域Ｓ２が第２の半導体層上面領域Ｓ２ｄに変更され、上面境界線６００が上面境界線６００ｄに変更され、１以上の第１のソースパッド１１１が１以上の第１のソースパッド３１１１（ここでは、第１のソースパッド３１１１ａ、３１１１ｂ、３１１１ｃ、３１１１ｄ、および、３１１１ｅ）に変更され、１以上の第２のソースパッド１２１が１以上の第２のソースパッド３１２１（ここでは、第２のソースパッド３１２１ａ、３１２１ｂ、３１２１ｃ、３１２１ｄ、および、３１２１ｅ）に変更され、部分１３が部分１３ｄに変更され、部分２３が部分２３ｄに変更されて構成される。
図２４に示すように、半導体層４０の平面視において、第１の半導体層上面領域Ｓ１ｄと第２の半導体層上面領域Ｓ２ｄとの境界線である上面境界線６００ｄは、第１の辺２０１に平行なＮ－１（Ｎは、３以上の整数。ここでは、Ｎは４）本の線分と、第２の辺２０２に平行なＮ－２本の線分とが交互に接続されてなり、かつ、第２の辺２０２の伸びる方向、および、第１の辺２０１の伸びる方向において単調に変化する。
第３の頂点５０３と、上面境界線６００ｄと第２の辺２０２との交点である第１の交点６０１ｄとの距離は、第２の辺２０２の長さの１／Ｎ以上であり、かつ、第１のゲートパッド１１９の最大径よりも長い。
第４の頂点５０４と、上面境界線６００ｄと第４の辺２０４との交点である第２の交点６０２ｄとの距離は、第４の辺２０４の長さの１／Ｎ以上であり、かつ、第２のゲートパッド１２９の最大径よりも長い。
ここで、図２４に示すように、第１の半導体層上面領域Ｓ１ｄと第２の半導体層上面領域Ｓ２ｄとは、半導体層４０の平面視において互いに隣接し、半導体層４０を面積で二等分する一方と他方である。
また、半導体層４０の平面視において、第１の交点６０１ｄと第２の交点６０２ｄとを結ぶ第２の仮想直線９２ｄと、第１の仮想直線９１とのなす角θ２は、０度以上４５度未満である。
図２４に示すように、１以上の第１のソースパッド３１１１は複数であり、第１のソースパッド３１１１のそれぞれは、半導体層４０の平面視において、第２の辺２０２に平行な方向に長手方向を有する長方形または長円形であり、第２の辺２０２に平行に縞状に形成される。また、１以上の第２のソースパッド３１２１は複数であり、第２のソースパッド３１２１のそれぞれは、半導体層４０の平面視において、第４の辺２０４に平行な方向に長手方向を有する長方形または長円形であり、第４の辺２０４に平行に縞状に形成される。
また、第１の半導体層上面領域Ｓ１ｄの形状が、実施の形態１に係る第１の半導体層上面領域Ｓ１の形状から変更されたこと、および、第２の半導体層上面領域Ｓ２ｄの形状が、実施の形態１に係る第２の半導体層上面領域Ｓ２の形状から変更されたことに伴って、図２５に示すように、部分１３ｄの形状が、実施の形態１に係る部分１３の形状から変更され、部分２３ｄの形状が、実施の形態１に係る部分２３の形状から変更されている。
［４－２．半導体モジュールの構造］
以下、実施の形態４に係る半導体モジュールについて説明する。実施の形態４に係る半導体モジュールは、実施の形態３に係る半導体モジュール５ｃから、一部の構成が変更されて構成される。このため、ここでは、実施の形態４に係る半導体モジュールについて、半導体モジュール５ｃと同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体モジュール５ｃとの相違点を中心に説明する。
図２６は、実施の形態４に係る半導体モジュール５ｄの構造の一例を示す平面図である。
図２６に示すように、半導体モジュール５ｄは、実施の形態３に係る半導体モジュール５ｃから、半導体装置１ｃが半導体装置１ｄに変更され、実装基板５０ｃが実装基板５０ｄに変更されて構成される。図２６において、半導体装置１ｄは、実際には視認することができない、半導体装置１ｄの上面の構造、および、実装基板５０ｄの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
実装基板５０ｄは、実装基板５０から、第１の金属配線５１が第１の金属配線５１ｄに変更され、第２の金属配線５２が第２の金属配線５２ｄに変更されて構成される。
図２６に示すように、第１の金属配線５１ｄと第２の金属配線５２ｄとは、クリアランス５４ｄを挟んで、実装基板５０ｄの長手方向が伸びる方向（図２６中のｘ軸方向）に並んで配置される。
第１の金属配線５１ｄは、複数の第１のソースパッド３１１１の全てに接合される。第１の金属配線５１ｄは、例えば、はんだ等による導電性接合材を介して、複数の第１のソースパッド３１１１の全てに接合される。
第２の金属配線５２ｄは、複数の第２のソースパッド３１２１の全てに接合される。第２の金属配線５２ｄは、例えば、はんだ等による導電性接合材を介して、複数の第２のソースパッド３１２１の全てに接合される。
このため、図２６に示すように、半導体装置１ｄは、クリアランス５４ｄを挟んで、第１の金属配線５１ｄと第２の金属配線５２ｄとを橋渡しする位置に、フェイスダウン実装されることとなる。
［４－３．考察］
上記構成の半導体装置１ｄによると、図２６に例示したように、半導体層４０の平面視において、第１の仮想直線９１が、実装基板５０ｄの長手方向が伸びる方向に直交する向きに半導体装置１ｄを実装基板の表面にフェイスダウン実装することで、実装基板の幅を有効活用して、実装基板の金属配線と半導体装置１ｄのソースパッドとを接合させることができる。また、内部境界線４００と上面境界線６００ｄとが半導体層２０の平面視において一致する場合、半導体装置１ｄでは、実施の形態１や２と同じ形状、同じ面積の正方形であっても、上面境界線６００ｄの形状と半導体装置１ｄのゲートパッドの位置に起因して、その内部を導通経路として最大限に幅広で使用できる特徴を備えている。つまり実施形態４は大電流を流すのに適しており、基板配線と半導体装置１ｄとを含む導通抵抗を低抵抗化できる。さらに言えば、半導体装置１ｄを図２６のように用いる場合、第１の金属配線５１ｄから流入する電流は半導体装置１ｄの２辺から流入することができ、また、第２の金属配線５２ｄへ流出する電流は半導体装置１ｄの２辺から流出することができるため、大電流を流すのにたいへん適している。
このため、実装基板において大電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
このように、上記構成の半導体装置１ｄによると、実装される実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体装置を提供することができる。
以下、角θ２の好ましい範囲について考察する。ここでは、半導体装置１ｄが、半導体層４０の平面視において、正方形であり、上面境界線６００ｄと内部境界線４００とが一致する場合について、考察する。
図２７は、半導体装置１ｄの平面図である。
図２７において、第１の制御領域７１は、第１のゲートパッド１１９が配置される、各辺の長さがＺとなる正方形の領域であり、第２の制御領域７２は、第２のゲートパッド１２９が配置される、各辺の長さがＺとなる正方形の領域である。
半導体モジュール５ｄにおいて、半導体装置１ｄのオン抵抗をなるべく低減するためには、半導体装置１ｄの上面における、第２の仮想直線９２のうちの、第１の制御領域７１および第２の制御領域７２を除く部分の線分である対向線分９３が、半導体層４０の各辺の長さＸよりも長くなることが望ましい。
図２７中の線分９４は、第１の制御領域７１の境界と第２の制御領域７２の境界とを結ぶ、長さがＸとなる仮想的な線分である。
図２７に示すように、対向線分９３が線分９４より長くなるためには、角θ２が、線分９４が第１の仮想直線９１となす角θ３よりも大きくなる必要がある。
図２８は、半導体装置１ｄの各辺の長さＸと、制御領域（第１の制御領域７１および第２の制御領域７２）の各辺の長さＺとの比率Ｚ／Ｘ（以下、「比率Ｚ／Ｘ」とも称する）と、角θ２および角θ３との関係を示すグラフである。
図２８において、横軸はＺ／Ｘであり、第１縦軸は角θ２および角θ３の角度（傾斜角度）であり、第２縦軸は角θ２と角θ３との差の絶対値｜θ２－θ３｜の縦軸は角度（傾斜角度の差）である。
図２８に示すように、比率Ｚ／Ｘが大きくなると、角θ２と角θ３との差が縮小すると共に、角θ２も角θ３も絶対値が大きくなり、実装基板の幅を有効活用して、実装基板の金属配線と半導体装置１ｄのソースパッドとを接合させるという効果が希薄になる。
発明者らは、実験、検討を繰り返した結果、図２８中の比率Ｚ／Ｘが０．２９より小さくなる領域であれば、上記効果を奏する観点において好ましいとの知見を得た。これは、図２８において｜θ２－θ３｜が２度未満となる領域である。もともと対向線分９３とは上面境界線６００のことであり、上面境界線６００は実質的に、平面視で有限の幅を有する場合がある。半導体装置１ｄの中心から、半導体装置１ｄの外周と上面境界線６００との交点まで仮想的に線分を引くとき、上面境界線６００の有限の幅の分だけ当該仮想線分には２度程度の揺らぎがある。このことに起因して｜θ２－θ３｜が２度未満であると実質的に対向線分９３と線分９４との区別がつきにくくなるため、｜θ２－θ３｜は２度以上であることが好ましい。図２８に示すように、比率Ｚ／Ｘが０．２９より小さくなる領域は、θ２が０度以上２２度以下の領域である。
このため、角θ２は、０度以上２２度以下であることが好ましい。
なお、実施の形態４において、１以上の第１のソースパッド３１１１、および、１以上の第２のソースパッド３１２１は、一例として、図２４に図示されるように配置されるとして説明したが、１以上の第１のソースパッド３１１１が、第１の半導体層上面領域Ｓ１ｄに配置され、１以上の第２のソースパッド３１２１が第２の半導体層上面領域Ｓ２ｄに配置されれば、必ずしも図２４に図示されるように配置される必要はない。
図２９Ａ、２９Ｂは、１以上の第１のソースパッド３１１１と１以上の第２のソースパッド３１２１との他の配置例を例示する平面図である。
図２９Ａに示すように、１つの第１のソースパッド３１１１ｆが、第１のゲートパッド１１９の領域を除く第１の半導体層上面領域Ｓ１ｄの略全面に配置され、１つの第２のソースパッド３１２１ｆが、第２のゲートパッド１２９の領域を除く第２の半導体層上面領域Ｓ２ｄの略全面に配置されてもよいし、図２９Ｂに示すように、２つの第１のソースパッド３１１１ｇ、３１１１ｈが、第１のゲートパッド１１９の領域を除く第１の半導体層上面領域Ｓ１ｄの略全面に、対向する辺が互いに平行となるように二分割されて配置され、２つの第２のソースパッド３１２１ｇ、３１２１ｈが、第２のゲートパッド１２９の領域を除く第２の半導体層上面領域Ｓ２ｄの略全面に、対向する辺が互いに平行となるように二分割されて配置されてもよい。
（実施の形態５）
［５－１．半導体モジュールの構造］
以下、実施の形態５に係る半導体モジュールの構造について説明する。
図３０Ａは、実施の形態５に係る半導体モジュール５ｅａの構造の一例を示す平面図である。
図３０Ａに示すように、半導体モジュール５ｅａは、２つの半導体装置１（以下、両者を区別するため、一方を半導体装置１ｅａ、他方を半導体装置１ｅｂとも称する）と、表面に半導体装置１ｅａおよび半導体装置１ｅｂがフェイスダウン実装された実装基板５０ｅａとを備える。図３０Ａにおいて、半導体装置１ｅａおよび半導体装置１ｅｂは、実際には視認することができない、半導体装置１ｅａの上面の構造、半導体装置１ｅｂの上面の構造、および、実装基板５０ｅａの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図３０Ａに示すように、半導体装置１ｅａは、実装基板５０ｅａの平面視において、第１のゲートパッド１１９の位置が、実装基板５０ｅａの長手方向が伸びる方向（図３０Ａ中のｘ軸方向）のうちの第１の延伸方向側に位置する向きに、実装基板５０ｅａの表面にフェイスダウン実装される。そして、半導体装置１ｅｂは、半導体装置１ｅａに対して、実装基板５０ｅａの長手方向が伸びる方向のうちの、第１の延伸方向と逆向きの第２の延伸方向に平行移動した位置で、半導体装置１ｅａの上面境界線６００と、半導体装置１ｅｂの上面境界線６００とが平行になる向きであり、かつ、第１のゲートパッド１１９の位置が、第１の延伸方向側に位置する向きに、実装基板５０ｅａの表面にフェイスダウン実装される。
図３０Ａに示すように、実装基板５０ｅａは、実装基板５０ｅａの平面視において少なくとも半導体装置１を実装する箇所において一定の幅を持って長手方向に伸びる形状である。実装基板５０ｅａは、半導体装置１ｅａの第１のゲートパッド１１９に電気的に接続される第１の導体（ここでは、後述の、半導体装置１ｅａの第１のゲートパッド１１９に電気的に接続される金属配線５５ｅａ、または、金属配線５５ｅａに接続される導体）を通す第１のビア６１ｅａと、半導体装置１ｅａの第２のゲートパッド１２９に電気的に接続される第２の導体（ここでは、後述の、半導体装置１ｅａの第２のゲートパッド１２９に電気的に接続される金属配線５６ｅａ、または、金属配線５６ｅａに接続される導体）を通す第２のビア６２ｅａと、半導体装置１ｅｂの第１のゲートパッド１１９に電気的に接続される第３の導体（ここでは、後述の、半導体装置１ｅｂの第１のゲートパッド１１９に電気的に接続される金属配線５７ｅａ、または、金属配線５７ｅａに接続される導体）を通す第３のビア６３ｅａと、半導体装置１ｅｂの第２のゲートパッド１２９に電気的に接続される第４の導体（ここでは、後述の、半導体装置１ｅｂの第２のゲートパッド１２９に電気的に接続される金属配線５８ｅａ、または、金属配線５８ｅａに接続される導体）を通す第４のビア６４ｅａとを備える。
実装基板５０ｅａは、さらに、その表面に、第１の金属配線５１ｅａと、第２の金属配線５２ｅａと、第３の金属配線５３ｅａと、金属配線５５ｅａと、金属配線５６ｅａと、金属配線５７ｅａと、金属配線５８ｅａとを有する。
第１の金属配線５１ｅａと第２の金属配線５２ｅａとは、クリアランス５４ｅａを挟んで、実装基板５０ｅａの長手方向が伸びる方向（図３０Ａ中のｘ軸方向）に並んで配置される。
第２の金属配線５２ｅａと第３の金属配線５３ｅａとは、クリアランス５４ｅｂを挟んで、実装基板５０ｅａの長手方向が伸びる方向に並んで配置される。
第１の金属配線５１ｅａは、半導体装置１ｅａの１以上の第１のソースパッド１１１の全てに接合される。第１の金属配線５１ｅａは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｅａの１以上の第１のソースパッド１１１の全てに接合される。
第２の金属配線５２ｅａは、半導体装置１ｅａの１以上の第２のソースパッド１２１の全て、および、半導体装置１ｅｂの１以上の第１のソースパッド１１１の全てに接合される。第２の金属配線５２ｅａは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｅａの１以上の第２のソースパッド１２１の全て、および、半導体装置１ｅｂの１以上の第１のソースパッド１１１の全てに接合される。
第３の金属配線５３ｅａは、半導体装置１ｅｂの１以上の第２のソースパッド１２１の全てに接合される。第３の金属配線５３ｅａは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｅｂの１以上の第２のソースパッド１２１の全てに接合される。
このため、図３０Ａに示すように、半導体装置１ｅａは、クリアランス５４ｅａを挟んで、第１の金属配線５１ｅａと第２の金属配線５２ｅａとを橋渡しする位置に、フェイスダウン実装され、半導体装置１ｅｂは、クリアランス５４ｅｂを挟んで、第２の金属配線５２ｅａと第３の金属配線５３ｅａとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線５５ｅａは、半導体装置１ｅａの第１のゲートパッド１１９に接合される。金属配線５５ｅａは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｅａの第１のゲートパッド１１９に接合される。
金属配線５６ｅａは、半導体装置１ｅａの第２のゲートパッド１２９に接合される。金属配線５６ｅａは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｅａの第２のゲートパッド１２９に接合される。
金属配線５７ｅａは、半導体装置１ｅｂの第１のゲートパッド１１９に接合される。金属配線５７ｅａは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｅｂの第１のゲートパッド１１９に接合される。
金属配線５８ｅａは、半導体装置１ｅｂの第２のゲートパッド１２９に接合される。金属配線５８ｅａは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｅｂの第２のゲートパッド１２９に接合される。
図３０Ｂは、実施の形態５に係る半導体モジュール５ｅｂの構造の一例を示す平面図である。
図３０Ｂに示すように、半導体モジュール５ｅｂは、半導体モジュール５ｅａから、２つの半導体装置１（半導体装置１ｅａおよび半導体装置１ｅｂ）が、２つの半導体装置１ａ（以下、両者を区別するために、一方を半導体装置１ａｅａ、他方を半導体装置１ａｅｂとも称する）に変更され、実装基板５０ｅａが実装基板５０ｅｂに変更されて構成される。図３０Ｂにおいて、半導体装置１ａｅａおよび半導体装置１ａｅｂは、実際には視認することができない、半導体装置１ａｅａの上面の構造、半導体装置１ａｅｂの上面の構造、および、実装基板５０ｅｂの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図３０Ｂに示すように、半導体装置１ａｅａは、実装基板５０ｅｂの平面視において、第１のゲートパッド１１９の位置が、実装基板５０ｅｂの長手方向が伸びる方向（図３０Ｂ中のｘ軸方向）のうちの第１の延伸方向側に位置する向きに、実装基板５０ｅｂの表面にフェイスダウン実装される。そして、半導体装置１ａｅｂは、半導体装置１ａｅａに対して、実装基板５０ｅｂの長手方向が伸びる方向のうちの、第１の延伸方向と逆向きの第２の延伸方向に平行移動した位置で、半導体装置１ａｅａの第２の仮想直線９２と、半導体装置１ａｅｂの第２の仮想直線９２とが平行になる向きであり、かつ、第１のゲートパッド１１９の位置が、第１の延伸方向側に位置する向きに、実装基板５０ｅｂの表面にフェイスダウン実装される。
実装基板５０ｅｂは、実装基板５０ｅａから、第１の金属配線５１ｅａが第１の金属配線５１ｅｂに変更され、第２の金属配線５２ｅａが第２の金属配線５２ｅｂに変更され、第３の金属配線５３ｅａが第３の金属配線５３ｅｂに変更されて構成される。
第１の金属配線５１ｅｂと第２の金属配線５２ｅｂとは、クリアランス５４ｅｃを挟んで、実装基板５０ｅｂの長手方向が伸びる方向（図３０Ｂ中のｘ軸方向）に並んで配置される。
第２の金属配線５２ｅｂと第３の金属配線５３ｅｂとは、クリアランス５４ｅｄを挟んで、実装基板５０ｅｂの長手方向が伸びる方向に並んで配置される。
第１の金属配線５１ｅｂは、半導体装置１ａｅａの１以上の第１のソースパッド１１１１の全てに接合される。第１の金属配線５１ｅｂは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｅａの１以上の第１のソースパッド１１１１の全てに接合される。
第２の金属配線５２ｅｂは、半導体装置１ａｅａの１以上の第２のソースパッド１１２１の全て、および、半導体装置１ａｅｂの１以上の第１のソースパッド１１１１の全てに接合される。第２の金属配線５２ｅｂは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｅａの１以上の第２のソースパッド１１２１の全て、および、半導体装置１ａｅｂの１以上の第１のソースパッド１１１１の全てに接合される。
第３の金属配線５３ｅｂは、半導体装置１ａｅｂの１以上の第２のソースパッド１１２１の全てに接合される。第３の金属配線５３ｅｂは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｅｂの１以上の第２のソースパッド１１２１の全てに接合される。
このため、図３０Ｂに示すように、半導体装置１ａｅａは、クリアランス５４ｅｃを挟んで、第１の金属配線５１ｅｂと第２の金属配線５２ｅｂとを橋渡しする位置に、フェイスダウン実装され、半導体装置１ａｅｂは、クリアランス５４ｅｄを挟んで、第２の金属配線５２ｅｂと第３の金属配線５３ｅｂとを橋渡しする位置に、フェイスダウン実装されることとなる。
図３０Ｃは、実施の形態５に係る半導体モジュール５ｅｃの構造の一例を示す平面図である。
図３０Ｃに示すように、半導体モジュール５ｅｃは、２つの半導体装置１ａ（以下、両者を区別するため、一方を半導体装置１ａｅｃ、他方を半導体装置１ａｅｄとも称する）と、表面に半導体装置１ａｅｃおよび半導体装置１ａｅｄがフェイスダウン実装された実装基板５０ｅｃとを備える。図３０Ｃにおいて、半導体装置１ａｅｃおよび半導体装置１ａｅｄは、実際には視認することができない、半導体装置１ａｅｃの上面の構造、半導体装置１ａｅｄの上面の構造、および、実装基板５０ｅｃの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図３０Ｃに示すように、実装基板５０ｅｃは、実装基板５０ｅｃの平面視において少なくとも半導体装置１ａを実装する箇所において一定の幅を持って長手方向に伸びる形状である。実装基板５０ｅｃは、半導体装置１ａｅｃの第１のゲートパッド１１９に電気的に接続される第１の導体（ここでは、後述の、半導体装置１ａｅｃの第１のゲートパッド１１９に電気的に接続される金属配線５５ｅｃ、または、金属配線５５ｅｃに接続される導体）を通す第１のビア６１ｅｃと、半導体装置１ａｅｃの第２のゲートパッド１２９に電気的に接続される第２の導体（ここでは、後述の、半導体装置１ａｅｃの第２のゲートパッド１２９に電気的に接続される金属配線５６ｅｃ、または、金属配線５６ｅｃに接続される導体）を通す第２のビア６２ｅｃと、半導体装置１ａｅｄの第１のゲートパッド１１９に電気的に接続される第３の導体（ここでは、後述の、半導体装置１ａｅｄの第１のゲートパッド１１９に電気的に接続される金属配線５７ｅｃ、または、金属配線５７ｅｃに接続される導体）を通す第３のビア６３ｅｃと、半導体装置１ａｅｄの第２のゲートパッド１２９に電気的に接続される第４の導体（ここでは、後述の、半導体装置１ａｅｄの第２のゲートパッド１２９に電気的に接続される金属配線５８ｅｃ、または、金属配線５８ｅｃに接続される導体）を通す第４のビア６４ｅｃとを備える。
実装基板５０ｅｃは、さらに、その表面に、第１の金属配線５１ｅｃと、第２の金属配線５２ｅｃと、第３の金属配線５３ｅｃと、金属配線５５ｅｃと、金属配線５６ｅｃと、金属配線５７ｅｃと、金属配線５８ｅｃとを有する。
図３０Ｃに示すように、第１の金属配線５１ｅｃと第２の金属配線５２ｅｃとは、クリアランス５４ｅｅを挟んで、実装基板５０ｅｃの長手方向が伸びる方向（図３０Ｃ中のｘ軸方向）に並んで配置される。
第２の金属配線５２ｅｃと第３の金属配線５３ｅｃとは、クリアランス５４ｅｆを挟んで、実装基板５０ｅｃの長手方向が伸びる方向に並んで配置される。
第１の金属配線５１ｅｃは、半導体装置１ａｅｃの１以上の第１のソースパッド１１１１の全てに接合される。第１の金属配線５１ｅｃは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｅｃの１以上の第１のソースパッド１１１１の全てに接合される。
第２の金属配線５２ｅｃは、半導体装置１ａｅｃの１以上の第２のソースパッド１１２１の全て、および、半導体装置１ａｅｄの１以上の第１のソースパッド１１１１の全てに接合される。第２の金属配線５２ｅｃは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｅｃの１以上の第２のソースパッド１１２１の全て、および、半導体装置１ａｅｄの１以上の第１のソースパッド１１１１の全てに接合される。
第３の金属配線５３ｅｃは、半導体装置１ａｅｄの１以上の第２のソースパッド１１２１の全てに接合される。第３の金属配線５３ｅｃは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｅｄの１以上の第２のソースパッド１１２１の全てに接合される。
このため、図３０Ｃに示すように、半導体装置１ａｅｃは、クリアランス５４ｅｅを挟んで、第１の金属配線５１ｅｃと第２の金属配線５２ｅｃとを橋渡しする位置に、フェイスダウン実装され、半導体装置１ａｅｄは、クリアランス５４ｅｆを挟んで、第２の金属配線５２ｅｃと第３の金属配線５３ｅｃとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線５５ｅｃは、半導体装置１ａｅｃの第１のゲートパッド１１９に接合される。金属配線５５ｅｃは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｅｃの第１のゲートパッド１１９に接合される。
金属配線５６ｅｃは、半導体装置１ａｅｃの第２のゲートパッド１２９に接合される。金属配線５６ｅｃは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｅｃの第２のゲートパッド１２９に接合される。
金属配線５７ｅｃは、半導体装置１ａｅｄの第１のゲートパッド１１９に接合される。金属配線５７ｅｃは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｅｄの第１のゲートパッド１１９に接合される。
金属配線５８ｅｃは、半導体装置１ａｅｄの第２のゲートパッド１２９に接合される。金属配線５８ｅｃは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｅｄの第２のゲートパッド１２９に接合される。
図３０Ｄは、実施の形態５に係る半導体モジュール５ｅｄの構造の一例を示す平面図である。
図３０Ｄに示すように、半導体モジュール５ｅｄは、２つの半導体装置１ｃ（以下、両者を区別するため、一方を半導体装置１ｃｅａ、他方を半導体装置１ｃｅｂとも称する）と、表面に半導体装置１ｃｅａおよび半導体装置１ｃｅｂがフェイスダウン実装された実装基板５０ｅｄとを備える。図３０Ｄにおいて、半導体装置１ｃｅａおよび半導体装置１ｃｅｂは、実際には視認することができない、半導体装置１ｃｅａの上面の構造、半導体装置１ｃｅｂの上面の構造、および、実装基板５０ｅｄの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図３０Ｄに示すように、実装基板５０ｅｄは、実装基板５０ｅｄの平面視において少なくとも半導体装置１ｃを実装する箇所において一定の幅を持って長手方向に伸びる形状である。実装基板５０ｅｄは、半導体装置１ｃｅａの第１のゲートパッド１１９に電気的に接続される第１の導体（ここでは、後述の、半導体装置１ｃｅａの第１のゲートパッド１１９に電気的に接続される金属配線５５ｅｄ、または、金属配線５５ｅｄに接続される導体）を通す第１のビア６１ｅｄと、半導体装置１ｃｅａの第２のゲートパッド１２９に電気的に接続される第２の導体（ここでは、後述の、半導体装置１ｃｅａの第２のゲートパッド１２９に電気的に接続される金属配線５６ｅｄ、または、金属配線５６ｅｄに接続される導体）を通す第２のビア６２ｅｄと、半導体装置１ｃｅｂの第１のゲートパッド１１９に電気的に接続される第３の導体（ここでは、後述の、半導体装置１ｃｅｂの第１のゲートパッド１１９に電気的に接続される金属配線５７ｅｄ、または、金属配線５７ｅｄに接続される導体）を通す第３のビア６３ｅｄと、半導体装置１ｃｅｂの第２のゲートパッド１２９に電気的に接続される第４の導体（ここでは、後述の、半導体装置１ｃｅｂの第２のゲートパッド１２９に電気的に接続される金属配線５８ｅｄ、または、金属配線５８ｅｄに接続される導体）を通す第４のビア６４ｅｄとを備える。
実装基板５０ｅｄは、さらに、その表面に、第１の金属配線５１ｅｄと、第２の金属配線５２ｅｄと、第３の金属配線５３ｅｄと、金属配線５５ｅｄと、金属配線５６ｅｄと、金属配線５７ｅｄと、金属配線５８ｅｄとを有する。
図３０Ｄに示すように、第１の金属配線５１ｅｄと第２の金属配線５２ｅｄとは、クリアランス５４ｅｇを挟んで、実装基板５０ｅｄの長手方向が伸びる方向（図３０Ｄ中のｘ軸方向）に並んで配置される。
第２の金属配線５２ｅｄと第３の金属配線５３ｅｄとは、クリアランス５４ｅｈを挟んで、実装基板５０ｅｄの長手方向が伸びる方向に並んで配置される。
第１の金属配線５１ｅｄは、半導体装置１ｃｅａの１以上の第１のソースパッド２１１１の全てに接合される。第１の金属配線５１ｅｄは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｃｅａの１以上の第１のソースパッド２１１１の全てに接合される。
第２の金属配線５２ｅｄは、半導体装置１ｃｅａの１以上の第２のソースパッド２１２１の全て、および、半導体装置１ｃｅｂの１以上の第１のソースパッド２１１１の全てに接合される。第２の金属配線５２ｅｄは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｃｅａの１以上の第２のソースパッド２１２１の全て、および、半導体装置１ｃｅｂの１以上の第１のソースパッド２１１１の全てに接合される。
第３の金属配線５３ｅｄは、半導体装置１ｃｅｂの１以上の第２のソースパッド２１２１の全てに接合される。第３の金属配線５３ｅｄは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｃｅｂの１以上の第２のソースパッド２１２１の全てに接合される。
このため、図３０Ｄに示すように、半導体装置１ｃｅａは、クリアランス５４ｅｇを挟んで、第１の金属配線５１ｅｄと第２の金属配線５２ｅｄとを橋渡しする位置に、フェイスダウン実装され、半導体装置１ｃｅｂは、クリアランス５４ｅｈを挟んで、第２の金属配線５２ｅｄと第３の金属配線５３ｅｄとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線５５ｅｄは、半導体装置１ｃｅａの第１のゲートパッド１１９に接合される。金属配線５５ｅｄは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｃｅａの第１のゲートパッド１１９に接合される。
第１のビア６１ｅｄは、クリアランス５４ｅｇ内に配置される。また、半導体装置１ｃｅａの第１のゲートパッド１１９も、クリアランス５４ｅｇ内に配置される。このため、金属配線５５ｅｄも、クリアランス５４ｅｇ内に配置される。
金属配線５６ｅｄは、半導体装置１ｃｅａの第２のゲートパッド１２９に接合される。金属配線５６ｅｄは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｃｅａの第２のゲートパッド１２９に接合される。
第２のビア６２ｅｄは、クリアランス５４ｅｇ内に配置される。また、半導体装置１ｃｅａの第２のゲートパッド１２９も、クリアランス５４ｅｇ内に配置される。このため、金属配線５６ｅｄも、クリアランス５４ｅｇ内に配置される。
金属配線５７ｅｄは、半導体装置１ｃｅｂの第１のゲートパッド１１９に接合される。金属配線５７ｅｄは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｃｅｂの第１のゲートパッド１１９に接合される。
第３のビア６３ｅｄは、クリアランス５４ｅｈ内に配置される。また、半導体装置１ｃｅｂの第１のゲートパッド１１９も、クリアランス５４ｅｈ内に配置される。このため、金属配線５７ｅｄも、クリアランス５４ｅｈ内に配置される。
金属配線５８ｅｄは、半導体装置１ｃｅｂの第２のゲートパッド１２９に接合される。金属配線５８ｅｄは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｃｅｂの第２のゲートパッド１２９に接合される。
第４のビア６４ｅｄは、クリアランス５４ｅｈ内に配置される。また、半導体装置１ｃｅｂの第２のゲートパッド１２９も、クリアランス５４ｅｈ内に配置される。このため、金属配線５８ｅｄも、クリアランス５４ｅｈ内に配置される。
図３０Ｅは、実施の形態５に係る半導体モジュール５ｅｅの構造の一例を示す平面図である。
図３０Ｅに示すように、半導体モジュール５ｅｅは、半導体モジュール５ｅｄから、２つの半導体装置１ｃ（半導体装置１ｃｅａおよび半導体装置１ｃｅｂ）が、２つの半導体装置１ｄ（以下、両者を区別するために、一方を半導体装置１ｄｅａ、他方を半導体装置１ｄｅｂとも称する）に変更され、実装基板５０ｅｄが実装基板５０ｅｅに変更されて構成される。図３０Ｅにおいて、半導体装置１ｄｅａおよび半導体装置１ｄｅｂは、実際には視認することができない、半導体装置１ｄｅａの上面の構造、半導体装置１ｄｅｂの上面の構造、および、実装基板５０ｅｅの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
実装基板５０ｅｅは、実装基板５０ｅｄから、第１の金属配線５１ｅｄが第１の金属配線５１ｅｅに変更され、第２の金属配線５２ｅｄが第２の金属配線５２ｅｅに変更され、第３の金属配線５３ｅｄが第３の金属配線５３ｅｅに変更されて構成される。
第１の金属配線５１ｅｅと第２の金属配線５２ｅｅとは、クリアランス５４ｅｉを挟んで、実装基板５０ｅｅの長手方向が伸びる方向（図３０Ｅ中のｘ軸方向）に並んで配置される。
第２の金属配線５２ｅｅと第３の金属配線５３ｅｅとは、クリアランス５４ｅｊを挟んで、実装基板５０ｅｅの長手方向が伸びる方向に並んで配置される。
第１の金属配線５１ｅｅは、半導体装置１ｄｅａの１以上の第１のソースパッド３１１１の全てに接合される。第１の金属配線５１ｅｅは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｄｅａの１以上の第１のソースパッド３１１１の全てに接合される。
第２の金属配線５２ｅｅは、半導体装置１ｄｅａの１以上の第２のソースパッド３１２１の全て、および、半導体装置１ｄｅｂの１以上の第１のソースパッド３１１１の全てに接合される。第２の金属配線５２ｅｅは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｄｅａの１以上の第２のソースパッド３１２１の全て、および、半導体装置１ｄｅｂの１以上の第１のソースパッド３１１１の全てに接合される。
第３の金属配線５３ｅｅは、半導体装置１ｄｅｂの１以上の第２のソースパッド３１２１の全てに接合される。第３の金属配線５３ｅｅは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｄｅｂの１以上の第２のソースパッド３１２１の全てに接合される。
このため、図３０Ｅに示すように、半導体装置１ｄｅａは、クリアランス５４ｅｉを挟んで、第１の金属配線５１ｅｅと第２の金属配線５２ｅｅとを橋渡しする位置に、フェイスダウン実装され、半導体装置１ｄｅｂは、クリアランス５４ｅｊを挟んで、第２の金属配線５２ｅｅと第３の金属配線５３ｅｅとを橋渡しする位置に、フェイスダウン実装されることとなる。
［５－２．考察］
上記構成の半導体モジュール５ｅａ～半導体モジュール５ｅｅによると、第１の金属配線（第１の金属配線５１ｅａ～第１の金属配線５１ｅｅ）から第２の金属配線（第２の金属配線５２ｅａ～第２の金属配線５２ｅｅ）を通って第３の金属配線（第３の金属配線５３ｅａ～第３の金属配線５３ｅｅ）に流れる電流の電流経路を直線状にすることができる。また、第１のビア６１ｅａ、６１ｅｃ、６１ｅｄ、第２のビア６２ｅａ、６２ｅｃ、６２ｅｄ、第３のビア６３ｅａ、６３ｅｃ、６３ｅｄ、第４のビア６４ｅａ、６４ｅｃ、６４ｅｄを、実装基板の端部に寄せて設置することができるので、実装基板と半導体装置とを流れる主電流の電流経路を妨げることがない。
このため、実装基板において主電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
このように、上記構成の半導体モジュール５ｅａ～半導体モジュール５ｅｅによると、実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体モジュールを提供することができる。
（実施の形態６）
［６－１．半導体モジュールの構造］
以下、実施の形態６に係る半導体モジュールの構造について説明する。
図３１Ａは、実施の形態６に係る半導体モジュール５ｆａの構造の一例を示す平面図である。
図３１Ａに示すように、半導体モジュール５ｆａは、２つの半導体装置１（以下、両者を区別するため、一方を半導体装置１ｆａ、他方を半導体装置１ｆｂとも称する）と、表面に半導体装置１ｆａおよび半導体装置１ｆｂがフェイスダウン実装された実装基板５０ｆａとを備える。図３１Ａにおいて、半導体装置１ｆａおよび半導体装置１ｆｂは、実際には視認することができない、半導体装置１ｆａの上面の構造、半導体装置１ｆｂの上面の構造、および、実装基板５０ｆａの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図３１Ａに示すように、半導体装置１ｆａは、実装基板５０ｆａの平面視において、第１のゲートパッド１１９の位置が、実装基板５０ｆａの長手方向が伸びる方向（図３１Ａ中のｘ軸方向）のうちの第１の延伸方向側に位置する向きに、実装基板５０ｆａの表面にフェイスダウン実装される。そして、半導体装置１ｆｂは、半導体装置１ｆａに対して、実装基板５０ｆａの長手方向が伸びる方向と直交する方向に平行移動した位置で、半導体装置１ｆａの上面境界線６００と、半導体装置１ｆｂの上面境界線６００とが直角になる向きであり、かつ、第１のゲートパッド１１９の位置が、第１の延伸方向側に位置する向きに、実装基板５０ｆａの表面にフェイスダウン実装される。
図３１Ａに示すように、実装基板５０ｆａは、実装基板５０ｆａの平面視において少なくとも半導体装置１を実装する箇所において一定の幅を持って長手方向に伸びる形状である。実装基板５０ｆａは、半導体装置１ｆａの第１のゲートパッド１１９に電気的に接続される第１の導体（ここでは、後述の、半導体装置１ｆａの第１のゲートパッド１１９に電気的に接続される金属配線５５ｆａ、または、金属配線５５ｆａに接続される導体）を通す第１のビア６１ｆａと、半導体装置１ｆａの第２のゲートパッド１２９、および、半導体装置１ｆｂの第２のゲートパッド１２９に電気的に接続される第２の導体（ここでは、後述の、半導体装置１ｆａの第２のゲートパッド１２９および半導体装置１ｆｂの第２のゲートパッド１２９に電気的に接続される金属配線５６ｆａ、または、金属配線５６ｆａに接続される導体）を通す第２のビア６２ｆａと、半導体装置１ｆｂの第１のゲートパッド１１９に電気的に接続される第３の導体（ここでは、後述の、半導体装置１ｆｂの第１のゲートパッド１１９に電気的に接続される金属配線５７ｆａ、または、金属配線５７ｆａに接続される導体）を通す第３のビア６３ｆａとを備える。
実装基板５０ｆａは、さらに、その表面に、第１の金属配線５１ｆａと、第２の金属配線５２ｆａと、金属配線５５ｆａと、金属配線５６ｆａと、金属配線５７ｆａとを有する。
第１の金属配線５１ｆａと第２の金属配線５２ｆａとは、クリアランス５４ｆａを挟んで、実装基板５０ｆａの長手方向が伸びる方向（図３１Ａ中のｘ軸方向）に並んで配置される。
第１の金属配線５１ｆａは、半導体装置１ｆａの１以上の第１のソースパッド１１１の全て、および、半導体装置１ｆｂの１以上の第１のソースパッド１１１の全てに接合される。第１の金属配線５１ｆａは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｆａの１以上の第１のソースパッド１１１の全て、および、半導体装置１ｆｂの１以上の第１のソースパッド１１１の全てに接合される。
第２の金属配線５２ｅａは、半導体装置１ｆａの１以上の第２のソースパッド１２１の全て、および、半導体装置１ｆｂの１以上の第２のソースパッド１２１の全てに接合される。第２の金属配線５２ｆａは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｆａの１以上の第２のソースパッド１２１の全て、および、半導体装置１ｆｂの１以上の第２のソースパッド１２１の全てに接合される。
このため、図３１Ａに示すように、半導体装置１ｆａおよび半導体装置１ｆｂは、クリアランス５４ｆａを挟んで、第１の金属配線５１ｆａと第２の金属配線５２ｆａとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線５５ｆａは、半導体装置１ｆａの第１のゲートパッド１１９に接合される。金属配線５５ｆａは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｆａの第１のゲートパッド１１９に接合される。
金属配線５６ｆａは、半導体装置１ｆａの第２のゲートパッド１２９、および、半導体装置１ｆｂの第２のゲートパッド１２９に接合される。金属配線５６ｆａは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｆａの第２のゲートパッド１２９、および、半導体装置１ｆｂの第２のゲートパッド１２９に接合される。
金属配線５７ｆａは、半導体装置１ｆｂの第１のゲートパッド１１９に接合される。金属配線５７ｆａは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｆｂの第１のゲートパッド１１９に接合される。
図３１Ｂは、実施の形態６に係る半導体モジュール５ｆｂの構造の一例を示す平面図である。
図３１Ｂに示すように、半導体モジュール５ｆｂは、２つの半導体装置１（以下、両者を区別するため、一方を半導体装置１ｆｃ、他方を半導体装置１ｆｄとも称する）と、表面に半導体装置１ｆｃおよび半導体装置１ｆｄがフェイスダウン実装された実装基板５０ｆｂとを備える。図３１Ｂにおいて、半導体装置１ｆｃおよび半導体装置１ｆｄは、実際には視認することができない、半導体装置１ｆｃの上面の構造、半導体装置１ｆｄの上面の構造、および、実装基板５０ｆｂの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図３１Ｂに示すように、半導体装置１ｆｃは、実装基板５０ｆｂの平面視において、第１のゲートパッド１１９の位置が、実装基板５０ｆｂの長手方向が伸びる方向（図３１Ｂ中のｘ軸方向）のうちの第１の延伸方向側に位置する向きに、実装基板５０ｆｂの表面にフェイスダウン実装される。そして、半導体装置１ｆｄは、半導体装置１ｆｃに対して、半導体装置１ｆｃの上面境界線６００が伸びる方向に略平行移動した位置で、半導体装置１ｆｃの上面境界線６００と、半導体装置１ｆｄの上面境界線６００とが同一直線上にあり、かつ、第１のゲートパッド１１９の位置が、第１の延伸方向側に位置する向きに、実装基板５０ｆｂの表面にフェイスダウン実装される。
図３１Ｂに示すように、実装基板５０ｆｂは、実装基板５０ｆｂの平面視において少なくとも半導体装置１を実装する箇所において一定の幅を持って長手方向に伸びる形状である。実装基板５０ｆｂは、半導体装置１ｆｃの第１のゲートパッド１１９に電気的に接続される第１の導体（ここでは、後述の、半導体装置１ｆｃの第１のゲートパッド１１９に電気的に接続される金属配線５５ｆｂ、または、金属配線５５ｆｂに接続される導体）を通す第１のビア６１ｆｂと、半導体装置１ｆｃの第２のゲートパッド１２９に電気的に接続される第２の導体（ここでは、後述の、半導体装置１ｆｃの第２のゲートパッド１２９に電気的に接続される金属配線５６ｆｂ、または、金属配線５６ｆｂに接続される導体）を通す第２のビア６２ｆｂと、半導体装置１ｆｄの第１のゲートパッド１１９に電気的に接続される第３の導体（ここでは、後述の、半導体装置１ｆｄの第１のゲートパッド１１９に電気的に接続される金属配線５７ｆｂ、または、金属配線５７ｆｂに接続される導体）を通す第３のビア６３ｆｂと、半導体装置１ｆｄの第２のゲートパッド１２９に電気的に接続される第４の導体（ここでは、後述の、半導体装置１ｆｄの第２のゲートパッド１２９に電気的に接続される金属配線５８ｆｂ、または、金属配線５８ｆｂに接続される導体）を通す第４のビア６４ｆｂとを備える。
実装基板５０ｆｂは、さらに、その表面に、第１の金属配線５１ｆｂと、第２の金属配線５２ｆｂと、金属配線５５ｆｂと、金属配線５６ｆｂと、金属配線５７ｆｂと、金属配線５８ｆｂとを有する。
第１の金属配線５１ｆｂと第２の金属配線５２ｆｂとは、クリアランス５４ｆｂを挟んで、実装基板５０ｆｂの長手方向が伸びる方向（図３１Ｂ中のｘ軸方向）に並んで配置される。
第１の金属配線５１ｆｂは、半導体装置１ｆｃの１以上の第１のソースパッド１１１の全て、および、半導体装置１ｆｄの１以上の第１のソースパッド１１１の全てに接合される。第１の金属配線５１ｆｂは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｆｃの１以上の第１のソースパッド１１１の全て、および、半導体装置１ｆｄの１以上の第１のソースパッド１１１の全てに接合される。
第２の金属配線５２ｆｂは、半導体装置１ｆｃの１以上の第２のソースパッド１２１の全て、および、半導体装置１ｆｄの１以上の第２のソースパッド１２１の全てに接合される。第２の金属配線５２ｆｂは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｆｃの１以上の第２のソースパッド１２１の全て、および、半導体装置１ｆｄの１以上の第２のソースパッド１２１の全てに接合される。
このため、図３１Ｂに示すように、半導体装置１ｆｃおよび半導体装置１ｆｄは、クリアランス５４ｆｂを挟んで、第１の金属配線５１ｆｂと第２の金属配線５２ｆｂとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線５５ｆｂは、半導体装置１ｆｃの第１のゲートパッド１１９に接合される。金属配線５５ｆｂは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｆｃの第１のゲートパッド１１９に接合される。
金属配線５６ｆｂは、半導体装置１ｆｃの第２のゲートパッド１２９に接続される。金属配線５６ｆｂは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｆｃの第２のゲートパッド１２９に接合される。
金属配線５７ｆｂは、半導体装置１ｆｄの第１のゲートパッド１１９に接合される。金属配線５７ｆｂは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｆｄの第１のゲートパッド１１９に接合される。
金属配線５８ｆｂは、半導体装置１ｆｄの第２のゲートパッド１２９に接続される。金属配線５８ｆｂは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｆｄの第２のゲートパッド１２９に接合される。
図３１Ｃは、実施の形態６に係る半導体モジュール５ｆｃの構造の一例を示す平面図である。
図３１Ｃに示すように、半導体モジュール５ｆｃは、半導体モジュール５ｆａから、２つの半導体装置１（半導体装置１ｆａおよび半導体装置１ｆｂ）が、２つの半導体装置１ａ（以下、両者を区別するために、一方を半導体装置１ａｆａ、他方を半導体装置１ａｆｂとも称する）に変更され、実装基板５０ｆａが実装基板５０ｆｃに変更されて構成される。図３１Ｃにおいて、半導体装置１ａｆａおよび半導体装置１ａｆｂは、実際には視認することができない、半導体装置１ａｆａの上面の構造、半導体装置１ａｆｂの上面の構造、および、実装基板５０ｆｃの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図３１Ｃに示すように、半導体装置１ａｆａは、実装基板５０ｆｃの平面視において、第１のゲートパッド１１９の位置が、実装基板５０ｆｃの長手方向が伸びる方向（図３１Ｃ中のｘ軸方向）のうちの第１の延伸方向側に位置する向きに、実装基板５０ｆｃの表面にフェイスダウン実装される。そして、半導体装置１ａｆｂは、半導体装置１ａｆａに対して、実装基板５０ｆｃの長手方向が伸びる方向と直交する方向に平行移動した位置で、半導体装置１ａｆａの第２の仮想直線９２と、半導体装置１ａｆｂの第２の仮想直線９２とが直角になる向きであり、かつ、第１のゲートパッド１１９の位置が、第１の延伸方向側に位置する向きに、実装基板５０ｆｃの表面にフェイスダウン実装される。
実装基板５０ｆｃは、実装基板５０ｆａから、第１の金属配線５１ｆａが第１の金属配線５１ｆｃに変更され、第２の金属配線５２ｆａが第２の金属配線５２ｆｃに変更されて構成される。
第１の金属配線５１ｆｃと第２の金属配線５２ｆｃとは、クリアランス５４ｆｃを挟んで、実装基板５０ｆｃの長手方向が伸びる方向（図３０Ｂ中のｘ軸方向）に並んで配置される。
第１の金属配線５１ｆｃは、半導体装置１ａｆａの１以上の第１のソースパッド１１１１の全て、および、半導体装置１ａｆｂの１以上の第１のソースパッド１１１１の全てに接合される。第１の金属配線５１ｆｃは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｆａの１以上の第１のソースパッド１１１１の全て、および、半導体装置１ａｆｂの１以上のソースパッド１１１１の全てに接合される。
第２の金属配線５２ｆｃは、半導体装置１ａｆａの１以上の第２のソースパッド１１２１の全て、および、半導体装置１ａｆｂの１以上の第２のソースパッド１１２１の全てに接合される。第２の金属配線５２ｆｃは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｆａの１以上の第２のソースパッド１１２１の全て、および、半導体装置１ａｆｂの１以上の第２のソースパッド１１２１の全てに接合される。
このため、図３１Ｃに示すように、半導体装置１ａｆａおよび半導体装置１ａｆｂは、クリアランス５４ｆｃを挟んで、第１の金属配線５１ｆｃと第２の金属配線５２ｆｃとを橋渡しする位置に、フェイスダウン実装されることとなる。
図３１Ｄは、実施の形態６に係る半導体モジュール５ｆｄの構造の一例を示す平面図である。
図３１Ｄに示すように、半導体モジュール５ｆｄは、２つの半導体装置１ａ（以下、両者を区別するため、一方を半導体装置１ａｆｃ、他方を半導体装置１ａｆｄとも称する）と、表面に半導体装置１ａｆｃおよび半導体装置１ｆａｄがフェイスダウン実装された実装基板５０ｆｄとを備える。図３１Ｄにおいて、半導体装置１ａｆｃおよび半導体装置１ａｆｄは、実際には視認することができない、半導体装置１ａｆｃの上面の構造、半導体装置１ａｆｄの上面の構造、および、実装基板５０ｆｄの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図３１Ｄに示すように、半導体装置１ａｆｃは、実装基板５０ｆｄの平面視において、第１のゲートパッド１１９の位置が、実装基板５０ｆｄの長手方向が伸びる方向（図３１Ｄ中のｘ軸方向）のうちの第１の延伸方向側に位置する向きに、実装基板５０ｆｄの表面にフェイスダウン実装される。そして、半導体装置１ａｆｄは、半導体装置１ａｆｃに対して、半導体装置１ａｆｃの第２の仮想直線９２が伸びる方向に略平行移動した位置で、半導体装置１ｆａｃの第２の仮想直線９２と、半導体装置１ｆａｄの第２の仮想直線９２とが平行になる向きであり、かつ、第１のゲートパッド１１９の位置が、第１の延伸方向側に位置する向きに、実装基板５０ｆｄの表面にフェイスダウン実装される。
図３１Ｄに示すように、実装基板５０ｆｄは、実装基板５０ｆｄの平面視において少なくとも半導体装置１ａを実装する箇所において一定の幅を持って長手方向に伸びる形状である。実装基板５０ｆｄは、半導体装置１ａｆｃの第１のゲートパッド１１９に電気的に接続される第１の導体（ここでは、後述の、半導体装置１ａｆｃの第１のゲートパッド１１９に電気的に接続される金属配線５５ｆｄ、または、金属配線５５ｆｄに接続される導体）を通す第１のビア６１ｆｄと、半導体装置１ａｆｃの第２のゲートパッド１２９に電気的に接続される第２の導体（ここでは、後述の、半導体装置１ａｆｃの第２のゲートパッド１２９に電気的に接続される金属配線５６ｆｄ、または、金属配線５６ｆｄに接続される導体）を通す第２のビア６２ｆｄと、半導体装置１ａｆｄの第１のゲートパッド１１９に電気的に接続される第３の導体（ここでは、後述の、半導体装置１ａｆｄの第１のゲートパッド１１９に電気的に接続される金属配線５７ｆｄ、または、金属配線５７ｆｄに接続される導体）を通す第３のビア６３ｆｄと、半導体装置１ａｆｄの第２のゲートパッド１２９に電気的に接続される第４の導体（ここでは、後述の、半導体装置１ａｆｄの第２のゲートパッド１２９に電気的に接続される金属配線５８ｆｄ、または、金属配線５８ｆｄに接続される導体）を通す第４のビア６４ｆｄとを備える。
実装基板５０ｆｄは、さらに、その表面に、第１の金属配線５１ｆｄと、第２の金属配線５２ｆｄと、金属配線５５ｆｄと、金属配線５６ｆｄと、金属配線５７ｆｄと、金属配線５８ｆｄとを有する。
第１の金属配線５１ｆｄと第２の金属配線５２ｆｄとは、クリアランス５４ｆｄを挟んで、実装基板５０ｆｄの長手方向が伸びる方向（図３１Ｄ中のｘ軸方向）に並んで配置される。
第１の金属配線５１ｆｄは、半導体装置１ａｆｃの１以上の第１のソースパッド１１１１の全て、および、半導体装置１ａｆｄの１以上の第１のソースパッド１１１１の全てに接合される。第１の金属配線５１ｆｄは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｆｃの１以上の第１のソースパッド１１１１の全て、および、半導体装置１ａｆｄの１以上の第１のソースパッド１１１１の全てに接合される。
第２の金属配線５２ｆｄは、半導体装置１ａｆｃの１以上の第２のソースパッド１１２１の全て、および、半導体装置１ａｆｄの１以上の第２のソースパッド１１２１の全てに接合される。第２の金属配線５２ｆｄは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｆｃの１以上の第２のソースパッド１１２１の全て、および、半導体装置１ａｆｄの１以上の第２のソースパッド１１２１の全てに接合される。
このため、図３１Ｄに示すように、半導体装置１ａｆｃおよび半導体装置１ａｆｄは、クリアランス５４ｆｄを挟んで、第１の金属配線５１ｆｄと第２の金属配線５２ｆｄとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線５５ｆｄは、半導体装置１ａｆｃの第１のゲートパッド１１９に接合される。金属配線５５ｆｄは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｆｃの第１のゲートパッド１１９に接合される。
金属配線５６ｆｄは、半導体装置１ａｆｃの第２のゲートパッド１２９に接続される。金属配線５６ｆｄは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｆｃの第２のゲートパッド１２９に接合される。
金属配線５７ｆｄは、半導体装置１ａｆｄの第１のゲートパッド１１９に接合される。金属配線５７ｆｄは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｆｄの第１のゲートパッド１１９に接合される。
金属配線５８ｆｄは、半導体装置１ａｆｄの第２のゲートパッド１２９に接続される。金属配線５８ｆｄは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｆｄの第２のゲートパッド１２９に接合される。
図３１Ｅは、実施の形態６に係る半導体モジュール５ｆｅの構造の一例を示す平面図である。
図３１Ｅに示すように、半導体モジュール５ｆｅは、２つの半導体装置１ｃ（以下、両者を区別するため、一方を半導体装置１ｃｆａ、他方を半導体装置１ｃｆｂとも称する）と、表面に半導体装置１ｃｆａおよび半導体装置１ｃｆｂがフェイスダウン実装された実装基板５０ｆｅとを備える。図３１Ｅにおいて、半導体装置１ｃｆａおよび半導体装置１ｃｆｂは、実際には視認することができない、半導体装置１ｃｆａの上面の構造、半導体装置１ｃｆｂの上面の構造、および、実装基板５０ｆｅの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
図３１Ｅに示すように、実装基板５０ｆｅは、実装基板５０ｆｅの平面視において少なくとも半導体装置１ｃを実装する箇所において一定の幅を持って長手方向に伸びる形状である。実装基板５０ｆｅは、半導体装置１ｃｆａの第１のゲートパッド１１９に電気的に接続される第１の導体（ここでは、後述の、半導体装置１ｃｆａの第１のゲートパッド１１９に電気的に接続される金属配線５５ｆｅ、または、金属配線５５ｆｅに接続される導体）を通す第１のビア６１ｆｅと、半導体装置１ｃｆａの第２のゲートパッド１２９に電気的に接続される第２の導体（ここでは、後述の、半導体装置１ｃｆａの第２のゲートパッド１２９に電気的に接続される金属配線５６ｆｅ、または、金属配線５６ｆｅに接続される導体）を通す第２のビア６２ｆｅと、半導体装置１ｃｆｂの第１のゲートパッド１１９に電気的に接続される第３の導体（ここでは、後述の、半導体装置１ｃｆｂの第１のゲートパッド１１９に電気的に接続される金属配線５７ｆｅ、または、金属配線５７ｆｅに接続される導体）を通す第３のビア６３ｆｅと、半導体装置１ｃｆｂの第２のゲートパッド１２９に電気的に接続される第４の導体（ここでは、後述の、半導体装置１ｃｆｂの第２のゲートパッド１２９に電気的に接続される金属配線５８ｆｅ、または、金属配線５８ｆｅに接続される導体）を通す第４のビア６４ｆｅとを備える。
実装基板５０ｆｅは、さらに、その表面に、第１の金属配線５１ｆｅと、第２の金属配線５２ｆｅと、金属配線５５ｆｅと、金属配線５６ｆｅと、金属配線５７ｆｅと、金属配線５８ｆｅとを有する。
第１の金属配線５１ｆｅと第２の金属配線５２ｆｅとは、クリアランス５４ｆｃを挟んで、実装基板５０ｆｅの長手方向が伸びる方向（図３１Ｅ中のｘ軸方向）に並んで配置される。
第１の金属配線５１ｆｅは、半導体装置１ｃｆａの１以上の第１のソースパッド２１１１の全て、および、半導体装置１ｃｆｂの１以上の第１のソースパッド２１１１の全てに接合される。第１の金属配線５１ｆｅは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｃｆａの１以上の第１のソースパッド２１１１の全て、および、半導体装置１ｃｆｂの１以上の第１のソースパッド２１１１の全てに接合される。
第２の金属配線５２ｆｅは、半導体装置１ｃｆａの１以上の第２のソースパッド２１２１の全て、および、半導体装置１ｃｆｂの１以上の第２のソースパッド２１２１の全てに接合される。第２の金属配線５２ｆｅは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｃｆａの１以上の第２のソースパッド２１２１の全て、および、半導体装置１ｃｆｂの１以上の第２のソースパッド２１２１の全てに接合される。
このため、図３１Ｅに示すように、半導体装置１ｃｆａおよび半導体装置１ｃｆｂは、クリアランス５４ｆｅを挟んで、第１の金属配線５１ｆｅと第２の金属配線５２ｆｅとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線５５ｆｅは、半導体装置１ｃｆａの第１のゲートパッド１１９に接合される。金属配線５５ｆｄは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｃｆａの第１のゲートパッド１１９に接合される。
第１のビア６１ｆｅは、クリアランス５４ｆｅ内に配置される。また、半導体装置１ｃｆａの第１のゲートパッド１１９も、クリアランス５４ｆｅ内に配置される。このため、金属配線５５ｆｅも、クリアランス５４ｆｅ内に配置される。
金属配線５６ｆｅは、半導体装置１ｃｆａの第２のゲートパッド１２９に接合される。金属配線５６ｆｅは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｃｆａの第２のゲートパッド１２９に接合される。
第２のビア６２ｆｅは、クリアランス５４ｆｅ内に配置される。また、半導体装置１ｃｆａの第２のゲートパッド１２９も、クリアランス５４ｆｅ内に配置される。このため、金属配線５６ｆｅも、クリアランス５４ｆｅ内に配置される。
金属配線５７ｆｅは、半導体装置１ｃｆｂの第１のゲートパッド１１９に接合される。金属配線５７ｆｅは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｃｆｂの第１のゲートパッド１１９に接合される。
第３のビア６３ｆｅは、クリアランス５４ｆｅ内に配置される。また、半導体装置１ｃｆｂの第１のゲートパッド１１９も、クリアランス５４ｆｅ内に配置される。このため、金属配線５７ｆｅも、クリアランス５４ｆｅ内に配置される。
金属配線５８ｆｅは、半導体装置１ｃｆｂの第２のゲートパッド１２９に接合される。金属配線５８ｆｅは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｃｆｂの第２のゲートパッド１２９に接合される。
第４のビア６４ｆｅは、クリアランス５４ｆｅ内に配置される。また、半導体装置１ｃｆｂの第２のゲートパッド１２９も、クリアランス５４ｆｅ内に配置される。このため、金属配線５８ｆｅも、クリアランス５４ｆｅ内に配置される。
図３１Ｆは、実施の形態６に係る半導体モジュール５ｆｆの構造の一例を示す平面図である。
図３１Ｆに示すように、半導体モジュール５ｆｆは、半導体モジュール５ｆｅから、２つの半導体装置１ｃ（半導体装置１ｃｆａおよび半導体装置１ｃｆｂ）が、２つの半導体装置１ｄ（以下、両者を区別するために、一方を半導体装置１ｄｆａ、他方を半導体装置１ｄｆｂとも称する）に変更され、実装基板５０ｆｅが実装基板５０ｆｆに変更されて構成される。図３１Ｆにおいて、半導体装置１ｄｆａおよび半導体装置１ｄｆｂは、実際には視認することができない、半導体装置１ｄｆａの上面の構造、半導体装置１ｄｆｂの上面の構造、および、実装基板５０ｆｆの表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。
実装基板５０ｆｆは、実装基板５０ｆｅから、第１の金属配線５１ｆｅが第１の金属配線５１ｆｆに変更され、第２の金属配線５２ｆｅが第２の金属配線５２ｆｆに変更されて構成される。
第１の金属配線５１ｆｆと第２の金属配線５２ｆｆとは、クリアランス５４ｆｆを挟んで、実装基板５０ｆｆの長手方向が伸びる方向（図３１Ｆ中のｘ軸方向）に並んで配置される。
第１の金属配線５１ｆｆは、半導体装置１ｄｆａの１以上の第１のソースパッド３１１１の全て、および、半導体装置１ｄｆｂの１以上の第１のソースパッド３１１１の全てに接合される。第１の金属配線５１ｆｆは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｄｆａの１以上の第１のソースパッド３１１１の全て、および、半導体装置１ｄｆｂの１以上の第１のソースパッド３１１１の全てに接合される。
第２の金属配線５２ｆｆは、半導体装置１ｄｆａの１以上の第２のソースパッド３１２１の全て、および、半導体装置１ｄｆｂの１以上の第２のソースパッド３１２１の全てに接合される。第２の金属配線５２ｆｆは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｄｆａの１以上の第２のソースパッド３１２１の全て、および、半導体装置１ｄｆｂの１以上の第２のソースパッド３１２１の全てに接合される。
このため、図３１Ｆに示すように、半導体装置１ｄｆａおよび半導体装置１ｄｆｂは、クリアランス５４ｆｆを挟んで、第１の金属配線５１ｆｆと第２の金属配線５２ｆｆとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線５５ｆｅは、半導体装置１ｄｆａの第１のゲートパッド１１９に接合される。金属配線５５ｆｅは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｄｆａの第１のゲートパッド１１９に接合される。
金属配線５６ｆｅは、半導体装置１ｄｆａの第２のゲートパッド１２９に接合される。金属配線５６ｆｅは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｄｆａの第２のゲートパッド１２９に接合される。
金属配線５７ｆｅは、半導体装置１ｄｆｂの第１のゲートパッド１１９に接合される。金属配線５７ｆｅは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｄｆｂの第１のゲートパッド１１９に接合される。
金属配線５８ｆｅは、半導体装置１ｄｆｂの第２のゲートパッド１２９に接合される。金属配線５８ｆｅは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｄｆｂの第２のゲートパッド１２９に接合される。
［６－２．考察］
上記構成の半導体モジュール５ｆａによると、半導体装置１ｆａの第２のゲートパッド１２９に電圧を印加する導体を通すためのビアと、半導体装置１ｆｂの第２のゲートパッド１２９に電圧を印加する導体を通すためのビアとを、１つの第２のビア６２ｆａだけで実現することができる。
このため、実装基板５０ｆａにおいて主電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
同様に、上記構成の半導体モジュール５ｆｃによると、半導体装置１ａｆａの第２のゲートパッド１２９に電圧を印加する導体を通すためのビアと、半導体装置１ａｆｂの第２のゲートパッド１２９に電圧を印加する導体を通すためのビアとを、１つの第２のビア６２ｆａだけで実現することができる。また、共通化したそれぞれのビアを、実装基板の端部に寄せて配置することができるので、実装基板と半導体装置とを流れる主電流の電流経路を妨げることがない。
このため、実装基板５０ｆｃにおいて主電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
このように、上記構成の半導体モジュール５ｆａおよび半導体モジュール５ｆｃによると、実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体モジュールを提供することができる。
上記構成の半導体モジュール５ｆａ～半導体モジュール５ｆｄは、ビアを、実装基板と半導体装置とを流れる主電流を妨げない位置に配置できる。また、半導体モジュール５ｆａと半導体モジュール５ｆｃとにおいては、一部ビアを共通化することもできる。このため、実装基板の導通抵抗を低減する設計が可能となる。
同様に、上記構成の半導体モジュール５ｆｅと半導体モジュール５ｆｆとは、ビアを、クリアランス上に、実装基板と半導体装置とを流れる主電流を妨げない位置に配置できる。このため、実装基板の導通抵抗を低減する設計が可能となる。
（実施の形態７）
［７－１．半導体モジュールの構造］
以下、実施の形態７に係る半導体モジュールの構造について説明する。
図３２Ａは、実施の形態７に係る半導体モジュール５ｇａの構造の一例を示す平面図である。
図３２Ａに示すように、半導体モジュール５ｇａは、２つの半導体装置１（以下、両者を区別するため、一方を半導体装置１ｇａ、他方を半導体装置１ｇｂとも称する）と、表面（以下、「第１の表面」とも称する）に半導体装置１ｇａがフェイスダウン実装され、裏面（以下、「第２の表面」とも称する）に半導体装置１ｇｂがフェイスダウン実装された実装基板５０ｇａとを備える。図３２Ａにおいて、図３２Ａの（ａ）の部分には、半導体装置１ｇａは、実際には視認することができない、半導体装置１ｇａの上面の構造、および、実装基板５０ｇａの第１の表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。また、図３２Ａの（ｂ）の部分には、半導体装置１ｇｂの上面の構造をわかりやすく図示できるように、半導体装置１ｇｂ以外の構成要素があたかも透明であるかのように破線で示し、半導体装置１ｇｂは実線で示されている。
図３２Ａに示すように、半導体装置１ｇａは、実装基板５０ｇａの平面視において、第１のゲートパッド１１９の位置が、実装基板５０ｇａの長手方向が伸びる方向（図３２Ａ中のｘ軸方向）のうちの第１の延伸方向側に位置する向きに、実装基板５０ｇａの第１の表面にフェイスダウン実装される。そして、半導体装置１ｇｂは、実装基板５０ｇａの平面視において、半導体装置１ｇａと半導体装置１ｇｂとが重なり、かつ、半導体装置１ｇａの第１のゲートパッド１１９と半導体装置１ｇｂの第１のゲートパッド１１９の位置とが重なる向きに、実装基板５０ｇａの第２の表面にフェイスダウン実装される。
このため、実装基板５０ｇａの平面視において、半導体装置１ｇａの第１の半導体層上面領域Ｓ１と、半導体装置１ｇｂの第１の半導体層上面領域Ｓ１とが１００％重なり、かつ、半導体装置１ｇａの第２の半導体層上面領域Ｓ２と、半導体装置１ｇｂの第２の半導体層上面領域Ｓ２とが１００％重なる。
図３２Ａに示すように、実装基板５０ｇａは、実装基板５０ｇａの平面視において少なくとも半導体装置１を実装する箇所において一定の幅を持って長手方向に伸びる形状である。実装基板５０ｇａは、半導体装置１ｇａの第１のゲートパッド１１９および半導体装置１ｇｂの第１のゲートパッド１１９に電気的に接続される第１の導体（ここでは、後述の、半導体装置１ｇａの第１のゲートパッド１１９に電気的に接続される金属配線５５ｇａ、または、金属配線５５ｇａに接続される導体、および、半導体装置１ｇｂの第１のゲートパッド１１９に電気的に接続される金属配線５５ｇｂ、または、金属配線５５ｇｂに接続される導体）を通す第１のビア６１ｇａと、半導体装置１ｇａの第２のゲートパッド１２９および半導体装置１ｇｂの第２のゲートパッド１２９に電気的に接続される第２の導体（ここでは、後述の、半導体装置１ｇａの第２のゲートパッド１２９に電気的に接続される金属配線５６ｇａ、または、金属配線５６ｇａに接続される導体、および、半導体装置１ｇｂの第２のゲートパッド１２９に電気的に接続される金属配線５６ｇｂ、または、金属配線５６ｇｂに接続される導体）を通す第２のビア６２ｇａとを備える。
実装基板５０ｇａは、さらに、その第１の表面に、第１の金属配線５１ｇａと、第２の金属配線５２ｇａと、金属配線５５ｇａと、金属配線５６ｇａとを有する。
第１の金属配線５１ｇａと第２の金属配線５２ｇａとは、クリアランス５４ｇａを挟んで、実装基板５０ｇａの長手方向が伸びる方向（図３２Ａ中のｘ軸方向）に並んで配置される。
第１の金属配線５１ｇａは、半導体装置１ｇａの１以上の第１のソースパッド１１１の全てに接合される。第１の金属配線５１ｇａは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｇａの１以上の第１のソースパッド１１１の全てに接合される。
第２の金属配線５２ｇａは、半導体装置１ｇａの１以上の第２のソースパッド１２１の全てに接合される。第２の金属配線５２ｇａは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｇａの１以上の第２のソースパッド１２１の全てに接合される。
このため、図３２Ａに示すように、半導体装置１ｇａは、クリアランス５４ｇａを挟んで、第１の金属配線５１ｇａと第２の金属配線５２ｇａとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線５５ｇａは、半導体装置１ｇａの第１のゲートパッド１１９に接合される。金属配線５５ｇａは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｇａの第１のゲートパッド１１９に接合される。
金属配線５６ｇａは、半導体装置１ｇａの第２のゲートパッド１２９に接合される。金属配線５６ｇａは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｇａの第２のゲートパッド１２９に接合される。
実装基板５０ｇａは、さらに、その第２の表面に、第１の金属配線５１ｇｂと、第２の金属配線５２ｇｂと、金属配線５５ｇｂと、金属配線５６ｇｂとを有する。
第１の金属配線５１ｇｂと第２の金属配線５２ｇｂとは、クリアランス５４ｇｂを挟んで、実装基板５０ｇａの長手方向が伸びる方向（図３２Ａ中のｘ軸方向）に並んで配置される。
第１の金属配線５１ｇｂは、半導体装置１ｇｂの１以上の第１のソースパッド１１１の全てに接合される。第１の金属配線５１ｇｂは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｇｂの１以上の第１のソースパッド１１１の全てに接合される。
第２の金属配線５２ｇｂは、半導体装置１ｇｂの１以上の第２のソースパッド１２１の全てに接合される。第２の金属配線５２ｇｂは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｇｂの１以上の第２のソースパッド１２１の全てに接合される。
このため、図３２Ａに示すように、半導体装置１ｇｂは、クリアランス５４ｇｂを挟んで、第１の金属配線５１ｇｂと第２の金属配線５２ｇｂとを橋渡しする位置に、フェイスダウン実装されることとなる。
金属配線５５ｇｂは、半導体装置１ｇｂの第１のゲートパッド１１９に接合される。金属配線５５ｇｂは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｇｂの第１のゲートパッド１１９に接合される。
金属配線５６ｇｂは、半導体装置１ｇｂの第２のゲートパッド１２９に接合される。金属配線５６ｇｂは、例えば、はんだ等による導電性接合材を介して、半導体装置１ｇｂの第２のゲートパッド１２９に接合される。
図３２Ｂは、実施の形態７に係る半導体モジュール５ｇｂの構造の一例を示す平面図である。
図３２Ｂに示すように、半導体モジュール５ｇｂは、半導体モジュール５ｇａから、半導体装置１ｇａが半導体装置１ａｇａに変更され、半導体装置１ｇｂが半導体装置１ａｇｂに変更され、実装基板５０ｇａが実装基板５０ｇｂに変更されて構成される。図３２Ｂにおいて、図３２Ｂの（ａ）の部分には、半導体装置１ａｇａは、実際には視認することができない、半導体装置１ａｇａの上面の構造、および、実装基板５０ｇｂの第１の表面の構造をわかりやすく図示できるように、あたかも透明であるかのように破線で示されている。また、図３２Ｂの（ｂ）の部分には、半導体装置１ａｇｂの上面の構造をわかりやすく図示できるように、半導体装置１ａｇｂ以外の構成要素があたかも透明であるかのように破線で示し、半導体装置１ａｇｂは実線で示されている。
図３２Ｂに示すように、半導体装置１ａｇａは、実装基板５０ｇｂの平面視において、第１のゲートパッド１１９の位置が、実装基板５０ｇｂの長手方向が伸びる方向（図３２Ｂ中のｘ軸方向）のうちの第１の延伸方向側に位置する向きに、実装基板５０ｇｂの第１の表面にフェイスダウン実装される。そして、半導体装置１ａｇｂは、実装基板５０ｇｂの平面視において、半導体装置１ａｇａと半導体装置１ａｇｂとが重なり、かつ、半導体装置１ａｇａの第１のゲートパッド１１９と半導体装置１ａｇｂの第１のゲートパッド１１９の位置とが重なる向きに、実装基板５０ｇｂの第２の表面にフェイスダウン実装される。
前述した通り、半導体装置１ａｇａおよび半導体装置１ａｇｂにおいて、第２の仮想直線９２と第１の仮想直線とのなす角θ１は、４５度より大きく９０度以下である。このため、実装基板５０ｇｂの平面視において、半導体装置１ａｇｂの第１の半導体層上面領域Ｓ１ａと、半導体装置１ａｇｂの第１の半導体層上面領域Ｓ１ａとが５０％を上回って重なり、かつ、半導体装置１ａｇａの第２の半導体層上面領域Ｓ２ａと、半導体装置１ａｇｂの第２の半導体層上面領域Ｓ２ａとが５０％を上回って重なる。
実装基板５０ｇｂは、実装基板５０ｇａから、第１の金属配線５１ｇａが第１の金属配線５１ｇｃに変更され、第２の金属配線５２ｇａが第２の金属配線５２ｇｃに変更され、第１の金属配線５１ｇｂが第１の金属配線５１ｇｄに変更され、第２の金属配線５２ｇｂが第２の金属配線５２ｇｄに変更されて構成される。
第１の金属配線５１ｇｃと第２の金属配線５２ｇｃとは、クリアランス５４ｇｃを挟んで、実装基板５０ｇｂの長手方向が伸びる方向（図３２Ｂ中のｘ軸方向）に並んで配置される。
第１の金属配線５１ｇｃは、半導体装置１ａｇａの１以上の第１のソースパッド１１１１の全てに接合される。第１の金属配線５１ｇｃは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｇａの１以上の第１のソースパッド１１１１の全てに接合される。
第２の金属配線５２ｇｃは、半導体装置１ａｇａの１以上の第２のソースパッド１１２１の全てに接合される。第２の金属配線５２ｇｃは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｇａの１以上の第２のソースパッド１１２１の全てに接合される。
このため、図３２Ｂに示すように、半導体装置１ａｇａは、クリアランス５４ｇｃを挟んで、第１の金属配線５１ｇｃと第２の金属配線５２ｇｃとを橋渡しする位置に、フェイスダウン実装されることとなる。
第１の金属配線５１ｇｄと第２の金属配線５２ｇｄとは、クリアランス５４ｇｄを挟んで、実装基板５０ｇｂの長手方向が伸びる方向（図３２Ｂ中のｘ軸方向）に並んで配置される。
第１の金属配線５１ｇｄは、半導体装置１ａｇｂの１以上の第１のソースパッド１１１１の全てに接合される。第１の金属配線５１ｇｄは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｇｂの１以上の第１のソースパッド１１１１の全てに接合される。
第２の金属配線５２ｇｄは、半導体装置１ａｇｂの１以上の第２のソースパッド１１２１の全てに接合される。第２の金属配線５２ｇｄは、例えば、はんだ等による導電性接合材を介して、半導体装置１ａｇｂの１以上の第２のソースパッド１１２１の全てに接合される。
このため、図３２Ｂに示すように、半導体装置１ａｇｂは、クリアランス５４ｇｄを挟んで、第１の金属配線５１ｇｄと第２の金属配線５２ｇｄとを橋渡しする位置に、フェイスダウン実装されることとなる。
［７－２．考察］
上記構成の半導体モジュール５ｇａによると、半導体装置１ｇａの第１のゲートパッド１１９に電圧を印加する導体を通すためのビアと、半導体装置１ｇｂの第１のゲートパッド１１９に電圧を印加する導体を通すためのビアとを、１つの第１のビア６１ｇａだけで実現することができ、半導体装置１ｇａの第２のゲートパッド１２９に電圧を印加する導体を通すためのビアと、半導体装置１ｇｂの第２のゲートパッド１２９に電圧を印加する導体を通すためのビアとを、１つの第２のビア６２ｇａだけで実現することができる。
また、第１のビア６１ｇａと第２のビア６２ｇａとを、実装基板の端部に寄せて設置することができるので、実装基板と半導体装置とを流れる主電流の電流経路を妨げることがない。
このように、２つの同型の半導体装置を表面と裏面とのそれぞれに実装する実装基板において、一方の半導体装置の第１のゲートパッドと他方の半導体装置の第１のゲートパッドとの双方の電位を制御する配線（ビア）、および、一方の半導体装置の第２のゲートパッドと他方の半導体装置の第２のゲートパッドとの双方の電位を制御する配線（ビア）を、それぞれ共通化することができ、従来は個別に設置しなければならなかった配線（ビア）数を削減できるため、実装基板の複雑になりがちな配線を簡素化して設計の容易さを高めることが可能になる。
さらに、図３２Ａ、図３２Ｂに示すように、本開示の半導体装置のゲートパッドが半導体装置のコーナ部付近に設置されていることに起因して、共通化したそれぞれの配線（ビア）を主電流の流れを妨げないよう、実装基板の端部に引き出すことができる。このため、実装基板において主電流が流れる電流経路を幅広く確保することに適しており、導通抵抗を低減するように実装することが可能となる。
このため、実装基板５０ｇａにおいて主電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
また、上記構成の半導体モジュール５ｇａによると、実装基板５０ｇａの平面視において、半導体装置１ｇａの第１の半導体層上面領域Ｓ１と半導体装置１ｇｂの第１の半導体層上面領域Ｓ１と、および、半導体装置１ｇａの第２の半導体層上面領域Ｓ２と半導体装置１ｇｂの第２の半導体層上面領域Ｓ２とを実装基板５０ｇａを挟んで完全に重ね合わせることができる。
これにより、実装基板５０ｇａにおいて、電流経路における導通断面積を最大限に広くすることができる。
このため、実装基板５０ｇａにおいて主電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
同様に、上記構成の半導体モジュール５ｇｂによると、半導体装置１ａｇａの第１のゲートパッド１１９に電圧を印加する導体を通すためのビアと、半導体装置１ａｇｂの第１のゲートパッド１１９に電圧を印加する導体を通すためのビアとを、１つの第１のビア６１ｇａだけで実現することができ、半導体装置１ａｇａの第２のゲートパッド１２９に電圧を印加する導体を通すためのビアと、半導体装置１ａｇｂの第２のゲートパッド１２９に電圧を印加する導体を通すためのビアとを、１つの第２のビア６２ｇａだけで実現することができる。
また、第１のビア６１ｇａと第２のビア６２ｇａとを、実装基板の端部に寄せて設置することができるので、実装基板と半導体装置とを流れる主電流の電流経路を妨げることがない。
このため、実装基板５０ｇａの場合と同様に、実装基板５０ｇｂにおいて主電流が流れる電流経路を、導通抵抗が低減されるように設計することが可能となる。
また、上記構成の半導体モジュール５ｇｂによると、実装基板５０ｇｂの平面視において、半導体装置１ａｇａの第１の半導体層上面領域Ｓ１ａと半導体装置１ａｇｂの第１の半導体層上面領域Ｓ１ａと、および、半導体装置１ａｇａの第２の半導体層上面領域Ｓ２ａと半導体装置１ａｇｂの第２の半導体層上面領域Ｓ２ａとを実装基板５０ｇａを挟んで、それぞれ５０％を上回って重ね合わせることができる。
これにより、実装基板５０ｇｂにおいて、電流経路における導通断面積を比較的広くすることができる。
（実施の形態８）
［８－１．半導体装置の構造］
以下、実施の形態８に係る半導体装置について説明する。実施の形態８に係る半導体装置は、実施の形態２に係る半導体装置１ａから、一部の構成が変更されて構成される。このため、ここでは、実施の形態８に係る半導体装置について、半導体装置１ａと同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体装置１ａとの相違点を中心に説明する。
図３３は、半導体装置１ｅの構造の一例を示す平面図であって、半導体装置１ｅの上面から、後述の第１のボディ領域１８ｅと後述の第２のボディ領域２８ｅとよりも上面側の構造物が除去されて、第１のボディ領域１８ｅと第２のボディ領域２８ｅとが仮想的に露わになった状態における平面図である。
図３３に示すように、半導体装置１ｅは、実施の形態２に係る半導体装置１ａから、第１のボディ領域１８が第１のボディ領域１８ｅに変更され、第２のボディ領域２８が第２のボディ領域２８ｅに変更され、第１の半導体層内領域Ａ１が第１の半導体層内領域Ａ１ｅに変更され、第２の半導体層内領域Ａ２が第２の半導体層内領域Ａ２ｅに変更されて構成される。
図３３に示すように、第１のボディ領域１８ｅ、第２のボディ領域２８ｅ、第１の半導体層内領域Ａ１ｅ、および、第２の半導体層内領域Ａ２ｅは、それぞれ、第１のボディ領域１８、第２のボディ領域２８、第１の半導体層内領域Ａ１、および、第２の半導体層内領域Ａ２から、その形状が変更されて構成される。
ここで、図３３に示すように、第１の半導体層内領域Ａ１ｅと第２の半導体層内領域Ａ２ｅとは、半導体層４０の平面視において互いに隣接し、半導体層４０を面積で二等分する一方と他方である。
図３３に示すように、半導体層４０の平面視において、第１の半導体層内領域Ａ１ｅと第２の半導体層内領域Ａ２ｅとの境界線である内部境界線４００ｅは、内部境界線４００ｅの一方の第１の終端４０１が位置する第４の辺２０４に直交するＮ－１（Ｎは、３以上の整数。ここでは、Ｎは４）本の線分と、第４の辺２０４に平行なＮ－２本の線分とが交互に接続されてなり、かつ、第２の辺２０２の伸びる方向、および、第１の辺２０１の伸びる方向において単調に変化する。
第１の頂点５０１と、第１の終端４０１との距離は、第４の辺２０４の長さの１／Ｎ以上である。
第２の頂点５０２と、内部境界線４００ｅの他方の第２の終端４０２との距離は、第２の辺２０２の長さの１／Ｎ以上である。
また、半導体層４０の平面視において、第１の終端４０１と第２の終端４０２とを結ぶ第３の仮想直線９５と、第１の辺２０１とのなす角θ４は、１６度以上である。
なお、内部境界線４００ｅは、半導体層４０の平面視において、必ずしも上面境界線６００ａと一致する必要はないが、一致していても構わない。
なお、ここでは、半導体層４０が正方形であるとして説明したが、半導体層４０は、正方形でない長方形であっても構わない。この場合、第１の終端４０１は、半導体層４０の一方の第１の長辺上に位置し、第２の終端４０２は、半導体層４０の他方の第２の長辺上に位置する。または、第１の終端４０１は、半導体層４０の一方の第１の短辺上に位置し、第２の終端４０２は、半導体層４０の他方の第２の短辺上に位置することとなる。
［８－２．半導体モジュールの構造］
以下、実施の形態８に係る半導体モジュールについて説明する。実施の形態８に係る半導体モジュールは、実施の形態５に係る半導体モジュール５ｅａもしくは半導体モジュール５ｅｂ、または、実施の形態６に係る半導体モジュール５ｆｂもしくは半導体モジュール５ｆｄから、一部の構成が変更されて構成される。このため、ここでは、実施の形態８に係る半導体モジュールについて、半導体モジュール５ｅａもしくは半導体モジュール５ｅｂ、または、実施の形態６に係る半導体モジュール５ｆｂもしくは半導体モジュール５ｆｄと同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、半導体モジュール５ｅａもしくは半導体モジュール５ｅｂ、または、実施の形態６に係る半導体モジュール５ｆｂもしくは半導体モジュール５ｆｄとの相違点を中心に説明する。
図３４Ａは、実施の形態８に係る半導体モジュール５ｈａの構造の一例を示す平面図である。
図３４Ａに示すように、半導体モジュール５ｈａは、実施の形態５に係る半導体モジュール５ｅａから、半導体装置１ｅａが、半導体装置１ｅの一方である半導体装置１ｅｈａに変更され、半導体装置１ｅｂが、半導体装置１ｅの他方である半導体装置１ｅｈｂに変更されて構成される。
ここで、半導体装置１ｅｈａおよび半導体装置１ｅｈｂは、その上面の形状が、半導体装置１の上面の形状と同様の形状をしている半導体装置１ｅである。
図３４Ｂは、実施の形態８に係る半導体モジュール５ｈｂの構造の一例を示す平面図である。
図３４Ｂに示すように、半導体モジュール５ｈｂは、実施の形態５に係る半導体モジュール５ｅｂから、半導体装置１ａｅａが、半導体装置１ｅの一方である半導体装置１ｅｈｃに変更され、半導体装置１ａｅｂが、半導体装置１ｅの他方である半導体装置１ｅｈｄに変更されて構成される。
ここで、半導体装置１ｅｈｃおよび半導体装置１ｅｈｄは、その上面の形状が、半導体装置１ａの上面の形状と同様の形状をしている半導体装置１ｅであって、半導体層４０の平面視において、内部境界線４００ｅと上面境界線６００ａと位置が一致している半導体装置１ｅである。
図３５Ａは、実施の形態８に係る半導体モジュール５ｉａの構造の一例を示す平面図である。
図３５Ａに示すように、半導体モジュール５ｉａは、実施の形態６に係る半導体モジュール５ｆｂから、半導体装置１ｆｃが、半導体装置１ｅの一方である半導体装置１ｅｈｅに変更され、半導体装置１ｆｄが、半導体装置１ｅの他方である半導体装置１ｅｈｆに変更されて構成される。
ここで、半導体装置１ｅｈｅおよび半導体装置１ｅｈｆは、その上面の形状が、半導体装置１の上面の形状と同様の形状をしている半導体装置１ｅである。
図３５Ｂは、実施の形態８に係る半導体モジュール５ｉｂの構造の一例を示す平面図である。
図３５Ｂに示すように、半導体モジュール５ｉｂは、実施の形態６に係る半導体モジュール５ｆｄから、半導体装置１ａｆｃが、半導体装置１ｅの一方である半導体装置１ｅｈｇに変更され、半導体装置１ａｆｄが、半導体装置１ｅの他方である半導体装置１ｅｈｈに変更されて構成される。
ここで、半導体装置１ｅｈｇおよび半導体装置１ｅｈｈは、その上面の形状が、半導体装置１ａの上面の形状と同様の形状をしている半導体装置１ｅであって、半導体層４０の平面視において、内部境界線４００ｅと上面境界線６００ａと位置が一致している半導体装置１ｅである。
［８－３．考察］
上記構成の半導体装置１ｅによると、半導体層４０の平面視において、内部境界線４００ｅの長さは、内部境界線が半導体層の長辺方向に直交する方向または平行な方向に一直線に伸びる構成からなる従来の半導体装置に比べて、長くなる。このため、第１のソースパッド１１１１から第２のソースパッド１１２１へ、または、第２のソースパッド１１２１から第１のソースパッド１１１１へと電流が流れる場合において金属層３０を水平方向に流れる電流の通電断面積が大きくなる。
これにより、第１のソースパッド１１１１から第２のソースパッド１１２１へ、または、第２のソースパッド１１２１から第１のソースパッド１１１１へと電流が流れる場合における、半導体装置１ｅの抵抗値を、従来よりも低減することができる。
このように、上記構成の半導体装置１ｅによると、実装される実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体装置を提供することができる。
上記構成の半導体モジュール５ｉｂによると、半導体装置１ｅｈｇと半導体装置１ｅｈｈとは、半導体装置１ｅｈｇの各辺、および、半導体装置１ｅｈｈの各辺に対して、傾いた位置関係に配置される。
これにより、半導体モジュール５ｉｂにおいて、半導体装置１ｅｈｇの発熱による半導体装置１ｅｈｈへの影響、および、半導体装置１ｅｈｈの発熱による半導体装置１ｅｈｇへの影響を低減できる。
このように、上記構成の半導体モジュール５ｉｂによると、実装基板における電流経路に効率的に電流を流すことができる特徴を有する半導体モジュールを提供することができる。
以下、角θ４の好ましい範囲について考察する。
図３６および図３７は、角θ４と、半導体装置１ｅのオン抵抗、すなわち、第１のソースパッド１１１１から第２のソースパッド１１２１へ、または、第２のソースパッド１１２１から第１のソースパッド１１１１へと電流が流れる場合における、半導体装置１ｅの抵抗における、金属層３０の抵抗成分の比率（以下、「金属層抵抗成分比率」とも称する）との関係を示すグラフである。
図３６および図３７において、横軸は角θ４であり、縦軸は金属層抵抗成分比率である。
図３６および図３７において、黒丸は、金属層３０の厚さの仕上がり寸法が規定値である場合における金属層抵抗成分比率を示し、図３６において、白丸は、金属層３０の厚さの仕上がり寸法が規定値より４％薄くなっている場合における、金属層抵抗成分比率を示し、図３７において、白丸は、金属層３０の厚さの仕上がり寸法が規定値より１０％薄くなっている場合における、金属層抵抗成分比率を示す。
半導体装置１ｅは、その製造工程における製造バラつきにより、金属層３０の厚さの仕上がり寸法が、±４％の範囲でバラついてしまうことがある。
図３６に示すように、半導体装置１ｅは、金属層３０の厚さの仕上がり寸法が、製造バラつきにより規定値より４％薄くなった場合であっても、θ４が１６度以上であれば、θ４が０度の場合において金属層３０の厚さの仕上がり寸法が規定値通りであるときの金属層抵抗成分比率を維持することができる。
このため、θ４は、１６度以上であることが好ましい。
また、図３７に示すように、半導体装置１ｅは、θ４を２６度以上とすることで、θ４が０度の場合における金属層抵抗成分比率を維持しながら、金属層３０の厚さを１０％削減することができる。
このため、半導体装置１ｅは、θ４を２６度以上とすることで、あたかも金属層３０の厚さを１０％厚くしたのと同等の低抵抗化の効果を得ることができる。このように、θ４は２６度以上であることが好ましい。
以下、半導体モジュール５ｉｂにおいて、実装基板５０ｆｂの長手方向が伸びる方向（図３５Ｂ中のｘ軸方向）における、半導体装置１ｅｈｇと半導体装置１ｅｈｇとのずれ量（以下、「半導体装置１ｅ間のずれ量」とも称する）について考察する。
発明者らは、半導体モジュール５ｉｂにおいて、半導体装置１ｅ間のずれ量を大きくすることで、半導体装置１ｅｈｇの発熱による半導体装置１ｅｈｈへの影響、および、半導体装置１ｅｈｈの発熱による半導体装置１ｅｈｇへの影響を低減できるとの知見を得た。一方で、半導体装置１ｅ間のずれ量を大きくし過ぎてしまうと、実装基板５０ｆｄの長手方向が長くなってしまうというデメリットが生じてしまう。
このため、発明者らは、半導体装置１ｅ間のずれ量の効果的な値を算定すべく、鋭意実験、検討を繰り返し行った。その結果、発明者らは、半導体装置１ｅ間のずれ量は、実装基板５０ｆｄの長手方向が伸びる方向における半導体装置１ｅの幅の半分以上であることが好ましいとの知見を得た。
図３８は、半導体モジュール５ｉｂにおける、２つの半導体装置１ｅ（半導体装置１ｅｈｇおよび半導体装置１ｅｈｇ）のサイズおよび半導体装置１ｅ間のずれ量と、２つの半導体装置１ｅの中心を結ぶ直線と実装基板５０ｆｄの長手方向が伸びる方向に直交する方向とのなす角θとの関係を示す模式図である。
図３９は、発明者らが好ましいと考える、２つの半導体装置１ｅのサイズおよび半導体装置１ｅ間のずれ量と、θとの関係の一例を示す図である。
図３８および図３９において、長さＹは、半導体装置１ｅの、実装基板５０ｆｄの長手方向が伸びる方向に直交する方向における幅であり、長さＸは、半導体装置１ｅの、実装基板５０ｆｄの長手方向が伸びる方向における幅であり、長さＴは、実装基板５０ｆｄの長手方向が伸びる方向に直交する方向における、２つの半導体装置１ｅ間の距離であり、角θは、２つの半導体装置１ｅの中心を結ぶ直線と実装基板５０ｆｄの長手方向が伸びる方向に直交する方向とのなす角である。
図３９に示すように、角θは、２５．８度～２６．０度となり、ずれ量としては２６度以上が好ましい。
本実施の形態８の効果は、半導体装置１ｅの金属層３０を流れる電流が水平方向に流れるときの抵抗成分を低減することである。しかし、内部境界線４００が元々水平成分に電流を流せない箇所を含むと効果が希薄となる。つまり、第１のトランジスタと第２のトランジスタとでそれぞれチャネルが形成されて導通に寄与する、いわゆる活性領域同士が対向して内部境界線４００が構成されていなければ、いくら内部境界線４００が長くなっても、効果を期待することはできない。したがって、本実施の形態８の効果を適切に得るには、内部境界線４００が、活性領域同士の対向長だけで構成されることが望ましい。
また、上述の内部境界線４００の傾斜角θには上限がある。半導体装置１ｅの長辺の長さＬｘと短辺の長さＬｙから算出されるアスペクトα（＝Ｌｙ／Ｌｘ）とすると、内部境界線４００の２つの終端が半導体装置１ｅの短辺上にある場合の角θの上限はａｔａｎ（α）度であり、内部境界線４００の２つの終端が半導体装置１ｅの長辺上にある場合の角θの上限はａｔａｎ（１／α）度である。
（補足）
以上、本開示の一態様に係る半導体装置および半導体モジュールについて、実施の形態１～実施の形態８に基づいて説明したが、本開示は、これら実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形をこれら実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。
本開示は、半導体装置、および、それを用いた半導体モジュール等に広く利用可能である。
１、１ａ、１ａｂ、１ａｄ、１ａｅａ、１ａｅｂ、１ａｅｃ、１ａｅｄ、１ａｆａ、１ａｆｂ、１ａｆｃ、１ａｆｄ、１ａｇａ、１ａｇｂ、１ｃ、１ｃｅａ、１ｃｅｂ、１ｃｆａ、１ｃｆｂ、１ｄ、１ｄｅａ、１ｄｅｂ、１ｄｆａ、１ｄｆｂ、１ｅ、１ｅａ、１ｅｂ、１ｅｃ、１ｅｄ、１ｅｆａ、１ｅｆｂ、１ｅｈａ、１ｅｈｂ、１ｅｈｃ、１ｅｈｄ、１ｅｈｅ、１ｅｈｆ、１ｅｈｇ、１ｅｈｈ、１ｆａ、１ｆｂ、１ｆｃ、１ｆｄ、１ｇａ、１ｇｂ 半導体装置
５、５ａ、５ｂ、５ｃ、５ｄ、５ｅａ、５ｅｂ、５ｅｃ、５ｅｄ、５ｅｅ、５ｆａ、５ｆｂ、５ｆｃ、５ｆｄ、５ｆｅ、５ｆｆ、５ｇａ、５ｇｂ、５ｈａ、５ｈｂ、５ｉａ、５ｉｂ 半導体モジュール
１０ トランジスタ（第１の縦型ＭＯＳトランジスタ）
１１ 第１のソース電極
１２、１３、１３ａ、１３ｃ、１３ｄ、１７、２７、２２、２３、２３ａ、２３ｃ、２３ｄ、６８、６９、７８、７９ 部分
１４ 第１のソース領域
１５ 第１のゲート導体
１６ 第１のゲート絶縁膜
１８、１８ｅ 第１のボディ領域
２０ トランジスタ（第２の縦型ＭＯＳトランジスタ）
２１ 第２のソース電極
２４ 第２のソース領域
２５ 第２のゲート導体
２６ 第２のゲート絶縁膜
２８、２８ｅ 第２のボディ領域
３０ 金属層
３２ 半導体基板
３３ 低濃度不純物層
３４ 酸化膜
３５ 保護層
３６ 絶縁膜
４０ 半導体層
５０、５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅａ、５０ｅｂ、５０ｅｃ、５０ｅｄ、５０ｅｅ、５０ｆａ、５０ｆｂ、５０ｆｃ、５０ｆｄ、５０ｆｅ、５０ｆｆ、５０ｇａ 実装基板
５１、５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅａ、５１ｅｂ、５１ｅｃ、５１ｅｄ、５１ｅｅ、５１ｆａ、５１ｆｂ、５１ｆｃ、５１ｆｄ、５１ｆｅ、５１ｆｆ、５１ｇａ、５１ｇｂ、５１ｇｃ、５１ｇｄ 第１の金属配線
５２、５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅａ、５２ｅｂ、５２ｅｃ、５２ｅｄ、５２ｅｅ、５２ｆａ、５２ｆｂ、５２ｆｃ、５２ｆｄ、５２ｆｅ、５２ｆｆ、５２ｇａ、５２ｇｂ、５２ｇｃ、５２ｇｄ 第２の金属配線
５３ｅａ、５３ｅｂ、５３ｅｃ、５３ｅｄ、５３ｅｅ 第３の金属配線
５４、５４ａ、５４ｂ、５４ｃ、５４ｄ、５４ｅａ、５４ｅｂ、５４ｅｃ、５４ｅｄ、５４ｅｅ、５４ｅｆ、５４ｅｇ、５４ｅｈ、５４ｅｉ、５４ｅｊ、５４ｆａ、５４ｆｂ、５４ｆｃ、５４ｆｄ、５４ｆｅ、５４ｆｆ、５４ｇａ、５４ｇｂ、５４ｇｃ、５４ｇｄ クリアランス
５５、５５ｂ、５５ｃ、５５ｅａ、５５ｅｃ、５５ｅｄ、５５ｆａ、５５ｆｂ、５５ｆｄ、５５ｆｅ、５５ｇａ、５５ｇｂ、５６、５６ｂ、５６ｃ、５６ｅａ、５６ｅｃ、５６ｅｄ、５６ｆａ、５６ｆｂ、５６ｆｄ、５６ｆｅ、５６ｇａ、５６ｇｂ、５７ｅａ、５７ｅｃ、５７ｅｄ、５７ｆａ、５７ｆｂ、５７ｆｄ、５７ｆｅ、５８ｅａ、５８ｅｃ、５８ｅｄ、５８ｆｂ、５８ｆｄ、５８ｆｅ 金属配線
６１、６１ｂ、６１ｃ、６１ｅａ、６１ｅｃ、６１ｅｄ、６１ｆａ、６１ｆｂ、６１ｆｄ、６１ｆｅ、６１ｇａ 第１のビア
６２、６２ｂ、６２ｃ、６２ｅａ、６２ｅｃ、６２ｅｄ、６２ｆａ、６２ｆｂ、６２ｆｄ、６２ｆｅ、６２ｇａ 第２のビア
６３ｅａ、６３ｅｃ、６３ｅｄ、６３ｆｂ、６３ｆｄ、６３ｆｅ 第３のビア
６４ｅａ、６４ｅｃ、６４ｅｄ、６４ｆｂ、６４ｆｄ、６４ｆｅ 第４のビア
７１ 第１の制御領域
７２ 第２の制御領域
９１ 第１の仮想直線
９２、９２ｄ 第２の仮想直線
９３ 対向線分
９４ 線分
９５ 第３の仮想直線
１１１、１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ、１１１ｆ、１１１ｇ、１１１ｈ、１１１ｉ、１１１ｊ、１１１ｋ、１１１ｌ、１１１ｍ、１１１ｎ、１１１ｏ、１１１ｐ、１１１ｑ、１１１ｒ、１１１ｓ、１１１１、１１１１ａ、１１１１ｂ、１１１１ｃ、１１１１ｄ、１１１１ｅ、１１１１ｆ、１１１１ｇ、１１１１ｈ、１１１１ｉ、２１１１、２１１１ａ、２１１１ｂ、２１１１ｃ、２１１１ｄ、２１１１ｅ、２１１１ｆ、２１１１ｇ、２１１１ｈ、２１１１ｉ、２１１１ｊ、２１１１ｋ、２１１１ｌ、２１１１ｍ、２１１１ｎ、２１１１ｏ、２１１１ｐ、２１１１ｑ、３１１１、３１１１ａ、３１１１ｂ、３１１１ｃ、３１１１ｄ、３１１１ｅ、３１１１ｆ、３１１１ｇ、３１１１ｈ 第１のソースパッド
１１９ 第１のゲートパッド
１２１、１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、１２１ｅ、１２１ｆ、１２１ｇ、１２１ｈ、１２１ｉ、１２１ｊ、１２１ｋ、１２１ｌ、１２１ｍ、１２１ｎ、１２１ｏ、１２１ｐ、１２１ｑ、１２１ｒ、１２１ｓ、１１２１、１１２１ａ、１１２１ｂ、１１２１ｃ、１１２１ｄ、１１２１ｅ、１１２１ｆ、１１２１ｇ、１１２１ｈ、１１２１ｉ、２１２１、２１２１ａ、２１２１ｂ、２１２１ｃ、２１２１ｄ、２１２１ｅ、２１２１ｆ、２１２１ｇ、２１２１ｈ、２１２１ｉ、２１２１ｊ、２１２１ｋ、２１２１ｌ、２１２１ｍ、２１２１ｎ、２１２１ｏ、２１２１ｐ、２１２１ｑ、３１２１、３１２１ａ、３１２１ｂ、３１２１ｃ、３１１２ｄ、３１２１ｅ、３１２１ｆ、３１２１ｇ、３１２１ｈ 第２のソースパッド
１２９ 第２のゲートパッド
２０１ 第１の辺
２０２ 第２の辺
２０３ 第３の辺
２０４ 第４の辺
４００、４００ｅ 内部境界線
４０１ 第１の終端
４０２ 第２の終端
５０１ 第１の頂点
５０２ 第２の頂点
５０３ 第３の頂点
５０４ 第４の頂点
６００、６００ａ、６００ｃ、６００ｄ 上面境界線
６０１、６０１ｄ 第１の交点
６０２、６０２ｄ 第２の交点
６１１、６１２、６１３ 第１のビア
６２１、６２２、６２３ 第２のビア
Ａ１、Ａ１ｅ 第１の半導体層内領域
Ａ２、Ａ２ｅ 第２の半導体層内領域
Ｓ１、Ｓ１ａ、Ｓ１ｃ、Ｓ１ｄ 第１の半導体層上面領域
Ｓ２、Ｓ２ａ、Ｓ２ｃ、Ｓ２ｄ 第２の半導体層上面領域

Claims (11)

  1. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    半導体層と、
    前記半導体層の裏面に接触して形成された金属層と、
    前記半導体層の内部の第１の半導体層内領域に形成された第１の縦型ＭＯＳトランジスタと、
    前記内部の、前記半導体層の平面視において前記第１の半導体層内領域に隣接した第２の半導体層内領域に形成された第２の縦型ＭＯＳトランジスタと、
    前記半導体層の上面の第１の半導体層上面領域に形成された、前記第１の縦型ＭＯＳトランジスタのソース電極に接続された１以上の第１のソースパッド、および、前記第１の縦型ＭＯＳトランジスタのゲート電極に接続された第１のゲートパッドと、
    前記上面の、前記半導体層の平面視において前記第１の半導体層上面領域に隣接した第２の半導体層上面領域に形成された、前記第２の縦型ＭＯＳトランジスタのソース電極に接続された１以上の第２のソースパッド、および、前記第２の縦型ＭＯＳトランジスタのゲート電極に接続された第２のゲートパッドと、を備え、
    前記第１の半導体層内領域と前記第２の半導体層内領域とは、前記半導体層の平面視において、前記半導体層を面積で二等分する一方と他方であって、
    前記第１の半導体層上面領域と前記第２の半導体層上面領域とは、前記半導体層の平面視において、前記半導体層を面積で二等分する一方と他方であって、
    前記半導体層は、半導体基板を有し、
    前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、
    前記半導体層は、前記半導体層の平面視において矩形であり、
    前記半導体層の平面視において、前記第１の半導体層内領域と前記第２の半導体層内領域との境界線である内部境界線は、前記半導体層の長辺の伸びる長辺方向、および、前記半導体層の短辺の伸びる短辺方向において単調に変化し、
    前記内部境界線の一方の第１の終端、および、前記内部境界線の他方の第２の終端を結ぶ仮想直線と、前記半導体層の辺のうちの、前記第１の終端または前記第２の終端を有さない辺とのなす角は１６度以上であり、
    前記半導体層の平面視において、前記内部境界線は、前記第１の縦型ＭＯＳトランジスタの活性領域と、前記第２の縦型ＭＯＳトランジスタの活性領域とが対向する部分だけで構成される
    半導体装置。
  2. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    半導体層と、
    前記半導体層の裏面に接触して形成された金属層と、
    前記半導体層の内部の第１の半導体層内領域に形成された第１の縦型ＭＯＳトランジスタと、
    前記内部の、前記半導体層の平面視において前記第１の半導体層内領域に隣接した第２の半導体層内領域に形成された第２の縦型ＭＯＳトランジスタと、
    前記半導体層の上面の第１の半導体層上面領域に形成された、前記第１の縦型ＭＯＳトランジスタのソース電極に接続された１以上の第１のソースパッド、および、前記第１の縦型ＭＯＳトランジスタのゲート電極に接続された第１のゲートパッドと、
    前記上面の、前記半導体層の平面視において前記第１の半導体層上面領域に隣接した第２の半導体層上面領域に形成された、前記第２の縦型ＭＯＳトランジスタのソース電極に接続された１以上の第２のソースパッド、および、前記第２の縦型ＭＯＳトランジスタのゲート電極に接続された第２のゲートパッドと、を備え、
    前記第１の半導体層内領域と前記第２の半導体層内領域とは、前記半導体層の平面視において、前記半導体層を面積で二等分する一方と他方であって、
    前記第１の半導体層上面領域と前記第２の半導体層上面領域とは、前記半導体層の平面視において、前記半導体層を面積で二等分する一方と他方であって、
    前記半導体層は、半導体基板を有し、
    前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、
    前記半導体層は、前記半導体層の平面視において矩形であり、
    前記半導体層の平面視において、前記第１の半導体層内領域と前記第２の半導体層内領域との境界線である内部境界線は、前記半導体層の長辺の伸びる長辺方向、および、前記半導体層の短辺の伸びる短辺方向において単調に変化し、
    前記内部境界線の一方の第１の終端、および、前記内部境界線の他方の第２の終端を結ぶ仮想直線と、前記半導体層の辺のうちの、前記第１の終端または前記第２の終端を有さない辺とのなす角は１６度以上であり、
    前記半導体層の平面視において、前記内部境界線は、前記第１の縦型ＭＯＳトランジスタのソース電極のうちの前記第１の半導体層内領域に形成された部分と、前記第２の縦型ＭＯＳトランジスタのソース電極のうちの前記第２の半導体層内領域に形成された部分との間隔の中央位置をたどる仮想直線で構成される
    半導体装置。
  3. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    半導体層と、
    前記半導体層の裏面に接触して形成された金属層と、
    前記半導体層の内部の第１の半導体層内領域に形成された第１の縦型ＭＯＳトランジスタと、
    前記内部の、前記半導体層の平面視において前記第１の半導体層内領域に隣接した第２の半導体層内領域に形成された第２の縦型ＭＯＳトランジスタと、
    前記半導体層の上面の第１の半導体層上面領域に形成された、前記第１の縦型ＭＯＳトランジスタのソース電極に接続された１以上の第１のソースパッド、および、前記第１の縦型ＭＯＳトランジスタのゲート電極に接続された第１のゲートパッドと、
    前記上面の、前記半導体層の平面視において前記第１の半導体層上面領域に隣接した第２の半導体層上面領域に形成された、前記第２の縦型ＭＯＳトランジスタのソース電極に接続された１以上の第２のソースパッド、および、前記第２の縦型ＭＯＳトランジスタのゲート電極に接続された第２のゲートパッドと、を備え、
    前記第１の半導体層内領域と前記第２の半導体層内領域とは、前記半導体層の平面視において、前記半導体層を面積で二等分する一方と他方であって、
    前記第１の半導体層上面領域と前記第２の半導体層上面領域とは、前記半導体層の平面視において、前記半導体層を面積で二等分する一方と他方であって、
    前記半導体層は、半導体基板を有し、
    前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、
    前記半導体層は、前記半導体層の平面視において矩形であり、
    前記半導体層の平面視において、前記第１の半導体層内領域と前記第２の半導体層内領域との境界線である内部境界線は、前記半導体層の長辺の伸びる長辺方向、および、前記半導体層の短辺の伸びる短辺方向において単調に変化し、
    前記内部境界線の一方の第１の終端、および、前記内部境界線の他方の第２の終端を結ぶ仮想直線と、前記半導体層の辺のうちの、前記第１の終端または前記第２の終端を有さない辺とのなす角は１６度以上であり、
    前記半導体層の平面視において、前記内部境界線と、前記第１の縦型ＭＯＳトランジスタのソース電極のうちの前記第１の半導体層内領域に形成された部分との間には、前記第１の縦型ＭＯＳトランジスタのゲート電極のうちの前記第１の半導体層内領域に形成された部分が配置されず、前記内部境界線と、前記第２の縦型ＭＯＳトランジスタのソース電極のうちの前記第２の半導体層内領域に形成された部分との間には、前記第２の縦型ＭＯＳトランジスタのゲート電極のうちの前記第２の半導体層内領域に形成された部分が配置されない
    半導体装置。
  4. 前記半導体層の平面視において、
    前記内部境界線の一方の第１の終端は、前記半導体層の一方の第１の長辺上に位置し、
    前記内部境界線の他方の第２の終端は、前記半導体層の他方の第２の長辺上に位置する
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記角は、２６度以上である
    請求項４に記載の半導体装置。
  6. 前記半導体層の平面視において、
    前記内部境界線の一方の第１の終端は、前記半導体層の一方の第１の短辺上に位置し、
    前記内部境界線の他方の第２の終端は、前記半導体層の他方の第２の短辺上に位置する
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  7. 前記角は、２６度以上である
    請求項６に記載の半導体装置。
  8. 前記半導体層の平面視において、
    前記半導体層は正方形であり、
    前記内部境界線の一方の第１の終端と、前記第１の終端に最近接する前記半導体層の頂点である第１の頂点との距離は、前記半導体層の辺の長さの１／Ｎ（Ｎは、３以上の整数）以上であり、前記内部境界線の他方の第２の終端と、前記第２の終端に最近接する前記半導体層の頂点である第２の頂点との距離は、前記半導体層の辺の長さの１／Ｎ以上であり、
    前記内部境界線は、前記第１の終端が位置する前記半導体層の辺に直交するＮ－１本の線分と、前記第１の終端が位置する前記半導体層の辺に平行なＮ－２本の線分とが交互に接続されてなる
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  9. 前記半導体層の平面視において、前記第１の半導体層上面領域と前記第２の半導体層上面領域との境界線である上面境界線と前記内部境界線とが一致する
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  10. 請求項９に記載の第１の半導体装置と、
    請求項９に記載の第２の半導体装置と、
    前記第１の半導体装置と前記第２の半導体装置とが、第１の表面にフェイスダウン実装された実装基板と、を備え、
    前記実装基板の平面視において、
    前記実装基板は、少なくとも前記半導体装置を実装する箇所において一定の幅を持って長手方向に伸びる形状であり、
    前記第２の半導体装置は、前記第１の半導体装置に対して、前記長手方向が伸びる方向に平行移動した位置に、前記第１の半導体装置と同じ向きに、前記第１の表面にフェイスダウン実装され、
    前記実装基板は、前記実装基板の第１の表面に、前記長手方向が伸びる方向に順に並ぶ、前記第１の半導体装置の前記１以上の第１のソースパッドの全てと接合する第１の金属配線と、前記第１の半導体装置の前記１以上の第２のソースパッドの全て、および、前記第２の半導体装置の前記１以上の第１のソースパッドの全てと接合する第２の金属配線と、前記第２の半導体装置の前記１以上の第２のソースパッドの全てと接合する第３の金属配線とを有する
    半導体モジュール。
  11. 請求項９に記載の第１の半導体装置と、
    請求項９に記載の第２の半導体装置と、
    前記第１の半導体装置と前記第２の半導体装置とが、第１の表面にフェイスダウン実装された実装基板と、を備え、
    前記実装基板の平面視において、
    前記第２の半導体装置は、前記第１の半導体装置に対して、前記仮想直線の伸びる向きに略平行移動した位置に、前記第１の半導体装置と同じ向きに、前記第１の表面にフェイスダウン実装され、
    前記実装基板は、少なくとも前記半導体装置を実装する箇所において一定の幅を持って長手方向に伸びる形状であり、前記実装基板の第１の表面に、前記長手方向が伸びる方向に並ぶ、前記第１の半導体装置の前記１以上の第１のソースパッドの全て、および、前記第２の半導体装置の前記１以上の第１のソースパッドの全てと接合する第１の金属配線と、前記第１の半導体装置の前記１以上の第２のソースパッドの全て、および、前記第２の半導体装置の前記１以上の第２のソースパッドの全てと接合する第２の金属配線とを有する
    半導体モジュール。
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