JP2019169492A - 半導体装置 - Google Patents

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Abstract

【課題】オン抵抗の低減が可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１及び第２の面を有する半導体層の第１の部分と、第１の部分の第１のトレンチと、第１のゲート電極と、第１の面の側の第１のソース電極と、第２の面の側のドレイン電極と、を備える第１の領域と、第１の方向に第１の領域と隣り合って設けられ、半導体層の第２の部分と、第２の部分の第２のトレンチと、第２のゲート電極と、第１の面の側の第２のソース電極と、ドレイン電極と、を備える第２の領域と、第１の方向と交差する第２の方向に第１の領域と隣り合って設けられ、半導体層の第３の部分と、第３の部分の第３のトレンチと、第３のゲート電極と、第１の面の側の第３のソース電極と、ドレイン電極と、を備える第３の領域と、第１のゲート電極に接続された第１のゲート電極パッドと、第２及び第３のゲート電極に接続された第２のゲート電極パッドと、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
例えば、二次電池の充放電状態を制御するためには、電流の向きが正反対になる充電電流と放電電流を制御する双方向スイッチングデバイスが必要となる。双方向スイッチングデバイスには、例えば、ドレイン電極同士を接続した２つのＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を使用することが可能である。小型化のために、２つのトレンチゲート型のＭＩＳＦＥＴをワンチップ化した双方向スイッチングデバイスがある。ワンチップ化により小型化された双方向スイッチングデバイスを高性能化するために、オン抵抗の低減が求められる。
特開２０１２−３３５５２号公報
本発明が解決しようとする課題は、オン抵抗の低減が可能な半導体装置を提供することにある。
本発明の一態様の半導体装置は、第１の面と第２の面を有する半導体層の第１の部分と、前記第１の部分に設けられた第１のトレンチと、前記第１のトレンチの中に設けられた第１のゲート電極と、前記第１の部分の前記第１の面の側に設けられた第１のソース電極と、前記第１の部分の前記第２の面の側に設けられたドレイン電極と、を備える第１の領域と、第１の方向に前記第１の領域と隣り合って設けられ、前記半導体層の第２の部分と、前記第２の部分に設けられた第２のトレンチと、前記第２のトレンチの中に設けられた第２のゲート電極と、前記第２の部分の前記第１の面の側に設けられた第２のソース電極と、前記第２の部分の前記第２の面の側に設けられた前記ドレイン電極と、を備える第２の領域と、前記第１の方向と交差する第２の方向に前記第１の領域と隣り合って設けられ、前記半導体層の第３の部分と、前記第３の部分に設けられた第３のトレンチと、前記第３のトレンチの中に設けられた第３のゲート電極と、前記第３の部分の前記第１の面の側に設けられた第３のソース電極と、前記第３の部分の前記第２の面の側に設けられた前記ドレイン電極と、を備える第３の領域と、前記第１のゲート電極に電気的に接続された第１のゲート電極パッドと、前記第２のゲート電極及び前記第３のゲート電極に電気的に接続された第２のゲート電極パッドと、を備える。
第１の実施形態の半導体装置のレイアウト図。 第１の実施形態の半導体装置の等価回路図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置のレイアウト図。 第１の実施形態の半導体装置のレイアウト図。 第１の実施形態の半導体装置のレイアウト図。 比較形態の半導体装置のレイアウト図。 比較形態の半導体装置の模式断面図。 第２の実施形態の半導体装置のレイアウト図。 第３の実施形態の半導体装置のレイアウト図。 第３の実施形態の半導体装置のレイアウト図。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と第２の面を有する半導体層の第１の部分と、第１の部分に設けられた第１のトレンチと、第１のトレンチの中に設けられた第１のゲート電極と、第１の部分の第１の面の側に設けられた第１のソース電極と、第１の部分の第２の面の側に設けられたドレイン電極と、を備える第１の領域と、第１の方向に第１の領域と隣り合って設けられ、半導体層の第２の部分と、第２の部分に設けられた第２のトレンチと、第２のトレンチの中に設けられた第２のゲート電極と、第２の部分の第１の面の側に設けられた第２のソース電極と、第２の部分の第２の面の側に設けられたドレイン電極と、を備える第２の領域と、第１の方向と交差する第２の方向に第１の領域と隣り合って設けられ、半導体層の第３の部分と、第３の部分に設けられた第３のトレンチと、第３のトレンチの中に設けられた第３のゲート電極と、第３の部分の第１の面の側に設けられた第３のソース電極と、第３の部分の第２の面の側に設けられたドレイン電極と、を備える第３の領域と、第１のゲート電極に電気的に接続された第１のゲート電極パッドと、第２のゲート電極及び第３のゲート電極に電気的に接続された第２のゲート電極パッドと、を備える。
図１は、第１の実施形態の半導体装置のレイアウト図である。図２は、第１の実施形態の半導体装置の等価回路図である。
第１の実施形態の半導体装置は、双方向スイッチングデバイス１００である。双方向スイッチングデバイス１００は、２つのトレンチゲート型のＭＩＳＦＥＴが、ドレイン電極が共通となるように接続された構造を含む。双方向スイッチングデバイス１００は、２つのトレンチゲート型のＭＩＳＦＥＴをワンチップ化した双方向スイッチングデバイスである。第１の実施形態のＭＩＳＦＥＴは、電子をキャリアとするｎチャネル型ＭＩＳＦＥＴである。
双方向スイッチングデバイス１００は、３つの第１のトランジスタ領域を備える。すなわち、第１のトランジスタ領域１０１ａ（第１の領域）、第１のトランジスタ領域１０１ｂ、第１のトランジスタ領域１０１ｃを備える。
第１のトランジスタ領域１０１ａは第１のトランジスタ１１ａを含む。第１のトランジスタ領域１０１ｂは第１のトランジスタ１１ｂを含む。第１のトランジスタ領域１０１ｃは第１のトランジスタ１１ｃを含む。
双方向スイッチングデバイス１００は、３つの第２のトランジスタ領域を備える。すなわち、第２のトランジスタ領域１０２ａ（第２の領域）、第２のトランジスタ領域１０２ｂ（第３の領域）、第２のトランジスタ領域１０２ｃ（第４の領域）を備える。
第２のトランジスタ領域１０２ａは第２のトランジスタ１２ａを含む。第２のトランジスタ領域１０２ｂは第２のトランジスタ１２ｂを含む。第２のトランジスタ領域１０２ｃは第２のトランジスタ１２ｃを含む。
３つの第１のトランジスタ領域と３つの第２のトランジスタ領域は、いわゆる市松パターン（チェッカードパターン）を備えるように配置される。３つの第１のトランジスタ領域の総面積と、３つの第２のトランジスタ領域の総面積は略同一である。
例えば、第２のトランジスタ領域１０２ａは、第１の方向に第１のトランジスタ領域１０１ａと隣り合って設けられる。また、第２のトランジスタ領域１０２ｂは、第２の方向に第１のトランジスタ領域１０１ａと隣り合って設けられる。また、第２のトランジスタ領域１０２ｃは、第３の方向に第１のトランジスタ領域１０１ａと隣り合って設けられる。
第１の方向と第２の方向は交差する。例えば、第１の方向と第２の方向は直交する。第３の方向は、第１の方向及び第２の方向と異なる。例えば、第１の方向と第３の方向は直交する。
なお、第１の方向とは、第１のトランジスタ領域１０１ａの幾何学的重心と、第２のトランジスタ領域１０２ａの幾何学的重心とを結ぶ方向である。また、第２の方向とは、第１のトランジスタ領域１０１ａの幾何学的重心と、第２のトランジスタ領域１０２ｂの幾何学的重心とを結ぶ方向である。また、第３の方向とは、第１のトランジスタ領域１０１ａの幾何学的重心と、第２のトランジスタ領域１０２ｃの幾何学的重心とを結ぶ方向である。トランジスタ領域が４角形の場合、幾何学的重心は４角形の対角線の交点である。
第１のトランジスタ領域の幾何学的形状は、例えば、第１のトランジスタ領域内でトランジスタのゲート電極として機能しているトレンチに外接する図形で代表させる。第２のトランジスタ領域の幾何学的形状は、例えば、第２のトランジスタ領域内でトランジスタのゲート電極として機能しているトレンチに外接する図形で代表させる。
双方向スイッチングデバイス１００は、第１のゲート電極パッド１５１、第２のゲート電極パッド１５２を備える。また、双方向スイッチングデバイス１００は、２つの第１のソース電極パッドを備える。すなわち、第１のソース電極パッド１６１ａ、第１のソース電極パッド１６１ｂを備える。また、双方向スイッチングデバイス１００は、２つの第２のソース電極パッドを備える。すなわち、第２のソース電極パッド１６２ａ、第２のソース電極パッド１６２ｂを備える。
図２に示すように、双方向スイッチングデバイス１００は、第１のゲート端子、第２のゲート端子、第１のソース端子、第２のソース端子を備える。第１のゲート端子は、第１のゲート電極パッド１５１に対応する。第２のゲート端子は、第２のゲート電極パッド１５２に対応する。第１のソース端子は、第１のソース電極パッド１６１ａ及び第１のソース電極パッド１６１ｂに対応する。第２のソース端子は、第２のソース電極パッド１６２ａ及び第２のソース電極パッド１６２ｂに対応する。
図２に示すように、第１のトランジスタ１１ａ、第１のトランジスタ１１ｂ、及び、第１のトランジスタ１１ｃは、並列に接続される。第１のトランジスタ１１ａ、第１のトランジスタ１１ｂ、及び、第１のトランジスタ１１ｃのゲート電極は、第１のゲート端子に接続される。第１のトランジスタ１１ａ、第１のトランジスタ１１ｂ、及び、第１のトランジスタ１１ｃのソース電極は、第１のソース端子に接続される。
第２のトランジスタ１２ａ、第２のトランジスタ１２ｂ、及び、第２のトランジスタ１２ｃは、並列に接続される。第２のトランジスタ１２ａ、第２のトランジスタ１２ｂ、及び、第２のトランジスタ１２ｃのゲート電極は、第２のゲート端子に接続される。第２のトランジスタ１２ａ、第２のトランジスタ１２ｂ、及び、第２のトランジスタ１２ｃのソース電極は、第２のソース端子に接続される。
第１のトランジスタ１１ａ、第１のトランジスタ１１ｂ、及び、第１のトランジスタ１１ｃのドレイン電極は、第２のトランジスタ１２ａ、第２のトランジスタ１２ｂ、及び、第２のトランジスタ１２ｃのドレイン電極に接続される。
第１のトランジスタ１１ａ、第１のトランジスタ１１ｂ、第１のトランジスタ１１ｃ、第２のトランジスタ１２ａ、第２のトランジスタ１２ｂ、及び、第２のトランジスタ１２ｃは、それぞれ、ボディダイオードを内蔵している。
図３、図４は、第１の実施形態の半導体装置の模式断面図である。図３は、図１のＡＡ’断面である。図４（ａ）は図１のＢＢ’断面図、図４（ｂ）は図１のＣＣ’断面図である。
双方向スイッチングデバイス１００は、半導体層１０、第１のソース電極２０ａ、第２のソース電極２０ｂ、第３のソース電極２０ｃ、第４のソース電極２０ｄ、ドレイン電極２２、保護膜２３を備える。半導体層１０は、第１の部分１０ａ、第２の部分１０ｂ、第３の部分１０ｃ、第４の部分１０ｄを有する。半導体層１０内には、第１のトレンチ２４ａ、第２のトレンチ２４ｂ、第３のトレンチ２４ｃ、第４のトレンチ２４ｄ、第１のゲート電極２６ａ、第２のゲート電極２６ｂ、第３のゲート電極２６ｃ、第４のゲート電極２６ｄ、第１のゲート絶縁膜２８ａ、第２のゲート絶縁膜２８ｂ、第３のゲート絶縁膜２８ｃ、第４のゲート絶縁膜２８ｄ、ドレイン領域３０、ドリフト領域３２、第１のベース領域３４ａ、第２のベース領域３４ｂ、第３のベース領域３４ｃ、第４のベース領域３４ｄ、第１のソース領域３６ａ、第２のソース領域３６ｂ、第３のソース領域３６ｃ、第４のソース領域３６ｄ、素子分離領域３８、を有する。
半導体層１０は、第１の面（図３中のＰ１）と第２の面（図３中のＰ２）を有する。第１の面Ｐ１は半導体層１０の表面、第２の面Ｐ２は半導体層１０の裏面である。
半導体層１０は、例えば、シリコン（Ｓｉ）の単結晶層である。第１の面は、例えば、シリコンの（００１）面である。
ドリフト領域３２は、半導体層１０の第２の面Ｐ２の側に設けられる。ドレイン領域３０は、ドリフト領域３２と第１の面Ｐ２との間に設けられる。
第１のトランジスタ領域１０１ａは、半導体層１０の第１の部分１０ａ、半導体層１０の第１の部分１０ａに設けられた複数の第１のトレンチ２４ａを備える。第１のトランジスタ領域１０１ａは、第１のトレンチ２４ａの中に設けられた第１のゲート電極２６ａ、第１のゲート絶縁膜２８ａを備える。第１のゲート電極２６ａは、第１のトランジスタ１１ａのゲート電極である。
第１のトランジスタ領域１０１ａは、半導体層１０の第１の部分１０ａの第１の面Ｐ１の側に設けられた第１のソース電極２０ａ、及び、半導体層１０の第１の部分１０ａの第２の面Ｐ２の側に設けられたドレイン電極２２を備える。また、第１のトランジスタ領域１０１ａは、半導体層１０の第１の部分１０ａの中に設けられた、ドレイン領域３０、ドリフト領域３２、第１のベース領域３４ａ、第１のソース領域３６ａを備える。
ドリフト領域３２と第１の面Ｐ１との間に、第１のベース領域３４ａが設けられる。第１のベース領域３４ａと第１の面Ｐ１との間に、第１のソース領域３６ａが設けられる。第１のゲート電極２６ａと第１のベース領域３４ａとの間に第１のゲート絶縁膜２８ａが設けられる。
第２のトランジスタ領域１０２ａは、半導体層１０の第２の部分１０ｂ、半導体層１０の第２の部分１０ｂに設けられた複数の第２のトレンチ２４ｂを備える。第２のトランジスタ領域１０２ａは、第２のトレンチ２４ｂの中に設けられた第２のゲート電極２６ｂ、第２のゲート絶縁膜２８ｂを備える。第２のゲート電極２６ｂは、第２のトランジスタ１２ａのゲート電極である。
第２のトランジスタ領域１０２ａは、半導体層１０の第２の部分１０ｂの第１の面Ｐ１の側に設けられた第２のソース電極２０ｂ、及び、半導体層１０の第２の部分１０ｂの第２の面Ｐ２の側に設けられたドレイン電極２２を備える。また、第２のトランジスタ領域１０２ａは、半導体層１０の第２の部分１０ｂの中に設けられた、ドレイン領域３０、ドリフト領域３２、第２のベース領域３４ｂ、第２のソース領域３６ｂを備える。
ドリフト領域３２と第１の面Ｐ１との間に、第２のベース領域３４ｂが設けられる。第２のベース領域３４ｂと第１の面Ｐ１との間に、第２のソース領域３６ｂが設けられる。第２のゲート電極２６ｂと第２のベース領域３４ｂとの間に第２のゲート絶縁膜２８ｂが設けられる。
第２のトランジスタ領域１０２ｂは、半導体層１０の第３の部分１０ｃ、半導体層１０の第３の部分１０ｃに設けられた複数の第３のトレンチ２４ｃを備える。第２のトランジスタ領域１０２ｂは、第３のトレンチ２４ｃの中に設けられた第３のゲート電極２６ｃ、第３のゲート絶縁膜２８ｃを備える。第３のゲート電極２６ｃは、第２のトランジスタ１２ｂのゲート電極である。
第２のトランジスタ領域１０２ｂは、半導体層１０の第３の部分１０ｃの第１の面Ｐ１の側に設けられた第３のソース電極２０ｃ、及び、半導体層１０の第３の部分１０ｃの第２の面Ｐ２の側に設けられたドレイン電極２２を備える。また、第２のトランジスタ領域１０２ｂは、半導体層１０の第３の部分１０ｃの中に設けられた、ドレイン領域３０、ドリフト領域３２、第３のベース領域３４ｃ、第３のソース領域３６ｃを備える。
ドリフト領域３２と第１の面Ｐ１との間に、第３のベース領域３４ｃが設けられる。第３のベース領域３４ｃと第１の面Ｐ１との間に、第３のソース領域３６ｃが設けられる。第３のゲート電極２６ｃと第３のベース領域３４ｃとの間に第３のゲート絶縁膜２８ｃが設けられる。
第２のトランジスタ領域１０２ｃは、半導体層１０の第４の部分１０ｄ、半導体層１０の第４の部分１０ｄに設けられた複数の第４のトレンチ２４ｄを備える。第２のトランジスタ領域１０２ｃは、第４のトレンチ２４ｄの中に設けられた第４のゲート電極２６ｄ、第４のゲート絶縁膜２８ｄを備える。第４のゲート電極２６ｄは、第２のトランジスタ１２ｃのゲート電極である。
第２のトランジスタ領域１０２ｃは、半導体層１０の第４の部分１０ｄの第１の面Ｐ１の側に設けられた第４のソース電極２０ｄ、及び、半導体層１０の第４の部分１０ｄの第２の面Ｐ２の側に設けられたドレイン電極２２を備える。また、第２のトランジスタ領域１０２ｃは、半導体層１０の第４の部分１０ｄの中に設けられた、ドレイン領域３０、ドリフト領域３２、第４のベース領域３４ｄ、第４のソース領域３６ｄを備える。
ドリフト領域３２と第１の面Ｐ１との間に、第４のベース領域３４ｄが設けられる。第４のベース領域３４ｄと第１の面Ｐ１との間に、第４のソース領域３６ｄが設けられる。第４のゲート電極２６ｄと第４のベース領域３４ｄとの間に第４のゲート絶縁膜２８ｄが設けられる。
ドレイン領域３０は、ｎ型不純物を含む不純物領域である。ドリフト領域３２は、ｎ型不純物を含む不純物領域である。ドリフト領域３２のｎ型不純物濃度は、ドレイン領域３０のｎ型不純物濃度より低い。
第１のベース領域３４ａ、第２のベース領域３４ｂ、第３のベース領域３４ｃ、第４のベース領域３４ｄは、ｐ型不純物を含む不純物領域である。第１のソース領域３６ａ、第２のソース領域３６ｂ、第３のソース領域３６ｃ、第４のソース領域３６ｄは、ｎ型不純物を含む不純物領域である。第１のソース領域３６ａ、第２のソース領域３６ｂ、第３のソース領域３６ｃ、第４のソース領域３６ｄのｎ型不純物濃度は、ドリフト領域３２のｎ型不純物濃度よりも高い。
第１のゲート電極２６ａ、第２のゲート電極２６ｂ、第３のゲート電極２６ｃ、第４のゲート電極２６ｄは、例えば、導電性不純物を含む多結晶シリコンである。第１のゲート絶縁膜２８ａ、第２のゲート絶縁膜２８ｂ、第３のゲート絶縁膜２８ｃ、第４のゲート絶縁膜２８ｄは、例えば、酸化シリコン膜である。
素子分離領域３８は、絶縁層である。素子分離領域３８は、例えば、酸化シリコンである。また、保護膜２３は、絶縁膜である。保護膜２３は、例えば、ポリイミドである。
図５は、第１の実施形態の半導体装置のレイアウト図である。図５は、双方向スイッチングデバイス１００に設けられるトレンチのパターンレイアウトを示す。
図５には、第１のゲート電極パッド１５１、第２のゲート電極パッド１５２、第１のソース電極パッド１６１ａ、第１のソース電極パッド１６１ｂ、第２のソース電極パッド１６２ａ、第２のソース電極パッド１６２ｂの位置も示す。
各トランジスタ領域のトレンチの伸長方向は、各トランジスタ領域の短辺に対して垂直であり、長辺に対して平行である。例えば、第１のトランジスタ領域１０１ａの第１のトレンチ２４ａの伸長方向は、第１のトランジスタ領域１０１ａの短辺に対して垂直であり、長辺に対して平行である。
第２のトランジスタ領域１０２ａ（第２の領域）と対向する側の第１のトランジスタ領域１０１ａ（第１の領域）の第１の辺（図５中のＳ１）と、第２のトランジスタ領域１０２ｂ（第３の領域）と対向する側の第１のトランジスタ領域１０１ａの第２の辺（図５中のＳ２）との内、長い方の辺と第１のトレンチ２４ａの伸長方向とのなす角度が、短い方の辺と第１のトレンチ２４ａの伸長方向とのなす角度よりも小さい。長い方の第１の辺Ｓ１と第１のトレンチ２４ａの伸長方向とのなす角度は０度であり、短い方の第２の辺Ｓ２と第１のトレンチ２４ａの伸長方向とのなす角度は９０度である。
図６は、第１の実施形態の半導体装置のレイアウト図である。図６は、双方向スイッチングデバイス１００に設けられる第１のゲート配線１２１、第２のゲート配線１２２、第１のゲート電極２６ａ、第２のゲート電極２６ｂ、第３のゲート電極２６ｃ、第４のゲート電極２６ｄのパターンレイアウトを示す。
図６には、第１のゲート電極パッド１５１、第２のゲート電極パッド１５２、第１のソース電極パッド１６１ａ、第１のソース電極パッド１６１ｂ、第２のソース電極パッド１６２ａ、第２のソース電極パッド１６２ｂの位置も示す。
第１のゲート配線１２１は、第１のゲート電極２６ａに接続される。第２のゲート配線１２２は、第２のゲート電極２６ｂ、第３のゲート電極２６ｃ、第４のゲート電極２６ｄに接続される。
第１のゲート配線１２１は、例えば、図示しないコンタクトホールを介して第１のゲート電極パッド１５１に電気的に接続される。第１のゲート電極パッド１５１は、第１のゲート配線１２１を介して第１のゲート電極２６ａに電気的に接続される。
第２のゲート配線１２２は、例えば、図示しないコンタクトホールを介して第２のゲート電極パッド１５２に電気的に接続される。第２のゲート電極パッド１５２は、第２のゲート配線１２２を介して第２のゲート電極２６ｂ、第３のゲート電極２６ｃ、第４のゲート電極２６ｄに電気的に接続される。第２のゲート電極２６ｂ、第３のゲート電極２６ｃ、第４のゲート電極２６ｄは互いに電気的に接続される。
第１のゲート配線１２１及び第２のゲート配線１２２は、例えば、第１のゲート電極２６ａ、第２のゲート電極２６ｂ、第３のゲート電極２６ｃ、第４のゲート電極２６ｄと同一の材料で、同時に形成される。第１のゲート配線１２１及び第２のゲート配線１２２は、例えば、導電性不純物を含む多結晶シリコンである。
図７は、第１の実施形態の半導体装置のレイアウト図である。図７は、双方向スイッチングデバイス１００に設けられる第１のソース配線１３１、第２のソース配線１３２、第１のソース電極２０ａ、第２のソース電極２０ｂ、第３のソース電極２０ｃ、第４のソース電極２０ｄのパターンレイアウトを示す。
図７には、第１のゲート電極パッド１５１、第２のゲート電極パッド１５２、第１のソース電極パッド１６１ａ、第１のソース電極パッド１６１ｂ、第２のソース電極パッド１６２ａ、第２のソース電極パッド１６２ｂも示す。
第１のソース配線１３１は、第１のソース電極２０ａに接続される。第２のソース配線１３２は、第２のソース電極２０ｂ、第３のソース電極２０ｃ、第４のソース電極２０ｄに接続される。
第１のソース配線１３１は、第１のソース電極パッド１６１ａ及び第１のソース電極パッド１６１ｂに電気的に接続される。第１のソース電極パッド１６１ａ及び第１のソース電極パッド１６１ｂは、第１のソース配線１３１を介して第１のソース電極２０ａに電気的に接続される。
第２のソース配線１３２は、第２のソース電極パッド１６２ａ、第２のソース電極パッド１６２ｂに電気的に接続される。第２のソース電極パッド１６２ａ、第２のソース電極パッド１６２ｂは、第２のソース配線１３２を介して第２のソース電極２０ｂ、第３のソース電極２０ｃ、第４のソース電極２０ｄに電気的に接続される。第２のソース配線１３２を介して第２のソース電極２０ｂ、第３のソース電極２０ｃ、第４のソース電極２０ｄは互いに電気的に接続される。
第１のソース配線１３１及び第２のソース配線１３２は、例えば、第１のソース電極２０ａ、第２のソース電極２０ｂ、第３のソース電極２０ｃ、第４のソース電極２０ｄと同一の材料で、同時に形成される。第１のソース配線１３１及び第２のソース配線１３２は、例えば、アルミニウムを含む金属である。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
２つのトレンチゲート型のＭＩＳＦＥＴをワンチップ化した双方向スイッチングデバイスでは、デバイスを高性能化するために、オン抵抗の低減が求められる。
図８は、比較形態の半導体装置のレイアウト図である。比較形態の半導体装置は、双方向スイッチングデバイス９００である。双方向スイッチングデバイス９００は、２つのトレンチゲート型のＭＩＳＦＥＴをワンチップ化した双方向スイッチングデバイスである。
双方向スイッチングデバイス９００は、第１のトランジスタ領域９０１と第２のトランジスタ領域９０２を備える。
双方向スイッチングデバイス９００は、第１のゲート電極パッド１５１、第２のゲート電極パッド１５２を備える。また、双方向スイッチングデバイス９００は、２つの第１のソース電極パッドを備える。すなわち、第１のソース電極パッド１６１ａ、第１のソース電極パッド１６１ｂを備える。また、双方向スイッチングデバイス９００は、２つの第２のソース電極パッドを備える。すなわち、第２のソース電極パッド１６２ａ、第２のソース電極パッド１６２ｂを備える。
双方向スイッチングデバイス９００は、第１のトランジスタ領域と第２のトランジスタ領域が、それぞれ１つずつである点で、第１の実施形態の双方向スイッチングデバイス１００と異なっている。
図９は、比較形態の半導体装置の模式断面図である。図９は、図８のＥＥ’断面である。ＥＥ’断面の構造は、図３で示した第１の実施形態のＡＡ’断面の構造と同様である。
双方向スイッチングデバイス９００は、半導体層１０、第１のソース電極９２０ａ、第２のソース電極９２０ｂ、ドレイン電極９２２を備える。
例えば、第１のトランジスタ領域９０１の第１のソース電極９２０ａから、第２のトランジスタ領域９０２の第２のソース電極９２０ｂに向かってオン電流が流れるとする。オン電流は、半導体層１０又はドレイン電極９２２を通って流れる。
第１のトランジスタ領域９０１と第２のトランジスタ領域９０２との境界付近の電流経路Ｘでは、電気抵抗が低くなるため大きな電流が流れる。一方、電気抵抗が高くなる電流経路Ｙや電流経路Ｚでは、流れる電流が小さくなる。
例えば、電流経路Ｙや電流経路Ｚの電気抵抗を下げるために、ドレイン電極９２２を厚くして、ドレイン電極９２２の電気抵抗を低くすることが考えられる。しかしながら、ドレイン電極９２２を厚くすることで、チップを個片化する際のダイシング加工が困難になり、半導体層１０にチッピングやクラックが入るおそれがある。また、ドレイン電極９２２を厚くすることで、製造コストが増大する。
第１の実施形態の双方向スイッチングデバイス１００では、第１のトランジスタ領域と第２のトランジスタ領域をそれぞれ３つに分割する。そして、分割された第１のトランジスタ領域と第２のトランジスタ領域が、市松パターンを備えるように配置される。
したがって、第１の実施形態の双方向スイッチングデバイス１００では、第１のトランジスタ領域と第２のトランジスタ領域との間の境界領域の長さの総和が、比較形態の双方向スイッチングデバイス９００の境界領域の長さの総和よりも長くなる。
ここで、境界領域とは、第１のトランジスタ領域と第２のトランジスタとの間に挟まれた領域である。そして、境界領域の長さとは、第１のトランジスタ領域と第２のトランジスタ領域とを結ぶ方向に対して直角方向の境界領域の長さである。例えば、図５では、第１の辺Ｓ１と、第２の辺Ｓ２とが、それぞれ境界領域の長さに対応する。
したがって、図９に示す電気抵抗の低い電流経路Ｘの電流経路全体に占める割合が高くなる。よって、双方向スイッチングデバイス１００のオン電流が増大する。言い換えれば、双方向スイッチングデバイス１００のオン抵抗が低減する。
以上、第１の実施形態によれば、オン抵抗の低減が可能な双方向スイッチングデバイス１００が実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第２の領域と対向する側の第１の領域の第１の辺と、第３の領域と対向する側の第１の領域の第２の辺との内、長い方の辺と第１のトレンチの伸長方向とのなす角度が、短い方の辺と第１のトレンチの伸長方向とのなす角度よりも大きい点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第２の実施形態の半導体装置は、双方向スイッチングデバイス２００である。
図１０は、第２の実施形態の半導体装置のレイアウト図である。図１０は、双方向スイッチングデバイス２００に設けられるトレンチのパターンレイアウトを示す。
図１０には、第１のゲート電極パッド１５１、第２のゲート電極パッド１５２、第１のソース電極パッド１６１ａ、第１のソース電極パッド１６１ｂ、第２のソース電極パッド１６２ａ、第２のソース電極パッド１６２ｂの位置も示す。
各トランジスタ領域のトレンチの伸長方向は、各トランジスタ領域の短辺に対して平行であり、長辺に対して垂直である。例えば、第１のトランジスタ領域１０１ａの第１のトレンチ２４ａの伸長方向は、第１のトランジスタ領域１０１ａの短辺に対して平行であり、長辺に対して垂直である。
第２のトランジスタ領域１０２ａ（第２の領域）と対向する側の第１のトランジスタ領域１０１ａ（第１の領域）の第１の辺（図１０中のＳ１）と、第２のトランジスタ領域１０２ｂ（第３の領域）と対向する側の第１のトランジスタ領域１０１ａの第２の辺（図１０中のＳ２）との内、長い方の辺と第１のトレンチ２４ａの伸長方向とのなす角度が、短い方の辺と第１のトレンチ２４ａの伸長方向とのなす角度よりも大きい。長い方の第１の辺Ｓ１と第１のトレンチ２４ａの伸長方向とのなす角度は９０度であり、短い方の第２の辺Ｓ２と第１のトレンチ２４ａの伸長方向とのなす角度は０度である。
例えば、第１のトランジスタ領域１０１ａと第２のトランジスタ領域１０２ａとの間に電流が流れる場合、電流は第１のトレンチ２４ａの伸長方向に沿って流れる。このため、２つの第１のトレンチ２４ａの間に挟まれたドリフト領域３２が、電流経路として機能する。
一方、第１のトランジスタ領域１０１ａと第２のトランジスタ領域１０２ｂとの間に電流が流れる場合、電流は第１のトレンチ２４ａの伸長方向に直交する方向に流れる。このため、２つの第１のトレンチ２４ａの間に挟まれたドリフト領域３２が、電流経路として機能しなくなる。
境界領域の長さが同じであれば、第１のトレンチ２４ａの伸長方向に沿って電流が流れる方が大きな電流を流すことができる。境界領域の長さは、例えば、図５、図１０における第１の辺Ｓ１又は第２の辺Ｓ２の長さである。双方向スイッチングデバイス２００では、第１の辺Ｓ１が第２の辺Ｓ２よりも長い。したがって、第１のトレンチ２４ａの伸長方向に沿って電流が流れる境界領域の長さ（Ｓ１）が、第１のトレンチ２４ａの伸長方向に直交する方向に電流が流れる境界領域の長さ（Ｓ２）よりも長い。
よって、双方向スイッチングデバイス２００のオン電流は、第１の実施形態の双方向スイッチングデバイス１００のオン電流より増大する。言い換えれば、双方向スイッチングデバイス２００のオン抵抗が低減する。
以上、第２の実施形態によれば、さらに、オン抵抗の低減が可能な双方向スイッチングデバイス２００が実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、第２の領域と対向する第１の領域の第１の辺と、第３の領域と対向する第１の領域の第２の辺との間の角度が９０度未満である点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第３の実施形態の半導体装置は、双方向スイッチングデバイス３００である。
図１１は、第３の実施形態の半導体装置のレイアウト図である。
双方向スイッチングデバイス３００は、４つの第１のトランジスタ領域を備える。すなわち、第１のトランジスタ領域１０１ａ（第１の領域）、第１のトランジスタ領域１０１ｂ、第１のトランジスタ領域１０１ｃ、第１のトランジスタ領域１０１ｄを備える。
双方向スイッチングデバイス１００は、４つの第２のトランジスタ領域を備える。すなわち、第２のトランジスタ領域１０２ａ（第２の領域）、第２のトランジスタ領域１０２ｂ（第３の領域）、第２のトランジスタ領域１０２ｃ（第４の領域）、第２のトランジスタ領域１０２ｄを備える。
例えば、第２のトランジスタ領域１０２ａは、第１の方向に第１のトランジスタ領域１０１ａと隣り合って設けられる。また、第２のトランジスタ領域１０２ｂは、第２の方向に第１のトランジスタ領域１０１ａと隣り合って設けられる。また、第２のトランジスタ領域１０２ｃは、第３の方向に第１のトランジスタ領域１０１ａと隣り合って設けられる。
第２のトランジスタ領域１０２ａ（第２の領域）と対向する側の第１のトランジスタ領域１０１ａ（第１の領域）の第１の辺（図１１中のＳ１）と、第２のトランジスタ領域１０２ｂ（第３の領域）と対向する側の第１のトランジスタ領域１０１ａの第２の辺（図１１中のＳ２）との間の角度（図１１中のθ）は９０度未満である。
第１の方向と第２の方向は交差する。例えば、第１の方向と第２の方向は直交しない。第３の方向は、第１の方向及び第２の方向と異なる。第１の方向と第３の方向は直交しない。
双方向スイッチングデバイス３００では、第１のトランジスタ領域と第２のトランジスタ領域が台形形状を備える。そして、台形形状のもっとも長い辺、すなわち斜辺が対向するように、第１のトランジスタ領域と第２のトランジスタ領域が配置される。
したがって、第１のトランジスタ領域と第２のトランジスタ領域との間の境界領域の長さが、第１の実施形態の双方向スイッチングデバイス１００よりも長くなる。よって、双方向スイッチングデバイス３００のオン電流は、第１の実施形態の双方向スイッチングデバイス１００のオン電流より増大する。
図１２は、第３の実施形態の半導体装置のレイアウト図である。図１２は、双方向スイッチングデバイス３００に設けられるトレンチのパターンレイアウトを示す。
図１２には、第１のゲート電極パッド１５１、第２のゲート電極パッド１５２、第１のソース電極パッド１６１ａ、第１のソース電極パッド１６１ｂ、第２のソース電極パッド１６２ａ、第２のソース電極パッド１６２ｂの位置も示す。
各トランジスタ領域のトレンチの伸長方向は、各トランジスタ領域の台形の下辺に対して平行であり、斜辺に対して傾斜している。例えば、第１のトランジスタ領域１０１ａの第１のトレンチ２４ａの伸長方向は、第１のトランジスタ領域１０１ａの台形の下辺に対して平行であり、斜辺に対して傾斜している。
第２のトランジスタ領域１０２ａ（第２の領域）と対向する側の第１のトランジスタ領域１０１ａ（第１の領域）の第１の辺（図１２中のＳ１）と、第２のトランジスタ領域１０２ｂ（第３の領域）と対向する側の第１のトランジスタ領域１０１ａの第２の辺（図１２中のＳ２）との内、長い方の辺と第１のトレンチ２４ａの伸長方向とのなす角度が、短い方の辺と第１のトレンチ２４ａの伸長方向とのなす角度よりも大きい。長い方の第１の辺Ｓ１と第１のトレンチ２４ａの伸長方向とのなす角度は０度より大きく、短い方の第２の辺Ｓ２と第１のトレンチ２４ａの伸長方向とのなす角度は０度である。
双方向スイッチングデバイス３００では、第１の辺Ｓ１が第２の辺Ｓ２よりも長い。したがって、第１のトレンチ２４ａの伸長方向に沿って電流が流れる境界領域の長さ（Ｓ１）が、第１のトレンチ２４ａの伸長方向に直交する方向に電流が流れる境界領域の長さ（Ｓ２）よりも長い。
よって、双方向スイッチングデバイス３００のオン電流は、増大する。言い換えれば、双方向スイッチングデバイス３００のオン抵抗が低減する。
以上、第３の実施形態によれば、さらに、オン抵抗の低減が可能な双方向スイッチングデバイス３００が実現できる。
第１ないし第３の実施形態では、電子をキャリアとするｎチャネル型ＭＩＳＦＥＴの場合を例に説明したが、ｎチャネル型ＭＩＳＦＥＴに代えて、ホールをキャリアとするｐチャネル型ＭＩＳＦＥＴを適用することが可能である。
また、第１の実施形態では、トレンチのパターンレイアウトが１方向に伸長するストライプパターンである場合を例に説明したが、トレンチのパターンレイアウトを網目状パターン、いわゆるハニカムパターンとすることも可能である。
また、第１ないし第３の実施形態では、第１のトランジスタ領域及び第２のトランジスタ領域を、それぞれ、３つ又は４つに分割する場合を例に説明したが、第１のトランジスタ領域及び第２のトランジスタ領域を、それぞれ、５つ以上に分割することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１０ａ 第１の部分
１０ｂ 第２の部分
１０ｃ 第３の部分
１０ｄ 第４の部分
２０ａ 第１のソース電極
２０ｂ 第２のソース電極
２０ｃ 第３のソース電極
２０ｄ 第４のソース電極
２２ ドレイン電極
２４ａ 第１のトレンチ
２４ｂ 第２のトレンチ
２４ｃ 第３のトレンチ
２４ｄ 第４のトレンチ
２６ａ 第１のゲート電極
２６ｂ 第２のゲート電極
２６ｃ 第３のゲート電極
２６ｄ 第４のゲート電極
１００ 双方向スイッチングデバイス（半導体装置）
１０１ａ 第１のトランジスタ領域（第１の領域）
１０２ａ 第２のトランジスタ領域（第２の領域）
１０２ｂ 第２のトランジスタ領域（第３の領域）
１０２ｃ 第２のトランジスタ領域（第４の領域）
１５１ 第１のゲート電極パッド
１５２ 第２のゲート電極パッド
２００ 双方向スイッチングデバイス（半導体装置）
３００ 双方向スイッチングデバイス（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面
Ｓ１ 第１の辺
Ｓ２ 第２の辺

Claims (7)

  1. 第１の面と第２の面を有する半導体層の第１の部分と、
    前記第１の部分に設けられた第１のトレンチと、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１の部分の前記第１の面の側に設けられた第１のソース電極と、
    前記第１の部分の前記第２の面の側に設けられたドレイン電極と、を備える第１の領域と、
    第１の方向に前記第１の領域と隣り合って設けられ、
    前記半導体層の第２の部分と、
    前記第２の部分に設けられた第２のトレンチと、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２の部分の前記第１の面の側に設けられた第２のソース電極と、
    前記第２の部分の前記第２の面の側に設けられた前記ドレイン電極と、を備える第２の領域と、
    前記第１の方向と交差する第２の方向に前記第１の領域と隣り合って設けられ、
    前記半導体層の第３の部分と、
    前記第３の部分に設けられた第３のトレンチと、
    前記第３のトレンチの中に設けられた第３のゲート電極と、
    前記第３の部分の前記第１の面の側に設けられた第３のソース電極と、
    前記第３の部分の前記第２の面の側に設けられた前記ドレイン電極と、を備える第３の領域と、
    前記第１のゲート電極に電気的に接続された第１のゲート電極パッドと、
    前記第２のゲート電極及び前記第３のゲート電極に電気的に接続された第２のゲート電極パッドと、
    を備える半導体装置。
  2. 前記第１の方向と前記第２の方向が直交する請求項１記載の半導体装置。
  3. 前記第２の領域と対向する側の前記第１の領域の第１の辺と、前記第３の領域と対向する側の前記第１の領域の第２の辺との内、長い方の辺と前記第１のトレンチの伸長方向とのなす角度が、短い方の辺と前記第１のトレンチの伸長方向とのなす角度よりも大きい請求項１又は請求項２記載の半導体装置。
  4. 前記第２のソース電極と前記第３のソース電極とが電気的に接続された請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１の方向及び前記第２の方向と異なる第３の方向に前記第１の領域と隣り合って設けられ、
    前記半導体層の第４の部分と、
    前記第４の部分に設けられた第４のトレンチと、
    前記第４のトレンチの中に設けられた第４のゲート電極と、
    前記第４の部分の前記第１の面に接する第４のソース電極と、
    前記第４の部分の前記第２の面の側に設けられた前記ドレイン電極と、を備える第４の領域を、
    更に備える請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１の方向と前記第２の方向が直交し、前記第１の方向と前記第３の方向が直交する請求項５記載の半導体装置。
  7. 前記第２の領域と対向する前記第１の領域の第１の辺と、前記第３の領域と対向する前記第１の領域の第２の辺との間の角度が９０度未満である請求項１ないし請求項６いずれか一項記載の半導体装置。
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