CN108461447A - 半导体器件和半导体器件的制造方法 - Google Patents

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Abstract

一种半导体器件和半导体器件的制造方法。半导体器件包括具有背表面和在平面图中为矩形的前表面的半导体衬底；第一MOSFET，具有第一栅电极、第一源极区和第一漏极区；第二MOSFET，具有第二栅电极、第二源极区和第二漏极区；前表面上方的耦合到第一源极区的第一源电极；前表面上方的耦合到第二源极区的第二源电极；前表面上方的耦合到第一栅电极的第一栅极线；前表面上方的耦合到第二栅电极的第二栅极线；背表面上方的耦合到第一漏极区和第二漏极区的公共漏电极，第一源电极在前表面的第一边、第二边、第三边和第四边处，平面图中，第二源电极被第一源电极围绕，第一源电极与第一MOSFET重叠，第二源电极与第二MOSFET重叠。

Description

半导体器件和半导体器件的制造方法
本申请是2013年5月29日提交的申请号为201310205688.2、发明名称为“半导体器件和半导体器件的制造方法”之申请的分案申请。
相关申请的交叉引用
本申请基于在2012年5月29日提交的日本专利申请No.2012-121503并且要求其优先权的权益，其公开通过引用以其整体被并入在此。
技术领域
本发明涉及半导体器件和半导体器件的制造方法。例如，本发明涉及包括绝缘栅型场效应晶体管的半导体器件及其制造方法，该绝缘栅型场效应晶体管具有垂直晶体管结构。
背景技术
用于锂离子(Li+)电池保护的CSP(芯片尺寸封装)型MOSFET(金属氧化物半导体场效应晶体管)(EFLIP：用于锂离子电池保护的生态倒装芯片MOSFET)的开发已经从过去开始在进行。作为像这样的MOSFET，已知在背表面上设置由金属板或金属膜构成的漏极电极的单芯片双类型MOSFET结构(日本未审查专利申请公布No.2008-109008(Yoshida)和用于专利申请的PCT国际公布No.2004-502293(Kinzer等)的公布的日语翻译)。
在Yoshida中公开的半导体器件中，通过使用在背表面上形成的公共漏极电极(未示出)在一个半导体衬底上封装两个MOSFET。在第一源极电极上，设置了连接到该第一源极电极的两个第一源极凸块电极。在第二源极电极上，设置了连接到该第二源极电极的两个第二源极凸块电极。
沿着芯片的短边布置该第一源极凸块电极和第二源极凸块电极。在第一源极凸块电极之间设置第一栅极凸块电极，并且在第二源极凸块电极之间设置第二栅极凸块电极。在具有像这样的结构的MOSFET中，在沿着芯片的短边的方向上形成电流路径，并且电流流过在背表面上设置的公共漏极电极。
而且，在Kinzer等中公开的半导体器件中，将芯片分区为四个区域，并且交错地布置FET 1和FET 2。FET 1和FET 2的每一个具有U形，并且FET 1和FET 2彼此接合。FET 1和2的栅极焊盘G1和G2在芯片的相对角处形成于它们各自的FET 1和2的区域内。
发明内容
本发明人已经发现下面的问题。在单芯片双类型MOSFET中，在这些源极电极之间的电阻RSS(导通)(以下称为“源极电极间电阻RSS(导通)”)被用作其性能的指标，并且已经期望减小该源极电极间电阻RSS(导通)。当该单芯片双类型MOSFET在导通状态中时，源极电极间电阻RSS(导通)包括芯片电阻R(芯片)、Al扩展电阻R(Al)和背表面电阻R(背面金属)。
在Yoshida中，通过在半导体衬底中在沿着芯片的短边的方向上形成水平方向电流路径来降低背表面电阻R(背面金属)。然而，在Yoshida中，因为需要增大芯片的长宽比，所以芯片大小变大。因此，有可能在封装容易度或封装可靠性上出现问题。
第一方面是通过下述方式获得的半导体器件：以如下方式将芯片分区为包括第一区域、第二区域和第三区域的三个区域，使得第二区域形成在第一和第三区域之间；在第一区域和第三区域中形成第一MOSFET；在第二区域中形成第二MOSFET；并且，在芯片的背表面上形成公共漏极电极。
根据该方面，有可能提供能够在不增大芯片大小的情况下减小源极电极间电阻RSS(导通)的半导体器件。
附图说明
通过下面结合附图描述特定实施例，上面和其他方面、优点和特征将更清楚，在附图中：
图1示出根据第一实施例的半导体器件的配置；
图2示出在图1中所示的半导体器件的栅极线的配置示例；
图3是示出在沿着在图2中的线III-III所取的截面中的结构示例和电流路径的示意图；
图4是示出在根据第一实施例的半导体器件中的电流路径的示意图；
图5示出了根据第二实施例半导体器件的配置；
图6示出在图5中所示的半导体器件的栅极线的配置示例；
图7是沿着在图5中的线VI-VI所取的截面；
图8是沿着在图5中的线VII-VII所取的截面；
图9是沿着在图5中的线VIII-VIII所取的截面；
图10示出根据第二实施例的半导体器件的栅极线的另一个配置示例；
图11示出根据第三实施例的半导体器件的配置；
图12示出在图11中所示的半导体器件的栅极线的配置示例；
图13示出根据第四实施例的半导体器件的配置；
图14示出在图13中所示的半导体器件的栅极线的配置示例；
图15示出根据第五实施例的半导体器件的配置；
图16示出在图15中所示的半导体器件的栅极线的配置示例；
图17示出根据第六实施例的半导体器件的配置；
图18示出在图17中所示的半导体器件的栅极线的配置示例；
图19示出根据第七实施例的半导体器件的另一种配置；
图20示出在图19中所示的半导体器件的栅极线的配置示例；
图21示出比较示例的配置；以及
图22是示出在图21中所示的比较示例中的电流路径的示意图。
具体实施方式
以下参考附图来详细描述根据该方面的实施例。注意，为了说明实施例，贯穿所有附图，向具有相同功能的部件分配相同的符号，并且省略重复的说明。而且，实施例不是彼此不相关的，除非另外指定。即，它们以下述方式相关：一个实施例是另一个实施例的一部分或全部的修改示例、详细示例或补充示例。
根据实施例的半导体器件涉及在背表面上包括公共漏极电极的单芯片双类型MOSFET。MOSFET中的一个被划分为两个区域，并且另一个MOSFET被设置为使得被夹在该一个MOSFET的两个被划分的区域之间。结果，改善了有效长宽比，而不增大芯片的整体长宽比，并且因此使得有可能减小源极电极间电阻RSS(导通)。
第一实施例
以下参考图1来描述根据第一实施例的半导体器件的配置。图1示出根据第一实施例的半导体器件10的配置。如图1中所示，半导体器件10包括芯片11、栅极线12、栅极焊盘G1和G2与源极焊盘S1和S2。在这个实施例中，芯片11具有矩形。而且，将短边方向定义为“x方向”，将长边方向定义为“y方向”，并且，将高度方向定义为“z方向”。注意，贯穿附图，也以相同的方式定义方向。
芯片11被分区为包括第一区域11a、第二区域11b和第三区域11c的三个区域。第一区域11a、第二区域11b和第三区域11c以此顺序被沿着x方向设置。即，在第一区域11a和第三区域11c之间设置第二区域11b。即，在第一区域11a和第三区域11c之间夹着第二区域11b。
在第一区域11a和第三区域11c中形成第一MOSFET(以下称为“MOS1”)。即，将MOS1划分为两个区域。在第二区域11b中形成与第一MOSFET不同的第二MOSFET(以下称为“MOS2”)。即，MOS2被设置为使得被夹在被划分为两个区域的MOS1之间。
在第一区域11a和第三区域11c的每一个中设置了两个源极焊盘S1。这些源极焊盘S1电连接到MOS1。在第一区域11a和第三区域11c的每一个中的两个源极焊盘S1之间设置电连接到MOS1的栅极焊盘G1。
在第二区域11b中设置了电连接到MOS2的两个源极焊盘S2。在两个源极焊盘S2之间设置了电连接到MOS2的栅极焊盘G2。栅极焊盘G1和G2连接到相应的栅极线12。栅极线12被设置为使得围绕被划分为两个区域的MOS1和MOS2中的每一个。
图2示出在图1中所示的根据第一实施例的半导体器件的栅极线的配置的示例。栅极线12包括第一栅极线12a、第二栅极线12b和EQR(等电势环)线12c。
第一栅极线12a是环形线，其中的每一条围绕第一区域11a和第三区域11c的相应的一个。第一区域11a和第三区域11c中的每一个的栅极焊盘G1连接到第一栅极线12a的相应的一个。栅极焊盘G1中的的每一个通过相应的第一栅极线12a接线到芯片11的***区域。
第二栅极线12b是围绕第二区域11b的环形线。栅极焊盘G2连接到第二栅极线12b。栅极焊盘G2通过第二栅极线12b接线到芯片11的***区域。第一栅极线12a和第二栅极线12b被设置为以便减小栅极电阻，并且也被称为“栅极指”。
EQR线12c是环形线，其被设置为使得围绕第一区域11a、第二区域11b和第三区域11c的全部。通过将EQR线12c保持在漏极电势，抑制耗尽层的扩展使得耗尽层未到达芯片的边缘，并且因此使得有可能保持在芯片边缘处的耐压。注意，EQR线12c不控制MOS1或MOS2导通/截止。如此一来，如果耐压足够，则可以省略EQR线12c。
在第一区域11a和第三区域11c中的每一个中，在位于源极焊盘S1下面的层中设置第一源极电极13a。在第二区域11b中，在位于源极焊盘S2下面的层中设置第二源极电极13b。
第一栅极线12a、第二栅极线12b、EQR线12c、第一源极电极13a和第二源极电极13b等中的每一个是铝线层，并且通过溅射、镀覆、CVD或类似的技术形成。注意，诸如Cu的具有比铝低的电阻的金属或合金或诸如被以高浓度掺杂杂质的多晶硅的半导体可以被用作铝线层的替代品。可以通过镀覆或类似的技术来形成包括源极焊盘S1和S2与栅极焊盘G1和G2的焊盘部分。
在芯片11的背表面上设置漏极电极(在图1和2中未示出)。这个漏极电极用于MOS1和MOS2两者。以下参考图3描述半导体器件10的截面结构和源极电极间电阻RSS(导通)。图3是示出在沿着在图2中的线III-III所取的截面中的装置结构和电流路径的示例的示意图。
如图3中所示，半导体器件10进一步包括半导体衬底14、外延层15、第二导电型扩散层16、第一导电型扩散层17、漏极电极18和垂直晶体管结构19。
半导体衬底14例如是通常由Si制成的半导体衬底。通过晶体生长来形成半导体衬底14。然而，半导体衬底14不限于由Si制成的半导体衬底。即，半导体衬底14可以由诸如GaN、SiC、InP和GaAs的化合物半导体制成或可以由它们的固溶体制成。
在第一导电型半导体衬底14的前表面上，在z方向上连续地堆叠了第一导电型外延层15、第二导电型扩散层16和第一导电型扩散层17。注意，当第一导电层是n层时，第二导电类型是p层，或者反之亦然。
通过使用扩展、离子注入或类似的技术与晶体生长一起形成外延层15。通过向外延层15内的离子注入和扩散或者通过类似的技术，形成第二导电型扩散层16和第一导电型扩散层17中的每一个。
在第一导电型扩散层17、第二导电型扩散层16和外延层15中，形成从第一导电型扩散层17向外延层15延伸的多个栅极沟槽。而且，在这个区域中形成垂直晶体管结构19。
在栅极沟槽中，形成栅极绝缘膜、通常由多晶硅等构成的栅极电极和层间绝缘膜(未示出)。而且，第一导电型扩散层17作为源极区域，并且第二导电型扩散层16作为沟道区域(也称为“基极区域”)。而且，第一导电型半导体衬底14和外延层15作为漏极区域。
在第一区域11a和第三区域11c中的每一个中，上述的第一源极电极13a形成在第一导电型扩散层17的形成垂直晶体管结构19的区域上。在第二区域11b中，第二源极电极13b形成在第一导电型扩散层17的形成垂直晶体管结构19的区域上面。
源极焊盘S1形成在第一源极电极13a上，并且源极焊盘S2形成在第二源极电极13b上面。诸如金属膜的漏极电极18被设置在半导体衬底14的背表面上面。
第一栅极线12a分别被设置在第一源极电极13a外部。EQR线12c被布置在芯片的最外侧。第二栅极线12b和第一栅极线12a被设置在第一源极电极13a和第二源极电极13b之间。从第二源极电极13b看，第二栅极线12b和第一栅极线12a以此顺序布置。
在图3中，如通过虚线绘制的箭头所示，以下述方式形成电流路径：电流从源极焊盘S1通过在背表面上设置的漏极电极18向源极焊盘S2流动。源极电极间电阻RSS(导通)包括：在第一和第二源极电极13a和13b中的Al扩展电阻R(Al)；包括垂直晶体管结构19等的芯片11的芯片电阻R(芯片)；与在漏极电极18中的背表面电阻R(背面金属)。
漏极电极18优选地包括Ti-Ag或Ti-Ni-Ag金属堆叠结构或Ti-Au或Ti-Ni-Au金属堆叠结构。特别地，因为根据实施例，背表面金属电阻显著地影响在MOSFET中的RSS(导通)，所以背表面金属结构的薄层电阻优选地等于或小于50mΩ/sq。更优选地，薄层电阻等于或小于30mΩ/sq。
注意，垂直晶体管结构19可以是UMOS(U型金属氧化物半导体)结构或DMOS(双扩散金属氧化物半导体)结构，其具有下述结构：该结构允许电流在与设置在芯片的前表面上的第一源极电极13a和第二源极电极13b和设置在背表面上的漏极电极18垂直的方向上流动。
如上所述，在第一实施例中，MOS2被设置在MOS1的两个所划分的区域之间。利用像这样的配置，如由在图3中的通过虚线绘制的箭头所示，电流方向是沿着短边的x方向，即，从相应的源极焊盘S1向源极焊盘S2的方向。而且，电流的宽度在每一个区域(第一区域11a、第二区域11b和第三区域11c)延伸的方向(y方向)。
结果，不必改变芯片形状，以便增大芯片的整体长宽比。而且，有可能增大实质上的长宽比，并且减小源极电极间电阻RSS(导通)，特别是背表面电阻R(背面金属)。
通常，在单芯片双类型半导体器件中，MOS1的大小等于MOS2的大小，以便平衡每一个MOSFET的驱动能力。然而，在第一实施例中，在MOS1中设置两个栅极焊盘G1的同时，仅在MOS2中设置一个栅极焊盘G2。
因为设置栅极焊盘的区域是作为有源单元的无效区域，所以MOS2的驱动能力变得大于MOS1的驱动能力。而且，当与具有以相同芯片大小中的一个MOS1和一个MOS2的单芯片双类型半导体器件相比较时，因为在x方向上划分源极电极区域，可以减小在x方向上扩散的电流的平均扩散路径，如下所述。因此，MOS2的驱动能力提高。
图4是在图3中所示的MOS1/MOS2/MOS1的布置中的最长电流路径的示意图。而且，图22示出在将芯片划分为两个区域并且所划分的区域分别被用作MOS1和MOS2的比较示例中的最长电流路径的示意图。在图22中，向与图4中的部件相同的部件分配相同的符号。通过在图4和22中的每一个中的粗体虚线箭头来指示最长电流路径。
如图4中所示，因为在MOS1/MOS2/MOS1的布置中，电流从位于两侧上的MOS1流入中央的MOS2，所以最长电流路径具有从MOS1的芯片边缘侧上的端部至MOS2的中心的距离。
与此相反，在图22中的比较例示中的MOS1/MOS2的布置中，最长电流路径具有从在MOS1的芯片边缘侧上的端部至在MOS2的芯片边缘侧上的端部的距离。因此，比较示例的最长电流路径比根据第一实施例的布置的最长电流路径长。即，在该比较示例中的MOS1/MOS2的布置中，即使当芯片的整体长宽比增大时，也出现源自最长路径增大的损失。
因此，在第一实施例中，有可能使得MOS2的大小小于MOS1的总大小，以便平衡MOS1和MOS2的驱动能力。即，MOS1的总大小大于MOS2的大小。结果，可以更进一步减小芯片大小。
而且，因为在每一个区域中设置栅极焊盘，所以可以单独地控制每一个MOS。而且，在两个源极焊盘S1之间设置栅极焊盘G1，并且在两个源极焊盘S2之间设置栅极焊盘G2。即，因为在中心设置栅极焊盘G1和G2，所以有可能减少因为由芯片11的弯曲引起的物理应力导致的有缺陷连接的出现，并且由此减少故障的出现。
顺便提及，当芯片被进一步分区，例如被分区为四个区域并且由此将晶体管布置为“MOS1/MOS2/MOS1/MOS2”时，如果芯片具有相同的芯片大小，则最长电流路径变得比在将芯片分区为“MOS1/MOS2/MOS1”的三个区域的情况短。因此，假定与被划分为三个区域的情况相比较，在划分为四个区域的情况下减小了源自最长电流路径的长度的损失。
然而，虽然在MOS1和MOS2之间的元件隔离区域(即，无效区域)的数量在被划分为三个区域的情况下为2，但是元件隔离区域在划分为四个区域的情况下为3。因此，与被划分为三个区域相比较，有效单元面积的比率在被划分为四个区域的情况下减小。因此，当芯片大小相同时，与划分为三个区域相比较，驱动能力在划分为四个区域的情况下更小。
最长电流路径的长度和有效单元面积的比率相对于划分数量具有折中关系。芯片大小变得越小，则与由最长电流路径的长度对于驱动能力的影响相比较，由有效单元面积对于驱动能力的影响越大。即，芯片大小变得越小，则与在划分为四个区域时的驱动能力相比较，在划分为三个区域时的驱动能力变得越大。
而且，在被划分为四个区域的情况下，需要对于MOS1/MOS2/MOS1/MOS2中的每一个设置源极焊盘。结果，在沿着一个方向以一行布置四个源极焊盘。芯片大小变得越小，则源极焊盘的大小变得越小。因此，在电路板侧上的焊盘和线在大小上也需要减小。结果，与划分为三个区域相比较，在电路板上安装芯片变得更难。而且，因为与划分为三个部分相比较，在划分为四个区域时焊盘的总数增大，所以存在有缺陷焊盘连接出现频率增大的担心。因此，划分为三个区域在封装容易度、生产率和成本上比划分为四个部分更好。如上所述，划分为三个区域比划分为两个区域或划分为四个区域更好。
第二实施例
以下参考图5来描述根据第二实施例的半导体器件的配置。图5示出根据第二实施例的半导体器件10A的配置。在图5中，向与在上面的说明中的部件相同的部件分配相同的符号，并且根据情况省略它们的说明。
在根据这个实施例的半导体器件中，封装两个MOSFET，即，第一MOSFET MOS1和第二MOSFET MOS2。因此，需要至少两个栅极焊盘来驱动这些MOSFET。在第一实施例中，说明在每一个被分区的区域中设置栅极焊盘的示例。
然而，因为设置栅极焊盘的区域变为用于源极电极间电阻RSS(导通)的无效区域，所以期望减少栅极焊盘的数量。因此，本申请的发明人已经设计了一种用于减少栅极焊盘的数量的技术。在第二实施例中，去除驱动被划分为两个区域的MOS1的栅极焊盘G1中的一个。此外，在去除了栅极焊盘G1的区域中设置驱动MOS2的栅极焊盘G2。
如图5中所示，与第一实施例类似，将芯片11分区为包括第一区域11a、第二区域11b和第三区域11c的三个区域。而且，在第一区域11a和第三区域11c之间设置第二区域11b。在第一区域11a和第三区域11c中形成MOS1，并且在第二区域11b中形成MOS2。
在第一区域11a中，在两个源极焊盘S1之间设置电连接到MOS1的栅极焊盘G1。在第三区域11c中，在两个源极焊盘S1之间设置电连接到MOS2的栅极焊盘G2。即，将栅极焊盘G1和G2布置为使得关于***在其间的第二区域11b相对。在第二区域11b中，在两个源极焊盘S2之间不设置栅极焊盘。
通过如上所述分别在设置在第二区域11b外部的第一区域11a和第三区域11c中设置栅极焊盘G1和G2，有可能使得封装更容易。而且，通过相对于芯片11的中线(第二区域11b的中线)对称地设置栅极焊盘G1和G2与源极焊盘S1，有可能减小当安装芯片时因为弯曲等引起的物理应力，并且由此保证封装可靠性。
以下参考图6来描述在图5中所示的根据第二实施例的半导体器件的(一条或多条)栅极线的配置。图6示出根据第二实施例的半导体器件10A的(一条或多条)栅极线的配置的示例。如图6中所示，第二栅极线12b被设置为使得围绕第二区域11b。在第三区域11c中设置的栅极焊盘G2连接到第二栅极线12b。
栅极线12a被设置为使得围绕第一区域11a和第三区域11c中的每一个。而且，在第二区域11b中，第一栅极线12a在第二栅极线12b外部的区域中从第一区域11a向第三区域11c延伸。
即，在第二栅极线12b外部的区域中，围绕第一区域11a的第一栅极线12a连接到围绕第三区域11c的第一栅极线12a。因此，通过第一栅极线12a围绕第二栅极线12b。注意，被设置为使得围绕第三区域11c的第一栅极线12a的一部分打开。
在这个打开的部分中，形成将第二栅极线12b与栅极焊盘G2连接的线。在第一区域11a中设置的栅极焊盘G1连接到第一栅极线12a。EQR线12c被设置为使得围绕第一区域11a、第二区域11b和第三区域11c的全部。尽管如此，如果耐压足够，则可以省略EQR线12c。
以下参考图7至9来描述半导体器件10A的截面结构。图7至9分别是图6的VI-VI截面、VII-VII截面和VIII-VIII截面。注意，因为图7是设置了源极焊盘S1和S2的区域的截面并且与图3相同，所以省略其说明。
图8是如下区域的截面：在该区域中，在每一个区域中，不设置源极焊盘S1和S2与栅极焊盘G1和G2中的任何一个。不在第一源极电极13a和第二源极电极13b上面设置在图6中所示的源极焊盘S1和S2。其他配置类似于在图3中所示的配置，并且因此省略其说明。
图9是设置了栅极焊盘G1和G2的区域的截面。如图9中所示，在第一区域11a中，在第一源极电极13a之间设置包括氧化膜20、栅极电极21和栅极焊盘G1的堆叠体。同时，在第三区域11c中，在第一源极电极13a之间设置包括氧化膜20、栅极电极21和栅极焊盘G2的堆叠体。在这些区域中，在位于第一源极电极13a下面的层中设置垂直晶体管结构19。在第二区域11b中，在位于设置了半导体器件10的第一导电型扩散层17的区域上面的层中设置第二源极电极13b。
在第二实施例中，类似于第一实施例，在MOS1的两个所划分的区域之间设置MOS2。结果，有可能增大实质上的长宽比，并且减小源极电极间电阻RSS(导通)。而且，在第二实施例中，在MOS1的所划分的区域中的一个中设置用于驱动MOS1的栅极焊盘G1，并且在MOS1的所划分的区域中的另一个中设置用于驱动MOS2的栅极焊盘G2。
以这种方式，虽然MOS1被划分为两个区域并且因此在芯片11中总共存在三个区域，但是栅极焊盘的数量可以被减少为两个。以这种方式，有可能减少设置(一个或多个)栅极焊盘的区域，并且由此更进一步减小源极电极间电阻RSS(导通)。
通常，在单芯片双类型半导体器件中，MOS1的大小等于MOS2的大小，以便平衡每一个MOS的驱动能力。然而，在本实施例中，虽然在构成MOS1的第一区域11a和第三区域11c中设置两个栅极焊盘(栅极焊盘G1和G2)，但是不在构成MOS2的第二区域11b中设置栅极焊盘。
因为设置了栅极焊盘的区域是作为有源单元的无效区域，所以MOS2的驱动能力变得大于MOS1的驱动能力。而且，当具有以相同芯片大小的一个MOS1和一个MOS2的单芯片双类型半导体器件相比较时，因为在x方向上划分源极电极区域，可以减小在x方向上扩散的电流的平均扩散路径。因此，MOS2的驱动能力提高。因此，有可能使得MOS2的大小小于MOS1的总大小，以便平衡MOS1和MOS2的驱动能力。即，MOS1的总大小大于MOS2的大小。
而且，在第一区域11a中，在两个源极焊盘S1之间设置栅极焊盘G1，并且在第三区域11c中，在两个源极焊盘S1之间设置栅极焊盘G2。即，因为在中心设置栅极焊盘G1和G2，所以有可能减少因为由芯片11的弯曲引起的物理应力导致的有缺陷的连接的出现，并且由此减少故障的出现。
而且，通过在位于MOS2外部的MOS1的区域中设置夹在两个MOS1之间的MOS2的栅极焊盘G2，可以在芯片的***区域中设置所有焊盘，即，源极焊盘S1和S2与栅极焊盘G1和G2。结果，在电路板上的线的布局变得比用于在第一实施例的焊盘布置的布局更容易。
即，在第一实施例中，用于在电路板侧上接线的中心栅极焊盘G2的线需要被接线为以便在两个焊盘之间通过，或者需要通过使用多层布线来被接线。与此相反，在这个实施例中，因为在芯片的***区域中布置所有焊盘，所以可以在芯片外部设置在电路板侧上的线。因此，可以容易地制作使用单层布线的布局。
以下参考图10来描述根据第二实施例的半导体器件的另一个示例。在图10中所示的半导体器件10B中，在第二区域11b中的两个源极焊盘S2之间设置另外的源极焊盘S2。在栅极焊盘G1和G2之间设置该源极焊盘S2。另一种配置类似于在图6中所示的示例中的配置，并且因此，省略其说明。因为可以在用于MOS2的栅极焊盘G1和G2之间的空间中设置额外的栅极焊盘S2，所以可以更进一步地减小源极电极间电阻RSS(导通)。
而且，在中心MOS2中，在纵向上以一行布置多个源极焊盘S2。这些源极焊盘S2在同一电势处。即，因为需要在电路板中沿着MOS2的纵向设置仅一条线以便连接多个源极焊盘S2，所以可以像在图5和6的情况容易地制作使用单层布线的布局。
第三实施例
以下参考图11来描述根据第三实施例的半导体器件的配置。图11示出根据第三实施例的半导体器件10C的配置。根据第三实施例的半导体器件10C与根据第二实施例的半导体器件10A的不同在于：部分地连接第一区域11a和第三区域11c。在图11中，向与在上面的说明中的部件相同的部件分配相同的符号，并且根据情况省略它们的说明。
如图11中所述，以使得其长边对齐的方式按顺序设置第一区域11a、第二区域11b和第三区域11c。第一区域11a和第三区域11c在半导体器件10C的短边侧中的一个上彼此连接。即，从第一区域11a向第三区域11c连续地形成设置在MOS1中的第一源极电极13a。即，在平面图中以U形形成MOS1，并且在U形内形成MOS2。
以下参考图12描述在图11中所示的根据第三实施例的半导体器件的(一条或多条)栅极线的配置。图12示出根据第三实施例的半导体器件10C的(一条或多条)栅极线的配置的示例。如图12中所示，第二栅极线12b被设置为以便围绕第二区域11b。设置在第三区域11c中的栅极焊盘G2连接到第二栅极线12b。
以U形来形成MOS1。沿着U形MOS1的边界设置第一栅极线12a。而且，在U形的打开侧上，第一栅极线12a在第二栅极线12b的外部从第一区域11a向第三区域11c延伸。第二栅极线12b被第一栅极线12a围绕。
注意，位于第二区域11b和第三区域11c之间的第一栅极线12a的一部分打开。在这个打开部分中，形成将第二栅极线12b与栅极焊盘G2连接的线。在第一区域11a中设置的栅极焊盘G1连接到第一栅极线12a。
EQR线12c被设置为使得围绕第一区域11a、第二区域11b和第三区域11c全部。因此，在第二区域11b中，在U形的打开侧上从第二区域11b向芯片11的***区域按顺序设置第二栅极线12b、第一栅极线12a和EQR线12c。而且，在U形的关闭侧上设置第二栅极线12b、两条第一栅极线12a和EQR线12c。尽管如此，如果耐压足够，则可以省略EQR线12c。
利用该配置，可以增大在MOS1和MOS2之间的界面的长度，并且因此可以虚假地增大长宽比。因此，可以更进一步减小背表面电阻R(背面金属)。而且，类似于第二实施例，因为可以在芯片的***区域中设置所有的焊盘，所以可以在芯片外部设置在电路板侧上的线。因此，可以容易地制作使用单层布线的布局。
而且，类似于在图10中所示的MOS2，也可以在图11或12中所示的MOS2中的两个源极焊盘S2之间设置第三源极焊盘S2。在该情况下，因为需要在电路板中沿着MOS2的纵向设置仅一条线以便连接多个源极焊盘S2，所以可以像在图5和6的情况容易地制作使用单层布线的布局。
第四实施例
以下参考图13描述根据第四实施例的半导体器件的配置。图13示出根据第四实施例的半导体器件10D的配置。半导体器件10D与根据第三实施例的半导体器件10C的不同在于：第一区域11a和第三区域11c被设置为以便围绕第二区域11b。在图13中，向与在上面的说明中的部件相同的部件分配相同的符号，并且根据情况省略它们的说明。
如图13中所示，以使得其长边对齐的方式按顺序设置第一区域11a、第二区域11b和第三区域11c。第一区域11a和第三区域11c在半导体器件10D的短边侧两者上彼此连接。即，从第一区域11a向第三区域11c连续地形成在MOS1中设置的第一源极电极13a。即，在平面图中，以矩形框形状形成MOS1，并且在矩形框形状内形成MOS2。即，MOS2完全被MOS1围绕。
以下参考图14来描述在图13中所示的根据第四实施例的半导体器件的(一条或多条)栅极线的配置。图14示出根据第四实施例的半导体器件10D的(一条或多条)栅极线的配置的示例。如图14中所示，设置第二栅极线12b使得围绕第二区域11b。在第三区域11c中设置的栅极焊盘G2连接到第二栅极线12b。
以矩形框形状来形成MOS1。沿着矩形框形状的MOS1的边界来设置第一栅极线12a。注意，位于第二区域11b和第三区域11c之间的第一栅极线12a的一部分打开。即，第一栅极线12a包括一条环形线和设置在该一条环形线内的部分环形线。在内部第一栅极线12a的打开部分中，形成将第二栅极线12b与栅极焊盘G2连接的线。在第一区域11a中设置的栅极焊盘G1连接到第一栅极线12a。
外部第一栅极线12a通过位于栅极沟槽(未示出)中的栅极电极电连接到内部第一栅极线12a。换句话说，环形第一栅极线12a和部分环形的第一栅极线12a经由栅极沟槽彼此电连接。利用该布置，MOS1的源极电极不被第一栅极线12a和第二栅极线12b划分，并且因此可以形成为一个源极电极。
EQR线12c被设置为使得围绕第一区域11a、第二区域11b和第三区域11c的全部。因此，在半导体器件10D中，从芯片11的内侧向外侧设置环形第二栅极线12b、具有打开部分的部分环形线、环形第一栅极线12a和环形EQR线12c。尽管如此，如果耐压足够，则可以省略EQR线12c。
利用该配置，与第三实施例相比较，可以更进一步增大在MOS1和MOS2之间的界面的长度，并且因此，可以虚假地增大长宽比。因此，可以更进一步减小背表面电阻R(背面金属)。而且，类似于第二实施例，因为可以在芯片的***区域中设置所有焊盘，所以可以在芯片外部设置在电路板侧上的线。因此，可以容易地制作使用单层布线的布局。
而且，类似于在图10中所示的MOS2，也可以在图13或14中所示的MOS2中的两个源极焊盘S2之间设置第三源极焊盘S2。在该情况下，因为需要在电路板中沿着MOS2的纵向设置仅一条线以便连接多个源极焊盘S2，所以可以像在图5和6的情况容易地制作使用单层布线的布局。
第五实施例
以下参考图15来说明根据第五实施例的半导体器件的配置。图15示出根据第五实施例的半导体器件10E的配置。半导体器件10E与根据第四实施例的半导体器件10D的不同在于栅极焊盘G1和G2的位置。在图15中，向与在上面的说明中的部件相同的部件分配相同的符号，并且根据情况省略它们的说明。
在半导体器件10E中，在第一区域11a中的短边侧中的一个附近设置栅极焊盘G1。而且，在第三区域11c中，在其上设置了栅极焊盘G1的一侧上设置栅极焊盘G2。
在第一区域11a和第三区域11c中的每一个中设置两个源极焊盘。在每一个区域中，该两个源极焊盘被彼此并排地布置。即，在第一区域11a中，源极焊盘S1中的一个被设置为使得被夹在栅极焊盘G1和另一个源极焊盘S1之间。而且，在第三区域11c中，源极焊盘S1中的一个被设置为使得被夹在栅极焊盘G2和另一个源极焊盘S1之间。通过以这种方式在芯片的同一端部附近形成栅极焊盘G1和G2两者，有可能使得封装更容易。
图16示出在图15中所示的根据第五实施例的半导体器件10E的(一条或多条)栅极线的配置的示例。如在图16中所示，在半导体器件10E中的栅极线12的配置与在根据第四实施例的半导体器件10D中的栅极线12的配置大体相同。
注意在图16中所示的示例中，在第二区域11b和在第一区域11a和第三区域11c之间的连接部分之间设置的第一栅极线12a的下侧的一部分打开。在该打开部分中，形成将第二栅极线12b与栅极焊盘G2连接的线。外部第一栅极线12a通过位于栅极沟槽(未示出)中的栅极电极电连接到内部第一栅极线12a。利用该配置，MOS1的源极电极13a不被第一栅极线12a和第二栅极线12b划分，并且因此可以形成为一个源极电极。
利用该布置，与第三实施例相比较，可以更进一步增大在MOS1和MOS2之间的界面的长度。因此，可以更进一步减小背表面电阻R(背面金属)。而且，类似于第二实施例，因为可以在芯片的***区域中设置所有的焊盘，所以可以在芯片外部设置电路板侧上的线。因此，可以容易地制作使用单层布线的布局。而且，类似于在图10中所示的MOS2，也可以在图15或16中所示的MOS2中的两个源极焊盘S2之间设置第三源极焊盘S2。在该情况下，因为需要在电路板中沿着MOS2的纵向设置仅一条线以便连接多个源极焊盘S2，所以可以像在图5和6的情况容易地制作使用单层布线的布局。
第六实施例
以下参考图17和18来说明根据第六实施例的半导体器件的配置。图17示出根据第六实施例的半导体器件10F的配置。图18示出在图17中所示的半导体器件10F的(一条或多条)栅极线的配置示例。在图17和18中，向与在上面的说明中的部件相同的部件分配相同的符号，并且根据情况省略它们的说明。
如上所述，在上面的实施例中，可以使得所划分的MOS1的有效单元面积的和大于MOS2的有效单元面积的和。然而，可以取决于芯片的制造工艺和/或长宽比来改变这个面积比。
在计算机模拟中，当芯片的长宽比低(在芯片的x方向上的边比在y方向上的边长)时，当在对于封装施加的限制下以规则间隔设置焊盘时，MOS1的大小变得比MOS2的大小足够大。因此，存在其中需要调整MOS2的大小的情况。
在第六实施例中，为了调整MOS2的大小，第二区域11b被形成为使得第二区域11b的部分突出到第一区域11a侧和第三区域11c侧。在图17中所示的示例中，第一区域11a被设置在芯片11的左下角中，并且第三区域11c被设置在右上角中。因此，第二区域11b被形成为在平面图中大体以翻转S形。注意，源极焊盘S1和S2与栅极焊盘G1和G2的布置类似于第二实施例的布置，并且因此省略其说明。
如图18中所示，沿着第二区域11b的轮廓设置第二栅极线12b。即，形成第二栅极线12b使得沿着翻转S形第二区域11b的边界设置。而且，栅极线12a被设置为使得围绕第一区域11a和第三区域11c中的每一个。第一区域11a的第一栅极线12a和第三区域11c的第一栅极线12a彼此连接。注意，第三区域11c的第一栅极线12a的一部分打开使得形成将第二栅极线12b与栅极焊盘G2连接的线。而且，EQR线12c围绕第一区域11a、第二区域11b和第三区域11c的全部。利用像这样的配置，有可能减小源极电极间电阻RSS(导通)。而且，类似于第二实施例，因为可以在芯片的***区域中设置所有的焊盘，所以可以在芯片外部设置在电路板侧上的线。因此，可以容易地制作使用单层布线的布局。尽管如此，如果耐压足够，则可以省略EQR线12c。
而且，类似于在图10中所示的MOS2，也可以在图17或18中所示的MOS2中在两个源极焊盘S2之间设置第三源极焊盘S2。在该情况下，因为需要在电路板中沿着MOS2的纵向设置仅一条线以便连接多个源极焊盘S2，所以可以像在图5和6的情况容易地制作使用单层布线的布局。
第七实施例
以下参考图19和20说明根据第七实施例的半导体器件的配置。图19示出根据第七实施例的半导体器件10G的配置。图20示出在图19中所示的半导体器件10G的(一条或多条)栅极线的配置示例。
在图19和20中，向与上述说明中的部件相同的部件分配相同的符号，并且根据情况省略它们的说明。在第七实施例中，类似于第六实施例，第二区域11b被形成为使得第二区域11b的端部突出到第一区域11a侧和第三区域11c侧，以便调整MOS2的大小。
在图19中所示的示例中，以下述方式形成第二区域11b：使得第二区域11b在对角方向上向在芯片11的两个短边侧上的第一区域11a侧和第三区域11c侧扩展。注意，源极焊盘S1和S2与栅极焊盘G1和G2的布置类似于第二实施例的布置，并且因此省略其说明。
如图20中所示，第二栅极线12b被设置为使得沿着第二区域11b的轮廓在对角方向上向第一区域11a侧和第三区域11c侧扩展。而且，沿着第二栅极线12b设置栅极线12a，以便围绕第一区域11a和第三区域11c中的每一个。第一区域11a的第一栅极线12a和第三区域11c的第一栅极线12a彼此连接。注意，第三区域11c的第一栅极线12a的一部分打开，使得形成将第二栅极线12b与栅极焊盘G2连接的线。而且，EQR线12c围绕第一区域11a、第二区域11b和第三区域11c全部。利用像这样的配置，有可能减小源极电极间电阻RSS(导通)。而且，类似于第二实施例，因为可以在芯片的***区域中设置所有焊盘，所以可以在芯片外部设置在电路板侧上的线。因此，可以容易地制作使用单层布线的布局。尽管如此，如果耐压足够，则可以省略EQR线12c。
而且，类似于在图10中所示的MOS2，也可以在图19或20中所示的MOS2中的两个源极焊盘S2之间设置第三源极焊盘S2。在该情况下，因为需要在电路板中沿着MOS2的纵向设置仅一条线以便连接多个源极焊盘S2，所以可以像在图5和6的情况容易地制作使用单层布线的布局。
示例
说明了根据第二实施例的半导体器件10A的示例。图21示出比较示例，其中，将芯片分区为两个区域，并且将所分区的区域分别用作MOS1和MOS2。假定芯片大小都是1.8mm的x(宽度)×2.7mm的y(长度)。
当像在第二实施例的情况中将MOS1划分为两个区域并且在MOS1的所划分的区域之间设置MOS2时，因为由于增大栅极线区域导致的无效区域增大，有效单元面积变得比在图21中所示的比较示例的有效单元面积小大约8.8％。然而，根据模拟结果，半导体器件10A的源极电极间电阻RSS(导通)比在图21中所示的示例的源极电极间电阻RSS(导通)小4.3％。
当应用这个实施例时，即使MOS的有效单元面积本身的大小减小，每一个有效单元面积的标准化导通电阻改善4.9％。因此，可以减小作为用于锂离子电池保护的单芯片双类型MOSFET的性能的最重要指标的源极电极间电阻RSS(导通)。
本领域内的普通技术人员可以根据期望来组合上面的实施例。
虽然已经关于几个实施例描述了本发明，但是本领域内的技术人员可以认识到，可以在权利要求的精神和范围内以各种修改来实施本发明，并且本发明不限于如上所述的示例。
第一区域11a、第二区域11b和第三区域11c中的每一个在上面的实施例中通常包括两个源极焊盘，可以在第一至第三区域11a至11c中的每一个中增加另一个源极焊盘。例如，在图1中，可以将在第一区域11a和11c中的S1/G1/S1的焊盘布置分别修改为S1/G1/S1/S1，并且，可以将在第二区域11b中的S2/G2/S2的焊盘布置修改为S2/G2/S2/S2。又例如，在图5中，可以将在第一区域11a中的S1/G1/S1的焊盘布置修改为S1/G1/S1/S1，可以将在第二区域11b中的S2/无焊盘/S2的焊盘布置修改为S2/无焊盘/S2/S2，并且，可以将在第三区域11c中的S1/G2/S1的焊盘布置修改为S1/G2/S1/S1。同样，在如上所述的其他实施例中，可以将另一个源极焊盘置于在第一至第三区域11a至11c中的每一个中的两个焊盘之间，使得将增加的源极焊盘布置为彼此成一线。
而且，权利要求的范围不被如上所述的实施例限制。
而且，注意，申请人的意图是涵盖所有权利要求要素的等同物，即使以后在执行期间被修改。

Claims (16)

1.一种半导体器件，包括：
半导体衬底，所述半导体衬底具有彼此相反的前表面和背表面，在平面图中，所述前表面具有包括第一边、与所述第一边相反的第二边、第三边和与所述第三边相反的第四边的矩形形状；
第一MOSFET，所述第一MOSFET具有设置在所述前表面上方的第一栅电极、第一源极区和第一漏极区；
第二MOSFET，所述第二MOSFET具有设置在所述前表面上方的第二栅电极、第二源极区和第二漏极区；
布置在所述前表面上方的第一源电极，所述第一源电极耦合到所述第一源极区；
布置在所述前表面上方的第二源电极，所述第二源电极耦合到所述第二源极区；
布置在所述前表面上方的第一栅极线，所述第一栅极线耦合到所述第一栅电极；
布置在所述前表面上方的第二栅极线，所述第二栅极线耦合到所述第二栅电极；
设置在所述背表面上方的公共漏电极，所述公共漏电极耦合到所述第一漏极区和所述第二漏极区，
其中，所述第一源电极布置在所述前表面的所述第一边、所述第二边、所述第三边和所述第四边处，
其中，在平面图中，所述第二源电极被在所述前表面的所述第一边、所述第二边、所述第三边和所述第四边处的所述第一源电极围绕，
其中，在平面图中，所述第一源电极与所述第一MOSFET重叠，并且
其中，在平面图中，所述第二源电极与所述第二MOSFET重叠。
2.根据权利要求1所述的半导体器件，
其中，所述第一MOSFET的大小大于所述第二MOSFET的大小。
3.根据权利要求1所述的半导体器件，进一步包括：
第一栅极焊盘，所述第一栅极焊盘被布置在所述第一边中，所述第一栅极焊盘被电连接到所述第一MOSFET；以及
第二栅极焊盘，所述第二栅极焊盘被布置在所述第二边中，所述第二栅极焊盘被电连接到所述第二MOSFET。
4.根据权利要求3所述的半导体器件，
其中，在所述第二源电极上未布置栅极焊盘。
5.根据权利要求3所述的半导体器件，
其中，所述第一边和所述第二边中的每一个包括两个源极焊盘，并且
所述第一栅极焊盘和所述第二栅极焊盘中的每一个被布置为夹在所述两个源极焊盘之间。
6.根据权利要求5所述的半导体器件，
其中，所述第二MOSFET的源极焊盘形成在夹在所述两个源极焊盘之间的位置处的所述第二源电极上方。
7.根据权利要求3所述的半导体器件，
其中，所述第一边和所述第二边中的每一个包括两个源极焊盘，
在所述第一边中，所述源极焊盘中的一个被布置为夹在所述源极焊盘中的另一个和所述第一栅极焊盘之间，
在所述第二边中，所述源极焊盘中的一个被布置为夹在所述源极焊盘中的另一个和所述第二栅极焊盘之间，以及
所述第一栅极焊盘和所述第二栅极焊盘被布置为在所述芯片的短边排成一行。
8.一种制造半导体器件的方法，包括：
形成半导体衬底，所述半导体衬底具有彼此相反的前表面和背表面，在平面图中，所述前表面具有包括第一边、与所述第一边相反的第二边、第三边和与所述第三边相反的第四边的矩形形状；
形成第一MOSFET，所述第一MOSFET具有设置在所述前表面上方的第一栅电极、第一源极区和第一漏极区；
形成第二MOSFET，所述第二MOSFET具有设置在所述前表面上方的第二栅电极、第二源极区和第二漏极区；
形成布置在所述前表面上方的第一源电极，所述第一源电极耦合到所述第一源极区；
形成布置在所述前表面上方的第二源电极，所述第二源电极耦合到所述第二源极区；
形成布置在所述前表面上方的第一栅极线，所述第一栅极线耦合到所述第一栅电极；
形成布置在所述前表面上方的第二栅极线，所述第二栅极线耦合到所述第二栅电极；
形成设置在所述背表面上方的公共漏电极，所述公共漏电极耦合到所述第一漏极区和所述第二漏极区，
其中，所述第一源电极布置在所述前表面的所述第一边、所述第二边、所述第三边和所述第四边处，
其中，在平面图中，所述第二源电极被在所述前表面的所述第一边、所述第二边、所述第三边和所述第四边处的所述第一源电极围绕，
其中，在平面图中，所述第一源电极与所述第一MOSFET重叠，并且
其中，在平面图中，所述第二源电极与所述第二MOSFET重叠。
9.根据权利要求8所述的制造半导体器件的方法，
其中，使得所述第一MOSFET的大小大于所述第二MOSFET的大小。
10.根据权利要求8所述的制造半导体器件的方法，
其中，第一栅极焊盘被布置在所述第一边中，所述第一栅极焊盘被电连接到所述第一MOSFET；以及
第二栅极焊盘被布置在所述第二边中，所述第二栅极焊盘被电连接到所述第二MOSFET。
11.根据权利要求10所述的制造半导体器件的方法，
其中，在所述第二源电极上未布置栅极焊盘。
12.根据权利要求10所述的制造半导体器件的方法，
其中，在所述第一边和所述第二边中的每一个中形成两个源极焊盘，并且
所述第一栅极焊盘和所述第二栅极焊盘中的每一个被布置为夹在所述两个源极焊盘之间。
13.根据权利要求12所述的制造半导体器件的方法，
其中，在夹在所述两个源极焊盘之间的位置处的所述第二源电极上方形成所述第二MOSFET的源极焊盘。
14.根据权利要求10所述的制造半导体器件的方法，
其中，在所述第一边和所述第二边中的每一个中形成两个源极焊盘，
在所述第一边中，所述源极焊盘中的一个被布置为夹在所述源极焊盘中的另一个和所述第一栅极焊盘之间，
在所述第二边中，所述源极焊盘中的一个被布置为夹在所述源极焊盘中的另一个和所述第二栅极焊盘之间，以及
所述第一栅极焊盘和所述第二栅极焊盘被布置为在所述芯片的短边处排成一行。
15.根据权利要求1所述的半导体器件，
其中，在平图图中，所述第一源电极具有环形形状。
16.根据权利要求8所述的制造半导体器件的方法，
其中，在平图图中，所述第一源电极具有环形形状。
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