JP6447946B1 - 半導体装置および半導体モジュール - Google Patents

半導体装置および半導体モジュール Download PDF

Info

Publication number
JP6447946B1
JP6447946B1 JP2018135347A JP2018135347A JP6447946B1 JP 6447946 B1 JP6447946 B1 JP 6447946B1 JP 2018135347 A JP2018135347 A JP 2018135347A JP 2018135347 A JP2018135347 A JP 2018135347A JP 6447946 B1 JP6447946 B1 JP 6447946B1
Authority
JP
Japan
Prior art keywords
semiconductor substrate
substrate
electrode
gate electrode
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018135347A
Other languages
English (en)
Other versions
JP2019129308A (ja
Inventor
一磨 吉田
一磨 吉田
今村　武司
武司 今村
俊和 今井
俊和 今井
亮介 大河
亮介 大河
加藤　亮
亮 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Priority to US16/146,272 priority Critical patent/US10340347B1/en
Application granted granted Critical
Publication of JP6447946B1 publication Critical patent/JP6447946B1/ja
Priority to US16/418,617 priority patent/US10541310B2/en
Publication of JP2019129308A publication Critical patent/JP2019129308A/ja
Priority to US16/670,805 priority patent/US10636885B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H01L27/0211—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique adapted for requirements of temperature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05012—Shape in top view
    • H01L2224/05015—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13014—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605—Shape
    • H01L2224/16057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Wire Bonding (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】リフロー実装時の接合材に係る不具合を低減する半導体装置を提供する。
【解決手段】半導体装置１は、第１のゲート電極１９と複数の第１のソース電極１１と第２のゲート電極２９と複数の第２のソース電極２１とを有し、第１のゲート電極１９は、半導体基板３２の一方の短辺１２１との間に他の電極を挟まずに形成され、複数の第１のソース電極１１は、略長方形形状のものを複数含み、複数の略長方形形状の第１のソース電極１１は、半導体基板３２の長辺方向と平行にストライプ状に形成され、第２のゲート電極２９は、半導体基板３２の他方の短辺１２２との間に他の電極を挟まずに形成され、複数の第２のソース電極２１は、略長方形形状のものを複数含み、複数の略長方形形状の第２のソース電極２１は、半導体基板３２の長辺方向と平行にストライプ状に形成される。
【選択図】図２Ａ

Description

本開示は、半導体装置および半導体モジュールに関し、特には、ＣＳＰ（チップサイズパッケージ）型の半導体装置に関する。
従来、上面に電極が形成された半導体基板と、その半導体基板の下面全面に接触して形成された金属層とを含んで構成される半導体装置が知られている（例えば、特許文献１）。
特開２０１０−２０５７６１号公報
一般に、シリコンと金属とでは、熱膨張率が異なる。このため、上記半導体装置を実装基板にリフロー実装する際に、半導体装置に反りが発生し、その反りに起因して、半導体装置と実装基板とを接合する接合材に係る不具合が発生する。
そこで、本開示は、半導体装置を実装基板にリフロー実装する際に生じる、接合材に係る不具合の発生頻度を低減し得る半導体装置および半導体モジュールを提供することを目的とする。
本開示の一態様に係る半導体装置は、第１導電型の不純物を含む長方形の半導体基板と、前記半導体基板の上面に接触して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、前記半導体基板の下面全面に接触して形成され、金属材料のみで構成された金属層とからなり、常温時に前記半導体基板の長辺方向に沿って湾曲しているフェースダウン実装チップサイズパッケージ型半導体装置であって、前記低濃度不純物層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記低濃度不純物層内の前記第１の領域に隣接された第２の領域に形成された第２の縦型ＭＯＳトランジスタとを有し、前記第１の縦型ＭＯＳトランジスタは、前記低濃度不純物層の表面に、第１のゲート電極と複数の第１のソース電極とを有し、前記第２の縦型ＭＯＳトランジスタは、前記低濃度不純物層の表面に、第２のゲート電極と複数の第２のソース電極とを有し、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタの第１のドレイン領域および前記第２の縦型ＭＯＳトランジスタの第２のドレイン領域の共通ドレイン領域として働き、前記第１のソース電極から前記第１のドレイン領域、前記金属層および前記第２のドレイン領域を経由した前記第２のソース電極までの双方向経路を主電流経路とし、前記第１のゲート電極は、前記半導体基板の平面視において、前記半導体基板の一方の短辺との間に他の電極を挟まずに形成され、前記複数の第１のソース電極は、前記半導体基板の平面視において、略長方形形状のものを複数含み、前記複数の略長方形形状の第１のソース電極は、前記半導体基板の平面視において、前記半導体基板の長辺方向と平行にストライプ状に形成され、前記第２のゲート電極は、前記半導体基板の平面視において、前記半導体基板の他方の短辺との間に他の電極を挟まずに形成され、前記複数の第２のソース電極は、前記半導体基板の平面視において、略長方形形状のものを複数含み、前記複数の略長方形形状の第２のソース電極は、前記半導体基板の平面視において、前記半導体基板の長辺方向と平行にストライプ状に形成され、前記第１の領域と前記第２の領域との境界線は、前記半導体基板の平面視において、略線分であり、前記第１のゲート電極および前記複数の第１のソース電極と、前記第２のゲート電極および前記複数の第２のソース電極とは、前記半導体基板の平面視において、前記境界線を対称軸とする線対称の位置に形成されたフェースダウン実装チップサイズパッケージ型半導体装置である。
本開示の一態様に係る半導体装置によると、半導体装置を実装基板にリフロー実装する際に生じる、接合材に係る不具合の発生頻度を低減し得る。
図１は、実施の形態に係る半導体装置の構造の一例を示す断面図である。 図２Ａは、実施の形態に係る半導体装置の電極構成の一例を示す上面図である。 図２Ｂは、実施の形態に係る半導体装置の電極構成の一例を示す上面図である。 図３は、実施の形態に係る半導体装置の充放電回路への応用例を示す回路図である。 図４は、実施の形態に係る半導装置の実装構造の一例を示す分解斜視図である。 図５Ａは、半導体側が凹状となる反りが生じているときの、実施の形態に係る半導体装置の長辺方向断面を示す模式図である。 図５Ｂは、金属層側が凹状となる反りが生じているときの、実施の形態に係る半導体装置の長辺方向断面を示す模式図である。 図５Ｃは、実施の形態に係る半導体装置を加熱した時の反り量を示すグラフである。 図６は、典型的な反りが生じている状態の、実施の形態に係る半導体装置を模式的に示す斜視図である。 図７は、対角線に沿って反りが生じている状態の、実施の形態に係る半導体装置を模式的に示す斜視図である。 図８Ａは、サンプル１における電極構成を示す上面図である。 図８Ｂは、サンプル２における電極構成を示す上面図である。 図８Ｃは、サンプル３における電極構成を示す上面図である。 図８Ｄは、比較サンプルにおける電極構成を示す上面図である。 図９は、観測の結果を示す図である。 図１０Ａは、ソース電極部の、半導体基板の長辺方向の断面を示す模式図である。 図１０Ｂは、ソース電極部の、半導体基板の長辺方向の断面を示す模式図である。 図１１は、ソース電極の最大幅とソース電極のはんだ不具合の発生数との関係を示すグラフである。 図１２Ａは、第１のゲート電極と接合材と第１のゲート基板電極とが取り得る形状の組み合わせの一例を示す模式図である。 図１２Ｂは、第１のゲート電極と接合材と第１のゲート基板電極とが取り得る形状の組み合わせの一例を示す模式図である。 図１２Ｃは、第１のゲート電極と接合材と第１のゲート基板電極とが取り得る形状の組み合わせの一例を示す模式図である。 図１３は、実施の形態に係る実装基板に垂直な平面による接合材の断面を示す模式図である。 図１４Ａは、実施の形態に係る半導体モジュールの断面を示す模式図である。 図１４Ｂは、実施の形態に係る半導体モジュールの断面を示す模式図である。 図１５Ａは、実施の形態に係る半導体装置に反りが生じていない状態の実施の形態に係る半導体モジュールの断面を示す模式図である。 図１５Ｂは、実施の形態に係る半導体装置に反りが生じている状態の実施の形態に係る半導体モジュールの断面を示す模式図である。 図１６Ａは、実施の形態に係る半導体装置に反りが生じていない状態の実施の形態に係る半導体モジュールの断面を示す模式図である。 図１６Ｂは、実施の形態に係る半導体装置に反りが生じている状態の実施の形態に係る実装基板の断面を示す模式図である。
本開示の一態様に係る半導体装置は、第１導電型の不純物を含む長方形の半導体基板と、前記半導体基板の上面に接触して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、前記半導体基板の下面全面に接触して形成され、金属材料のみで構成された金属層とからなり、常温時に前記半導体基板の長辺方向に沿って湾曲しているフェースダウン実装チップサイズパッケージ型半導体装置であって、前記低濃度不純物層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記低濃度不純物層内の前記第１の領域に隣接された第２の領域に形成された第２の縦型ＭＯＳトランジスタとを有し、前記第１の縦型ＭＯＳトランジスタは、前記低濃度不純物層の表面に、第１のゲート電極と複数の第１のソース電極とを有し、前記第２の縦型ＭＯＳトランジスタは、前記低濃度不純物層の表面に、第２のゲート電極と複数の第２のソース電極とを有し、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタの第１のドレイン領域および前記第２の縦型ＭＯＳトランジスタの第２のドレイン領域の共通ドレイン領域として働き、前記第１のソース電極から前記第１のドレイン領域、前記金属層および前記第２のドレイン領域を経由した前記第２のソース電極までの双方向経路を主電流経路とし、前記第１のゲート電極は、前記半導体基板の平面視において、前記半導体基板の一方の短辺との間に他の電極を挟まずに形成され、前記複数の第１のソース電極は、前記半導体基板の平面視において、略長方形形状のものを複数含み、前記複数の略長方形形状の第１のソース電極は、前記半導体基板の平面視において、前記半導体基板の長辺方向と平行にストライプ状に形成され、前記第２のゲート電極は、前記半導体基板の平面視において、前記半導体基板の他方の短辺との間に他の電極を挟まずに形成され、前記複数の第２のソース電極は、前記半導体基板の平面視において、略長方形形状のものを複数含み、前記複数の略長方形形状の第２のソース電極は、前記半導体基板の平面視において、前記半導体基板の長辺方向と平行にストライプ状に形成され、前記第１の領域と前記第２の領域との境界線は、前記半導体基板の平面視において、略線分であり、前記第１のゲート電極および前記複数の第１のソース電極と、前記第２のゲート電極および前記複数の第２のソース電極とは、前記半導体基板の平面視において、前記境界線を対称軸とする線対称の位置に形成されたフェースダウン実装チップサイズパッケージ型半導体装置である。
この構成によれば、半導体装置を実装基板にリフロー実装する際に生じる半導体装置の反りに起因する、複数の第１のソース電極及び複数の第２のソース電極を実装基板に接合する接合材のはみ出しの発生頻度、また、第１のゲート電極と第２のゲート電極とにおける電極−基板電極間の接合オープン不良の発生頻度を低減し得る。
以下、本開示の一態様に係る半導体装置およびその半導体装置が実装基板にリフロー実装された半導体モジュールの具体例について、図面を参照しながら説明する。
以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
（実施の形態）
［１．半導体装置の基本構造］
以下、本開示に係る半導体装置１の構造について説明する。本開示に係る半導体装置１は、半導体基板３２に２つの縦型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成した、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ：チップサイズパッケージ）型のマルチトランジスタチップである。上記２つの縦型ＭＯＳトランジスタは、パワートランジスタであり、いわゆる、トレンチＭＯＳ型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
図１は、半導体装置１の構造の一例を示す断面図である。また、図２Ａまたは図２Ｂは、半導体装置１の電極構成の一例を示す上面図である。図１の断面図は、図２Ａまたは図２ＢのＩＡ−ＩＡにおける切断面を見た図である。
図１に示すように、半導体装置１は、半導体基板３２と、低濃度不純物層３３と、金属層３１と、第１の縦型ＭＯＳトランジスタ１０（以下、トランジスタ１０）と、第２の縦型ＭＯＳトランジスタ２０（以下、トランジスタ２０）と、を有する。
また、図２Ａまたは図２Ｂに示すように、半導体装置１は、長方形である半導体基板３２を平面視した場合、長辺方向中央の境界線１０３を対象軸として互いに線対称となる位置に、トランジスタ１０が形成される第１の領域１０１と、トランジスタ２０が形成される第２の領域１０２とを有する。
トランジスタ１０は、第１の領域１０１における低濃度不純物層３３の表面に、第１のゲート電極１９と、複数の第１のソース電極１１（第１のソース電極１１ａ〜１１ｄ）とを有する。
第１のゲート電極１９は、半導体基板３２の平面視において、半導体基板３２の一方の短辺１２１との間に他の電極を挟まずに形成される。
複数の第１のソース電極１１は、半導体基板３２の平面視において、略長方形形状のものを複数含み、これら複数の略長方形形状の第１のソース電極１１は、それぞれの長辺方向が半導体基板３２の長辺方向と平行にストライプ状に形成される。ここで、略長方形形状は、長辺端部が図２Ａまたは図２Ｂに示される円弧形状や、図示されていない多角形に面取りされた形状のものも含む。
トランジスタ２０は、第２の領域１０２における低濃度不純物層３３の表面に、第２のゲート電極２９と、複数の第２のソース電極２１（第２のソース電極２１ａ〜２１ｄ）とを有する。
第２のゲート電極２９は、半導体基板３２の平面視において、半導体基板３２の他方の短辺１２２との間に他の電極を挟まずに形成される。
複数の第２のソース電極２１は、半導体基板３２の平面視において、略長方形形状のものを複数含み、これら複数の略長方形形状の第２のソース電極２１は、それぞれの長辺方向が半導体基板３２の長辺方向と平行にストライプ状に形成される。ここで、略長方形形状は、長辺端部が図２Ａまたは図２Ｂに示される円弧形状や多角形に面取りされた形状のものも含む。
ここで、第１のゲート電極１９および複数の第１のソース電極１１と、第２のゲート電極２９および複数の第２のソース電極２１とは、半導体基板３２の平面視において、境界線１０３を対称軸とする線対称の位置に形成される。以下の説明において、境界線１０３を対称軸とする線対称の関係にある一方の側についての説明は、他方の側の説明を兼ねているとして説明する。
なお、第１のゲート電極１９の数および第２のゲート電極２９の数は、それぞれ１以上であればよく、必ずしも、図２Ａまたは図２Ｂに例示される通りの１に限定されない。
また、第１のソース電極１１の数および第２のソース電極２１の数は、それぞれ複数であればよく、必ずしも、図２Ａまたは図２Ｂに例示される通りの４に限定されない。
また、略長方形形状の第１のソース電極１１の数および略長方形形状の第２のソース電極２１の数は、それぞれ複数であればよく、必ずしも、図２Ａまたは図２Ｂに例示される通りの４に限定されない。
なお、第１のゲート電極１９および第２のゲート電極２９の形状は、図２Ａに示されるように、半導体基板３２の長辺方向と平行な方向の幅が、半導体基板３２の短辺方向と平行な方向の幅よりも広くてよい。もしくは図２Ｂに示されるように円形であってもよい。
半導体基板３２は、第１導電型の不純物を含み、シリコンからなる。半導体基板３２は、例えば、Ｎ型のシリコン基板である。
低濃度不純物層３３は、半導体基板３２の上面（図１での上側主面）に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。
金属層３１は、半導体基板３２の下面（図１での下側主面）全面に接触して形成され、金属材料のみで構成されている。金属層３１は、限定されない一例として、銀、銅、金、アルミニウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。但し、金属層３１には、金属材料の製造工程において不純物として混入する微量の金属以外の元素が含まれていてもよい。
トランジスタ１０は、低濃度不純物層３３内の第１の領域１０１（図１での左側半分領域）に形成され、低濃度不純物層３３の上面に形成された複数の第１のソース電極１１および第１のゲート電極１９（図２Ａまたは図２Ｂ参照）を有する。
低濃度不純物層３３の第１の領域１０１には、第１導電型と異なる第２導電型の不純物を含む第１のボディ領域１８が形成されている。第１のボディ領域１８には、第１導電型の不純物を含む第１のソース領域１４、第１のゲート導体１５、および第１のゲート絶縁膜１６が形成されている。第１のソース電極１１は第１の部分１２と第２の部分１３とからなり、第１の部分１２は、第２の部分１３を介して第１のソース領域１４および第１のボディ領域１８に接続されている。第１のゲート電極１９は、第１のゲート導体１５に接続されている。
第１のソース電極１１の第１の部分１２は、リフロー実装時にはんだなどの接合材と良好な接合性を示す層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。第１の部分１２の表面には、金などのめっきが施されてもよい。
第１のソース電極１１の第２の部分１３は、第１の部分１２と第１のソース領域１４および第１のボディ領域１８とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
トランジスタ２０は、低濃度不純物層３３内の半導体基板３２の上面に沿った方向で隣接する第２の領域１０２（図１での右側半分領域）に形成され、低濃度不純物層３３の上面に形成された複数の第２のソース電極２１および第２のゲート電極２９（図２Ａまたは図２Ｂ参照）を有する。
低濃度不純物層３３の第２の領域１０２には、第１導電型と異なる第２導電型の不純物を含む第２のボディ領域２８が形成されている。第２のボディ領域２８には、第１導電型の不純物を含む第２のソース領域２４、第２のゲート導体２５、および第２のゲート絶縁膜２６が形成されている。第２のソース電極２１は第１の部分２２と第２の部分２３とからなり、第１の部分２２は、第２の部分２３を介して第２のソース領域２４および第２のボディ領域２８に接続されている。第２のゲート電極２９は、第２のゲート導体２５に接続されている。
第２のソース電極２１の第１の部分２２は、リフロー実装時にはんだなどの接合材と良好な接合性を示す層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。第１の部分２２の表面には、金などのめっきが施されてもよい。
第２のソース電極２１の第２の部分２３は、第１の部分２２と第２のソース領域２４および第２のボディ領域２８とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
トランジスタ１０および２０の上記構成により、半導体基板３２は、トランジスタ１０の第１のドレイン領域およびトランジスタ２０の第２のドレイン領域が共通化された、共通ドレイン領域として働く。
第１のボディ領域１８および第２のボディ領域２８は、開口を有する層間絶縁膜３４で覆われ、層間絶縁膜３４の開口を通して第１のソース領域１４および第２のソース領域２４に接続されたソース電極の第２の部分１３および２３が設けられている。層間絶縁膜３４およびソース電極の第２の部分１３および２３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第２の部分１３、２３にそれぞれ接続されたソース電極の第１の部分１２および２２が設けられている。
ここで、半導体基板３２、低濃度不純物層３３、層間絶縁膜３４、およびパッシベーション層３５の積層体を半導体層４０と定義し、また、各構造体の標準的な設計例は、半導体基板３２と低濃度不純物層３３の厚さの和が６２μｍ、金属層３１の厚さが３０μｍ、層間絶縁膜３４とパッシベーション層３５の厚さの和が８μｍであり、この条件では、半導体層４０の厚さは７０μｍである。
＜応用例＞
図３は、スマートホンなどの充放電回路であり、半導体装置１をこの充放電回路のローサイド側に挿入して、双方向の電流の導通を制御する充放電スイッチとして使用する場合を一応用例として示している。
この場合、半導体装置１は、制御ＩＣ２から与えられる制御信号に応じて、電池３から負荷４への放電電流および負荷４から電池３への充電電流を制御する双方向トランジスタとして用いられ、放電電流は、トランジスタ１０をオフ状態にすることにより遮断され、充電電流は、トランジスタ２０をオフ状態にすることにより遮断される。
ＭＯＳトランジスタには、そのデバイス構成上、ドレイン端子とソース端子の間に寄生素子としてボディダイオードが存在するため（例えば図３でのトランジスタ１０におけるＢＤ１やトランジスタ２０におけるＢＤ２）、単一のＭＯＳトランジスタではドレイン−ソース端子間の双方向の電流を遮断する事ができない。よって双方向の電流を遮断する時には２つのＭＯＳトランジスタをドレイン端子かソース端子を向かい合わせに接続して使用するのが一般的である。
この充放電回路の双方向スイッチとして半導体装置１を用いる場合は、半導体装置１のソース電極間（すなわち、複数の第１のソース電極１１と複数の第２のソース電極２１の間）のオン抵抗が小さいことが求められる。しかし、半導体装置１において共通ドレイン経由の導通抵抗は大きく、また厚さ２０μｍ程度の金属層３１の付加による低オン抵抗化では顧客要望を満足できず、厚さ３０μｍ以上の金属層３１付加が必要になっている。
よって、本開示での半導体装置１は、複数の第１のソース電極１１と複数の第２のソース電極２１との間を、第１のドレイン領域、金属層３１、および第２のドレイン領域を経由して流れる双方向経路が主電流経路となるように金属層３１の厚さを設定する。ここで、主電流経路とは、半導体装置１の電極間（すなわち、複数の第１のソース電極１１と複数の第２のソース電極２１の間）に流れる電流（以下、「主電流」と呼ぶ。）のうち、最も多く電流が流れる経路のことをいう。共通ドレイン領域の導通抵抗に対して金属層３１の導通抵抗は大幅に小さいため、主電流経路を金属層３１とすることができ、金属層３１の厚さ設定で金属層３１の導通抵抗値及び半導体装置１のオン抵抗値を支配的に決定できる。
＜実装例＞
図４は、実施の形態に係る半導体装置１の実装構造の一例を示す分解斜視図であり、半導体装置１を実装した半導体モジュール５０の例を示している。
半導体モジュール５０は、実装基板５１と、配線パターン５２、５６、５７と、接合材と、半導体装置１とを有する。
配線パターン５２は、実装基板５１の上面の帯状領域に設けられ、長手方向に交差するギャップ５３で第１の部分５４と第２の部分５５とに分離され、半導体装置１はギャップ５３上に実装されている。
実装基板５１は、さらに、半導体装置１をフェースダウン実装する時に接合材を介して半導体装置1の複数の電極とそれぞれの対応位置で接合される複数の基板電極を有する。
具体的には、第１のゲート基板電極２１９と、複数の第１のソース基板電極２１１（第１のソース基板電極２１１ａ〜２１１ｄ）と、第２のゲート基板電極２２９と、複数の第２のソース基板電極２２１（第２のソース基板電極２２１ａ〜２２１ｄ）であり、図４では、配線パターン５２、５６、５７におけるそれぞれの基板電極位置上に接合材が配置された状態を表している。
半導体装置１の実装基板５１への実装は、実装基板５１のそれぞれの基板電極位置に接合材を配置し、実装基板５１のそれぞれの基板電極位置と半導体装置１の対応電極が対応するようにフェースダウン配置し、半導体装置１に一定の圧力（例えば実装基板５１と半導体装置１との間隔が８０μｍとなるように）を加えながら、リフローすることにより行われる。
［２．半導体装置に生じる反りとそれによる発生課題］
半導体装置１が実装基板５１にフェースダウン状態でリフロー実装される場合には、複数の第１のソース電極１１、第１のゲート電極１９、複数の第２のソース電極２１および第２のゲート電極２９は、はんだなどの接合材を介して、実装基板５１上に設けられた基板電極と接合される。
半導体装置１はシリコンを主成分とする半導体層４０と金属材料からなる金属層３１との積層体であり、金属の方がシリコンよりも熱膨張率が大きいので環境温度に応じて積層体に反りが生じる。
図５Ａは半導体層４０側が凹状となる反りが生じているときの、また、図５Ｂは金属層３１側が凹状となる反りが生じているときの、半導体装置１の長辺方向断面を示す模式図である。
以下、図５Ａに示される半導体層４０側が凹状となる反りのことを「正の反り」と呼び、図５Ｂに示される金属層３１側が凹状となる反りのことを「負の反り」と呼ぶ。
また、図５Ａ、図５Ｂに示されるように、半導体装置１が反っているときの、長辺方向中央部と遠端部の高低差を反り量と呼ぶ。
図５Ｃは、長辺長が３．４０ｍｍ、短辺長が１．９６ｍｍ、半導体層４０の厚さが７０μｍ、金属層３１の厚さが３０μｍである半導体装置１を加熱した時の反り量を示すグラフである。
実線で示されるデータは、半導体層４０に金属層３１をメッキなどで追加形成した後の初回加熱時のデータであり、本データで５０℃付近を境に反りの方向が反転しているのは、メッキ時の温度が５０℃近辺であり、金属層３１は５０℃より低温になると収縮し、５０℃より高温になると伸長するためと考えられる。また１８０℃付近で反り量が一度低下するのは、メッキで形成された金属層３１が１８０℃程度に加熱されると金属層３１を構成する金属が再結晶化されて、熱に対する物理定数が変化するためと考えられる。
破線で示されるデータは、初回加熱時に２５０℃まで加熱した半導体装置１を常温まで冷却した後に、再度加熱した時のデータであり、初回加熱時のデータに示されるようなグラフ形状の起伏は見られない。これは、初回加熱時に金属層３１を構成する金属の熱に対する物理定数が変化した後なので、変化後の特性に基づく挙動となっていると考えられる。
これらのデータから、半導体装置１は、５０℃以下の常温では負の反りが生じ、１００℃以上の高温時（例えば、リフロー実装時におけるはんだなどの接合材の融解温度である１８０℃〜２００℃時）では、２０〜３０μｍという比較的大きな反り量となる正の反りが生じることがわかる。
以上は半導体装置１の反りについての１次元的な考察だが、実際には２次元的に考えるべきなので、典型的な反りが生じている状態の半導体装置１を模式的に示した斜視図を図６に示す。典型的には、半導体装置１の長辺方向の反りと短辺方向の反りとが同じ向き（図６では、下面側が凹状となる向き）で発生し、それぞれの方向における反り量は、長辺方向の反りの方が短辺方向の反りよりも大きくなる。これは、直方体形状物の反り量は反りが発生する方向の長さの２乗に比例することが周知であることと一致する。
また、図７は、半導体装置１に、半導体装置１の平面視において、対角線に沿って反りが生じている状態の半導体装置１を模式的に示す斜視図である。半導体層４０に金属層３１をメッキなどで追加形成するときに半導体層４０の全面に均質に金属層３１が形成されない時に発生する可能性が有る。
また、半導体装置１の反り量は、半導体層４０の厚さと金属層３１の厚さとの比率に応じて変化し、半導体層４０の厚さが７０μｍ、かつ金属層３１の厚さが７０μｍ以下の条件では、金属層３１の厚さが大きくなる程反り量が大きくなる。つまり、金属層３１の厚さ設定においては、半導体装置１のオン抵抗値と半導体装置１のリフロー実装時の反り量との間でトレードオフの関係となっている。
これに対して、半導体装置１の実際の製品開発においてはオン抵抗値低減が優先され、反り量の絶対値はＪＥＩＴＡなどの許容規格値（たとえば４０μｍ以下程度）に入る範囲で設定されることが多い。これに伴って、４０μｍ程度の反り量が発生してもそれに関連する問題が発生しないようにする必要があるが、現実的には、（１）半導体装置１と実装基板５１との間の接合不足によるオープン不良や、（２）電極からの接合材はみ出し、また電極から分離した浮遊はんだの発生によるショート不良が発生する。
［３．半導体装置における電極の位置、形状の検討］
発明者らは、長辺方向の長さが３．４０ｍｍ、短辺方向の長さが１．９６ｍｍ、半導体層４０の厚さが７０μｍ、金属層３１の厚さが３０μｍの半導体装置１について、その電極（図２Ａまたは図２Ｂにおける、第１のソース電極１１、第２のソース電極２１、第１のゲート電極１９、第２のゲート電極２９）の配置位置、形状を変更したサンプルを複数種類作成した。
図８Ａ、図８Ｂ、図８Ｃは、それぞれ、作成したサンプルの代表例における電極構成を示す上面図である。以下、図８Ａに示される電極構成のサンプルを「サンプル１」と呼び、図８Ｂに示される電極構成のサンプルを「サンプル２」と呼び、図８Ｃに示される電極構成のサンプルを「サンプル３」と呼ぶ。
発明者らは、これらサンプル１、サンプル２、サンプル３をそれぞれ３２個作成し、さらに、比較のために、略長方形形状のソース電極の長辺方向が、半導体基板３２の長辺方向に直交して形成された比較サンプルを３２個作成した。
図８Ｄは、作成した比較サンプルにおける電極構成を示す上面図である。
そして、発明者らは、これらサンプルおよび比較サンプルのそれぞれに対して、はんだを接合材として、フェースダウン形式で実装基板５１へリフロー実装を行い、実装後の半導体装置１の状態について観測した。
その結果、発明者らは、半導体装置１における電極の好ましい位置、好ましい形状を見出した。以下、接合材がはんだであるとして説明するが、接合材がはんだである例に限定されない。
図９は、その観測の結果であり、「浮遊はんだ数」の列には、電極からはんだが分離した不具合の発生数が記載されている。
電極から分離したはんだが、第１のゲート電極１９又は第２のゲート電極２９から分離したものであるか、第１のソース電極１１又は第２のソース電極２１から分離したものであるかは正確にはわからないが、比較サンプルを含めた全サンプルにおいて第１のゲート電極１９及び第２のゲート電極２９の配置位置、形状は同一条件なので、不具合発生数の比較検討においては第１のソース電極１１又は第２のソース電極２１によるものであると考えて差し支えないので、「浮遊はんだ」の列には、第１のソース電極１１および第２のソース電極２１からはんだが分離する不具合の発生数が記載されているとみなして議論を進める。
「ソース電極のはんだはみ出し数」の列には、第１のソース電極１１又は第２のソース電極２１からはんだがはみ出す不具合の発生数が記載されている。
「（１）＋（２）」の列には、「浮遊はんだ数」の列の値と、「ソース電極のはんだはみ出し数」の列の値の和が記載され、すなわち、「第１のソース電極１１又は第２のソース電極２１のはんだに係る不具合」（以降、ソース電極のはんだ不具合と呼ぶ。）の発生数が記載されている。
「オン抵抗」の列には、半導体装置１がオン状態の時の、複数の第１のソース電極１１と複数の第２のソース電極２１との間の抵抗値であるオン抵抗値が記載されている。
＜電極からの接合材はみ出し、また電極から分離した浮遊はんだの対策＞
まず、図９から、サンプル１とサンプル２とサンプル３とのいずれもが、比較サンプルよりもソース電極のはんだ不具合が少ないことがわかる。すなわち、略長方形形状のソース電極の長辺方向を半導体基板３２の長辺方向に対して、直交して形成するよりも平行に形成する方が、ソース電極のはんだ不具合の発生数を抑制できることがわかる。
以下、略長方形形状のソース電極の長辺方向を半導体基板３２の長辺方向に平行に形成することで、ソース電極のはんだ不具合の発生数を抑制できるメカニズムについて、図面を用いて説明する。
図１０Ａ、図１０Ｂは、略長方形形状のソース電極の長辺方向が半導体基板３２の長辺方向と平行となるように形成された場合の、ソース電極部の、半導体基板３２の長辺方向の断面を示す模式図であり（半導体装置１に関しては、図２Ａまたは図２ＢのＩＡ−ＩＡで示される箇所である。）、図１０Ａは、半導体装置１に反りが生じていない状態を示し、図１０Ｂは、半導体装置１に正の反りが生じている状態を示す。
図１０Ａ、図１０Ｂにおいて、接合材３００ａは、第１のソース電極１１のはんだを示し、接合材３００ｂは、第２のソース電極２１のはんだを示す。
半導体装置１に正の反りが生じると、接合材３００ａにかかる圧力は、相対的に、一方の短辺１２１側の方が、境界線１０３側よりも高くなる（これは、半導体装置１と実装基板５１との間隔が半導体基板３２の平面視における位置に応じて異なることによる。）。
上述したように、第１のソース電極１１は、半導体基板３２の長辺方向と平行に形成されているため、接合材３００ａは、半導体基板３２の一方の短辺１２１側にかかる圧力の方が、境界線１０３側にかかる圧力よりも高くなると、図１０Ｂの矢印で示されるように半導体基板３２の一方の短辺１２１側から境界線１０３側へと流動し得る。
同様に、接合材３００ｂは、半導体基板３２の他方の短辺１２２側にかかる圧力の方が、境界線１０３側にかかる圧力よりも高くなると、半導体基板３２の他方の短辺１２２側からから境界線１０３側へと流動し得る。
従って、略長方形形状のソース電極の長辺方向を半導体基板３２の長辺方向に平行に形成することで、ソース電極のはんだ不具合の発生数を抑制することができる。
また、この接合材３００ａに対して半導体基板３２の長辺方向に沿って圧力差が生じるメカニズムは、第１のソース電極１１に対してだけではなく、半導体装置１と実装基板５１との間隔が異なる半導体基板３２の平面視における複数位置を含むように配置された全ての電極に対して適用されるものなので、半導体装置１上に形成される電極は半導体基板３２の長辺方向に沿った長辺を持った略長方形形状とすることが好ましい。
よって、半導体装置１上に複数形成される、複数の第１のソース電極１１及び複数の第２のソース電極２１はそれぞれ半導体基板３２の長辺方向に沿った長辺を持った略長方形形状として、全体としてはストライプ状にすることが好ましい。この構成によれば、ソース電極のはんだ不具合の発生数を抑制することができる。
同じ理由から、第１のゲート電極１９と第２のゲート電極２９についても、その形状は半導体基板３２の長辺方向に沿った長辺を持った略長方形形状とすることが好ましい。
すなわち、半導体基板３２の平面視において、半導体基板３２の長辺方向における第１のゲート電極１９の最大幅は、半導体基板３２の短辺方向における第１のゲート電極１９の最大幅と等しいか、または半導体基板３２の短辺方向における第１のゲート電極１９の最大幅よりも広いことが好ましい。
この構成によれば、第１のゲート電極１９または第２のゲート電極２９からはんだがはみ出す不具合の発生数を抑制することができる。
また同じ理由から、第１のゲート電極１９または第２のゲート電極２９に対向する、第１のゲート基板電極２１９または第２のゲート基板電極２２９の形状は、実装基板５１の平面視において、実装基板５１の長辺方向における最大幅が実装基板５１の短辺方向における最大幅と等しいか、または実装基板５１の短辺方向における第１のゲート基板電極２１９または第２のゲート基板電極２２９の最大幅よりも広いことが好ましい。
この構成によれば、第１のゲート基板電極２１９または第２のゲート基板電極２２９からはんだがはみ出す不具合の発生数を抑制することができる。
更に、この接合材３００ａに対して半導体基板３２の長辺方向に沿って圧力差が生じるメカニズムによれば、正の反りを持った半導体装置１の長辺方向の両端部よりも中央部の方が接合材３００ａに対してかかる圧力は低いので、電極を長辺方向の両端部寄りに形成すれば接合が十分になる反面はんだはみ出しが発生しやすくなり、電極を長辺方向の中央部寄りに形成すれば接合が不十分になる反面はんだはみ出しが発生しにくいという関係にあることがわかる。
従って、複数の第１のソース電極１１は、一方の短辺１２１側よりも、境界線１０３側に近い位置に形成すればよく、半導体基板３２の平面視において、複数の第１のソース電極１１と一方の短辺１２１との最近接距離（図２Ａまたは図２Ｂ中のＬａ）は、複数の第１のソース電極１１と境界線１０３との最近接距離（図２Ａまたは図２Ｂ中のＬｅ）よりも長くすることが好ましい。
この構成によれば、第１のソース電極１１からはんだがはみ出す不具合の発生数を抑制することができる。
＜半導体装置と実装基板との間の接合不足によるオープン不良の対策＞
上述の「電極を長辺方向の両端部寄りに形成すれば接合が十分になる」メカニズムより、第１のゲート電極１９及び第２のゲート電極２９の形成位置については、第１のゲート電極１９を一方の短辺１２１近傍に形成し、第２のゲート電極２９を他方の短辺１２２近傍に形成すればよいので、第１のゲート電極１９を、半導体基板３２の平面視において、半導体基板３２の一方の短辺１２１との間に他の電極を挟まないようなレイアウト配置にしてもよい。
この構成によれば、第１のゲート電極１９のオープン不良の発生頻度が低減される。
同様に、第２のゲート電極２９を、半導体基板３２の平面視において、半導体基板３２の他方の短辺１２２との間に他の電極を挟まないようなレイアウト配置にしてもよい。
この構成によれば、第２のゲート電極２９のオープン不良の発生頻度が低減される。
ここまでは半導体装置１の反りが半導体基板３２の長辺方向に沿うケースを述べたが、半導体装置１の反りは、図６に示されるように、半導体基板３２の短辺方向にも発生し得る。
この場合（短辺方向の反り発生）でも電極のオープン不良を起こさないようにするために、複数の第１のソース電極１１のうちの少なくとも１対（図２Ａまたは図２Ｂ中の第１のソース電極１１ａと第１のソース電極１１ｄの対）が、半導体基板３２の平面視において、第１のゲート電極１９に対して、一方の短辺１２１方向の両側に形成されるとよい。
このとき同時に、長辺方向の反りに対してオープン不良を起こさないようにするために、該１対の第１のソース電極１１（図２Ａまたは図２Ｂ中の第１のソース電極１１ａと第１のソース電極１１ｄの対）と一方と短辺１２１との最近接距離（図２Ａまたは図２Ｂ中のＬａ）は、第１のゲート電極１９の境界線１０３側端と一方の短辺１２１との最近接距離（図２Ａまたは図２Ｂ中のＬｂ）よりも短くなるレイアウトとすればよい。
同様に、複数の第２のソース電極２１のうちの少なくとも１対（図２Ａまたは図２Ｂ中の第２のソース電極２１ａと第２のソース電極２１ｄの対）は、半導体基板３２の平面視において、第２のゲート電極２９に対して、他方の短辺１２２方向の両側に形成されるとよい。
このとき同時に、長辺方向の反りに対してオープン不良を起こさないようにするために、該１対の第２のソース電極２１（図２Ａまたは図２Ｂ中の第２のソース電極２１ａと第２のソース電極２１ｄの対）と他方の短辺１２２との最近接距離（図２Ａまたは図２Ｂ中のＬｃ）は、第２のゲート電極２９の境界線１０３側端と他方の短辺１２２との最近接距離（図２Ａまたは図２Ｂ中のＬｄ）よりも短くなるレイアウトとすればよい。
この構成によれば、半導体装置１の反りが半導体基板３２の長辺方向と短辺方向とに同時に発生してもソース電極のオープン不良の発生頻度が低減される。
また、図７で示されるように、半導体装置１の反りが、半導体装置１の平面視における対角線に沿って生じる場合（以降、「斜め反り」と呼ぶ。）について述べる。
この斜め反りが生じた場合には、ソース電極は上述したように半導体装置１の平面視における四隅近傍に形成されればオープン不良が防げるが、ゲート電極については、ゲート電極の数がトランジスタ当たり１個の場合で、かつ該四隅近傍に形成された場合は、オープン不良が発生しやすくなる。
従って、これを回避すべく、第１のゲート電極１９は、半導体基板３２の平面視において、一方の短辺１２１の中央近傍に形成され、第２のゲート電極２９は、半導体基板３２の平面視において、他方の短辺１２２の中央近傍に形成されることが好ましい。
この構成によれば、半導体装置１の反りが斜め反りであっても、ゲート電極のオープン不良の発生頻度が低減される。
また、半導体基板３２の平面視において、複数の第１のソース電極１１と一方の短辺１２１との最近接距離（図２Ａまたは図２Ｂ中のＬａ）は、半導体基板３２の短辺方向における第１のゲート電極１９の最大幅以下となるレイアウトであってもよい。
この構成によれば、第１のソース電極１１のオープン不良の発生頻度が低減される。
また、第１のゲート電極１９と複数の第１のソース電極１１との間のショート不良回避のために、半導体基板３２の平面視において、複数の第１のソース電極１１と第１のゲート電極１９との最近接距離（図２Ａまたは図２Ｂ中のＬｆ１〜Ｌｆ４のうちのいずれか）は、半導体基板３２の短辺方向における第１のゲート電極１９の最大幅以上であってもよい。
この構成によれば、上述の浮遊はんだのサイズは第１のゲート電極１９の短辺方向サイズより小さいので、第１のゲート電極１９と複数の第１のソース電極１１との間のショート不良の発生頻度が低減される。
次に、複数の第１のソース電極１１又は複数の第２のソース電極２１の、半導体基板３２の短辺方向における最大幅（以下、「ソース電極の最大幅」と呼ぶ。）について考察する。
図１１は、図８Ａ〜図８Ｃ、図９に基づいて作成されたソース電極の最大幅と、複数の第１のソース電極１１又は複数の第２のソース電極２１のはんだ不具合（以下、「ソース電極のはんだ不具合」と呼ぶ。）の発生数との関係を示すグラフである。
図１１において、グラフの横軸はソース電極の最大幅を示し、グラフの縦軸はソース電極のはんだ不具合発生数を示す。
図１１から、ソース電極の最大幅が０．２５ｍｍ以上０．３５ｍｍ以下である場合には、いずれも、ソース電極のはんだ不具合の発生数が一桁数値であり、比較的、ソース電極のはんだ不具合の発生頻度が低いことがわかる。
また、図１１から、ソース電極のはんだ不具合の発生数は、ソース電極の最大幅が０．３０ｍｍである場合を極小として、ソース電極の最大幅が０．２５ｍｍ側へと細くなる場合と、ソース電極の最大幅が０．３５ｍｍ側へと太くなる場合とのいずれの場合も、増加する傾向にあることがわかる。
図示はしていないが、別の実験データでは、ソース電極の最大幅が、０．２０ｍｍから０．３０ｍｍになるにつれてソース電極のはんだ不具合の発生数が単調増加している。
また、図９から、半導体装置１のオン抵抗は、ソース電極の最大幅が０．２５ｍｍから０．３５ｍｍになるにつれて、単調減少していることがわかる。
これらのことから、ソース電極幅の大小に関しては、ソース電極のはんだ不具合の発生数とオン抵抗とがトレードオフであることがわかる。
また、ソース電極のはんだ不具合の発生数がソース電極幅が狭くなっても増大しているのは、本実験においては、複数の第１のソース電極１１及び複数の第２のソース電極２１と半導体基板３２の長辺との最近接距離（後述している）を同時に変化させたことによると考えられる。
これらのことから、複数の第１のソース電極１１又は複数の第２のソース電極２１のうちの少なくとも一つの、半導体基板３２の短辺方向における最大幅は、０．２５ｍｍ以上０．３５ｍｍ以下にすることが好ましく、さらに０．３０ｍｍとするのがより好ましい。
次に、複数の第１のソース電極１１又は複数の第２のソース電極２１と、半導体基板３２の長辺との最近接距離（以下、「ソース電極と半導体基板３２の長辺との最近接距離」と呼ぶ。）について考察する。
図６に示されるように、半導体装置１の反りが半導体基板３２の短辺方向に沿う場合も正の反りが生じるので、ソース電極と半導体基板３２の長辺との最近接距離をより大きくすることで、第１のソース電極１１又は第２のソース電極２１からはんだはみ出しが起こる不具合の発生頻度が低減される。
図８Ａ〜図８Ｃと図９とから、ソース電極と半導体基板３２の長辺との最近接距離が０．０８０ｍｍである場合は、該最近接距離が０．０８０ｍｍ未満である場合と比べて、ソース電極のはんだ不具合の発生数が最も少なくなっていることがわかる。
従って、これらのことから、ソース電極と半導体基板３２の長辺との最近接距離は、０．０８０ｍｍ以上であることが好ましい。
次に、第１のゲート電極１９と第１のゲート基板電極２１９の形状について考察する。
上述したように、リフロー実装時に半導体装置１に正の反りが発生すると、はんだにかかる圧力は、相対的に、一方の短辺１２１側の方が、境界線１０３側よりも高くなる。
このため、第１のゲート電極１９の形状、または第１のゲート基板電極２１９は、はんだが、第１のゲート電極１９、または第１のゲート基板電極２１９に沿って、一方の短辺１２１側から境界線１０３側へと流動し得る形状が好ましい。
すなわち、半導体基板３２の平面視において、半導体基板３２の長辺方向における第１のゲート電極１９の最大幅は、半導体基板３２の短辺方向における第１のゲート電極１９の最大幅と等しいか、または半導体基板３２の短辺方向における第１のゲート電極１９の最大幅よりも広いことが好ましい。
また、第１のゲート基板電極２１９の形状は、実装基板５１の平面視において、実装基板５１の短辺方向における最大幅と等しいか、または実装基板５１の短辺方向における第１のゲート基板電極２１９の最大幅よりも、実装基板５１の長辺方向における最大幅の方が広いことが好ましい。
次に、第１のゲート電極１９の大きさと、第１のゲート基板電極２１９の大きさと、リフロー実装開始時の接合材３００（後述の図１３参照）の大きさとの関係について考察する。
半導体基板３２の平面視における第１のゲート電極１９の面積と、実装基板５１の平面視における第１のゲート基板電極２１９の面積とが互いに異なることが好ましい。
この構成によれば、リフロー実装時の、第１のゲート電極１９における接合材３００のはみ出し、および、第１のゲート基板電極２１９における接合材３００のはみ出しの発生頻度を低減できる。
それは、実装基板５１の平面視におけるリフロー実装開始時の接合材３００の面積が、半導体基板３２の平面視における第１のゲート電極１９の面積と、実装基板５１の平面視における第１のゲート基板電極２１９の面積とを比較した時の、面積の小さい方の面積と同一面積であれば、リフロー実装時に半導体装置１に正の反りが発生して、接合材３００にかかる圧力が高くなっても、第１のゲート電極１９と第１のゲート基板電極２１９のうち、比較面積が大きい方の電極部に流動し得るスペースが存在するからである。
図１２Ａ、図１２Ｂ、図１２Ｃは、第１のゲート電極１９と接合材３００と第１のゲート基板電極２１９とが取り得る形状の組み合わせの一例を示す模式図である。図１２Ａ、図１２Ｂ、図１２Ｃにおける、電極、接合材、基板電極は、それぞれ、第１のゲート電極１９、接合材３００、第１のゲート基板電極２１９に対応する。
図１２Ａは、第１のゲート電極１９の面積が第１のゲート基板電極２１９の面積よりも大きく、かつ、接合材３００の面積が第１のゲート基板電極２１９の面積と等しい場合における、第１のゲート電極１９と接合材３００と第１のゲート基板電極２１９とが取り得る形状の組み合わせの一例を示す模式図であり、図１２Ｂは、第１のゲート基板電極２１９の面積が第１のゲート電極１９の面積よりも大きく、かつ、接合材３００の面積が第１のゲート電極１９の面積と等しい場合における、第１のゲート電極１９と接合材３００と第１のゲート基板電極２１９とが取り得る形状の組み合わせの一例を示す模式図である。
また、半導体基板３２の平面視における第１のゲート電極１９の面積と、実装基板５１の平面視における第１のゲート基板電極２１９の面積とが互いに等しい場合は、リフロー実装開始時の接合材３００の面積が、該同一面積より小さいことが好ましい。
この構成によれば、リフロー実装時の、第１のゲート電極１９における接合材３００のはみ出し、および、第１のゲート基板電極２１９における接合材３００のはみ出しの発生頻度を低減できる。
それは、実装基板５１の平面視におけるリフロー実装開始時の接合材３００の面積が、半導体基板３２の平面視における第１のゲート電極１９の面積及び実装基板５１の平面視における第１のゲート基板電極２１９の面積より小さいので、リフロー実装時に半導体装置１に正の反りが発生して、接合材３００にかかる圧力が高くなっても、第１のゲート電極１９または第１のゲート基板電極２１９の電極部に流動し得るスペースが存在するからである。
図１２Ｃは、第１のゲート電極１９の面積が第１のゲート基板電極２１９の面積が等しく、接合材３００の面積が該同一面積より小さい場合における、第１のゲート電極１９と接合材３００と第１のゲート基板電極２１９とが取り得る形状の組み合わせの一例を示す模式図である。
図１３は、例えば図１２Ｃ(a)の場合のように、第１のゲート電極１９と第１のゲート基板電極２１９との間の接合材３００が比較的少ない場合の、実装基板５１に垂直な平面による接合材３００の断面を示す模式図である。
図１３に示されるように、接合材３００は、第１のゲート電極１９に接合された第１の接合面３０１と、第１のゲート基板電極２１９に接合された第２の接合面３０２と、第１の接合面３０１と第２の接合面３０２とに挟まれた側面３０３とを有する。
第１のゲート電極１９と第１のゲート基板電極２１９との間の接合材３００が比較的少ない場合は、実装基板５１に垂直な平面による側面３０３の断面は、直線又は接合材３００側へ凹んだ曲線となり、これらの場合は接合材３００のはみ出し発生頻度を低減することができる。
これらのことから、リフロー実装後の接合材３００の出来栄え形状は、実装基板５１に垂直な平面による側面３０３の断面が、直線又は接合材３００側へ凹んだ曲線である形状となっていることが好ましい。
図１４Ａは、実装基板５１に半導体装置１がフェースダウン実装された半導体モジュール５０の断面を示す模式図であり、半導体装置１は正の反りを有し、半導体装置１の凹状面が実装基板５１に対向している。
図１４Ａにおける接合材３００ｃは、半導体基板３２の平面視において、第１のゲート電極１９および複数の第１のソース電極１１のうち、一方の短辺１２１との距離が最短となる電極に接合された接合材である。
Ａは、半導体基板３２の平面視において、第１のゲート電極１９および複数の第１のソース電極１１と一方の短辺１２１との最近接距離である。
Ｌは、半導体基板３２の長辺方向の長さである。
ｙ１は、境界線１０３の位置における半導体装置１と実装基板５１との間隔である。
ここで、境界線１０３の位置における半導体装置１と実装基板５１との間隔とは、実装基板５１の上面に形成された基板電極（第１のゲート基板電極２１９、複数の第１のソース基板電極２１１、第２のゲート基板電極２２９、複数の第２のソース基板電極２２１）の上面を基準とした、境界線１０３の位置における半導体装置１までの距離のことをいう。
ｙ２は、一方の短辺１２１の位置における半導体装置１と実装基板５１との間隔である。
ここで、一方の短辺１２１の位置における半導体装置１と実装基板５１との間隔とは、実装基板５１の上面に形成された基板電極の上面を基準とした、一方の短辺１２１の位置における半導体装置１までの距離のことをいう。
半導体装置１と実装基板５１とを接触させないためには、ｙ２として、例えば５μｍや１０μｍなどの所定のマージン値を確保する必要がある。
ｈ１は、接合材３００ｃの、一方の短辺１２１側端位置の厚さである。
ここで、接合材３００ｃの、一方の短辺１２１側端位置とは、接合材３００ｃと半導体装置１の上面とが接触する領域のうち、最も一方の短辺１２１側の位置のことをいう。また、接合材３００ｃの、一方の短辺１２１側端位置の厚さとは、実装基板５１の上面に形成された基板電極の上面を基準とした、接合材３００ｃの、一方の短辺１２１側端位置における半導体装置１までの距離のことをいう。
図１４Ａに示されるように、実装基板５１の上面を基準とした、半導体装置１の上面の傾きθとすると、θは、次式（式１）で表される。
θ ＝ ａｒｃｓｉｎ（２×（ｙ１−ｙ２）／Ｌ） …（式１）
また、ｈ１−ｙ２は、次式（式２）で表される。
ｈ１−ｙ２ ＝ Ａ×ｓｉｎθ …（式２）
従って、半導体装置１と実装基板５１とを接触させないためには、ｈ１が次式（式３）を満たすことが好ましい。
ｈ１ ＞ Ａ×ｓｉｎθ ＋ ｙ２ …（式３）
図１４Ｂは、実装基板５１に半導体装置１がフェースダウン実装された半導体モジュール５０の断面を示す模式図であり、半導体装置１は正の反りを有し、半導体装置１の凹状面が実装基板５１に対向している。
図１４Ｂにおける接合材３００ｄは、半導体基板３２の平面視において、第１のゲート電極１９および複数の第１のソース電極１１のうち、境界線１０３との距離が最短となる電極に接合された接合材である。
Ｂは、半導体基板３２の平面視において、第１のゲート電極１９および複数の第１のソース電極１１と境界線１０３との最近接距離である。
Ｌ、ｙ１、ｙ２、θは、図１４Ａと同様である。
ｈ２は、接合材３００ｄの、境界線１０３側端位置の厚さである。
ここで、接合材３００ｄの、境界線１０３側端位置とは、接合材３００ｄと半導体装置１の上面とが接触する領域のうち、最も境界線１０３側の位置のことをいう。また、接合材３００ｄの、境界線１０３側端位置の厚さとは、実装基板５１の上面に形成された基板電極の上面を基準とした、接合材３００ｄの、境界線１０３側端位置における半導体装置１までの距離のことをいう。
図１４Ｂに示されるように、ｈ２−ｙ２は、次式（式４）で表される。
ｈ２−ｙ２ ＝ （Ｌ／２−Ｂ）×ｓｉｎθ …（式４）
従って、半導体装置１と実装基板５１とを接触させないためには、ｈ２が次式（式５）を満たすことが好ましい。
ｈ２ ＞ （Ｌ／２−Ｂ）×ｓｉｎθ ＋ ｙ２ …（式５）
［４．実装基板の反り］
半導体モジュール５０が製品として使用される環境温度の変化や実装基板５１の経時変化等によって実装基板５１に反りが生じることがあり、そのような場合でも半導体装置１と実装基板５１とを接触させないようにする必要がある。
図１５Ａは、実装基板５１に反りが生じていない状態の半導体モジュール５０の断面を示す模式図であり、図１５Ｂは、実装基板５１に反りが生じている状態の半導体モジュール５０の断面を示す模式図である。
実装基板５１に反りが生じていない状態で半導体装置１と実装基板５１とが接触していなくても（図１５Ａ）、実装基板５１に反りが生じた時に半導体装置１と実装基板５１とが接触してしまうことがある（図１５Ｂ）。
図１６Ａは、実装基板５１に反りが生じていない状態の一方の短辺１２１近傍の半導体モジュール５０の断面を示す模式図であり、図１５Ａの部分拡大図である。
図１６Ｂは、実装基板５１に反りが生じて半導体装置１と実装基板５１とが接触している状態の一方の短辺１２１近傍の半導体モジュール５０の断面を示す模式図であり、図１５Ｂの部分拡大図である。
図１６Ａ、図１６Ｂにおいて、接合材３００ｃは図１４Ａと同様に、半導体基板３２の平面視において、第１のゲート電極１９および複数の第１のソース電極１１のうち、一方の短辺１２１との距離が最短となる電極に接合された接合材であり、Ａ、θも図１４Ａと同様である。
図１６Ｂにおいて、θ２は、反りが生じていない状態の実装基板５１の上面を基準とした、反りが生じた状態の実装基板５１の上面の傾きである。
Ｃは、実装基板５１の平面視において、半導体装置１と実装基板５１との接触点と、接合材３００ｃとの最近接距離である。
実装基板５１に反りが生じても半導体装置１と実装基板５１とを接触させない条件は、半導体装置１と実装基板５１との最近接間隔をｙ３としたとき、ｙ３が次式（式６）を満たすことである。
ｙ３ ＞ Ｃ×ｓｉｎθ２ …（式６）
ｓｉｎθ２の値は、実装基板５１の反り量として一般的な経験値である、実装基板５１の長さ５０ｍｍ当たり１ｍｍというデータを用いれば０．０２と求まる。
これらから、半導体装置１と実装基板５１とを接触させないためには、ｙ３が次式（式７）を満たすことが好ましい。
ｙ３ ＞ ０．０２ × Ｃ …（式７）
なお、Ｃの値として、半導体基板３２の平面視において、第１のゲート電極１９および複数の第１のソース電極１１と一方の短辺１２１との最近接距離を用いても良い。計算結果に対する影響は誤差範囲である。
以上、本開示の１つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。
本願発明に係る半導体装置は、ＣＳＰ型の半導体装置として、双方向トランジスタ、単方向トランジスタ、ダイオードなどの各種の半導体装置に広く利用できる。
１ 半導体装置
２ 制御ＩＣ
３ 電池
４ 負荷
１０ 第１の縦型ＭＯＳトランジスタ
１１、１１ａ、１１ｂ、１１ｃ、１１ｄ 第１のソース電極
１２ 第１のソース電極の第１の部分
１３ 第１のソース電極の第２の部分
１４ 第１のソース領域
１５ 第１のゲート導体
１６ 第１のゲート絶縁膜
１８ 第１のボディ領域
１９ 第１のゲート電極
２０ 第２の縦型ＭＯＳトランジスタ
２１、２１ａ、２１ｂ、２１ｃ、２１ｄ 第２のソース電極
２２ 第２のソース電極の第１の部分
２３ 第２のソース電極の第２の部分
２４ 第２のソース領域
２５ 第２のゲート導体
２６ 第２のゲート絶縁膜
２８ 第２のボディ領域
２９ 第２のゲート電極
３１ 金属層
３２ 半導体基板
３３ 低濃度不純物層
３４ 層間絶縁膜
３５ パッシベーション層
４０ 半導体層
５０ 半導体モジュール
５１ 実装基板
５２、５６、５７ 配線パターン
５３ ギャップ
５４ 配線パターンの第１の部分
５５ 配線パターンの第２の部分
１０１ 第１の領域
１０２ 第２の領域
１０３ 境界線
１２１ 一方の短辺
１２２ 他方の短辺
２１１、２１１ａ、２１１ｂ、２１１ｃ、２１１ｄ 第１のソース基板電極
２１９ 第１のゲート基板電極
２２１、２２１ａ、２２１ｂ、２２１ｃ、２２１ｄ 第２のソース基板電極
２２９ 第２のゲート基板電極
３００、３００ａ、３００ｂ、３００ｃ、３００ｄ 接合材
３０１ 第１の接合面
３０２ 第２の接合面
３０３ 側面

Claims (15)

  1. 第１導電型の不純物を含む長方形の半導体基板と、
    前記半導体基板の上面に接触して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、
    前記半導体基板の下面全面に接触して形成され、金属材料のみで構成された金属層とからなり、
    常温時に前記半導体基板の長辺方向に沿って湾曲しているフェースダウン実装チップサイズパッケージ型半導体装置であって、
    前記低濃度不純物層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、
    前記低濃度不純物層内の前記第１の領域に隣接された第２の領域に形成された第２の縦型ＭＯＳトランジスタとを有し、
    前記第１の縦型ＭＯＳトランジスタは、前記低濃度不純物層の表面に、第１のゲート電極と複数の第１のソース電極とを有し、
    前記第２の縦型ＭＯＳトランジスタは、前記低濃度不純物層の表面に、第２のゲート電極と複数の第２のソース電極とを有し、
    前記半導体基板は、前記第１の縦型ＭＯＳトランジスタの第１のドレイン領域および前記第２の縦型ＭＯＳトランジスタの第２のドレイン領域の共通ドレイン領域として働き、
    前記第１のソース電極から前記第１のドレイン領域、前記金属層および前記第２のドレイン領域を経由した前記第２のソース電極までの双方向経路を主電流経路とし、
    前記第１のゲート電極は、前記半導体基板の平面視において、前記半導体基板の一方の短辺との間に他の電極を挟まずに形成され、
    前記複数の第１のソース電極は、前記半導体基板の平面視において、略長方形形状のものを複数含み、
    前記複数の略長方形形状の第１のソース電極は、前記半導体基板の平面視において、前記半導体基板の長辺方向と平行にストライプ状に形成され、
    前記第２のゲート電極は、前記半導体基板の平面視において、前記半導体基板の他方の短辺との間に他の電極を挟まずに形成され、
    前記複数の第２のソース電極は、前記半導体基板の平面視において、略長方形形状のものを複数含み、
    前記複数の略長方形形状の第２のソース電極は、前記半導体基板の平面視において、前記半導体基板の長辺方向と平行にストライプ状に形成され、
    前記第１の領域と前記第２の領域との境界線は、前記半導体基板の平面視において、略線分であり、
    前記第１のゲート電極および前記複数の第１のソース電極と、前記第２のゲート電極および前記複数の第２のソース電極とは、前記半導体基板の平面視において、前記境界線を対称軸とする線対称の位置に形成された
    フェースダウン実装チップサイズパッケージ型半導体装置。
  2. 前記第１のゲート電極は、前記半導体基板の平面視において、前記一方の短辺の中央近傍に形成され、
    前記第２のゲート電極は、前記半導体基板の平面視において、前記他方の短辺の中央近傍に形成された
    請求項１に記載の半導体装置。
  3. 前記複数の第１のソース電極のうちの少なくとも１対は、前記半導体基板の平面視において、前記第１のゲート電極に対して、前記一方の短辺方向の両側に形成され、該１対の第１のソース電極と前記一方の短辺との最近接距離は、前記第１のゲート電極の前記境界線側端と前記一方の短辺との距離との最近接距離以下であり、
    前記複数の第２のソース電極のうちの少なくとも１対は、前記半導体基板の平面視において、前記第２のゲート電極に対して、前記他方の短辺方向の両側に形成され、該１対の第２のソース電極と前記他方の短辺との最近接距離は、前記第２のゲート電極の前記境界線側端と前記他方の短辺との距離との最近接距離以下である
    請求項２に記載の半導体装置。
  4. 前記半導体基板の平面視において、前記複数の第１のソース電極と前記一方の短辺との第１の最近接距離は、前記半導体基板の短辺方向における前記第１のゲート電極の最大幅以下である
    請求項３に記載の半導体装置。
  5. 前記半導体基板の平面視において、前記第１の最近接距離は、前記複数の第１のソース電極と前記境界線との第２の最近接距離よりも長い
    請求項４に記載の半導体装置。
  6. 前記半導体基板の平面視において、前記複数の第１のソース電極と前記第１のゲート電極との第３の最近接距離は、前記半導体基板の短辺方向における前記第１のゲート電極の最大幅以上である
    請求項５に記載の半導体装置。
  7. 前記半導体基板の平面視において、前記複数の第１のソース電極のうちの少なくとも１つの、前記半導体基板の短辺方向における最大幅は、０．２５ｍｍ以上０．３５ｍｍ以下である
    請求項１に記載の半導体装置。
  8. 前記半導体基板の平面視において、前記複数の第１のソース電極と前記半導体基板の長辺との最近接距離は０．０８ｍｍ以上である
    請求項１に記載の半導体装置。
  9. 前記半導体基板の平面視において、前記半導体基板の長辺方向における前記第１のゲート電極の最大幅は、前記半導体基板の短辺方向における前記第１のゲート電極の最大幅と等しいか、または前記半導体基板の短辺方向における前記第１のゲート電極の最大幅よりも広い
    請求項１に記載の半導体装置。
  10. 請求項１に記載の半導体装置が、実装基板に対して前記湾曲の凹状面が対向してフェースダウン実装された半導体モジュールであって、
    前記実装基板は、前記第１のゲート電極と接合材を介して接続され、前記実装基板の上面に形成されたゲート基板電極を有し、
    前記ゲート基板電極は、前記実装基板の平面視において、前記半導体基板の短辺方向における最大幅よりも、前記半導体基板の長辺方向における最大幅の方が広い
    半導体モジュール。
  11. 請求項１に記載の半導体装置が、実装基板に対して前記湾曲の凹状面が対向してフェースダウン実装された半導体モジュールであって、
    前記実装基板は、前記第１のゲート電極と接合材を介して接続され、前記実装基板の上面に形成されたゲート基板電極を有し、
    前記半導体基板の平面視における前記ゲート電極の面積と前記実装基板の平面視における前記ゲート基板電極の面積とは互いに異なる
    半導体モジュール。
  12. 請求項１に記載の半導体装置が、実装基板に対して前記湾曲の凹状面が対向してフェースダウン実装された半導体モジュールであって、
    前記実装基板は、前記第１のゲート電極と接合材を介して接続され、前記実装基板の上面に形成されたゲート基板電極を有し、
    前記接合材は、
    前記第１のゲート電極に接合された第１の接合面と、
    前記ゲート基板電極に接合された第２の接合面と、
    前記第１の接合面と前記第２の接合面とに挟まれた側面とを有し、
    前記実装基板に垂直な平面による前記側面の断面は、直線、または前記接合材側へ凹んだ曲線である
    半導体モジュール。
  13. 請求項１に記載の半導体装置が、複数の接合材を介して、実装基板に対して前記湾曲の凹状面が対向してフェースダウン実装された半導体モジュールであって、
    前記複数の接合材のうち、前記半導体基板の平面視において前記一方の短辺との距離が最短である第１の接合材の、前記一方の短辺側端位置の厚さをｈ１とし、
    前記境界線の位置における前記半導体装置と前記実装基板との間隔をｙ１とし、
    前記一方の短辺の位置における前記半導体装置と前記実装基板との間隔をｙ２とし、
    前記半導体基板の長辺方向の長さをＬとし、
    前記半導体基板の平面視において、前記第１のゲート電極および前記複数の第１のソース電極と前記一方の短辺との最近接距離をＡとした時、
    θ＝ａｒｃｓｉｎ（２×（ｙ１−ｙ２）／Ｌ）
    ｈ１ ＞ Ａ×ｓｉｎθ ＋ ｙ２
    を満足する
    半導体モジュール。
  14. 前記複数の接合材のうち、前記半導体基板の平面視において前記境界線との距離が最短である第２の接合材の、前記境界線側端位置の厚さをｈ２とし、
    前記半導体基板の平面視において、前記第１のゲート電極および前記複数の第１のソース電極と前記境界線との最近接距離をＢとした時、
    ｈ２ ＞ （Ｌ／２−Ｂ）×ｓｉｎθ ＋ ｙ２
    を満足する
    請求項１３に記載の半導体モジュール。
  15. 請求項１に記載の半導体装置が、実装基板に対して前記湾曲の凹状面が対向してフェースダウン実装された半導体モジュールであって、
    前記半導体基板の平面視において、前記第１のゲート電極および前記複数の第１のソース電極と前記一方の短辺との最近接距離をＣとした時、
    前記半導体装置と前記実装基板との最近接間隔は０．０２×Ｃ以上である
    半導体モジュール。
JP2018135347A 2018-01-19 2018-07-18 半導体装置および半導体モジュール Active JP6447946B1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US16/146,272 US10340347B1 (en) 2018-01-19 2018-09-28 Semiconductor device and semiconductor module
US16/418,617 US10541310B2 (en) 2018-01-19 2019-05-21 Semiconductor device and semiconductor module
US16/670,805 US10636885B2 (en) 2018-01-19 2019-10-31 Semiconductor device and semiconductor module

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018007735 2018-01-19
JP2018007735 2018-01-19

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2018218975A Division JP6728518B2 (ja) 2018-01-19 2018-11-22 半導体装置および半導体モジュール

Publications (2)

Publication Number Publication Date
JP6447946B1 true JP6447946B1 (ja) 2019-01-09
JP2019129308A JP2019129308A (ja) 2019-08-01

Family

ID=64960228

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2018135347A Active JP6447946B1 (ja) 2018-01-19 2018-07-18 半導体装置および半導体モジュール
JP2018218975A Active JP6728518B2 (ja) 2018-01-19 2018-11-22 半導体装置および半導体モジュール

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2018218975A Active JP6728518B2 (ja) 2018-01-19 2018-11-22 半導体装置および半導体モジュール

Country Status (2)

Country Link
US (3) US10340347B1 (ja)
JP (2) JP6447946B1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019129312A (ja) * 2018-01-19 2019-08-01 パナソニックＩｐマネジメント株式会社 半導体装置および半導体モジュール
JP2020181968A (ja) * 2019-04-26 2020-11-05 住友電気工業株式会社 炭化珪素半導体モジュールおよび炭化珪素半導体モジュールの製造方法
JP2020184550A (ja) * 2019-04-26 2020-11-12 住友電気工業株式会社 炭化珪素半導体モジュールおよび炭化珪素半導体モジュールの製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7042217B2 (ja) * 2016-12-27 2022-03-25 ヌヴォトンテクノロジージャパン株式会社 半導体装置
CN111587613B (zh) * 2018-01-09 2023-06-20 株式会社村田制作所 高频模块
JP6631934B1 (ja) * 2018-06-19 2020-01-15 パナソニックＩｐマネジメント株式会社 半導体装置
TWI761740B (zh) 2018-12-19 2022-04-21 日商新唐科技日本股份有限公司 半導體裝置
KR102550988B1 (ko) * 2021-03-29 2023-07-04 누보톤 테크놀로지 재팬 가부시키가이샤 반도체 장치, 전지 보호 회로, 및, 파워 매니지먼트 회로
KR102629278B1 (ko) 2021-03-29 2024-01-25 누보톤 테크놀로지 재팬 가부시키가이샤 반도체 장치 및 반도체 모듈
JP7233629B1 (ja) * 2021-10-15 2023-03-06 ヌヴォトンテクノロジージャパン株式会社 半導体装置
JP7475569B1 (ja) 2022-10-27 2024-04-26 ヌヴォトンテクノロジージャパン株式会社 半導体装置
WO2024090243A1 (ja) * 2022-10-27 2024-05-02 ヌヴォトンテクノロジージャパン株式会社 半導体装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009570A (ja) * 2000-06-26 2002-01-11 Matsushita Electric Ind Co Ltd 電子部品とその製造方法
JP2004253544A (ja) * 2003-02-19 2004-09-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2008109008A (ja) * 2006-10-27 2008-05-08 Sanyo Electric Co Ltd 半導体装置
JP2010205761A (ja) * 2009-02-27 2010-09-16 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2013247309A (ja) * 2012-05-29 2013-12-09 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2015095550A (ja) * 2013-11-12 2015-05-18 ルネサスエレクトロニクス株式会社 半導体装置
WO2016203764A1 (ja) * 2015-06-17 2016-12-22 パナソニックＩｐマネジメント株式会社 半導体装置及びモジュール部品
WO2017002368A1 (ja) * 2015-07-01 2017-01-05 パナソニックＩｐマネジメント株式会社 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8546893B2 (en) * 2010-01-12 2013-10-01 Mohamed N. Darwish Devices, components and methods combining trench field plates with immobile electrostatic charge
JP6281897B2 (ja) * 2013-10-30 2018-02-21 ルネサスエレクトロニクス株式会社 半導体装置
JP6447946B1 (ja) * 2018-01-19 2019-01-09 パナソニックＩｐマネジメント株式会社 半導体装置および半導体モジュール

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009570A (ja) * 2000-06-26 2002-01-11 Matsushita Electric Ind Co Ltd 電子部品とその製造方法
JP2004253544A (ja) * 2003-02-19 2004-09-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2008109008A (ja) * 2006-10-27 2008-05-08 Sanyo Electric Co Ltd 半導体装置
JP2010205761A (ja) * 2009-02-27 2010-09-16 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2013247309A (ja) * 2012-05-29 2013-12-09 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2015095550A (ja) * 2013-11-12 2015-05-18 ルネサスエレクトロニクス株式会社 半導体装置
WO2016203764A1 (ja) * 2015-06-17 2016-12-22 パナソニックＩｐマネジメント株式会社 半導体装置及びモジュール部品
WO2017002368A1 (ja) * 2015-07-01 2017-01-05 パナソニックＩｐマネジメント株式会社 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019129312A (ja) * 2018-01-19 2019-08-01 パナソニックＩｐマネジメント株式会社 半導体装置および半導体モジュール
JP2020181968A (ja) * 2019-04-26 2020-11-05 住友電気工業株式会社 炭化珪素半導体モジュールおよび炭化珪素半導体モジュールの製造方法
JP2020184550A (ja) * 2019-04-26 2020-11-12 住友電気工業株式会社 炭化珪素半導体モジュールおよび炭化珪素半導体モジュールの製造方法
JP7255344B2 (ja) 2019-04-26 2023-04-11 住友電気工業株式会社 炭化珪素半導体モジュールおよび炭化珪素半導体モジュールの製造方法
JP7255343B2 (ja) 2019-04-26 2023-04-11 住友電気工業株式会社 炭化珪素半導体モジュールおよび炭化珪素半導体モジュールの製造方法

Also Published As

Publication number Publication date
US20200066852A1 (en) 2020-02-27
US20190229194A1 (en) 2019-07-25
US10340347B1 (en) 2019-07-02
US10541310B2 (en) 2020-01-21
JP6728518B2 (ja) 2020-07-22
JP2019129308A (ja) 2019-08-01
US20190273141A1 (en) 2019-09-05
US10636885B2 (en) 2020-04-28
JP2019129312A (ja) 2019-08-01

Similar Documents

Publication Publication Date Title
JP6447946B1 (ja) 半導体装置および半導体モジュール
KR101827186B1 (ko) 반도체 모듈 및 인버터 장치
US9899299B2 (en) Semiconductor device
US9418916B2 (en) Semiconductor device
US11658100B2 (en) Packaging of a semiconductor device with a plurality of leads
JP6535509B2 (ja) 半導体装置
US11881444B2 (en) Semiconductor device
JP2006196874A (ja) 半導体装置
JP2013201289A (ja) 半導体装置
US9171817B2 (en) Semiconductor device
US10546988B2 (en) Light emitting device and solder bond structure
TWI777238B (zh) 半導體裝置
JP2012191021A (ja) 半導体モジュール
US11557564B2 (en) Semiconductor device
JP2022143167A (ja) 半導体装置
US20230078429A1 (en) Semiconductor device
JP7177961B2 (ja) 半導体装置および半導体モジュール
US10825756B2 (en) Chip attached to a die pad having a concave structure
KR102563486B1 (ko) 솔더 과다 웨팅 방지 스페이서, 제조 장치, 및 그 장착 방법
JPH09321352A (ja) 熱電モジュール
WO2022209346A1 (ja) 半導体装置および半導体モジュール
WO2021020456A1 (ja) 半導体パッケージおよび半導体装置
US20240087969A1 (en) Semiconductor device
TWI706703B (zh) 電子模組
JP2024007794A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180718

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20180718

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20180807

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181023

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181122

R151 Written notification of patent or utility model registration

Ref document number: 6447946

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

SZ03 Written request for cancellation of trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R313Z03

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250