WO2020129786A1 - 半導体装置 - Google Patents

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WO2020129786A1
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semiconductor device
source pads
source
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semiconductor layer
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亮介 大河
俊和 今井
一磨 吉田
翼 井上
今村　武司
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パナソニックセミコンダクターソリューションズ株式会社
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Definitions

  • the present disclosure relates to a semiconductor device, and particularly to a chip size package type semiconductor device.
  • Patent Document 1 a semiconductor device mounted on a mounting board and switching between a conducting state and a non-conducting state of a current path in the mounting board.
  • the current path through which a large current flows on the mounting board is designed to reduce the conduction resistance. Therefore, it is desired that the semiconductor device mounted on the mounting substrate, which switches between the conductive state and the non-conductive state of the current path through which the large current flows, has characteristics suitable for reducing the conduction resistance of the current path.
  • an object of the present disclosure is to provide a semiconductor device having characteristics suitable for reducing the conduction resistance of a current path in a mounting board to be mounted.
  • a semiconductor device is a chip size package type semiconductor device capable of face-down mounting, and includes a semiconductor layer, a metal layer formed in contact with a back surface of the semiconductor layer, and the semiconductor.
  • a first vertical MOS transistor formed in a first region of the layer, and a first vertical MOS transistor formed in a second region of the semiconductor layer adjacent to the first region in plan view of the semiconductor layer.
  • Two vertical MOS transistors, the semiconductor layer has a semiconductor substrate, and each of the first vertical MOS transistor and the second vertical MOS transistor has a surface of the semiconductor layer.
  • the plurality of first source pads between the first side parallel to the direction and closest to the first side, and between the boundary between the first region and the second region in the first direction.
  • the second gate pad is arranged between the second side and the second side that is parallel and closest to the first direction, and The semiconductor device is arranged such that the plurality of second source pads are not sandwiched between the boundary and the boundary in the first direction.
  • the semiconductor device According to the semiconductor device according to one aspect of the present disclosure, it is possible to provide a semiconductor device having characteristics suitable for reducing the conduction resistance of the current path in the mounting board to be mounted.
  • FIG. 1 is a sectional view showing an example of the structure of the semiconductor device according to the embodiment.
  • FIG. 2A is a top view showing an example of an electrode configuration of the semiconductor device according to the exemplary embodiment.
  • FIG. 2B is a cross-sectional view showing a main current flowing through the semiconductor device according to the embodiment.
  • FIG. 3 is a circuit diagram showing an application example of the semiconductor device according to the embodiment to a charge/discharge circuit.
  • FIG. 4A is a schematic diagram Part 1 showing the relationship between the semiconductor device according to the embodiment, the printed wiring board according to the embodiment, and the wiring pattern on the printed wiring board.
  • FIG. 4B is a schematic diagram 2 showing the relationship between the semiconductor device according to the embodiment, the printed wiring board according to the embodiment, and the wiring pattern on the printed wiring board.
  • FIG. 5A is a schematic diagram 1 showing the relationship between the semiconductor device according to the first comparative example, the printed wiring board according to the first comparative example, and the wiring pattern on the printed wiring board.
  • FIG. 5B is a second schematic diagram showing the relationship between the semiconductor device according to the first comparative example, the printed wiring board according to the first comparative example, and the wiring pattern on the printed wiring board.
  • FIG. 6A is a schematic diagram showing how a current flows through the printed wiring board according to the embodiment.
  • FIG. 6B is a schematic diagram showing how a current flows in the printed wiring board according to the second comparative example.
  • FIG. 7A is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 7B is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 7C is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 7D is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 7E is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 7F is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 7G is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 8A is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 8B is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 8C is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 8D is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 9A is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 9B is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 10 is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 11 is a circuit diagram showing an example of the semiconductor device according to the embodiment.
  • FIG. 12 is a cross-sectional view showing an example of the structure of the semiconductor device according to the embodiment.
  • FIG. 13 is a top perspective view of the bidirectional Zener diode according to the embodiment.
  • FIG. 14 is a cross-sectional view of the bidirectional Zener diode according to the embodiment.
  • FIG. 15 is a schematic diagram showing a typical path of a surge current flowing through the semiconductor device according to the embodiment.
  • FIG. 16 is a cross-sectional view showing a state where the semiconductor device according to the embodiment is warped.
  • FIG. 17 is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 18A is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 18B is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 18C is a schematic diagram showing an arrangement example of source electrodes of the semiconductor device according to the first embodiment.
  • FIG. 18D is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 18E is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 19 is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 20A is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • FIG. 20B is a schematic diagram showing an arrangement example of electrode pads of the semiconductor device according to the first embodiment.
  • the semiconductor device according to the embodiment is a chip size package (CSP) type semiconductor device in which two vertical MOS (Metal Oxide Semiconductor) transistors are formed on a semiconductor substrate and face down mounting is possible.
  • the two vertical MOS transistors are power transistors, and are so-called trench MOS FETs (Field Effect Transistors).
  • FIG. 1 is a sectional view showing an example of the structure of a semiconductor device 1 according to an embodiment.
  • FIG. 2A is a top view showing an example of the electrode configuration of the semiconductor device 1.
  • FIG. 2B is a cross-sectional view showing the main current flowing through the semiconductor device 1.
  • the main current is the main component of the current flowing in the circuit, is the current flowing in the designed direction of the designed current path, and excludes leakage current and surge current.
  • the semiconductor device 1 when captured inside the semiconductor device 1, it means a current flowing through a path indicated by a bidirectional arrow in FIG. 2B.
  • the semiconductor device 1 is viewed in a plan view, the inside of the semiconductor device 1 is horizontally oriented.
  • a flowing current that is, a current flowing horizontally in the metal layer 30 or the semiconductor substrate 32 in FIG. 2B.
  • FIG. 4B when the printed wiring board 50 including the mounted semiconductor device 1 and the wiring patterns 51 to 53 are seen in a plan view, it means a current flowing from left to right or right to left.
  • 1 and 2B show a cross section taken along the line II of FIG. 2A.
  • the semiconductor device 1 includes a semiconductor layer 40, a metal layer 30, and a first vertical MOS transistor 10 (hereinafter, referred to as a first vertical MOS transistor 10 formed in a first region A1 in the semiconductor layer 40).
  • Transistor 10 and a second vertical MOS transistor 20 (hereinafter also referred to as “transistor 20") formed in the second region A2 in the semiconductor layer 40.
  • the first region A1 and the second region A2 are adjacent to each other in a plan view of the semiconductor layer 40.
  • the semiconductor layer 40 is configured by stacking a semiconductor substrate 32 and a low concentration impurity layer 33.
  • the semiconductor substrate 32 is arranged on the back surface side of the semiconductor layer 40 and is made of silicon containing impurities of the first conductivity type.
  • the low-concentration impurity layer 33 is disposed on the front surface side of the semiconductor layer 40 and is formed in contact with the semiconductor substrate 32.
  • the low-concentration impurity layer 33 has a first-conductivity-type impurity concentration lower than that of the semiconductor substrate 32. Including.
  • the low-concentration impurity layer 33 may be formed on the semiconductor substrate 32 by epitaxial growth, for example.
  • the metal layer 30 is formed in contact with the back surface side of the semiconductor layer 40 and is made of silver (Ag) or copper (Cu).
  • the metal layer 30 may contain a small amount of an element other than the metal mixed as an impurity in the manufacturing process of the metal material. Further, the metal layer 30 may or may not be formed on the entire back surface side of the semiconductor layer 40.
  • the transistor 10 is bonded to the surface of the semiconductor layer 40 (that is, the surface of the low-concentration impurity layer 33) to the mounting substrate via a bonding material during face-down mounting. It has a plurality of (here, six) first source pads 111 (here, first source pads 111a, 111b, 111c, 111d, 111e, and 111f) and a first gate pad 119.
  • the transistor 20 includes a plurality of (six in this case) second electrodes that are bonded to the surface of the semiconductor layer 40 (that is, the surface of the low-concentration impurity layer 33) to the mounting substrate via a bonding material during face-down mounting.
  • Source pad 121 here, second source pads 121a, 121b, 121c, 121d, 121e, and 121f
  • a second gate pad 129 here, second gate pad 129.
  • the semiconductor layer 40 has a rectangular shape in a plan view, and the transistor 10 and the transistor 20 are arranged in the first direction in the first direction.
  • the main current flows in the direction.
  • the semiconductor layer 40 has one long side 91 and the other long side 92 parallel to the first direction, and one short side 93 and the other short side in the direction orthogonal to the first direction in a plan view. It is assumed to be rectangular with sides 94. That is, here, the semiconductor layer 40 is assumed to have a rectangular shape with the long side in the first direction.
  • a center line 90 is a line that bisects the rectangular semiconductor layer 40 in the first direction in a plan view of the semiconductor layer 40. Therefore, the center line 90 is a straight line in the direction orthogonal to the first direction in the plan view of the semiconductor layer 40. As will be described later, when the semiconductor device 1 is mounted face down on the printed wiring board, the center line 90 is located at a position (clearance) where the wiring pattern is once cut off on the printed wiring board in a plan view of the semiconductor layer 40. It will almost match.
  • the boundary 90C is a boundary between the first area A1 and the second area A2.
  • the boundary 90C divides the semiconductor layer 40 into two equal areas in a plan view of the semiconductor layer 40, but is not necessarily a straight line. In a plan view of the semiconductor layer 40, the center line 90 and the boundary 90C may or may not match.
  • the first gate pad 119 has a plurality of first gate pads 119 between one long side 91 and the boundary 90C in the first direction in a plan view of the semiconductor layer 40.
  • the source pad 111 of No. 1 is arranged so as not to be sandwiched even in part.
  • the plurality of first source pads 111 include a plurality of substantially rectangular-shaped ones (here, all the first source pads 111) in a plan view of the semiconductor layer 40.
  • the source pads 111 each have a longitudinal direction parallel to the one long side 91 and the other long side 92, and are arranged in a stripe shape.
  • the second gate pad 129 has a plurality of second source pads 121 between the other long side 92 and the boundary 90C in the first direction in the plan view of the semiconductor layer 40. It is arranged so that it will not be pinched even by parts.
  • the plurality of second source pads 121 include a plurality of substantially rectangular-shaped ones (here, all the second source pads 121) in a plan view of the semiconductor layer 40, and the plurality of substantially rectangular-shaped second source pads 121.
  • the source pads 121 each have a longitudinal direction parallel to one long side 91 and the other long side 92, and are arranged in a stripe shape.
  • the number of the first gate pads 119 and the number of the second gate pads 129 are not necessarily limited to one illustrated in FIG. 2A, and may be two or more. I do not care. Further, each of the first gate pad 119 and the second gate pad 129 may have a substantially circular shape as illustrated in FIG. 2A, or may not have a substantially circular shape.
  • the number of the plurality of first source pads 111 and the number of the plurality of second source pads 121 are not necessarily limited to the six illustrated in FIG. 2A, and other than six. It may be plural.
  • the plurality of substantially rectangular first source pads 111 are not limited to the arrangement as shown in FIG. 2A, and are parallel to one short side 93 and the other short side 94, and may be arranged in a stripe shape.
  • the plurality of substantially rectangular second source pads 121 are not limited to the arrangement as shown in FIG. 2A, and are parallel to one short side 93 and the other short side 94, and are arranged in a stripe shape. May be.
  • a first body region 18 containing impurities of a second conductivity type different from the first conductivity type is formed in the first body region 18.
  • a first source region 14 containing a first conductivity type impurity, a first gate conductor 15, and a first gate insulating film 16 are formed in the first body region 18.
  • the first source electrode 11 includes a portion 12 and a portion 13, and the portion 12 is connected to the first source region 14 and the first body region 18 via the portion 13.
  • the first gate conductor 15 is electrically connected to the first gate pad 119.
  • the portion 12 of the first source electrode 11 is a layer that is joined to solder during reflow in face-down mounting, and as a non-limiting example, a metal material containing any one or more of nickel, titanium, tungsten, and palladium. May be composed of The surface of the portion 12 may be plated with gold or the like.
  • the portion 13 of the first source electrode 11 is a layer that connects the portion 12 and the semiconductor layer 40, and as a non-limiting example, is made of a metal material containing at least one of aluminum, copper, gold, and silver. It may be configured.
  • a second body region 28 containing an impurity of the second conductivity type is formed in the second region A2 of the low concentration impurity layer 33.
  • a second source region 24 containing an impurity of the first conductivity type is formed in the second body region 28 .
  • the second source electrode 21 is composed of a portion 22 and a portion 23, and the portion 22 is connected to the second source region 24 and the second body region 28 via the portion 23.
  • the second gate conductor 25 is electrically connected to the second gate pad 129.
  • the portion 22 of the second source electrode 21 is a layer that is joined to solder during reflow in face-down mounting, and as a non-limiting example, a metal material containing one or more of nickel, titanium, tungsten, and palladium. May be composed of The surface of the portion 22 may be plated with gold or the like.
  • the portion 23 of the second source electrode 21 is a layer that connects the portion 22 and the semiconductor layer 40, and as a non-limiting example, is a metal material containing one or more of aluminum, copper, gold, and silver. It may be configured.
  • the low-concentration impurity layer 33 and the semiconductor substrate 32 function as a common drain region in which the first drain region of the transistor 10 and the second drain region of the transistor 20 are shared. To do.
  • the semiconductor device 1 has a bidirectional path from the first source electrode 11 to the second source electrode 21 via the first drain region, the metal layer 30, and the second drain region. Is the main current path.
  • the first body region 18 is covered with an interlayer insulating layer 34 having an opening, and the first source electrode 11 connected to the first source region 14 through the opening of the interlayer insulating layer 34. Is provided.
  • the interlayer insulating layer 34 and the portion 13 of the first source electrode are covered with a passivation layer 35 having an opening, and the portion 12 connected to the portion 13 of the first source electrode through the opening of the passivation layer 35 is provided. ..
  • the second body region 28 is covered with an interlayer insulating layer 34 having an opening, and a portion 23 of the second source electrode 21 connected to the second source region 24 is provided through the opening of the interlayer insulating layer 34.
  • the interlayer insulating layer 34 and the portion 23 of the second source electrode are covered with a passivation layer 35 having an opening, and a portion 22 connected to the portion 23 of the second source electrode through the opening of the passivation layer 35 is provided. ..
  • the plurality of first source pads 111 and the plurality of second source pads 121 are regions in which the first source electrode 11 and the second source electrode 21 are partially exposed on the surface of the semiconductor device 1, respectively. Refers to the so-called terminal part.
  • the first gate pad 119 and the second gate pad 129 are respectively the first gate electrode 19 (not shown in FIGS. 1, 2A, and 2B; see FIG. 3 described later) and the first gate electrode 19 respectively.
  • the second gate electrode 29 (not shown in FIGS. 1, 2A, and 2B; see FIG. 3, which will be described later) indicates a region that is partially exposed on the surface of the semiconductor device 1, that is, a so-called terminal portion.
  • the source pad and the gate pad are collectively referred to as "electrode pad”.
  • each structure in the semiconductor device 1 is that the thickness of the semiconductor layer 40 is 10-90 ⁇ m, the thickness of the metal layer 30 is 10-90 ⁇ m, the interlayer insulating layer 34 and the passivation layer. The sum of the thicknesses of 35 is 3-13 ⁇ m.
  • the semiconductor device 1 for example, assuming that the first conductivity type is N type and the second conductivity type is P type, the first source region 14, the second source region 24, the semiconductor substrate 32, and the low concentration impurity layer 33 are The first body region 18 and the second body region 28 may be N-type semiconductors and may be P-type semiconductors.
  • the first conductivity type is P-type and the second conductivity type is N-type
  • the first source region 14, the second source region 24, the semiconductor substrate 32, and the low-concentration impurity layer. 33 may be a P-type semiconductor
  • the first body region 18 and the second body region 28 may be an N-type semiconductor.
  • the conduction operation of the semiconductor device 1 will be described in the case where the transistors 10 and 20 are so-called N-channel transistors in which the first conductivity type is N type and the second conductivity type is P type.
  • a high voltage is applied to the first source electrode 11 and a low voltage is applied to the second source electrode 21, and the second gate electrode 29 (second gate conductor 25
  • a voltage higher than the threshold value is applied to ()
  • a conduction channel is formed in the second body region 28 near the second gate insulating film 26.
  • the first source electrode 11-first body region 18-low-concentration impurity layer 33-semiconductor substrate 32-metal layer 30-semiconductor substrate 32-low-concentration impurity layer 33-second body region 28 is formed.
  • the main current flows through the path of the conductive channel-the second source region 24-the second source electrode 21 to bring the semiconductor device 1 into the conductive state.
  • This main current path there is a PN junction on the contact surface between the first body region 18 and the low-concentration impurity layer 33, which functions as a body diode. Further, since this main current mainly flows through the metal layer 30, by thickening the metal layer 30, the cross-sectional area of the main current path is expanded, and the on-resistance of the semiconductor device 1 can be reduced.
  • This conductive state is a state corresponding to charging in FIG. 3 described later.
  • a high voltage is applied to the second source electrode 21 and a low voltage is applied to the first source electrode 11, and the first gate electrode 19 (the first source electrode 11 is used as a reference).
  • a voltage higher than the threshold value is applied to the gate conductor 15
  • a conduction channel is formed in the first body region 18 near the first gate insulating film 16.
  • the second source electrode 21, the second body region 28, the low concentration impurity layer 33, the semiconductor substrate 32, the metal layer 30, the semiconductor substrate 32, the low concentration impurity layer 33, and the first body region 18 are formed.
  • the main current flows through the path of the conductive channel, the first source region 14 and the first source electrode 11 to bring the semiconductor device 1 into the conductive state.
  • this main current path there is a PN junction on the contact surface between the second body region 28 and the low-concentration impurity layer 33, which functions as a body diode.
  • This conductive state corresponds to the discharge in FIG. 3 described later.
  • FIG. 3 is a circuit diagram showing an application example of the semiconductor device 1 to a charging/discharging circuit used in a lithium-ion battery pack such as a smartphone or a tablet.
  • the semiconductor device 1 includes a discharge operation from the battery 3 to the load 4 and a load from the load 4 to the battery 4 according to a control signal given from the control IC 2 to the first gate electrode 19 and the second gate electrode 29.
  • the charging operation to 3 is controlled.
  • the ON resistance of the semiconductor device 1 is an example because of restrictions on shortening the charging time and realizing rapid charging.
  • a 20V withstand voltage specification 2.2 to 2.4 m ⁇ or less is required.
  • the semiconductor device 1 is used by being mounted face down on a printed wiring board which is a mounting board.
  • FIGS. 4A and 4B show the relationship between the semiconductor device 1, the printed wiring board 50, and the wiring patterns 51 to 53 arranged on the printed wiring board 50 when the semiconductor device 1 is mounted on the printed wiring board 50. It is a schematic diagram.
  • the first transistor and the second transistor are referred to as FET1 and FET2, respectively.
  • Wiring patterns 51 to 53 are arranged on the printed wiring board 50 based on an arbitrary design. However, in charging/discharging of a smart phone, a tablet, etc. in which a lithium ion battery pack is mainly used, the discharging operation from the battery and the battery are performed. In order to control the charging operation to the ON/OFF of the current, the wiring patterns 51 to 53 arranged on the printed wiring board 50 sandwich the clearance (separation) 54 so that the semiconductor device 1 bridges the clearance 54. To be implemented. In FIG. 4B, the wiring patterns 51 and 53 sandwich the clearance 54 at the center position in the figure.
  • each of the plurality of first source pads 111a to 111f and the plurality of first mounting source pads 511a to 511a to Each of 511f is joined via a conductive joining material such as solder.
  • the plurality of first mounting source pads 511a to 511f may be simply referred to as “a plurality of first mounting source pads 511”.
  • each of the plurality of second source pads 121a to 121f and each of the plurality of second mounted source pads 521a to 521f arranged on the wiring pattern 53 corresponding thereto are It is joined via a conductive joining material such as solder.
  • the plurality of second mounting source pads 521a to 521f may be simply referred to as "a plurality of second mounting source pads 521".
  • solder is used as the conductive bonding material.
  • solder is used as a joining material, reflow mounting is performed and heat treatment at about 250° C. is performed.
  • the main current flowing through the wiring patterns 51 and 53 on the printed wiring board 50 is assumed to flow from left to right in FIG. 4B (corresponding to charging in FIG. 3). 4B and FIG. 3 will be described.
  • the main current is schematically shown by a white arrow.
  • the wiring connecting the battery 3 and the first source electrode 11 of the semiconductor device 1 corresponds to the wiring pattern 51 of FIG. 4B.
  • the wiring pattern 51 is connected to the first source electrode 11 via the plurality of first mounting source pads 511, the solder, and the plurality of first source pads 111.
  • the wiring connecting from the control IC 2 to the first gate electrode 19 (second gate electrode 29) of the semiconductor device 1 in FIG. 3 corresponds to the wiring pattern 52 of FIG. 4B.
  • the wiring pattern 52 passes through the first mounting gate pad 519 (second mounting gate pad 529), the solder, the first gate pad 119 (second gate pad 129), and then the first gate electrode 19 ( It is connected to the second gate electrode 29).
  • the wiring connecting the second source electrode 21 of the semiconductor device 1 to the load 4 corresponds to the wiring pattern 53 of FIG. 4B.
  • the wiring pattern 53 is connected to the load 4 from the second source electrode 21 via the plurality of second source pads 121, the solder, and the plurality of second mounting source pads 521.
  • the printed wiring board 50 on which the semiconductor device 1 is mounted and the wiring patterns 51 to 53.
  • the semiconductor device 1 is mounted so as to bridge the wiring patterns 51 and 53 that sandwich the clearance 54.
  • the main current path of the semiconductor device 1 is opened and current flows in the wiring patterns 51 and 53 on the printed wiring board 50.
  • the semiconductor device 1 becomes functionally the same as a resistor and a heating element. Therefore, in applications such as those used in lithium-ion battery packs for smartphones, tablets, etc. that are expected to remain on for a long time, the conduction resistance of the main current path of the circuit can be reduced. It is important from the viewpoint of low power consumption of the circuit and improvement of heat dissipation. For this reason, it is desirable to prevent intervening resistors from interfering with the main current path of the circuit.
  • the resistance of the entire circuit including the semiconductor device 1 at the time of conduction is referred to as conduction resistance
  • the resistance limited to the internal resistance of the semiconductor device 1 in the ON state is referred to as ON resistance.
  • the power line is a straight line having almost the same width as the wiring patterns 51 and 53 when the current flows through the wiring patterns 51 and 53, and the current exceeds the clearance 54 (in the semiconductor device 1).
  • the semiconductor device 1 becomes a straight line having a width substantially the same as the short side length (side length parallel to the direction orthogonal to the main current flowing direction).
  • it is necessary to design the power line as wide as possible and to avoid placing obstacles such as resistors in the power line as much as possible.
  • the transistor 10 (or the first region A1) and the transistor 20 (or the second region A2) are adjacent to each other in a plan view in the direction in which the main current flows. It is desirable to design the device in Therefore, the boundary 90C is a direction substantially orthogonal to the direction in which the main current flows, and even if the boundary 90C does not completely coincide with the center line 90, there are many overlapping portions.
  • FIGS. 5A and 5B show the semiconductor device according to the first comparative example and the first comparative example when the semiconductor device according to the first comparative example is mounted on the printed wiring board according to the first comparative example. It is a schematic diagram which shows the relationship with the printed wiring board which concerns, and the wiring patterns 1051 and 1053 arrange
  • the transistor 1010 (or the first region A1001) and the transistor 1020 (or the first region A1001) are arranged in a direction orthogonal to the direction of the main current flowing from left to right. 2A, the current flowing from the left in the wiring pattern 1051 is orthogonal to once in the semiconductor device according to the first comparative example, as shown in FIG. 5B.
  • the wiring pattern 1053 bends in the direction and flows again, and the direction of the wiring pattern 1053 is changed again by 90°.
  • FIG. 4B in the case of FIG.
  • the width of the wiring pattern 1051 and 1053 must be formed by dividing the limited width of the printed wiring board according to the first comparative example into two. That is, the width of the power line cannot be increased sufficiently. Therefore, it is desirable that the transistor 10 (or the first area A1) and the transistor 20 (or the second area A2) are adjacent to each other in the direction in which the main current flows in a plan view.
  • the point that the resistor is not arranged in the power line as much as possible is the main point of the present disclosure, and the semiconductor device 1 and the semiconductor device according to the second comparative example are compared with each other with reference to FIGS. The effect of No. 1 will be described.
  • the second comparative example is a typical one of the conventional examples.
  • FIG. 6A is a schematic diagram showing how a main current flows through a printed wiring board 50 on which the semiconductor device 1 is mounted.
  • the main current flowing through the wiring patterns 51 and 53 on the printed wiring board 50 flows from left to right in FIG. 6A.
  • FIG. 6B is a schematic diagram showing how a main current flows in a printed wiring board according to a second comparative example in which a semiconductor device according to the second comparative example is mounted.
  • the main current flowing through the wiring patterns 1151 and 1153 on the printed circuit board according to the second comparative example flows from left to right in FIG. 6B.
  • the semiconductor device 1 and the semiconductor device according to the second comparative example have the same chip size.
  • the first gate pad 119 and the second gate pad 129 are arranged near one long side 91 and the other long side 92, respectively.
  • the first gate pad 1119 and the second gate pad 1129 are respectively located at the center of one short side 1193 and the other short side 1194 in a plan view of the semiconductor layer. The difference is that they are located in the vicinity.
  • the total area of the plurality of first source pads 111 and the total area of the plurality of first source pads 1111 are equal to each other, and the plurality of second source pads The total area of 121 and the total area of the plurality of second source pads 1121 are equal. Therefore, the difference in the total area of the plurality of source pads between the semiconductor device 1 and the semiconductor device according to the second comparative example does not affect the on-resistance. Other than that, there are no structural differences or differences that affect the device functions or characteristics.
  • the gate electrode (or gate pad) of the semiconductor device 1 and the semiconductor device according to the second comparative example (hereinafter, when they are not distinguished from each other, they are also simply referred to as “semiconductor device”) and the vicinity thereof
  • the region is provided with a control function of passing a current through the main current path in the semiconductor device.
  • the main current path the active region (in the broken line in FIG. 1 in the semiconductor device 1)
  • the region must be regarded as a conduction failure region that erodes the main current path (active region (inside the broken line in FIG. 1 in the semiconductor device 1)) as a control function portion. That is, the gate electrode and the region in the vicinity thereof are indispensable regions for the function of the semiconductor device, but on the other hand, they are regions which are desired to be reduced in order to reduce the on-resistance.
  • the first gate pad 1119 and the second gate pad 1129 have power levels. It is located in the center of the line and is an obstacle to continuity.
  • the main current flowing in the entire width of the wiring pattern 1151 from the left side of the drawing shows that the first gate pad 1119 has a power line width less than that of the power line. Because it is centrally located, the flow is disrupted to avoid this (see Figure 6B).
  • the divided main current merges in the vicinity of the center of the semiconductor device according to the second comparative example, but the second gate pad 1129 is arranged in the center of the width of the power line, and thus the divided main current flows again. , I will go to the right side of the drawing.
  • the first gate pad 119 and the second gate pad 129 are arranged closer to the end of the power line, which is less likely to be an obstacle to conduction.
  • the main current flowing in the entire width of the wiring pattern 51 from the left of the drawing is that the first gate pad 119 and the second gate pad 129 are at the end of the power line.
  • the flow is not disrupted due to the fact that it is located closer to (see FIG. 6A).
  • the main current flows from the left side to the right side of the drawing without being disturbed at all, except for the limitation of the width of the short side of the semiconductor device 1, while keeping the flow roughly.
  • the semiconductor device 1 is less effective in hindering the flow of the main current than the semiconductor device according to the second comparative example, and is more effective in suppressing an increase in conduction resistance. ..
  • first gate pad 119 and the second gate pad 129 are near the end of the power line means that the first gate pad 119 and the second gate pad 129 are the first gate pad of the semiconductor device 1, respectively.
  • the plurality of first source pads 111 and the plurality of second source pads 121 are arranged between the one long side 91 and the other long side 92 that are parallel to the direction without being partially sandwiched. Refers to.
  • the first gate pad 119 is not only close to the end of the power line, but also the plurality of other first sources are formed between the first gate pad 119 and the boundary 90C in the first direction.
  • the pads 111 are arranged so as not to sandwich them.
  • the second gate pad 129 is not only close to the end of the power line, but also the second source pad 121 is not sandwiched between the second gate pad 129 and the boundary 90C in the first direction. It is located in. That is, in the plan view of the semiconductor device 1, each of the first gate pad 119 and the second gate pad 129 is arranged near the boundary 90C. With such an arrangement, the effect of impeding the linear flow of the main current is geometrically less than that in the case where the gate pad is arranged at another position. Therefore, the effect of suppressing an increase in conduction resistance can be obtained.
  • the inventor obtained the above findings by earnestly examining and conducting experiments. Then, based on the above knowledge, the present invention has arrived at a semiconductor device 1 that is effective in reducing the conduction resistance throughout the circuit.
  • the semiconductor device 1 is a chip size package type semiconductor device capable of face-down mounting, and includes a semiconductor layer, a metal layer formed in contact with the back surface of the semiconductor layer, and a first semiconductor layer in the semiconductor layer.
  • a first vertical MOS transistor formed in a region and a second vertical MOS transistor formed in a second region adjacent to the first region in the semiconductor layer in a plan view of the semiconductor layer.
  • the semiconductor layer has a semiconductor substrate, and each of the first vertical MOS transistor and the second vertical MOS transistor is mounted face down on the surface of the semiconductor layer.
  • the semiconductor layer functions as a common drain region of the vertical MOS transistor and the second vertical MOS transistor, the semiconductor layer has a rectangular shape in the plan view, and the first vertical MOS transistor and the second vertical MOS transistor are provided.
  • MOS transistors are arranged in the first direction, a main current flows in the first direction, and the first gate pad is parallel to and closest to the first direction among the four sides of the semiconductor layer.
  • a part of the plurality of first source pads is sandwiched between the first side and the boundary between the first region and the second region in the first direction.
  • the second gate pad is arranged so as not to exist between the second side which is parallel to and closest to the first direction among the four sides of the semiconductor layer, and the first direction.
  • the plurality of second source pads are arranged so as not to be partially sandwiched between the boundary and the boundary.
  • the first gate pad 119 and the second gate pad 129 which are main-current control function portions, which become obstacles in the power line, are located near the end of the power line. Since the main current is not divided and flows, it is effective in suppressing an increase in conduction resistance.
  • first gate pad 119 and the second gate pad 129 are respectively arranged in the vicinity of the boundary 90C, the action of impeding the linear flow of the main current as compared with the case where the gate pads are provided at other positions Is geometrically less, and there is less risk of unnecessarily increasing conduction resistance.
  • 7A to 7G, 8A to 8D, 9A, and 9B are schematic diagrams showing an example of the arrangement of electrode pads that satisfy the conditions of the semiconductor device 1 having the above configuration.
  • the semiconductor layer 40 may have a substantially square shape.
  • the terms long side and short side do not hold in the semiconductor layer 40, but the first direction, which is the direction in which the transistor 10 (or the first area A1) and the transistor 20 (or the second area A2) are aligned, And the relationship with the arrangement of the electrode pads of the semiconductor device 1 will be described using the expression "direction orthogonal to the first direction".
  • the semiconductor device 1 may be configured such that the second side is a side facing the first side. preferable.
  • the main current of the semiconductor device 1 has bidirectional paths, if the transistor 10 and the transistor 20 are arranged in line-symmetrical or point-symmetrical electrode pads, the conduction characteristics in the forward and reverse directions of the main current and The above configuration is preferable because it is possible to obtain the effect that the heat generation characteristics are less likely to be biased. For example, if a lithium-ion battery pack such as a smart phone or a tablet is equipped with a circuit that uses the semiconductor device 1, it is not necessary to make any special handling difference in both charging and discharging.
  • the first gate pad 119 and the second gate pad 129 which are the main current control function portions, are arranged in the vicinity of the center line 90 (in particular, immediately above the center line). It is also possible to do.
  • the main current path active region, inside the broken line in FIG. 1 is originally formed. Since the unfilled region can be used as a region for arranging the gate pad, the rate of erosion of the active region can be suppressed as compared with the case where the gate pad is arranged at other positions. The effect makes it possible to reduce the on-resistance. Further, the effect of suppressing heat generation by reducing the on-resistance can be expected.
  • the semiconductor device 1 having the above configuration there is an effect of further reducing the on-resistance of the semiconductor device 1.
  • a slightly wider space is provided in the boundary 90C between the first area A1 and the second area A2. It is natural to design an empty arrangement.
  • the semiconductor device 1 having the above-described configuration since the space where nothing is originally provided is effectively used to provide the gate pad, the area that the source pad can occupy is different. It will increase in parts. Therefore, the total area of the plurality of first source pads 111 and the plurality of second source pads 121 can be increased accordingly. That is, the effect of reducing the on-resistance can be enjoyed.
  • the plurality of first source pads 111 and the plurality of second source pads 121 may be further divided into a plurality in the longitudinal direction.
  • the effect of reducing problems such as solder squeeze out during mounting is improved.
  • the effect of facilitating the penetration of the underfill material described later can be obtained.
  • the total area of the plurality of first source pads 111 and the total area of the plurality of second source pads 121 is excessively reduced, the side effect of increasing the on-resistance appears. Therefore, whether or not to divide the plurality of first source pads 111 and the plurality of second source pads 121 into a plurality of pieces in the longitudinal direction is a trade-off relationship between reduction of on-resistance and reduction of mounting defects.
  • FIGS. 7A to 7D show an example of a configuration in which the boundary 90C is present at a position that does not coincide with the center line 90, the position of the boundary 90C is not limited to that shown in FIGS. 7A to 7D. It is not necessary to be limited to the position of.
  • first gate pads 119 and second gate pads 129 there may be a plurality of first gate pads 119 and second gate pads 129, respectively.
  • One or more first gate pads 119 two first gate pads 119A and first gate pads 119B in FIG. 7D
  • one or more second gate pads 129 in FIG. 7D, Each of the second gate pad 129A and the second gate pad 129B.
  • the plurality of first gate pads 119 are respectively provided between the first gate pad 119 and a side of the semiconductor layer 40 parallel to the first direction, or in the first direction. It is important to dispose a plurality of first source pads 111 so as not to be sandwiched between the first source pad 111 and the boundary 90C, but it is disposed so as to sandwich other first gate pads 119. It doesn't matter.
  • the plurality of second gate pads 129 are respectively provided between the sides of the semiconductor layer 40 parallel to the first direction or the first gate pads 129. It is important that a plurality of second source pads 121 are not sandwiched between the second source pads 121 and the boundary 90C in the direction, but other second gate pads 129 are sandwiched. It may be arranged.
  • each of the plurality of first source pads 111 and the plurality of second source pads 121 is not limited to a substantially rectangular shape, and may be a substantially circular group as shown in FIG. 7E. However, it is desirable that each group is arranged in a band shape in the first direction.
  • the band-shaped arrangement means that the object is arranged within a certain width in a certain direction.
  • each source pad is a group having a substantially circular shape as shown in FIG. 7E, each group is referred to as a first source pad 111a or the like.
  • the shape of the source pad may be a group having a substantially circular shape.
  • the first gate pad and the second gate pad are respectively defined by the center line that bisects the semiconductor layer in the first direction. It is preferably arranged so as to come into contact with the center line.
  • the semiconductor device 1 having the above configuration is illustrated in FIG. 7B, for example.
  • the first local region 191 is, for example, compared to the first local region 291 of the semiconductor device 1 shown in FIG. 8D.
  • the symmetry between the case of considering the flow of the main current from the transistor 10 side to the transistor 20 side and the case of considering the flow of the main current from the transistor 20 side to the transistor 10 side is higher.
  • the second local region 192 is closer to the transistor 20 than the second local region 292 of the semiconductor device 1 illustrated in FIG.
  • the symmetry between the case where the main current flows to the side and the case where the main current flows from the transistor 20 side to the transistor 10 side is higher.
  • the flow of the main current of the semiconductor device 1 when the semiconductor device 1 is locally captured is blocked by the first gate pad 119 and the second gate pad 129.
  • the symmetry of the influence can be further enhanced.
  • the rate at which the gate electrode erodes the active region can be further suppressed, it is expected that this effect will reduce conduction resistance and further suppress heat generation. Further, since the interval where nothing is originally provided can be used more effectively in the vicinity of the boundary 90C between the first region A1 and the second region A2, the plurality of first source pads 111 and the plurality of second source pads 111 are provided. The total area of the source pad 121 can be further increased. That is, the effect of reducing the on-resistance can be further enjoyed.
  • the second side may be the same side as the first side.
  • the semiconductor device 1 With such a configuration, in the semiconductor device 1, the first gate pad 119 that is a control function portion of the transistor 10 and the second gate pad 129 that is a control function portion of the transistor 20 are provided at one place. Can be aggregated. At this time, since the control system can be collectively arranged on one side even in the wiring pattern on the printed circuit board, the semiconductor device 1 having the above configuration can contribute to increasing the degree of freedom in circuit design.
  • the inventor must enhance the effect of reducing the on-resistance of the semiconductor device 1 by arranging the first gate pad 119 and the second gate pad 129 so that the following two conditions are satisfied.
  • the idea is that the control function part that becomes an obstacle to the main current path is (1) brought close to the end of the power line, and (2) dedicated to the part where the effective region is not originally provided.
  • the first gate pad 119 and the second gate pad 129 which are the main current control function portions, are provided in the vicinity of the center line 90 (particularly right above the center line 90). This is because it becomes possible to arrange them.
  • the main current path active region, shown in FIG.
  • the area where the (inside the broken line) is not formed can be used somewhat as the area for arranging the gate pad, so that the ratio of erosion of the active area can be suppressed as compared with the case where the gate pad is arranged at other positions. ..
  • the effect makes it possible to reduce the on-resistance. Further, the effect of suppressing heat generation by reducing the on-resistance can be expected.
  • the position shown in FIG. 7A when the center of the first gate pad 119 and the center of the second gate pad 129 are both located on the center line 90, the position shown in FIG. More preferably, the first gate pad 119 and the second gate pad 129 are arranged at positions not contacting the center line 90.
  • a surge for the transistor 10 is generated in the region 901 belonging to the first region A1.
  • a third vertical MOS transistor for bypassing the current (hereinafter, also referred to as “transistor 60”) is arranged, and a fourth vertical transistor for bypassing the surge current to the transistor 20 is provided in a region 902 belonging to the second region A2. It is preferable to dispose a MOS transistor (hereinafter, also referred to as “transistor 70”).
  • the semiconductor device 1 is further formed in the second region and a third vertical MOS transistor for bypassing a surge current with respect to the first vertical MOS transistor, which is formed in the first region.
  • a fourth vertical MOS transistor for bypassing a surge current with respect to the second vertical MOS transistor, the third vertical MOS transistor and the fourth vertical MOS transistor in the plan view. It is preferable that each of the transistors is arranged between the first gate pad and the second gate pad.
  • FIG. 11 is a circuit diagram showing an example of the semiconductor device 1 having the above configuration.
  • FIG. 11 shows a first bidirectional Zener diode ZD1 and a second bidirectional Zener diode ZD2 which are not shown in FIG.
  • FIG. 12 is a sectional view showing an example of the structure of the semiconductor device 1 having the above configuration.
  • FIG. 12 shows a cross section taken along line AA of FIG.
  • the transistor 60 for bypassing the surge current with respect to the transistor 10 formed in the first region A1 and the second region A2 are formed.
  • a transistor 70 for bypassing a surge current with respect to the transistor 20 is formed.
  • each of the transistor 60 and the transistor 70 is arranged so that at least a part thereof is sandwiched between the first gate pad 119 and the second gate pad 129, as shown in FIG. The reason will be described later.
  • a third body region 1018 containing an impurity of the second conductivity type is formed in the region 901 belonging to the first region A1.
  • a third source region 1014 containing an impurity of the first conductivity type, a third gate conductor 1015, and a third gate insulating film 1016 are formed in the third body region 1018.
  • the third gate conductor 1015 is electrically connected to the portion 13 of the first source electrode 11.
  • the fourth body region 2018 containing the impurity of the second conductivity type is formed in the region 902 belonging to the second region A2.
  • a fourth source region 2014 containing an impurity of the first conductivity type, a fourth gate conductor 2015, and a fourth gate insulating film 2016 are formed in the fourth body region 2018.
  • the fourth gate conductor 2015 is electrically connected to the portion 23 of the second source electrode 21.
  • the low-concentration impurity layer 33 and the semiconductor substrate 32 serve as a first drain region of the transistor 10, a second drain region of the transistor 20, a third drain region of the transistor 60, and ,
  • the fourth drain region of the transistor 70 is shared and functions as a common drain region.
  • FIG. 13 is a top perspective view of the first bidirectional Zener diode ZD1 (second bidirectional Zener diode ZD2)
  • FIG. 14 is a cross-sectional view taken along the plane B0-B1 shown in FIG.
  • the first bidirectional Zener diode ZD1 includes a layer 171A, a layer 173A, and a layer 175A that are polysilicon layers of the first conductivity type and are arranged side by side in the horizontal direction. It is composed of a layer 172A and a layer 174A which are two conductivity type polysilicon layers.
  • An interlayer insulating layer 34 is formed over the layers 171A to 175A, the layer 171A is the first source electrode 11 through the connection portion 176A, and the layer 175A is the first gate electrode through the connection portion 177A. 19 are connected to each other.
  • the second bidirectional Zener diode ZD2 has the same structure as the first bidirectional Zener diode ZD1.
  • the layer 171B is the second source electrode 21 via the connecting portion 176B, and the layer 175B is the connecting portion.
  • the second gate electrode 29 is in contact with each other via 177B.
  • the transistor 60 and the transistor 70 will be described below.
  • the transistors 60 and 70 are designed so that the parasitic bipolar transistor, which is naturally provided in the structure of the device, can be easily turned on as compared with the transistors 10 and 20 that form the main current path.
  • the occupation area ratio (in plan view) of the source region and the body region, which are alternately installed in the transistor 10 and the transistor 20 and the transistor 60 and the transistor 70 in a form orthogonal to the direction in which the gate conductor extends Change.
  • the parasitic bipolar transistor can be more easily turned on as the proportion of the source region appearing is larger than that of the body region. If the parasitic bipolar transistor is easily turned on, the surge current easily flows through the parasitic bipolar transistor. Therefore, it is possible to manipulate the path of the surge current by providing a transistor that is easily turned on.
  • the transistor 60 in which the parasitic bipolar transistor is easily turned on When the transistor 60 in which the parasitic bipolar transistor is easily turned on is installed in the region 901 belonging to the first region A1, when a surge current flows from the plurality of second source pads 121 of the transistor 20 to the first region A1, Before reaching the transistor 10, the surge current passes through the transistor 60 provided near the boundary 90C first. Further, since the transistor 60 has a structure in which the parasitic bipolar transistor is more easily turned on than the transistor 10, the surge current is discharged through the parasitic bipolar transistor of the transistor 60. Therefore, the transistor 10 forming the main current path is less likely to be destroyed due to conduction of the surge current, and the possibility that the main function of the semiconductor device 1 is lost can be reduced. 11 and 15 show typical paths through which surge current flows.
  • the transistor 70 in which the parasitic bipolar transistor is easily turned on is installed in the region 902 belonging to the second region A2, a surge current flows from the plurality of first source pads 111 of the transistor 10 to the second region A2. In that case, the surge current passes through the transistor 70 provided near the boundary 90C before reaching the transistor 20. Further, since the transistor 70 has a structure in which the parasitic bipolar transistor is more easily turned on than the transistor 20, the surge current is discharged through the parasitic bipolar transistor of the transistor 70. Therefore, the transistor 20 forming the main current path is less likely to be destroyed due to conduction of the surge current, and the possibility of losing the main function of the semiconductor device 1 can be reduced.
  • the semiconductor device 1 having the above-described configuration, it is possible to prevent the surge current from flowing to the transistor 10 and the transistor 20, so that it is possible to improve the ESD resistance.
  • the semiconductor device 1 corresponds to the portion having the highest resistance when the entire circuit in the conductive state is captured. Further, the semiconductor device 1 in the conductive state also generates heat due to the magnitude of the ON resistance, and it is necessary to suppress the heat generation as much as possible and efficiently dissipate the heat.
  • the total area of the plurality of first source pads 111 and the plurality of second source pads 121 is large. This is because if the area of contact of the solder is large, the main current path is expanded and the generated heat can be dissipated through the solder. Therefore, in the semiconductor device 1, in the plan view, at least a part of the plurality of first source pads and at least a part of the plurality of second source pads are the first gate pad and the first gate pad. It is useful to be arranged so as to be sandwiched between the two gate pads.
  • the thin film of the semiconductor layer 40 which is the resistance component of the main current flowing in the vertical direction in FIG. 2B. It can be mentioned.
  • thickening the metal layer 30, which is the common drain electrode is also useful for reducing the on-resistance. That is, in the semiconductor device 1, thinning the semiconductor layer 40 and thickening the metal layer 30 is effective in reducing the on-resistance.
  • the semiconductor device 1 is generated at high temperature due to the difference in the physical properties such as the thermal expansion coefficient and the Young's modulus between the semiconductor and the metal. It is known that the warp increases.
  • the warpage that occurs in the semiconductor device 1 mainly occurs in a high temperature environment when a heat treatment of about 250° C. is performed in solder reflow mounting.
  • the metal layer 30 is mounted face down so as to face away from the printed circuit board.
  • the metal layer 30 expands more than the semiconductor layer 40 at high temperature, the metal layer 30 faces away from the printed circuit board. Warpage occurs in a convex shape.
  • solder sticking out As shown in FIG. 16, when the semiconductor device 1 is warped, it is not convenient for mounting the semiconductor device 1. In the vicinity of the center of the semiconductor device 1 which corresponds to the convex portion, there is a possibility that solder will be insufficient and joint failure (insufficient solder distribution) may occur, but in the outer peripheral region of the semiconductor device 1 where the warp increases the force pressed in the direction of the printed wiring board, There is a phenomenon in which the solder sticks out from the area where it should normally fit (solder sticking out).
  • a plurality of first structures are required in order to reduce device resistance (thin film thickness of the semiconductor layer 40 and thick film thickness of the metal layer 30) to reduce ON resistance. This can be dealt with by optimizing the arrangement of the source pad 111 and the plurality of second source pads 121. As a result of earnest studies and experiments, the inventor has obtained some improvement results as follows.
  • the semiconductor layer has a rectangular shape having a long side in the first direction, and each of the plurality of first source pads, and Each of the plurality of second source pads has a substantially rectangular shape whose longitudinal direction is parallel to the first direction, the plurality of first source pads are arranged in a stripe shape, and the plurality of second source pads are arranged.
  • the source pads may be arranged in stripes.
  • the warp of the semiconductor device 1 that appears at high temperature in reflow mounting is a warp that curves in a direction parallel to the long side of the semiconductor layer 40. ..
  • the solder is squeezed into the mounting substrate side more strongly than the central portion of the semiconductor device 1, as schematically shown in FIG. Be done.
  • each of the plurality of first source pads 111 and each of the plurality of second source pads 121 having the above-described shapes are arranged as described above, they are close to the two short sides of the semiconductor layer 40.
  • the solder pressed in the region can flow toward the central portion (near the boundary 90C) of the semiconductor device 1 along the long side of the semiconductor layer 40.
  • the semiconductor layer has a rectangular shape having a long side in a direction orthogonal to the first direction, and the plurality of first sources are provided.
  • Each of the pads and each of the plurality of second source pads has a substantially rectangular shape whose longitudinal direction is orthogonal to the first direction, and the plurality of first source pads are arranged in a stripe shape.
  • the plurality of second source pads may be arranged in a stripe shape.
  • the warp of the semiconductor device 1 that appears at high temperature during reflow mounting is curved in a direction parallel to the long side of the semiconductor layer 40. It will be warped.
  • the semiconductor device 1 By configuring the semiconductor device 1 as described above, when the semiconductor layer 40 has a rectangular shape having a long side in a direction orthogonal to the first direction, warpage of the semiconductor device 1 that appears at high temperature in reflow mounting is mounted. It is possible to reduce the effect on defects.
  • the boundary 90C is in the direction orthogonal to the first direction, one of the plurality of first source pads 111 and one of the plurality of second source pads 121 are provided on one side of the semiconductor layer 40.
  • the source pad may be long in the longitudinal direction from the vicinity of the short side to the vicinity of the other short side along the long side of the semiconductor layer 40 to a length substantially equal to the length of the long side.
  • each of the first vertical MOS transistor and the second vertical MOS transistor is provided under the plurality of first source pads.
  • a first source electrode connected to the plurality of first source pads, and a second source electrode connected to the plurality of second source pads below the plurality of second source pads.
  • the side length of the semiconductor layer in the first direction is less than twice the side length in the direction orthogonal to the first direction, and the first source electrode and the second
  • Each of the source electrodes has a substantially rectangular shape, and the longitudinal direction of each of the plurality of first source pads and each of the plurality of second source pads is the same as the long side direction of the first source electrode.
  • the plurality of first source pads may be arranged in a stripe shape, and the plurality of second source pads may be arranged in a stripe shape.
  • FIG. 18C shows the arrangement of the first source electrode 11 and the second source electrode 21 provided in the semiconductor device 1 when the semiconductor device 1 is viewed in plan.
  • the first source electrode 11 and the second source electrode 21 occupy most areas of the first region A1 and the second region A2, respectively, and are arranged in a substantially rectangular shape.
  • the first source electrode 11 is orthogonal to the first direction.
  • the length of the side in the rotating direction is larger than the length of the side in the first direction.
  • all of the plurality of first source pads 111 have a substantially rectangular shape, and the longitudinal direction thereof is set.
  • the semiconductor layer 40 in the second source electrode 21, since the length of the side in the direction orthogonal to the first direction is larger than the length of the side in the first direction, all of the plurality of second source pads 121 are substantially rectangular.
  • the semiconductor layers are respectively formed in the first direction in the first direction and the second source pads in the first direction. It may be arranged such that it is divided into two in the vicinity of a region that is divided in two in the orthogonal direction.
  • the solder strongly pressed to the printed wiring board side in the region close to the two short sides of the semiconductor layer 40 has a region where the electrode pad is not formed near the center of the semiconductor device 1. It is possible that it will flow toward and eventually come out. Defects such as solder squeeze out may cause a loss of device function, such as short-circuiting between the plurality of first source pads 111 and the plurality of second source pads 121, where they should not be electrically connected. It should be prevented because it has properties.
  • the solder strongly pressed to the printed wiring board side in the regions near the two short sides of the first source electrode 11 and the second source electrode 21 is It is conceivable that the source electrode 11 and the second source electrode 21 flow toward the region where the electrode pad is not formed in the vicinity of the centers in the long side direction, and eventually flow out. Defects such as solder squeeze out may cause a loss of device function, such as short-circuiting between the plurality of first source pads 111 and the plurality of second source pads 121, where they should not be electrically connected. It should be prevented because it has properties.
  • the on-resistance may be adversely affected.
  • the semiconductor layer has a substantially square shape, and each of the plurality of first source pads and the plurality of second sources is formed.
  • Each of the pads may have a substantially rectangular shape whose longitudinal direction is a direction radially extending from the center of the semiconductor layer.
  • the warp of the semiconductor device 1 that appears at high temperature during reflow mounting has a curved shape that is point-symmetric with respect to the center of the semiconductor device 1. Since neither the long side nor the short side exists in the semiconductor layer 40, it does not occur that the semiconductor layer 40 is biased in either direction. In such a case, in order to prevent mounting defects such as insufficient solder distribution and solder squeeze out, it is effective to arrange all the source pads so as to have a radial direction with the center of the semiconductor device 1 as a base point. ..
  • an underfill is injected into a gap between the mounting substrate and the semiconductor device 1 when mounting face down to mount the mounting substrate. It is considered to perform processing so that water does not enter the gap between the semiconductor device 1 and the semiconductor device 1.
  • the measure is to inject the underfill material into the gap between the mounting substrate and the semiconductor device 1 after first performing the mounting normally. There are many.
  • the underfill material has a certain viscosity, if the gap is small, it is possible that the penetration of the underfill material does not proceed sufficiently to the required filling degree.
  • the phenomenon of penetration is not limited to the height between the mounting substrate and the semiconductor device 1 (that is, the height of the solder, the amount of warpage of the semiconductor device 1, etc.), and the underfill material to be penetrated is two-dimensionally You must also verify that you can get around the entire required area while avoiding or wrapping around the barrier solder.
  • the plurality of first source pads 111 and the plurality of second source pads 121 have a substantially rectangular shape having a longitudinal direction as shown in FIGS. 7A to 7D, 7F, 7G, 8A to 8D, and 9A. If the shape is elliptical, the underfill may not fully penetrate into the deep space, and may result in insufficient underfill penetration. To deal with such a problem, it is effective to finely separate the plurality of first source pads 111 and the plurality of second source pads 121 to increase the number of voids into which the underfill material easily penetrates.
  • the plurality of first source pads have a substantially circular shape, and the first direction and the direction orthogonal to the direction are
  • the plurality of second source pads which are arranged at equal intervals in a matrix having a row direction and a column direction, respectively, have a substantially circular shape, and the first direction and a direction orthogonal to the direction are respectively defined. It may be arranged at equal intervals in a matrix in the row direction and the column direction.
  • voids are regularly provided between the plurality of first source pads 111 and between the plurality of second source pads 121, so that the underfill material penetrates. Will also be easier. However, since the on-resistance depends on the total area of the source pad, the on-resistance increases more than necessary if too many voids are provided.
  • the plurality of first source pads have a substantially circular shape, and the first direction and the direction orthogonal to the direction are
  • Each of the plurality of second source pads is arranged in a zigzag pattern having a row direction and a column direction at equal intervals, and the plurality of second source pads have a substantially circular shape, and the first direction and a direction orthogonal to the direction are respectively defined.
  • the rows may be arranged in a staggered pattern in the row direction and the columns may be arranged at equal intervals.
  • the state in which the plurality of source pads are arranged in a staggered manner at equal intervals means that the plurality of source pads are arranged in a matrix in equal intervals and an odd row (or an even row). ), the position of each source pad is shifted by 1/2 interval in the row direction.
  • voids are regularly provided between the plurality of first source pads 111 and between the plurality of second source pads 121, so that the underfill material penetrates. Will also be easier. However, since the on-resistance depends on the total area of the source pad, the on-resistance increases more than necessary if too many voids are provided.
  • the semiconductor device according to the present invention can be widely used as a chip size package type semiconductor device.

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Abstract

半導体装置（１）は、平面視において矩形状の半導体層（４０）の第１の領域（Ａ１）に形成されたトランジスタ（１０）と第２の領域（Ａ２）に形成されたトランジスタ（２０）とを有し、半導体層（４０）の表面に、第１のソースパッド（１１１）、第１のゲートパッド（１１９）、第２のソースパッド（１２１）、および、第２のゲートパッド（１２９）を有し、平面視において、トランジスタ（１０）とトランジスタ（２０）とが第１の方向に並び、第１のゲートパッド（１１９）は、半導体層（４０）の、第１の方向の一方の長辺もしくは他方の長辺との間に、および、第１の領域（Ａ１）と第２の領域（Ａ２）との境界との間に、第１のソースパッド（１１１）の一部でも挟まれないように配置され、第２のゲートパッド（１２９）は、一方の長辺もしくは他方の長辺との間に、および、境界との間に、第２のソースパッド（１２１）の一部でも挟まれないように配置される。

Description

半導体装置
　本開示は、半導体装置に関し、特には、チップサイズパッケージ型の半導体装置に関する。
　従来、実装基板に実装され、実装基板における電流経路の導通状態と非導通状態とを切り替える半導体装置が知られている（例えば、特許文献１参照）。
特開２０１９－１２９３０８号公報
　一般に、実装基板において大電流が流れる電流経路は、導通抵抗が低減されるように設計される。このため、実装基板に実装される、大電流が流れる電流経路の導通状態と非導通状態とを切り替える半導体装置には、その電流経路の導通抵抗の低減に適した特徴を有することが望まれる。
　そこで、本開示は、実装される実装基板における電流経路の導通抵抗の低減に適した特徴を有する半導体装置を提供することを目的とする。
　本開示の一態様に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層の裏面に接触して形成された金属層と、前記半導体層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記半導体層の平面視において、前記半導体層内で前記第１の領域に隣接した第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、前記半導体層は、半導体基板を有し、前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとのそれぞれは、前記半導体層の表面に、前記フェイスダウン実装時に実装基板に接合される、複数の第１のソースパッドおよび第１のゲートパッドと、複数の第２のソースパッドおよび第２のゲートパッドとを有し、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、前記平面視において、前記半導体層は矩形形状であり、前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとが第１の方向に並び、前記第１の方向に主電流が流れ、前記第１のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に平行かつ最近接する第１の辺との間に、および、前記第１の方向における前記第１の領域と前記第２の領域との境界との間に、前記複数の第１のソースパッドが一部でも挟まれないように配置され、前記第２のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に平行かつ最近接する第２の辺との間に、および、前記第１の方向における前記境界との間に、前記複数の第２のソースパッドが一部でも挟まれないように配置された、半導体装置である。
　本開示の一態様に係る半導体装置によると、実装される実装基板における電流経路の導通抵抗の低減に適した特徴を有する半導体装置を提供することができる。
図１は、実施の形態に係る半導体装置の構造の一例を示す断面図である。 図２Ａは、実施の形態に係る半導体装置の電極構成の一例を示す上面図である。 図２Ｂは、実施の形態に係る半導体装置に流れる主電流を示す断面図である。 図３は、実施の形態に係る半導体装置の、充放電回路への応用例を示す回路図である。 図４Ａは、実施の形態に係る半導体装置と、実施の形態に係るプリント配線基板およびプリント配線基板上の配線パターンとの関係を示す模式図その１である。 図４Ｂは、実施の形態に係る半導体装置と、実施の形態に係るプリント配線基板およびプリント配線基板上の配線パターンとの関係を示す模式図その２である。 図５Ａは、第１の比較例に係る半導体装置と、第１の比較例に係るプリント配線基板およびプリント配線基板上の配線パターンとの関係を示す模式図その１である。 図５Ｂは、第１の比較例に係る半導体装置と、第１の比較例に係るプリント配線基板およびプリント配線基板上の配線パターンとの関係を示す模式図その２である。 図６Ａは、実施の形態に係るプリント配線基板に電流が流れる様子を示す模式図である。 図６Ｂは、第２の比較例に係るプリント配線基板に電流が流れる様子を示す模式図である。 図７Ａは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図７Ｂは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図７Ｃは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図７Ｄは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図７Ｅは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図７Ｆは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図７Ｇは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図８Ａは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図８Ｂは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図８Ｃは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図８Ｄは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図９Ａは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図９Ｂは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図１０は、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図１１は、実施の形態に係る半導体装置の一例を示す回路図である。 図１２は、実施の形態に係る半導体装置の構造の一例を示す断面図である。 図１３は、実施の形態に係る双方向ツェナーダイオードの上面透視図である。 図１４は、実施の形態に係る双方向ツェナーダイオードの断面図である。 図１５は、実施の形態に係る半導体装置に流れるサージ電流の典型的な経路を示す模式図である。 図１６は、実施の形態に係る半導体装置が反っている様子を示す断面図である。 図１７は、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図１８Ａは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図１８Ｂは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図１８Ｃは、実施の形態１に係る半導体装置のソース電極の配置例を示す模式図である。 図１８Ｄは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図１８Ｅは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図１９は、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図２０Ａは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。 図２０Ｂは、実施の形態１に係る半導体装置の電極パッドの配置例を示す模式図である。
　以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本開示を限定する主旨ではない。
　本開示において、「ＡとＢとが電気的に接続される」とは、ＡとＢとが配線を介して直接的に接続される場合と、ＡとＢとが配線を介さず直接的に接続される場合と、ＡとＢとが抵抗成分（抵抗素子、抵抗配線）を介して間接的に接続される場合と、を含む。
　（実施の形態）
　［１．半導体装置の構造］
　以下、実施の形態に係る半導体装置の構造について説明する。実施の形態に係る半導体装置は、半導体基板に２つの縦型ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成した、フェイスダウン実装が可能なチップサイズパッケージ（Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ：ＣＳＰ）型の半導体デバイスである。上記２つの縦型ＭＯＳトランジスタは、パワートランジスタであり、いわゆる、トレンチＭＯＳ型ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。
　図１は、実施の形態に係る半導体装置１の構造の一例を示す断面図である。図２Ａは、半導体装置１の電極構成の一例を示す上面図である。図２Ｂは、半導体装置１に流れる主電流を示す断面図である。主電流とは、回路に流れる電流の主成分を成すもので、設計した電流経路を設計した方向に流れる電流であり、リーク電流やサージ電流を除外する。後述するが、半導体装置１の内部で捉える場合は図２Ｂにて双方向矢印で示す経路で流れる電流のことをいい、半導体装置１を平面視で見るときは半導体装置１の内部を水平方向に流れる電流（すなわち図２Ｂでいうところの金属層３０または半導体基板３２内部を水平方向に流れる電流）のことをいう。また後述する図４Ｂを用いて示すと、実装された半導体装置１を含むプリント配線基板５０および配線パターン５１～５３を平面視で捉えた場合は、左から右あるいは右から左へ流れる電流のことをいう。図１および図２Ｂは、図２ＡのＩ－Ｉにおける切断面を示す。
　図１および図２Ａに示すように、半導体装置１は、半導体層４０と、金属層３０と、半導体層４０内の第１の領域Ａ１に形成された第１の縦型ＭＯＳトランジスタ１０（以下、「トランジスタ１０」とも称する。）と、半導体層４０内の第２の領域Ａ２に形成された第２の縦型ＭＯＳトランジスタ２０（以下、「トランジスタ２０」とも称する。）と、を有する。ここで、図２Ａに示すように、第１の領域Ａ１と第２の領域Ａ２とは、半導体層４０の平面視において互いに隣接する。
　半導体層４０は、半導体基板３２と低濃度不純物層３３とが積層されて構成される。
　半導体基板３２は、半導体層４０の裏面側に配置され、第１導電型の不純物を含むシリコンからなる。
　低濃度不純物層３３は、半導体層４０の表面側に配置され、半導体基板３２に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。
　金属層３０は、半導体層４０の裏面側に接触して形成され、銀（Ａｇ）もしくは銅（Ｃｕ）からなる。なお、金属層３０には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。また、金属層３０は半導体層４０の裏面側の全面に形成されていてもいなくてもどちらでもよい。
　また、図１および図２Ａに示すように、トランジスタ１０は、半導体層４０の表面（すなわち、低濃度不純物層３３の表面）に、フェイスダウン実装時に実装基板に接合材を介して接合される、複数（ここでは６つ）の第１のソースパッド１１１（ここでは、第１のソースパッド１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ、および、１１１ｆ）、および、第１のゲートパッド１１９を有する。また、トランジスタ２０は、半導体層４０の表面（すなわち、低濃度不純物層３３の表面）に、フェイスダウン実装時に実装基板に接合材を介して接合される、複数（ここでは６つ）の第２のソースパッド１２１（ここでは、第２のソースパッド１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、１２１ｅ、および、１２１ｆ）、および、第２のゲートパッド１２９を有する。
　図１、図２Ａ、および、図２Ｂに示すように、平面視において、半導体層４０は矩形形状であり、第１の方向にトランジスタ１０とトランジスタ２０とが第１の方向に並び、第１の方向に主電流が流れる。ここでは、半導体層４０は、平面視において、第１の方向に平行な一方の長辺９１と他方の長辺９２と、第１の方向に直交する方向の一方の短辺９３と他方の短辺９４とを有する長方形状であるとする。すなわち、ここでは、半導体層４０は、第１の方向を長辺とする長方形状であるとする。
　図２Ａにおいて、中央線９０は、半導体層４０の平面視において、長方形状である半導体層４０を、第１の方向に二等分する線である。従って、中央線９０は、半導体層４０の平面視において、第１の方向に直交する方向の直線である。後述するように、半導体装置１をプリント配線基板上へフェイスダウン実装する際には、中央線９０は、半導体層４０の平面視において、プリント配線基板上において配線パターンが一旦途切れる箇所（クリアランス）に略一致することとなる。
　境界９０Ｃは、第１の領域Ａ１と第２の領域Ａ２との境界である。境界９０Ｃは、半導体層４０の平面視において、半導体層４０を面積で２等分するが、必ずしも一直線である必要はない。半導体層４０の平面視において、中央線９０と境界９０Ｃとは、一致する場合も一致しない場合もあり得る。
　図２Ａに示すように、第１のゲートパッド１１９は、半導体層４０の平面視において、一方の長辺９１との間に、および、第１の方向における境界９０Ｃとの間に、複数の第１のソースパッド１１１が一部でも挟まれないように配置される。
　複数の第１のソースパッド１１１は、半導体層４０の平面視において、略長方形状のものを複数（ここでは、全ての第１のソースパッド１１１）含み、これら複数の略長方形状の第１のソースパッド１１１は、それぞれの長手方向が、一方の長辺９１および他方の長辺９２と平行であり、ストライプ状に配置されている。
　第２のゲートパッド１２９は、半導体層４０の平面視において、他方の長辺９２との間に、および、第１の方向における境界９０Ｃとの間に、複数の第２のソースパッド１２１が一部でも挟まれないように配置される。
　複数の第２のソースパッド１２１は、半導体層４０の平面視において、略長方形状のものを複数（ここでは、全ての第２のソースパッド１２１）含み、これら複数の略長方形状の第２のソースパッド１２１は、それぞれの長手方向が、一方の長辺９１および他方の長辺９２と平行であり、ストライプ状に配置されている。
　なお、第１のゲートパッド１１９の数、および、第２のゲートパッド１２９の数は、それぞれ、必ずしも図２Ａに例示された１つに限定される必要はなく、２以上の複数であっても構わない。また、第１のゲートパッド１１９および第２のゲートパッド１２９のそれぞれは、図２Ａに例示されたように略円形状であってもよいし、略円形状でなくてもよい。
　なお、複数の第１のソースパッド１１１の数、および、複数の第２のソースパッド１２１の数は、それぞれ、必ずしも図２Ａに例示された６つに限定される必要はなく、６つ以外の複数であっても構わない。また複数の略長方形状の第１のソースパッド１１１は、図２Ａのような配置に限定されず、一方の短辺９３および他方の短辺９４と平行であり、ストライプ状に配置されていてもよく、また複数の略長方形状の第２のソースパッド１２１は、図２Ａのような配置に限定されず、一方の短辺９３および他方の短辺９４と平行であり、ストライプ状に配置されていてもよい。
　図１および図２Ａに示すように、低濃度不純物層３３の第１の領域Ａ１には、第１導電型と異なる第２導電型の不純物を含む第１のボディ領域１８が形成されている。第１のボディ領域１８には、第１導電型の不純物を含む第１のソース領域１４、第１のゲート導体１５、および第１のゲート絶縁膜１６が形成されている。第１のソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介して第１のソース領域１４および第１のボディ領域１８に接続されている。第１のゲート導体１５は、第１のゲートパッド１１９に電気的に接続される。
　第１のソース電極１１の部分１２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の表面には、金などのめっきが施されてもよい。
　第１のソース電極１１の部分１３は、部分１２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　低濃度不純物層３３の第２の領域Ａ２には、第２導電型の不純物を含む第２のボディ領域２８が形成されている。第２のボディ領域２８には、第１導電型の不純物を含む第２のソース領域２４、第２のゲート導体２５、および第２のゲート絶縁膜２６が形成されている。第２のソース電極２１は部分２２と部分２３とからなり、部分２２は、部分２３を介して第２のソース領域２４および第２のボディ領域２８に接続されている。第２のゲート導体２５は、第２のゲートパッド１２９に電気的に接続される。
　第２のソース電極２１の部分２２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分２２の表面には、金などのめっきが施されてもよい。
　第２のソース電極２１の部分２３は、部分２２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
　トランジスタ１０およびトランジスタ２０の上記構成により、低濃度不純物層３３と半導体基板３２とは、トランジスタ１０の第１のドレイン領域およびトランジスタ２０の第２のドレイン領域が共通化された、共通ドレイン領域として機能する。
　また、図２Ｂに示すように、半導体装置１は、第１のソース電極１１から第１のドレイン領域、金属層３０および第２のドレイン領域を経由した第２のソース電極２１までの双方向経路を主電流経路とする。
　図１に示すように、第１のボディ領域１８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、第１のソース領域１４に接続される第１のソース電極１１の部分１３が設けられている。層間絶縁層３４および第１のソース電極の部分１３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第１のソース電極の部分１３に接続される部分１２が設けられている。
　第２のボディ領域２８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、第２のソース領域２４に接続される第２のソース電極２１の部分２３が設けられている。層間絶縁層３４および第２のソース電極の部分２３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第２のソース電極の部分２３に接続される部分２２が設けられている。
　従って、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１は、それぞれ、第１のソース電極１１および第２のソース電極２１が半導体装置１の表面に部分的に露出した領域、いわゆる端子の部分を指す。同様に、第１のゲートパッド１１９および第２のゲートパッド１２９は、それぞれ、第１のゲート電極１９（図１、図２Ａ、図２Ｂには図示せず。後述の図３参照。）および第２のゲート電極２９（図１、図２Ａ、図２Ｂには図示せず。後述の図３参照。）が半導体装置１の表面に部分的に露出した領域、いわゆる端子の部分を指す。本明細書において、ソースパッドとゲートパッドとを総称して「電極パッド」と称する。
　また、半導体装置１における各構造体の標準的な設計例は、半導体層４０の厚さが１０―９０μｍであり、金属層３０の厚さが１０―９０μｍであり、層間絶縁層３４とパッシベーション層３５の厚さの和が３－１３μｍである。
　［２．半導体装置の動作］
　半導体装置１において、例えば、第１導電型をＮ型、第２導電型をＰ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＮ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８はＰ型半導体であってもよい。
　また、半導体装置１において、例えば、第１導電型をＰ型、第２導電型をＮ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＰ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８はＮ型半導体であってもよい。
　以下の説明では、トランジスタ１０とトランジスタ２０とが、第１導電型をＮ型、第２導電型をＰ型とした、いわゆるＮチャネル型トランジスタの場合として、半導体装置１の導通動作について説明する。
　半導体装置１において、第１のソース電極１１に高電圧および第２のソース電極２１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９（第２のゲート導体２５）にしきい値以上の電圧を印加すると、第２のボディ領域２８中の第２のゲート絶縁膜２６の近傍に導通チャネルが形成される。その結果、第１のソース電極１１－第１のボディ領域１８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第２のボディ領域２８に形成された導通チャネル－第２のソース領域２４－第２のソース電極２１という経路で主電流が流れて半導体装置１が導通状態となる。なお、この主電流経路における、第１のボディ領域１８と低濃度不純物層３３との接触面にはＰＮ接合があり、ボディダイオードとして機能している。また、この主電流は主に金属層３０を流れるため、金属層３０を厚くすることで、主電流経路の断面積が拡大し、半導体装置１のオン抵抗は低減できる。この導通状態は、後述の図３における充電に対応する状態である。
　同様に、半導体装置１において、第２のソース電極２１に高電圧および第１のソース電極１１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９（第１のゲート導体１５）にしきい値以上の電圧を印加すると、第１のボディ領域１８中の第１のゲート絶縁膜１６の近傍に導通チャネルが形成される。その結果、第２のソース電極２１－第２のボディ領域２８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第１のボディ領域１８に形成された導通チャネル－第１のソース領域１４－第１のソース電極１１という経路で主電流が流れて半導体装置１が導通状態となる。なお、この主電流経路における、第２のボディ領域２８と低濃度不純物層３３との接触面にはＰＮ接合があり、ボディダイオードとして機能している。この導通状態は、後述の図３における放電に対応する状態である。
　［３．半導体装置の反り低減と低オン抵抗とを両立させる構成］
　図３は、半導体装置１の、スマートホン、タブレット等のリチウムイオン電池パックで用いられる充放電回路への応用例を示す回路図である。この応用例において、半導体装置１は、制御ＩＣ２から、第１のゲート電極１９および第２のゲート電極２９に与えられる制御信号に応じて、電池３から負荷４への放電動作および負荷４から電池３への充電動作を制御する。このようにスマートホン、タブレット等のリチウムイオン電池パックで用いられる充放電回路として、半導体装置１が適用される場合、充電時間短縮や急速充電実現の制約から、半導体装置１のオン抵抗は、一例として、２０Ｖ耐圧仕様として、２．２～２．４ｍΩ以下が求められる。
　［４．半導体装置の実装と回路設計と導通抵抗低減］
　ところで半導体装置１は、実装基板であるプリント配線基板上にフェイスダウンで実装されて使用される。
　図４Ａ、図４Ｂは、半導体装置１をプリント配線基板５０に実装する際における、半導体装置１と、プリント配線基板５０およびプリント配線基板５０上に配置される配線パターン５１～５３との関係を示す模式図である。図４Ａ、図４Ｂおよび後述の図５Ｂ、６Ａ、６Ｂにおいて、第１のトランジスタおよび第２のトランジスタのことを、それぞれ、ＦＥＴ１およびＦＥＴ２と記載する。
　プリント配線基板５０には任意の設計に基づいて配線パターン５１～５３が配置されるが、主にリチウムイオン電池パックが用いられるスマートホン、タブレット等の充放電においては、電池からの放電動作と電池への充電動作を電流のオンオフで制御するため、プリント配線基板５０上に配置される配線パターン５１～５３は、クリアランス（分離）５４を挟んでおり、クリアランス５４に半導体装置１が橋渡しするように実装される。図４Ｂにおいては、図の中央位置にて配線パターン５１、５３がクリアランス５４を挟んでいる。
　フェイスダウン実装する半導体装置１では、複数の第１のソースパッド１１１ａ～１１１ｆのぞれぞれと、これらに対応して配線パターン５１上に配置される、複数の第１の実装ソースパッド５１１ａ～５１１ｆのそれぞれとが、はんだ等による導電性接合材を介して接合される。以下では、複数の第１の実装ソースパッド５１１ａ～５１１ｆのことを、単に「複数の第１の実装ソースパッド５１１」と称することもある。同様に、複数の第２のソースパッド１２１ａ～１２１ｆのぞれぞれと、これらに対応して配線パターン５３上に配置される、複数の第２の実装ソースパッド５２１ａ～５２１ｆのそれぞれとが、はんだ等による導電性接合材を介して接合される。以下では、複数の第２の実装ソースパッド５２１ａ～５２１ｆのことを、単に「複数の第２の実装ソースパッド５２１」と称することもある。また、第１のゲートパッド１１９および第２のゲートパッド１２９のそれぞれと、これらに対応して配線パターン５２上に配置される、第１の実装ゲートパッド５１９および第２の実装ゲートパッド５２９のそれぞれとが、はんだ等による導電性接合材を介して接合される。以降、導電性接合材としてはんだを用いる場合を引例する。はんだを接合材として用いる場合、リフロー実装をおこなって２５０℃程度の熱処理をおこなう。
　ここでは、便宜的に、プリント配線基板５０上の配線パターン５１、５３を流れる主電流は、図４Ｂの左から右に向かって流れる（図３における充電に対応する）状況を想定して、図４Ｂと図３との関連を述べておく。図４Ｂおよび後述の図５Ｂ、６Ａ、６Ｂにおいて、主電流を、白抜きの矢印で模式的に示す。図３にて、電池３と半導体装置１の第１のソース電極１１を繋ぐ配線が、図４Ｂの配線パターン５１に相当する。配線パターン５１は、複数の第１の実装ソースパッド５１１、はんだ、複数の第１のソースパッド１１１を経由して、第１のソース電極１１へ接続される。図３にて制御ＩＣ２から半導体装置１の第１のゲート電極１９（第２のゲート電極２９）へ繋がる配線は、図４Ｂの配線パターン５２に相当する。配線パターン５２は、第１の実装ゲートパッド５１９（第２の実装ゲートパッド５２９）、はんだ、第１のゲートパッド１１９（第２のゲートパッド１２９）を経由して、第１のゲート電極１９（第２のゲート電極２９）へ接続される。図３にて、半導体装置１の第２のソース電極２１から負荷４へ繋がる配線が、図４Ｂの配線パターン５３に相当する。配線パターン５３は、第２のソース電極２１から複数の第２のソースパッド１２１、はんだ、複数の第２の実装ソースパッド５２１を経由して、負荷４へ接続される。
　半導体装置１と、半導体装置１が実装されるプリント配線基板５０および配線パターン５１～５３に関する内容に戻る。半導体装置１はクリアランス５４を挟んでいる配線パターン５１、５３の橋渡しをする形で実装される。半導体装置１は、第２のゲート電極２９（第２のゲートパッド１２９）にしきい値電圧以上の電圧を印加しない限り、電流は流れない。
　第２のゲート電極２９にしきい値電圧以上の電圧を印加すると、半導体装置１の主電流経路が開いてプリント配線基板５０上の配線パターン５１、５３に電流が流れるようになる。いったん主電流経路が開けば、半導体装置１は、機能的には抵抗体および発熱体と同じになる。従って、スマートホン、タブレット等のリチウムイオン電池パックで使用される場合のように、長時間オン状態を継続することが見込まれる回路への用途においては、回路の主電流経路の導通抵抗の低減が、回路の低消費電力、放熱性向上の観点から重要になる。このため、回路の主電流経路には障害となる抵抗体をなるべく介在させないことが望ましい。
　ところで、半導体装置１を含む回路全体の導通時の抵抗を、導通抵抗とよび、一方、オン状態にある半導体装置１内部の抵抗に限ったものは、オン抵抗とよぶことにする。また、プリント配線基板５０を平面視したとき、プリント配線基板５０上において電流が流れる領域をパワーラインとよぶことにする。図４Ｂでいえば、パワーラインは、電流が配線パターン５１、５３を流れる際には配線パターン５１、５３とほぼ同じ幅をもった直線状であり、電流がクリアランス５４を越える（半導体装置１に主電流が流れる）際には半導体装置１の短辺長（主電流が流れる方向と直交する方向に平行な辺長）とほぼ同じ幅をもった直線状になる。導通抵抗を低減するには、パワーラインの幅はなるべく広く、かつパワーラインには抵抗体などの障害物をなるべく配置しないように設計することが求められる。
　クリアランス５４を橋渡しする機能をもつ半導体装置１では、パワーラインにおいて主電流が流れる方向にトランジスタ１０（あるいは第１の領域Ａ１）とトランジスタ２０（あるいは第２の領域Ａ２）が平面視で隣接するようにデバイスを設計することが望ましい。従って、境界９０Ｃは、主電流が流れる方向に概ね直交する方向であり、中央線９０と完全には一致せずとも、重なる部分があることが多い。
　上述したことを図５Ａ、図５Ｂを用いて説明する。図５Ａ、図５Ｂは、第１の比較例に係る半導体装置を第１の比較例に係るプリント配線基板に実装する際における、第１の比較例に係る半導体装置と、第１の比較例に係るプリント配線基板および第１の比較例に係るプリント配線基板上に配置される配線パターン１０５１、１０５３との関係を示す模式図である。
　もし図５Ａに示すように、第１の比較例に係る半導体装置において、左から右に流れる主電流の向きに直交する方向に、トランジスタ１０１０（あるいは第１の領域Ａ１００１）とトランジスタ１０２０（あるいは第２の領域Ａ１００２）とが隣接するように配置されると、図５Ｂに示すように、配線パターン１０５１を左から流れてきた電流は、第１の比較例に係る半導体装置において一旦９０°直交する方向へ折れて流れ、再度９０°向きを変えて配線パターン１０５３を右方向へ流れる経路を形成するしかない。図４Ｂと比べると明らかだが、図５Ｂのような場合、限られた第１の比較例に係るプリント配線基板の幅を二分して配線パターン１０５１、１０５３を形成せねばならないために配線パターンの幅、すなわちパワーラインの幅を十分に大きくできない。したがってトランジスタ１０（あるいは第１の領域Ａ１）とトランジスタ２０（あるいは第２の領域Ａ２）は、平面視で主電流が流れる方向に隣接することが望ましい。
　パワーラインに抵抗体をなるべく配置しない点については、本開示の主意をなすところであり、図６Ａ、図６Ｂを用いて、半導体装置１と第２の比較例に係る半導体装置を比較し、半導体装置１の効果について説明する。第２の比較例は、従来例の典型の１つである。
　図６Ａは、半導体装置１を実装するプリント配線基板５０に主電流が流れる様子を示す模式図である。ここでは、便宜的に、プリント配線基板５０上の配線パターン５１、５３を流れる主電流は、図６Ａの左から右に向かって流れる状況を想定する。
　図６Ｂは、第２の比較例に係る半導体装置を実装する第２の比較例に係るプリント配線基板に主電流が流れる様子を示す模式図である。ここでは、便宜的に、第２の比較例に係るプリント基板上の配線パターン１１５１、１１５３を流れる主電流は、図６Ｂの左から右に向かって流れる状況を想定する。
　半導体装置１、第２の比較例に係る半導体装置共に、同一のチップサイズである。
　半導体装置１では、半導体層４０の平面視において、第１のゲートパッド１１９および第２のゲートパッド１２９が、それぞれ、一方の長辺９１および他方の長辺９２近傍に配置されているのに対して、第２の比較例に係る半導体装置では、半導体層の平面視において、第１のゲートパッド１１１９および第２のゲートパッド１１２９が、それぞれ、一方の短辺１１９３および他方の短辺１１９４の中央近傍に配置されている点が異なる。
　半導体装置１と第２の比較例に係る半導体装置とで、複数の第１のソースパッド１１１の総面積と複数の第１のソースパッド１１１１の総面積とが等しく、複数の第２のソースパッド１２１の総面積と複数の第２のソースパッド１１２１の総面積とが等しい。このため、半導体装置１と第２の比較例に係る半導体装置とで、複数のソースパッドの総面積の違いがオン抵抗に及ぼす影響はない。その他に、デバイスの機能、特性に影響を与える構造の違いや異なる点はない。
　もともと、半導体装置１および第２の比較例に係る半導体装置（以下、これらを区別しない場合には、これらの総称として、単に「半導体装置」とも称する）のゲート電極（あるいはゲートパッド）およびその近傍領域には、半導体装置における主電流経路に電流を流す制御機能が備わる。半導体装置のオン抵抗を低減するためには主電流経路（活性領域（半導体装置１においては、図１中の破線内））を可能な限り広く確保することが求められるが、ゲート電極およびその近傍領域は制御機能部分として主電流経路（活性領域（半導体装置１においては、図１中の破線内））を侵食している導通の障害領域と見なければならない。つまりゲート電極およびその近傍領域は、半導体装置の機能上、必要不可欠な領域である反面、オン抵抗の低減のためにはなるべく縮小したい領域ということになる。
　上記のような考えで、半導体装置と第２の比較例に係る半導体装置とを比べると、第２の比較例に係る半導体装置では、第１のゲートパッド１１１９および第２のゲートパッド１１２９がパワーラインの中央に配置されており、導通の障害を成すものとなっている。
　また、第２の比較例に係る半導体装置では、回路全体で捉えた場合、図面の左から配線パターン１１５１の幅全体で流れてくる主電流は、第１のゲートパッド１１１９がパワーラインの幅の中央に配置されるため、これを避けるように流れが分断される（図６Ｂ参照）。分断された主電流は、第２の比較例に係る半導体装置の中央付近では合流するが、第２のゲートパッド１１２９がパワーラインの幅の中央に配置されるために、再度、分断して流れ、図面右側へ向かっていくことになる。
　これに対して、半導体装置１では、第１のゲートパッド１１９および第２のゲートパッド１２９がパワーラインの端に寄って配置されており、導通の障害になりにくくなっている。
　また、半導体装置１では、回路全体で捉えた場合、図面の左から配線パターン５１の幅全体で流れてくる主電流は、第１のゲートパッド１１９および第２のゲートパッド１２９がパワーラインの端に寄って配置されるため、これが原因で流れが分断されることはない（図６Ａ参照）。主電流は半導体装置１の短辺側の幅の制限以外に何ら障害を受けることなく、その流れを大筋で維持したまま、図面左側から右側へ向かって流れていくことになる。
　これらのことから、半導体装置１は、第２の比較例に係る半導体装置と比べて、主電流の流れが妨げられる作用が少なく、導通抵抗の増大を抑制する上でより効果的であるといえる。
　なお、第１のゲートパッド１１９および第２のゲートパッド１２９がパワーラインの端に寄っているとは、第１のゲートパッド１１９および第２のゲートパッド１２９が、それぞれ、半導体装置１の第１の方向に平行な一方の長辺９１および他方の長辺９２との間に、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１を一部でも挟まずに配置されていることを指す。
　また、半導体装置１では、第１のゲートパッド１１９は、パワーラインの端に寄っているだけでなく、さらに、第１の方向における、境界９０Ｃとの間に、他の複数の第１のソースパッド１１１を挟まない位置に配置されている。同様に、第２のゲートパッド１２９は、パワーラインの端に寄っているだけでなく、さらに、第１の方向における、境界９０Ｃとの間に、複数の第２のソースパッド１２１を挟まない位置に配置されている。すなわち、半導体装置１の平面視において、第１のゲートパッド１１９および第２のゲートパッド１２９は、それぞれ、境界９０Ｃ近傍に配置されている。このような配置であれば、他の位置にゲートパッドが配置される場合に比べて、主電流の直線的な流れを妨げる作用が幾何学的にさらに少ない。従って導通抵抗の増大を抑制する効果が得られる。
　発明者は、鋭意検討、実験を行うことで上記知見を得た。そして、上記知見に基づいて、回路全体を通して導通抵抗の低減に効果がある半導体装置１に想到した。
　半導体装置１は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層の裏面に接触して形成された金属層と、前記半導体層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記半導体層の平面視において、前記半導体層内で前記第１の領域に隣接した第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、前記半導体層は、半導体基板を有し、前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとのそれぞれは、前記半導体層の表面に、前記フェイスダウン実装時に実装基板に接合される、複数の第１のソースパッドおよび第１のゲートパッドと、複数の第２のソースパッドおよび第２のゲートパッドとを有し、前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、前記平面視において、前記半導体層は矩形形状であり、前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとが第１の方向に並び、前記第１の方向に主電流が流れ、前記第１のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に平行かつ最近接する第１の辺との間に、および、前記第１の方向における前記第１の領域と前記第２の領域との境界との間に、前記複数の第１のソースパッドが一部でも挟まれないように配置され、前記第２のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に平行かつ最近接する第２の辺との間に、および、前記第１の方向における前記境界との間に、前記複数の第２のソースパッドが一部でも挟まれないように配置された、半導体装置である。
　上記構成の半導体装置１によれば、パワーラインにおいては障害物となってしまう、主電流の制御機能部分である第１のゲートパッド１１９および第２のゲートパッド１２９が、パワーラインの端に寄って配置されるので、主電流が分断されて流れるようなことがなく、導通抵抗の増大を抑制するに効果的である。
　また、第１のゲートパッド１１９および第２のゲートパッド１２９はそれぞれ、境界９０Ｃ近傍に配置されるため、他の位置にゲートパッドを備える場合に比べて、主電流の直線的な流れを妨げる作用が幾何学的にさらに少なく、導通抵抗を不要に増大させるおそれがさらに少ない。
　図７Ａ～図７Ｇ、図８Ａ～図８Ｄ、図９Ａ、９Ｂは、上記構成の半導体装置１の条件を満たす電極パッドの配置例を示す模式図である。
　半導体装置１の形状は、例えば、図９Ａ、図９Ｂに示すように、半導体層４０が、略正方形状であってもよい。このとき半導体層４０には長辺、短辺という表現が成立しないが、トランジスタ１０（あるいは第１の領域Ａ１）とトランジスタ２０（あるいは第２の領域Ａ２）が並ぶ方向である第１の方向、および第１の方向に直交する方向という表現を用いて、半導体装置１の電極パッドの配置との関係性を述べることにする。
　第１のゲートパッド１１９および第２のゲートパッド１２９がパワーラインの障害にならない構成としては、半導体装置１は、前記第２の辺は前記第１の辺と対向する辺であるとすることが好ましい。
　このような構成にすることで、半導体装置１の主電流の流れが、第１のゲートパッド１１９および第２のゲートパッド１２９によって妨げられる影響の対称性を高めることができる。半導体装置１の主電流は双方向で経路を持つことを考えると、トランジスタ１０とトランジスタ２０とが線対称あるいは点対称な電極パッドの配置であれば、主電流方向の順逆の違いにおける導通特性および発熱特性の偏りが生じにくくなる効果を得られるため、上記構成が好ましい。例えばスマートホン、タブレット等のリチウムイオン電池パックが半導体装置１を利用する回路を搭載するならば、充電、放電いずれにおいても何ら特別に取り扱いの差異を設ける必要はない。
　また、上記構成の半導体装置１によれば、主電流の制御機能部分である第１のゲートパッド１１９および第２のゲートパッド１２９を、中央線９０の近傍（特に、中央線の直上）に配置することも可能になる。第１のゲートパッド１１９および第２のゲートパッド１２９を配置する領域として、半導体装置１の中央線９０近傍を利用することで、もともと主電流経路（活性領域、図１中の破線内）が形成されていない領域を、ゲートパッドを配置する領域として幾分か活用できるため、他の位置にゲートパッドが配置される場合に比べて、活性領域が侵食される割合を抑えられる。その効果によってオン抵抗の低減が可能となる。また、オン抵抗の低減によって発熱を抑える効果も期待できる。
　さらに、上記構成の半導体装置１によれば、半導体装置１のさらなるオン抵抗低減の効果がある。もともと、第１の領域Ａ１と第２の領域Ａ２との境界９０Ｃにおいては、複数の第１のソースパッド１１１と複数の第２のソースパッド１２１との短絡を避けるために、やや広めの間隔を空ける配置を設計することが自然である。図６Ａと図６Ｂとを比較すると明らかだが、上記構成の半導体装置１では、もともと何も設けないこの間隔を、ゲートパッドを設けるのに有効利用するために、ソースパッドが占有できる面積が他の部分で増えることになる。従ってその分、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１の総面積を増大させることができる。すなわち、オン抵抗低減の効果を享受できる。
　ところで、図７Ｃに示すように、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１は、長手方向にさらに複数に分離していてもよい。このような場合、実装の際にはんだはみ出し等の実装上の不具合を軽減する効果が高まる。また、後述するアンダーフィル材の浸透が進行しやすくなる効果を得られる。ただし、複数の第１のソースパッド１１１の総面積および複数の第２のソースパッド１２１の総面積を過度に小さくするとオン抵抗増大の副作用が現れる。このため、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１を、長手方向にさらに複数に分離するか否かは、オン抵抗低減と実装不具合軽減のトレードオフの関係となる。
　なお、図７Ａ～図７Ｄでは、中央線９０と一致しない位置に境界９０Ｃが存在する構成の例が図示されているが、境界９０Ｃの位置は、かならずしも、図７Ａ～図７Ｄに図示された通りの位置に限定される必要はない。
　また、図７Ｄに示すように、第１のゲートパッド１１９および第２のゲートパッド１２９は、それぞれ、複数存在していてもよい。１以上の第１のゲートパッド１１９（図７Ｄにおいては、第１のゲートパッド１１９Ａと第１のゲートパッド１１９Ｂとの２つ。）および１以上の第２のゲートパッド１２９（図７Ｄにおいては、第２のゲートパッド１２９Ａと第２のゲートパッド１２９Ｂとの２つ。）のそれぞれは、その形状が略円形状に限定される必要はなく、さらには、その形状がゲートパッド間で統一されている必要もない。
　第１のゲートパッド１１９が複数ある場合には、複数の第１のゲートパッド１１９は、それぞれ、半導体層４０の第１の方向に平行な辺との間に、あるいは、第１の方向における、境界９０Ｃとの間に、複数の第１のソースパッド１１１が一部でも挟まれないように配置されることが重要であるが、他の第１のゲートパッド１１９が挟まれるように配置されていても構わない。同様に、第２のゲートパッド１２９が複数ある場合には、複数の第２のゲートパッド１２９は、それぞれ、半導体層４０の第１の方向に平行な辺との間に、あるいは、第１の方向における、境界９０Ｃとの間に、複数の第２のソースパッド１２１が一部でも挟まれないように配置されることが重要であるが、他の第２のゲートパッド１２９が挟まれるように配置されていても構わない。
　さらに、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１のそれぞれは、略長方形状に限定されず、図７Ｅに示すように、略円形状の群であってもよい。但し、各群は、第１の方向において帯状に配置されることが望ましい。ここで、帯状に配置されるというのは、対象物が、ある方向において、一定の幅の中に納まって配置されることを意味する。図７Ｅに示すように各ソースパッドが略円形状の群である場合、各群を、第１のソースパッド１１１ａなどと称す。
　図９Ｂに示すように、半導体層４０が略正方形状の場合も、ソースパッドの形状が略円形状の群であっても構わない。
　さらに、半導体装置１は、前記平面視において、前記半導体層を、前記第１の方向に二等分する中央線に対して、前記第１のゲートパッドおよび前記第２のゲートパッドは、それぞれ前記中央線に接触するように配置されたとすることが好ましい。
　このような構成にすることで、半導体装置１の主電流の流れが、第１のゲートパッド１１９および第２のゲートパッド１２９によって妨げられる影響の対称性をさらに高めることができる。
　上記構成の半導体装置１は、例えば、図７Ｂに図示される。図７Ｂに図示される半導体装置１において、半導体装置１の局所領域に着目すると、第１の局所領域１９１は、例えば、図８Ｄに図示される半導体装置１の第１の局所領域２９１に比べて、トランジスタ１０側からトランジスタ２０側への主電流の流れを考える場合と、トランジスタ２０側からトランジスタ１０側への主電流の流れを考える場合との対称性が、より高くなっている。同様に、図７Ｂに図示される半導体装置１において、第２の局所領域１９２は、例えば、図８Ｄに図示される半導体装置１の第２の局所領域２９２に比べて、トランジスタ１０側からトランジスタ２０側への主電流の流れを考える場合と、トランジスタ２０側からトランジスタ１０側への主電流の流れを考える場合との対称性が、より高くなっている。
　このように、上記構成の半導体装置１によると、半導体装置１を局所的に捉えた場合における、半導体装置１の主電流の流れが、第１のゲートパッド１１９および第２のゲートパッド１２９によって妨げられる影響の対称性をさらに高められる。
　また、ゲート電極が活性領域を侵食する割合をさらに抑えることができるため、この効果による導通抵抗の低減および発熱をさらに抑える効果が期待できる。さらに、第１の領域Ａ１と第２の領域Ａ２との境界９０Ｃ付近において、もともと何も設けない間隔をより有効に利用することができるため、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１の総面積をさらに増大させることができる。すなわち、オン抵抗低減の効果をさらに享受できる。
　さらに、半導体装置１は、図８Ａ、図８Ｂに図示されるように、前記第２の辺は前記第１の辺と同一の辺であるとしてもよい。
　このような構成にすることで、半導体装置１において、トランジスタ１０の制御機能部分である第１のゲートパッド１１９と、トランジスタ２０の制御機能部分である第２のゲートパッド１２９とを、１カ所に集約することができる。このとき、プリント基板上の配線パターンにおいても制御系を片側に集約配置することができるため、上記構成の半導体装置１は、回路設計の自由度を高めることに寄与することができる。
　ここまで説明してきたように、発明者は、半導体装置１のオン抵抗低減の効果を高めるのは、第１のゲートパッド１１９および第２のゲートパッド１２９の配置を、以下の２条件を満たすことが重要であると考えている。すなわち（１）第１の方向に平行な辺の近傍に配置する、（２）中央線９０の近傍に配置する、である。主電流経路の障害となる制御機能部分を、（１）パワーラインの端に寄せる、（２）もともと有効領域が設けられていない部分に充てる、というのがその思想である。
　このうち（２）を突き詰めていくと、最も望ましいのは、前記平面視において、前記境界は、クランク状であるとすることであると言える。
　なぜなら、上記構成の半導体装置１によれば、主電流の制御機能部分である第１のゲートパッド１１９および第２のゲートパッド１２９を、中央線９０の近傍（特に、中央線９０の直上）に配置することが可能になるからである。前述したように、第１のゲートパッド１１９および第２のゲートパッド１２９を配置する領域として、半導体装置１の中央線９０近傍を利用することで、もともと主電流経路（活性領域、図１中の破線内）が形成されていない領域を、ゲートパッドを配置する領域として幾分か活用できるため、他の位置にゲートパッドが配置される場合に比べて、活性領域が侵食される割合を抑えられる。その効果によってオン抵抗の低減が可能となる。また、オン抵抗の低減によって発熱を抑える効果も期待できる。
　例えば、図７Ａに示されるように、第１のゲートパッド１１９の中心と第２のゲートパッド１２９の中心とが共に中央線９０上に配置される方が、図８Ｄに示される位置に、すなわち、中央線９０に接触しない位置に、第１のゲートパッド１１９と第２のゲートパッド１２９が配置されるよりも好ましい。
　図１０に示される位置に、第１のゲートパッド１１９と、第２のゲートパッド１２９と、境界９０Ｃとが配置される場合には、第１の領域Ａ１に属する領域９０１に、トランジスタ１０に対するサージ電流迂回用の第３の縦型ＭＯＳトランジスタ（以下、「トランジスタ６０」とも称する。）を配置し、第２の領域Ａ２に属する領域９０２に、トランジスタ２０に対するサージ電流迂回用の第４の縦型ＭＯＳトランジスタ（以下、「トランジスタ７０」とも称する。）を配置することが好ましい。
　すなわち、半導体装置１は、さらに、前記第１の領域に形成された、前記第１の縦型ＭＯＳトランジスタに対するサージ電流迂回用の第３の縦型ＭＯＳトランジスタと、前記第２の領域に形成された、前記第２の縦型ＭＯＳトランジスタに対するサージ電流迂回用の第４の縦型ＭＯＳトランジスタと、を有し、前記平面視において、前記第３の縦型ＭＯＳトランジスタと前記第４の縦型ＭＯＳトランジスタとのそれぞれは、前記第１のゲートパッドと前記第２のゲートパッドとの間に配置されたとすることが好ましい。
　図１１は、上記構成の半導体装置１の一例を示す回路図である。
　図１１に示すように、上記構成の半導体装置１の一例は、図３に例示される構成の半導体装置１に対して、トランジスタ６０と、トランジスタ７０とが追加されて構成される。また、図１１には、図３において図示が省略されていた第１の双方向ツェナーダイオードＺＤ１と、第２の双方向ツェナーダイオードＺＤ２を図示している。
　図１２は、上記構成の半導体装置１の構造の一例を示す断面図である。図１２は、図１０のＡ－Ａにおける切断面を示す。
　図１１、図１２に示すように、上記構成の半導体装置１は、第１の領域Ａ１に形成された、トランジスタ１０に対するサージ電流迂回用のトランジスタ６０と、第２の領域Ａ２に形成された、トランジスタ２０に対するサージ電流迂回用のトランジスタ７０とを備える。ここで、トランジスタ６０とトランジスタ７０とのそれぞれは、図１０に示すように、第１のゲートパッド１１９と第２のゲートパッド１２９との間に少なくとも一部が挟まれるように配置される。その理由は後述する。
　図１０および図１２に示すように、第１の領域Ａ１に属する領域９０１には、第２導電型の不純物を含む第３のボディ領域１０１８が形成されている。第３のボディ領域１０１８には、第１導電型の不純物を含む第３のソース領域１０１４、第３のゲート導体１０１５、および第３のゲート絶縁膜１０１６が形成されている。第３のゲート導体１０１５は、第１のソース電極１１の部分１３に電気的に接続される。また、第２の領域Ａ２に属する領域９０２には、第２導電型の不純物を含む第４のボディ領域２０１８が形成されている。第４のボディ領域２０１８には、第１導電型の不純物を含む第４のソース領域２０１４、第４のゲート導体２０１５、および第４のゲート絶縁膜２０１６が形成されている。第４のゲート導体２０１５は、第２のソース電極２１の部分２３に電気的に接続される。
　トランジスタ６０およびトランジスタ７０の上記構成により、低濃度不純物層３３と半導体基板３２とは、トランジスタ１０の第１のドレイン領域、トランジスタ２０の第２のドレイン領域、トランジスタ６０の第３のドレイン領域、および、トランジスタ７０の第４のドレイン領域が共通化された、共通ドレイン領域として機能する。
　図１３は、第１の双方向ツェナーダイオードＺＤ１（第２の双方向ツェナーダイオードＺＤ２）の上面透視図であり、図１４は、図１３に示すＢ０－Ｂ１面における断面図である。
　図１３および図１４に示すように、第１の双方向ツェナーダイオードＺＤ１は、水平方向に並んで配置された、第１導電型のポリシリコン層である層１７１Ａ、層１７３Ａおよび層１７５Ａと、第２導電型のポリシリコン層である層１７２Ａおよび層１７４Ａとからなる。層１７１Ａ～層１７５Ａの上には層間絶縁層３４が形成されており、層１７１Ａは接続部１７６Ａを介して第１のソース電極１１と、層１７５Ａは接続部１７７Ａを介して第１のゲート電極１９と、それぞれ接触接続されている。
　また、第２の双方向ツェナーダイオードＺＤ２も上記の第１の双方向ツェナーダイオードＺＤ１と同様の構成であり、層１７１Ｂは接続部１７６Ｂを介して第２のソース電極２１と、層１７５Ｂは接続部１７７Ｂを介して第２のゲート電極２９と、それぞれ接触接続されている。
　以下、トランジスタ６０およびトランジスタ７０について説明する。トランジスタ６０およびトランジスタ７０は、主電流経路を成すトランジスタ１０およびトランジスタ２０と比べると、デバイスの構造上自然に備わることになる寄生バイポーラトランジスタが、動作オンしやすくなるように設計される。具体的には、トランジスタ１０およびトランジスタ２０と、トランジスタ６０およびトランジスタ７０とで、ゲート導体が延伸する方向に直交する形で交互に設置するソース領域とボディ領域との占有面積比（平面視）を変化させる。ゲート導体が延伸する方向に沿った一定の幅内において、ボディ領域に比べてソース領域の出現する割合を大きくするほど、寄生バイポーラトランジスタが動作オンしやすいトランジスタを構成することができる。寄生バイポーラトランジスタが動作オンしやすければサージ電流は、寄生バイポーラトランジスタを通って流れやすくなるため、敢えて動作オンしやすいトランジスタを備えることでサージ電流の経路を操作することが可能になる。
　第１の領域Ａ１に属する領域９０１に寄生バイポーラトランジスタが動作オンしやすいトランジスタ６０を設置すると、トランジスタ２０の複数の第２のソースパッド１２１から第１の領域Ａ１へサージ電流が流れてきた場合、サージ電流はトランジスタ１０へ到達する前に、境界９０Ｃ近傍に備わっているトランジスタ６０を先に経過することになる。さらにトランジスタ６０はトランジスタ１０よりも寄生バイポーラトランジスタが動作オンしやすい造りになっているため、サージ電流はトランジスタ６０の寄生バイポーラトランジスタを通って放電される。従って主電流経路を成すトランジスタ１０がサージ電流の導通に伴って破壊するおそれが少なく、半導体装置１の主機能が失われる可能性を低めることができる。図１１および図１５に、サージ電流が流れる典型的な経路を図示する。
　同様に、第２の領域Ａ２に属する領域９０２に寄生バイポーラトランジスタが動作オンしやすいトランジスタ７０を設置すると、トランジスタ１０の複数の第１のソースパッド１１１から第２の領域Ａ２へサージ電流が流れてきた場合、サージ電流はトランジスタ２０へ到達する前に、境界９０Ｃ近傍に備わっているトランジスタ７０を先に経過することになる。さらにトランジスタ７０はトランジスタ２０よりも寄生バイポーラトランジスタが動作オンしやすい造りになっているため、サージ電流はトランジスタ７０の寄生バイポーラトランジスタを通って放電される。従って主電流経路を成すトランジスタ２０がサージ電流の導通に伴って破壊するおそれが少なく、半導体装置１の主機能が失われる可能性を低めることができる。
　このように、上記構成の半導体装置１によると、サージ電流が、トランジスタ１０およびトランジスタ２０に流れることを回避できるので、ＥＳＤ耐性を向上させることがきる。
　さて、導通抵抗を低減するためには、半導体装置１のオン抵抗を低減することが特に重要である。なぜなら導通時の回路全体を捉えた場合、半導体装置１が最も抵抗の大きい部分に該当することになるからである。また、導通時の半導体装置１には、オン抵抗の大きさに伴う発熱も生じており、発熱をなるべく抑制し、効率よく放散することも必要である。
　半導体装置１のオン抵抗低減および放熱性向上には、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１の総面積が大きいことが有用である。はんだが接触する面積が大きければ、主電流経路も拡大する上にはんだを通して、生じた熱を放散できるからである。そこで、半導体装置１は、前記平面視において、前記複数の第１のソースパッドの少なくとも一部と、前記複数の第２のソースパッドの少なくとも一部とは、前記第１のゲートパッドと前記第２のゲートパッドとの間に挟まれるように配置されたとすることが有用である。
　このような構成にすることで、第１のゲートパッド１１９および第２のゲートパッド１２９をパワーラインの端に寄せて導通の障害になることを避けながら、可能な限り、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１の総面積を大きくすることができるため、オン抵抗低減と高放熱性とを実現することができる。
　半導体装置１のオン抵抗低減の手段として、半導体装置１のデバイス構造内部の主電流経路（図２Ｂ参照）を鑑み、図２Ｂ中の垂直方向に流れる主電流の抵抗成分である半導体層４０の薄膜化が挙げられる。また共通ドレイン電極である金属層３０を厚膜化することもオン抵抗を低減することに有用である。すなわち半導体装置１では半導体層４０を薄膜化し、金属層３０を厚膜化することがオン抵抗低減に効果的である。しかしながら半導体層４０と金属層３０のそれぞれの厚さが接近してくると、半導体と金属との、熱膨張係数、ヤング率等の物性値の差異に起因して、高温時に半導体装置１に生じる反りが増大することが知られている。
　半導体装置１に生じる反りは主に、はんだのリフロー実装において２５０℃程度の熱処理をおこなう際の高温環境で発生する。フリップチップ実装では金属層３０を、プリント基板から遠ざかる方向に向けたフェイスダウンで実装をおこなうが、高温時には金属層３０の方が半導体層４０に比べて膨張するためにプリント基板から遠ざかる方向に向けて凸な様子で反りが生じる。
　図１６に示すように、半導体装置１が反ってしまうと、半導体装置１の実装を行う際に都合が悪い。凸部にあたる半導体装置１の中央付近でははんだが不足して接合不良（はんだ行き渡り不足）を生じる可能性がある反面、反りによってプリント配線基板方向へ押し付けられる力が強まる半導体装置１の外周領域では、はんだが本来おさまるべき領域からはみ出す現象（はんだはみ出し）が散見される。
　オン抵抗低減のために追及するデバイス構造（半導体層４０の薄膜化および金属層３０の厚膜化）に対して、半導体装置１の反りによる実装不具合を軽減するためには、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１の配置を適正化することで対処が可能である。発明者は、鋭意検討、実験等をおこなった結果、以下のようにいくつかの改善結果を得た。
　半導体装置１は、図１７に示すように、前記平面視において、前記半導体層は、前記第１の方向を長辺とする長方形状であり、前記複数の第１のソースパッドのそれぞれ、および、前記複数の第２のソースパッドのそれぞれは、長手方向が前記第１の方向と平行な略長方形状であり、前記複数の第１のソースパッドは、ストライプ状に配置され、前記複数の第２のソースパッドは、ストライプ状に配置されたとしてもよい。
　半導体層４０が、第１の方向を長辺とする長方形状である場合、リフロー実装での高温時に現れる半導体装置１の反りは、半導体層４０の長辺と平行な方向に湾曲する反りとなる。このとき半導体層４０の一方の短辺に近い領域および他方の短辺に近い領域では、図１６に模式的に示すように、はんだが、半導体装置１の中央部分よりも実装基板側に強く押し込まれる。しかし、上記形状の、複数の第１のソースパッド１１１のそれぞれと複数の第２のソースパッド１２１のそれぞれとが、上記のように配置されていれば、半導体層４０の２つの短辺に近い領域にて押し込まれたはんだは、半導体層４０の長辺に沿って半導体装置１の中央部分（境界９０Ｃ付近）の方へ流れてくることができる。
　このため、図１７に示すような電極パッドの配置においては、半導体装置１の反りが大きい状況においても、電極パッドの規定の領域からはんだがはみ出しにくい。
　また、半導体装置１は、図１８Ａに示すように、前記平面視において、前記半導体層は、前記第１の方向と直交する方向を長辺とする長方形状であり、前記複数の第１のソースパッドのそれぞれ、および、前記複数の第２のソースパッドのそれぞれは、長手方向が前記第１の方向と直交する略長方形状であり、前記複数の第１のソースパッドは、ストライプ状に配置され、前記複数の第２のソースパッドは、ストライプ状に配置された、としてもよい。
　半導体層４０が、第１の方向と直交する方向を長辺とする長方形状である場合、リフロー実装での高温時に現れる半導体装置１の反りは、半導体層４０の長辺と平行な方向に湾曲する反りとなる。半導体装置１を上記構成にすることで、半導体層４０が、第１の方向と直交する方向を長辺とする長方形状である場合に、リフロー実装での高温時に現れる半導体装置１の反りが実装不具合に及ぼす影響を軽減できる。なお、このとき、境界９０Ｃが第１の方向に直交する方向であるため、複数の第１のソースパッド１１１のいずれか、複数の第２のソースパッド１２１のいずれかは、半導体層４０の一方の短辺近傍から、他方の短辺近傍まで半導体層４０の長辺に沿ってほぼ長辺の長さと同等程度まで、長手方向の長いソースパッドであってもよい。
　また、半導体装置１は、図１８Ｂに示すように、さらに、前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとのそれぞれは、前記複数の第１のソースパッドの下に前記複数の第１のソースパッドに接続された第１のソース電極と前記複数の第２のソースパッドの下に前記複数の第２のソースパッドに接続された第２のソース電極と、を有し、前記平面視において、前記半導体層の前記第１の方向の辺長は、前記第１の方向と直交する方向の辺長の２倍未満であり、前記第１のソース電極および前記第２のソース電極は、それぞれ略長方形状であり、前記複数の第１のソースパッドのそれぞれ、および、前記複数の第２のソースパッドのそれぞれは、長手方向が前記第１のソース電極の長辺方向と平行な略長方形状であり、前記複数の第１のソースパッドは、ストライプ状に配置され、前記複数の第２のソースパッドは、ストライプ状に配置されたとしてもよい。
　半導体装置１の第１の方向の辺の長さが、第１の方向と直交する方向の辺の長さの２倍未満である場合にも、リフロー実装での高温時に現れる半導体装置１の反りが実装不具合に及ぼす影響を軽減できる。その理由について、以下、図１８Ｃを参照しながら説明する。
　図１８Ｃに、半導体装置１を平面視した場合の、半導体装置１に備わる第１のソース電極１１、第２のソース電極２１の配置を示す。第１のソース電極１１および第２のソース電極２１はそれぞれ第１の領域Ａ１および第２の領域Ａ２の大半の面積を占め、略長方形状に配置される。
　半導体装置１の第１の方向の辺の長さが、第１の方向と直交する方向の辺の長さの２倍未満である場合、第１のソース電極１１について、第１の方向に直交する方向の辺の長さが、第１の方向の辺の長さよりも大きい。このような場合、第１のソース電極１１の長辺方向に沿って半導体層４０の反りが生じる可能性があるため、複数の第１のソースパッド１１１をすべて略長方形状とし、その長手方向を第１のソース電極１１の長辺方向と平行にしたストライプ状に配置することで、半導体層４０に反りが生じた際の実装不具合を軽減できる。同様に、第２のソース電極２１は第１の方向に直交する方向の辺の長さが第１の方向の辺の長さよりも大きいため、複数の第２のソースパッド１２１をすべて略長方形状とし、その長手方向を第２のソース電極２１の長辺方向と平行にしたストライプ状に配置することで、半導体層４０に反りが生じた際の実装不具合を軽減できる。
　さらに、半導体装置１は、図１８Ｄ、図１８Ｅに示すように、前記複数の第１のソースパッドのそれぞれおよび前記複数の第２のソースパッドのそれぞれは、前記半導体層を前記第１の方向と直交する方向で二分する領域の近傍で２分割されて配置されたとしてもよい。
　図１８Ｄで例示する構成にすることで、半導体層４０の２つの短辺に近い領域でプリント配線基板側に強く押し付けられたはんだが、半導体装置１の中央付近で電極パッドが形成されていない領域へ向かって流動し、ついにはみ出しに至ることが考えられる。はんだはみ出し等の不具合は、電気的に接続されてはならないところ、例えば複数の第１のソースパッド１１１と複数の第２のソースパッド１２１とを短絡させるなど、デバイス機能を喪失させる原因になる可能性があるため防止すべきものである。
　しかし、複数の第１のソースパッド１１１および第２のソースパッド１２１のそれぞれの長手方向を半導体層４０の長辺に平行に配置していれば、半導体層４０の長手方向中央付近ではみだしたはんだによって各ソースパッドが電気的に接続したとしても、デバイス機能になんら問題を生じさせない。
　また、図１８Ｅで例示する構成にすることで、第１のソース電極１１および第２のソース電極２１の２つの短辺に近い領域でプリント配線基板側に強く押し付けられたはんだが、第１のソース電極１１および第２のソース電極２１の長辺方向の中央付近で電極パッドが形成されていない領域へ向かって流動し、ついにはみ出しに至ることが考えられる。はんだはみ出し等の不具合は、電気的に接続されてはならないところ、例えば複数の第１のソースパッド１１１と複数の第２のソースパッド１２１とを短絡させるなど、デバイス機能を喪失させる原因になる可能性があるため防止すべきものである。
　しかし、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１のそれぞれの長手方向を第１のソース電極１１および第２のソース電極２１の長辺に平行に設置していれば、第１のソース電極１１および第２のソース電極２１の長辺方向の中央付近ではみ出したはんだによって各ソースパッドが電気的に接続したとしても、デバイス機能に何ら問題を生じさせない。
　ただし、複数の第１のソースパッド１１１、複数の第２のソースパッド１２１の面積が総合的に小さくなるとオン抵抗に悪影響を及ぼす可能性がある。
　さらに、半導体装置１は、図１９に示すように、前記平面視において、前記半導体層は、略正方形状であり、前記複数の第１のソースパッドのそれぞれ、および、前記複数の第２のソースパッドのそれぞれは、長手方向が前記半導体層の中心から放射状に伸びる方向となる略長方形状であるとしてもよい。
　半導体層４０が、略正方形状である場合、リフロー実装での高温時に現れる半導体装置１の反りは、半導体装置１の中心を基点に点対称な湾曲形状になる。半導体層４０には長辺も短辺も存在しないため、どちらかの方向に偏って反るといったことが生じない。このような場合、はんだ行き渡り不足やはんだはみ出しなどの実装不具合を防ぐには、全てのソースパッドが、半導体装置１の中心を基点に放射状に長手方向を有するように配置することが効果的である。
　ところで近年、スマートホンや、ウォッチをはじめとするウェアラブル端末に防水機能を付与する動きが盛んである。このような動きに対応して、リチウムイオン電池パックの一部として使用する半導体装置１においても、フェイスダウンで実装する際に実装基板と半導体装置１との隙間にアンダーフィルを注入し、実装基板と半導体装置１との隙間に水分が侵入しないように加工を施すことが検討されている。アンダーフィルの注入には様々な方法があるが、代表的な方法としては、まず実装を通常通り行った後で実装基板と半導体装置１との隙間にアンダーフィル材を注入する施策がとられることが多い。
　このとき、アンダーフィル材には一定の粘性があるために、上記隙間が小さいと、求められる充填度まで十分にアンダーフィル材の浸透が進行しないことが考えられる。浸透は単に実装基板と半導体装置１との間の高さ（すなわちはんだの高さや半導体装置１の反り量など）だけに現象が限定されず、浸透しようとするアンダーフィル材が、２次元的に障壁となるはんだを回避したり回り込んだりしながら、必要な領域全体に十分に行き渡るかどうかも検証せねばならない。
　複数の第１のソースパッド１１１および複数の第２のソースパッド１２１が、図７Ａ～図７Ｄ、図７Ｆ、図７Ｇ、図８Ａ～図８Ｄ、図９Ａに示すように長手方向を持つ略長方形の長円形状であると、アンダーフィルは奥まった空隙にまで進入しきらず、不十分な充填度のアンダーフィル浸透にしか至らない可能性がある。こうした問題に対処するには、複数の第１のソースパッド１１１および複数の第２のソースパッド１２１を細かく分離して、アンダーフィル材が浸透しやすい空隙を多くすることが効果的である。
　そこで、半導体装置１は、図２０Ａに示すように、前記平面視において、前記複数の第１のソースパッドは、略円形状であり、前記第１の方向と当該方向に直交する方向とを、それぞれ行方向と列方向とする行列状に、等間隔に配置され、前記複数の第２のソースパッドは、略円形状であり、前記第１の方向と当該方向に直交する方向とを、それぞれ行方向と列方向とする行列状に、等間隔に配置されたとしてもよい。
　このような構成にすることで、複数の第１のソースパッド１１１の間、および、複数の第２のソースパッド１２１の間には規則的に空隙が備えられることになり、アンダーフィル材の浸透も容易になる。ただし、オン抵抗はソースパッドの総面積に依存するため、過度に空隙を多く設けるとオン抵抗が必要以上に増大することになる。
　また、半導体装置１は、図２０Ｂに示すように、前記平面視において、前記複数の第１のソースパッドは、略円形状であり、前記第１の方向と当該方向に直交する方向とを、それぞれ行方向と列方向とする千鳥状に、等間隔に配置され、前記複数の第２のソースパッドは、略円形状であり、前記第１の方向と当該方向に直交する方向とを、それぞれ行方向と列方向とする千鳥状に、等間隔に配置されたとしてもよい。
　ここで、複数のソースパッドが、千鳥状に、等間隔に配置されるという状態は、複数のソースパッドが、行列状に、等間隔に配置されている状態から、奇数行（または、偶数行）に配置される各ソースパッドの位置を、行方向において１／２間隔ずつずらして配置されている状態のことを言う。
　このような構成にすることで、複数の第１のソースパッド１１１の間、および、複数の第２のソースパッド１２１の間には規則的に空隙が備えられることになり、アンダーフィル材の浸透も容易になる。ただし、オン抵抗はソースパッドの総面積に依存するため、過度に空隙を多く設けるとオン抵抗が必要以上に増大することになる。
　以上、本開示の１つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。
　本願発明に係る半導体装置は、チップサイズパッケージ型の半導体装置として広く利用可能である。
　１　半導体装置
　２　制御ＩＣ
　３　電池
　４　負荷
　１０　トランジスタ（第１の縦型ＭＯＳトランジスタ）
　１１　第１のソース電極
　１２、１３、２２、２３　部分
　１４　第１のソース領域
　１５　第１のゲート導体
　１６　第１のゲート絶縁膜
　１８　第１のボディ領域
　２０　トランジスタ（第２の縦型ＭＯＳトランジスタ）
　２１　第２のソース電極
　２４　第２のソース領域
　２５　第２のゲート導体
　２６　第２のゲート絶縁膜
　２８　第２のボディ領域
　３０　金属層
　３２　半導体基板
　３３　低濃度不純物層
　３４　層間絶縁層
　３５　パッシベーション層
　４０　半導体層
　５０　プリント配線基板（実装基板）
　５１、５２、５３、１０５１、１０５３、１１５１、１１５３　配線パターン
　５４　クリアランス
　６０　トランジスタ（第３の縦型ＭＯＳトランジスタ）
　７０　トランジスタ（第４の縦型ＭＯＳトランジスタ）
　９０　中央線
　９０Ｃ　境界
　９１　一方の長辺
　９２　他方の長辺
　９３　一方の短辺
　９４　他方の短辺
　１１１、１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ、１１１ｆ、１１１１　第１のソースパッド
　１１９、１１９Ａ，１１９Ｂ　第１のゲートパッド
　１２１、１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、１２１ｅ、１２１ｆ、１１２１　第２のソースパッド
　１２９、１２９Ａ、１２９Ｂ　第２のゲートパッド
　１７１Ａ、１７１Ｂ、１７２Ａ、１７２Ｂ、１７３Ａ、１７３Ｂ、１７４Ａ、１７４Ｂ、１７５Ａ、１７５Ｂ　層
　１７６Ａ、１７６Ｂ、１７７Ａ、１７７Ｂ　接続部
　１９１、２９１　第１の局所領域
　１９２、２９２　第２の局所領域
　５１１、５１１ａ、５１１ｂ、５１１ｃ、５１１ｄ、５１１ｅ、５１１ｆ　第１の実装ソースパッド
　５１９　第１の実装ゲートパッド
　５２１、５２１ａ、５２１ｂ、５２１ｃ、５２１ｄ、５２１ｅ、５２１ｆ　第２の実装ソースパッド
　５２９　第２の実装ゲートパッド
　９０１、９０２　領域
　１０１４　第３のソース領域
　１０１５　第３のゲート導体
　１０１６　第３のゲート絶縁膜
　１０１８　第３のボディ領域
　２０１４　第４のソース領域
　２０１５　第４のゲート導体
　２０１６　第４のゲート絶縁膜
　２０１８　第４のボディ領域
　Ａ１、Ａ１００１　第１の領域
　Ａ２、Ａ１００２　第２の領域
　ＺＤ１　第１の双方向ツェナーダイオード
　ＺＤ２　第２の双方向ツェナーダイオード

Claims (13)

  1. 　フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    　半導体層と、前記半導体層の裏面に接触して形成された金属層と、前記半導体層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、前記半導体層の平面視において、前記半導体層内で前記第１の領域に隣接した第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、
    　前記半導体層は、半導体基板を有し、
    　前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとのそれぞれは、前記半導体層の表面に、前記フェイスダウン実装時に実装基板に接合される、複数の第１のソースパッドおよび第１のゲートパッドと、複数の第２のソースパッドおよび第２のゲートパッドとを有し、
    　前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、
    　前記平面視において、
    　前記半導体層は矩形形状であり、
    　前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとが第１の方向に並び、前記第１の方向に主電流が流れ、
    　前記第１のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に平行かつ最近接する第１の辺との間に、および、前記第１の方向における前記第１の領域と前記第２の領域との境界との間に、前記複数の第１のソースパッドが一部でも挟まれないように配置され、
    　前記第２のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に平行かつ最近接する第２の辺との間に、および、前記第１の方向における前記境界との間に、前記複数の第２のソースパッドが一部でも挟まれないように配置された、
    　半導体装置。
  2. 　前記第２の辺は前記第１の辺と対向する辺である、
    　請求項１に記載の半導体装置。
  3. 　前記平面視において、前記半導体層を、前記第１の方向に二等分する中央線に対して、前記第１のゲートパッドおよび前記第２のゲートパッドは、それぞれ前記中央線に接触するように配置された、
    　請求項２に記載の半導体装置。
  4. 　前記第２の辺は前記第１の辺と同一の辺である、
    　請求項１に記載の半導体装置。
  5. 　前記平面視において、前記境界は、クランク状である、
    　請求項１に記載の半導体装置。
  6. 　さらに、前記第１の領域に形成された、前記第１の縦型ＭＯＳトランジスタに対するサージ電流迂回用の第３の縦型ＭＯＳトランジスタと、前記第２の領域に形成された、前記第２の縦型ＭＯＳトランジスタに対するサージ電流迂回用の第４の縦型ＭＯＳトランジスタと、を有し、
    　前記平面視において、前記第３の縦型ＭＯＳトランジスタと前記第４の縦型ＭＯＳトランジスタとのそれぞれは、前記第１のゲートパッドと前記第２のゲートパッドとの間に配置された、
    　請求項２に記載の半導体装置。
  7. 　前記平面視において、前記複数の第１のソースパッドの少なくとも一部と、前記複数の第２のソースパッドの少なくとも一部とは、前記第１のゲートパッドと前記第２のゲートパッドとの間に挟まれるように配置された、
    　請求項３に記載の半導体装置。
  8. 　前記平面視において、
    　前記半導体層は、前記第１の方向を長辺とする長方形状であり、
    　前記複数の第１のソースパッドのそれぞれ、および、前記複数の第２のソースパッドのそれぞれは、長手方向が前記第１の方向と平行な略長方形状であり、
    　前記複数の第１のソースパッドは、ストライプ状に配置され、
    　前記複数の第２のソースパッドは、ストライプ状に配置された、
    　請求項１に記載の半導体装置。
  9. 　さらに、前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとのそれぞれは、前記複数の第１のソースパッドの下に前記複数の第１のソースパッドに接続された第１のソース電極と前記複数の第２のソースパッドの下に前記複数の第２のソースパッドに接続された第２のソース電極と、を有し、
    　前記平面視において、
    　前記半導体層の前記第１の方向の辺長は、前記第１の方向と直交する方向の辺長の２倍未満であり、
    　前記第１のソース電極および前記第２のソース電極は、それぞれ略長方形状であり、
    　前記複数の第１のソースパッドのそれぞれ、および、前記複数の第２のソースパッドのそれぞれは、長手方向が前記第１のソース電極の長辺方向と平行な略長方形状であり、
    　前記複数の第１のソースパッドは、ストライプ状に配置され、
    　前記複数の第２のソースパッドは、ストライプ状に配置された、
    　請求項１に記載の半導体装置。
  10. 　前記複数の第１のソースパッドのそれぞれおよび前記複数の第２のソースパッドのそれぞれは、前記半導体層を前記第１の方向と直交する方向で二分する領域の近傍で２分割されて配置された、
    　請求項９に記載の半導体装置。
  11. 　前記平面視において、
    　前記半導体層は、略正方形状であり、
    　前記複数の第１のソースパッドのそれぞれ、および、前記複数の第２のソースパッドのそれぞれは、長手方向が前記半導体層の中心から放射状に伸びる方向となる略長方形状である、
    　請求項１に記載の半導体装置。
  12. 　前記平面視において、
    　前記複数の第１のソースパッドは、略円形状であり、前記第１の方向と当該方向に直交する方向とを、それぞれ行方向と列方向とする行列状に、等間隔に配置され、
    　前記複数の第２のソースパッドは、略円形状であり、前記第１の方向と当該方向に直交する方向とを、それぞれ行方向と列方向とする行列状に、等間隔に配置された、
    　請求項１に記載の半導体装置。
  13. 　前記平面視において、
    　前記複数の第１のソースパッドは、略円形状であり、前記第１の方向と当該方向に直交する方向とを、それぞれ行方向と列方向とする千鳥状に、等間隔に配置され、
    　前記複数の第２のソースパッドは、略円形状であり、前記第１の方向と当該方向に直交する方向とを、それぞれ行方向と列方向とする千鳥状に、等間隔に配置された、
    　請求項１に記載の半導体装置。
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