JP2021150326A - 半導体装置 - Google Patents

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Abstract

【課題】反りの抑制が可能な半導体装置を提供すること。【解決手段】半導体装置は、第１面と、第２面と、第１面と第２面との間に設けられた第１領域と、第１面と第２面との間に設けられた第２領域と、を有する半導体部と、第２面に設けられた共通電極と、第１領域の第１面上に設けられた第１電極と、第２領域の第１面上に設けられ、第１電極と離間した第２電極と、第１領域に設けられ、第１領域における第１電極と共通電極とを結ぶ方向を流れる電流を制御する第１制御電極と、第２領域に設けられ、第２領域における第２電極と共通電極とを結ぶ方向を流れる電流を制御する第２制御電極と、を備えている。共通電極に、第１溝が設けられている。【選択図】図２

Description

実施形態は、半導体装置に関する。
１つの共通の半導体基板上に、電気的に互いに独立したソース電極を有する２つのトランジスタを形成し、双方のトランジスタのドレイン同士を共通電極（裏面電極）で接続した半導体装置が知られている。
国際公開第２０１８／０２５８３９号 特開２０１８−４９９７４号公報
実施形態は、反りの抑制が可能な半導体装置を提供する。
実施形態によれば、半導体装置は、第１面と、第２面と、前記第１面と前記第２面との間に設けられた第１領域と、前記第１面と前記第２面との間に設けられた第２領域と、を有する半導体部と、前記第２面に設けられた共通電極と、前記第１領域の前記第１面上に設けられた第１電極と、前記第２領域の前記第１面上に設けられ、前記第１電極と離間した第２電極と、前記第１領域に設けられ、前記第１領域における前記第１電極と前記共通電極とを結ぶ方向を流れる電流を制御する第１制御電極と、前記第２領域に設けられ、前記第２領域における前記第２電極と前記共通電極とを結ぶ方向を流れる電流を制御する第２制御電極と、を備えている。前記共通電極に、第１溝が設けられている。
実施形態の半導体装置の模式平面図である。 図１におけるＡ−Ａ’線断面図である。 他の実施形態の半導体装置の模式断面図である。 さらに他の実施形態の半導体装置の模式斜視図である。 配線基板上に実装された実施形態の半導体装置の模式断面図である。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図１は、実施形態の半導体装置１の模式平面図である。
図２は、図１におけるＡ−Ａ’線断面図である。
半導体装置１は、半導体部５０と、共通電極３０と、第１電極１０と、第２電極２０と、第１制御電極７１と、第２制御電極７２とを備える。
半導体部５０は、半導体基板５３と、半導体基板５３上に設けられた第１半導体層５４と、第１半導体層５４内に設けられた第２半導体層１３および第３半導体層１４と、第２半導体層１３内に設けられた第４半導体層１５と、第３半導体層１４内に設けられた第５半導体層１６とを有する。
半導体基板５３は、例えば、ｎ型のシリコン基板である。第１半導体層５４は、例えば、ｎ型のシリコン層である。第１半導体層５４のｎ型不純物濃度は、半導体基板５３のｎ型不純物濃度よりも低い。第１半導体層５４は、半導体基板５３上に例えばエピタキシャル成長される。
第２半導体層１３および第３半導体層１４は、例えば、ｐ型のシリコン層である。第２半導体層１３の底面、側面、第３半導体層１４の底面、および側面に、第１半導体層５４が接している。
第４半導体層１５および第５半導体層１６は、例えば、ｎ型のシリコン層である。第４半導体層１５および第５半導体層１６のｎ型不純物濃度は、第１半導体層５４のｎ型不純物濃度よりも高い。第４半導体層１５の底面および側面に、第２半導体層１３が接している。第５半導体層１６の底面および側面に、第３半導体層１４が接している。
第１半導体層５４の表面、第２半導体層１３の表面、第３半導体層１４の表面、第４半導体層１５の表面、および第５半導体層１６の表面は、半導体部５０の第１面５１を構成する。半導体基板５３の裏面は、半導体部５０の第２面５２を構成する。
半導体部５０は、第１面５１と第２面５２との間に、第１領域６１と第２領域６２を有する。第１領域６１と第２領域６２は、半導体部５０の面方向（第１面５１または第２面５２に平行な方向）において隣接している。
半導体基板５３および第１半導体層５４は、第１領域６１および第２領域６２に共通に設けられている。第２半導体層１３および第４半導体層１５は、第１領域６１に設けられている。第３半導体層１４および第５半導体層１６は、第２領域６２に設けられている。
第１領域６１には、複数の第１制御電極７１が設けられている。第１制御電極７１は、例えばトレンチゲートであり、第１領域６１内を半導体部５０の厚さ方向に延びている。第１制御電極７１の上面、側面、および底面は絶縁膜７３で覆われている。第１制御電極７１の側面は、絶縁膜７３を介して、第２半導体層１３に対向している。
第２領域６２には、複数の第２制御電極７２が設けられている。第２制御電極７２は、例えばトレンチゲートであり、第２領域６２内を半導体部５０の厚さ方向に延びている。第２制御電極７２の上面、側面、および底面は絶縁膜７４で覆われている。第２制御電極７２の側面は、絶縁膜７４を介して、第３半導体層１４に対向している。
ここで、半導体部５０の第１面５１または第２面５２に平行な面内において互いに直交する２方向を、図１においてＸ方向およびＹ方向とする。図２に示す第１制御電極７１および第２制御電極７２は、Ｘ方向に延びている。
半導体部５０の第１領域６１における第１面５１上に、第１電極１０が設けられている。第１電極１０は、半導体部５０の第１面５１において第４半導体層１５に接する第１金属部１１と、第１金属部１１上に設けられた第２金属部Ｓ１とを有する。
第１金属部１１の面積は、第２金属部Ｓ１の面積よりも広い。第１金属部１１の面積は、第１金属部１１が半導体部５０の第１面５１に接する面積、または第１金属部１１の表面（図２における上面）の面積を表す。第２金属部Ｓ１の面積は、第２金属部Ｓ１の表面（図２における上面）の面積を表す。換言すると、Ｘ−Ｙ平面における第１金属部１１の少なくとも一部の面積は、Ｘ−Ｙ平面における第２金属部Ｓ１の少なくとも一部の面積よりも広い。
第１金属部１１は、例えばアルミニウムを主に含み、半導体部５０との接触抵抗を低減するコンタクト層として機能する。第２金属部Ｓ１の最表面には、例えばはんだのぬれ性に優れた金膜を含む。その金膜と第１金属部１１と間には、それら両者の密着性を高める例えばニッケル膜が形成される。
半導体部５０の第１領域６１における第１面５１上に、第１配線層７７が設けられている。第１配線層７７は、第１制御電極７１と電気的に接続されている。第１配線層７７と第１電極１０との間、および第１配線層７７と半導体部５０の間には、絶縁膜７５が設けられている。
半導体部５０の第２領域６２における第１面５１上に、第２電極２０が設けられている。第２電極２０は、半導体部５０の第１面５１において第５半導体層１６に接する第３金属部２１と、第３金属部２１上に設けられた第４金属部Ｓ２とを有する。
第３金属部２１の面積は、第４金属部Ｓ２の面積よりも広い。第３金属部２１の面積は、第３金属部２１が半導体部５０の第１面５１に接する面積、または第３金属部２１の表面（図２における上面）の面積を表す。第４金属部Ｓ２の面積は、第４金属部Ｓ２の表面（図２における上面）の面積を表す。換言すると、Ｘ−Ｙ平面における第３金属部２１の少なくとも一部の面積は、Ｘ−Ｙ平面における第４金属部Ｓ２の少なくとも一部の面積よりも広い。
第３金属部２１は、例えばアルミニウムを主に含み、半導体部５０との接触抵抗を低減するコンタクト層として機能する。第４金属部Ｓ２の最表面には、例えばはんだのぬれ性に優れた金膜を含む。その金膜と第３金属部２１と間には、それら両者の密着性を高める例えばニッケル膜が形成される。
半導体部５０の第２領域６２における第１面５１上に、第２配線層７８が設けられている。第２配線層７８は、第２制御電極７２と電気的に接続されている。第２配線層７８と第２電極２０との間、および第２配線層７８と半導体部５０の間には、絶縁膜７６が設けられている。
半導体部５０の第１面５１上に絶縁膜８０が設けられている。絶縁膜８０は、第１電極１０の第１金属部１１および第２電極２０の第３金属部２１を覆っている。また、絶縁膜８０は、第１電極１０の第２金属部Ｓ１の側面、および第２電極２０の第４金属部Ｓ２の側面を覆っている。第１電極１０の第２金属部Ｓ１の表面、および第２電極２０の第４金属部Ｓ２の表面は、絶縁膜８０から露出している。
半導体部５０の第２面５２（半導体基板５３の裏面）に、共通電極３０が設けられている。共通電極３０は、半導体部５０における第１領域６１および第２領域６２に共通に設けられている。
共通電極３０は、半導体基板５３よりも抵抗率の低い金属を含む。共通電極３０は、例えば銀膜を含む。また、共通電極３０は、銀膜と第２面５２との間に設けられ第２面５２に接するチタン膜を含む。チタン膜は、半導体部５０との接触抵抗を低減するコンタクト層として機能する。チタン膜と銀膜との間には、それら両者の密着性を高める例えばニッケル膜を設けることができる。共通電極３０は、さらに、銀膜の表面を覆う例えばニッケル膜を含む。銀膜の表面を覆うニッケル膜は、銀の露出による硫化を防ぐ。
共通電極３０の厚さは、第１電極１０の厚さおよび第２電極２０の厚さよりも厚い。例えば、共通電極３０の厚さは約１２μｍであり、第１電極１０の厚さは約８μｍであり、第２電極２０の厚さは約８μｍである。
半導体装置１は、以上説明した構造により、共通電極３０および半導体基板５３を共有する第１トランジスタＱ１と第２トランジスタＱ２を有する。第１トランジスタＱ１と第２トランジスタＱ２は、Ｙ方向において隣接している。第１トランジスタＱ１および第２トランジスタＱ２は、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である。
第１電極１０は第１トランジスタＱ１のソース電極として機能し、第４半導体層１５は第１電極１０と電気的に接続されたソース層として機能する。第１制御電極７１に所定電圧を印加させると、第２半導体層１３における第１制御電極７１と対向する部分にチャネルが誘起される。
第２電極２０は第２トランジスタＱ２のソース電極として機能し、第５半導体層１６は第２電極２０と電気的に接続されたソース層として機能する。第２制御電極７２に所定電圧を印加させると、第３半導体層１４における第２制御電極７２と対向する部分にチャネルが誘起される。
第１電極１０と第２電極２０は、互いに離間して配置され、絶縁分離されている。図１において破線で表すように、第１電極１０の第１金属部１１は第１トランジスタＱ１が形成された領域のほぼ全面にわたって広がり、第２電極２０の第１金属部２１は第２トランジスタＱ２が形成された領域のほぼ全面にわたって広がっている。
第１電極１０の第１金属部１１上に、例えば２つの第２金属部Ｓ１が設けられている。第２電極２０の第３金属部２１上に、例えば２つの第４金属部Ｓ２が設けられている。第１電極１０の第２金属部Ｓ１および第２電極２０の第４金属部Ｓ２は、外部回路との電気的接続を担うソースパッドとして機能する。
また、半導体部５０の第１面５１上には、第１配線層７７を介して第１制御電極７１と電気的に接続された第１制御パッドＧ１と、第２配線層７８を介して第２制御電極７２と電気的に接続された第２制御パッドＧ２が設けられている。第１制御パッドＧ１の周囲および第２制御パッドＧ２の周囲は絶縁膜８０で覆われ、第１制御パッドＧ１の表面および第２制御パッドＧ２の表面が絶縁膜８０から露出している。
実施形態の半導体装置１は、例えば充放電回路に組み込まれ、充放電の双方向の電流の導通を制御するスイッチとして使用される。第１トランジスタＱ１と第２トランジスタＱ２はドレイン部（半導体基板５３および共通電極３０）を共有し、第１トランジスタＱ１の第１電極（ソース電極）１０と、第２トランジスタＱ２の第２電極（ソース電極）２０はそれぞれ電気的に独立した（異なる電位が与えられる）端子に接続される。共通電極３０を介して、第１トランジスタＱ１と第２トランジスタＱ２との間を電流が流れる。電流は、よりインピーダンスが低い経路を流れやすく、共通電極３０において半導体部５０との界面付近に集中して流れやすい。
図５は、半導体装置１が配線基板１００上に実装された状態の模式断面図である。
半導体装置１は、共通電極３０を上に向けた状態で、配線基板１００上に実装される。半導体装置１の第２金属部Ｓ１、第４金属部Ｓ２、第１制御パッドＧ１、および第２制御パッドＧ２が、接合部材（例えば、はんだ）９０を介して、配線基板１００の導体部１０１に接合される。
共通電極３０、第１電極１０、および第２電極２０に用いる金属の線膨張係数は、半導体部５０の線膨張係数よりも高く、金属は半導体部５０よりも熱膨張しやすい。この金属の熱膨張により、半導体装置１に歪みや反りが発生し得る。ウェーハ状態における反りは個片化を難しくし、個片化された後の状態における反りは、配線基板１００への実装不良の原因となる。共通電極３０の薄膜化は反りの抑制に有効であるが、一方で、共通電極３０を厚くすることにより、２つのトランジスタＱ１、Ｑ２間での電流経路の断面積を増やして、オン抵抗を低減させることも求められるため、共通電極３０の薄膜化には制約がある。
本実施形態によれば、図２に示すように、共通電極３０に複数の溝３１を形成している。溝３１は、例えば、第１制御電極７１と第２制御電極７２が延びる方向（Ｘ方向）に沿って延びている。または、溝３１は、第１制御電極７１と第２制御電極７２が延びる方向に交差する方向（Ｙ方向）に沿って延びていてもよい。溝３１は、共通電極３０の表面に開口を有し、共通電極３０を貫通していない有底溝である。したがって、共通電極３０を通じて２つのトランジスタＱ１、Ｑ２間の電流の導通は確保される。
共通電極３０に溝３１を形成することで、共通電極３０の体積が部分的に減り、また凹凸が形成され、共通電極３０の熱膨張による反りを部分的に緩和することができる。これにより、共通電極３０の厚膜化によるオン抵抗の低減を図りつつ、共通電極３０の熱膨張による反りを抑制することができる。
図３（ａ）は、他の実施形態の半導体装置の模式断面図である。
第１電極１０と第２電極２０に溝１２、１３、２２、２３を形成することで、第１面５１側の金属の熱膨張による反りを抑制することができる。
第１電極１０の第１金属部１１には貫通溝１２が形成されている。貫通溝１２は、第１金属部１１を貫通し、第１金属部１１を複数の部分に分断している。貫通溝１２内に第２金属部Ｓ１の一部が形成されている。第２金属部Ｓ１の表面に、有底の溝１３が形成されている。
第２電極２０の第３金属部２１には貫通溝２２が形成されている。貫通溝２２は、第３金属部２１を貫通し、第３金属部２１を複数の部分に分断している。貫通溝２２内に第４金属部Ｓ２の一部が形成されている。第４金属部Ｓ２の表面に、有底の溝２３が形成されている。
図１を参照して前述したように、Ｘ−Ｙ平面において、第１金属部１１の面積は第２金属部Ｓ１の面積よりも広く、第３金属部２１の面積は第４金属部Ｓ２の面積よりも広い。したがって、第１面５１側の金属（第１電極１０および第２電極２０）においては、第１金属部１１および第３金属部２１の膨張が、第２金属部Ｓ１および第４金属部Ｓ２の膨張よりも反りへの影響が大きく、そのような第１金属部１１と第３金属部２１を貫通溝１２、２２によって分断することが、反りの抑制に有効となる。
第２金属部Ｓ１の表面および第４金属部Ｓ２の表面には、図５に示す接合部材９０が設けられる。そのような第２金属部Ｓ１の表面および第４金属部Ｓ２の表面に溝１３、２３を形成することで、接合部材９０と接合される表面積が増え、接合部材９０との接合強度が高まる。
図３（ａ）には、第１電極１０と第２電極２０の両方に溝１２、１３、２２、２３を形成した例を示すが、第１電極１０と第２電極２０のどちらか一方のみに溝を形成してもよい。
また、共通電極３０に溝３１は形成せず、第１電極１０と第２電極２０に溝を形成してもよい。ただし、前述したように、オン抵抗の低減のために共通電極３０は第１電極１０および第２電極２０よりも厚く形成することが望ましく、第１電極１０および第２電極２０よりも厚い共通電極３０に溝３１を形成するほうが、反り抑制の効果は高い。
図３（ｂ）は、さらに他の実施形態の半導体装置の模式断面図である。
半導体装置の端部における共通電極３０に形成した溝３１の密度は、半導体装置の中央部（半導体装置の面方向の中心を含む領域）における共通電極３０に形成した溝３１の密度よりも高い。このような構成は、共通電極３０の膨張による半導体装置の反りの抑制効果を高める。
図４は、さらに他の実施形態の半導体装置の模式斜視図である。
図４において、Ｘ方向およびＹ方向は、図１のＸ方向およびＹ方向に対向する。また、Ｘ方向およびＹ方向に直交し、半導体部５０の厚さ方向に沿う方向をＺ方向とする。
半導体部５０の第２面５２に設けられた共通電極３０に、貫通溝３２が形成されている。貫通溝３２は、共通電極３０を貫通し、共通電極３０を複数の部分に分断している。貫通溝３２は、第１トランジスタＱ１と第２トランジスタＱ２が隣接するＹ方向に沿って延びている。共通電極３０は、Ｘ方向に分断されている。したがって、共通電極３０を通じた第１トランジスタＱ１と第２トランジスタＱ２との間の電流の導通は確保される。
以上説明した半導体要素の導電型において、ｎ型とｐ型は逆であってもよい。また、半導体部５０の材料は、シリコン以外に、炭化シリコン、窒化ガリウムであってもよい。また、第１制御電極７１および第２制御電極７２は、トレンチゲート構造に限らず、プレーナゲート構造であってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、１０…第１電極、１１…第１金属部、１２,２２…貫通溝、１３,２３…溝、２０…第２電極、２１…第３金属部、３０…共通電極、３１…溝、３２…貫通溝、５０…半導体部、５１…第１面、５２…第２面、６１…第１領域、６２…第２領域、７１…第１制御電極、７２…第２制御電極、１００…配線基板、Ｓ１…第２金属部、Ｓ２…第４金属部、Ｑ１…第１トランジスタ、Ｑ２…第２トランジスタ

Claims (9)

  1. 第１面と、第２面と、前記第１面と前記第２面との間に設けられた第１領域と、前記第１面と前記第２面との間に設けられた第２領域と、を有する半導体部と、
    前記第２面に設けられた共通電極と、
    前記第１領域の前記第１面上に設けられた第１電極と、
    前記第２領域の前記第１面上に設けられ、前記第１電極と離間した第２電極と、
    前記第１領域に設けられ、前記第１領域における前記第１電極と前記共通電極とを結ぶ方向を流れる電流を制御する第１制御電極と、
    前記第２領域に設けられ、前記第２領域における前記第２電極と前記共通電極とを結ぶ方向を流れる電流を制御する第２制御電極と、
    を備え、
    前記共通電極に、第１溝が設けられている半導体装置。
  2. 前記第１電極および前記第２電極の少なくともいずれか一方に、第２溝が設けられている請求項１記載の半導体装置。
  3. 前記第１電極は、前記第１面に接する第１金属部と、前記第１金属部上に設けられた第２金属部と、を有し、
    前記第１金属部の面積は、前記第２金属部の面積よりも広く、
    前記第２溝は、少なくとも前記第１金属部に設けられている請求項２記載の半導体装置。
  4. 前記第２電極は、前記第１面に接する第３金属部と、前記第３金属部上に設けられた第４金属部と、を有し、
    前記第３金属部の面積は、前記第４金属部の面積よりも広く、
    前記第２溝は、少なくとも前記第３金属部に設けられている請求項２または３に記載の半導体装置。
  5. 前記半導体装置の端部における前記第１溝の密度は、前記半導体装置の中央部における前記第１溝の密度よりも高い請求項１〜４のいずれか１つに記載の半導体装置。
  6. 第１面と、第２面と、前記第１面と前記第２面との間に設けられた第１領域と、前記第１面と前記第２面との間に設けられた第２領域と、を有する半導体部と、
    前記第２面に設けられた共通電極と、
    前記第１領域の前記第１面上に設けられた第１電極と、
    前記第２領域の前記第１面上に設けられ、前記第１電極と離間した第２電極と、
    前記第１領域に設けられ、前記第１領域における前記第１電極と前記共通電極とを結ぶ方向を流れる電流を制御する第１制御電極と、
    前記第２領域に設けられ、前記第２領域における前記第２電極と前記共通電極とを結ぶ方向を流れる電流を制御する第２制御電極と、
    を備え、
    前記第１電極および前記第２電極の少なくともいずれか一方に、溝が設けられている半導体装置。
  7. 前記第１電極は、前記第１面に接する第１金属部と、前記第１金属部上に設けられた第２金属部と、を有し、
    前記第１金属部の面積は、前記第２金属部の面積よりも広く、
    前記溝は、少なくとも前記第１金属部に設けられている請求項６記載の半導体装置。
  8. 前記第２電極は、前記第１面に接する第３金属部と、前記第３金属部上に設けられた第４金属部と、を有し、
    前記第３金属部の面積は、前記第４金属部の面積よりも広く、
    前記溝は、少なくとも前記第３金属部に設けられている請求項６または７に記載の半導体装置。
  9. 前記共通電極の厚さは、前記第１電極の厚さおよび前記第２電極の厚さよりも厚い請求項１〜８のいずれか１つに記載の半導体装置。
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