KR102629278B1 - 반도체 장치 및 반도체 모듈 - Google Patents

반도체 장치 및 반도체 모듈 Download PDF

Info

Publication number
KR102629278B1
KR102629278B1 KR1020237007843A KR20237007843A KR102629278B1 KR 102629278 B1 KR102629278 B1 KR 102629278B1 KR 1020237007843 A KR1020237007843 A KR 1020237007843A KR 20237007843 A KR20237007843 A KR 20237007843A KR 102629278 B1 KR102629278 B1 KR 102629278B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
semiconductor layer
semiconductor
gate pad
viewed
Prior art date
Application number
KR1020237007843A
Other languages
English (en)
Other versions
KR20230043220A (ko
Inventor
고우키 야마모토
신이치 아키요시
료우이치 아지모토
Original Assignee
누보톤 테크놀로지 재팬 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 누보톤 테크놀로지 재팬 가부시키가이샤 filed Critical 누보톤 테크놀로지 재팬 가부시키가이샤
Priority claimed from PCT/JP2022/005414 external-priority patent/WO2022209346A1/ja
Publication of KR20230043220A publication Critical patent/KR20230043220A/ko
Application granted granted Critical
Publication of KR102629278B1 publication Critical patent/KR102629278B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06152—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry being non uniform, i.e. having a non uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 장치(1)는, 반도체층(40)과, 반도체층(40) 내에 형성된 트랜지스터(10) 및 트랜지스터(20)와, 반도체층(40)의 상면의 영역(S1)에 형성된, 트랜지스터(10)의 소스에 접속된 1 이상의 제1 소스 패드(111) 및 게이트에 접속된 제1 게이트 패드(119)와, 반도체층(40)의 상면의, 반도체층(40)을 평면에서 봤을 때 영역(S1)에 인접한 영역(S2)에 형성된, 트랜지스터(20)의 소스에 접속된 1 이상의 제2 소스 패드(121) 및 게이트에 접속된 제2 게이트 패드(129)를 구비하고, 반도체층(40)을 평면에서 봤을 때, 제1 게이트 패드(119)의 중심과 제2 게이트 패드(129)의 중심을 잇는 가상 직선(91)은, 반도체층(40)의 중심을 통과하고, 반도체층(40)의 각 변과 이루는 각이 45도이며, 영역(S1)과 영역(S2)의 상면 경계선(600)은, 반도체층(40)의 장변이 신장되는 장변 방향 및 단변이 신장되는 단변 방향에 있어서 단조로 변화한다.

Description

반도체 장치 및 반도체 모듈
본 개시는, 반도체 장치, 및, 그것을 이용한 반도체 모듈에 관한 것이다.
종래, 실장 기판에 실장되며, 실장 기판에 있어서의 전류 경로의 도통(導通) 상태와 비도통 상태를 전환하는 반도체 장치가 알려져 있다(예를 들면, 특허문헌 1 참조).
일본국 특허공개 2019-129308호 공보
일반적으로, 실장 기판에 있어서 주전류가 흐르는 전류 경로는, 효율적으로 전류를 흐르게 할 수 있도록(예를 들면, 도통 저항이 저감되도록, 또는/및, 예를 들면, 도통 전류에 의한 발열이 효과적으로 방열되도록) 설계된다. 이 때문에, 실장 기판에 실장되는, 주전류가 흐르는 전류 경로의 도통 상태와 비도통 상태를 전환하는 반도체 장치에는, 실장 기판에 있어서의 전류 경로에 효율적으로 전류를 흐르게 할 수 있는 특징을 갖는 것이 요망된다. 이는, 주전류가 대전류일수록 요구되는 것이다.
그래서, 본 개시는, 실장되는 실장 기판에 있어서의 전류 경로에 효율적으로 전류를 흐르게 할 수 있는 특징을 갖는 반도체 장치, 및, 실장 기판에 있어서의 전류 경로에 효율적으로 전류를 흐르게 할 수 있는 특징을 갖는 반도체 모듈을 제공하는 것을 목적으로 한다.
본 개시의 일 양태에 따른 반도체 장치는, 페이스 다운 실장이 가능한 칩 사이즈 패키지형 반도체 장치로서, 반도체층과, 상기 반도체층의 이면에 접촉하여 형성된 금속층과, 상기 반도체층의 내부의 제1 반도체층 내 영역에 형성된 제1 종형 MOS 트랜지스터와, 상기 내부의, 상기 반도체층을 평면에서 봤을 때 상기 제1 반도체층 내 영역에 인접한 제2 반도체층 내 영역에 형성된 제2 종형 MOS 트랜지스터와, 상기 반도체층의 상면의 제1 반도체층 상면 영역에 형성된, 상기 제1 종형 MOS 트랜지스터의 소스 전극에 접속된 1 이상의 제1 소스 패드, 및, 상기 제1 종형 MOS 트랜지스터의 게이트 전극에 접속된 제1 게이트 패드와, 상기 상면의, 상기 반도체층을 평면에서 봤을 때 상기 제1 반도체층 상면 영역에 인접한 제2 반도체층 상면 영역에 형성된, 상기 제2 종형 MOS 트랜지스터의 소스 전극에 접속된 1 이상의 제2 소스 패드, 및, 상기 제2 종형 MOS 트랜지스터의 게이트 전극에 접속된 제2 게이트 패드를 구비하고, 상기 제1 반도체층 내 영역과 상기 제2 반도체층 내 영역은, 상기 반도체층을 평면에서 봤을 때, 상기 반도체층을 면적으로 이등분하는 한쪽과 다른 쪽이며, 상기 제1 반도체층 상면 영역과 상기 제2 반도체층 상면 영역은, 상기 반도체층을 평면에서 봤을 때, 상기 반도체층을 면적으로 이등분하는 한쪽과 다른 쪽이며, 상기 반도체층은, 반도체 기판을 갖고, 상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터 및 상기 제2 종형 MOS 트랜지스터의 공통 드레인 영역으로서 기능하고, 상기 반도체층은, 상기 반도체층을 평면에서 봤을 때 직사각형이며, 상기 반도체층을 평면에서 봤을 때, 상기 제1 게이트 패드의 중심과 상기 제2 게이트 패드의 중심을 잇는 제1 가상 직선은, 상기 반도체층의 중심을 통과하고, 상기 반도체층의 각 변과 이루는 각이 45도이며, 상기 제1 반도체층 상면 영역과 상기 제2 반도체층 상면 영역의 경계선인 상면 경계선의 길이는, 상기 반도체층의 장변의 길이보다 길고, 상기 상면 경계선은, 상기 장변이 신장되는 장변 방향, 및, 상기 반도체층의 단변이 신장되는 단변 방향에 있어서 단조(單調)로 변화한다.
본 개시의 일 양태에 따른 반도체 장치는, 페이스 다운 실장이 가능한 칩 사이즈 패키지형 반도체 장치로서, 반도체층과, 상기 반도체층의 이면에 접촉하여 형성된 금속층과, 상기 반도체층의 내부의 제1 반도체층 내 영역에 형성된 제1 종형 MOS 트랜지스터와, 상기 내부의, 상기 반도체층을 평면에서 봤을 때 상기 제1 반도체층 내 영역에 인접한 제2 반도체층 내 영역에 형성된 제2 종형 MOS 트랜지스터와, 상기 반도체층의 상면의 제1 반도체층 상면 영역에 형성된, 상기 제1 종형 MOS 트랜지스터의 소스 전극에 접속된 1 이상의 제1 소스 패드, 및, 상기 제1 종형 MOS 트랜지스터의 게이트 전극에 접속된 제1 게이트 패드와, 상기 상면의, 상기 반도체층을 평면에서 봤을 때 상기 제1 반도체층 상면 영역에 인접한 제2 반도체층 상면 영역에 형성된, 상기 제2 종형 MOS 트랜지스터의 소스 전극에 접속된 1 이상의 제2 소스 패드, 및, 상기 제2 종형 MOS 트랜지스터의 게이트 전극에 접속된 제2 게이트 패드를 구비하고, 상기 제1 반도체층 내 영역과 상기 제2 반도체층 내 영역은, 상기 반도체층을 평면에서 봤을 때, 상기 반도체층을 면적으로 이등분하는 한쪽과 다른 쪽이며, 상기 제1 반도체층 상면 영역과 상기 제2 반도체층 상면 영역은, 상기 반도체층을 평면에서 봤을 때, 상기 반도체층을 면적으로 이등분하는 한쪽과 다른 쪽이며, 상기 반도체층은, 반도체 기판을 갖고, 상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터 및 상기 제2 종형 MOS 트랜지스터의 공통 드레인 영역으로서 기능하고, 상기 반도체층은, 상기 반도체층을 평면에서 봤을 때 직사각형이며, 상기 반도체층을 평면에서 봤을 때, 상기 제1 반도체층 내 영역과 상기 제2 반도체층 내 영역의 경계선인 내부 경계선은, 상기 반도체층의 장변이 신장되는 장변 방향, 및, 상기 반도체층의 단변이 신장되는 단변 방향에 있어서 단조로 변화하고, 상기 내부 경계선의 한쪽의 제1 종단, 및, 상기 내부 경계선의 다른 쪽의 제2 종단을 잇는 가상 직선과, 상기 반도체층의 변 중, 상기 제1 종단 또는 상기 제2 종단을 갖지 않는 변이 이루는 각은 16도 이상이다.
본 개시의 일 양태에 따른 반도체 모듈은, 상기의 제1 반도체 장치와, 상기 제1 반도체 장치가 페이스 다운 실장된 실장 기판을 구비하고, 상기 실장 기판은, 상기 제1 반도체 장치의 상기 제1 게이트 패드에 전기적으로 접속되는 제1 도체를 통과시키는 제1 비아와, 상기 제1 반도체 장치의 상기 제2 게이트 패드에 전기적으로 접속되는 제2 도체를 통과시키는 제2 비아를 갖는다.
본 개시의 일 양태에 따른 반도체 모듈은, 상기의 제1 반도체 장치와, 상기의 제2 반도체 장치와, 상기 제1 반도체 장치와 상기 제2 반도체 장치가, 제1 표면에 페이스 다운 실장된 실장 기판을 구비하고, 상기 실장 기판을 평면에서 봤을 때, 상기 실장 기판은, 적어도 상기 반도체 장치를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이며, 상기 제2 반도체 장치는, 상기 제1 반도체 장치에 대해, 상기 길이 방향이 신장되는 방향으로 평행 이동한 위치에, 상기 제1 반도체 장치와 같은 방향으로, 상기 제1 표면에 페이스 다운 실장되고, 상기 실장 기판은, 상기 실장 기판의 제1 표면에, 상기 길이 방향이 신장되는 방향으로 순서대로 늘어서는, 상기 제1 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하는 제1 금속 배선과, 상기 제1 반도체 장치의 상기 1 이상의 제2 소스 패드 전부, 및, 상기 제2 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하는 제2 금속 배선과, 상기 제2 반도체 장치의 상기 1 이상의 제2 소스 패드 전부와 접합하는 제3 금속 배선을 갖는다.
본 개시의 일 양태에 따른 반도체 모듈은, 상기의 제1 반도체 장치와, 상기의 제2 반도체 장치와, 상기 제1 반도체 장치와 상기 제2 반도체 장치가, 제1 표면에 페이스 다운 실장된 실장 기판을 구비하고, 상기 실장 기판을 평면에서 봤을 때, 상기 제2 반도체 장치는, 상기 제1 반도체 장치에 대해, 상기 가상 직선이 신장되는 방향으로 대략 평행 이동한 위치에, 상기 제1 반도체 장치와 같은 방향으로, 상기 제1 표면에 페이스 다운 실장되고, 상기 실장 기판은, 적어도 상기 반도체 장치를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이며, 상기 실장 기판의 제1 표면에, 상기 길이 방향이 신장되는 방향으로 늘어서는, 상기 제1 반도체 장치의 상기 1 이상의 제1 소스 패드 전부, 및, 상기 제2 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하는 제1 금속 배선과, 상기 제1 반도체 장치의 상기 1 이상의 제2 소스 패드 전부, 및, 상기 제2 반도체 장치의 상기 1 이상의 제2 소스 패드 전부와 접합하는 제2 금속 배선을 갖는다.
본 개시의 일 양태에 따른 반도체 장치에 의하면, 실장되는 실장 기판에 있어서의 전류 경로에 효율적으로 전류를 흐르게 할 수 있는 특징을 갖는 반도체 장치를 제공할 수 있다. 또, 본 개시의 일 양태에 따른 반도체 모듈에 의하면, 실장 기판에 있어서의 전류 경로에 효율적으로 전류를 흐르게 할 수 있는 특징을 갖는 반도체 모듈을 제공할 수 있다.
도 1은, 실시 형태 1에 따른 반도체 장치의 구조의 일례를 나타내는 단면도이다.
도 2는, 실시 형태 1에 따른 반도체 장치의 구조의 일례를 나타내는 평면도이다.
도 3은, 실시 형태 1에 따른 반도체 장치의 구조의 일례를 나타내는 평면도이다.
도 4는, 실시 형태 1에 따른 반도체 장치의 구조의 일례를 나타내는 평면도이다.
도 5는, 실시 형태 1에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 6은, 실시 형태 1에 따른 실장 기판의 표면에, 실시 형태 1에 따른 반도체 장치가 페이스 다운 실장되는 모습을 나타내는 모식도이다.
도 7은, 실시 형태 1에 따른 제1 비아 및 제2 비아의 배치 위치의 베리에이션의 일례를 나타내는 평면도이다.
도 8은, 실시 형태 1에 따른 반도체 장치와 비교예에 따른 반도체 장치를 비교한 비교 결과를 나타내는 일람도이다.
도 9는, 실시 형태 1에 따른 반도체 장치와 비교예에 따른 반도체 장치를 비교한 비교 결과를 나타내는 일람도이다.
도 10a는, 실시 형태 1에 따른 제1 소스 패드와 제2 소스 패드의 다른 배치예를 예시하는 평면도이다.
도 10b는, 실시 형태 1에 따른 제1 소스 패드와 제2 소스 패드의 다른 배치예를 예시하는 평면도이다.
도 10c는, 실시 형태 1에 따른 제1 소스 패드와 제2 소스 패드의 다른 배치예를 예시하는 평면도이다.
도 10d는, 실시 형태 1에 따른 제1 소스 패드와 제2 소스 패드의 다른 배치예를 예시하는 평면도이다.
도 11은, 실시 형태 1에 따른 실장 기판의 표면에, 실시 형태 1에 따른 반도체 장치가 페이스 다운 실장되는 모습을 나타내는 모식도이다.
도 12는, 실시 형태 2에 따른 반도체 장치의 구조의 일례를 나타내는 평면도이다.
도 13은, 실시 형태 2에 따른 반도체 장치의 구조의 일례를 나타내는 평면도이다.
도 14는, 실시 형태 2에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 15는, 실시 형태 2에 따른 실장 기판의 표면에, 실시 형태 2에 따른 반도체 장치가 페이스 다운 실장되는 모습을 나타내는 모식도이다.
도 16은, 실시 형태 2에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 17은, 실시 형태 2에 따른 실장 기판의 표면에, 실시 형태 2에 따른 반도체 장치가 페이스 다운 실장되는 모습을 나타내는 모식도이다.
도 18은, 실시 형태 2에 따른 정합도와 종래 대비 정합도 개선율의 관계를 나타내는 그래프이다.
도 19a는, 실시 형태 2에 따른 제1 소스 패드와 제2 소스 패드의 다른 배치예를 예시하는 평면도이다.
도 19b는, 실시 형태 2에 따른 제1 소스 패드와 제2 소스 패드의 다른 배치예를 예시하는 평면도이다.
도 20은, 실시 형태 3에 따른 반도체 장치의 구조의 일례를 나타내는 평면도이다.
도 21은, 실시 형태 3에 따른 반도체 장치의 구조의 일례를 나타내는 평면도이다.
도 22는, 실시 형태 3에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 23a는, 실시 형태 3에 따른 제1 소스 패드와 제2 소스 패드의 다른 배치예를 예시하는 평면도이다.
도 23b는, 실시 형태 3에 따른 제1 소스 패드와 제2 소스 패드의 다른 배치예를 예시하는 평면도이다.
도 23c는, 실시 형태 3에 따른 제1 소스 패드와 제2 소스 패드의 다른 배치예를 예시하는 평면도이다.
도 23d는, 실시 형태 3에 따른 제1 소스 패드와 제2 소스 패드의 다른 배치예를 예시하는 평면도이다.
도 23e는, 실시 형태 3에 따른 제1 소스 패드와 제2 소스 패드의 다른 배치예를 예시하는 평면도이다.
도 24는, 실시 형태 4에 따른 반도체 장치의 구조의 일례를 나타내는 평면도이다.
도 25는, 실시 형태 4에 따른 반도체 장치의 구조의 일례를 나타내는 평면도이다.
도 26은, 실시 형태 4에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 27은, 실시 형태 4에 따른 반도체 장치의 평면도이다.
도 28은, 비율 Z/X와 각 θ2 및 각 θ3의 관계를 나타내는 그래프이다.
도 29a는, 실시 형태 4에 따른 제1 소스 패드와 제2 소스 패드의 다른 배치예를 예시하는 평면도이다.
도 29b는, 실시 형태 4에 따른 제1 소스 패드와 제2 소스 패드의 다른 배치예를 예시하는 평면도이다.
도 30a는, 실시 형태 5에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 30b는, 실시 형태 5에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 30c는, 실시 형태 5에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 30d는, 실시 형태 5에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 30e는, 실시 형태 5에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 31a는, 실시 형태 6에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 31b는, 실시 형태 6에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 31c는, 실시 형태 6에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 31d는, 실시 형태 6에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 31e는, 실시 형태 6에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 31f는, 실시 형태 6에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 32a는, 실시 형태 7에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 32b는, 실시 형태 7에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 33은, 실시 형태 8에 따른 반도체 장치의 구조의 일례를 나타내는 평면도이다.
도 34a는, 실시 형태 8에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 34b는, 실시 형태 8에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 35a는, 실시 형태 8에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 35b는, 실시 형태 8에 따른 반도체 모듈의 구조의 일례를 나타내는 평면도이다.
도 36은, 실시 형태 8에 따른 각 θ4와 금속층 저항 성분 비율의 관계를 나타내는 그래프이다.
도 37은, 실시 형태 8에 따른 각 θ4와 금속층 저항 성분 비율의 관계를 나타내는 그래프이다.
도 38은, 실시 형태 8에 따른 반도체 장치의 사이즈 및 반도체 장치간의 어긋남량과 각 θ의 관계를 나타내는 모식도이다.
도 39는, 발명자들이 바람직하다고 생각하는, 실시 형태 8에 따른 반도체 장치의 사이즈 및 반도체 장치간의 어긋남량과 각 θ의 관계의 일례를 나타내는 도면이다.
(본 개시의 일 양태를 얻기에 이른 경위)
최근, 예를 들면, 스마트 폰 등의 모바일 기기에 있어서, 충전 시간의 단시간화가 경쟁축에 있으며, 이차 전지에 대한 충전의 대전류화가 요망되고 있다.
발명자들은, 이차 전지에 대한 대전류 충전을 실현하기 위해서는, 대전류 충전 시에 흐르는 대전류의 전류 경로의 도통 상태와 비도통 상태를 전환하는 반도체 장치가, 그 전류 경로에 효율적으로, 즉 통전에 의한 발열을 가능한 한 억제할 수 있도록, 전류를 흐르게 할 수 있는 특징을 가질 필요가 있다는 지견을 얻었다.
발명자들은, 이 지견에 의거하여, 예의, 실험, 검토를 거듭했다. 그 결과, 발명자들은, 하기 본 개시에 따른 반도체 장치 등을 도출했다.
본 개시의 일 양태에 따른 반도체 장치는, 페이스 다운 실장이 가능한 칩 사이즈 패키지형 반도체 장치로서, 반도체층과, 상기 반도체층의 이면에 접촉하여 형성된 금속층과, 상기 반도체층의 내부의 제1 반도체층 내 영역에 형성된 제1 종형 MOS 트랜지스터와, 상기 내부의, 상기 반도체층을 평면에서 봤을 때 상기 제1 반도체층 내 영역에 인접한 제2 반도체층 내 영역에 형성된 제2 종형 MOS 트랜지스터와, 상기 반도체층의 상면의 제1 반도체층 상면 영역에 형성된, 상기 제1 종형 MOS 트랜지스터의 소스 전극에 접속된 1 이상의 제1 소스 패드, 및, 상기 제1 종형 MOS 트랜지스터의 게이트 전극에 접속된 제1 게이트 패드와, 상기 상면의, 상기 반도체층을 평면에서 봤을 때 상기 제1 반도체층 상면 영역에 인접한 제2 반도체층 상면 영역에 형성된, 상기 제2 종형 MOS 트랜지스터의 소스 전극에 접속된 1 이상의 제2 소스 패드, 및, 상기 제2 종형 MOS 트랜지스터의 게이트 전극에 접속된 제2 게이트 패드를 구비하고, 상기 제1 반도체층 내 영역과 상기 제2 반도체층 내 영역은, 상기 반도체층을 평면에서 봤을 때, 상기 반도체층을 면적으로 이등분하는 한쪽과 다른 쪽이며, 상기 제1 반도체층 상면 영역과 상기 제2 반도체층 상면 영역은, 상기 반도체층을 평면에서 봤을 때, 상기 반도체층을 면적으로 이등분하는 한쪽과 다른 쪽이며, 상기 반도체층은, 반도체 기판을 갖고, 상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터 및 상기 제2 종형 MOS 트랜지스터의 공통 드레인 영역으로서 기능하고, 상기 반도체층은, 상기 반도체층을 평면에서 봤을 때 직사각형이며, 상기 반도체층을 평면에서 봤을 때, 상기 제1 게이트 패드의 중심과 상기 제2 게이트 패드의 중심을 잇는 제1 가상 직선은, 상기 반도체층의 중심을 통과하고, 상기 반도체층의 각 변이 이루는 각이 45도이며, 상기 제1 반도체층 상면 영역과 상기 제2 반도체층 상면 영역의 경계선인 상면 경계선의 길이는, 상기 반도체층의 장변의 길이보다 길고, 상기 상면 경계선은, 상기 장변이 신장되는 장변 방향, 및, 상기 반도체층의 단변이 신장되는 단변 방향에 있어서 단조로 변화한다.
상기 구성의 반도체 장치에 의하면, 실장 기판의 표면과 이면에, 상기 구성의 2개의 동형(同型) 반도체 장치 각각을 페이스 다운 실장하여 동시에 온 오프를 구동하는 사용법을 행하는 경우, 실장 기판을 평면에서 봤을 때, 2개의 반도체 장치의 중심이 겹쳐지며, 또한, 한쪽의 반도체 장치에 대한 다른 쪽 반도체 장치의 방향을, 반도체 장치의 중심을 통과하는, 실장 기판의 평면에 수직인 회전축을 중심으로 90도 회전시킨 방향으로 실장함으로써, 한쪽의 반도체 장치의 제1 게이트 패드의 위치와 다른 쪽 반도체 장치의 제1 게이트 패드의 위치를 정렬하는 것, 및, 한쪽의 반도체 장치의 제2 게이트 패드의 위치와 다른 쪽 반도체 장치의 제2 게이트 패드의 위치를 정렬할 수 있다.
이로 인해, 이들 2개의 동형 반도체 장치를 표면과 이면 각각에 실장하는 실장 기판에 있어서, 한쪽의 반도체 장치의 제1 게이트 패드와 다른 쪽 반도체 장치의 제1 게이트 패드 쌍방의 전위를 제어하는 배선, 및, 한쪽의 반도체 장치의 제2 게이트 패드와 다른 쪽 반도체 장치의 제2 게이트 패드 쌍방의 전위를 제어하는 배선을, 각각 공통화할 수 있어, 종래에는 개별적으로 설치하지 않으면 안되었던 배선(비아) 수를 삭감할 수 있다. 또한, 공통화한 각각의 배선(비아)을, 주전류의 흐름을 방해하지 않도록, 실장 기판의 단부로 인출할 수 있다.
이 때문에, 실장 기판에 있어서 주전류가 흐르는 전류 경로를 넓게 확보할 수 있어, 도통 저항이 저감되도록 설계하는 것이 가능해진다.
이와 같이, 상기 구성의 반도체 장치에 의하면, 실장 기판의 복잡해지기 쉬운 배선을 간소화하여 기판 설계의 용이함을 높일 수 있고, 실장되는 실장 기판에 있어서의 전류 경로에 효율적으로 전류를 흐르게 할 수 있는 특징을 갖는 반도체 장치를 제공할 수 있다.
또, 상기 반도체층은, 상기 반도체층을 평면에서 봤을 때 정방형인 것으로 해도 된다.
또, 상기 제1 게이트 패드는, 상기 반도체층을 평면에서 봤을 때, 상기 제1 게이트 패드와, 상기 반도체층의 4개의 변 중 가장 근접하는 제1 변 및 제2 변 사이에, 상기 1 이상의 제1 소스 패드가 일부라도 끼워지지 않도록 배치되고, 상기 제2 게이트 패드는, 상기 반도체층을 평면에서 봤을 때, 상기 제2 게이트 패드와, 상기 반도체층의 4개의 변 중 가장 근접하는 제3 변 및 제4 변 사이에, 상기 1 이상의 제2 소스 패드가 일부라도 끼워지지 않도록 배치되는 것으로 해도 된다.
또, 상기 상면 경계선과 상기 제1 변 또는 상기 제2 변의 교점을 제1 교점으로 하고, 상기 상면 경계선과 상기 제3 변 또는 상기 제4 변의 교점을 제2 교점으로 하는 경우에 있어서, 상기 제1 교점과 상기 제2 교점을 잇는 제2 가상 직선과 상기 제1 가상 직선이, 상기 반도체층을 평면에서 봤을 때 이루는 각은, 45도보다 크고 90도 이하인 것으로 해도 된다.
또, 상기 각은, 60도 이상 90도 이하인 것으로 해도 된다.
또, 상기 상면 경계선과 상기 제1 변 또는 상기 제2 변의 교점을 제1 교점으로 하고, 상기 상면 경계선과 상기 제3 변 또는 상기 제4 변의 교점을 제2 교점으로 하는 경우에 있어서, 상기 제1 교점과 상기 제2 교점을 잇는 제2 가상 직선과 상기 제1 가상 직선이, 상기 반도체층을 평면에서 봤을 때 이루는 각은, 0도 이상 45도 미만인 것으로 해도 된다.
또, 상기 각은, 0도 이상 22도 미만인 것으로 해도 된다.
또, 상기 반도체층을 평면에서 봤을 때, 상기 반도체층의 4개의 변 중, 상기 제1 게이트 패드와 가장 근접하는 변이며, 또한, 상기 상면 경계선과의 교점을 갖는 변을 제1 변으로 하고, 상기 제1 게이트 패드와 가장 근접하는 변이며, 또한, 상기 상면 경계선과의 교점을 갖지 않는 변을 제2 변으로 하며, 상기 제2 게이트 패드와 가장 근접하는 변이며, 또한, 상기 상면 경계선과의 교점을 갖는 변을 제3 변으로 하고, 상기 제2 게이트 패드와 가장 근접하는 변이며, 또한, 상기 상면 경계선과의 교점을 갖지 않는 변을 제4 변으로 하며, 상기 제1 변과 상기 제4 변이 이루는 꼭짓점을 제1 꼭짓점으로 하고, 상기 제2 변과 상기 제3 변이 이루는 꼭짓점을 제2 꼭짓점으로 하며, 상기 상면 경계선과 상기 제1 변의 교점을 제1 교점으로 하고, 상기 상면 경계선과 상기 제3 변의 교점을 제2 교점으로 하는 경우에, 상기 제1 꼭짓점과 상기 제1 교점의 거리는, 상기 반도체층의 변의 길이의 1/N(N은, 3 이상의 정수) 이상이며, 또한, 상기 제2 게이트 패드의 최대 직경보다 길고, 상기 제2 꼭짓점과 상기 제2 교점의 거리는, 상기 반도체층의 변의 길이의 1/N 이상이며, 또한, 상기 제1 게이트 패드의 최대 직경보다 길고, 상기 상면 경계선은, 상기 제2 변에 평행한 N-1개의 선분과, 상기 제1 변에 평행한 N-2개의 선분이 교호로 접속되어 이루어지는 것으로 해도 된다.
또, N은, 3, 4, 또는, 5 중 어느 하나인 것으로 해도 된다.
또, 상기 1 이상의 제1 소스 패드는 복수이고, 상기 1 이상의 제1 소스 패드 각각은, 상기 반도체층을 평면에서 봤을 때, 상기 제1 변에 평행한 방향으로 길이 방향을 갖는 장방형 또는 타원형이며, 상기 제1 변에 평행하게 줄무늬형으로 형성되고, 상기 1 이상의 제2 소스 패드는 복수이고, 상기 1 이상의 제2 소스 패드 각각은, 상기 반도체층을 평면에서 봤을 때, 상기 제1 변에 평행한 방향으로 길이 방향을 갖는 장방형 또는 타원형이며, 상기 제1 변에 평행하게 줄무늬형으로 형성되는 것으로 해도 된다.
또, 상기 1 이상의 제1 소스 패드는 1개이며, 상기 제1 게이트 패드의 영역을 제외한 상기 제1 반도체층 상면 영역의 대략 전면(全面)에 배치되고, 상기 1 이상의 제2 소스 패드는 1개이며, 상기 제2 게이트 패드의 영역을 제외한 상기 제2 반도체층 상면 영역의 대략 전면에 배치되는 것으로 해도 된다.
또, 상기 1 이상의 제1 소스 패드는 복수이고, 상기 1 이상의 제1 소스 패드 각각은, 다른 제1 소스 패드와 대향하는 변 각각이, 상기 상면 경계선에 직교하거나 또는 평행하는 변이 되는 형상이며, 상기 1 이상의 제2 소스 패드는 복수이고, 상기 1 이상의 제2 소스 패드 각각은, 다른 제2 소스 패드와 대향하는 변 각각이, 상기 상면 경계선에 직교하거나 또는 평행하는 변이 되는 형상인 것으로 해도 된다.
본 개시의 일 양태에 따른 반도체 장치는, 페이스 다운 실장이 가능한 칩 사이즈 패키지형 반도체 장치로서, 반도체층과, 상기 반도체층의 이면에 접촉하여 형성된 금속층과, 상기 반도체층의 내부의 제1 반도체층 내 영역에 형성된 제1 종형 MOS 트랜지스터와, 상기 내부의, 상기 반도체층을 평면에서 봤을 때 상기 제1 반도체층 내 영역에 인접한 제2 반도체층 내 영역에 형성된 제2 종형 MOS 트랜지스터와, 상기 반도체층의 상면의 제1 반도체층 상면 영역에 형성된, 상기 제1 종형 MOS 트랜지스터의 소스 전극에 접속된 1 이상의 제1 소스 패드, 및, 상기 제1 종형 MOS 트랜지스터의 게이트 전극에 접속된 제1 게이트 패드와, 상기 상면의, 상기 반도체층을 평면에서 봤을 때 상기 제1 반도체층 상면 영역에 인접한 제2 반도체층 상면 영역에 형성된, 상기 제2 종형 MOS 트랜지스터의 소스 전극에 접속된 1 이상의 제2 소스 패드, 및, 상기 제2 종형 MOS 트랜지스터의 게이트 전극에 접속된 제2 게이트 패드를 구비하고, 상기 제1 반도체층 내 영역과 상기 제2 반도체층 내 영역은, 상기 반도체층을 평면에서 봤을 때, 상기 반도체층을 면적으로 이등분하는 한쪽과 다른 쪽이며, 상기 제1 반도체층 상면 영역과 상기 제2 반도체층 상면 영역은, 상기 반도체층을 평면에서 봤을 때, 상기 반도체층을 면적으로 이등분하는 한쪽과 다른 쪽이며, 상기 반도체층은, 반도체 기판을 갖고, 상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터 및 상기 제2 종형 MOS 트랜지스터의 공통 드레인 영역으로서 기능하고, 상기 반도체층은, 상기 반도체층을 평면에서 봤을 때 직사각형이며, 상기 반도체층을 평면에서 봤을 때, 상기 제1 반도체층 내 영역과 상기 제2 반도체층 내 영역의 경계선인 내부 경계선은, 상기 반도체층의 장변이 신장되는 장변 방향, 및, 상기 반도체층의 단변이 신장되는 단변 방향에 있어서 단조로 변화하고, 상기 내부 경계선의 한쪽의 제1 종단, 및, 상기 내부 경계선의 다른 쪽의 제2 종단을 잇는 가상 직선과, 상기 반도체층의 변 중, 상기 제1 종단 또는 상기 제2 종단을 갖지 않는 변이 이루는 각은 16도 이상이다.
상기 구성의 반도체 장치에 의하면, 반도체층을 평면에서 봤을 때, 내부 경계선의 길이는, 내부 경계선이 반도체층의 장변 방향에 직교 방향 또는 평행 방향으로 일직선으로 신장되는 구성으로 이루어지는 종래의 반도체 장치에 비해, 길어진다. 이 때문에, 제1 소스 패드에서 제2 소스 패드로, 또는, 제2 소스 패드에서 제1 소스 패드로 전류가 흐르는 경우에 있어서 금속층을 수평 방향으로 흐르는 전류의 통전 단면적이 커진다.
이로 인해, 제1 소스 패드에서 제2 소스 패드로, 또는, 제2 소스 패드에서 제1 소스 패드로 전류가 흐르는 경우에 있어서의, 반도체 장치의 저항값을, 종래보다 저감할 수 있다.
이와 같이, 상기 구성의 반도체 장치에 의하면, 실장되는 실장 기판에 있어서의 전류 경로에 효율적으로 전류를 흐르게 할 수 있는 특징을 갖는 반도체 장치를 제공할 수 있다.
또, 상기 반도체층을 평면에서 봤을 때, 상기 내부 경계선의 한쪽의 제1 종단은, 상기 반도체층의 한쪽의 제1 장변 상에 위치하고, 상기 내부 경계선의 다른 쪽의 제2 종단은, 상기 반도체층의 다른 쪽의 제2 장변 상에 위치하는 것으로 해도 된다.
또, 상기 각은, 26도 이상인 것으로 해도 된다.
또, 상기 반도체층을 평면에서 봤을 때, 상기 내부 경계선의 한쪽의 제1 종단은, 상기 반도체층의 한쪽의 제1 단변 상에 위치하고, 상기 내부 경계선의 다른 쪽의 제2 종단은, 상기 반도체층의 다른 쪽의 제2 단변 상에 위치하는 것으로 해도 된다.
또, 상기 각은, 26도 이상인 것으로 해도 된다.
또, 상기 반도체층을 평면에서 봤을 때, 상기 반도체층은 정방형이며, 상기 내부 경계선의 한쪽의 제1 종단과, 상기 제1 종단에 가장 근접하는 상기 반도체층의 꼭짓점인 제1 꼭짓점의 거리는, 상기 반도체층의 변의 길이의 1/N(N은, 3 이상의 정수) 이상이고, 상기 내부 경계선의 다른 쪽의 제2 종단과, 상기 제2 종단에 가장 근접하는 상기 반도체층의 꼭짓점인 제2 꼭짓점의 거리는, 상기 반도체층의 변의 길이의 1/N 이상이며, 상기 내부 경계선은, 상기 제1 종단이 위치하는 상기 반도체층의 변에 직교하는 N-1개의 선분과, 상기 제1 종단이 위치하는 상기 반도체층의 변에 평행한 N-2개의 선분이 교호로 접속되어 이루어지는 것으로 해도 된다.
또, 상기 반도체층을 평면에서 봤을 때, 상기 제1 반도체층 상면 영역과 상기 제2 반도체층 상면 영역의 경계선인 상면 경계선과 상기 내부 경계선이 일치하는 것으로 해도 된다.
본 개시의 일 양태에 따른 반도체 모듈은, 상기의 제1 반도체 장치와, 상기 제1 반도체 장치가 페이스 다운 실장된 실장 기판을 구비하고, 상기 실장 기판은, 상기 제1 반도체 장치의 상기 제1 게이트 패드에 전기적으로 접속되는 제1 도체를 통과시키는 제1 비아와, 상기 제1 반도체 장치의 상기 제2 게이트 패드에 전기적으로 접속되는 제2 도체를 통과시키는 제2 비아를 갖는다.
상기 구성의 반도체 모듈에 의하면, 실장 기판에 있어서의, 제1 게이트 패드의 전위를 제어하는 배선과, 제2 게이트 패드의 전위를 제어하는 배선을, 반도체 장치가 페이스 다운 실장된 면 이외의 영역에 배치할 수 있다. 특히, 당해 배선을 실장 기판의 단부에 가까이 붙여서 배치할 수 있다.
이 때문에, 실장 기판에 있어서 주전류가 흐르는 전류 경로를, 종래보다 넓게 확보할 수 있게 되고, 도통 저항이 저감되도록 설계하는 것이 가능해진다.
이와 같이, 상기 구성의 반도체 모듈에 의하면, 실장 기판에 있어서의 전류 경로에 효율적으로 전류를 흐르게 할 수 있는 특징을 갖는 반도체 모듈을 제공할 수 있다.
또, 상기 실장 기판을 평면에서 봤을 때, 상기 제1 비아의 중심과 상기 제2 비아의 중심은, 상기 제1 반도체 장치의 상기 제1 가상 직선상에 위치하는 것으로 해도 된다.
또, 상기 제1 반도체 장치는, 상기의 반도체 장치이며, 상기 실장 기판을 평면에서 봤을 때, 상기 제1 비아의 중심은, 상기 제1 반도체 장치의, (1) 상기 제1 가상 직선상, (2) 상기 제1 변이 신장되는 방향으로 상기 제2 변을 넘은, 상기 제1 반도체 장치의 외측, 또한, 상기 제2 변이 신장되는 방향에 있어서, 상기 제1 게이트 패드의 중심과 상기 제1 변 사이, 또는, (3) 상기 제2 변이 신장되는 방향으로 상기 제1 변을 넘은, 상기 제1 반도체 장치의 외측, 또한, 상기 제1 변이 신장되는 방향에 있어서, 상기 제1 게이트 패드의 중심과 상기 제2 변 사이 중 어느 하나에 위치하고, 상기 제2 비아의 중심은, 상기 제1 반도체 장치의, (1) 상기 제1 가상 직선상, (2) 상기 제3 변이 신장되는 방향으로 상기 제4 변을 넘은, 상기 제1 반도체 장치의 외측, 또한, 상기 제4 변이 신장되는 방향에 있어서, 상기 제2 게이트 패드의 중심과 상기 제3 변 사이, 또는, (3) 상기 제4 변이 신장되는 방향으로 상기 제3 변을 넘은, 상기 제1 반도체 장치의 외측, 또한, 상기 제3 변이 신장되는 방향에 있어서, 상기 제2 게이트 패드의 중심과 상기 제4 변 사이 중 어느 하나에 위치하는 것으로 해도 된다.
또, 상기 제1 반도체 장치는, 상기의 반도체 장치이며, 상기 실장 기판을 평면에서 봤을 때, 상기 실장 기판은, 적어도 상기 반도체 장치를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이며, 상기 실장 기판의 제1 표면에, 상기 길이 방향이 신장되는 방향으로 늘어서는, 상기 제1 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하는 제1 금속 배선과, 상기 제1 반도체 장치의 상기 1 이상의 제2 소스 패드 전부와 접합하는 제2 금속 배선을 갖고, 상기 제1 반도체 장치는, 상기 제2 가상 직선과 상기 길이 방향이 신장되는 방향이 이루는 각이, 15도 이상 75도 이하가 되는 방향으로, 상기 제1 표면에 실장되는 것으로 해도 된다.
또, 추가로 상기의 제2 반도체 장치를 구비하고, 상기 실장 기판을 평면에서 봤을 때, 상기 제1 반도체 장치는, 또한, 상기 제1 반도체 장치의 상기 제1 게이트 패드의 위치가, 상기 길이 방향이 신장되는 방향 중 제1 연신 방향 측에 위치하는 방향으로, 상기 제1 표면에 페이스 다운 실장되고, 상기 제2 반도체 장치는, 상기 제1 반도체 장치에 대해, 상기 길이 방향이 신장되는 방향 중, 상기 제1 연신 방향과 역방향인 제2 연신 방향으로 평행 이동한 위치에서, 상기 제1 반도체 장치의 상기 제2 가상 직선과, 상기 제2 반도체 장치의 상기 제2 가상 직선이 평행이 되는 방향이며, 또한, 상기 제2 반도체 장치의 상기 제1 게이트 패드의 위치가, 상기 제1 연신 방향 측에 위치하는 방향으로, 상기 제1 표면에 페이스 다운 실장되고 상기 실장 기판은, 또한, 상기 제1 표면에, 상기 제2 금속 배선에 대해 상기 제2 연신 방향으로 늘어서는, 상기 제2 반도체 장치의 상기 1 이상의 제2 소스 패드 전부와 접합하는 제3 금속 배선을 갖고, 상기 제2 금속 배선은, 또한, 상기 제2 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하는 것으로 해도 된다.
또, 추가로, 상기의 제2 반도체 장치를 구비하고, 상기 실장 기판을 평면에서 봤을 때, 상기 제1 반도체 장치는, 또한, 상기 제1 반도체 장치의 상기 제1 게이트 패드의 위치가, 상기 길이 방향이 신장되는 방향 중 제1 연신 방향 측에 위치하는 방향으로, 상기 제1 표면에 페이스 다운 실장되고, 상기 제2 반도체 장치는, 상기 제1 반도체 장치에 대해, 상기 길이 방향이 신장되는 방향과 직교하는 방향으로 평행 이동한 위치에서, 상기 제1 반도체 장치의 상기 제2 가상 직선과, 상기 제2 반도체 장치의 상기 제2 가상 직선이 직각이 되는 방향이며, 또한, 상기 제2 반도체 장치의 상기 제1 게이트 패드의 위치가, 상기 제1 연신 방향 측에 위치하는 방향으로, 상기 제1 표면에 페이스 다운 실장되고 상기 제1 금속 배선은, 또한, 상기 제2 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하고, 상기 제2 금속 배선은, 또한, 상기 제2 반도체 장치의 상기 1 이상의 제2 소스 패드 전부와 접합하며, 상기 제2 반도체 장치의 상기 제2 게이트 패드는, 상기 제2 도체에 전기적으로 접속되는 것으로 해도 된다.
또, 추가로, 상기의 제2 반도체 장치를 구비하고, 상기 실장 기판을 평면에서 봤을 때, 상기 제1 반도체 장치는, 또한, 상기 제1 반도체 장치의 상기 제1 게이트 패드의 위치가, 상기 길이 방향이 신장되는 방향 중 제1 연신 방향 측에 위치하는 방향으로, 상기 제1 표면에 페이스 다운 실장되고, 상기 제2 반도체 장치는, 상기 제1 반도체 장치에 대해, 상기 제1 반도체 장치의 상기 제2 가상 직선이 신장되는 방향으로 대략 평행 이동한 위치에서, 상기 제1 반도체 장치의 상기 제2 가상 직선과, 상기 제2 반도체 장치의 상기 제2 가상 직선이 일직선상 또는 평행이 되는 방향이며, 또한, 상기 제2 반도체 장치의 상기 제1 게이트 패드의 위치가, 상기 제1 연신 방향 측에 위치하는 방향으로, 상기 제1 표면에 페이스 다운 실장되고 상기 제1 금속 배선은, 또한, 상기 제2 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하고, 상기 제2 금속 배선은, 또한, 상기 제2 반도체 장치의 상기 1 이상의 제2 소스 패드 전부와 접합하는 것으로 해도 된다.
또, 추가로, 상기의 제2 반도체 장치를 구비하고, 상기 실장 기판을 평면에서 봤을 때, 상기 제1 반도체 장치는, 또한, 상기 제1 반도체 장치의 상기 제1 게이트 패드의 위치가, 상기 길이 방향이 신장되는 방향 중 제1 연신 방향 측에 위치하는 방향으로, 상기 제1 표면에 페이스 다운 실장되고, 상기 제2 반도체 장치는, 상기 실장 기판의, 상기 제1 표면에 대향하는 제2 표면에, 상기 반도체 기판을 평면에서 봤을 때, 상기 제1 반도체 장치의 상기 제1 반도체층 상면 영역과 상기 제2 반도체 장치의 상기 제1 반도체층 상면 영역이 50%를 상회하여 겹쳐지며, 또한, 상기 제1 반도체 장치의 상기 제2 반도체층 상면 영역과 상기 제2 반도체 장치의 상기 제2 반도체층 상면 영역이 50%를 상회하여 겹쳐지는 위치에, 상기 제2 반도체 장치의 상기 제1 게이트 패드의 위치가, 상기 제1 연신 방향 측에 위치하는 방향으로, 페이스 다운 실장되고, 상기 제2 반도체 장치의 상기 제1 게이트 패드는, 상기 제1 도체에 전기적으로 접속되며, 상기 제2 반도체 장치의 상기 제2 게이트 패드는, 상기 제2 도체에 전기적으로 접속되는 것으로 해도 된다.
또, 상기 제1 반도체 장치는, 상기의 반도체 장치이며, 상기 실장 기판을 평면에서 봤을 때, 상기 실장 기판은, 적어도 상기 반도체 장치를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이며, 상기 실장 기판의 제1 표면에, 상기 길이 방향이 신장되는 방향으로 늘어서는, 상기 제1 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하는 제1 금속 배선과, 상기 제1 반도체 장치의 상기 1 이상의 제2 소스 패드 전부와 접합하는 제2 금속 배선을 갖고, 상기 제1 반도체 장치는, 상기 제1 반도체 장치의 각 변과 상기 길이 방향이 신장되는 방향이 이루는 각이 45도가 되는 방향으로, 상기 실장 기판에 페이스 다운 실장되는 것으로 해도 된다.
또, 추가로, 상기의 제2 반도체 장치를 구비하고, 상기 실장 기판을 평면에서 봤을 때, 상기 제1 반도체 장치는, 또한, 상기 제1 반도체 장치의 상기 제1 게이트 패드의 위치가, 상기 길이 방향이 신장되는 방향 중 제1 연신 방향 측에 위치하는 방향으로, 상기 제1 표면에 페이스 다운 실장되고, 상기 제2 반도체 장치는, 상기 제1 반도체 장치에 대해, 상기 길이 방향이 신장되는 방향과 직교하는 방향으로 평행 이동한 위치에서, 상기 제1 반도체 장치의 상기 제2 가상 직선과, 상기 제2 반도체 장치의 상기 제2 가상 직선이 평행이 되는 방향으로, 상기 제1 표면에 페이스 다운 실장되고, 상기 제1 금속 배선은, 또한, 상기 제2 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하고, 상기 제2 금속 배선은, 또한, 상기 제2 반도체 장치의 상기 1 이상의 제2 소스 패드 전부와 접합하며, 상기 반도체 기판은, 또한, 상기 제2 반도체 장치의 상기 제1 게이트 패드에 전기적으로 접속되는 제3 도체를 통과시키는 제3 비아와, 상기 제2 반도체 장치의 상기 제2 게이트 패드에 전기적으로 접속되는 제4 도체를 통과시키는 제4 비아를 갖고, 상기 제1 비아와 상기 제2 비아와 상기 제3 비아와 상기 제4 비아는, 상기 실장 기판의 상기 길이 방향이 신장되는 방향에 있어서, 상기 제1 금속 배선과 상기 제2 금속 배선 사이에 위치하는 것으로 해도 된다.
본 개시의 일 양태에 따른 반도체 모듈은, 상기의 제1 반도체 장치와, 상기의 제2 반도체 장치와, 상기 제1 반도체 장치와 상기 제2 반도체 장치가, 제1 표면에 페이스 다운 실장된 실장 기판을 구비하고, 상기 실장 기판을 평면에서 봤을 때, 상기 실장 기판은, 적어도 상기 반도체 장치를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이며, 상기 제2 반도체 장치는, 상기 제1 반도체 장치에 대해, 상기 길이 방향이 신장되는 방향으로 평행 이동한 위치에, 상기 제1 반도체 장치와 같은 방향으로, 상기 제1 표면에 페이스 다운 실장되고, 상기 실장 기판은, 상기 실장 기판의 제1 표면에, 상기 길이 방향이 신장되는 방향으로 순서대로 늘어서는, 상기 제1 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하는 제1 금속 배선과, 상기 제1 반도체 장치의 상기 1 이상의 제2 소스 패드 전부, 및, 상기 제2 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하는 제2 금속 배선과, 상기 제2 반도체 장치의 상기 1 이상의 제2 소스 패드 전부와 접합하는 제3 금속 배선을 갖는다.
상기 구성의 반도체 모듈에 의하면, 제1 금속 배선으로부터 제2 금속 배선을 지나 제3 금속 배선으로 흐르는 전류의 전류 경로를 직선형으로 할 수 있다.
이 때문에, 실장 기판에 있어서 주전류가 흐르는 전류 경로를, 도통 저항이 저감되도록 설계하는 것이 가능해진다.
이와 같이, 상기 구성의 반도체 모듈에 의하면, 실장 기판에 있어서의 전류 경로에 효율적으로 전류를 흐르게 할 수 있는 특징을 갖는 반도체 모듈을 제공할 수 있다.
본 개시의 일 양태에 따른 반도체 모듈은, 상기의 제1 반도체 장치와, 상기의 제2 반도체 장치와, 상기 제1 반도체 장치와 상기 제2 반도체 장치가, 제1 표면에 페이스 다운 실장된 실장 기판을 구비하고, 상기 실장 기판을 평면에서 봤을 때, 상기 제2 반도체 장치는, 상기 제1 반도체 장치에 대해, 상기 가상 직선이 신장되는 방향으로 대략 평행 이동한 위치에, 상기 제1 반도체 장치와 같은 방향으로, 상기 제1 표면에 페이스 다운 실장되고, 상기 실장 기판은, 적어도 상기 반도체 장치를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이며, 상기 실장 기판의 제1 표면에, 상기 길이 방향이 신장되는 방향으로 늘어서는, 상기 제1 반도체 장치의 상기 1 이상의 제1 소스 패드 전부, 및, 상기 제2 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하는 제1 금속 배선과, 상기 제1 반도체 장치의 상기 1 이상의 제2 소스 패드 전부, 및, 상기 제2 반도체 장치의 상기 1 이상의 제2 소스 패드 전부와 접합하는 제2 금속 배선을 갖는다.
상기 구성의 반도체 모듈에 의하면, 제1 반도체 장치와 제2 반도체 장치는, 제1 반도체 장치의 각 변, 및, 제2 반도체 장치의 각 변에 대해, 기울어진 위치 관계로 배치된다.
이로 인해, 제1 반도체 장치의 발열에 의한 제2 반도체 장치에 대한 영향, 및, 제2 반도체 장치의 발열에 의한 제1 반도체 장치에 대한 영향을 저감할 수 있다.
이 때문에, 도통 전류에 의한 발열이 효과적으로 방열된다.
이와 같이, 상기 구성의 반도체 모듈에 의하면, 실장 기판에 있어서의 전류 경로에 효율적으로 전류를 흐르게 할 수 있는 특징을 갖는 반도체 모듈을 제공할 수 있다.
이하, 본 개시의 일 양태에 따른 반도체 장치의 구체예에 대해서, 도면을 참조하면서 설명한다. 여기서 나타내는 실시 형태는, 모두 본 개시의 일 구체예를 나타내는 것이다. 따라서, 이하의 실시 형태에서 나타나는 수치, 형상, 구성 요소, 구성 요소의 배치 및 접속 형태, 그리고, 단계(공정) 및 단계의 순서 등은, 일례이며 본 개시를 한정하는 취지는 아니다. 또, 각 도면은, 모식도이며, 반드시 엄밀하게 도시된 것은 아니다. 각 도면에 있어서, 실질적으로 동일한 구성에 대해서는 동일한 부호를 붙이고 있으며, 중복되는 설명은 생략 또는 간략화한다.
(실시 형태 1)
[1-1. 반도체 장치의 구조]
이하, 실시 형태 1에 따른 반도체 장치의 구조에 대해서 설명한다. 실시 형태 1에 따른 반도체 장치는, 2개의 종형 MOS(Metal Oxide Semiconductor) 트랜지스터가 형성된, 페이스 다운 실장이 가능한 칩 사이즈 패키지(Chip Size Package：CSP) 형 반도체 디바이스이다. 상기 2개의 종형 MOS 트랜지스터는, 파워 트랜지스터이며, 이른바, 트렌치형 MOSFET(Field Effect Transistor)이다.
도 1은, 실시 형태 1에 따른 반도체 장치(1)의 구조의 일례를 나타내는 단면도이다. 도 2는, 반도체 장치(1)의 구조의 일례를 나타내는 평면도이다. 도 1은, 도 2, 도 3, 도 4의 I-I에 있어서의 절단면을 나타낸다. 도 3은, 반도체 장치(1)의 구조의 일례를 나타내는 평면도로서, 반도체 장치(1)의 상면으로부터, 후술하는 부분(13)과 후술하는 부분(23)보다 상면 측의 구조물이 가상적으로 제거되어, 부분(13)과 부분(23)이 가상적으로 드러난 상태에 있어서의 평면도이다. 도 4는, 반도체 장치(1)의 구조의 일례를 나타내는 평면도로서, 반도체 장치(1)의 상면으로부터, 후술하는 부분(17)과 후술하는 부분(68)과 후술하는 부분(27)과 후술하는 부분(78)보다 상면 측의 구조물이 제거되어, 부분(17)과 부분(68)과 부분(27)과 부분(78)이 가상적으로 드러난 상태에 있어서의 평면도이다.
도 1 및 도 4에 나타내는 바와 같이, 반도체 장치(1)는, 반도체층(40)과, 금속층(30)과, 보호층(35)과, 반도체층(40) 내의 제1 반도체층 내 영역(A1)에 형성된 제1 종형 MOS 트랜지스터(10)(이하, 「트랜지스터(10)」라고도 칭한다.)와, 반도체층(40) 내의 제2 반도체층 내 영역(A2)에 형성된 제2 종형 MOS 트랜지스터(20)(이하, 「트랜지스터(20)」라고도 칭한다.)를 구비한다.
여기서, 도 4에 나타내는 바와 같이, 제1 반도체층 내 영역(A1)과 제2 반도체층 내 영역(A2)은, 반도체층(40)을 평면에서 봤을 때 서로 인접하고, 반도체층(40)을 면적으로 이등분하는 한쪽과 다른 쪽이다. 본 명세서에서는, 반도체층 내 영역에 있어서, 제1 종형 MOS 트랜지스터(10)를 구성하는 것이 구비되는 범위를 제1 반도체층 내 영역(A1)으로 하고, 제2 종형 MOS 트랜지스터(20)를 구성하는 것이 구비되는 범위를 제2 반도체층 내 영역(A2)으로 한다.
도 1~도 4에 나타내는 바와 같이, 반도체층(40)을 평면에서 봤을 때, 반도체 장치(1) 및 반도체층(40)은, 직사각형이다.
이하, 반도체층(40)을 평면에서 봤을 때, 반도체 장치(1) 및 반도체층(40)은, 정방형인 것으로 하여 설명한다. 그러나, 후술하는 바와 같이, 반도체 장치(1) 및 반도체층(40)은, 직사각형이면 되고, 반드시 정방형인 구성으로 한정될 필요는 없다.
이하, 반도체층(40)을 평면에서 봤을 때, 제1 반도체층 내 영역(A1)과 제2 반도체층 내 영역(A2)의 경계선인 내부 경계선(400)은, 반도체층(40)의 제1 변(201)의 중점과, 제1 변(201)에 대향하는, 반도체층(40)의 제3 변(203)의 중점을 잇는 선분인 것으로 하여 설명한다. 즉, 제1 반도체층 내 영역(A1)과 제2 반도체층 내 영역(A2)은, 제1 변(201)의 중점과 제3 변(203)의 중점을 잇는 직선에 의해, 반도체층(40)을 면적으로 이등분하는 한쪽과 다른 쪽인 것으로 하여 설명한다. 그러나, 제1 반도체층 내 영역(A1)과 제2 반도체층 내 영역(A2)은, 반도체층(40)을 평면에서 봤을 때 서로 인접하고, 반도체층(40)을 면적으로 이등분하는 한쪽과 다른 쪽이면 되고, 반드시, 제1 변(201)의 중점과 제3 변(203)의 중점을 잇는 직선에 의해, 반도체층(40)을 면적으로 이등분하는 한쪽과 다른 쪽인 구성으로 한정될 필요는 없다. 내부 경계선(400)은, 후술하는 상면 경계선(600)과, 반도체층(40)을 평면에서 봤을 때 일치하고 있어도 된다.
반도체층(40)은, 반도체 기판(32)과 저농도 불순물층(33)과 산화막(34)이 적층되어 구성된다.
반도체 기판(32)은, 반도체층(40)의 하면 측에 배치되며, 제1 도전형 불순물을 포함하는 실리콘으로 이루어진다.
저농도 불순물층(33)은, 반도체층(40)의 상면 측에 배치되며, 반도체 기판(32)에 접촉하여 형성되고, 반도체 기판(32)의 제1 도전형 불순물의 농도보다 낮은 농도의 제1 도전형 불순물을 포함한다. 저농도 불순물층(33)은, 예를 들면, 에피택셜 성장에 의해 반도체 기판(32) 상에 형성되어도 된다.
산화막(34)은, 반도체층(40)의 상면에 배치되며, 저농도 불순물층(33)에 접촉하여 형성된다.
절연막(36)은, 후술하는 제1 소스 전극(11)의 부분(17)과 후술하는 제2 소스 전극(21)의 부분(23)을 절연하는, 및, 제2 소스 전극(21)의 부분(27)과 제1 소스 전극(11)의 부분(13)을 절연하는 절연막으로서, 반도체층(40)을 평면에서 봤을 때, 제1 소스 전극(11)의 부분(17)과 제2 소스 전극(21)의 부분(23)에 겹쳐짐이 발생하고 있는 영역 전면과, 제2 소스 전극(21)의 부분(27)과 제1 소스 전극(11)의 부분(13)에 겹쳐짐이 발생하고 있는 영역 전면에, 부분(17)과 부분(23) 사이에 끼워져, 및, 부분(27)과 부분(13) 사이에 끼워져 형성된다. 또한, 도 1에 나타내는 단면도는, 반도체층(40)을 평면에서 봤을 때, 부분(17)과 부분(23)이 겹쳐지지 않은 장소의 단면도로 되어 있기 때문에, 절연막(36)이, 부분(17)과 부분(23) 사이에 끼워져 있는 상태, 및, 부분(27)과 부분(13) 사이에 끼워져 있는 상태는 도시되어 있지 않다.
보호층(35)은, 반도체층(40)의 상면에 형성되며, 반도체층(40)의 상면의 적어도 일부를 피복한다.
금속층(30)은, 반도체 기판(32)의 하면에 접촉하여 형성되고, 은, 구리, 니켈, 또는, 이들의 합금으로 이루어진다. 또한, 금속층(30)에는, 금속 재료의 제조 공정에 있어서 불순물로서 혼입되는 금속 이외의 원소가 미량으로 포함되어 있어도 된다. 금속층(30)은, 예를 들면, 반도체 기판(32)의 하면 전면에 접촉되어 형성되어도 된다.
또, 도 1 및 도 2에 나타내는 바와 같이, 반도체 장치(1)는, 반도체층(40)의 상면의 제1 반도체층 상면 영역(S1)에, 페이스 다운 실장 시에 실장 기판에 접합재를 개재하여 접합되는, 1 이상(여기에서는 7개)의 제1 소스 패드(111)(여기에서는, 제1 소스 패드(111a, 111b, 111c, 111d, 111e, 111f, 및, 111g)), 및, 제1 게이트 패드(119)를 갖는다. 또, 반도체 장치(1)는, 반도체층(40)의 상면의 제2 반도체층 상면 영역(S2)에, 페이스 다운 실장 시에 실장 기판에 접합재를 개재하여 접합되는, 1 이상(여기에서는 7개)의 제2 소스 패드(121)(여기에서는, 제2 소스 패드(121a, 121b, 121c, 121d, 121e, 121f, 및, 121g)), 및, 제2 게이트 패드(129)를 갖는다.
제1 소스 패드(111) 각각, 및, 제2 소스 패드(121) 각각은, 반도체층(40)을 평면에서 봤을 때, 장방형, 타원형, 또는, 둥근 원형이다. 제1 게이트 패드(119) 및 제2 게이트 패드(129)는, 반도체층(40)을 평면에서 봤을 때, 둥근 원형이다. 또한, 본 명세서에 있어서, 장방형, 타원형의 단부 형상은, 각형(장방형에 대응), 반원형(타원형에 대응)으로 한정되지 않고, 다각형이어도 된다.
여기서, 도 2에 나타내는 바와 같이, 제1 반도체층 상면 영역(S1)과 제2 반도체층 상면 영역(S2)은, 반도체층(40)을 평면에서 봤을 때 서로 인접하고, 반도체층(40)을 면적으로 이등분하는 한쪽과 다른 쪽이다. 본 명세서에서는, 상면 영역에 있어서, 제1 종형 MOS 트랜지스터(10)를 구성하는 것이 구비되는 범위를 제1 반도체층 상면 영역(S1)으로 하고, 제2 종형 MOS 트랜지스터(20)를 구성하는 것이 구비되는 범위를 제2 반도체층 상면 영역(S2)으로 한다.
도 2에 나타내는 바와 같이, 반도체층(40)을 평면에서 봤을 때, 제1 반도체층 상면 영역(S1)과 제2 반도체층 상면 영역(S2)의 경계선인 상면 경계선(600)은, 반도체층(40)의 제1 변(201)과 반도체층(40)의 제4 변(204)이 이루는 제1 꼭짓점(501)과, 반도체층(40)의 제2 변(202)과 반도체층(40)의 제3 변(203)이 이루는 제2 꼭짓점(502)을 잇는 선분이다. 즉, 반도체층(40)을 평면에서 봤을 때, 제1 반도체층 상면 영역(S1)과 제2 반도체층 상면 영역(S2)은, 제1 꼭짓점(501)과 제2 꼭짓점(502)을 잇는 선분에 의해, 반도체층(40)을 면적으로 이등분하는 한쪽과 다른 쪽이다. 내부 경계선(400)과 상면 경계선(600)은, 반도체층(40)을 평면에서 봤을 때 일치하고 있어도 되고 일치하고 있지 않아도 된다.
도 2에 나타내는 바와 같이, 반도체층(40)을 평면에서 봤을 때, 제1 게이트 패드(119)와, 제2 게이트 패드(129)는, 제1 게이트 패드(119)의 중심과 제2 게이트 패드(129)의 중심을 잇는 제1 가상 직선(91)이, 반도체층(40)의 중심을 통과하고, 반도체층(40)의 각 변과 이루는 각이 45도가 되는 위치에 배치된다. 그리고, 도 2에 나타내는 바와 같이, 반도체층(40)을 평면에서 봤을 때, 제1 게이트 패드(119)는, 제1 게이트 패드(119)와 제1 변(201) 및 제2 변(202) 사이에, 제1 소스 패드(111)가 일부라도 끼워지지 않도록 배치되고, 제2 게이트 패드(129)는, 제2 게이트 패드(129)와 제3 변(203) 및 제4 변(204) 사이에, 제2 소스 패드(121)가 일부라도 끼워지지 않도록 배치된다.
또한, 본 명세서에 있어서, 「각」이란, 2개의 직선이 이루는 각도 중, 작은 쪽 각도(90도를 포함한다)를 말한다.
여기서, 반도체층을 평면에서 봤을 때의 게이트 패드의 중심이란, 반도체층을 평면에서 봤을 때의 게이트 패드의 형상에 있어서의 무게 중심을 말한다. 예를 들면, 게이트 패드가 둥근 원형인 경우에는, 게이트 패드의 중심은, 그 둥근 원형의 중심이며, 예를 들면, 게이트 패드가 장방형인 경우에는, 게이트 패드의 중심은, 그 장방형에 있어서의 2개의 대각선의 교점이며, 예를 들면, 게이트 패드가 타원형인 경우에는, 그 타원형에 있어서의 길이 방향을 이분하는 선분과, 그 타원형에 있어서의 폭방향을 이분하는 선분의 교점이다.
여기서, 반도체층을 평면에서 봤을 때의 반도체층의 중심이란, 반도체층을 평면에서 봤을 때의 반도체층의 형상에 있어서의 무게 중심을 말한다. 예를 들면, 반도체층이 장방형인 경우에는, 반도체층의 중심은, 그 장방형에 있어서의 2개의 대각선의 교점이다.
또한, 상술한 바와 같이, 여기에서는, 반도체층(40)을 평면에서 봤을 때, 반도체 장치(1) 및 반도체층(40)은, 정방형인 것으로 하여 설명하고 있기 때문에, 도 2에 나타내는 바와 같이, 제1 가상 직선(91)은, 반도체층(40)을 평면에서 봤을 때, 제3 꼭짓점(503)과 제4 꼭짓점(504)을 잇는 직선으로 되어 있다.
또한, 1 이상의 제1 소스 패드(111)의 수, 및, 1 이상의 제2 소스 패드(121)의 수는, 각각, 반드시 도 2에 예시된 7개로 한정될 필요는 없고, 7개 이외의 1 이상의 수여도 상관없다.
도 1~도 4에 나타내는 바와 같이, 저농도 불순물층(33)의 제1 반도체층 내 영역(A1)에는, 제1 도전형과 상이한 제2 도전형 불순물을 포함하는 제1 보디 영역(18)이 형성되어 있다. 제1 보디 영역(18)에는, 제1 도전형 불순물을 포함하는 제1 소스 영역(14), 제1 게이트 도체(15), 및 제1 게이트 절연막(16)이 형성되어 있다.
제1 소스 전극(11)은, 일부가 반도체층(40) 내 영역에 형성된 부분(17)과, 반도체층(40)보다 상면의 상면 영역에 형성된 부분(12) 및 부분(13)으로 이루어지며, 부분(12)은, 부분(13)과 부분(17)을 개재하여 제1 소스 영역(14) 및 제1 보디 영역(18)에 접속되어 있다.
제1 소스 전극(11)의 부분(12)은, 페이스 다운 실장에 있어서의 리플로 시에 땜납과 접합되는 층이며, 한정되지 않는 일례로서, 니켈, 티탄, 텅스텐, 팔라듐 중 어느 하나 이상을 포함하는 금속 재료로 구성되어도 된다. 부분(12)의 상면에는, 금 등의 도금이 실시되어도 된다.
제1 소스 전극(11)의 부분(13)은, 부분(12)과 부분(17)을 접속하는 층이며, 한정되지 않는 일례로서, 알루미늄, 구리, 금, 은 중 어느 하나 이상을 포함하는 금속 재료로 구성되어도 된다.
제1 소스 전극(11)의 부분(17)은, 부분(13)과 반도체층(40)을 접속하는 층이며, 한정되지 않는 일례로서, 알루미늄, 구리, 금, 은 중 어느 하나 이상을 포함하는 금속 재료로 구성되어도 된다.
제1 게이트 전극은, 일부가 반도체층(40) 내에 형성된 부분(68)과, 상면 영역에 형성된 부분(A)(미도시) 및 부분(69)으로 이루어지며, 부분(A)은, 부분(69)과 부분(68)을 개재하여, 제1 게이트 도체(15)에 접속되어 있다.
제1 게이트 전극의 부분(A)은, 페이스 다운 실장에 있어서의 리플로 시에 땜납과 접합되는 층이며, 한정되지 않는 일례로서, 니켈, 티탄, 텅스텐, 팔라듐 중 어느 하나 이상을 포함하는 금속 재료로 구성되어도 된다. 부분(A)의 상면에는, 금 등의 도금이 실시되어도 된다.
제1 게이트 전극의 부분(69)은, 부분(A)과 부분(68)을 접속하는 층이며, 한정되지 않는 일례로서, 알루미늄, 구리, 금, 은 중 어느 하나 이상을 포함하는 금속 재료로 구성되어도 된다.
제1 게이트 전극의 부분(68)은, 부분(69)과 제1 게이트 도체(15)와 접속하는 층이며, 한정되지 않는 일례로서, 알루미늄, 구리, 금, 은 중 어느 하나 이상을 포함하는 금속 재료로 구성되어도 되고, 폴리실리콘이어도 된다.
저농도 불순물층(33)의 제2 반도체층 내 영역(A2)에는, 제2 도전형 불순물을 포함하는 제2 보디 영역(28)이 형성되어 있다. 제2 보디 영역(28)에는, 제1 도전형 불순물을 포함하는 제2 소스 영역(24), 제2 게이트 도체(25), 및 제2 게이트 절연막(26)이 형성되어 있다.
제2 소스 전극(21)은, 일부가 반도체층(40) 내 영역에 형성된 부분(27)과, 상면 영역에 형성된 부분(22) 및 부분(23)으로 이루어지며, 부분(22)은, 부분(23)과 부분(27)을 개재하여 제2 소스 영역(24) 및 제2 보디 영역(28)에 접속되어 있다.
제2 소스 전극(21)의 부분(22)은, 페이스 다운 실장에 있어서의 리플로 시에 땜납과 접합되는 층이며, 한정되지 않는 일례로서, 니켈, 티탄, 텅스텐, 팔라듐 중 어느 하나 이상을 포함하는 금속 재료로 구성되어도 된다. 부분(22)의 상면에는, 금 등의 도금이 실시되어도 된다.
제2 소스 전극(21)의 부분(23)은, 부분(22)과 부분(27)을 접속하는 층이며, 한정되지 않는 일례로서, 알루미늄, 구리, 금, 은 중 어느 하나 이상을 포함하는 금속 재료로 구성되어도 된다.
제2 소스 전극(21)의 부분(27)은, 부분(23)과 반도체층(40)을 접속하는 층이며, 한정되지 않는 일례로서, 알루미늄, 구리, 금, 은 중 어느 하나 이상을 포함하는 금속 재료로 구성되어도 된다.
제2 게이트 전극은, 일부가 반도체층(40) 내에 형성된 부분(78)과, 상면 영역에 형성된 부분(B)(미도시) 및 부분(79)으로 이루어지며, 부분(B)은, 부분(79)과 부분(78)을 개재하여, 제2 게이트 도체(25)에 접속되어 있다.
제2 게이트 전극의 부분(B)은, 페이스 다운 실장에 있어서의 리플로 시에 땜납과 접합되는 층이며, 한정되지 않는 일례로서, 니켈, 티탄, 텅스텐, 팔라듐 중 어느 하나 이상을 포함하는 금속 재료로 구성되어도 된다. 부분(B)의 상면에는, 금 등의 도금이 실시되어도 된다.
제2 게이트 전극의 부분(79)은, 부분(B)과 부분(78)을 접속하는 층이며, 한정되지 않는 일례로서, 알루미늄, 구리, 금, 은 중 어느 하나 이상을 포함하는 금속 재료로 구성되어도 된다.
제2 게이트 전극의 부분(78)은, 부분(79)과 제2 게이트 도체(25)와 접속하는 층이며, 한정되지 않는 일례로서, 알루미늄, 구리, 금, 은 중 어느 하나 이상을 포함하는 금속 재료로 구성되어도 되고, 폴리실리콘이어도 된다.
트랜지스터(10) 및 트랜지스터(20)의 상기 구성에 의해, 저농도 불순물층(33)과 반도체 기판(32)은, 트랜지스터(10)의 제1 드레인 영역 및 트랜지스터(20)의 제2 드레인 영역이 공통화된, 공통 드레인 영역으로서 기능한다.
도 1에 나타내는 바와 같이, 제1 보디 영역(18)은, 개구를 갖는 산화막(34)으로 덮이고, 산화막(34)의 개구를 통해, 제1 소스 영역(14)에 접속되는 제1 소스 전극(11)의 부분(13)이 설치되어 있다. 산화막(34) 및 제1 소스 전극(11)의 부분(13)은, 개구를 갖는 보호층(35)으로 덮이고, 보호층(35)의 개구를 통해 제1 소스 전극(11)의 부분(13)에 접속되는 부분(12)이 설치되어 있다.
제2 보디 영역(28)은, 개구를 갖는 산화막(34)으로 덮이고, 산화막(34)의 개구를 통해, 제2 소스 영역(24)에 접속되는 제2 소스 전극(21)의 부분(23)이 설치되어 있다. 산화막(34) 및 제2 소스 전극(21)의 부분(23)은, 개구를 갖는 보호층(35)으로 덮이고, 보호층(35)의 개구를 통해 제2 소스 전극(21)의 부분(23)에 접속되는 부분(22)이 설치되어 있다.
따라서, 1 이상의 제1 소스 패드(111) 및 1 이상의 제2 소스 패드(121)는, 각각, 제1 소스 전극(11) 및 제2 소스 전극(21)이 반도체 장치(1)의 상면에 부분적으로 노출된 영역, 이른바 단자의 부분을 가리킨다. 마찬가지로, 제1 게이트 패드(119) 및 제2 게이트 패드(129)는, 각각, 제1 게이트 전극 및 제2 게이트 전극이 반도체 장치(1)의 상면에 부분적으로 노출된 영역, 이른바 단자의 부분을 가리킨다. 본 명세서에 있어서, 소스 패드와 게이트 패드를 총칭하여 「전극 패드」라고 칭한다.
그런데 상면 경계선(600)이란, 제1 반도체층 상면 영역(S1)에 있어서의 제1 소스 전극(11)의 부분(13)과, 제2 반도체층 상면 영역(S2)에 있어서의 제2 소스 전극(21)의 부분(23)의 간격의 중앙 위치를 따라가는 가상 직선인 것으로 파악해도 되고, 당해 중앙 위치에 설치되는 경우가 있는 EQR(EQui potential Ring)로 불리는, 전류를 통하게 하는 기능을 갖지 않는 금속 배선인 것으로 파악해도 되고, 또, 유한한 폭이지만 당해 간격 자체로 파악해도 된다. 당해 간격인 경우에도, 육안 혹은 저배율로의 외관으로는 선으로서 인식할 수 있다.
마찬가지로, 내부 경계선(400)이란, 제1 반도체층 내 영역(A1)에 있어서의 제1 소스 전극(11)의 부분(17)과, 제2 반도체층 내 영역(A2)에 있어서의 제2 소스 전극(21)의 부분(27)의 간격의 중앙 위치를 따라가는 가상 직선인 것으로 파악해도 되고, 당해 중앙 위치에 설치되는 경우가 있는 EQR인 것으로 파악해도 되고, 또, 유한한 폭이지만 당해 간격 자체로 파악해도 된다. 당해 간격인 경우에도, 육안 혹은 저배율로의 외관으로는 선으로서 인식할 수 있다.
[1-2. 반도체 장치의 동작]
반도체 장치(1)에 있어서, 예를 들면, 제1 도전형을 N형, 제2 도전형을 P형으로 하여, 제1 소스 영역(14), 제2 소스 영역(24), 반도체 기판(32), 및, 저농도 불순물층(33)은 N형 반도체이며, 또한, 제1 보디 영역(18) 및 제2 보디 영역(28)은 P형 반도체여도 된다.
또, 반도체 장치(1)에 있어서, 예를 들면, 제1 도전형을 P형, 제2 도전형을 N형으로 하여, 제1 소스 영역(14), 제2 소스 영역(24), 반도체 기판(32), 및, 저농도 불순물층(33)은 P형 반도체이며, 또한, 제1 보디 영역(18) 및 제2 보디 영역(28)은 N형 반도체여도 된다.
이하의 설명에서는, 트랜지스터(10)와 트랜지스터(20)가, 제1 도전형을 N형, 제2 도전형을 P형으로 한, 이른바 N 채널형 트랜지스터인 경우로서, 반도체 장치(1)의 도통 동작에 대해서 설명한다.
반도체 장치(1)에 있어서, 제1 소스 전극(11)에 고전압 및 제2 소스 전극(21)에 저전압을 인가하고, 제2 소스 전극(21)을 기준으로 하여 제2 게이트 전극(제2 게이트 도체(25))에 역치 이상의 전압을 인가하면, 제2 보디 영역(28) 중의 제2 게이트 절연막(26)의 근방에 도통 채널이 형성된다. 그 결과, 제1 소스 전극(11)-제1 보디 영역(18)-저농도 불순물층(33)-반도체 기판(32)-금속층(30)-반도체 기판(32)-저농도 불순물층(33)-제2 보디 영역(28)에 형성된 도통 채널-제2 소스 영역(24)-제2 소스 전극(21)이라는 경로로 주전류가 흘러 반도체 장치(1)가 도통 상태가 된다. 또한, 이 주전류 경로에 있어서의, 제1 보디 영역(18)과 저농도 불순물층(33)의 접촉면에는 PN 접합이 있어, 보디 다이오드로서 기능하고 있다. 또, 이 주전류는 주로 금속층(30)을 수평 방향으로 흐르기 때문에, 금속층(30)을 두껍게 함으로써, 주전류 경로의 단면적이 확대되어, 반도체 장치(1)의 온 저항은 저감할 수 있다.
마찬가지로, 반도체 장치(1)에 있어서, 제2 소스 전극(21)에 고전압 및 제1 소스 전극(11)에 저전압을 인가하고, 제1 소스 전극(11)을 기준으로 하여 제1 게이트 전극(제1 게이트 도체(15))에 역치 이상의 전압을 인가하면, 제1 보디 영역(18)중의 제1 게이트 절연막(16)의 근방에 도통 채널이 형성된다. 그 결과, 제2 소스 전극(21)-제2 보디 영역(28)-저농도 불순물층(33)-반도체 기판(32)-금속층(30)-반도체 기판(32)-저농도 불순물층(33)-제1 보디 영역(18)에 형성된 도통 채널-제1 소스 영역(14)-제1 소스 전극(11)이라는 경로로 주전류가 흘러 반도체 장치(1)가 도통 상태가 된다. 또한, 이 주전류 경로에 있어서의, 제2 보디 영역(28)과 저농도 불순물층(33)의 접촉면에는 PN 접합이 있어, 보디 다이오드로서 기능하고 있다.
[1-3. 반도체 모듈의 구조]
이하, 실시 형태 1에 따른 반도체 모듈의 구조에 대해서 설명한다.
도 5는, 실시 형태 1에 따른 반도체 모듈(5)의 구조의 일례를 나타내는 평면도이다.
도 5에 나타내는 바와 같이, 반도체 모듈(5)은, 상술한 반도체 장치(1)와, 표면에 반도체 장치(1)가 페이스 다운 실장된 실장 기판(50)을 구비한다. 실장 기판(50)은, 적어도 반도체 장치(1)를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이다. 도 5에 있어서, 반도체 장치(1)는, 실제로는 시인(視認)할 수 없는, 반도체 장치(1)의 상면의 구조, 및, 실장 기판(50)의 표면의 구조를 이해하기 쉽게 도시할 수 있도록, 마치 투명한 것처럼 파선으로 나타나 있다.
도 5에 나타내는 바와 같이, 반도체 장치(1)는, 실장 기판(50)의 표면이 z축 양의 방향을 향하고 있는 상태에 있어서, 그 상면을 z축 음의 방향을 향해 실장 기판(50)에 실장된다.
도 6은, 실장 기판(50)의 표면에 반도체 장치(1)가 페이스 다운 실장되는 모습을 나타내는 모식도이다. 여기에서는, 도 6을 이용하여 페이스 다운 실장의 일례에 대해서 설명하는데, 여기서의 설명은 일례에 지나지 않고, 도 6을 이용하여 설명하는 실장예 이외의 방법이어도, 실장 기판(50)의 표면이 z축 양의 방향을 향하고 있는 상태에 있어서, 반도체 장치(1)의 상면을 z축 음의 방향을 향해 실장함으로써, 페이스 다운 실장할 수 있다.
도 6에 나타내는 바와 같이, 도 2에 도시된 방향의 상태, 즉, 도 6의 (a)에 도시되어 있는 바와 같이, 상면을 z축 양의 방향을 향하고 있는 상태의 반도체 장치(1)를, z축에 대해 뒤집어, 도 6의 (b)에 도시되어 있는 상태로 하고, 또한, z축을 회전축의 방향으로서 좌향으로 90도 회전시켜, 도 6의 (c)에 도시되어 있는 상태로 하여, 실장 기판(50)의 표면에 실장된다.
이 때, 반도체 장치(1)는, 제2 변(202)과 제4 변(204)이, 실장 기판(50)의 길이 방향이 신장되는 방향(도 6 중의 x축 방향)에 평행하며, 또한, 제1 게이트 패드(119)가, 실장 기판(50)의 길이 방향이 신장되는 방향 중 제1 연신 방향 측(도 6의 x축의 음의 방향)에 위치하는 방향으로, 실장 기판(50)의 표면에 페이스 다운 실장된다.
다시 도 5로 되돌아와, 반도체 모듈(5)의 설명을 계속한다.
도 5에 나타내는 바와 같이, 실장 기판(50)은, 실장 기판(50)을 평면에서 봤을 때 적어도 반도체 장치(1)를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이다. 실장 기판(50)은, 제1 게이트 패드(119)에 전기적으로 접속되는 제1 도체(여기에서는, 후술하는, 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(55), 또는, 금속 배선(55)에 접속되는 도체)를 통과시키는 제1 비아(61)와, 제2 게이트 패드(129)에 전기적으로 접속되는 제2 도체(여기에서는, 후술하는, 제2 게이트 패드(129)에 전기적으로 접속되는 금속 배선(56), 또는, 금속 배선(56)에 접속되는 도체)를 통과시키는 제2 비아(62)를 구비한다.
실장 기판(50)은, 또한, 그 표면에, 제1 금속 배선(51)과, 제2 금속 배선(52)과, 금속 배선(55)과, 금속 배선(56)을 갖는다.
제1 금속 배선(51)과 제2 금속 배선(52)은, 클리어런스(분리)(54)를 사이에 두고, 실장 기판(50)의 길이 방향이 신장되는 방향(도 5 중의 x축 방향)으로 늘어서서 배치된다.
제1 금속 배선(51)은, 1 이상의 제1 소스 패드(111) 전부에 접합된다. 제1 금속 배선(51)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 1 이상의 제1 소스 패드(111) 전부에 접합된다.
제2 금속 배선(52)은, 1 이상의 제2 소스 패드(121) 전부에 접합된다. 제2 금속 배선(52)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 1 이상의 제2 소스 패드(121) 전부에 접합된다.
이 때문에, 도 5에 나타내는 바와 같이, 반도체 장치(1)는, 클리어런스(54)를 사이에 두고, 제1 금속 배선(51)과 제2 금속 배선(52)을 중개하는 위치에, 페이스 다운 실장되게 된다.
금속 배선(55)은, 제1 게이트 패드(119)에 접합된다. 금속 배선(55)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 제1 게이트 패드(119)에 접합된다.
금속 배선(56)은, 제2 게이트 패드(129)에 접합된다. 금속 배선(56)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 제2 게이트 패드(129)에 접합된다.
제2 비아(62)를 통과하는 제2 도체를 개재하여 제2 게이트 패드(129)에 역치 전압 이상의 전압을 인가하면, 제2 트랜지스터(20)가 도통 상태가 된다. 이 때문에, 제1 금속 배선(51) 측이, 제2 금속 배선(52) 측보다 전압이 높은 경우에 있어서, 제2 게이트 패드(129)에 역치 전압 이상의 전압을 인가함으로써, 도 5의 화살표로 나타내는 바와 같이, 제1 금속 배선(51) 측에서 제2 금속 배선(52) 측으로 주전류가 흐른다. 여기서, 주전류란, 반도체 장치(1)를 포함하는 실장 기판(50)의 파워 라인을 흐르는 전류이다.
제1 비아(61)를 통과하는 제1 도체를 개재하여 제1 게이트 패드(119)에 역치 전압 이상의 전압을 인가하면, 제1 트랜지스터(10)가 도통 상태가 된다. 이 때문에, 제2 금속 배선(52) 측이, 제1 금속 배선(51) 측보다 전압이 높은 경우에 있어서, 제1 게이트 패드(119)에 역치 전압 이상의 전압을 인가함으로써, 도 5의 화살표와 역방향으로, 제2 금속 배선(52) 측에서 제1 금속 배선(51) 측으로 주전류가 흐른다.
도 7은, 제1 비아(61) 및 제2 비아(62)의 배치 위치의 베리에이션의 일례를 도시하는 평면도이다.
도 7에 나타내는 바와 같이, 실장 기판(50)을 평면에서 봤을 때, 제1 비아(61)의 중심은, (1) 제1 가상 직선(91) 상의 위치(예를 들면, 도 7 중의 제1 비아(613)의 중심 위치), (2) 제1 변(201)이 신장되는 방향(도 7 중의 y축 방향)으로 제2 변(202)을 넘은, 제1 반도체 장치(1)의 외측, 또한, 제2 변(202)이 신장되는 방향(도 7 중의 x축 방향)에 있어서, 제1 게이트 패드(119)의 중심과 제1 변(201)의 사이(예를 들면, 도 7 중의 제1 비아(612)의 중심), 또는, (3) 제2 변(202)이 신장되는 방향으로 제1 변(201)을 넘은, 제1 반도체 장치(1)의 외측, 또한, 제1 변(201)이 신장되는 방향에 있어서, 제1 게이트 패드(119)의 중심과 제2 변(202) 사이(예를 들면, 도 7 중의 제1 비아(611)의 중심) 중 어느 하나에 위치하는 것이 바람직하다.
제1 비아(61)의 중심이 이러한 위치에 배치됨으로써, 금속 배선(55)의 길이를 비교적 짧게 할 수 있다. 또한, 양면 실장으로 게이트 패드의 위치를 정렬했을 때, 배선(비아)을 표리(表裏)에서 공통화할 수 있기 때문에, 기판 배선을 간소화할 수 있다. 또, (1)의 배치에서는, 반도체 장치(1)의 형상이 반도체층(40)을 평면에서 봤을 때 정방형이어도 장방형이어도 통용되는 범용성의 높이를 얻을 수 있다. 또, (2)의 배치에서는, 비아가, 실장 기판과 반도체 장치를 흐르는 주전류를 방해하지 않기 때문에 도통 저항을 저감할 수 있다. 또, (3)의 배치에서는, 실장 기판(40)의 폭을 증대시키지 않기 때문에, 반도체 모듈(5)의 공간 절약을 실현할 수 있다.
여기서, 실장 기판을 평면에서 봤을 때의 비아의 중심이란, 실장 기판을 평면에서 봤을 때의 비아의 형상에 있어서의 무게 중심을 말한다. 예를 들면, 비아가 둥근 원형인 경우에는, 비아의 중심은, 그 둥근 원형의 중심이다.
도 7에 나타내는 바와 같이, 실장 기판(50)을 평면에서 봤을 때, 제2 비아(62)의 중심은, (1) 제1 가상 직선(91) 상의 위치(예를 들면, 도 7 중의 제2 비아(623)의 중심), (2) 제3 변(203)이 신장되는 방향(도 7 중의 y축 방향)으로 제4 변(204)을 넘은, 제1 반도체 장치(1)의 외측, 또한, 제4 변(204)이 신장되는 방향(도 7 중의 x축 방향)에 있어서, 제2 게이트 패드(129)의 중심과 제3 변(203) 사이(예를 들면, 도 7 중의 제2 비아(622)의 중심), 또는, (3) 제4 변(204)이 신장되는 방향으로 제3 변(203)을 넘은, 제1 반도체 장치(1)의 외측, 또한, 제3 변(203)이 신장되는 방향에 있어서, 제2 게이트 패드(129)의 중심과 제4 변(204) 사이(예를 들면, 도 7 중의 제2 비아(621)의 중심) 중 어느 하나에 위치하는 것이 바람직하다.
제2 비아(62)의 중심이 이러한 위치에 배치됨으로써, 금속 배선(56)의 길이를 비교적 짧게 할 수 있다. 또한, 양면 실장으로 게이트 패드의 위치를 정렬했을 때, 배선(비아)을 표리에서 공통화할 수 있기 때문에, 기판 배선을 간소화할 수 있다. 또, (1)의 배치에서는, 반도체 장치(1)의 형상이 반도체층(40)을 평면에서 봤을 때 정방형이어도 장방형이어도 통용되는 범용성의 높이를 얻을 수 있다. 또, (2)의 배치에서는, 비아가, 실장 기판과 반도체 장치를 흐르는 주전류를 방해하지 않기 때문에 도통 저항을 저감할 수 있다. 또, (3)의 배치에서는, 실장 기판(40)의 폭을 증대시키지 않기 때문에, 반도체 모듈(5)의 공간 절약을 실현할 수 있다.
여기서, 실장 기판을 평면에서 봤을 때의 비아의 중심이란, 실장 기판을 평면에서 봤을 때의 비아의 형상에 있어서의 무게 중심을 말한다. 예를 들면, 비아가 둥근 원형인 경우에는, 비아의 중심은, 그 둥근 원형의 중심이다.
[1-4. 고찰]
상기 구성의 반도체 장치(1)에 의하면, 실장 기판의 표면과 이면에, 2개의 동형 반도체 장치(1) 각각을 페이스 다운 실장하여 동시에 온 오프를 구동하는 사용법을 행하는 경우, 실장 기판을 평면에서 봤을 때, 2개의 반도체 장치(1)의 중심이 겹쳐지며, 또한, 한쪽의 반도체 장치(1)에 대한 다른 쪽 반도체 장치(1)의 방향을, 반도체 장치(1)의 중심을 통과하는, 실장 기판의 평면에 수직인 회전축을 중심으로 90도 회전시킨 방향으로 실장함으로써, 즉, 한쪽의 반도체 장치(1)를 도 6 중의 (c)의 방향으로 실장하고, 다른 쪽 반도체 장치(1)를 도 6 중의 (a)의 방향으로 실장함으로써, 한쪽의 반도체 장치(1)의 제1 게이트 패드(119)의 위치와 다른 쪽 반도체 장치(1)의 제1 게이트 패드(119)의 위치를 정렬하는 것, 및, 한쪽의 반도체 장치(1)의 제2 게이트 패드(129)의 위치와 다른 쪽 반도체 장치(1)의 제2 게이트 패드(129)의 위치를 정렬할 수 있다.
이로 인해, 이들 2개의 동형 반도체 장치(1)를 표면과 이면 각각에 실장하는 실장 기판에 있어서, 한쪽의 반도체 장치(1)의 제1 게이트 패드(119)와 다른 쪽 반도체 장치(1)의 제1 게이트 패드(119) 쌍방의 전위를 제어하는 배선, 및, 한쪽의 반도체 장치(1)의 제2 게이트 패드(129)와 다른 쪽 반도체 장치(1)의 제2 게이트 패드(129) 쌍방의 전위를 제어하는 배선을 각각 공통화할 수 있으므로, 개별적으로 설치하는 경우와 비교하여 배선(비아) 수는 반감된다.
이 때문에, 실장 기판에 있어서 주전류가 흐르는 전류 경로를 넓게 확보할 수 있어, 도통 저항이 저감되도록 설계하는 것이 가능해진다.
이와 같이, 상기 구성의 반도체 장치(1)에 의하면, 실장되는 실장 기판에 있어서의 전류 경로에 효율적으로 전류를 흐르게 할 수 있는 특징을 갖는 반도체 장치를 제공할 수 있다.
또, 도 6 중의 (a), 및, 도 6 중의 (c)로부터 알 수 있듯이, 실장 기판의 표면과 이면에, 2개의 동형 반도체 장치(1) 각각을 페이스 다운 실장하는 경우에 있어서, 실장 기판을 평면에서 봤을 때, 2개의 반도체 장치(1)의 중심이 겹쳐지며, 또한, 한쪽의 반도체 장치(1)에 대한 다른 쪽 반도체 장치(1)의 방향을, 반도체 장치(1)의 중심을 통과하는, 실장 기판의 평면에 수직인 회전축을 중심으로 90도 회전시킨 방향으로 실장함으로써, 실장 기판을 평면에서 봤을 때, 2개의 반도체 장치(1)의 제1 반도체층 상면 영역(S1), 및, 2개의 반도체 장치(1)의 제2 반도체층 상면 영역(S2)을, 실장 기판을 사이에 끼운 표리에서 완전히 중첩시킬 수 있다.
이로 인해, 이들 2개의 반도체 장치(1)를 실장하는 실장 기판에 있어서, 전류 경로에 있어서의 도통 단면적을 최대한으로 넓게 할 수 있어, 도통 저항을 저감하는 효과를 얻을 수 있다. 또, 제1 반도체층 상면 영역(S1)끼리, 제2 반도체층 상면 영역(S2)끼리의 겹쳐짐이 많을수록, 도시하지 않지만, 소스에 관한 비아도 공통으로 설치할 수 있기 때문에, 도통 저항의 저감에 유효하다.
또한, 반도체 장치(1)의 중심이란, 반도체층(40)을 평면에서 봤을 때, 반도체 장치(1)의 대각선의 교점이다.
도 8은, 반도체 장치(1)와, 비교예에 따른 종래형 반도체 장치에 대해서, 반도체 장치를 실장 기판에 실장하는 경우에 있어서의, 실장 기판의 폭의 협소함, 실장 기판의 배선을 포함하는 도통 저항, 비아의 공통화, 게이트 배선 설계 용이성, 실장 기판의 굽힘 강도를 대상으로 하여 비교한 비교 결과를 나타내는 일람도이다.
여기서, 비교예 1은, 1 이상의 제1 소스 패드가 배치되는 영역과, 1 이상의 제2 소스 패드가 배치되는 영역의 경계가, 반도체 장치의 제1 변과 그에 대향하는 제3 변의 방향에 직교하고 있으며, 제1 게이트 패드와 제2 게이트 패드가, 반도체 장치의 코너에 배치되는, 종래형 반도체 장치이다. 비교예 2는, 1 이상의 제1 소스 패드가 배치되는 영역과, 1 이상의 제2 소스 패드가 배치되는 영역의 경계가, 반도체 장치의 제1 변과 그에 대향하는 제3 변의 방향에 직교하고 있으며, 제1 게이트 패드와 제2 게이트 패드가, 반도체 장치의 종방향 중앙에 배치되는, 종래형 반도체 장치이다. 비교예 3은, 1 이상의 제1 소스 패드가 배치되는 영역과, 1 이상의 제2 소스 패드가 배치되는 영역의 경계가, 반도체 장치의 제1 변과 그에 대향하는 제3 변의 방향에 직교하고 있으며, 제1 게이트 패드와 제2 게이트 패드가, 반도체 장치의 횡방향 중앙에 배치되는, 종래형 반도체 장치이다.
도 8에 나타내는 바와 같이, 반도체 장치(1)는, 비교예 1, 비교예 2, 및, 비교예 3 각각에 대해, 반도체 장치를 실장 기판에 실장하는 경우에 있어서의, y축 방향으로의 배선 인출, 게이트 배선의 설계 용이성, x축 방향으로의 배선 인출의 관점에 있어서, 적어도 하나 이상의 우수한 성능을 갖고 있다.
그런데, 비교예 2에 있어서는, 본 개시와 같이 양면 실장으로 배선을 간소화할 수 있는 특징을 갖고 있지만, 본 개시에서는 표리에서 공통화한 배선(비아)을 주전류의 방해가 되지 않도록 실장 기판의 단부에 가까이 댈 수 있다(도 8의 y축 방향으로의 배선 인출에 관하여 우수한 성능을 갖고 있다).
도 9는, 반도체 장치(1)와, 비교예 1과, 비교예 2와, 비교예 3에 대해서, 반도체 장치를 다양한 구성의 실장 기판에 실장한 경우에 있어서의, 주전류가 흐르는 폭, 비아의 수, 비아의 배치 위치, 실장 기판의 폭의 협소화를 대상으로 하여 비교한 비교 결과를 나타내는 일람도이다. 도 9 중의 L1, L2, L3은, 표면 측으로부터 평면에서 봤을 때의 각층의 배선 설치를, 가상적으로 비치게 하여 도시한 것이다.
도 9에 나타내는 바와 같이, 반도체 장치(1)는, 비교예 1, 비교예 2, 및, 비교예 3에 대해, 다양한 구성의 실장 기판에 실장하는 경우여도, 주전류가 흐르는 폭, 비아의 수, 비아의 배치 위치, 실장 기판의 폭의 협소화의 관점에서, 특히 대전류 충전에 있어서, 다수의 우수한 성능을 갖고 있다.
또, 반도체 장치(1)는, 실장 기판의 클리어런스가 길이 방향에 대해 기울어지기 때문에, 실장 기판의 굽힘 강도에 대해서도 우위인 특징을 갖는다.
또한, 실시 형태 1에 있어서, 1 이상의 제1 소스 패드(111), 및, 1 이상의 제2 소스 패드(121)는, 일례로서, 도 2에 도시되는 바와 같이 배치되는 것으로 하여 설명했는데, 1 이상의 제1 소스 패드(111)가, 제1 반도체층 상면 영역(S1)에 배치되고, 1 이상의 제2 소스 패드(121)가 제2 반도체층 상면 영역(S2)에 배치되면, 반드시 도 2에 도시되는 바와 같이 배치될 필요는 없다.
도 10a, 10b, 10c, 10d는, 1 이상의 제1 소스 패드(111)와 1 이상의 제2 소스 패드(121)의 다른 배치예를 예시하는 평면도이다.
도 10a에 나타내는 바와 같이, 1개의 제1 소스 패드(111h)가, 제1 게이트 패드(119)의 영역을 제외한 제1 반도체층 상면 영역(S1)의 대략 전면에 배치되고, 1개의 제2 소스 패드(121h)가, 제2 게이트 패드(129)의 영역을 제외한 제2 반도체층 상면 영역(S2)의 대략 전면에 배치되어도 되고, 도 10b에 나타내는 바와 같이, 복수의 제1 소스 패드(111i~111k)가, 제1 반도체층 상면 영역(S1)에, 상면 경계선(600)에 평행하게 배치되고, 복수의 제2 소스 패드(121i~121k)가, 제2 반도체층 상면 영역(S2)에, 상면 경계선(600)에 평행하게 배치되어도 되고, 도 10c에 나타내는 바와 같이, 복수의 제1 소스 패드(111l~111q)가, 제1 반도체층 상면 영역(S1)에, 상면 경계선(600)에 평행하게 이분할되어 배치되고, 복수의 제2 소스 패드(121l~121q)가, 제2 반도체층 상면 영역(S2)에, 상면 경계선(600)에 평행하게 이분할되어 배치되어도 되고, 도 10d에 나타내는 바와 같이, 2개의 제1 소스 패드(111r, 111s)가, 제1 게이트 패드(119)의 영역을 제외한 제1 반도체층 상면 영역(S1)의 대략 전면에, 대향하는 변 각각이 상면 경계선(600)에 직교하도록 이분할되어 배치되고, 2개의 제2 소스 패드(121r, 121s)가, 제2 게이트 패드(129)의 영역을 제외한 제2 반도체층 상면 영역(S2)의 대략 전면에, 대향하는 변 각각이 상면 경계선(600)에 직교하도록 이분할되어 배치되어도 된다.
또한, 실시 형태 1에 있어서, 반도체 장치(1) 및 반도체층(40)은, 반도체층(40)을 평면에서 봤을 때 정방형인 것으로 하여 설명했다. 그러나, 반드시 정방형인 구성으로 한정될 필요는 없다. 반도체 장치(1) 및 반도체층(40)은, 제1 게이트 패드(119)의 중심과 제2 게이트 패드(129)의 중심을 잇는 제1 가상 직선(91)이, 반도체층(40)의 중심을 통과하고, 반도체층(40)의 각 변과 이루는 각이 45도가 되는 위치에, 반도체층(40)을 평면에서 봤을 때, 제1 게이트 패드(119)와, 제2 게이트 패드(129)가 배치되어 있으면, 정방형이 아닌 장방형이어도 된다.
도 11은, 실장 기판(50)의 표면에, 상기 정방형이 아닌 장방형의 반도체 장치(1)(이하, 「장방형 반도체 장치」라고도 칭한다)가 페이스 다운 실장되는 모습을 나타내는 모식도이다. 여기에서는, 도 11을 이용하여 페이스 다운 실장의 일례에 대해서 설명하는데, 여기서의 설명은 일례에 지나지 않고, 도 11을 이용하여 설명하는 실장예 이외 방법이어도, 실장 기판(50)의 표면이 z축 양의 방향을 향하고 있는 상태에 있어서, 반도체 장치(1)의 상면을 z축 음의 방향을 향해 실장함으로써, 페이스 다운 실장할 수 있다.
도 11에 나타내는 바와 같이, 장방형 반도체 장치는, 도 11의 (a)에 도시되어 있는 바와 같이, 상면을 z축 양의 방향을 향하고 있는 상태의 장방형 반도체 장치를, z축에 대해 뒤집어, 도 11의 (b)에 도시되어 있는 상태로 하고, 또한, z축을 회전축의 방향으로 하여 좌향으로 90도 회전시켜, 도 11의 (c)에 도시되어 있는 상태로 하여, 실장 기판(50)의 표면에 실장된다.
이 때문에, 장방형 반도체 장치에 의하면, 실장 기판의 표면과 이면에, 2개의 동형 장방형 반도체 장치 각각을 페이스 다운 실장하는 경우에 있어서, 실장 기판을 평면에서 봤을 때, 2개의 장방형 반도체 장치의 중심이 겹쳐지며, 또한, 한쪽의 장방형 반도체 장치에 대한 다른 쪽 장방형 반도체 장치의 방향을, 장방형 반도체 장치의 중심을 통과하는, 실장 기판의 평면에 수직인 회전축을 중심으로 90도 회전시킨 방향으로 실장함으로써, 즉, 한쪽의 장방형 반도체 장치를 도 11 중의 (c)의 방향으로 실장하고, 다른 쪽 장방형 반도체 장치를 도 11 중의 (a)의 방향으로 실장함으로써, 한쪽의 장방형 반도체 장치의 제1 게이트 패드(119)의 위치와 다른 쪽 장방형 반도체 장치의 제1 게이트 패드(119)의 위치를 정렬하는 것, 및, 한쪽의 장방형 반도체 장치의 제2 게이트 패드(129)의 위치와 다른 쪽 장방형 반도체 장치의 제2 게이트 패드(129)의 위치를 정렬할 수 있다.
이로 인해, 이들 2개의 장방형 반도체 장치를 실장하는 실장 기판에 있어서, 한쪽의 장방형형 반도체 장치의 제1 게이트 패드(119)와 다른 쪽 장방형 반도체 장치의 제1 게이트 패드(119) 쌍방의 전위를 제어하는 배선, 및, 한쪽의 장방형 반도체 장치의 제2 게이트 패드(129)와 다른 쪽 장방형 반도체 장치의 제2 게이트 패드(129) 쌍방의 전위를 제어하는 배선을, 비교적 간소한 구성으로 할 수 있다.
이 때, 실장 기판(50)을 평면에서 봤을 때, 제1 비아(61)의 중심, 및, 제2 비아(62)의 중심은, 제1 가상 직선(91) 상의 위치인 것이 바람직하다. 이로 인해, 금속 배선(55)의 길이, 및, 금속 배선(56)의 길이를 비교적 짧게 할 수 있다.
(실시 형태 2)
[2-1. 반도체 장치의 구조]
이하, 실시 형태 2에 따른 반도체 장치에 대해서 설명한다. 실시 형태 2에 따른 반도체 장치는, 실시 형태 1에 따른 반도체 장치(1)로부터, 일부의 구성이 변경되어 구성된다. 이 때문에, 여기에서는, 실시 형태 2에 따른 반도체 장치에 대해서, 반도체 장치(1)와 동일한 구성 요소에 대해서는, 이미 설명이 끝난 것으로 하여 같은 부호를 달아 그 상세한 설명을 생략하고, 반도체 장치(1)의 차이점을 중심으로 설명한다.
도 12는, 실시 형태 2에 따른 반도체 장치(1a)의 구조의 일례를 나타내는 평면도이다. 도 13은, 반도체 장치(1a)의 구조의 일례를 나타내는 평면도로서, 반도체 장치(1a)의 상면으로부터, 후술하는 부분(13a)과 후술하는 부분(23a)보다 상면 측의 구조물이 가상적으로 제거되어, 부분(13a)과 부분(23a)이 가상적으로 드러난 상태에 있어서의 평면도이다.
도 12 및 도 13에 나타내는 바와 같이, 반도체 장치(1a)는, 실시 형태 1에 따른 반도체 장치(1)로부터, 제1 반도체층 상면 영역(S1)이 제1 반도체층 상면 영역(S1a)으로 변경되고, 제2 반도체층 상면 영역(S2)이 제2 반도체층 상면 영역(S2a)으로 변경되고, 상면 경계선(600)이 상면 경계선(600a)으로 변경되고, 1 이상의 제1 소스 패드(111)가 1 이상의 제1 소스 패드(1111)(여기에서는, 제1 소스 패드(1111a, 1111b, 1111c, 1111d, 1111e, 및, 1111f))로 변경되고, 1 이상의 제2 소스 패드(121)가 1 이상의 제2 소스 패드(1121)(여기에서는, 제2 소스 패드(1121a, 1121b, 1121c, 1121d, 1121e, 및, 1121f))로 변경되고, 부분(13)이 부분(13a)으로 변경되고, 부분(23)이 부분(23a)으로 변경되어 구성된다.
도 12에 나타내는 바와 같이, 반도체층(40)을 평면에서 봤을 때, 제1 반도체층 상면 영역(S1a)과 제2 반도체층 상면 영역(S2a)의 경계선인 상면 경계선(600a)은, 제2 변(202)에 평행한 N-1(N은, 3 이상의 정수. 여기에서는, N은 4)개의 선분과, 제1 변(201)에 평행한 N-2개의 선분이 교호로 접속되어 이루어지며, 또한, 제2 변(202)이 신장되는 방향, 및, 제1 변(201)이 신장되는 방향에 있어서 단조로 변화한다.
본 명세서에 있어서, 단조로 변화한다는 것은, 광의(廣義)의 단조 증가하는 함수이거나 또는 광의의 단조 감소하는 함수인 것을 의미한다. 즉, 광의의 단조 증가하는 함수란, x1＜x2의 경우에 f(x1)≤f(x2)가 되는 함수 f(x)를 말하며, 광의의 단조 감소하는 함수란, x1＜x2의 경우에 f(x1)≥f(x2)가 되는 함수 f(x)를 말한다.
본 발명의 주지(양면 실장으로 게이트 패드의 위치를 정렬하는, 제1 반도체층 상면 영역(S1a)끼리, 제2 반도체층 상면 영역(S2a)끼리의 중복을 넓힌다)를 생각하면, 상면 영역에 있어서의 패드 레이아웃 및 상면 경계선(600a)은, 반도체 장치(1a)의 중심을 대칭의 중심으로 하는, 점대칭성을 갖는 것이 바람직하다. 상면 경계선(600c)이 계단 형상인 경우, 엄밀한 점대칭성을 가질 수는 없지만, 조금이라도 그 괴리의 정도를 억제하는 것이 본 발명에서는 유용해진다. 반도체 장치(1a)의 중심이 계단의 모서리에 닿는 경계 형상은, 이 대칭성을 성립시키지 않는다. 계단 형상의 상면 경계선(600a)에서 점대칭성을 높이려면, 반도체 장치(1a)의 중심을 통과하는 부분(선분)이, 그 중심과 반도체 장치(1a)의 중심을 일치시키고, 또한 당해 선분이 신장되는 방향에는 중심으로부터 양측의 방향으로, 동일한 수의 부분(선분)이 구비될 필요가 있다. 즉 반도체 장치(1a)의 중심을 통과하는 선분이 신장되는 방향에는 홀수 개의 선분으로 이루어지고, 그것과 직교하는 방향에는 짝수 개의 선분으로 이루어지는 계단 형상이 되는 것이 바람직하다. 이 때문에 N-1개와 N-2개의 선분으로 이루어지는 계단 형상의 경계선이며, 선분이 홀수가 되는 방향에 있어서 반도체 장치(1a)의 중심을 통과하는 것이 적합하다.
제1 꼭짓점(501)과, 상면 경계선(600a)과 제1 변(201)의 교점인 제1 교점(601)의 거리는, 제1 변(201)의 길이의 1/N 이상이며, 또한, 제2 게이트 패드(129)의 최대 직경보다 길다.
제2 꼭짓점(502)과 상면 경계선(600a)과 제3 변(203)의 교점인 제2 교점(602)의 거리는, 제3 변(203)의 길이의 1/N 이상이며, 또한, 제1 게이트 패드(119)의 최대 직경보다 길다.
여기서, 도 12에 나타내는 바와 같이, 제1 반도체층 상면 영역(S1a)과 제2 반도체층 상면 영역(S2a)은, 반도체층(40)을 평면에서 봤을 때 서로 인접하고, 반도체층(40)을 면적으로 이등분하는 한쪽과 다른 쪽이다.
또, 반도체층(40)을 평면에서 봤을 때, 제1 교점(601)과 제2 교점(602)을 잇는 제2 가상 직선(92)과, 제1 가상 직선(91)이 이루는 각 θ1은, 45도보다 크고 90도 이하이다.
도 12에 나타내는 바와 같이, 1 이상의 제1 소스 패드(1111)는 복수이고, 제1 소스 패드(1111) 각각은, 반도체층(40)을 평면에서 봤을 때, 제1 변(201)에 평행한 방향으로 길이 방향을 갖는 장방형 또는 타원형이며, 제1 변(201)에 평행하게 줄무늬형으로 형성된다. 또, 1 이상의 제2 소스 패드(1121)는 복수이고, 제2 소스 패드(1121) 각각은, 반도체층(40)을 평면에서 봤을 때, 제3 변(203)에 평행한 방향으로 길이 방향을 갖는 장방형 또는 타원형이며, 제3 변(203)에 평행하게 줄무늬형으로 형성된다.
또, 제1 반도체층 상면 영역(S1a)의 형상이, 실시 형태 1에 따른 제1 반도체층 상면 영역(S1)의 형상으로부터 변경된 것, 및, 제2 반도체층 상면 영역(S2a)의 형상이, 실시 형태 1에 따른 제2 반도체층 상면 영역(S2)의 형상으로부터 변경된 것에 따라, 도 13에 나타내는 바와 같이, 부분(13a)의 형상이, 실시 형태 1에 따른 부분(13)의 형상으로부터 변경되고, 부분(23a)의 형상이, 실시 형태 1에 따른 부분(23)의 형상으로부터 변경되어 있다.
[2-2. 반도체 모듈의 구조]
이하, 실시 형태 2에 따른 반도체 모듈에 대해서 설명한다. 실시 형태 2에 따른 반도체 모듈은, 실시 형태 1에 따른 반도체 모듈(5)로부터, 일부의 구성이 변경되어 구성된다. 이 때문에, 여기에서는, 실시 형태 2에 따른 반도체 모듈에 대해서, 반도체 모듈(5)과 동일한 구성 요소에 대해서는, 이미 설명이 끝난 것으로 하여 같은 부호를 달아 그 상세한 설명을 생략하고, 반도체 모듈(5)의 차이점을 중심으로 설명한다.
도 14는, 실시 형태 2에 따른 반도체 모듈(5a)의 구조의 일례를 나타내는 평면도이다.
도 14에 나타내는 바와 같이, 반도체 모듈(5a)은, 실시 형태 1에 따른 반도체 모듈(5)로부터, 반도체 장치(1)가 반도체 장치(1a)로 변경되고, 실장 기판(50)이 실장 기판(50a)으로 변경되어 구성된다. 도 14에 있어서, 반도체 장치(1a)는, 실제로는 시인할 수 없는, 반도체 장치(1a)의 상면의 구조, 및, 실장 기판(50a)의 표면의 구조를 이해하기 쉽게 도시할 수 있도록, 마치 투명한 것처럼 파선으로 나타나 있다.
실장 기판(50a)은, 실장 기판(50)으로부터, 제1 금속 배선(51)이 제1 금속 배선(51a)으로 변경되고, 제2 금속 배선(52)이 제2 금속 배선(52a)으로 변경되어 구성된다.
도 15는, 실장 기판(50a)의 표면에 반도체 장치(1a)가 페이스 다운 실장되는 모습을 나타내는 모식도이다. 도 15의 (a)에 도시되어 있는 바와 같이, 상면을 z축 양의 방향을 향하고 있는 상태의 반도체 장치(1a)를, z축에 대해 뒤집어, 도 15의 (b)에 도시되어 있는 상태로 하고, 또한, z축을 회전축의 방향으로 하여 좌향으로 90도 회전시켜, 도 15의 (c)에 도시되어 있는 상태로 하여, 실장 기판(50a)의 표면에 실장된다.
이 때, 반도체 장치(1a)는, 제2 변(202)과 제4 변(204)이, 실장 기판(50a)의 길이 방향이 신장되는 방향(도 15 중의 x축 방향)에 평행하며, 또한, 제1 게이트 패드(119)가, 실장 기판(50a)의 길이 방향이 신장되는 방향 중 제1 연신 방향 측(도 15의 x축의 음의 방향)에 위치하는 방향으로, 실장 기판(50a)의 표면에 페이스 다운 실장된다.
다시 도 14로 되돌아와, 반도체 모듈(5a)의 설명을 계속한다.
도 14에 나타내는 바와 같이, 제1 금속 배선(51a)과 제2 금속 배선(52a)은, 클리어런스(54a)를 사이에 두고, 실장 기판(50a)의 길이 방향이 신장되는 방향(도 14 중의 x축 방향)으로 늘어서서 배치된다.
제1 금속 배선(51a)은, 복수의 제1 소스 패드(1111) 전부에 접합된다. 제1 금속 배선(51a)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 복수의 제1 소스 패드(1111) 전부에 접합된다.
제2 금속 배선(52a)은, 복수의 제2 소스 패드(1121) 전부에 접합된다. 제2 금속 배선(52a)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 복수의 제2 소스 패드(1121) 전부에 접합된다.
이 때문에, 도 14에 나타내는 바와 같이, 반도체 장치(1a)는, 클리어런스(54a)를 사이에 두고, 제1 금속 배선(51a)과 제2 금속 배선(52a)을 중개하는 위치에, 페이스 다운 실장되게 된다.
도 16은, 실시 형태 2에 따른 반도체 모듈(5b)의 구조의 일례를 나타내는 평면도이다.
도 16에 나타내는 바와 같이, 반도체 모듈(5b)은, 실시 형태 1에 따른 반도체 모듈(5)로부터, 반도체 장치(1)가 반도체 장치(1a)로 변경되고, 실장 기판(50)이 실장 기판(50b)으로 변경되어 구성된다. 도 16에 있어서, 반도체 장치(1a)는, 실제로는 시인할 수 없는, 반도체 장치(1a)의 상면의 구조, 및, 실장 기판(50b)의 표면의 구조를 이해하기 쉽게 도시할 수 있도록, 마치 투명한 것처럼 파선으로 나타나 있다.
실장 기판(50b)은, 실장 기판(50)으로부터, 제1 금속 배선(51)이 제1 금속 배선(51b)으로 변경되고, 제2 금속 배선(52)이 제2 금속 배선(52b)으로 변경되고, 제1 비아(61)가 제1 비아(61b)로 변경되고, 제2 비아(62)가 제2 비아(62b)로 변경되고, 금속 배선(55)이 금속 배선(55b)으로 변경되고, 금속 배선(56)이 금속 배선(56b)으로 변경되어 구성된다.
도 17은, 실장 기판(50b)의 표면에 반도체 장치(1a)가 페이스 다운 실장되는 모습을 나타내는 모식도이다. 도 17에 나타내는 바와 같이, 도 17의 (a)에 도시되어 있는 바와 같이, 상면을 z축 양의 방향을 향하고 있는 상태의 반도체 장치(1a)를, z축에 대해 뒤집어, 도 17의 (b)에 도시되어 있는 상태로 하고, 또한, z축을 회전축의 방향으로 하여 좌향으로 90도 회전시켜, 도 17의 (c)에 도시되어 있는 상태로 하여, 실장 기판(50b)의 표면에 실장된다.
이 때, 반도체 장치(1a)는, 제1 변(201)과 제3 변(203)이, 실장 기판(50b)의 길이 방향이 신장되는 방향(도 17 중의 x축 방향)에 평행하며, 또한, 제1 게이트 패드(119)가, 실장 기판(50b)의 길이 방향이 신장되는 방향 중 제1 연신 방향 측(도 17의 x축의 음의 방향)에 위치하는 방향으로, 실장 기판(50b)의 표면에 페이스 다운 실장된다.
다시 도 16으로 되돌아와, 반도체 모듈(5b)의 설명을 계속한다.
도 16에 나타내는 바와 같이, 실장 기판(50b)은, 제1 게이트 패드(119)에 전기적으로 접속되는 제1 도체(여기에서는, 후술하는, 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(55b), 또는, 금속 배선(55b)에 접속되는 도체)를 통과시키는 제1 비아(61b)와, 제2 게이트 패드(129)에 전기적 접속되는 제2 도체(여기에서는, 후술하는, 제2 게이트 패드(129)에 전기적으로 접속되는 금속 배선(56b), 또는, 금속 배선(56b)에 접속되는 도체)를 통과시키는 제2 비아(62b)를 구비한다.
도 16에 나타내는 바와 같이, 제1 금속 배선(51b)과 제2 금속 배선(52b)은, 클리어런스(54b)를 사이에 두고, 실장 기판(50b)의 길이 방향이 신장되는 방향(도 16 중의 x축 방향)으로 늘어서서 배치된다.
제1 금속 배선(51b)은, 복수의 제1 소스 패드(1111) 전부에 접합된다. 제1 금속 배선(51b)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 복수의 제1 소스 패드(1111) 전부에 접합된다.
제2 금속 배선(52b)은, 복수의 제2 소스 패드(1121) 전부에 접합된다. 제2 금속 배선(52b)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 복수의 제2 소스 패드(1121) 전부에 접합된다.
금속 배선(55b)은, 제1 게이트 패드(119)에 접합된다. 금속 배선(55b)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 제1 게이트 패드(119)에 접합된다.
금속 배선(56b)은, 제2 게이트 패드(129)에 접합된다. 금속 배선(56b)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 제2 게이트 패드(129)에 접합된다.
이 때문에, 도 16에 나타내는 바와 같이, 반도체 장치(1a)는, 클리어런스(54b)를 사이에 두고, 제1 금속 배선(51b)과 제2 금속 배선(52b)을 중개하는 위치에, 페이스 다운 실장되게 된다.
[2-3. 고찰]
상기 구성의 반도체 장치(1a)에 의하면, 실장 기판의 표면과 이면에, 2개의 동형 반도체 장치(1a) 각각을 페이스 다운 실장하여 동시에 온 오프를 구동하는 사용법을 행하는 경우에 있어서, 실장 기판을 평면에서 봤을 때, 2개의 반도체 장치(1a)의 중심이 겹쳐지며, 또한, 한쪽의 반도체 장치(1a)에 대한 다른 쪽 반도체 장치(1a)의 방향을, 반도체 장치(1a)의 중심을 통과하는, 실장 기판의 평면에 수직인 회전축을 중심으로 90도 회전시킨 방향으로 실장함으로써, 즉, 한쪽의 반도체 장치(1a)를 도 15 중의 (c)의 방향으로 실장하고, 다른 쪽 반도체 장치(1a)를 도 15 중의 (a)의 방향으로 실장하는 것, 또는, 한쪽의 반도체 장치(1a)를 도 17 중의 (c)의 방향으로 실장하고, 다른 쪽 반도체 장치(1a)를 도 17 중의 (a)의 방향으로 실장함으로써, 한쪽의 반도체 장치(1a)의 제1 게이트 패드(119)의 위치와 다른 쪽 반도체 장치(1a)의 제1 게이트 패드(119)의 위치를 정렬하는 것, 및, 한쪽의 반도체 장치(1a)의 제2 게이트 패드(129)의 위치와 다른 쪽 반도체 장치(1a)의 제2 게이트 패드(129)의 위치를 정렬할 수 있다.
이로 인해, 이들 2개의 반도체 장치(1a)를 실장하는 실장 기판에 있어서, 한쪽의 반도체 장치(1a)의 제1 게이트 패드(119)와 다른 쪽 반도체 장치(1a)의 제1 게이트 패드(119) 쌍방의 전위를 제어하는 배선, 및, 한쪽의 반도체 장치(1a)의 제2 게이트 패드(129)와 다른 쪽 반도체 장치(1a)의 제2 게이트 패드(129) 쌍방의 전위를 제어하는 배선을 각각 공통화할 수 있으므로, 개별적으로 설치하는 경우와 비교하여 배선(비아) 수는 반감된다.
이 때문에, 실장 기판에 있어서 주전류가 흐르는 전류 경로를 넓게 확보할 수 있어, 도통 저항이 저감되도록 설계하는 것이 가능해진다.
또, 제1 게이트 패드(119)와 제2 게이트 패드(129) 쌍방의 전위를 제어하는 배선을 각각 공통화할 수 있어, 종래에는 개별적으로 설치하지 않으면 안 되었던 배선(비아) 수를 삭감할 수 있다. 따라서, 실장 기판(50a), 실장 기판(50b)의 복잡해지기 쉬운 배선을 간소화하여, 기판 설계의 용이함을 높일 수 있다.
이 때문에, 실장 기판에 있어서 주전류가 흐르는 전류 경로를, 도통 저항이 저감되도록 설계하는 것이 가능해진다.
이와 같이, 상기 구성의 반도체 장치(1a)에 의하면, 실장되는 실장 기판에 있어서의 전류 경로에 효율적으로 전류를 흐르게 할 수 있는 특징을 갖는 반도체 장치를 제공할 수 있다.
또, 도 15 중의 (a), 및, 도 15 중의 (c), 및, 도 17 중의 (a), 및, 도 17 중의 (c)로부터 알 수 있듯이, 실장 기판의 표면과 이면에, 2개의 반도체 장치(1a) 각각을 페이스 다운 실장하는 경우에 있어서, 실장 기판을 평면에서 봤을 때, 2개의 반도체 장치(1a)의 중심이 겹쳐지며, 또한, 한쪽의 반도체 장치(1a)에 대한 다른 쪽 반도체 장치(1a)의 방향을, 반도체 장치(1a)의 중심을 통과하는, 실장 기판의 평면에 수직인 회전축을 중심으로 90도 회전시킨 방향으로 실장함으로써, 실장 기판을 평면에서 봤을 때, 2개의 반도체 장치(1a)의 제1 반도체층 상면 영역(S1a), 및, 2개의 반도체 장치(1a)의 제2 반도체층 상면 영역(S2a)을 중첩할 수 있다.
이로 인해, 이들 2개의 반도체 장치(1a)를 실장하는 실장 기판에 있어서, 전류 경로에 있어서의 도통 단면적을 비교적 넓게 할 수 있다.
도 18은, (1) 반도체층(40)을 평면에서 봤을 때에 있어서의, 한쪽의 반도체 장치(1a)의 제1 반도체층 상면 영역(S1a)과 다른 쪽 반도체 장치(1a)의 제1 반도체층 상면 영역(S1a)의 면적이 중복되는 정도(즉, 한쪽의 반도체 장치(1a)의 제2 반도체층 상면 영역(S2a)과 다른 쪽 반도체 장치(1a)의 제2 반도체층 상면 영역(S2a)의 면적이 중복되는 정도)인 정합도(이하, 간단히 「정합도」라고도 칭한다)와, (2) 도 8의 비교예 1을 종래의 기준으로 했을 때, 기준과 비교했을 때의 정합도의 개선율(이하, 「종래 대비 정합도 개선율」이라고도 칭한다)의 관계를 나타내는 그래프이다.
도 18에 있어서, 횡축은, 도 8의 비교예 1에 있어서의 상면 경계선의 위치를 종래의 기준으로 하여, 반도체 장치(1a)의 제2 가상 직선(92)이 기준으로부터 경사질 때의 각 θ이며, 좌측의 종축은 정합도, 우측의 종축은 종래 대비 정합도 개선율이다.
도 18에 있어서, 종래 기준(도 8의 비교예 1)으로 한 상면 경계선의 배치의 방법(θ=0°)이어도 정합도는 50%이다. θ를 크게 해 나가면 정합도는 50%에서 서서히 커져, θ=45°에서 최대인 100%가 된다. 종래 대비 정합도 개선율은 θ=0°일 때를 기준(1.0)으로 한 것인데, θ=45°에서는 당연히 2.0이 된다. 또한, 종래 대비 정합도 개선율은 1.1배 이상인 것이 바람직하다. 이 때문에, 도 18에 나타내는 바와 같이, 각 θ는, 11.3도 이상이 되도록, 상면 경계선이 기준으로부터 경사지는 것이 바람직하다. 또한, 마진을 고려하면 θ는 15도 이상이 되도록 상면 경계선이 기준으로부터 경사지는 것이 바람직하다. θ를 θ1과 관계지으면, θ1=45도+θ이기 때문에, θ1로서는 60도 이상인 것이 바람직하게 되고, θ1은 60도 이상 90도 이하인 것이 바람직하다.
각 θ1이 60도 이상 90도 이하인 반도체 장치(1a)를, 반도체 모듈(5a)의 실장에 이용하는 경우, 제2 가상 직선(92)과 실장 기판(50a)의 길이 방향이 신장되는 방향(도 15 중의 x축 방향)이 이루는 각은, 45도 이상 75도 이하가 된다. 또, 각 θ1이 60도 이상 90도 이하인 반도체 장치(1a)를, 반도체 모듈(5b)의 실장에 이용하는 경우, 제2 가상 직선(92)과 실장 기판(50b)의 길이 방향이 신장되는 방향(도 15 중의 x축 방향)이 이루는 각은, 15도 이상 45도 이하가 된다. 이와 같이, 각 θ1이, 바람직한 각도인 60도 이상 90도 이하인 반도체 장치(1a)를, 반도체 모듈(5a) 또는 반도체 모듈(5b)에 이용하는 경우, 제2 가상 직선(92)과, 실장 기판(50a) 또는 실장 기판(50b)의 길이 방향이 신장되는 방향이 이루는 각은, 15도 이상 75도 이하가 된다.
또한, 실시 형태 2에 있어서, 1 이상의 제1 소스 패드(1111), 및, 1 이상의 제2 소스 패드(1121)는, 일례로서, 도 12에 도시되는 바와 같이 배치되는 것으로 하여 설명했는데, 1 이상의 제1 소스 패드(1111)가, 제1 반도체층 상면 영역(S1a)에 배치되고, 1 이상의 제2 소스 패드(1121)가 제2 반도체층 상면 영역(S2a)에 배치되면, 반드시 도 12에 도시되는 바와 같이 배치될 필요는 없다.
도 19a, 19b는, 1 이상의 제1 소스 패드(1111)와 1 이상의 제2 소스 패드(1121)의 다른 배치예를 예시하는 평면도이다.
도 19a에 나타내는 바와 같이, 1개의 제1 소스 패드(1111g)가, 제1 게이트 패드(119)의 영역을 제외한 제1 반도체층 상면 영역(S1a)의 대략 전면에 배치되고, 1개의 제2 소스 패드(1121g)가, 제2 게이트 패드(129)의 영역을 제외한 제2 반도체층 상면 영역(S2a)의 대략 전면에 배치되어도 되고, 도 19b에 나타내는 바와 같이, 2개의 제1 소스 패드(1111h, 1111i)가, 제1 게이트 패드(119)의 영역을 제외한 제1 반도체층 상면 영역(S1a)의 대략 전면에, 대향하는 변이 서로 평행해지도록 이분할되어 배치되고, 2개의 제2 소스 패드(1121h, 1121i)가, 제2 게이트 패드(129)의 영역을 제외한 제2 반도체층 상면 영역(S2a)의 대략 전면에, 대향하는 변이 서로 평행해지도록 이분할되어 배치되어도 된다.
(실시 형태 3)
[3-1. 반도체 장치의 구조]
이하, 실시 형태 3에 따른 반도체 장치에 대해서 설명한다. 실시 형태 3에 따른 반도체 장치는, 실시 형태 1에 따른 반도체 장치(1)로부터, 일부의 구성이 변경되어 구성된다. 이 때문에, 여기에서는, 실시 형태 3에 따른 반도체 장치에 대해서, 반도체 장치(1)와 동일한 구성 요소에 대해서는, 이미 설명이 끝난 것으로 하여 같은 부호를 달아 그 상세한 설명을 생략하고, 반도체 장치(1)의 차이점을 중심으로 설명한다.
도 20은, 실시 형태 3에 따른 반도체 장치(1c)의 구조의 일례를 나타내는 평면도이다. 도 21은, 반도체 장치(1c)의 구조의 일례를 나타내는 평면도로서, 반도체 장치(1c)의 상면으로부터, 후술하는 부분(13c)과 후술하는 부분(23c)보다 상면 측의 구조물이 가상적으로 제거되어, 부분(13c)과 부분(23c)이 가상적으로 드러난 상태에 있어서의 평면도이다.
도 20 및 도 21에 나타내는 바와 같이, 반도체 장치(1c)는, 실시 형태 1에 따른 반도체 장치(1)로부터, 제1 반도체층 상면 영역(S1)이 제1 반도체층 상면 영역(S1c)으로 변경되고, 제2 반도체층 상면 영역(S2)이 제2 반도체층 상면 영역(S2c)으로 변경되고, 상면 경계선(600)이 상면 경계선(600c)으로 변경되고, 1 이상의 제1 소스 패드(111)가 1 이상의 제1 소스 패드(2111)(여기에서는, 제1 소스 패드(2111a, 2111b, 2111c, 2111d, 및, 2111e))로 변경되고, 1 이상의 제2 소스 패드(121)가 1 이상의 제2 소스 패드(2121)(여기에서는, 제2 소스 패드(2121a, 2121b, 2121c, 2121d, 및, 2121e))로 변경되고, 부분(13)이 부분(13c)으로 변경되고, 부분(23)이 부분(23c)으로 변경되어 구성된다.
도 20에 나타내는 바와 같이, 반도체층(40)을 평면에서 봤을 때, 제1 반도체층 상면 영역(S1c)과 제2 반도체층 상면 영역(S2c)의 경계선인 상면 경계선(600c)은, 제3 꼭짓점(503)과 제4 꼭짓점(504)을 잇는 선분이다. 즉, 반도체층(40)을 평면에서 봤을 때, 제1 반도체층 상면 영역(S1c)과 제2 반도체층 상면 영역(S2c)은, 제3 꼭짓점(503)과 제4 꼭짓점(504)을 잇는 선분에 의해, 반도체층(40)을 면적으로 이등분하는 한쪽과 다른 쪽이다.
또, 제1 반도체층 상면 영역(S1c)의 형상이, 실시 형태 1에 따른 제1 반도체층 상면 영역(S1)의 형상으로부터 변경된 것, 및, 제2 반도체층 상면 영역(S2c)의 형상이, 실시 형태 1에 따른 제2 반도체층 상면 영역(S2)의 형상으로부터 변경된 것에 따라, 도 21에 나타내는 바와 같이, 부분(13c)의 형상이, 실시 형태 1에 따른 부분(13)의 형상으로부터 변경되고, 부분(23c)의 형상이, 실시 형태 1에 따른 부분(23)의 형상으로부터 변경되어 있다.
[3-2. 반도체 모듈의 구조]
이하, 실시 형태 3에 따른 반도체 모듈에 대해서 설명한다. 실시 형태 3에 따른 반도체 모듈은, 실시 형태 1에 따른 반도체 모듈(5)로부터, 일부의 구성이 변경되어 구성된다. 이 때문에, 여기에서는, 실시 형태 3에 따른 반도체 모듈에 대해서, 반도체 모듈(5)과 동일한 구성 요소에 대해서는, 이미 설명이 끝난 것으로 하여 같은 부호를 달아 그 상세한 설명을 생략하고, 반도체 모듈(5)의 차이점을 중심으로 설명한다.
도 22는, 실시 형태 3에 따른 반도체 모듈(5c)의 구조의 일례를 나타내는 평면도이다.
도 22에 나타내는 바와 같이, 반도체 모듈(5c)은, 실시 형태 1에 따른 반도체 모듈(5)로부터, 반도체 장치(1)가 반도체 장치(1c)로 변경되고, 실장 기판(50)이 실장 기판(50c)으로 변경되어 구성된다. 도 22에 있어서, 반도체 장치(1c)는, 실제로는 시인할 수 없는, 반도체 장치(1c)의 상면의 구조, 및, 실장 기판(50c)의 표면의 구조를 이해하기 쉽게 도시할 수 있도록, 마치 투명한 것처럼 파선으로 나타나 있다.
실장 기판(50c)은, 실장 기판(50)으로부터, 제1 금속 배선(51)이 제1 금속 배선(51c)으로 변경되고, 제2 금속 배선(52)이 제2 금속 배선(52c)으로 변경되고, 제1 비아(61)가 제1 비아(61c)로 변경되고, 제2 비아(62)가 제2 비아(62c)로 변경되고, 금속 배선(55)이 금속 배선(55c)으로 변경되고, 금속 배선(56)이 금속 배선(56c)으로 변경되어 구성된다.
도 22에 나타나는 바와 같이, 반도체 장치(1c)는, 반도체층(40)을 평면에서 봤을 때, 반도체 장치(1c)의 각 변과 실장 기판(50c)의 길이 방향이 신장되는 방향이 이루는 각이 45도가 되는 방향으로, 실장 기판(50c)의 표면에 페이스 다운 실장된다.
도 22에 나타내는 바와 같이, 실장 기판(50c)은, 제1 게이트 패드(119)에 전기적으로 접속되는 제1 도체(여기에서는, 후술하는, 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(55c), 또는, 금속 배선(55c)에 접속되는 도체)를 통과시키는 제1 비아(61c)와, 제2 게이트 패드(129)에 전기적으로 접속되는 제2 도체(여기에서는, 후술하는, 제2 게이트 패드(129)에 전기적으로 접속되는 금속 배선(56c), 또는, 금속 배선(56c)에 접속되는 도체)를 통과시키는 제2 비아(62c)를 구비한다.
도 22에 나타내는 바와 같이, 제1 금속 배선(51c)과 제2 금속 배선(52c)은, 클리어런스(54c)를 사이에 두고, 실장 기판(50c)의 길이 방향이 신장되는 방향(도 22 중의 x축 방향)으로 늘어서서 배치된다.
제1 금속 배선(51c)은, 복수의 제1 소스 패드(2111) 전부에 접합된다. 제1 금속 배선(51c)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 복수의 제1 소스 패드(2111) 전부에 접합된다.
제2 금속 배선(52c)은, 복수의 제2 소스 패드(2121) 전부에 접합된다. 제2 금속 배선(52c)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 복수의 제2 소스 패드(2121) 전부에 접합된다.
금속 배선(55c)은, 제1 게이트 패드(119)에 접합된다. 금속 배선(55c)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 제1 게이트 패드(119)에 접합된다.
제1 비아(61c)는, 클리어런스(54c) 내에 배치된다. 또, 제1 게이트 패드(119)도, 클리어런스(54c) 내에 배치된다. 이 때문에, 금속 배선(55c)도, 클리어런스(54c) 내에 배치된다.
금속 배선(56c)은, 제2 게이트 패드(129)에 접합된다. 금속 배선(56c)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 제2 게이트 패드(129)에 접합된다.
제2 비아(62c)는, 클리어런스(54c) 내에 배치된다. 또, 제2 게이트 패드(129)도, 클리어런스(54c) 내에 배치된다. 이 때문에, 금속 배선(56c)도, 클리어런스(54c) 내에 배치된다.
이 때문에, 도 22에 나타내는 바와 같이, 반도체 장치(1c)는, 클리어런스(54c)를 사이에 두고, 제1 금속 배선(51c)과 제2 금속 배선(52c)을 중개하는 위치에, 페이스 다운 실장되게 된다.
[3-3. 고찰]
상기 구성의 반도체 장치(1c)에 의하면, 도 22에 예시한 바와 같이, 반도체층(40)을 평면에서 봤을 때, 상면 경계선(600c)이, 즉, 제1 가상 직선(91)이, 실장 기판(50c)의 길이 방향이 신장되는 방향에 직교하는 방향으로 반도체 장치(1c)를 실장 기판의 표면에 페이스 다운 실장함으로써, 실장 기판의 폭을 최대한으로 유효하게 활용하여, 실장 기판의 금속 배선과 반도체 장치(1c)의 소스 패드를 접합시킬 수 있다. 또, 내부 경계선(400)과 상면 경계선(600c)이 반도체층(20)을 평면에서 봤을 때 일치하는 경우, 반도체 장치(1c)에서는, 실시 형태 1이나 실시 형태 2와 같은 형상, 같은 면적의 정방형이어도, 상면 경계선(600c)의 형상과 반도체 장치(1c)의 게이트 패드의 위치에 기인하여, 그 내부를 도통 경로로서 최대한 폭넓게 사용할 수 있는 특징을 구비하고 있다. 즉 실시 형태 3은 대전류를 흐르게 하는데 적합하고, 기판 배선과 반도체 장치(1c)를 포함하는 도통 저항을 저(低)저항화 할 수 있다. 덧붙여, 반도체 장치(1c)를 도 22와 같이 이용하는 경우, 제1 금속 배선(51c)으로부터 유입되는 전류는 반도체 장치(1c)의 2변으로부터 유입될 수 있고, 또, 제2 금속 배선(52c)으로 유출되는 전류는 반도체 장치(1c)의 2변으로부터 유출될 수 있기 때문에, 대전류를 흐르게 하는데 매우 적합하다.
이 때문에, 실장 기판에 있어서 대전류가 흐르는 전류 경로를, 도통 저항이 저감되도록 설계하는 것이 가능해진다.
이와 같이, 상기 구성의 반도체 장치(1c)에 의하면, 실장되는 실장 기판에 있어서의 전류 경로에 효율적으로 전류를 흐르게 할 수 있는 특징을 갖는 반도체 장치를 제공할 수 있다.
또한, 실시 형태 3에 있어서, 1 이상의 제1 소스 패드(2111), 및, 1 이상의 제2 소스 패드(2121)는, 일례로서, 도 20에 도시되는 바와 같이 배치되는 것으로 하여 설명했는데, 1 이상의 제1 소스 패드(2111)가, 제1 반도체층 상면 영역(S1c)에 배치되고, 1 이상의 제2 소스 패드(2121)가 제2 반도체층 상면 영역(S2c)에 배치되면, 반드시 도 20에 도시되는 바와 같이 배치될 필요는 없다.
도 23a, 23b, 23c, 23d, 23e는, 1 이상의 제1 소스 패드(2111)와 1 이상의 제2 소스 패드(2121)의 다른 배치예를 예시하는 평면도이다.
도 23a에 나타내는 바와 같이, 1개의 제1 소스 패드(2111f)가, 제1 게이트 패드(119)의 영역을 제외한 제1 반도체층 상면 영역(S1c)의 대략 전면에 배치되고, 1개의 제2 소스 패드(2121f)가, 제2 게이트 패드(129)의 영역을 제외한 제2 반도체층 상면 영역(S2c)의 대략 전면에 배치되어도 되고, 도 23b에 나타내는 바와 같이, 복수의 제1 소스 패드(2111g~2111h)가, 제1 반도체층 상면 영역(S1c)에, 상면 경계선(600c)에 평행하게 배치되고, 복수의 제2 소스 패드(2121g~2121h)가, 제2 반도체층 상면 영역(S2c)에, 상면 경계선(600c)에 평행하게 배치되어도 되고, 도 23c에 나타내는 바와 같이, 복수의 제1 소스 패드(2111i~2111l)가, 제1 반도체층 상면 영역(S1c)에, 상면 경계선(600c)에 평행하게 이분할되어 배치되고, 복수의 제2 소스 패드(2121i~2121l)가, 제2 반도체층 상면 영역(S2c)에, 상면 경계선(600c)에 평행하게 이분할되어 배치되어도 되고, 도 23d에 나타내는 바와 같이, 2개의 제1 소스 패드(2111m, 2111n)가, 제1 게이트 패드(119)의 영역을 제외한 제1 반도체층 상면 영역(S1c)의 대략 전면에, 대향하는 변 각각이 상면 경계선(600c)에 직교하도록 이분할되어 배치되고, 2개의 제2 소스 패드(2121m, 2121n)가, 제2 게이트 패드(129)의 영역을 제외한 제2 반도체층 상면 영역(S2c)의 대략 전면에, 대향하는 변 각각이 상면 경계선(600c)에 직교하도록 이분할되어 배치되어도 되고, 도 23e에 나타내는 바와 같이, 반도체 장치(1c)를, 반도체층(40)을 평면에서 봤을 때, 반도체 장치(1c)의 중심을 회전축으로 하여, 90도 회전할 때마다, 제1 소스 패드(2111p)와, 제1 소스 패드(2111q)와, 제2 소스 패드(2121q)와, 제2 소스 패드(2121p)가 겹쳐지며, 또한, 제1 게이트 패드(119)와, 제1 소스 패드(2111o)와, 제2 게이트 패드(129)와, 제2 소스 패드(2121o)가 겹쳐지는 형상이 되도록, 복수의 제1 소스 패드(2111o~2111q)가, 제1 반도체층 상면 영역(S1c)에 배치되고, 복수의 제2 소스 패드(2121o~2121q)가, 제2 반도체층 상면 영역(S2c)에 배치되어도 된다.
(실시 형태 4)
[4-1. 반도체 장치의 구조]
이하, 실시 형태 4에 따른 반도체 장치에 대해서 설명한다. 실시 형태 4에 따른 반도체 장치는, 실시 형태 1에 따른 반도체 장치(1)로부터, 일부의 구성이 변경되어 구성된다. 이 때문에, 여기에서는, 실시 형태 4에 따른 반도체 장치에 대해서, 반도체 장치(1)와 동일한 구성 요소에 대해서는, 이미 설명이 끝난 것으로 하여 같은 부호를 달아 그 상세한 설명을 생략하고, 반도체 장치(1)의 차이점을 중심으로 설명한다.
도 24는, 실시 형태 4에 따른 반도체 장치(1d)의 구조의 일례를 나타내는 평면도이다. 도 25는, 반도체 장치(1d)의 구조의 일례를 나타내는 평면도로서, 반도체 장치(1d)의 상면으로부터, 후술하는 부분(13d)과 후술하는 부분(23d)보다 상면 측의 구조물이 가상적으로 제거되어, 부분(13d)과 부분(23d)이 가상적으로 드러난 상태에 있어서의 평면도이다.
도 24 및 도 25에 나타내는 바와 같이, 반도체 장치(1d)는, 실시 형태 1에 따른 반도체 장치(1)로부터, 제1 반도체층 상면 영역(S1)이 제1 반도체층 상면 영역(S1d)으로 변경되고, 제2 반도체층 상면 영역(S2)이 제2 반도체층 상면 영역(S2d)으로 변경되고, 상면 경계선(600)이 상면 경계선(600d)으로 변경되고, 1 이상의 제1 소스 패드(111)가 1 이상의 제1 소스 패드(3111)(여기에서는, 제1 소스 패드(3111a, 3111b, 3111c, 3111d, 및, 3111e))로 변경되고, 1 이상의 제2 소스 패드(121)가 1 이상의 제2 소스 패드(3121)(여기에서는, 제2 소스 패드(3121a, 3121b, 3121c, 3121d, 및, 3121e))로 변경되고, 부분(13)이 부분(13d)으로 변경되고, 부분(23)이 부분(23d)으로 변경되어 구성된다.
도 24에 나타내는 바와 같이, 반도체층(40)을 평면에서 봤을 때, 제1 반도체층 상면 영역(S1d)과 제2 반도체층 상면 영역(S2d)의 경계선인 상면 경계선(600d)은, 제1 변(201)에 평행한 N-1(N은, 3 이상의 정수. 여기에서는, N은 4)개의 선분과, 제2 변(202)에 평행한 N-2개의 선분이 교호로 접속되어 이루어지며, 또한, 제2 변(202)이 신장되는 방향, 및, 제1 변(201)이 신장되는 방향에 있어서 단조로 변화한다.
제3 꼭짓점(503)과, 상면 경계선(600d)과 제2 변(202)의 교점인 제1 교점(601d)의 거리는, 제2 변(202)의 길이의 1/N 이상이며, 또한, 제1 게이트 패드(119)의 최대 직경보다 길다.
제4 꼭짓점(504)과, 상면 경계선(600d)과 제4 변(204)의 교점인 제2 교점(602d)의 거리는, 제4 변(204)의 길이의 1/N 이상이며, 또한, 제2 게이트 패드(129)의 최대 직경보다 길다.
여기서, 도 24에 나타내는 바와 같이, 제1 반도체층 상면 영역(S1d)과 제2 반도체층 상면 영역(S2d)은, 반도체층(40)을 평면에서 봤을 때 서로 인접하고, 반도체층(40)을 면적으로 이등분하는 한쪽과 다른 쪽이다.
또, 반도체층(40)을 평면에서 봤을 때, 제1 교점(601d)과 제2 교점(602d)을 잇는 제2 가상 직선(92d)과, 제1 가상 직선(91)이 이루는 각 θ2는, 0도 이상 45도 미만이다.
도 24에 나타내는 바와 같이, 1 이상의 제1 소스 패드(3111)는 복수이고, 제1 소스 패드(3111) 각각은, 반도체층(40)을 평면에서 봤을 때, 제2 변(202)에 평행한 방향으로 길이 방향을 갖는 장방형 또는 타원형이며, 제2 변(202)에 평행하게 줄무늬형으로 형성된다. 또, 1 이상의 제2 소스 패드(3121)는 복수이고, 제2 소스 패드(3121) 각각은, 반도체층(40)을 평면에서 봤을 때, 제4 변(204)에 평행한 방향으로 길이 방향을 갖는 장방형 또는 타원형이며, 제4 변(204)에 평행하게 줄무늬형으로 형성된다.
또, 제1 반도체층 상면 영역(S1d)의 형상이, 실시 형태 1에 따른 제1 반도체층 상면 영역(S1)의 형상으로부터 변경된 것, 및, 제2 반도체층 상면 영역(S2d)의 형상이, 실시 형태 1에 따른 제2 반도체층 상면 영역(S2)의 형상으로부터 변경된 것에 따라, 도 25에 나타내는 바와 같이, 부분(13d)의 형상이, 실시 형태 1에 따른 부분(13)의 형상으로부터 변경되고, 부분(23d)의 형상이, 실시 형태 1에 따른 부분(23)의 형상으로부터 변경되어 있다.
[4-2. 반도체 모듈의 구조]
이하, 실시 형태 4에 따른 반도체 모듈에 대해서 설명한다. 실시 형태 4에 따른 반도체 모듈은, 실시 형태 3에 따른 반도체 모듈(5c)로부터, 일부의 구성이 변경되어 구성된다. 이 때문에, 여기에서는, 실시 형태 4에 따른 반도체 모듈에 대해서, 반도체 모듈(5c)과 동일한 구성 요소에 대해서는, 이미 설명이 끝난 것으로 하여 같은 부호를 달아 그 상세한 설명을 생략하고, 반도체 모듈(5c)의 차이점을 중심으로 설명한다.
도 26은, 실시 형태 4에 따른 반도체 모듈(5d)의 구조의 일례를 나타내는 평면도이다.
도 26에 나타내는 바와 같이, 반도체 모듈(5d)은, 실시 형태 3에 따른 반도체 모듈(5c)로부터, 반도체 장치(1c)가 반도체 장치(1d)로 변경되고, 실장 기판(50c)이 실장 기판(50d)으로 변경되어 구성된다. 도 26에 있어서, 반도체 장치(1d)는, 실제로는 시인할 수 없는, 반도체 장치(1d)의 상면의 구조, 및, 실장 기판(50d)의 표면의 구조를 이해하기 쉽게 도시할 수 있도록, 마치 투명한 것처럼 파선으로 나타나 있다.
실장 기판(50d)은, 실장 기판(50)으로부터, 제1 금속 배선(51)이 제1 금속 배선(51d)으로 변경되고, 제2 금속 배선(52)이 제2 금속 배선(52d)으로 변경되어 구성된다.
도 26에 나타내는 바와 같이, 제1 금속 배선(51d)과 제2 금속 배선(52d)은, 클리어런스(54d)를 사이에 두고, 실장 기판(50d)의 길이 방향이 신장되는 방향(도 26 중의 x축 방향)으로 늘어서서 배치된다.
제1 금속 배선(51d)은, 복수의 제1 소스 패드(3111) 전부에 접합된다. 제1 금속 배선(51d)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 복수의 제1 소스 패드(3111) 전부에 접합된다.
제2 금속 배선(52d)은, 복수의 제2 소스 패드(3121) 전부에 접합된다. 제2 금속 배선(52d)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 복수의 제2 소스 패드(3121) 전부에 접합된다.
이 때문에, 도 26에 나타내는 바와 같이, 반도체 장치(1d)는, 클리어런스(54d)를 사이에 두고, 제1 금속 배선(51d)과 제2 금속 배선(52d)을 중개하는 위치에, 페이스 다운 실장되게 된다.
[4-3. 고찰]
상기 구성의 반도체 장치(1d)에 의하면, 도 26에 예시한 바와 같이, 반도체층(40)을 평면에서 봤을 때, 제1 가상 직선(91)이, 실장 기판(50d)의 길이 방향이 신장되는 방향에 직교하는 방향으로 반도체 장치(1d)를 실장 기판의 표면에 페이스 다운 실장함으로써, 실장 기판의 폭을 유효하게 활용하여, 실장 기판의 금속 배선과 반도체 장치(1d)의 소스 패드를 접합시킬 수 있다. 또, 내부 경계선(400)과 상면 경계선(600d)이 반도체층(20)을 평면에서 봤을 때 일치하는 경우, 반도체 장치(1d)에서는, 실시 형태 1이나 2와 같은 형상, 같은 면적의 정방형이어도, 상면 경계선(600d)의 형상과 반도체 장치(1d)의 게이트 패드의 위치에 기인하여, 그 내부를 도통 경로로서 최대한 폭넓게 사용할 수 있는 특징을 구비하고 있다. 즉 실시 형태 4는 대전류를 흐르게 하는데 적합하고, 기판 배선과 반도체 장치(1d)를 포함하는 도통 저항을 저저항화 할 수 있다. 나아가, 반도체 장치(1d)를 도 26과 같이 이용하는 경우, 제1 금속 배선(51d)으로부터 유입되는 전류는 반도체 장치(1d)의 2변으로부터 유입될 수 있고, 또, 제2 금속 배선(52d)으로 유출되는 전류는 반도체 장치(1d)의 2변으로부터 유출될 수 있기 때문에, 대전류를 흐르게 하는데 매우 적합하다.
이 때문에, 실장 기판에 있어서 대전류가 흐르는 전류 경로를, 도통 저항이 저감되도록 설계하는 것이 가능해진다.
이와 같이, 상기 구성의 반도체 장치(1d)에 의하면, 실장되는 실장 기판에 있어서의 전류 경로에 효율적으로 전류를 흐르게 할 수 있는 특징을 갖는 반도체 장치를 제공할 수 있다.
이하, 각 θ2의 바람직한 범위에 대해서 고찰한다. 여기에서는, 반도체 장치(1d)가, 반도체층(40)을 평면에서 봤을 때, 정방형이며, 상면 경계선(600d)과 내부 경계선(400)이 일치하는 경우에 대해서, 고찰한다.
도 27은, 반도체 장치(1d)의 평면도이다.
도 27에 있어서, 제1 제어 영역(71)은, 제1 게이트 패드(119)가 배치되는, 각 변의 길이가 Z가 되는 정방형의 영역이며, 제2 제어 영역(72)은, 제2 게이트 패드(129)가 배치되는, 각 변의 길이가 Z가 되는 정방형의 영역이다.
반도체 모듈(5d)에 있어서, 반도체 장치(1d)의 온 저항을 가능한 한 저감하기 위해서는, 반도체 장치(1d)의 상면에 있어서의, 제2 가상 직선(92) 중, 제1 제어 영역(71) 및 제2 제어 영역(72)을 제외한 부분의 선분인 대향 선분(93)이, 반도체층(40)의 각 변의 길이 X보다 길어지는 것이 바람직하다.
도 27 중의 선분(94)은, 제1 제어 영역(71)의 경계와 제2 제어 영역(72)의 경계를 잇는, 길이가 X가 되는 가상적인 선분이다.
도 27에 나타내는 바와 같이, 대향 선분(93)이 선분(94)보다 길어지기 위해서는, 각 θ2가, 선분(94)이 제1 가상 직선(91)과 이루는 각 θ3보다 커질 필요가 있다.
도 28은, 반도체 장치(1d)의 각 변의 길이 X와, 제어 영역(제1 제어 영역(71) 및 제2 제어 영역(72))의 각 변의 길이 Z의 비율 Z/X(이하, 「비율 Z/X」라고도 칭한다)과, 각 θ2 및 각 θ3의 관계를 나타내는 그래프이다.
도 28에 있어서, 횡축은 Z/X이고, 제1 종축은 각 θ2 및 각 θ3의 각도(경사 각도)이며, 제2 종축은 각 θ2와 각 θ3의 차의 절대값｜θ2-θ3｜의 종축은 각도(경사 각도의 차)이다.
도 28에 나타내는 바와 같이, 비율 Z/X가 커지면, 각 θ2와 각 θ3의 차가 축소되는 것과 더불어, 각 θ2도 각 θ3도 절대값이 커져, 실장 기판의 폭을 유효하게 활용하여, 실장 기판의 금속 배선과 반도체 장치(1d)의 소스 패드를 접합시킨다는 효과가 희박해진다.
발명자들은, 실험, 검토를 반복한 결과, 도 28 중의 비율 Z/X가 0.29보다 작아지는 영역이면, 상기 효과를 나타내는 관점에 있어서 바람직하다는 지견을 얻었다. 이는, 도 28에 있어서 ｜θ2-θ3｜이 2도 미만이 되는 영역이다. 원래 대향 선분(93)이란 상면 경계선(600)이고, 상면 경계선(600)은 실질적으로, 평면에서 봤을 때 유한한 폭을 갖는 경우가 있다. 반도체 장치(1d)의 중심에서부터, 반도체 장치(1d)의 외주와 상면 경계선(600)의 교점까지 가상적으로 선분을 그을 때, 상면 경계선(600)의 유한한 폭만큼 당해 가상 선분에는 2도 정도의 어긋남이 있다. 이것에 기인하여 ｜θ2-θ3｜이 2도 미만이면 실질적으로 대향 선분(93)과 선분(94)의 구별이 어려워지기 때문에, ｜θ2-θ3｜은 2도 이상인 것이 바람직하다. 도 28에 나타내는 바와 같이, 비율 Z/X가 0.29보다 작아지는 영역은, θ2가 0도 이상 22도 이하인 영역이다.
이 때문에, 각 θ2는, 0도 이상 22도 이하인 것이 바람직하다.
또한, 실시 형태 4에 있어서, 1 이상의 제1 소스 패드(3111), 및, 1 이상의 제2 소스 패드(3121)는, 일례로서, 도 24에 도시되는 바와 같이 배치되는 것으로 하여 설명했는데, 1 이상의 제1 소스 패드(3111)가, 제1 반도체층 상면 영역(S1d)에 배치되고, 1 이상의 제2 소스 패드(3121)가 제2 반도체층 상면 영역(S2d)에 배치되면, 반드시 도 24에 도시되는 바와 같이 배치될 필요는 없다.
도 29a, 29b는, 1 이상의 제1 소스 패드(3111)와 1 이상의 제2 소스 패드(3121)의 다른 배치예를 예시하는 평면도이다.
도 29a에 나타내는 바와 같이, 1개의 제1 소스 패드(3111f)가, 제1 게이트 패드(119)의 영역을 제외한 제1 반도체층 상면 영역(S1d)의 대략 전면에 배치되고, 1개의 제2 소스 패드(3121f)가, 제2 게이트 패드(129)의 영역을 제외한 제2 반도체층 상면 영역(S2d)의 대략 전면에 배치되어도 되고, 도 29b에 나타내는 바와 같이, 2개의 제1 소스 패드(3111g, 3111h)가, 제1 게이트 패드(119)의 영역을 제외한 제1 반도체층 상면 영역(S1d)의 대략 전면에, 대향하는 변이 서로 평행해지도록 이분할되어 배치되고, 2개의 제2 소스 패드(3121g, 3121h)가, 제2 게이트 패드(129)의 영역을 제외한 제2 반도체층 상면 영역(S2d)의 대략 전면에, 대향하는 변이 서로 평행해지도록 이분할되어 배치되어도 된다.
(실시 형태 5)
[5-1. 반도체 모듈의 구조]
이하, 실시 형태 5에 따른 반도체 모듈의 구조에 대해서 설명한다.
도 30a는, 실시 형태 5에 따른 반도체 모듈(5ea)의 구조의 일례를 나타내는 평면도이다.
도 30a에 나타내는 바와 같이, 반도체 모듈(5ea)은, 2개의 반도체 장치(1)(이하, 양자를 구별하기 위해, 한쪽을 반도체 장치(1ea), 다른 쪽을 반도체 장치(1eb)라고도 칭한다)와, 표면에 반도체 장치(1ea) 및 반도체 장치(1eb)가 페이스 다운 실장된 실장 기판(50ea)을 구비한다. 도 30a에 있어서, 반도체 장치(1ea) 및 반도체 장치(1eb)는, 실제로는 시인할 수 없는, 반도체 장치(1ea)의 상면의 구조, 반도체 장치(1eb)의 상면의 구조, 및, 실장 기판(50ea)의 표면의 구조를 이해하기 쉽게 도시할 수 있도록, 마치 투명한 것처럼 파선으로 나타나 있다.
도 30a에 나타내는 바와 같이, 반도체 장치(1ea)는, 실장 기판(50ea)을 평면에서 봤을 때, 제1 게이트 패드(119)의 위치가, 실장 기판(50ea)의 길이 방향이 신장되는 방향(도 30a 중의 x축 방향) 중 제1 연신 방향 측에 위치하는 방향으로, 실장 기판(50ea)의 표면에 페이스 다운 실장된다. 그리고, 반도체 장치(1eb)는, 반도체 장치(1ea)에 대해, 실장 기판(50ea)의 길이 방향이 신장되는 방향 중, 제1 연신 방향과 역방향인 제2 연신 방향으로 평행 이동한 위치에서, 반도체 장치(1ea)의 상면 경계선(600)과, 반도체 장치(1eb)의 상면 경계선(600)이 평행이 되는 방향이며, 또한, 제1 게이트 패드(119)의 위치가, 제1 연신 방향 측에 위치하는 방향으로, 실장 기판(50ea)의 표면에 페이스 다운 실장된다.
도 30a에 나타내는 바와 같이, 실장 기판(50ea)은, 실장 기판(50ea)을 평면에서 봤을 때 적어도 반도체 장치(1)를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이다. 실장 기판(50ea)은, 반도체 장치(1ea)의 제1 게이트 패드(119)에 전기적으로 접속되는 제1 도체(여기에서는, 후술하는, 반도체 장치(1ea)의 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(55ea), 또는, 금속 배선(55ea)에 접속되는 도체)를 통과시키는 제1 비아(61ea)와, 반도체 장치(1ea)의 제2 게이트 패드(129)에 전기적으로 접속되는 제2 도체(여기에서는, 후술하는, 반도체 장치(1ea)의 제2 게이트 패드(129)에 전기적으로 접속되는 금속 배선(56ea), 또는, 금속 배선(56ea)에 접속되는 도체)를 통과시키는 제2 비아(62ea)와, 반도체 장치(1eb)의 제1 게이트 패드(119)에 전기적으로 접속되는 제3 도체(여기에서는, 후술하는, 반도체 장치(1eb)의 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(57ea), 또는, 금속 배선(57ea)에 접속되는 도체)를 통과시키는 제3 비아(63ea)와, 반도체 장치(1eb)의 제2 게이트 패드(129)에 전기적으로 접속되는 제4 도체(여기에서는, 후술하는, 반도체 장치(1eb)의 제2 게이트 패드(129)에 전기적으로 접속되는 금속 배선(58ea), 또는, 금속 배선(58ea)에 접속되는 도체)를 통과시키는 제4 비아(64ea)를 구비한다.
실장 기판(50ea)은, 또한, 그 표면에, 제1 금속 배선(51ea)과, 제2 금속 배선(52ea)과, 제3 금속 배선(53ea)과, 금속 배선(55ea)과, 금속 배선(56ea)과, 금속 배선(57ea)과, 금속 배선(58ea)을 갖는다.
제1 금속 배선(51ea)과 제2 금속 배선(52ea)은, 클리어런스(54ea)를 사이에 두고, 실장 기판(50ea)의 길이 방향이 신장되는 방향(도 30a 중의 x축 방향)으로 늘어서서 배치된다.
제2 금속 배선(52ea)과 제3 금속 배선(53ea)은, 클리어런스(54eb)를 사이에 두고, 실장 기판(50ea)의 길이 방향이 신장되는 방향으로 늘어서서 배치된다.
제1 금속 배선(51ea)은, 반도체 장치(1ea)의 1 이상의 제1 소스 패드(111) 전부에 접합된다. 제1 금속 배선(51ea)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1ea)의 1 이상의 제1 소스 패드(111) 전부에 접합된다.
제2 금속 배선(52ea)은, 반도체 장치(1ea)의 1 이상의 제2 소스 패드(121) 전부, 및, 반도체 장치(1eb)의 1 이상의 제1 소스 패드(111) 전부에 접합된다. 제2 금속 배선(52ea)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1ea)의 1 이상의 제2 소스 패드(121) 전부, 및, 반도체 장치(1eb)의 1 이상의 제1 소스 패드(111) 전부에 접합된다.
제3 금속 배선(53ea)은, 반도체 장치(1eb)의 1 이상의 제2 소스 패드(121) 전부에 접합된다. 제3 금속 배선(53ea)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1eb)의 1 이상의 제2 소스 패드(121) 전부에 접합된다.
이 때문에, 도 30a에 나타내는 바와 같이, 반도체 장치(1ea)는, 클리어런스(54ea)를 사이에 두고, 제1 금속 배선(51ea)과 제2 금속 배선(52ea)을 중개하는 위치에, 페이스 다운 실장되고, 반도체 장치(1eb)는, 클리어런스(54eb)를 사이에 두고, 제2 금속 배선(52ea)과 제3 금속 배선(53ea)을 중개하는 위치에, 페이스 다운 실장되게 된다.
금속 배선(55ea)은, 반도체 장치(1ea)의 제1 게이트 패드(119)에 접합된다. 금속 배선(55ea)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1ea)의 제1 게이트 패드(119)에 접합된다.
금속 배선(56ea)은, 반도체 장치(1ea)의 제2 게이트 패드(129)에 접합된다. 금속 배선(56ea)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1ea)의 제2 게이트 패드(129)에 접합된다.
금속 배선(57ea)은, 반도체 장치(1eb)의 제1 게이트 패드(119)에 접합된다. 금속 배선(57ea)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1eb)의 제1 게이트 패드(119)에 접합된다.
금속 배선(58ea)은, 반도체 장치(1eb)의 제2 게이트 패드(129)에 접합된다. 금속 배선(58ea)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1eb)의 제2 게이트 패드(129)에 접합된다.
도 30b는, 실시 형태 5에 따른 반도체 모듈(5eb)의 구조의 일례를 나타내는 평면도이다.
도 30b에 나타내는 바와 같이, 반도체 모듈(5eb)은, 반도체 모듈(5ea)로부터, 2개의 반도체 장치(1)(반도체 장치(1ea) 및 반도체 장치(1eb))가, 2개의 반도체 장치(1a)(이하, 양자를 구별하기 위해, 한쪽을 반도체 장치(1aea), 다른 쪽을 반도체 장치(1aeb)라고도 칭한다)로 변경되고, 실장 기판(50ea)이 실장 기판(50eb)으로 변경되어 구성된다. 도 30b에 있어서, 반도체 장치(1aea) 및 반도체 장치(1aeb)는, 실제로는 시인할 수 없는, 반도체 장치(1aea)의 상면의 구조, 반도체 장치(1aeb)의 상면의 구조, 및, 실장 기판(50eb)의 표면의 구조를 이해하기 쉽게 도시할 수 있도록, 마치 투명한 것처럼 파선으로 나타나 있다.
도 30b에 나타내는 바와 같이, 반도체 장치(1aea)는, 실장 기판(50eb)을 평면에서 봤을 때, 제1 게이트 패드(119)의 위치가, 실장 기판(50eb)의 길이 방향이 신장되는 방향(도 30b 중의 x축 방향) 중 제1 연신 방향 측에 위치하는 방향으로, 실장 기판(50eb)의 표면에 페이스 다운 실장된다. 그리고, 반도체 장치(1aeb)는, 반도체 장치(1aea)에 대해, 실장 기판(50eb)의 길이 방향이 신장되는 방향 중, 제1 연신 방향과 역방향인 제2 연신 방향으로 평행 이동한 위치에서, 반도체 장치(1aea)의 제2 가상 직선(92)과, 반도체 장치(1aeb)의 제2 가상 직선(92)이 평행이 되는 방향이며, 또한, 제1 게이트 패드(119)의 위치가, 제1 연신 방향 측에 위치하는 방향으로, 실장 기판(50eb)의 표면에 페이스 다운 실장된다.
실장 기판(50eb)은, 실장 기판(50ea)으로부터, 제1 금속 배선(51ea)이 제1 금속 배선(51eb)으로 변경되고, 제2 금속 배선(52ea)이 제2 금속 배선(52eb)으로 변경되고, 제3 금속 배선(53ea)이 제3 금속 배선(53eb)으로 변경되어 구성된다.
제1 금속 배선(51eb)과 제2 금속 배선(52eb)은, 클리어런스(54ec)를 사이에 두고, 실장 기판(50eb)의 길이 방향이 신장되는 방향(도 30b 중의 x축 방향)으로 늘어서서 배치된다.
제2 금속 배선(52eb)과 제3 금속 배선(53eb)은, 클리어런스(54ed)를 사이에 두고, 실장 기판(50eb)의 길이 방향이 신장되는 방향으로 늘어서서 배치된다.
제1 금속 배선(51eb)은, 반도체 장치(1aea)의 1 이상의 제1 소스 패드(1111) 전부에 접합된다. 제1 금속 배선(51eb)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1aea)의 1 이상의 제1 소스 패드(1111) 전부에 접합된다.
제2 금속 배선(52eb)은, 반도체 장치(1aea)의 1 이상의 제2 소스 패드(1121) 전부, 및, 반도체 장치(1aeb)의 1 이상의 제1 소스 패드(1111) 전부에 접합된다. 제2 금속 배선(52eb)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1aea)의 1 이상의 제2 소스 패드(1121) 전부, 및, 반도체 장치(1aeb)의 1 이상의 제1 소스 패드(1111) 전부에 접합된다.
제3 금속 배선(53eb)은, 반도체 장치(1aeb)의 1 이상의 제2 소스 패드(1121) 전부에 접합된다. 제3 금속 배선(53eb)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1aeb)의 1 이상의 제2 소스 패드(1121) 전부에 접합된다.
이 때문에, 도 30b에 나타내는 바와 같이, 반도체 장치(1aea)는, 클리어런스(54ec)를 사이에 두고, 제1 금속 배선(51eb)과 제2 금속 배선(52eb)을 중개하는 위치에, 페이스 다운 실장되고, 반도체 장치(1aeb)는, 클리어런스(54ed)를 사이에 두고, 제2 금속 배선(52eb)과 제3 금속 배선(53eb)을 중개하는 위치에, 페이스 다운 실장되게 된다.
도 30c는, 실시 형태 5에 따른 반도체 모듈(5ec)의 구조의 일례를 나타내는 평면도이다.
도 30c에 나타내는 바와 같이, 반도체 모듈(5ec)은, 2개의 반도체 장치(1a)(이하, 양자를 구별하기 위해, 한쪽을 반도체 장치(1aec), 다른 쪽을 반도체 장치(1aed)라고도 칭한다)와, 표면에 반도체 장치(1aec) 및 반도체 장치(1aed)가 페이스 다운 실장된 실장 기판(50ec)을 구비한다. 도 30c에 있어서, 반도체 장치(1aec) 및 반도체 장치(1aed)는, 실제로는 시인할 수 없는, 반도체 장치(1aec)의 상면의 구조, 반도체 장치(1aed)의 상면의 구조, 및, 실장 기판(50ec)의 표면의 구조를 이해하기 쉽게 도시할 수 있도록, 마치 투명한 것처럼 파선으로 나타나 있다.
도 30c에 나타내는 바와 같이, 실장 기판(50ec)은, 실장 기판(50ec)을 평면에서 봤을 때 적어도 반도체 장치(1a)를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이다. 실장 기판(50ec)은, 반도체 장치(1aec)의 제1 게이트 패드(119)에 전기적으로 접속되는 제1 도체(여기에서는, 후술하는, 반도체 장치(1aec)의 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(55ec), 또는, 금속 배선(55ec)에 접속되는 도체)를 통과시키는 제1 비아(61ec)와, 반도체 장치(1aec)의 제2 게이트 패드(129)에 전기적으로 접속되는 제2 도체(여기에서는, 후술하는, 반도체 장치(1aec)의 제2 게이트 패드(129)에 전기적으로 접속되는 금속 배선(56ec), 또는, 금속 배선(56ec)에 접속되는 도체)를 통과시키는 제2 비아(62ec)와, 반도체 장치(1aed)의 제1 게이트 패드(119)에 전기적으로 접속되는 제3 도체(여기에서는, 후술하는, 반도체 장치(1aed)의 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(57ec), 또는, 금속 배선(57ec)에 접속되는 도체)를 통과시키는 제3 비아(63ec)와, 반도체 장치(1aed)의 제2 게이트 패드(129)에 전기적으로 접속되는 제4 도체(여기에서는, 후술하는, 반도체 장치(1aed)의 제2 게이트 패드(129)에 전기적으로 접속되는 금속 배선(58ec), 또는, 금속 배선(58ec)에 접속되는 도체)를 통과시키는 제4 비아(64ec)를 구비한다.
실장 기판(50ec)은, 또한, 그 표면에, 제1 금속 배선(51ec)과, 제2 금속 배선(52ec)과, 제3 금속 배선(53ec)과, 금속 배선(55ec)과, 금속 배선(56ec)과, 금속 배선(57ec)과, 금속 배선(58ec)을 갖는다.
도 30c에 나타내는 바와 같이, 제1 금속 배선(51ec)과 제2 금속 배선(52ec)은, 클리어런스(54ee)를 사이에 두고, 실장 기판(50ec)의 길이 방향이 신장되는 방향(도 30c 중의 x축 방향)으로 늘어서서 배치된다.
제2 금속 배선(52ec)과 제3 금속 배선(53ec)은, 클리어런스(54ef)를 사이에 두고, 실장 기판(50ec)의 길이 방향이 신장되는 방향으로 늘어서서 배치된다.
제1 금속 배선(51ec)은, 반도체 장치(1aec)의 1 이상의 제1 소스 패드(1111) 전부에 접합된다. 제1 금속 배선(51ec)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1aec)의 1 이상의 제1 소스 패드(1111) 전부에 접합된다.
제2 금속 배선(52ec)은, 반도체 장치(1aec)의 1 이상의 제2 소스 패드(1121) 전부, 및, 반도체 장치(1aed)의 1 이상의 제1 소스 패드(1111) 전부에 접합된다. 제2 금속 배선(52ec)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1aec)의 1 이상의 제2 소스 패드(1121) 전부, 및, 반도체 장치(1aed)의 1 이상의 제1 소스 패드(1111) 전부에 접합된다.
제3 금속 배선(53ec)은, 반도체 장치(1aed)의 1 이상의 제2 소스 패드(1121) 전부에 접합된다. 제3 금속 배선(53ec)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1aed)의 1 이상의 제2 소스 패드(1121) 전부에 접합된다.
이 때문에, 도 30c에 나타내는 바와 같이, 반도체 장치(1aec)는, 클리어런스(54ee)를 사이에 두고, 제1 금속 배선(51ec)과 제2 금속 배선(52ec)을 중개하는 위치에, 페이스 다운 실장되고, 반도체 장치(1aed)는, 클리어런스(54ef)를 사이에 두고, 제2 금속 배선(52ec)과 제3 금속 배선(53ec)을 중개하는 위치에, 페이스 다운 실장되게 된다.
금속 배선(55ec)은, 반도체 장치(1aec)의 제1 게이트 패드(119)에 접합된다. 금속 배선(55ec)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1aec)의 제1 게이트 패드(119)에 접합된다.
금속 배선(56ec)은, 반도체 장치(1aec)의 제2 게이트 패드(129)에 접합된다. 금속 배선(56ec)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1aec)의 제2 게이트 패드(129)에 접합된다.
금속 배선(57ec)은, 반도체 장치(1aed)의 제1 게이트 패드(119)에 접합된다. 금속 배선(57ec)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1aed)의 제1 게이트 패드(119)에 접합된다.
금속 배선(58ec)은, 반도체 장치(1aed)의 제2 게이트 패드(129)에 접합된다. 금속 배선(58ec)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1aed)의 제2 게이트 패드(129)에 접합된다.
도 30d는, 실시 형태 5에 따른 반도체 모듈(5ed)의 구조의 일례를 나타내는 평면도이다.
도 30d에 나타내는 바와 같이, 반도체 모듈(5ed)은, 2개의 반도체 장치(1c)(이하, 양자를 구별하기 위해, 한쪽을 반도체 장치(1cea), 다른 쪽을 반도체 장치(1ceb)라고도 칭한다)와, 표면에 반도체 장치(1cea) 및 반도체 장치(1ceb)가 페이스 다운 실장된 실장 기판(50ed)을 구비한다. 도 30d에 있어서, 반도체 장치(1cea) 및 반도체 장치(1ceb)는, 실제로는 시인할 수 없는, 반도체 장치(1cea)의 상면의 구조, 반도체 장치(1ceb)의 상면의 구조, 및, 실장 기판(50ed)의 표면의 구조를 이해하기 쉽게 도시할 수 있도록, 마치 투명한 것처럼 파선으로 나타나 있다.
도 30d에 나타내는 바와 같이, 실장 기판(50ed)은, 실장 기판(50ed)을 평면에서 봤을 때 적어도 반도체 장치(1c)를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이다. 실장 기판(50ed)은, 반도체 장치(1cea)의 제1 게이트 패드(119)에 전기적으로 접속되는 제1 도체(여기에서는, 후술하는, 반도체 장치(1cea)의 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(55ed), 또는, 금속 배선(55ed)에 접속되는 도체)를 통과시키는 제1 비아(61ed)와, 반도체 장치(1cea)의 제2 게이트 패드(129)에 전기적으로 접속되는 제2 도체(여기에서는, 후술하는, 반도체 장치(1cea)의 제2 게이트 패드(129)에 전기적으로 접속되는 금속 배선(56ed), 또는, 금속 배선(56ed)에 접속되는 도체)를 통과시키는 제2 비아(62ed)와, 반도체 장치(1ceb)의 제1 게이트 패드(119)에 전기적으로 접속되는 제3 도체(여기에서는, 후술하는, 반도체 장치(1ceb)의 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(57ed), 또는, 금속 배선(57ed)에 접속되는 도체)를 통과시키는 제3 비아(63ed)와, 반도체 장치(1ceb)의 제2 게이트 패드(129)에 전기적으로 접속되는 제4 도체(여기에서는, 후술하는, 반도체 장치(1ceb)의 제2 게이트 패드(129)에 전기적으로 접속되는 금속 배선(58ed), 또는, 금속 배선(58ed)에 접속되는 도체)를 통과시키는 제4 비아(64ed)를 구비한다.
실장 기판(50ed)은, 또한, 그 표면에, 제1 금속 배선(51ed)과, 제2 금속 배선(52ed)과, 제3 금속 배선(53ed)과, 금속 배선(55ed)과, 금속 배선(56ed)과, 금속 배선(57ed)과, 금속 배선(58ed)을 갖는다.
도 30d에 나타내는 바와 같이, 제1 금속 배선(51ed)과 제2 금속 배선(52ed)은, 클리어런스(54eg)를 사이에 두고, 실장 기판(50ed)의 길이 방향이 신장되는 방향(도 30d 중의 x축 방향)으로 늘어서서 배치된다.
제2 금속 배선(52ed)과 제3 금속 배선(53ed)은, 클리어런스(54eh)를 사이에 두고, 실장 기판(50ed)의 길이 방향이 신장되는 방향으로 늘어서서 배치된다.
제1 금속 배선(51ed)은, 반도체 장치(1cea)의 1 이상의 제1 소스 패드(2111) 전부에 접합된다. 제1 금속 배선(51ed)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1cea)의 1 이상의 제1 소스 패드(2111) 전부에 접합된다.
제2 금속 배선(52ed)은, 반도체 장치(1cea)의 1 이상의 제2 소스 패드(2121) 전부, 및, 반도체 장치(1ceb)의 1 이상의 제1 소스 패드(2111) 전부에 접합된다. 제2 금속 배선(52ed)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1cea)의 1 이상의 제2 소스 패드(2121) 전부, 및, 반도체 장치(1ceb)의 1 이상의 제1 소스 패드(2111) 전부에 접합된다.
제3 금속 배선(53ed)은, 반도체 장치(1ceb)의 1 이상의 제2 소스 패드(2121) 전부에 접합된다. 제3 금속 배선(53ed)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1ceb)의 1 이상의 제2 소스 패드(2121) 전부에 접합된다.
이 때문에, 도 30d에 나타내는 바와 같이, 반도체 장치(1cea)는, 클리어런스(54eg)를 사이에 두고, 제1 금속 배선(51ed)과 제2 금속 배선(52ed)을 중개하는 위치에, 페이스 다운 실장되고, 반도체 장치(1ceb)는, 클리어런스(54eh)를 사이에 두고, 제2 금속 배선(52ed)과 제3 금속 배선(53ed)을 중개하는 위치에, 페이스 다운 실장되게 된다.
금속 배선(55ed)은, 반도체 장치(1cea)의 제1 게이트 패드(119)에 접합된다. 금속 배선(55ed)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1cea)의 제1 게이트 패드(119)에 접합된다.
제1 비아(61ed)는, 클리어런스(54eg) 내에 배치된다. 또, 반도체 장치(1cea)의 제1 게이트 패드(119)도, 클리어런스(54eg) 내에 배치된다. 이 때문에, 금속 배선(55ed)도, 클리어런스(54eg) 내에 배치된다.
금속 배선(56ed)은, 반도체 장치(1cea)의 제2 게이트 패드(129)에 접합된다. 금속 배선(56ed)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1cea)의 제2 게이트 패드(129)에 접합된다.
제2 비아(62ed)는, 클리어런스(54eg) 내에 배치된다. 또, 반도체 장치(1cea)의 제2 게이트 패드(129)도, 클리어런스(54eg) 내에 배치된다. 이 때문에, 금속 배선(56ed)도, 클리어런스(54eg) 내에 배치된다.
금속 배선(57ed)은, 반도체 장치(1ceb)의 제1 게이트 패드(119)에 접합된다. 금속 배선(57ed)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1ceb)의 제1 게이트 패드(119)에 접합된다.
제3 비아(63ed)는, 클리어런스(54eh) 내에 배치된다. 또, 반도체 장치(1ceb)의 제1 게이트 패드(119)도, 클리어런스(54eh) 내에 배치된다. 이 때문에, 금속 배선(57ed)도, 클리어런스(54eh) 내에 배치된다.
금속 배선(58ed)은, 반도체 장치(1ceb)의 제2 게이트 패드(129)에 접합된다. 금속 배선(58ed)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1ceb)의 제2 게이트 패드(129)에 접합된다.
제4 비아(64ed)는, 클리어런스(54eh) 내에 배치된다. 또, 반도체 장치(1ceb)의 제2 게이트 패드(129)도, 클리어런스(54eh) 내에 배치된다. 이 때문에, 금속 배선(58ed)도, 클리어런스(54eh) 내에 배치된다.
도 30e는, 실시 형태 5에 따른 반도체 모듈(5ee)의 구조의 일례를 나타내는 평면도이다.
도 30e에 나타내는 바와 같이, 반도체 모듈(5ee)은, 반도체 모듈(5ed)로부터, 2개의 반도체 장치(1c)(반도체 장치(1cea) 및 반도체 장치(1ceb))가, 2개의 반도체 장치(1d)(이하, 양자를 구별하기 위해, 한쪽을 반도체 장치(1dea), 다른 쪽을 반도체 장치(1deb)라고도 칭한다)로 변경되고, 실장 기판(50ed)이 실장 기판(50ee)으로 변경되어 구성된다. 도 30e에 있어서, 반도체 장치(1dea) 및 반도체 장치(1deb)는, 실제로는 시인할 수 없는, 반도체 장치(1dea)의 상면의 구조, 반도체 장치(1deb)의 상면의 구조, 및, 실장 기판(50ee)의 표면의 구조를 이해하기 쉽게 도시할 수 있도록, 마치 투명한 것처럼 파선으로 나타나 있다.
실장 기판(50ee)은, 실장 기판(50ed)으로부터, 제1 금속 배선(51ed)이 제1 금속 배선(51ee)으로 변경되고, 제2 금속 배선(52ed)이 제2 금속 배선(52ee)으로 변경되고, 제3 금속 배선(53ed)이 제3 금속 배선(53ee)으로 변경되어 구성된다.
제1 금속 배선(51ee)과 제2 금속 배선(52ee)은, 클리어런스(54ei)를 사이에 두고, 실장 기판(50ee)의 길이 방향이 신장되는 방향(도 30e 중의 x축 방향)으로 늘어서서 배치된다.
제2 금속 배선(52ee)과 제3 금속 배선(53ee)은, 클리어런스(54ej)를 사이에 두고, 실장 기판(50ee)의 길이 방향이 신장되는 방향으로 늘어서서 배치된다.
제1 금속 배선(51ee)은, 반도체 장치(1dea)의 1 이상의 제1 소스 패드(3111) 전부에 접합된다. 제1 금속 배선(51ee)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1dea)의 1 이상의 제1 소스 패드(3111) 전부에 접합된다.
제2 금속 배선(52ee)은, 반도체 장치(1dea)의 1 이상의 제2 소스 패드(3121) 전부, 및, 반도체 장치(1deb)의 1 이상의 제1 소스 패드(3111) 전부에 접합된다. 제2 금속 배선(52ee)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1dea)의 1 이상의 제2 소스 패드(3121) 전부, 및, 반도체 장치(1deb)의 1 이상의 제1 소스 패드(3111) 전부에 접합된다.
제3 금속 배선(53ee)은, 반도체 장치(1deb)의 1 이상의 제2 소스 패드(3121) 전부에 접합된다. 제3 금속 배선(53ee)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1deb)의 1 이상의 제2 소스 패드(3121) 전부에 접합된다.
이 때문에, 도 30e에 나타내는 바와 같이, 반도체 장치(1dea)는, 클리어런스(54ei)를 사이에 두고, 제1 금속 배선(51ee)과 제2 금속 배선(52ee)을 중개하는 위치에, 페이스 다운 실장되고, 반도체 장치(1deb)는, 클리어런스(54ej)를 사이에 두고, 제2 금속 배선(52ee)과 제3 금속 배선(53ee)을 중개하는 위치에, 페이스 다운 실장되게 된다.
[5-2. 고찰]
상기 구성의 반도체 모듈(5ea)~반도체 모듈(5ee)에 의하면, 제1 금속 배선(제1 금속 배선(51ea)~제1 금속 배선(51ee))으로부터 제2 금속 배선(제2 금속 배선(52ea)~제2 금속 배선(52ee))을 지나 제3 금속 배선(제3 금속 배선(53ea)~제3 금속 배선(53ee))으로 흐르는 전류의 전류 경로를 직선형으로 할 수 있다. 또, 제1 비아(61ea, 61ec, 61ed), 제2 비아(62ea, 62ec, 62ed), 제3 비아(63ea, 63ec, 63ed), 제4 비아(64ea, 64ec, 64ed)를, 실장 기판의 단부에 가까이 붙여서 설치할 수 있으므로, 실장 기판과 반도체 장치를 흐르는 주전류의 전류 경로를 방해할 일이 없다.
이 때문에, 실장 기판에 있어서 주전류가 흐르는 전류 경로를, 도통 저항이 저감되도록 설계하는 것이 가능해진다.
이와 같이, 상기 구성의 반도체 모듈(5ea)~반도체 모듈(5ee)에 의하면, 실장 기판에 있어서의 전류 경로에 효율적으로 전류를 흐르게 할 수 있는 특징을 갖는 반도체 모듈을 제공할 수 있다.
(실시 형태 6)
[6-1. 반도체 모듈의 구조]
이하, 실시 형태 6에 따른 반도체 모듈의 구조에 대해서 설명한다.
도 31a는, 실시 형태 6에 따른 반도체 모듈(5fa)의 구조의 일례를 나타내는 평면도이다.
도 31a에 나타내는 바와 같이, 반도체 모듈(5fa)은, 2개의 반도체 장치(1)(이하, 양자를 구별하기 위해, 한쪽을 반도체 장치(1fa), 다른 쪽을 반도체 장치(1fb)라고도 칭한다)와, 표면에 반도체 장치(1fa) 및 반도체 장치(1fb)가 페이스 다운 실장된 실장 기판(50fa)을 구비한다. 도 31a에 있어서, 반도체 장치(1fa) 및 반도체 장치(1fb)는, 실제로는 시인할 수 없는, 반도체 장치(1fa)의 상면의 구조, 반도체 장치(1fb)의 상면의 구조, 및, 실장 기판(50fa)의 표면의 구조를 이해하기 쉽게 도시할 수 있도록, 마치 투명한 것처럼 파선으로 나타나 있다.
도 31a에 나타내는 바와 같이, 반도체 장치(1fa)는, 실장 기판(50fa)을 평면에서 봤을 때, 제1 게이트 패드(119)의 위치가, 실장 기판(50fa)의 길이 방향이 신장되는 방향(도 31a 중의 x축 방향) 중 제1 연신 방향 측에 위치하는 방향으로, 실장 기판(50fa)의 표면에 페이스 다운 실장된다. 그리고, 반도체 장치(1fb)는, 반도체 장치(1fa)에 대해, 실장 기판(50fa)의 길이 방향이 신장되는 방향과 직교하는 방향으로 평행 이동한 위치에서, 반도체 장치(1fa)의 상면 경계선(600)과, 반도체 장치(1fb)의 상면 경계선(600)이 직각이 되는 방향이며, 또한, 제1 게이트 패드(119)의 위치가, 제1 연신 방향 측에 위치하는 방향으로, 실장 기판(50fa)의 표면에 페이스 다운 실장된다.
도 31a에 나타내는 바와 같이, 실장 기판(50fa)은, 실장 기판(50fa)을 평면에서 봤을 때 적어도 반도체 장치(1)를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이다. 실장 기판(50fa)은, 반도체 장치(1fa)의 제1 게이트 패드(119)에 전기적으로 접속되는 제1 도체(여기에서는, 후술하는, 반도체 장치(1fa)의 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(55fa), 또는, 금속 배선(55fa)에 접속되는 도체)를 통과시키는 제1 비아(61fa)와, 반도체 장치(1fa)의 제2 게이트 패드(129), 및, 반도체 장치(1fb)의 제2 게이트 패드(129)에 전기적으로 접속되는 제2 도체(여기에서는, 후술하는, 반도체 장치(1fa)의 제2 게이트 패드(129) 및 반도체 장치(1fb)의 제2 게이트 패드(129)에 전기적으로 접속되는 금속 배선(56fa), 또는, 금속 배선(56fa)에 접속되는 도체)를 통과시키는 제2 비아(62fa)와, 반도체 장치(1fb)의 제1 게이트 패드(119)에 전기적으로 접속되는 제3 도체(여기에서는, 후술하는, 반도체 장치(1fb)의 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(57fa), 또는, 금속 배선(57fa)에 접속되는 도체)를 통과시키는 제3 비아(63fa)를 구비한다.
실장 기판(50fa)은, 또한, 그 표면에, 제1 금속 배선(51fa)과, 제2 금속 배선(52fa)과, 금속 배선(55fa)과, 금속 배선(56fa)과, 금속 배선(57fa)을 갖는다.
제1 금속 배선(51fa)과 제2 금속 배선(52fa)은, 클리어런스(54fa)를 사이에 두고, 실장 기판(50fa)의 길이 방향이 신장되는 방향(도 31a 중의 x축 방향)으로 늘어서서 배치된다.
제1 금속 배선(51fa)은, 반도체 장치(1fa)의 1 이상의 제1 소스 패드(111) 전부, 및, 반도체 장치(1fb)의 1 이상의 제1 소스 패드(111) 전부에 접합된다. 제1 금속 배선(51fa)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1fa)의 1 이상의 제1 소스 패드(111) 전부, 및, 반도체 장치(1fb)의 1 이상의 제1 소스 패드(111) 전부에 접합된다.
제2 금속 배선(52fa)은, 반도체 장치(1fa)의 1 이상의 제2 소스 패드(121) 전부, 및, 반도체 장치(1fb)의 1 이상의 제2 소스 패드(121) 전부에 접합된다. 제2 금속 배선(52fa)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1fa)의 1 이상의 제2 소스 패드(121) 전부, 및, 반도체 장치(1fb)의 1 이상의 제2 소스 패드(121) 전부에 접합된다.
이 때문에, 도 31a에 나타내는 바와 같이, 반도체 장치(1fa) 및 반도체 장치(1fb)는, 클리어런스(54fa)를 사이에 두고, 제1 금속 배선(51fa)과 제2 금속 배선(52fa)을 중개하는 위치에, 페이스 다운 실장되게 된다.
금속 배선(55fa)은, 반도체 장치(1fa)의 제1 게이트 패드(119)에 접합된다. 금속 배선(55fa)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1fa)의 제1 게이트 패드(119)에 접합된다.
금속 배선(56fa)은, 반도체 장치(1fa)의 제2 게이트 패드(129), 및, 반도체 장치(1fb)의 제2 게이트 패드(129)에 접합된다. 금속 배선(56fa)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1fa)의 제2 게이트 패드(129), 및, 반도체 장치(1fb)의 제2 게이트 패드(129)에 접합된다.
금속 배선(57fa)은, 반도체 장치(1fb)의 제1 게이트 패드(119)에 접합된다. 금속 배선(57fa)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1fb)의 제1 게이트 패드(119)에 접합된다.
도 31b는, 실시 형태 6에 따른 반도체 모듈(5fb)의 구조의 일례를 나타내는 평면도이다.
도 31b에 나타내는 바와 같이, 반도체 모듈(5fb)은, 2개의 반도체 장치(1)(이하, 양자를 구별하기 위해, 한쪽을 반도체 장치(1fc), 다른 쪽을 반도체 장치(1fd)라고도 칭한다)와, 표면에 반도체 장치(1fc) 및 반도체 장치(1fd)가 페이스 다운 실장된 실장 기판(50fb)을 구비한다. 도 31b에 있어서, 반도체 장치(1fc) 및 반도체 장치(1fd)는, 실제로는 시인할 수 없는, 반도체 장치(1fc)의 상면의 구조, 반도체 장치(1fd)의 상면의 구조, 및, 실장 기판(50fb)의 표면의 구조를 이해하기 쉽게 도시할 수 있도록, 마치 투명한 것처럼 파선으로 나타나 있다.
도 31b에 나타내는 바와 같이, 반도체 장치(1fc)는, 실장 기판(50fb)을 평면에서 봤을 때, 제1 게이트 패드(119)의 위치가, 실장 기판(50fb)의 길이 방향이 신장되는 방향(도 31b 중의 x축 방향) 중 제1 연신 방향 측에 위치하는 방향으로, 실장 기판(50fb)의 표면에 페이스 다운 실장된다. 그리고, 반도체 장치(1fd)는, 반도체 장치(1fc)에 대해, 반도체 장치(1fc)의 상면 경계선(600)이 신장되는 방향으로 대략 평행 이동한 위치에서, 반도체 장치(1fc)의 상면 경계선(600)과, 반도체 장치(1fd)의 상면 경계선(600)이 동일 직선상에 있으며, 또한, 제1 게이트 패드(119)의 위치가, 제1 연신 방향 측에 위치하는 방향으로, 실장 기판(50fb)의 표면에 페이스 다운 실장된다.
도 31b에 나타내는 바와 같이, 실장 기판(50fb)은, 실장 기판(50fb)을 평면에서 봤을 때 적어도 반도체 장치(1)를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이다. 실장 기판(50fb)은, 반도체 장치(1fc)의 제1 게이트 패드(119)에 전기적으로 접속되는 제1 도체(여기에서는, 후술하는, 반도체 장치(1fc)의 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(55fb), 또는, 금속 배선(55fb)에 접속되는 도체)를 통과시키는 제1 비아(61fb)와, 반도체 장치(1fc)의 제2 게이트 패드(129)에 전기적으로 접속되는 제2 도체(여기에서는, 후술하는, 반도체 장치(1fc)의 제2 게이트 패드(129)에 전기적으로 접속되는 금속 배선(56fb), 또는, 금속 배선(56fb)에 접속되는 도체)를 통과시키는 제2 비아(62fb)와, 반도체 장치(1fd)의 제1 게이트 패드(119)에 전기적으로 접속되는 제3 도체(여기에서는, 후술하는, 반도체 장치(1fd)의 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(57fb), 또는, 금속 배선(57fb)에 접속되는 도체)를 통과시키는 제3 비아(63fb)와, 반도체 장치(1fd)의 제2 게이트 패드(129)에 전기적으로 접속되는 제4 도체(여기에서는, 후술하는, 반도체 장치(1fd)의 제2 게이트 패드(129)에 전기적으로 접속되는 금속 배선(58fb), 또는, 금속 배선(58fb)에 접속되는 도체)를 통과시키는 제4 비아(64fb)를 구비한다.
실장 기판(50fb)은, 또한, 그 표면에, 제1 금속 배선(51fb)과, 제2 금속 배선(52fb)과, 금속 배선(55fb)과, 금속 배선(56fb)과, 금속 배선(57fb)과, 금속 배선(58fb)을 갖는다.
제1 금속 배선(51fb)과 제2 금속 배선(52fb)은, 클리어런스(54fb)를 사이에 두고, 실장 기판(50fb)의 길이 방향이 신장되는 방향(도 31b 중의 x축 방향)으로 늘어서서 배치된다.
제1 금속 배선(51fb)은, 반도체 장치(1fc)의 1 이상의 제1 소스 패드(111) 전부, 및, 반도체 장치(1fd)의 1 이상의 제1 소스 패드(111) 전부에 접합된다. 제1 금속 배선(51fb)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1fc)의 1 이상의 제1 소스 패드(111) 전부, 및, 반도체 장치(1fd)의 1 이상의 제1 소스 패드(111) 전부에 접합된다.
제2 금속 배선(52fb)은, 반도체 장치(1fc)의 1 이상의 제2 소스 패드(121) 전부, 및, 반도체 장치(1fd)의 1 이상의 제2 소스 패드(121) 전부에 접합된다. 제2 금속 배선(52fb)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1fc)의 1 이상의 제2 소스 패드(121) 전부, 및, 반도체 장치(1fd)의 1 이상의 제2 소스 패드(121) 전부에 접합된다.
이 때문에, 도 31b에 나타내는 바와 같이, 반도체 장치(1fc) 및 반도체 장치(1fd)는, 클리어런스(54fb)를 사이에 두고, 제1 금속 배선(51fb)과 제2 금속 배선(52fb)을 중개하는 위치에, 페이스 다운 실장되게 된다.
금속 배선(55fb)은, 반도체 장치(1fc)의 제1 게이트 패드(119)에 접합된다. 금속 배선(55fb)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1fc)의 제1 게이트 패드(119)에 접합된다.
금속 배선(56fb)은, 반도체 장치(1fc)의 제2 게이트 패드(129)에 접속된다. 금속 배선(56fb)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1fc)의 제2 게이트 패드(129)에 접합된다.
금속 배선(57fb)은, 반도체 장치(1fd)의 제1 게이트 패드(119)에 접합된다. 금속 배선(57fb)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1fd)의 제1 게이트 패드(119)에 접합된다.
금속 배선(58fb)은, 반도체 장치(1fd)의 제2 게이트 패드(129)에 접속된다. 금속 배선(58fb)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1fd)의 제2 게이트 패드(129)에 접합된다.
도 31c는, 실시 형태 6에 따른 반도체 모듈(5fc)의 구조의 일례를 나타내는 평면도이다.
도 31c에 나타내는 바와 같이, 반도체 모듈(5fc)은, 반도체 모듈(5fa)로부터, 2개의 반도체 장치(1)(반도체 장치(1fa) 및 반도체 장치(1fb))가, 2개의 반도체 장치(1a)(이하, 양자를 구별하기 위해, 한쪽을 반도체 장치(1afa), 다른 쪽을 반도체 장치(1afb)라고도 칭한다)로 변경되고, 실장 기판(50fa)이 실장 기판(50fc)으로 변경되어 구성된다. 도 31c에 있어서, 반도체 장치(1afa) 및 반도체 장치(1afb)는, 실제로는 시인할 수 없는, 반도체 장치(1afa)의 상면의 구조, 반도체 장치(1afb)의 상면의 구조, 및, 실장 기판(50fc)의 표면의 구조를 이해하기 쉽게 도시할 수 있도록, 마치 투명한 것처럼 파선으로 나타나 있다.
도 31c에 나타내는 바와 같이, 반도체 장치(1afa)는, 실장 기판(50fc)을 평면에서 봤을 때, 제1 게이트 패드(119)의 위치가, 실장 기판(50fc)의 길이 방향이 신장되는 방향(도 31c 중의 x축 방향) 중 제1 연신 방향 측에 위치하는 방향으로, 실장 기판(50fc)의 표면에 페이스 다운 실장된다. 그리고, 반도체 장치(1afb)는, 반도체 장치(1afa)에 대해, 실장 기판(50fc)의 길이 방향이 신장되는 방향과 직교하는 방향으로 평행 이동한 위치에서, 반도체 장치(1afa)의 제2 가상 직선(92)과, 반도체 장치(1afb)의 제2 가상 직선(92)이 직각이 되는 방향이며, 또한, 제1 게이트 패드(119)의 위치가, 제1 연신 방향 측에 위치하는 방향으로, 실장 기판(50fc)의 표면에 페이스 다운 실장된다.
실장 기판(50fc)은, 실장 기판(50fa)으로부터, 제1 금속 배선(51fa)이 제1 금속 배선(51fc)으로 변경되고, 제2 금속 배선(52fa)이 제2 금속 배선(52fc)으로 변경되어 구성된다.
제1 금속 배선(51fc)과 제2 금속 배선(52fc)은, 클리어런스(54fc)를 사이에 두고, 실장 기판(50fc)의 길이 방향이 신장되는 방향(도 30b 중의 x축 방향)으로 늘어서서 배치된다.
제1 금속 배선(51fc)은, 반도체 장치(1afa)의 1 이상의 제1 소스 패드(1111) 전부, 및, 반도체 장치(1afb)의 1 이상의 제1 소스 패드(1111) 전부에 접합된다. 제1 금속 배선(51fc)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1afa)의 1 이상의 제1 소스 패드(1111) 전부, 및, 반도체 장치(1afb)의 1 이상의 소스 패드(1111) 전부에 접합된다.
제2 금속 배선(52fc)은, 반도체 장치(1afa)의 1 이상의 제2 소스 패드(1121) 전부, 및, 반도체 장치(1afb)의 1 이상의 제2 소스 패드(1121) 전부에 접합된다. 제2 금속 배선(52fc)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1afa)의 1 이상의 제2 소스 패드(1121) 전부, 및, 반도체 장치(1afb)의 1 이상의 제2 소스 패드(1121) 전부에 접합된다.
이 때문에, 도 31c에 나타내는 바와 같이, 반도체 장치(1afa) 및 반도체 장치(1afb)는, 클리어런스(54fc)를 사이에 두고, 제1 금속 배선(51fc)과 제2 금속 배선(52fc)을 중개하는 위치에, 페이스 다운 실장되게 된다.
도 31d는, 실시 형태 6에 따른 반도체 모듈(5fd)의 구조의 일례를 나타내는 평면도이다.
도 31d에 나타내는 바와 같이, 반도체 모듈(5fd)은, 2개의 반도체 장치(1a)(이하, 양자를 구별하기 위해, 한쪽을 반도체 장치(1afc), 다른 쪽을 반도체 장치(1afd)라고도 칭한다)와, 표면에 반도체 장치(1afc) 및 반도체 장치(1afd)가 페이스 다운 실장된 실장 기판(50fd)을 구비한다. 도 31d에 있어서, 반도체 장치(1afc) 및 반도체 장치(1afd)는, 실제로는 시인할 수 없는, 반도체 장치(1afc)의 상면의 구조, 반도체 장치(1afd)의 상면의 구조, 및, 실장 기판(50fd)의 표면의 구조를 이해하기 쉽게 도시할 수 있도록, 마치 투명한 것처럼 파선으로 나타나 있다.
도 31d에 나타내는 바와 같이, 반도체 장치(1afc)는, 실장 기판(50fd)을 평면에서 봤을 때, 제1 게이트 패드(119)의 위치가, 실장 기판(50fd)의 길이 방향이 신장되는 방향(도 31d 중의 x축 방향) 중 제1 연신 방향 측에 위치하는 방향으로, 실장 기판(50fd)의 표면에 페이스 다운 실장된다. 그리고, 반도체 장치(1afd)는, 반도체 장치(1afc)에 대해, 반도체 장치(1afc)의 제2 가상 직선(92)이 신장되는 방향으로 대략 평행 이동한 위치에서, 반도체 장치(1afc)의 제2 가상 직선(92)과, 반도체 장치(1afd)의 제2 가상 직선(92)이 평행이 되는 방향이며, 또한, 제1 게이트 패드(119)의 위치가, 제1 연신 방향 측에 위치하는 방향으로, 실장 기판(50fd)의 표면에 페이스 다운 실장된다.
도 31d에 나타내는 바와 같이, 실장 기판(50fd)은, 실장 기판(50fd)을 평면에서 봤을 때 적어도 반도체 장치(1a)를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이다. 실장 기판(50fd)은, 반도체 장치(1afc)의 제1 게이트 패드(119)에 전기적으로 접속되는 제1 도체(여기에서는, 후술하는, 반도체 장치(1afc)의 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(55fd), 또는, 금속 배선(55fd)에 접속되는 도체)를 통과시키는 제1 비아(61fd)와, 반도체 장치(1afc)의 제2 게이트 패드(129)에 전기적으로 접속되는 제2 도체(여기에서는, 후술하는, 반도체 장치(1afc)의 제2 게이트 패드(129)에 전기적으로 접속되는 금속 배선(56fd), 또는, 금속 배선(56fd)에 접속되는 도체)를 통과시키는 제2 비아(62fd)와, 반도체 장치(1afd)의 제1 게이트 패드(119)에 전기적으로 접속되는 제3 도체(여기에서는, 후술하는, 반도체 장치(1afd)의 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(57fd), 또는, 금속 배선(57fd)에 접속되는 도체)를 통과시키는 제3 비아(63fd)와, 반도체 장치(1afd)의 제2 게이트 패드(129)에 전기적으로 접속되는 제4 도체(여기에서는, 후술하는, 반도체 장치(1afd)의 제2 게이트 패드(129)에 전기적으로 접속되는 금속 배선(58fd), 또는, 금속 배선(58fd)에 접속되는 도체)를 통과시키는 제4 비아(64fd)를 구비한다.
실장 기판(50fd)은, 또한, 그 표면에, 제1 금속 배선(51fd)과, 제2 금속 배선(52fd)과, 금속 배선(55fd)과, 금속 배선(56fd)과, 금속 배선(57fd)과, 금속 배선(58fd)을 갖는다.
제1 금속 배선(51fd)과 제2 금속 배선(52fd)은, 클리어런스(54fd)를 사이에 두고, 실장 기판(50fd)의 길이 방향이 신장되는 방향(도 31d 중의 x축 방향)으로 늘어서서 배치된다.
제1 금속 배선(51fd)은, 반도체 장치(1afc)의 1 이상의 제1 소스 패드(1111) 전부, 및, 반도체 장치(1afd)의 1 이상의 제1 소스 패드(1111) 전부에 접합된다. 제1 금속 배선(51fd)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1afc)의 1 이상의 제1 소스 패드(1111) 전부, 및, 반도체 장치(1afd)의 1 이상의 제1 소스 패드(1111) 전부에 접합된다.
제2 금속 배선(52fd)은, 반도체 장치(1afc)의 1 이상의 제2 소스 패드(1121) 전부, 및, 반도체 장치(1afd)의 1 이상의 제2 소스 패드(1121) 전부에 접합된다. 제2 금속 배선(52fd)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1afc)의 1 이상의 제2 소스 패드(1121) 전부, 및, 반도체 장치(1afd)의 1 이상의 제2 소스 패드(1121) 전부에 접합된다.
이 때문에, 도 31d에 나타내는 바와 같이, 반도체 장치(1afc) 및 반도체 장치(1afd)는, 클리어런스(54fd)를 사이에 두고, 제1 금속 배선(51fd)과 제2 금속 배선(52fd)을 중개하는 위치에, 페이스 다운 실장되게 된다.
금속 배선(55fd)은, 반도체 장치(1afc)의 제1 게이트 패드(119)에 접합된다. 금속 배선(55fd)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1afc)의 제1 게이트 패드(119)에 접합된다.
금속 배선(56fd)은, 반도체 장치(1afc)의 제2 게이트 패드(129)에 접속된다. 금속 배선(56fd)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1afc)의 제2 게이트 패드(129)에 접합된다.
금속 배선(57fd)은, 반도체 장치(1afd)의 제1 게이트 패드(119)에 접합된다. 금속 배선(57fd)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1afd)의 제1 게이트 패드(119)에 접합된다.
금속 배선(58fd)은, 반도체 장치(1afd)의 제2 게이트 패드(129)에 접속된다. 금속 배선(58fd)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1afd)의 제2 게이트 패드(129)에 접합된다.
도 31e는, 실시 형태 6에 따른 반도체 모듈(5fe)의 구조의 일례를 나타내는 평면도이다.
도 31e에 나타내는 바와 같이, 반도체 모듈(5fe)은, 2개의 반도체 장치(1c)(이하, 양자를 구별하기 위해, 한쪽을 반도체 장치(1cfa), 다른 쪽을 반도체 장치(1cfb)라고도 칭한다)와, 표면에 반도체 장치(1cfa) 및 반도체 장치(1cfb)가 페이스 다운 실장된 실장 기판(50fe)을 구비한다. 도 31e에 있어서, 반도체 장치(1cfa) 및 반도체 장치(1cfb)는, 실제로는 시인할 수 없는, 반도체 장치(1cfa)의 상면의 구조, 반도체 장치(1cfb)의 상면의 구조, 및, 실장 기판(50fe)의 표면의 구조를 이해하기 쉽게 도시할 수 있도록, 마치 투명한 것처럼 파선으로 나타나 있다.
도 31e에 나타내는 바와 같이, 실장 기판(50fe)은, 실장 기판(50fe)을 평면에서 봤을 때 적어도 반도체 장치(1c)를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이다. 실장 기판(50fe)은, 반도체 장치(1cfa)의 제1 게이트 패드(119)에 전기적으로 접속되는 제1 도체(여기에서는, 후술하는, 반도체 장치(1cfa)의 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(55fe), 또는, 금속 배선(55fe)에 접속되는 도체)를 통과시키는 제1 비아(61fe)와, 반도체 장치(1cfa)의 제2 게이트 패드(129)에 전기적으로 접속되는 제2 도체(여기에서는, 후술하는, 반도체 장치(1cfa)의 제2 게이트 패드(129)에 전기적으로 접속되는 금속 배선(56fe), 또는, 금속 배선(56fe)에 접속되는 도체)를 통과시키는 제2 비아(62fe)와, 반도체 장치(1cfb)의 제1 게이트 패드(119)에 전기적으로 접속되는 제3 도체(여기에서는, 후술하는, 반도체 장치(1cfb)의 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(57fe), 또는, 금속 배선(57fe)에 접속되는 도체)를 통과시키는 제3 비아(63fe)와, 반도체 장치(1cfb)의 제2 게이트 패드(129)에 전기적으로 접속되는 제4 도체(여기에서는, 후술하는, 반도체 장치(1cfb)의 제2 게이트 패드(129)에 전기적으로 접속되는 금속 배선(58fe), 또는, 금속 배선(58fe)에 접속되는 도체)를 통과시키는 제4 비아(64fe)를 구비한다.
실장 기판(50fe)은, 또한, 그 표면에, 제1 금속 배선(51fe)과, 제2 금속 배선(52fe)과, 금속 배선(55fe)과, 금속 배선(56fe)과, 금속 배선(57fe)과, 금속 배선(58fe)을 갖는다.
제1 금속 배선(51fe)과 제2 금속 배선(52fe)은, 클리어런스(54fe)를 사이에 두고, 실장 기판(50fe)의 길이 방향이 신장되는 방향(도 31e 중의 x축 방향)으로 늘어서서 배치된다.
제1 금속 배선(51fe)은, 반도체 장치(1cfa)의 1 이상의 제1 소스 패드(2111) 전부, 및, 반도체 장치(1cfb)의 1 이상의 제1 소스 패드(2111) 전부에 접합된다. 제1 금속 배선(51fe)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1cfa)의 1 이상의 제1 소스 패드(2111) 전부, 및, 반도체 장치(1cfb)의 1 이상의 제1 소스 패드(2111) 전부에 접합된다.
제2 금속 배선(52fe)은, 반도체 장치(1cfa)의 1 이상의 제2 소스 패드(2121) 전부, 및, 반도체 장치(1cfb)의 1 이상의 제2 소스 패드(2121) 전부에 접합된다. 제2 금속 배선(52fe)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1cfa)의 1 이상의 제2 소스 패드(2121) 전부, 및, 반도체 장치(1cfb)의 1 이상의 제2 소스 패드(2121) 전부에 접합된다.
이 때문에, 도 31e에 나타내는 바와 같이, 반도체 장치(1cfa) 및 반도체 장치(1cfb)는, 클리어런스(54fe)를 사이에 두고, 제1 금속 배선(51fe)과 제2 금속 배선(52fe)을 중개하는 위치에, 페이스 다운 실장되게 된다.
금속 배선(55fe)은, 반도체 장치(1cfa)의 제1 게이트 패드(119)에 접합된다. 금속 배선(55fe)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1cfa)의 제1 게이트 패드(119)에 접합된다.
제1 비아(61fe)는, 클리어런스(54fe) 내에 배치된다. 또, 반도체 장치(1cfa)의 제1 게이트 패드(119)도, 클리어런스(54fe) 내에 배치된다. 이 때문에, 금속 배선(55fe)도, 클리어런스(54fe) 내에 배치된다.
금속 배선(56fe)은, 반도체 장치(1cfa)의 제2 게이트 패드(129)에 접합된다. 금속 배선(56fe)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1cfa)의 제2 게이트 패드(129)에 접합된다.
제2 비아(62fe)는, 클리어런스(54fe) 내에 배치된다. 또, 반도체 장치(1cfa)의 제2 게이트 패드(129)도, 클리어런스(54fe) 내에 배치된다. 이 때문에, 금속 배선(56fe)도, 클리어런스(54fe) 내에 배치된다.
금속 배선(57fe)은, 반도체 장치(1cfb)의 제1 게이트 패드(119)에 접합된다. 금속 배선(57fe)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1cfb)의 제1 게이트 패드(119)에 접합된다.
제3 비아(63fe)는, 클리어런스(54fe) 내에 배치된다. 또, 반도체 장치(1cfb)의 제1 게이트 패드(119)도, 클리어런스(54fe) 내에 배치된다. 이 때문에, 금속 배선(57fe)도, 클리어런스(54fe) 내에 배치된다.
금속 배선(58fe)은, 반도체 장치(1cfb)의 제2 게이트 패드(129)에 접합된다. 금속 배선(58fe)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1cfb)의 제2 게이트 패드(129)에 접합된다.
제4 비아(64fe)는, 클리어런스(54fe) 내에 배치된다. 또, 반도체 장치(1cfb)의 제2 게이트 패드(129)도, 클리어런스(54fe) 내에 배치된다. 이 때문에, 금속 배선(58fe)도, 클리어런스(54fe) 내에 배치된다.
도 31f는, 실시 형태 6에 따른 반도체 모듈(5ff)의 구조의 일례를 나타내는 평면도이다.
도 31f에 나타내는 바와 같이, 반도체 모듈(5ff)은, 반도체 모듈(5fe)로부터, 2개의 반도체 장치(1c)(반도체 장치(1cfa) 및 반도체 장치(1cfb))가, 2개의 반도체 장치(1d)(이하, 양자를 구별하기 위해, 한쪽을 반도체 장치(1dfa), 다른 쪽을 반도체 장치(1dfb)라고도 칭한다)로 변경되고, 실장 기판(50fe)이 실장 기판(50ff)으로 변경되어 구성된다. 도 31f에 있어서, 반도체 장치(1dfa) 및 반도체 장치(1dfb)는, 실제로는 시인할 수 없는, 반도체 장치(1dfa)의 상면의 구조, 반도체 장치(1dfb)의 상면의 구조, 및, 실장 기판(50ff)의 표면의 구조를 이해하기 쉽게 도시할 수 있도록, 마치 투명한 것처럼 파선으로 나타나 있다.
실장 기판(50ff)은, 실장 기판(50fe)으로부터, 제1 금속 배선(51fe)이 제1 금속 배선(51ff)으로 변경되고, 제2 금속 배선(52fe)이 제2 금속 배선(52ff)으로 변경되어 구성된다.
제1 금속 배선(51ff)과 제2 금속 배선(52ff)은, 클리어런스(54ff)를 사이에 두고, 실장 기판(50ff)의 길이 방향이 신장되는 방향(도 31f 중의 x축 방향)으로 늘어서서 배치된다.
제1 금속 배선(51ff)은, 반도체 장치(1dfa)의 1 이상의 제1 소스 패드(3111) 전부, 및, 반도체 장치(1dfb)의 1 이상의 제1 소스 패드(3111) 전부에 접합된다. 제1 금속 배선(51ff)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1dfa)의 1 이상의 제1 소스 패드(3111) 전부, 및, 반도체 장치(1dfb)의 1 이상의 제1 소스 패드(3111) 전부에 접합된다.
제2 금속 배선(52ff)은, 반도체 장치(1dfa)의 1 이상의 제2 소스 패드(3121) 전부, 및, 반도체 장치(1dfb)의 1 이상의 제2 소스 패드(3121) 전부에 접합된다. 제2 금속 배선(52ff)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1dfa)의 1 이상의 제2 소스 패드(3121) 전부, 및, 반도체 장치(1dfb)의 1 이상의 제2 소스 패드(3121) 전부에 접합된다.
이 때문에, 도 31f에 나타내는 바와 같이, 반도체 장치(1dfa) 및 반도체 장치(1dfb)는, 클리어런스(54ff)를 사이에 두고, 제1 금속 배선(51ff)과 제2 금속 배선(52ff)을 중개하는 위치에, 페이스 다운 실장되게 된다.
금속 배선(55fe)은, 반도체 장치(1dfa)의 제1 게이트 패드(119)에 접합된다. 금속 배선(55fe)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1dfa)의 제1 게이트 패드(119)에 접합된다.
금속 배선(56fe)은, 반도체 장치(1dfa)의 제2 게이트 패드(129)에 접합된다. 금속 배선(56fe)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1dfa)의 제2 게이트 패드(129)에 접합된다.
금속 배선(57fe)은, 반도체 장치(1dfb)의 제1 게이트 패드(119)에 접합된다. 금속 배선(57fe)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1dfb)의 제1 게이트 패드(119)에 접합된다.
금속 배선(58fe)은, 반도체 장치(1dfb)의 제2 게이트 패드(129)에 접합된다. 금속 배선(58fe)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1dfb)의 제2 게이트 패드(129)에 접합된다.
[6-2. 고찰]
상기 구성의 반도체 모듈(5fa)에 의하면, 반도체 장치(1fa)의 제2 게이트 패드(129)에 전압을 인가하는 도체를 통과시키기 위한 비아와, 반도체 장치(1fb)의 제2 게이트 패드(129)에 전압을 인가하는 도체를 통과시키기 위한 비아를, 1개의 제2 비아(62fa)만으로 실현할 수 있다.
이 때문에, 실장 기판(50fa)에 있어서 주전류가 흐르는 전류 경로를, 도통 저항이 저감되도록 설계하는 것이 가능해진다.
마찬가지로, 상기 구성의 반도체 모듈(5fc)에 의하면, 반도체 장치(1afa)의 제2 게이트 패드(129)에 전압을 인가하는 도체를 통과시키기 위한 비아와, 반도체 장치(1afb)의 제2 게이트 패드(129)에 전압을 인가하는 도체를 통과시키기 위한 비아를, 1개의 제2 비아(62fa)만으로 실현할 수 있다. 또, 공통화한 각각의 비아를, 실장 기판의 단부에 가까이 붙여서 배치할 수 있으므로, 실장 기판과 반도체 장치를 흐르는 주전류의 전류 경로를 방해할 일이 없다.
이 때문에, 실장 기판(50fc)에 있어서 주전류가 흐르는 전류 경로를, 도통 저항이 저감되도록 설계하는 것이 가능해진다.
이와 같이, 상기 구성의 반도체 모듈(5fa) 및 반도체 모듈(5fc)에 의하면, 실장 기판에 있어서의 전류 경로에 효율적으로 전류를 흐르게 할 수 있는 특징을 갖는 반도체 모듈을 제공할 수 있다.
상기 구성의 반도체 모듈(5fa)~반도체 모듈(5fd)은, 비아를, 실장 기판과 반도체 장치를 흐르는 주전류를 방해하지 않는 위치에 배치할 수 있다. 또, 반도체 모듈(5fa)과 반도체 모듈(5fc)에 있어서는, 일부 비아를 공통화할 수도 있다. 이 때문에, 실장 기판의 도통 저항을 저감하는 설계가 가능해진다.
마찬가지로, 상기 구성의 반도체 모듈(5fe)과 반도체 모듈(5ff)은, 비아를, 클리어런스 상에, 실장 기판과 반도체 장치를 흐르는 주전류를 방해하지 않는 위치에 배치할 수 있다. 이 때문에, 실장 기판의 도통 저항을 저감하는 설계가 가능해진다.
(실시 형태 7)
[7-1. 반도체 모듈의 구조]
이하, 실시 형태 7에 따른 반도체 모듈의 구조에 대해서 설명한다.
도 32a는, 실시 형태 7에 따른 반도체 모듈(5ga)의 구조의 일례를 나타내는 평면도이다.
도 32a에 나타내는 바와 같이, 반도체 모듈(5ga)은, 2개의 반도체 장치(1)(이하, 양자를 구별하기 위해, 한쪽을 반도체 장치(1ga), 다른 쪽을 반도체 장치(1gb)라고도 칭한다)와, 표면(이하, 「제1 표면」이라고도 칭한다)에 반도체 장치(1ga)가 페이스 다운 실장되고, 이면(이하, 「제2 표면」이라고도 칭한다)에 반도체 장치(1gb)가 페이스 다운 실장된 실장 기판(50ga)을 구비한다. 도 32a에 있어서, 도 32a의 (a) 부분에는, 반도체 장치(1ga)는, 실제로는 시인할 수 없는, 반도체 장치(1ga)의 상면의 구조, 및, 실장 기판(50ga)의 제1 표면의 구조를 이해하기 쉽게 도시할 수 있도록, 마치 투명한 것처럼 파선으로 나타나 있다. 또, 도 32a의 (b) 부분에는, 반도체 장치(1gb)의 상면의 구조를 이해하기 쉽게 도시할 수 있도록, 반도체 장치(1gb) 이외의 구성 요소가 마치 투명한 것처럼 파선으로 나타내고, 반도체 장치(1gb)는 실선으로 나타나 있다.
도 32a에 나타내는 바와 같이, 반도체 장치(1ga)는, 실장 기판(50ga)을 평면에서 봤을 때, 제1 게이트 패드(119)의 위치가, 실장 기판(50ga)의 길이 방향이 신장되는 방향(도 32a 중의 x축 방향) 중 제1 연신 방향 측에 위치하는 방향으로, 실장 기판(50ga)의 제1 표면에 페이스 다운 실장된다. 그리고, 반도체 장치(1gb)는, 실장 기판(50ga)을 평면에서 봤을 때, 반도체 장치(1ga)와 반도체 장치(1gb)가 겹쳐지며, 또한, 반도체 장치(1ga)의 제1 게이트 패드(119)로 반도체 장치(1gb)의 제1 게이트 패드(119)의 위치가 겹쳐지는 방향으로, 실장 기판(50ga)의 제2 표면에 페이스 다운 실장된다.
이 때문에, 실장 기판(50ga)을 평면에서 봤을 때, 반도체 장치(1ga)의 제1 반도체층 상면 영역(S1)과, 반도체 장치(1gb)의 제1 반도체층 상면 영역(S1)이 100% 겹쳐지며, 또한, 반도체 장치(1ga)의 제2 반도체층 상면 영역(S2)과, 반도체 장치(1gb)의 제2 반도체층 상면 영역(S2)이 100% 겹쳐진다.
도 32a에 나타내는 바와 같이, 실장 기판(50ga)은, 실장 기판(50ga)을 평면에서 봤을 때 적어도 반도체 장치(1)를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이다. 실장 기판(50ga)은, 반도체 장치(1ga)의 제1 게이트 패드(119) 및 반도체 장치(1gb)의 제1 게이트 패드(119)에 전기적으로 접속되는 제1 도체(여기에서는, 후술하는, 반도체 장치(1ga)의 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(55ga), 또는, 금속 배선(55ga)에 접속되는 도체, 및, 반도체 장치(1gb)의 제1 게이트 패드(119)에 전기적으로 접속되는 금속 배선(55gb), 또는, 금속 배선(55gb)에 접속되는 도체)를 통과시키는 제1 비아(61ga)와, 반도체 장치(1ga)의 제2 게이트 패드(129) 및 반도체 장치(1gb)의 제2 게이트 패드(129)에 전기적으로 접속되는 제2 도체(여기에서는, 후술하는, 반도체 장치(1ga)의 제2 게이트 패드(129)에 전기적으로 접속되는 금속 배선(56ga), 또는, 금속 배선(56ga)에 접속되는 도체, 및, 반도체 장치(1gb)의 제2 게이트 패드(129)에 전기적으로 접속되는 금속 배선(56gb), 또는, 금속 배선(56gb)에 접속되는 도체)를 통과시키는 제2 비아(62ga)를 구비한다.
실장 기판(50ga)은, 또한, 그 제1 표면에, 제1 금속 배선(51ga)과, 제2 금속 배선(52ga)과, 금속 배선(55ga)과, 금속 배선(56ga)을 갖는다.
제1 금속 배선(51ga)과 제2 금속 배선(52ga)은, 클리어런스(54ga)를 사이에 두고, 실장 기판(50ga)의 길이 방향이 신장되는 방향(도 32a 중의 x축 방향)으로 늘어서서 배치된다.
제1 금속 배선(51ga)은, 반도체 장치(1ga)의 1 이상의 제1 소스 패드(111) 전부에 접합된다. 제1 금속 배선(51ga)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1ga)의 1 이상의 제1 소스 패드(111) 전부에 접합된다.
제2 금속 배선(52ga)은, 반도체 장치(1ga)의 1 이상의 제2 소스 패드(121) 전부에 접합된다. 제2 금속 배선(52ga)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1ga)의 1 이상의 제2 소스 패드(121) 전부에 접합된다.
이 때문에, 도 32a에 나타내는 바와 같이, 반도체 장치(1ga)는, 클리어런스(54ga)를 사이에 두고, 제1 금속 배선(51ga)과 제2 금속 배선(52ga)을 중개하는 위치에, 페이스 다운 실장되게 된다.
금속 배선(55ga)은, 반도체 장치(1ga)의 제1 게이트 패드(119)에 접합된다. 금속 배선(55ga)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1ga)의 제1 게이트 패드(119)에 접합된다.
금속 배선(56ga)은, 반도체 장치(1ga)의 제2 게이트 패드(129)에 접합된다. 금속 배선(56ga)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1ga)의 제2 게이트 패드(129)에 접합된다.
실장 기판(50ga)은, 또한, 그 제2 표면에, 제1 금속 배선(51gb)과, 제2 금속 배선(52gb)과, 금속 배선(55gb)과, 금속 배선(56gb)을 갖는다.
제1 금속 배선(51gb)과 제2 금속 배선(52gb)은, 클리어런스(54gb)를 사이에 두고, 실장 기판(50ga)의 길이 방향이 신장되는 방향(도 32a 중의 x축 방향)으로 늘어서서 배치된다.
제1 금속 배선(51gb)은, 반도체 장치(1gb)의 1 이상의 제1 소스 패드(111) 전부에 접합된다. 제1 금속 배선(51gb)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1gb)의 1 이상의 제1 소스 패드(111) 전부에 접합된다.
제2 금속 배선(52gb)은, 반도체 장치(1gb)의 1 이상의 제2 소스 패드(121) 전부에 접합된다. 제2 금속 배선(52gb)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1gb)의 1 이상의 제2 소스 패드(121) 전부에 접합된다.
이 때문에, 도 32a에 나타내는 바와 같이, 반도체 장치(1gb)는, 클리어런스(54gb)를 사이에 두고, 제1 금속 배선(51gb)과 제2 금속 배선(52gb)을 중개하는 위치에, 페이스 다운 실장되게 된다.
금속 배선(55gb)은, 반도체 장치(1gb)의 제1 게이트 패드(119)에 접합된다. 금속 배선(55gb)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1gb)의 제1 게이트 패드(119)에 접합된다.
금속 배선(56gb)은, 반도체 장치(1gb)의 제2 게이트 패드(129)에 접합된다. 금속 배선(56gb)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1gb)의 제2 게이트 패드(129)에 접합된다.
도 32b는, 실시 형태 7에 따른 반도체 모듈(5gb)의 구조의 일례를 나타내는 평면도이다.
도 32b에 나타내는 바와 같이, 반도체 모듈(5gb)은, 반도체 모듈(5ga)로부터, 반도체 장치(1ga)가 반도체 장치(1aga)로 변경되고, 반도체 장치(1gb)가 반도체 장치(1agb)로 변경되고, 실장 기판(50ga)이 실장 기판(50gb)으로 변경되어 구성된다. 도 32b에 있어서, 도 32b의 (a) 부분에는, 반도체 장치(1aga)는, 실제로는 시인할 수 없는, 반도체 장치(1aga)의 상면의 구조, 및, 실장 기판(50gb)의 제1 표면의 구조를 이해하기 쉽게 도시할 수 있도록, 마치 투명한 것처럼 파선으로 나타나 있다. 또, 도 32b의 (b) 부분에는, 반도체 장치(1agb)의 상면의 구조를 이해하기 쉽게 도시할 수 있도록, 반도체 장치(1agb) 이외의 구성 요소가 마치 투명한 것처럼 파선으로 나타내고, 반도체 장치(1agb)는 실선으로 나타나 있다.
도 32b에 나타내는 바와 같이, 반도체 장치(1aga)는, 실장 기판(50gb)을 평면에서 봤을 때, 제1 게이트 패드(119)의 위치가, 실장 기판(50gb)의 길이 방향이 신장되는 방향(도 32b 중의 x축 방향) 중 제1 연신 방향 측에 위치하는 방향으로, 실장 기판(50gb)의 제1 표면에 페이스 다운 실장된다. 그리고, 반도체 장치(1agb)는, 실장 기판(50gb)을 평면에서 봤을 때, 반도체 장치(1aga)와 반도체 장치(1agb)가 겹쳐지며, 또한, 반도체 장치(1aga)의 제1 게이트 패드(119)와 반도체 장치(1agb)의 제1 게이트 패드(119)의 위치가 겹쳐지는 방향으로, 실장 기판(50gb)의 제2 표면에 페이스 다운 실장된다.
상술한 바와 같이, 반도체 장치(1aga) 및 반도체 장치(1agb)에 있어서, 제2 가상 직선(92)과 제1 가상 직선이 이루는 각 θ1은, 45도보다 크고 90도 이하이다. 이 때문에, 실장 기판(50gb)을 평면에서 봤을 때, 반도체 장치(1agb)의 제1 반도체층 상면 영역(S1a)과, 반도체 장치(1aga)의 제1 반도체층 상면 영역(S1a)이 50%를 상회하여 겹쳐지며, 또한, 반도체 장치(1aga)의 제2 반도체층 상면 영역(S2a)과, 반도체 장치(1agb)의 제2 반도체층 상면 영역(S2a)이 50%를 상회하여 겹쳐진다.
실장 기판(50gb)은, 실장 기판(50ga)으로부터, 제1 금속 배선(51ga)이 제1 금속 배선(51gc)으로 변경되고, 제2 금속 배선(52ga)이 제2 금속 배선(52gc)으로 변경되고, 제1 금속 배선(51gb)이 제1 금속 배선(51gd)으로 변경되고, 제2 금속 배선(52gb)이 제2 금속 배선(52gd)으로 변경되어 구성된다.
제1 금속 배선(51gc)과 제2 금속 배선(52gc)은, 클리어런스(54gc)를 사이에 두고, 실장 기판(50gb)의 길이 방향이 신장되는 방향(도 32b 중의 x축 방향)으로 늘어서서 배치된다.
제1 금속 배선(51gc)은, 반도체 장치(1aga)의 1 이상의 제1 소스 패드(1111) 전부에 접합된다. 제1 금속 배선(51gc)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1aga)의 1 이상의 제1 소스 패드(1111) 전부에 접합된다.
제2 금속 배선(52gc)은, 반도체 장치(1aga)의 1 이상의 제2 소스 패드(1121) 전부에 접합된다. 제2 금속 배선(52gc)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1aga)의 1 이상의 제2 소스 패드(1121) 전부에 접합된다.
이 때문에, 도 32b에 나타내는 바와 같이, 반도체 장치(1aga)는, 클리어런스(54gc)를 사이에 두고, 제1 금속 배선(51gc)과 제2 금속 배선(52gc)을 중개하는 위치에, 페이스 다운 실장되게 된다.
제1 금속 배선(51gd)과 제2 금속 배선(52gd)은, 클리어런스(54gd)를 사이에 두고, 실장 기판(50gb)의 길이 방향이 신장되는 방향(도 32b 중의 x축 방향)으로 늘어서서 배치된다.
제1 금속 배선(51gd)은, 반도체 장치(1agb)의 1 이상의 제1 소스 패드(1111) 전부에 접합된다. 제1 금속 배선(51gd)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1agb)의 1 이상의 제1 소스 패드(1111) 전부에 접합된다.
제2 금속 배선(52gd)은, 반도체 장치(1agb)의 1 이상의 제2 소스 패드(1121) 전부에 접합된다. 제2 금속 배선(52gd)은, 예를 들면, 땜납 등에 의한 도전성 접합재를 개재하여, 반도체 장치(1agb)의 1 이상의 제2 소스 패드(1121) 전부에 접합된다.
이 때문에, 도 32b에 나타내는 바와 같이, 반도체 장치(1agb)는, 클리어런스(54gd)를 사이에 두고, 제1 금속 배선(51gd)과 제2 금속 배선(52gd)을 중개하는 위치에, 페이스 다운 실장되게 된다.
[7-2. 고찰]
상기 구성의 반도체 모듈(5ga)에 의하면, 반도체 장치(1ga)의 제1 게이트 패드(119)에 전압을 인가하는 도체를 통과시키기 위한 비아와, 반도체 장치(1gb)의 제1 게이트 패드(119)에 전압을 인가하는 도체를 통과시키기 위한 비아를, 1개의 제1 비아(61ga)만으로 실현할 수 있고, 반도체 장치(1ga)의 제2 게이트 패드(129)에 전압을 인가하는 도체를 통과시키기 위한 비아와, 반도체 장치(1gb)의 제2 게이트 패드(129)에 전압을 인가하는 도체를 통과시키기 위한 비아를, 1개의 제2 비아(62ga)만으로 실현할 수 있다.
또, 제1 비아(61ga)와 제2 비아(62ga)를, 실장 기판의 단부에 가까이 붙여서 설치할 수 있으므로, 실장 기판과 반도체 장치를 흐르는 주전류의 전류 경로를 방해할 일이 없다.
이와 같이, 2개의 동형 반도체 장치를 표면과 이면 각각에 실장하는 실장 기판에 있어서, 한쪽의 반도체 장치의 제1 게이트 패드와 다른 쪽 반도체 장치의 제1 게이트 패드 쌍방의 전위를 제어하는 배선(비아), 및, 한쪽의 반도체 장치의 제2 게이트 패드와 다른 쪽 반도체 장치의 제2 게이트 패드 쌍방의 전위를 제어하는 배선(비아)을, 각각 공통화할 수 있어, 종래에는 개별적으로 설치하지 않으면 안 되었던 배선(비아) 수를 삭감할 수 있기 때문에, 실장 기판의 복잡해지기 쉬운 배선을 간소화하여 설계의 용이함을 높이는 것이 가능해진다.
또한, 도 32a, 도 32b에 나타내는 바와 같이, 본 개시의 반도체 장치의 게이트 패드가 반도체 장치의 코너부 부근에 설치되어 있는 것에 기인하여, 공통화한 각각의 배선(비아)을 주전류의 흐름을 방해하지 않도록, 실장 기판의 단부로 인출할 수 있다. 이 때문에, 실장 기판에 있어서 주전류가 흐르는 전류 경로를 폭넓게 확보하는 것에 적합하고, 도통 저항을 저감하도록 실장하는 것이 가능해진다.
이 때문에, 실장 기판(50ga)에 있어서 주전류가 흐르는 전류 경로를, 도통 저항이 저감되도록 설계하는 것이 가능해진다.
또, 상기 구성의 반도체 모듈(5ga)에 의하면, 실장 기판(50ga)을 평면에서 봤을 때, 반도체 장치(1ga)의 제1 반도체층 상면 영역(S1)과 반도체 장치(1gb)의 제1 반도체층 상면 영역(S1) 및, 반도체 장치(1ga)의 제2 반도체층 상면 영역(S2)과 반도체 장치(1gb)의 제2 반도체층 상면 영역(S2)을 실장 기판(50ga)를 사이에 끼워 완전히 중첩할 수 있다.
이로 인해, 실장 기판(50ga)에 있어서, 전류 경로에 있어서의 도통 단면적을 최대한 넓게 할 수 있다.
이 때문에, 실장 기판(50ga)에 있어서 주전류가 흐르는 전류 경로를, 도통 저항이 저감되도록 설계하는 것이 가능해진다.
마찬가지로, 상기 구성의 반도체 모듈(5gb)에 의하면, 반도체 장치(1aga)의 제1 게이트 패드(119)에 전압을 인가하는 도체를 통과시키기 위한 비아와, 반도체 장치(1agb)의 제1 게이트 패드(119)에 전압을 인가하는 도체를 통과시키기 위한 비아를, 1개의 제1 비아(61ga)만으로 실현할 수 있고, 반도체 장치(1aga)의 제2 게이트 패드(129)에 전압을 인가하는 도체를 통과시키기 위한 비아와, 반도체 장치(1agb)의 제2 게이트 패드(129)에 전압을 인가하는 도체를 통과시키기 위한 비아를, 1개의 제2 비아(62ga)만으로 실현할 수 있다.
또, 제1 비아(61ga)와 제2 비아(62ga)를, 실장 기판의 단부에 가까이 붙여서 설치할 수 있으므로, 실장 기판과 반도체 장치를 흐르는 주전류의 전류 경로를 방해할 일이 없다.
이 때문에, 실장 기판(50ga)의 경우와 마찬가지로, 실장 기판(50gb)에 있어서 주전류가 흐르는 전류 경로를, 도통 저항이 저감되도록 설계하는 것이 가능해진다.
또, 상기 구성의 반도체 모듈(5gb)에 의하면, 실장 기판(50gb)을 평면에서 봤을 때, 반도체 장치(1aga)의 제1 반도체층 상면 영역(S1a)과 반도체 장치(1agb)의 제1 반도체층 상면 영역(S1a), 및, 반도체 장치(1aga)의 제2 반도체층 상면 영역(S2a)과 반도체 장치(1agb)의 제2 반도체층 상면 영역(S2a)을 실장 기판(50ga)을 사이에 끼워, 각각 50%를 상회하여 중첩할 수 있다.
이로 인해, 실장 기판(50gb)에 있어서, 전류 경로에 있어서의 도통 단면적을 비교적 넓게 할 수 있다.
(실시 형태 8)
[8-1. 반도체 장치의 구조]
이하, 실시 형태 8에 따른 반도체 장치에 대해서 설명한다. 실시 형태 8에 따른 반도체 장치는, 실시 형태 2에 따른 반도체 장치(1a)로부터, 일부의 구성이 변경되어 구성된다. 이 때문에, 여기에서는, 실시 형태 8에 따른 반도체 장치에 대해서, 반도체 장치(1a)와 동일한 구성 요소에 대해서는, 이미 설명이 끝난 것으로 하여 같은 부호를 달아 상세한 설명을 생략하고, 반도체 장치(1a)의 차이점을 중심으로 설명한다.
도 33은, 청구항 8에 따른 반도체 장치(1e)의 구조의 일례를 나타내는 평면도로서, 반도체 장치(1e)의 상면으로부터, 후술하는 제1 보디 영역(18e)과 후술하는 제2 보디 영역(28e)보다 상면 측의 구조물이 제거되어, 제1 보디 영역(18e)과 제2 보디 영역(28e)이 가상적으로 드러난 상태에 있어서의 평면도이다.
도 33에 나타내는 바와 같이, 반도체 장치(1e)는, 실시 형태 2에 따른 반도체 장치(1a)로부터, 제1 보디 영역(18)이 제1 보디 영역(18e)으로 변경되고, 제2 보디 영역(28)이 제2 보디 영역(28e)으로 변경되고, 제1 반도체층 내 영역(A1)이 제1 반도체층 내 영역(A1e)으로 변경되고, 제2 반도체층 내 영역(A2)이 제2 반도체층 내 영역(A2e)으로 변경되어 구성된다.
도 33에 나타내는 바와 같이, 제1 보디 영역(18e), 제2 보디 영역(28e), 제1 반도체층 내 영역(A1e), 및, 제2 반도체층 내 영역(A2e)은, 각각, 제1 보디 영역(18), 제2 보디 영역(28), 제1 반도체층 내 영역(A1), 및, 제2 반도체층 내 영역(A2)으로부터, 그 형상이 변경되어 구성된다.
여기서, 도 33에 나타내는 바와 같이, 제1 반도체층 내 영역(A1e)과 제2 반도체층 내 영역(A2e)은, 반도체층(40)을 평면에서 봤을 때 서로 인접하고, 반도체층(40)을 면적으로 이등분하는 한쪽과 다른 쪽이다.
도 33에 나타내는 바와 같이, 반도체층(40)을 평면에서 봤을 때, 제1 반도체층 내 영역(A1e)과 제2 반도체층 내 영역(A2e)의 경계선인 내부 경계선(400e)은, 내부 경계선(400e)의 한쪽의 제1 종단(401)이 위치하는 제4 변(204)에 직교하는 N-1(N은, 3 이상의 정수. 여기에서는, N은 4)개의 선분과, 제4 변(204)에 평행한 N-2개의 선분이 교호로 접속되어 이루어지며, 또한, 제2 변(202)이 신장되는 방향, 및, 제1 변(201)이 신장되는 방향에 있어서 단조로 변화한다.
제1 꼭짓점(501)과, 제1 종단(401)의 거리는, 제4 변(204)의 길이의 1/N 이상이다.
제2 꼭짓점(502)과, 내부 경계선(400e)의 다른 쪽의 제2 종단(402)의 거리는, 제2 변(202)의 길이의 1/N 이상이다.
또, 반도체층(40)을 평면에서 봤을 때, 제1 종단(401)과 제2 종단(402)을 잇는 제3 가상 직선(95)과, 제1 변(201)이 이루는 각 θ4는, 16도 이상이다.
또한, 내부 경계선(400e)은, 반도체층(40)을 평면에서 봤을 때, 반드시 상면 경계선(600a)과 일치할 필요는 없지만, 일치하고 있어도 상관없다.
또한, 여기에서는, 반도체층(40)이 정방형인 것으로 하여 설명했는데, 반도체층(40)은, 정방형이 아닌 장방형이어도 상관없다. 이 경우, 제1 종단(401)은, 반도체층(40)의 한쪽의 제1 장변 상에 위치하고, 제2 종단(402)는, 반도체층(40)의 다른 쪽의 제2 장변 상에 위치한다. 또는, 제1 종단(401)은, 반도체층(40)의 한쪽의 제1 단변 상에 위치하고, 제2 종단(402)는, 반도체층(40)의 다른 쪽의 제2 단변 상에 위치하게 된다.
[8-2. 반도체 모듈의 구조]
이하, 실시 형태 8에 따른 반도체 모듈에 대해서 설명한다. 실시 형태 8에 따른 반도체 모듈은, 실시 형태 5에 따른 반도체 모듈(5ea) 혹은 반도체 모듈(5eb), 또는, 실시 형태 6에 따른 반도체 모듈(5fb) 혹은 반도체 모듈(5fd)로부터, 일부의 구성이 변경되어 구성된다. 이 때문에, 여기에서는, 실시 형태 8에 따른 반도체 모듈에 대해서, 반도체 모듈(5ea) 혹은 반도체 모듈(5eb), 또는, 반도체 모듈(5fb) 혹은 반도체 모듈(5fd)과 동일한 구성 요소에 대해서는, 이미 설명이 끝난 것으로 하여 같은 부호를 달아 그 상세한 설명을 생략하고, 반도체 모듈(5ea) 혹은 반도체 모듈(5eb), 또는, 반도체 모듈(5fb) 혹은 반도체 모듈(5fd)의 차이점을 중심으로 설명한다.
도 34a는, 실시 형태 8에 따른 반도체 모듈(5ha)의 구조의 일례를 나타내는 평면도이다.
도 34a에 나타내는 바와 같이, 반도체 모듈(5ha)은, 실시 형태 5에 따른 반도체 모듈(5ea)로부터, 반도체 장치(1ea)가, 반도체 장치(1e)의 한쪽인 반도체 장치(1eha)로 변경되고, 반도체 장치(1eb)가, 반도체 장치(1e)의 다른 쪽인 반도체 장치(1ehb)로 변경되어 구성된다.
여기서, 반도체 장치(1eha) 및 반도체 장치(1ehb)는, 그 상면의 형상이, 반도체 장치(1)의 상면의 형상과 동일한 형상을 하고 있는 반도체 장치(1e)이다.
도 34b는, 실시 형태 8에 따른 반도체 모듈(5hb)의 구조의 일례를 나타내는 평면도이다.
도 34b에 나타내는 바와 같이, 반도체 모듈(5hb)은, 실시 형태 5에 따른 반도체 모듈(5eb)로부터, 반도체 장치(1aea)가, 반도체 장치(1e)의 한쪽인 반도체 장치(1ehc)로 변경되고, 반도체 장치(1aeb)가, 반도체 장치(1e)의 다른 쪽인 반도체 장치(1ehd)로 변경되어 구성된다.
여기서, 반도체 장치(1ehc) 및 반도체 장치(1ehd)는, 그 상면의 형상이, 반도체 장치(1a)의 상면의 형상과 동일한 형상을 하고 있는 반도체 장치(1e)로서, 반도체층(40)을 평면에서 봤을 때, 내부 경계선(400e)과 상면 경계선(600a)과 위치가 일치하고 있는 반도체 장치(1e)이다.
도 35a는, 실시 형태 8에 따른 반도체 모듈(5ia)의 구조의 일례를 나타내는 평면도이다.
도 35a에 나타내는 바와 같이, 반도체 모듈(5ia)은, 실시 형태 6에 따른 반도체 모듈(5fb)로부터, 반도체 장치(1fc)가, 반도체 장치(1e)의 한쪽인 반도체 장치(1ehe)로 변경되고, 반도체 장치(1fd)가, 반도체 장치(1e)의 다른 쪽인 반도체 장치(1ehf)로 변경되어 구성된다.
여기서, 반도체 장치(1ehe) 및 반도체 장치(1ehf)는, 그 상면의 형상이, 반도체 장치(1)의 상면의 형상과 동일한 형상을 하고 있는 반도체 장치(1e)이다.
도 35b는, 실시 형태 8에 따른 반도체 모듈(5ib)의 구조의 일례를 나타내는 평면도이다.
도 35b에 나타내는 바와 같이, 반도체 모듈(5ib)은, 실시 형태 6에 따른 반도체 모듈(5fd)로부터, 반도체 장치(1afc)가, 반도체 장치(1e)의 한쪽인 반도체 장치(1ehg)로 변경되고, 반도체 장치(1afd)가, 반도체 장치(1e)의 다른 쪽인 반도체 장치(1ehh)로 변경되어 구성된다.
여기서, 반도체 장치(1ehg) 및 반도체 장치(1ehh)는, 그 상면의 형상이, 반도체 장치(1a)의 상면의 형상과 동일한 형상을 하고 있는 반도체 장치(1e)로서, 반도체층(40)을 평면에서 봤을 때, 내부 경계선(400e)과 상면 경계선(600a)과 위치가 일치하고 있는 반도체 장치(1e)이다.
[8-3. 고찰]
상기 구성의 반도체 장치(1e)에 의하면, 반도체층(40)을 평면에서 봤을 때, 내부 경계선(400e)의 길이는, 내부 경계선이 반도체층의 장변 방향에 직교하는 방향 또는 평행한 방향으로 일직선으로 신장되는 구성으로 이루어지는 종래의 반도체 장치에 비해, 길어진다. 이 때문에, 제1 소스 패드(1111)에서 제2 소스 패드(1121)로, 또는, 제2 소스 패드(1121)에서 제1 소스 패드(1111)로 전류가 흐르는 경우에 있어서 금속층(30)을 수평 방향으로 흐르는 전류의 통전 단면적이 커진다.
이로 인해, 제1 소스 패드(1111)에서 제2 소스 패드(1121)로, 또는, 제2 소스 패드(1121)에서 제1 소스 패드(1111)로 전류가 흐르는 경우에 있어서의, 반도체 장치(1e)의 저항값을, 종래보다 저감할 수 있다.
이와 같이, 상기 구성의 반도체 장치(1e)에 의하면, 실장되는 실장 기판에 있어서의 전류 경로에 효율적으로 전류를 흐르게 할 수 있는 특징을 갖는 반도체 장치를 제공할 수 있다.
상기 구성의 반도체 모듈(5ib)에 의하면, 반도체 장치(1ehg)와 반도체 장치(1ehh)는 반도체 장치(1ehg)의 각 변, 및, 반도체 장치(1ehh)의 각 변에 대해, 기울어진 위치 관계로 배치된다.
이로 인해, 반도체 모듈(5ib)에 있어서, 반도체 장치(1ehg)의 발열에 의한 반도체 장치(1ehh)에 대한 영향, 및, 반도체 장치(1ehh)의 발열에 의한 반도체 장치(1ehg)에 대한 영향을 저감할 수 있다.
이와 같이, 상기 구성의 반도체 모듈(5ib)에 의하면, 실장 기판에 있어서의 전류 경로에 효율적으로 전류를 흐르게 할 수 있는 특징을 갖는 반도체 모듈을 제공할 수 있다.
이하, 각 θ4의 바람직한 범위에 대해서 고찰한다.
도 36 및 도 37은, 각 θ4와, 반도체 장치(1e)의 온 저항, 즉, 제1 소스 패드(1111)에서 제2 소스 패드(1121)로, 또는, 제2 소스 패드(1121)에서 제1 소스 패드(1111)로 전류가 흐르는 경우에 있어서의, 반도체 장치(1e)의 저항에 있어서의, 금속층(30)의 저항 성분의 비율(이하, 「금속층 저항 성분 비율」이라고도 칭한다)의 관계를 나타내는 그래프이다.
도 36 및 도 37에 있어서, 횡축은 각 θ4이며, 종축은 금속층 저항 성분 비율이다.
도 36 및 도 37에 있어서, 검은 동그라미는, 금속층(30)의 두께의 마무리 치수가 규정값인 경우에 있어서의 금속층 저항 성분 비율을 나타내고, 도 36에 있어서, 하얀 동그라미는, 금속층(30)의 두께의 마무리 치수가 규정값보다 4% 얇게되어 있는 경우에 있어서의, 금속층 저항 성분 비율을 나타내며, 도 37에 있어서, 하얀 동그라미는, 금속층(30)의 두께의 마무리 치수가 규정값보다 10% 얇게 되어 있는 경우에 있어서의, 금속층 저항 성분 비율을 나타낸다.
반도체 장치(1e)는, 그 제조 공정에 있어서의 제조 불균일에 의해, 금속층(30)의 두께의 마무리 치수가, ±4%의 범위에서 불균일해져 버리는 경우가 있다.
도 36에 나타내는 바와 같이, 반도체 장치(1e)는, 금속층(30)의 두께의 마무리 치수가, 제조 불균일에 의해 규정값보다 4% 얇게 된 경우여도, θ4가 16도 이상이면, θ4가 0도인 경우에 있어서 금속층(30)의 두께의 마무리 치수가 규정값 대로일 때의 금속층 저항 성분 비율을 유지할 수 있다.
이 때문에, θ4는, 16도 이상인 것이 바람직하다.
또, 도 37에 나타내는 바와 같이, 반도체 장치(1e)는, θ4를 26도 이상으로 함으로써, θ4가 0도인 경우에 있어서의 금속층 저항 성분 비율을 유지하면서, 금속층(30)의 두께를 10% 삭감할 수 있다.
이 때문에, 반도체 장치(1e)는, θ4를 26도 이상으로 함으로써, 마치 금속층(30)의 두께를 10% 두껍게 한 것과 동등한 저저항화의 효과를 얻을 수 있다. 이와 같이, θ4는 26도 이상인 것이 바람직하다.
이하, 반도체 모듈(5ib)에 있어서, 실장 기판(50fd)의 길이 방향이 신장되는 방향(도 35b 중의 x축 방향)에 있어서의, 반도체 장치(1ehg)와 반도체 장치(1ehh)의 어긋남량(이하, 「반도체 장치(1e)간의 어긋남량」이라고도 칭한다)에 대해서 고찰한다.
발명자들은, 반도체 모듈(5ib)에 있어서, 반도체 장치(1e)간의 어긋남량을 크게 함으로써, 반도체 장치(1ehg)의 발열에 의한 반도체 장치(1ehh)에 대한 영향, 및, 반도체 장치(1ehh)의 발열에 의한 반도체 장치(1ehg)에 대한 영향을 저감할 수 있다는 지견을 얻었다. 한편, 반도체 장치(1e)간의 어긋남량을 너무 크게 해 버리면, 실장 기판(50fd)의 길이 방향이 길어져 버린다는 단점이 생겨 버린다.
이 때문에, 발명자들은, 반도체 장치(1e)간의 어긋남량의 효과적인 값을 산정할 수 있도록, 예의 실험, 검토를 반복하여 행했다. 그 결과, 발명자들은, 반도체 장치(1e)간의 어긋남량은, 실장 기판(50fd)의 길이 방향이 신장되는 방향에 있어서의 반도체 장치(1e)의 폭의 반 이상인 것이 바람직하다는 지견을 얻었다.
도 38은, 반도체 모듈(5ib)에 있어서의, 2개의 반도체 장치(1e)(반도체 장치(1ehg) 및 반도체 장치(1ehh))의 사이즈 및 반도체 장치(1e)간의 어긋남량과, 2개의 반도체 장치(1e)의 중심을 잇는 직선과 실장 기판(50fd)의 길이 방향이 신장되는 방향에 직교하는 방향이 이루는 각 θ의 관계를 나타내는 모식도이다.
도 39는, 발명자들이 바람직하다고 생각하는, 2개의 반도체 장치(1e)의 사이즈 및 반도체 장치(1e)간의 어긋남량과, θ의 관계의 일례를 나타내는 도면이다.
도 38 및 도 39에 있어서, 길이 Y는, 반도체 장치(1e)의, 실장 기판(50fd)의 길이 방향이 신장되는 방향에 직교하는 방향에 있어서의 폭이고, 길이 X는, 반도체 장치(1e)의, 실장 기판(50fd)의 길이 방향이 신장되는 방향에 있어서의 폭이며, 길이 T는, 실장 기판(50fd)의 길이 방향이 신장되는 방향에 직교하는 방향에 있어서의, 2개의 반도체 장치(1e)간의 거리이고, 각 θ는, 2개의 반도체 장치(1e)의 중심을 잇는 직선과 실장 기판(50fd)의 길이 방향이 신장되는 방향에 직교하는 방향이 이루는 각이다.
도 39에 나타내는 바와 같이, 각 θ는, 25.8도~26.0도가 되고, 어긋남량으로서는 26도 이상이 바람직하다.
본 실시 형태 8의 효과는, 반도체 장치(1e)의 금속층(30)을 흐르는 전류가 수평 방향으로 흐를 때의 저항 성분을 저감하는 것이다. 그러나, 내부 경계선(400)이 원래 수평 성분에 전류를 흐르게 할 수 없는 개소를 포함하면 효과가 희박해진다. 즉, 제1 트랜지스터와 제2 트랜지스터에서 각각 채널이 형성되어 도통에 기여하는, 이른바 활성 영역끼리 대향하여 내부 경계선(400)이 구성되어 있지 않으면, 아무리 내부 경계선(400)이 길어져도, 효과를 기대할 수는 없다. 따라서, 본 실시 형태 8의 효과를 적절하게 얻으려면, 내부 경계선(400)이, 활성 영역끼리의 대향 길이만으로 구성되는 것이 바람직하다.
또, 상술한 내부 경계선(400)의 경사각 θ에는 상한이 있다. 반도체 장치(1e)의 장변의 길이 Lx와 단변의 길이 Ly로부터 산출되는 애스펙트 α(=Ly/Lx)로 하면, 내부 경계선(400)의 2개의 종단이 반도체 장치(1e)의 단변 상에 있는 경우의 각 θ의 상한은 atan(α)도이며, 내부 경계선(400)의 2개의 종단이 반도체 장치(1e)의 장변 상에 있는 경우의 각 θ의 상한은 atan(1/α)도이다.
(보충)
이상, 본 개시의 일 양태에 따른 반도체 장치 및 반도체 모듈에 대해서, 실시 형태 1~실시 형태 8에 의거하여 설명했는데, 본 개시는, 이들 실시 형태로 한정되는 것은 아니다. 본 개시의 취지를 일탈하지 않는 한, 당업자가 생각해내는 각종 변형을 이들 실시 형태에 실시한 것이나, 상이한 실시 형태에 있어서의 구성 소를 조합하여 구축되는 형태도, 본 개시의 1개 또는 복수의 양태의 범위 내에 포함되어도 된다.
본개시는, 반도체 장치, 및, 그것을 이용한 반도체 모듈 등에 넓게 이용 가능하다.
1, 1a, 1ab, 1ad, 1aea, 1aeb, 1aec, 1aed, 1afa, 1afb, 1afc, 1afd, 1aga, 1agb, 1c, 1cea, 1ceb, 1cfa, 1cfb, 1d, 1dea, 1deb, 1dfa, 1dfb, 1e, 1ea, 1eb, 1ec, 1ed, 1efa, 1efb, 1eha, 1ehb, 1ehc, 1ehd, 1ehe, 1ehf, 1ehg, 1ehh, 1fa, 1fb, 1fc, 1fd, 1ga, 1gb: 반도체 장치
5, 5a, 5b, 5c, 5d, 5ea, 5eb, 5ec, 5ed, 5ee, 5fa, 5fb, 5fc, 5fd, 5fe, 5ff, 5ga, 5gb, 5ha, 5hb, 5ia, 5ib: 반도체 모듈
10: 트랜지스터(제1 종형 MOS 트랜지스터)
11: 제1 소스 전극
12, 13, 13a, 13c, 13d, 17, 27, 22, 23, 23a, 23c, 23d, 68, 69, 78, 79: 부분
14: 제1 소스 영역
15: 제1 게이트 도체
16: 제1 게이트 절연막
18, 18e: 제1 보디 영역
20: 트랜지스터(제2 종형 MOS 트랜지스터)
21: 제2 소스 전극
24: 제2 소스 영역
25: 제2 게이트 도체
26: 제2 게이트 절연막
28, 28e: 제2 보디 영역
30: 금속층
32: 반도체 기판
33: 저농도 불순물층
34: 산화막
35: 보호층
36: 절연막
40: 반도체층
50, 50a, 50b, 50c, 50d, 50ea, 50eb, 50ec, 50ed, 50ee, 50fa, 50fb, 50fc, 50fd, 50fe, 50ff, 50ga: 실장 기판
51, 51a, 51b, 51c, 51d, 51ea, 51eb, 51ec, 51ed, 51ee, 51fa, 51fb, 51fc, 51fd, 51fe, 51ff, 51ga, 51gb, 51gc, 51gd: 제1 금속 배선
52, 52a, 52b, 52c, 52d, 52ea, 52eb, 52ec, 52ed, 52ee, 52fa, 52fb, 52fc, 52fd, 52fe, 52ff, 52ga, 52gb, 52gc, 52gd: 제2 금속 배선
53ea, 53eb, 53ec, 53ed, 53ee: 제3 금속 배선
54, 54a, 54b, 54c, 54d, 54ea, 54eb, 54ec, 54ed, 54ee, 54ef, 54eg, 54eh, 54ei, 54ej, 54fa, 54fb, 54fc, 54fd, 54fe, 54ff, 54ga, 54gb, 54gc, 54gd: 클리어런스
55, 55b, 55c, 55ea, 55ec, 55ed, 55fa, 55fb, 55fd, 55fe, 55ga, 55gb, 56, 56b, 56c, 56ea, 56ec, 56ed, 56fa, 56fb, 56fd, 56fe, 56ga, 56gb, 57ea, 57ec, 57ed, 57fa, 57fb, 57fd, 57fe, 58ea, 58ec, 58ed, 58fb, 58fd, 58fe: 금속 배선
61, 61b, 61c, 61ea, 61ec, 61ed, 61fa, 61fb, 61fd, 61fe, 61ga: 제1 비아
62, 62b, 62c, 62ea, 62ec, 62ed, 62fa, 62fb, 62fd, 62fe, 62ga: 제2 비아
63ea, 63ec, 63ed, 63fb, 63fd, 63fe: 제3 비아
64ea, 64ec, 64ed, 64fb, 64fd, 64fe: 제4 비아
71: 제1 제어 영역
72: 제2 제어 영역
91: 제1 가상 직선
92, 92d: 제2 가상 직선
93: 대향 선분
94: 선분
95: 제3 가상 직선
111, 111a, 111b, 111c, 111d, 111e, 111f, 111g, 111h, 111i, 111j, 111k, 111l, 111m, 111n, 111o, 111p, 111q, 111r, 111s, 1111, 1111a, 1111b, 1111c, 1111d, 1111e, 1111f, 1111g, 1111h, 1111i, 2111, 2111a, 2111b, 2111c, 2111d, 2111e, 2111f, 2111g, 2111h, 2111i, 2111j, 2111k, 2111l, 2111m, 2111n, 2111o, 2111p, 2111q, 3111, 3111a, 3111b, 3111c, 3111d, 3111e, 3111f, 3111g, 3111h: 제1 소스 패드
119: 제1 게이트 패드
121, 121a, 121b, 121c, 121d, 121e, 121f, 121g, 121h, 121i, 121j, 121k, 121l, 121m, 121n, 121o, 121p, 121q, 121r, 121s, 1121, 1121a, 1121b, 1121c, 1121d, 1121e, 1121f, 1121g, 1121h, 1121i, 2121, 2121a, 2121b, 2121c, 2121d, 2121e, 2121f, 2121g, 2121h, 2121i, 2121j, 2121k, 2121l, 2121m, 2121n, 2121o, 2121p, 2121q, 3121, 3121a, 3121b, 3121c, 3112d, 3121e, 3121f, 3121g, 3121h: 제2 소스 패드
129: 제2 게이트 패드
201: 제1 변
202: 제2 변
203: 제3 변
204: 제4 변
400, 400e: 내부 경계선
401: 제1 종단
402: 제2 종단
501: 제1 꼭짓점
502: 제2 꼭짓점
503: 제3 꼭짓점
504: 제4 꼭짓점
600, 600a, 600c, 600d: 상면 경계선
601, 601d: 제1 교점
602, 602d: 제2 교점
611, 612, 613: 제1 비아
621, 622, 623: 제2 비아
A1, A1e: 제1 반도체층 내 영역
A2, A2e: 제2 반도체층 내 영역
S1, S1a, S1c, S1d: 제1 반도체층 상면 영역
S2, S2a, S2c, S2d: 제2 반도체층 상면 영역

Claims (33)

  1. 페이스 다운 실장이 가능한 칩 사이즈 패키지형 반도체 장치로서,
    반도체층과,
    상기 반도체층의 이면에 접촉하여 형성된 금속층과,
    상기 반도체층의 내부의 제1 반도체층 내 영역에 형성된 제1 종형 MOS 트랜지스터와,
    상기 내부의, 상기 반도체층을 평면에서 봤을 때 상기 제1 반도체층 내 영역에 인접한 제2 반도체층 내 영역에 형성된 제2 종형 MOS 트랜지스터와,
    상기 반도체층의 상면의 제1 반도체층 상면 영역에 형성된, 상기 제1 종형 MOS 트랜지스터의 소스 전극에 접속된 1 이상의 제1 소스 패드, 및, 상기 제1 종형 MOS 트랜지스터의 게이트 전극에 접속된 제1 게이트 패드와,
    상기 상면의, 상기 반도체층을 평면에서 봤을 때 상기 제1 반도체층 상면 영역에 인접한 제2 반도체층 상면 영역에 형성된, 상기 제2 종형 MOS 트랜지스터의 소스 전극에 접속된 1 이상의 제2 소스 패드, 및, 상기 제2 종형 MOS 트랜지스터의 게이트 전극에 접속된 제2 게이트 패드를 구비하고,
    상기 제1 반도체층 내 영역과 상기 제2 반도체층 내 영역은, 상기 반도체층을 평면에서 봤을 때, 상기 반도체층을 면적으로 이등분하는 한쪽과 다른 쪽이며,
    상기 제1 반도체층 상면 영역과 상기 제2 반도체층 상면 영역은, 상기 반도체층을 평면에서 봤을 때, 상기 반도체층을 면적으로 이등분하는 한쪽과 다른 쪽이며,
    상기 반도체층은, 반도체 기판을 갖고,
    상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터 및 상기 제2 종형 MOS 트랜지스터의 공통 드레인 영역으로서 기능하고,
    상기 반도체층은, 상기 반도체층을 평면에서 봤을 때 직사각형이며,
    상기 반도체층을 평면에서 봤을 때,
    상기 제1 게이트 패드의 중심과 상기 제2 게이트 패드의 중심을 잇는 제1 가상 직선은, 상기 반도체층의 중심을 통과하고, 상기 반도체층의 각 변과 이루는 각이 45도이며,
    상기 제1 반도체층 상면 영역과 상기 제2 반도체층 상면 영역의 경계선인 상면 경계선의 길이는, 상기 반도체층의 장변의 길이보다 길고,
    상기 상면 경계선은, 상기 장변이 신장되는 장변 방향, 및, 상기 반도체층의 단변이 신장되는 단변 방향에 있어서 단조(單調)로 변화하는,
    반도체 장치.
  2. 청구항 1에 있어서,
    상기 반도체층은, 상기 반도체층을 평면에서 봤을 때 정방형인, 반도체 장치.
  3. 청구항 2에 있어서,
    상기 제1 게이트 패드는, 상기 반도체층을 평면에서 봤을 때, 상기 제1 게이트 패드와, 상기 반도체층의 4개의 변 중 가장 근접하는 제1 변 및 제2 변 사이에, 상기 1 이상의 제1 소스 패드가 일부라도 끼워지지 않도록 배치되고,
    상기 제2 게이트 패드는, 상기 반도체층을 평면에서 봤을 때, 상기 제2 게이트 패드와, 상기 반도체층의 4개의 변 중 가장 근접하는 제3 변 및 제4 변 사이에, 상기 1 이상의 제2 소스 패드가 일부라도 끼워지지 않도록 배치되는, 반도체 장치.
  4. 청구항 3에 있어서,
    상기 상면 경계선과 상기 제1 변 또는 상기 제2 변의 교점을 제1 교점으로 하고, 상기 상면 경계선과 상기 제3 변 또는 상기 제4 변의 교점을 제2 교점으로 하는 경우에 있어서, 상기 제1 교점과 상기 제2 교점을 잇는 제2 가상 직선과 상기 제1 가상 직선이, 상기 반도체층을 평면에서 봤을 때 이루는 각은, 45도보다 크고 90도 이하인, 반도체 장치.
  5. 청구항 4에 있어서,
    상기 각은, 60도 이상 90도 이하인, 반도체 장치.
  6. 청구항 3에 있어서,
    상기 상면 경계선과 상기 제1 변 또는 상기 제2 변의 교점을 제1 교점으로 하고, 상기 상면 경계선과 상기 제3 변 또는 상기 제4 변의 교점을 제2 교점으로 하는 경우에 있어서, 상기 제1 교점과 상기 제2 교점을 잇는 제2 가상 직선과 상기 제1 가상 직선이, 상기 반도체층을 평면에서 봤을 때 이루는 각은, 0도 이상 45도 미만인, 반도체 장치.
  7. 청구항 6에 있어서,
    상기 각은, 0도 이상 22도 미만인, 반도체 장치.
  8. 청구항 2에 있어서,
    상기 반도체층을 평면에서 봤을 때,
    상기 반도체층의 4개의 변 중, 상기 제1 게이트 패드와 가장 근접하는 변이며, 또한, 상기 상면 경계선과의 교점을 갖는 변을 제1 변으로 하고, 상기 제1 게이트 패드와 가장 근접하는 변이며, 또한, 상기 상면 경계선과의 교점을 갖지 않는 변을 제2 변으로 하며, 상기 제2 게이트 패드와 가장 근접하는 변이며, 또한, 상기 상면 경계선과의 교점을 갖는 변을 제3 변으로 하고, 상기 제2 게이트 패드와 가장 근접하는 변이며, 또한, 상기 상면 경계선과의 교점을 갖지 않는 변을 제4 변으로 하며, 상기 제1 변과 상기 제4 변이 이루는 꼭짓점을 제1 꼭짓점으로 하고, 상기 제2 변과 상기 제3 변이 이루는 꼭짓점을 제2 꼭짓점으로 하며, 상기 상면 경계선과 상기 제1 변의 교점을 제1 교점으로 하고, 상기 상면 경계선과 상기 제3 변의 교점을 제2 교점으로 하는 경우에,
    상기 제1 꼭짓점과 상기 제1 교점의 거리는, 상기 반도체층의 변의 길이의 1/N(N은, 3 이상의 정수) 이상이며, 또한, 상기 제2 게이트 패드의 최대 직경보다 길고, 상기 제2 꼭짓점과 상기 제2 교점의 거리는, 상기 반도체층의 변의 길이의 1/N 이상이며, 또한, 상기 제1 게이트 패드의 최대 직경보다 길고,
    상기 상면 경계선은, 상기 제2 변에 평행한 N-1개의 선분과, 상기 제1 변에 평행한 N-2개의 선분이 교호로 접속되어 이루어지는, 반도체 장치.
  9. 청구항 8에 있어서,
    N은, 3, 4, 또는, 5 중 어느 하나인, 반도체 장치.
  10. 청구항 8 또는 청구항 9에 있어서,
    상기 1 이상의 제1 소스 패드는 복수이고,
    상기 1 이상의 제1 소스 패드 각각은, 상기 반도체층을 평면에서 봤을 때, 상기 제1 변에 평행한 방향으로 길이 방향을 갖는 장방형 또는 타원형이며, 상기 제1 변에 평행하게 줄무늬형으로 형성되고,
    상기 1 이상의 제2 소스 패드는 복수이고,
    상기 1 이상의 제2 소스 패드 각각은, 상기 반도체층을 평면에서 봤을 때, 상기 제1 변에 평행한 방향으로 길이 방향을 갖는 장방형 또는 타원형이며, 상기 제1 변에 평행하게 줄무늬형으로 형성되는, 반도체 장치.
  11. 청구항 3에 있어서,
    상기 1 이상의 제1 소스 패드는 1개이며, 상기 제1 게이트 패드의 영역을 제외한 상기 제1 반도체층 상면 영역의 전면(全面)에 배치되고,
    상기 1 이상의 제2 소스 패드는 1개이며, 상기 제2 게이트 패드의 영역을 제외한 상기 제2 반도체층 상면 영역의 전면에 배치되는, 반도체 장치.
  12. 청구항 3에 있어서,
    상기 1 이상의 제1 소스 패드는 복수이고,
    상기 1 이상의 제1 소스 패드 각각은, 다른 제1 소스 패드와 대향하는 변 각각이, 상기 상면 경계선에 직교하거나 또는 평행하는 변이 되는 형상이며,
    상기 1 이상의 제2 소스 패드는 복수이고,
    상기 1 이상의 제2 소스 패드 각각은, 다른 제2 소스 패드와 대향하는 변 각각이, 상기 상면 경계선에 직교하거나 또는 평행하는 변이 되는 형상인, 반도체 장치.
  13. 페이스 다운 실장이 가능한 칩 사이즈 패키지형 반도체 장치로서,
    반도체층과,
    상기 반도체층의 이면에 접촉하여 형성된 금속층과,
    상기 반도체층의 내부의 제1 반도체층 내 영역에 형성된 제1 종형 MOS 트랜지스터와,
    상기 내부의, 상기 반도체층을 평면에서 봤을 때 상기 제1 반도체층 내 영역에 인접한 제2 반도체층 내 영역에 형성된 제2 종형 MOS 트랜지스터와,
    상기 반도체층의 상면의 제1 반도체층 상면 영역에 형성된, 상기 제1 종형 MOS 트랜지스터의 소스 전극에 접속된 1 이상의 제1 소스 패드, 및, 상기 제1 종형 MOS 트랜지스터의 게이트 전극에 접속된 제1 게이트 패드와,
    상기 상면의, 상기 반도체층을 평면에서 봤을 때 상기 제1 반도체층 상면 영역에 인접한 제2 반도체층 상면 영역에 형성된, 상기 제2 종형 MOS 트랜지스터의 소스 전극에 접속된 1 이상의 제2 소스 패드, 및, 상기 제2 종형 MOS 트랜지스터의 게이트 전극에 접속된 제2 게이트 패드를 구비하고,
    상기 제1 반도체층 내 영역과 상기 제2 반도체층 내 영역은, 상기 반도체층을 평면에서 봤을 때, 상기 반도체층을 면적으로 이등분하는 한쪽과 다른 쪽이며,
    상기 제1 반도체층 상면 영역과 상기 제2 반도체층 상면 영역은, 상기 반도체층을 평면에서 봤을 때, 상기 반도체층을 면적으로 이등분하는 한쪽과 다른 쪽이며,
    상기 반도체층은, 반도체 기판을 갖고,
    상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터 및 상기 제2 종형 MOS 트랜지스터의 공통 드레인 영역으로서 기능하고,
    상기 반도체층은, 상기 반도체층을 평면에서 봤을 때 직사각형이며,
    상기 반도체층을 평면에서 봤을 때, 상기 제1 반도체층 내 영역과 상기 제2 반도체층 내 영역의 경계선인 내부 경계선은, 상기 반도체층의 장변이 신장되는 장변 방향, 및, 상기 반도체층의 단변이 신장되는 단변 방향에 있어서 단조로 변화하고,
    상기 반도체층을 평면에서 봤을 때, 상기 내부 경계선의 한쪽의 제1 종단, 및, 상기 내부 경계선의 다른 쪽의 제2 종단을 잇는 가상 직선과, 상기 반도체층의 변 중, 상기 제1 종단 또는 상기 제2 종단을 갖지 않는 변이 이루는 각은 16도 이상이고,
    반도체층을 평면에서 봤을 때, 상기 내부 경계선은, 상기 제1 종형 MOS 트랜지스터의 활성 영역과, 상기 제2 종형 MOS 트랜지스터의 활성 영역이 대향하는 부분만으로 구성되는,
    반도체 장치.
  14. 페이스 다운 실장이 가능한 칩 사이즈 패키지형 반도체 장치로서,
    반도체층과,
    상기 반도체층의 이면에 접촉하여 형성된 금속층과,
    상기 반도체층의 내부의 제1 반도체층 내 영역에 형성된 제1 종형 MOS 트랜지스터와,
    상기 내부의, 상기 반도체층을 평면에서 봤을 때 상기 제1 반도체층 내 영역에 인접한 제2 반도체층 내 영역에 형성된 제2 종형 MOS 트랜지스터와,
    상기 반도체층의 상면의 제1 반도체층 상면 영역에 형성된, 상기 제1 종형 MOS 트랜지스터의 소스 전극에 접속된 1 이상의 제1 소스 패드, 및, 상기 제1 종형 MOS 트랜지스터의 게이트 전극에 접속된 제1 게이트 패드와,
    상기 상면의, 상기 반도체층을 평면에서 봤을 때 상기 제1 반도체층 상면 영역에 인접한 제2 반도체층 상면 영역에 형성된, 상기 제2 종형 MOS 트랜지스터의 소스 전극에 접속된 1 이상의 제2 소스 패드, 및, 상기 제2 종형 MOS 트랜지스터의 게이트 전극에 접속된 제2 게이트 패드를 구비하고,
    상기 제1 반도체층 내 영역과 상기 제2 반도체층 내 영역은, 상기 반도체층을 평면에서 봤을 때, 상기 반도체층을 면적으로 이등분하는 한쪽과 다른 쪽이며,
    상기 제1 반도체층 상면 영역과 상기 제2 반도체층 상면 영역은, 상기 반도체층을 평면에서 봤을 때, 상기 반도체층을 면적으로 이등분하는 한쪽과 다른 쪽이며,
    상기 반도체층은, 반도체 기판을 갖고,
    상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터 및 상기 제2 종형 MOS 트랜지스터의 공통 드레인 영역으로서 기능하고,
    상기 반도체층은, 상기 반도체층을 평면에서 봤을 때 직사각형이며,
    상기 반도체층을 평면에서 봤을 때, 상기 제1 반도체층 내 영역과 상기 제2 반도체층 내 영역의 경계선인 내부 경계선은, 상기 반도체층의 장변이 신장되는 장변 방향, 및, 상기 반도체층의 단변이 신장되는 단변 방향에 있어서 단조로 변화하고,
    상기 반도체층을 평면에서 봤을 때, 상기 내부 경계선의 한쪽의 제1 종단, 및, 상기 내부 경계선의 다른 쪽의 제2 종단을 잇는 가상 직선과, 상기 반도체층의 변 중, 상기 제1 종단 또는 상기 제2 종단을 갖지 않는 변이 이루는 각은 16도 이상이고,
    반도체층을 평면에서 봤을 때, 상기 내부 경계선은, 상기 제1 종형 MOS 트랜지스터의 소스 전극 중 상기 제1 반도체층 내 영역에 형성된 부분과, 상기 제2 종형 MOS 트랜지스터의 소스 전극 중 상기 제2 반도체층 내 영역에 형성된 부분의 간격의 중앙 위치를 따라가는 가상 직선으로 구성되는,
    반도체 장치.
  15. 페이스 다운 실장이 가능한 칩 사이즈 패키지형 반도체 장치로서,
    반도체층과,
    상기 반도체층의 이면에 접촉하여 형성된 금속층과,
    상기 반도체층의 내부의 제1 반도체층 내 영역에 형성된 제1 종형 MOS 트랜지스터와,
    상기 내부의, 상기 반도체층을 평면에서 봤을 때 상기 제1 반도체층 내 영역에 인접한 제2 반도체층 내 영역에 형성된 제2 종형 MOS 트랜지스터와,
    상기 반도체층의 상면의 제1 반도체층 상면 영역에 형성된, 상기 제1 종형 MOS 트랜지스터의 소스 전극에 접속된 1 이상의 제1 소스 패드, 및, 상기 제1 종형 MOS 트랜지스터의 게이트 전극에 접속된 제1 게이트 패드와,
    상기 상면의, 상기 반도체층을 평면에서 봤을 때 상기 제1 반도체층 상면 영역에 인접한 제2 반도체층 상면 영역에 형성된, 상기 제2 종형 MOS 트랜지스터의 소스 전극에 접속된 1 이상의 제2 소스 패드, 및, 상기 제2 종형 MOS 트랜지스터의 게이트 전극에 접속된 제2 게이트 패드를 구비하고,
    상기 제1 반도체층 내 영역과 상기 제2 반도체층 내 영역은, 상기 반도체층을 평면에서 봤을 때, 상기 반도체층을 면적으로 이등분하는 한쪽과 다른 쪽이며,
    상기 제1 반도체층 상면 영역과 상기 제2 반도체층 상면 영역은, 상기 반도체층을 평면에서 봤을 때, 상기 반도체층을 면적으로 이등분하는 한쪽과 다른 쪽이며,
    상기 반도체층은, 반도체 기판을 갖고,
    상기 반도체 기판은, 상기 제1 종형 MOS 트랜지스터 및 상기 제2 종형 MOS 트랜지스터의 공통 드레인 영역으로서 기능하고,
    상기 반도체층은, 상기 반도체층을 평면에서 봤을 때 직사각형이며,
    상기 반도체층을 평면에서 봤을 때, 상기 제1 반도체층 내 영역과 상기 제2 반도체층 내 영역의 경계선인 내부 경계선은, 상기 반도체층의 장변이 신장되는 장변 방향, 및, 상기 반도체층의 단변이 신장되는 단변 방향에 있어서 단조로 변화하고,
    상기 반도체층을 평면에서 봤을 때, 상기 내부 경계선의 한쪽의 제1 종단, 및, 상기 내부 경계선의 다른 쪽의 제2 종단을 잇는 가상 직선과, 상기 반도체층의 변 중, 상기 제1 종단 또는 상기 제2 종단을 갖지 않는 변이 이루는 각은 16도 이상이고,
    상기 반도체층을 평면에서 봤을 때, 상기 내부 경계선과, 상기 제1 종형 MOS 트랜지스터의 소스 전극 중 상기 제1 반도체층 내 영역에 형성된 부분 사이에는, 상기 제1 종형 MOS 트랜지스터의 게이트 전극 중 상기 제1 반도체 층 내 영역에 형성된 부분이 배치되지 않고, 상기 내부 경계선과, 상기 제2 종형 MOS 트랜지스터의 소스 전극 중 상기 제2 반도체층 내 영역에 형성된 부분 사이에는, 상기 제2 종형 MOS 트랜지스터의 게이트 전극 중 상기 제2 반도체 층 내 영역에 형성된 부분이 배치되지 않는,
    반도체 장치.
  16. 청구항 13 내지 청구항 15 중 어느 한 항에 있어서,
    상기 반도체층을 평면에서 봤을 때,
    상기 내부 경계선의 한쪽의 제1 종단은, 상기 반도체층의 한쪽의 제1 장변 상에 위치하고,
    상기 내부 경계선의 다른 쪽의 제2 종단은, 상기 반도체층의 다른 쪽의 제2 장변 상에 위치하는, 반도체 장치.
  17. 청구항 16에 있어서,
    상기 각은, 26도 이상인, 반도체 장치.
  18. 청구항 13 내지 청구항 15 중 어느 한 항에 있어서,
    상기 반도체층을 평면에서 봤을 때,
    상기 내부 경계선의 한쪽의 제1 종단은, 상기 반도체층의 한쪽의 제1 단변 상에 위치하고,
    상기 내부 경계선의 다른 쪽의 제2 종단은, 상기 반도체층의 다른 쪽의 제2 단변 상에 위치하는, 반도체 장치.
  19. 청구항 18에 있어서,
    상기 각은, 26도 이상인, 반도체 장치.
  20. 청구항 13 내지 청구항 15 중 어느 한 항에 있어서,
    상기 반도체층을 평면에서 봤을 때,
    상기 반도체층은 정방형이며,
    상기 내부 경계선의 한쪽의 제1 종단과, 상기 제1 종단에 가장 근접하는 상기 반도체층의 꼭짓점인 제1 꼭짓점의 거리는, 상기 반도체층의 변의 길이의 1/N(N은, 3 이상의 정수) 이상이고, 상기 내부 경계선의 다른 쪽의 제2 종단과, 상기 제2 종단에 가장 근접하는 상기 반도체층의 꼭짓점인 제2 꼭짓점의 거리는, 상기 반도체층의 변의 길이의 1/N 이상이며,
    상기 내부 경계선은, 상기 제1 종단이 위치하는 상기 반도체층의 변에 직교하는 N-1개의 선분과, 상기 제1 종단이 위치하는 상기 반도체층의 변에 평행한 N-2개의 선분이 교호로 접속되어 이루어지는, 반도체 장치.
  21. 청구항 15에 있어서,
    상기 반도체층을 평면에서 봤을 때, 상기 제1 반도체층 상면 영역과 상기 제2 반도체층 상면 영역의 경계선인 상면 경계선과 상기 내부 경계선이 일치하는, 반도체 장치.
  22. 청구항 1에 기재된 제1 반도체 장치와,
    상기 제1 반도체 장치가 페이스 다운 실장된 실장 기판을 구비하고,
    상기 실장 기판은, 상기 제1 반도체 장치의 상기 제1 게이트 패드에 전기적으로 접속되는 제1 도체를 통과시키는 제1 비아와, 상기 제1 반도체 장치의 상기 제2 게이트 패드에 전기적으로 접속되는 제2 도체를 통과시키는 제2 비아를 갖는,
    반도체 모듈.
  23. 청구항 22에 있어서,
    상기 실장 기판을 평면에서 봤을 때,
    상기 제1 비아의 중심과 상기 제2 비아의 중심은, 상기 제1 반도체 장치의 상기 제1 가상 직선 상에 위치하는, 반도체 모듈.
  24. 청구항 22에 있어서,
    상기 반도체층은, 상기 반도체층을 평면에서 봤을 때 정방형이고,
    상기 제1 게이트 패드는, 상기 반도체층을 평면에서 봤을 때, 상기 제1 게이트 패드와, 상기 반도체층의 4개의 변 중 가장 근접하는 제1 변 및 제2 변 사이에, 상기 1 이상의 제1 소스 패드가 일부라도 끼워지지 않도록 배치되며,
    상기 제2 게이트 패드는, 상기 반도체층을 평면에서 봤을 때, 상기 제2 게이트 패드와, 상기 반도체층의 4개의 변 중 가장 근접하는 제3 변 및 제4 변 사이에, 상기 1 이상의 제2 소스 패드가 일부라도 끼워지지 않도록 배치되고,
    상기 실장 기판을 평면에서 봤을 때,
    상기 제1 비아의 중심은, 상기 제1 반도체 장치의, (1) 상기 제1 가상 직선 상, (2) 상기 제1 변이 신장되는 방향으로 상기 제2 변을 넘은, 상기 제1 반도체 장치의 외측, 또한, 상기 제2 변이 신장되는 방향에 있어서, 상기 제1 게이트 패드의 중심과 상기 제1 변 사이, 또는, (3) 상기 제2 변이 신장되는 방향으로 상기 제1 변을 넘은, 상기 제1 반도체 장치의 외측, 또한, 상기 제1 변이 신장되는 방향에 있어서, 상기 제1 게이트 패드의 중심과 상기 제2 변 사이 중 어느 하나에 위치하고,
    상기 제2 비아의 중심은, 상기 제1 반도체 장치의, (1) 상기 제1 가상 직선 상, (2) 상기 제3 변이 신장되는 방향으로 상기 제4 변을 넘은, 상기 제1 반도체 장치의 외측, 또한, 상기 제4 변이 신장되는 방향에 있어서, 상기 제2 게이트 패드의 중심과 상기 제3 변 사이, 또는, (3) 상기 제4 변이 신장되는 방향으로 상기 제3 변을 넘은, 상기 제1 반도체 장치의 외측, 또한, 상기 제3 변이 신장되는 방향에 있어서, 상기 제2 게이트 패드의 중심과 상기 제4 변 사이 중 어느 하나에 위치하는, 반도체 모듈.
  25. 청구항 24에 있어서,
    상기 상면 경계선과 상기 제1 변 또는 상기 제2 변의 교점을 제1 교점으로 하고, 상기 상면 경계선과 상기 제3 변 또는 상기 제4 변의 교점을 제2 교점으로 하는 경우에 있어서, 상기 제1 교점과 상기 제2 교점을 잇는 제2 가상 직선과 상기 제1 가상 직선이, 상기 반도체층을 평면에서 봤을 때 이루는 각은, 45도보다 크고 90도 이하이고,
    상기 실장 기판을 평면에서 봤을 때,
    상기 실장 기판은, 적어도 상기 제1 반도체 장치를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이며, 상기 실장 기판의 제1 표면에, 상기 길이 방향이 신장되는 방향으로 늘어서는, 상기 제1 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하는 제1 금속 배선과, 상기 제1 반도체 장치의 상기 1 이상의 제2 소스 패드 전부와 접합하는 제2 금속 배선을 갖고,
    상기 제1 반도체 장치는, 상기 제2 가상 직선과 상기 길이 방향이 신장되는 방향이 이루는 각이, 15도 이상 75도 이하가 되는 방향으로, 상기 제1 표면에 실장되는, 반도체 모듈.
  26. 청구항 25에 있어서,
    추가로, 상기 제1 반도체 장치와 같은 구성의 제2 반도체 장치를 구비하고,
    상기 실장 기판을 평면에서 봤을 때,
    상기 제1 반도체 장치는, 또한, 상기 제1 반도체 장치의 상기 제1 게이트 패드의 위치가, 상기 길이 방향이 신장되는 방향 중 제1 연신 방향 측에 위치하는 방향으로, 상기 제1 표면에 페이스 다운 실장되고,
    상기 제2 반도체 장치는, 상기 제1 반도체 장치에 대해, 상기 길이 방향이 신장되는 방향 중, 상기 제1 연신 방향과 역방향인 제2 연신 방향으로 평행 이동한 위치에서, 상기 제1 반도체 장치의 상기 제2 가상 직선과, 상기 제2 반도체 장치의 상기 제2 가상 직선이 평행이 되는 방향이며, 또한, 상기 제2 반도체 장치의 상기 제1 게이트 패드의 위치가, 상기 제1 연신 방향 측에 위치하는 방향으로, 상기 제1 표면에 페이스 다운 실장되고,
    상기 실장 기판은, 또한, 상기 제1 표면에, 상기 제2 금속 배선에 대해 상기 제2 연신 방향으로 늘어서는, 상기 제2 반도체 장치의 상기 1 이상의 제2 소스 패드 전부와 접합하는 제3 금속 배선을 갖고,
    상기 제2 금속 배선은, 또한, 상기 제2 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하는, 반도체 모듈.
  27. 청구항 25에 있어서,
    추가로, 상기 제1 반도체 장치와 같은 구성의 제2 반도체 장치를 구비하고,
    상기 실장 기판을 평면에서 봤을 때,
    상기 제1 반도체 장치는, 또한, 상기 제1 반도체 장치의 상기 제1 게이트 패드의 위치가, 상기 길이 방향이 신장되는 방향 중 제1 연신 방향 측에 위치하는 방향으로, 상기 제1 표면에 페이스 다운 실장되고,
    상기 제2 반도체 장치는, 상기 제1 반도체 장치에 대해, 상기 길이 방향이 신장되는 방향과 직교하는 방향으로 평행 이동한 위치에서, 상기 제1 반도체 장치의 상기 제2 가상 직선과, 상기 제2 반도체 장치의 상기 제2 가상 직선이 직각이 되는 방향이며, 또한, 상기 제2 반도체 장치의 상기 제1 게이트 패드의 위치가, 상기 제1 연신 방향 측에 위치하는 방향으로, 상기 제1 표면에 페이스 다운 실장되고,
    상기 제1 금속 배선은, 또한, 상기 제2 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하고,
    상기 제2 금속 배선은, 또한, 상기 제2 반도체 장치의 상기 1 이상의 제2 소스 패드 전부와 접합하며,
    상기 제2 반도체 장치의 상기 제2 게이트 패드는, 상기 제2 도체에 전기적으로 접속되는, 반도체 모듈.
  28. 청구항 25에 있어서,
    추가로, 상기 제1 반도체 장치와 같은 구성의 제2 반도체 장치를 구비하고,
    상기 실장 기판을 평면에서 봤을 때,
    상기 제1 반도체 장치는, 또한, 상기 제1 반도체 장치의 상기 제1 게이트 패드의 위치가, 상기 길이 방향이 신장되는 방향 중 제1 연신 방향 측에 위치하는 방향으로, 상기 제1 표면에 페이스 다운 실장되고,
    상기 제2 반도체 장치는, 상기 제1 반도체 장치에 대해, 상기 제1 반도체 장치의 상기 제2 가상 직선이 신장되는 방향으로 평행 이동한 위치에서, 상기 제1 반도체 장치의 상기 제2 가상 직선과, 상기 제2 반도체 장치의 상기 제2 가상 직선이 일직선상 또는 평행이 되는 방향이며, 또한, 상기 제2 반도체 장치의 상기 제1 게이트 패드의 위치가, 상기 제1 연신 방향 측에 위치하는 방향으로, 상기 제1 표면에 페이스 다운 실장되고,
    상기 제1 금속 배선은, 또한, 상기 제2 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하고,
    상기 제2 금속 배선은, 또한, 상기 제2 반도체 장치의 상기 1 이상의 제2 소스 패드 전부와 접합하는, 반도체 모듈.
  29. 청구항 25에 있어서,
    추가로, 상기 제1 반도체 장치와 같은 구성의 제2 반도체 장치를 구비하고,
    상기 실장 기판을 평면에서 봤을 때,
    상기 제1 반도체 장치는, 또한, 상기 제1 반도체 장치의 상기 제1 게이트 패드의 위치가, 상기 길이 방향이 신장되는 방향 중 제1 연신 방향 측에 위치하는 방향으로, 상기 제1 표면에 페이스 다운 실장되고,
    상기 제2 반도체 장치는, 상기 실장 기판의, 상기 제1 표면에 대향하는 제2 표면에, 상기 반도체 기판을 평면에서 봤을 때, 상기 제1 반도체 장치의 상기 제1 반도체층 상면 영역과 상기 제2 반도체 장치의 상기 제1 반도체층 상면 영역이 50%를 상회하여 겹쳐지며, 또한, 상기 제1 반도체 장치의 상기 제2 반도체층 상면 영역과 상기 제2 반도체 장치의 상기 제2 반도체층 상면 영역이 50%를 상회하여 겹쳐지는 위치에, 상기 제2 반도체 장치의 상기 제1 게이트 패드의 위치가, 상기 제1 연신 방향 측에 위치하는 방향으로, 페이스 다운 실장되고,
    상기 제2 반도체 장치의 상기 제1 게이트 패드는, 상기 제1 도체에 전기적으로 접속되며,
    상기 제2 반도체 장치의 상기 제2 게이트 패드는, 상기 제2 도체에 전기적으로 접속되는, 반도체 모듈.
  30. 청구항 24에 있어서,
    상기 상면 경계선과 상기 제1 변 또는 상기 제2 변의 교점을 제1 교점으로 하고, 상기 상면 경계선과 상기 제3 변 또는 상기 제4 변의 교점을 제2 교점으로 하는 경우에 있어서, 상기 제1 교점과 상기 제2 교점을 잇는 제2 가상 직선과 상기 제1 가상 직선이, 상기 반도체층을 평면에서 봤을 때 이루는 각은, 0도 이상 45도 미만이고,
    상기 실장 기판을 평면에서 봤을 때,
    상기 실장 기판은, 적어도 상기 제1 반도체 장치를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이며, 상기 실장 기판의 제1 표면에, 상기 길이 방향이 신장되는 방향으로 늘어서는, 상기 제1 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하는 제1 금속 배선과, 상기 제1 반도체 장치의 상기 1 이상의 제2 소스 패드 전부와 접합하는 제2 금속 배선을 갖고,
    상기 제1 반도체 장치는, 상기 제1 반도체 장치의 각 변과 상기 길이 방향이 신장되는 방향이 이루는 각이 45도가 되는 방향으로, 상기 실장 기판에 페이스 다운 실장되는, 반도체 모듈.
  31. 청구항 30에 있어서,
    추가로, 상기 제1 반도체 장치와 같은 구성의 제2 반도체 장치를 구비하고,
    상기 실장 기판을 평면에서 봤을 때,
    상기 제1 반도체 장치는, 또한, 상기 제1 반도체 장치의 상기 제1 게이트 패드의 위치가, 상기 길이 방향이 신장되는 방향 중 제1 연신 방향 측에 위치하는 방향으로, 상기 제1 표면에 페이스 다운 실장되고,
    상기 제2 반도체 장치는, 상기 제1 반도체 장치에 대해, 상기 길이 방향이 신장되는 방향과 직교하는 방향으로 평행 이동한 위치에서, 상기 제1 반도체 장치의 상기 제2 가상 직선과, 상기 제2 반도체 장치의 상기 제2 가상 직선이 평행이 되는 방향으로, 상기 제1 표면에 페이스 다운 실장되고,
    상기 제1 금속 배선은, 또한, 상기 제2 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하고,
    상기 제2 금속 배선은, 또한, 상기 제2 반도체 장치의 상기 1 이상의 제2 소스 패드 전부와 접합하며,
    상기 실장 기판은, 또한, 상기 제2 반도체 장치의 상기 제1 게이트 패드에 전기적으로 접속되는 제3 도체를 통과시키는 제3 비아와, 상기 제2 반도체 장치의 상기 제2 게이트 패드에 전기적으로 접속되는 제4 도체를 통과시키는 제4 비아를 갖고,
    상기 제1 비아와 상기 제2 비아와 상기 제3 비아와 상기 제4 비아는, 상기 실장 기판의 상기 길이 방향이 신장되는 방향에 있어서, 상기 제1 금속 배선과 상기 제2 금속 배선 사이에 위치하는, 반도체 모듈.
  32. 청구항 21에 기재된 제1 반도체 장치 및 제2 반도체 장치와,
    상기 제1 반도체 장치와 상기 제2 반도체 장치가, 제1 표면에 페이스 다운 실장된 실장 기판을 구비하고,
    상기 실장 기판을 평면에서 봤을 때,
    상기 실장 기판은, 적어도 상기 제1 반도체 장치 및 상기 제2 반도체 장치를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이며,
    상기 제2 반도체 장치는, 상기 제1 반도체 장치에 대해, 상기 길이 방향이 신장되는 방향으로 평행 이동한 위치에, 상기 제1 반도체 장치와 같은 방향으로, 상기 제1 표면에 페이스 다운 실장되고,
    상기 실장 기판은, 상기 실장 기판의 제1 표면에, 상기 길이 방향이 신장되는 방향으로 순서대로 늘어서는, 상기 제1 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하는 제1 금속 배선과, 상기 제1 반도체 장치의 상기 1 이상의 제2 소스 패드 전부, 및, 상기 제2 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하는 제2 금속 배선과, 상기 제2 반도체 장치의 상기 1 이상의 제2 소스 패드 전부와 접합하는 제3 금속 배선을 갖는,
    반도체 모듈.
  33. 청구항 21에 기재된 제1 반도체 장치 및 제2 반도체 장치와,
    상기 제1 반도체 장치와 상기 제2 반도체 장치가, 제1 표면에 페이스 다운 실장된 실장 기판을 구비하고,
    상기 실장 기판을 평면에서 봤을 때,
    상기 제2 반도체 장치는, 상기 제1 반도체 장치에 대해, 상기 가상 직선이 신장되는 방향으로 평행 이동한 위치에, 상기 제1 반도체 장치와 같은 방향으로, 상기 제1 표면에 페이스 다운 실장되고,
    상기 실장 기판은, 적어도 상기 제1 반도체 장치 및 상기 제2 반도체 장치를 실장하는 개소에 있어서 일정한 폭을 갖고 길이 방향으로 신장되는 형상이며, 상기 실장 기판의 제1 표면에, 상기 길이 방향이 신장되는 방향으로 늘어서는, 상기 제1 반도체 장치의 상기 1 이상의 제1 소스 패드 전부, 및, 상기 제2 반도체 장치의 상기 1 이상의 제1 소스 패드 전부와 접합하는 제1 금속 배선과, 상기 제1 반도체 장치의 상기 1 이상의 제2 소스 패드 전부, 및, 상기 제2 반도체 장치의 상기 1 이상의 제2 소스 패드 전부와 접합하는 제2 금속 배선을 갖는,
    반도체 모듈.

KR1020237007843A 2021-03-29 2022-02-10 반도체 장치 및 반도체 모듈 KR102629278B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202163167348P 2021-03-29 2021-03-29
US63/167,348 2021-03-29
PCT/JP2022/005414 WO2022209346A1 (ja) 2021-03-29 2022-02-10 半導体装置および半導体モジュール

Publications (2)

Publication Number Publication Date
KR20230043220A KR20230043220A (ko) 2023-03-30
KR102629278B1 true KR102629278B1 (ko) 2024-01-25

Family

ID=82384804

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237007843A KR102629278B1 (ko) 2021-03-29 2022-02-10 반도체 장치 및 반도체 모듈

Country Status (4)

Country Link
US (2) US20230307393A1 (ko)
JP (2) JP7100219B1 (ko)
KR (1) KR102629278B1 (ko)
CN (1) CN116250088A (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368217A (ja) 2001-06-08 2002-12-20 Sanyo Electric Co Ltd １チップデュアル型絶縁ゲート型半導体装置
JP2004502293A (ja) 2000-02-10 2004-01-22 インターナショナル・レクチファイヤー・コーポレーション 単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス
JP2019169492A (ja) 2018-03-21 2019-10-03 株式会社東芝 半導体装置
WO2020129786A1 (ja) 2018-12-19 2020-06-25 パナソニックセミコンダクターソリューションズ株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6063713B2 (ja) * 2012-11-08 2017-01-18 ルネサスエレクトロニクス株式会社 電池保護システム
JP6598037B2 (ja) * 2015-07-01 2019-10-30 パナソニックＩｐマネジメント株式会社 半導体装置
JP6795888B2 (ja) * 2016-01-06 2020-12-02 力智電子股▲フン▼有限公司ｕＰＩ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐ． 半導体装置及びそれを用いた携帯機器
JP6447946B1 (ja) 2018-01-19 2019-01-09 パナソニックＩｐマネジメント株式会社 半導体装置および半導体モジュール

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004502293A (ja) 2000-02-10 2004-01-22 インターナショナル・レクチファイヤー・コーポレーション 単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス
JP2002368217A (ja) 2001-06-08 2002-12-20 Sanyo Electric Co Ltd １チップデュアル型絶縁ゲート型半導体装置
JP2019169492A (ja) 2018-03-21 2019-10-03 株式会社東芝 半導体装置
WO2020129786A1 (ja) 2018-12-19 2020-06-25 パナソニックセミコンダクターソリューションズ株式会社 半導体装置

Also Published As

Publication number Publication date
KR20230043220A (ko) 2023-03-30
JP7177961B2 (ja) 2022-11-24
US20230307393A1 (en) 2023-09-28
CN116250088A (zh) 2023-06-09
JP2022153382A (ja) 2022-10-12
US20240030167A1 (en) 2024-01-25
JP7100219B1 (ja) 2022-07-12
JPWO2022209346A1 (ko) 2022-10-06

Similar Documents

Publication Publication Date Title
US7755195B2 (en) Semiconductor apparatus integrating an electrical device under an electrode pad
WO2015080162A1 (ja) 半導体装置
KR100952272B1 (ko) 반도체 장치
US10121784B2 (en) Semiconductor apparatus
CN103456690A (zh) 半导体器件和半导体器件的制造方法
US11398818B2 (en) Semiconductor device
CN101388388A (zh) 半导体装置
JP6856569B2 (ja) 半導体装置
US20240047571A1 (en) Semiconductor device
US9601572B2 (en) Semiconductor device for reducing gate wiring length
US9601573B2 (en) Semiconductor device for reducing propagation time of gate input signals
KR102629278B1 (ko) 반도체 장치 및 반도체 모듈
JP2005302952A (ja) 半導体装置
JP2011129662A (ja) 半導体装置
TWI802519B (zh) 半導體裝置及半導體模組
JP6847887B2 (ja) 半導体装置
JP7502130B2 (ja) 半導体装置
WO2022201903A1 (ja) 半導体装置
WO2024018715A1 (ja) 半導体装置
US20230085094A1 (en) Semiconductor device
JP2010087126A (ja) 絶縁ゲート型半導体装置
JP2019145606A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant