JP6724619B2 - 信号再生回路、電子装置及び信号再生方法 - Google Patents

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Description

本発明は、信号再生（クロック・データ・リカバリィ(Clock Data Recovery: CDR)）回路、信号再生回路を搭載した電子装置、及び信号再生方法に関する。
通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くすることが要望されている。例えば、集積回路チップ内、チップ間（装置内、装置間）で信号を送受信する高速Ｉ／Ｏの分野、光通信の分野で、ビットレートの一層の高速化が望まれている。
受信回路では、伝送されてきたデータを適切なタイミングで判定し、データとクロックを再生（ＣＤＲ: Clock and Data Recovery）することが求められる。入力データと受信（サンプリング）クロックとの位相差及び周波数差を検出し、その情報を基にサンプリングクロックの位相調整を行うことによってＣＤＲが実現される。受信回路の中でもリファレンスクロックを用いず、入力データから再生したクロックによってリタイムし、ジッタを削減したデータを出力するＣＤＲ回路が知られている。
ＣＤＲ回路では、入力データとクロックとの位相差を検出する位相検出回路(Phase Detector: PD)を利用することが知られている。位相検出回路の検出した位相差に基づいて、入力データと第１クロックの位相及び周波数が一致するように制御される。周波数が一致した状態をロック状態と称する。なお、ロック状態でない状態をここでは非ロック状態と称する。
特開２０１１−１３５１４９号公報
Ansgar Pottbacker, et al., "A Si Bipolar Phase and Frequency Detector IC for Clock Extraction up to 8 Gb/s", IEEE Journal of Solid-State Circuits, Vol. 27, No. 12, December 1992
しかし、位相検出回路は、クロック再生が可能な周波数範囲が狭く、ロック状態から非ロック状態に変化したことが検出できないという問題がある。
一実施形態では、位相検出回路、位相周波数検出回路の出力によらず、入力データと出力データとの比較結果からロック状態から非ロック状態に変化したことを検出する信号再生回路が実現される。
１つの態様では、信号再生回路は、周波数が可変の第１クロックを発生させる発振器と、入力データと第１クロックの位相関係に応じて、入力データと第１クロックの変化エッジを一致させるように発振器を制御するフィードバック回路とを有する。フィードバック回路は、入力データが変化したとき第１クロックの位相関係に応じて発振器を制御する制御部と、入力データと第１クロックの位相関係に応じてクロック位相制御信号を生成する第１位相検出回路とを有する。フィードバック回路は、入力データを第１クロックの変化エッジでラッチして出力データを生成する出力データ生成回路と、入力データと出力データとの比較結果に基づいて、入力データと第１クロックの位相及び周波数が一致するロック状態であるか入力データと第１クロックの位相及び周波数が一致しない非ロック状態であるかを示すロック検出信号を出力するロック検出回路を更に有する。ロック検出回路は、入出力データ比較回路と、状態判定回路と、を有する。入出力データ比較回路は、入力データを出力データの変化エッジでラッチするフリップフロップ及び出力データを入力データの変化エッジでラッチするフリップフロップの何れか一方を含み、比較結果を示す入出力データ比較信号を出力する。状態判定回路は、入出力データ比較信号に基づいて、ロック状態であるか非ロック状態であるかを判定する。
一実施形態では、位相検出回路、位相周波数検出回路の出力によらず、入力データと出力データとの比較結果からロック状態から非ロック状態に変化したことを検出可能である。
図１は、入力データとクロックとの位相差を検出する位相検出回路を利用するＣＤＲ回路を示す図であり、（Ａ）がブロック図を示し、（Ｂ）が入力データ、クロック及び出力データの関係を示す。 図２は位相検出回路の回路例及びＣＤＲ回路における動作を示すタイムチャートであり、（Ａ）がＰＤの回路例を、（Ｂ）がタイムチャートを示す。 図３はＰＦＤ回路を利用するＣＤＲ回路を示す図であり、（Ａ）がブロック図を示し、（Ｂ）がＰＦＤ回路の構成を示すブロック図である。 図４は図３（Ｂ）のＰＦＤの各部の動作を示すタイムチャートであり、（Ａ）が入力データと第１クロックの周波数が異なる状態の波形を、（Ｂ）が周波数及び位相が一致した正常なロック状態の波形を示す。 図５は、第１実施形態に係る信号再生回路を示す図であり、（Ａ）がブロック図を示し、（Ｂ）が（Ａ）に示すＣＤＲ回路の起動時の動作を示すタイムチャートである。 （Ａ）は図５に示す信号再生回路のより詳細なブロック図であり、（Ｂ）はロック状態であるときの入力信号Ｄｉｎと出力信号Ｄｏｕｔとの関係を示すタイミングチャートであり、（Ｃ）は非ロック状態であるときの入力信号Ｄｉｎと出力信号Ｄｏｕｔとの関係を示すタイミングチャートであり、（Ｄ）は図５に示すＣＤＲ回路の起動時のロック検出回路の動作を示すタイムチャートである。 図７は、図６に示す平均化回路の構成例を示す図である。 図８は、図６に示す振幅検出回路の構成例を示す図である。 図９は、第２実施形態に係る信号再生回路を示す図であり、（Ａ）がブロック図を示し、（Ｂ）が（Ａ）に示すＣＤＲ回路の起動時の動作を示すタイムチャートである。 図１０は、第３実施形態に係るＣＤＲ回路のブロック図である。 図１１は、第４施形態に係るＣＤＲ回路を示す図であり、（Ａ）がブロック図を示し、（Ｂ）が（Ａ）に示すＣＤＲ回路の起動時の動作を示すタイムチャートである。 図１２は、図１１に示すＣＤＲ回路の動作シミュレーションを示すタイミングチャートである。 図１３は、実施形態に係るＣＤＲ回路を使用する光通信システムの構成を示す図である。
実施形態を説明する前に、一般的な信号再生（ＣＤＲ）回路について説明する。
図１は、入力データとクロックとの位相差を検出する位相検出回路(Phase Detector: PD)を利用するＣＤＲ回路を示す図であり、図１（Ａ）がブロック図を示し、図１（Ｂ）が入力データ、クロック及び出力データの関係を示す。
図１（Ａ）に示すように、ＣＤＲ回路１０は、電圧制御発振器(Voltage Control Oscillator: VCO)１１と、位相検出回路（ＰＤ）１２と、チャージポンプ（ＣＰ）１３と、ループフィルタ１４とを有する。ＶＣＯ１１は、周波数が可変であれば電圧制御に限定されるものではないが、ＶＣＯが広く使用されているので、以下のＶＣＯを使用する例を説明する。ＶＣＯ１１は、クロックＣＬＫ−Ｉを発生し、制御電圧を変化させることによりクロックＣＬＫ−Ｉの周波数が変化する。ＰＤ１２は、入力データＤｉｎとクロックＣＬＫ−Ｉの位相差（クロック位相制御信号）ＰＤＩを検出する。後述するように、ここでは、ＰＤ１２は、ラッチ回路の機能を有し、位相差ＰＤＩを検出すると共に、入力データＤｉｎをクロックＣＬＫ−Ｉの変化エッジに同期して取り込み、出力データＤｏｕｔを受信データとして出力する。ＣＰ１３は、位相差ＰＤＩに従いループフィルタ１４に対する電流の足し引きを行い、ループフィルタ１４は、位相差ＰＤＩに対応する制御電圧を生成する。言い換えれば、ＣＰ１３及びループフィルタ１４は、ＶＣＯ１１の制御部を形成する。ＶＣＯ１１は、制御電圧に応じて発振周波数を変化させる。
以上の構成により、ＶＣＯ１１の発振周波数（クロックＣＬＫ−Ｉの周波数）を変化させるフィードバック回路が形成される。このフィードバック回路により、入力データＤｉｎとクロックＣＬＫ−Ｉの周波数が一致し、クロックＣＬＫ−Ｉの変化エッジ（立下りエッジ）が入力データＤｉｎの変化エッジに一致するように、すなわち位相が一致するように制御される。
入力データＤｉｎ及びクロックＣＬＫ−Ｉの周波数及び位相が一致した状態では、クロックＣＬＫ−Ｉの立上りエッジは、入力データＤｉｎが変化エッジの中間の位相、すなわち入力データＤｉｎが安定した状態に一致する。そこで、クロックＣＬＫ−Ｉの立上りエッジに同期して入力データＤｉｎを取り込み、出力データＤｏｕｔを正しい受信データとして出力する。
図１（Ｂ）に示すように、入力データＤｉｎ及びクロックＣＬＫ−Ｉの周波数及び位相が一致した状態でも、入力データＤｉｎの信号経路の影響で、入力データＤｉｎは、クロックＣＬＫ−Ｉに対して位相が変動するジッタを有する。ジッタがある状態でも、クロックＣＬＫ−Ｉの立上りエッジは、入力データＤｉｎが変化エッジの中間の位相の安定した状態に一致するので、正しい受信データを取り込み、位相の安定した受信データを出力できる。
図２は、位相検出回路（ＰＤ）の回路例及びＣＤＲ回路における動作を示すタイムチャートであり、図２（Ａ）がＰＤの回路例を、図２（Ｂ）がタイムチャートを示す。
図２（Ａ）に示すように、位相検出回路（ＰＤ）は、Ｄ型（Ｄ−ｔｙｐｅ）フリップフロップ（ＦＦ）で形成され、ここでは、入力データＤｉｎがＤ−ＦＦのクロック端子に、クロックＣＬＫ−ＩがＤ−ＦＦのデータ端子に入力される。このＤ−ＦＦは、入力データＤｉｎが変化した時のクロックＣＬＫ−Ｉの値をラッチして位相差ＰＤＩとして出力する。ここでは、入力データＤｉｎがＤ−ＦＦのクロック端子に、クロックＣＬＫ−ＩがＤ−ＦＦのデータ端子に入力される例を示すが、クロックＣＬＫ−ＩがＤ−ＦＦのクロック端子に、入力データＤｉｎがＤ−ＦＦのデータ端子に入力される構成も可能である。さらに、入力データＤｉｎ及びクロックＣＬＫ−Ｉを単相信号として図示するが、数ＧＨｚ以上の高速信号については、差動回路で実現されることが望ましい。したがって、図２（Ａ）のＤ−ＦＦは、入力データＤｉｎの立上りエッジのみでなく、立下りエッジでもクロックＣＬＫ−Ｉをラッチするものとし、これは、以下の説明及び他の信号についても同様とする。ただし、実施形態はこれに限定されるものではなく、単相信号でも動作可能である。差動信号の場合には、２個のラッチ回路を使用して反転した入力データＤｉｎ及びクロックＣＬＫ−Ｉを入力することにより立上り及び立下りの両方のエッジでの変化を検出するようにする。
図２（Ｂ）のタイムチャートでは、クロックＣＬＫ−Ｉが入力データＤｉｎに対して位相遅れの場合を左側に、位相進みの場合を中央に、位相が最適（位相一致）の場合を右側に、それぞれ示す。
クロックＣＬＫ−Ｉが入力データＤｉｎに対して位相遅れの場合、入力データＤｉｎの変化エッジでは、クロックＣＬＫ−Ｉは高(High: H)レベルであり、位相差ＰＤＩはＨレベルになる。これに応じて、ＶＣＯ１１は、発振周波数を増加させる方向に制御される。
クロックＣＬＫ−Ｉが入力データＤｉｎに対して位相進みの場合、入力データＤｉｎの変化エッジでは、クロックＣＬＫ−Ｉは低(Low: L)レベルであり、位相差ＰＤＩはＬレベルになる。これに応じて、ＶＣＯ１１は、発振周波数を減少させる方向に制御される。
クロックＣＬＫ−Ｉの入力データＤｉｎに対する位相が最適の場合、入力データＤｉｎの変化エッジでは、クロックＣＬＫ−ＩはＬ又はＨと判定されるが、その後逆の判定になるようにＶＣＯ１１が制御され、このような制御が繰り返されるため、Ｌ又はＨと判定される確率が等しくなる。これにより、ＰＤＩは、ＬとＨの間で変化し、ループフィルタ１４の出力する制御電圧は、ＬとＨの中間レベルになる。図２（Ａ）では、説明の都合上、ＰＤＩとして、Ｌ又はＨに交互に変化する波形ではなく、ループフィルタ１４で平均化された中間レベルで示している。
図１（Ａ）に示したＣＤＲ回路は、クロック再生が可能な周波数範囲が狭いという課題があった。そこで、入力データとクロックとの位相差に加えて入力データとクロックとの周波数関係を検出する位相周波数検出(Phase Frequency Detector: PFD)回路を利用するＣＤＲ回路が用いられる。
図３は、ＰＦＤ回路を利用するＣＤＲ回路を示す図であり、図３（Ａ）がブロック図を示し、図３（Ｂ）がＰＦＤ回路の構成を示すブロック図である。
図３（Ａ）及び３（Ｂ）に示すように、ＣＤＲ回路２０は、ＶＣＯ２１と、位相周波数検出回路（ＰＦＤ）２２と、ＣＰ２３と、ループフィルタ２４とを有する。ＶＣＯ２１は、第１クロックＣＬＫ−Ｉに加えて、第１クロックＣＬＫ−Ｉと同じ周波数で位相の異なる第２クロックＣＬＫ−Ｑを出力する。例えば、第２クロックＣＬＫ−Ｑは、第１クロックＣＬＫ−Ｉに対して９０度位相が進んでいる。ＰＦＤ２２は、入力データＤｉｎと第１クロックＣＬＫ−Ｉの位相差ＰＤＩ及び周波数検出信号ＦＤＯを検出する。
図３（Ｂ）に示すように、ＰＦＤ２２は、第１位相検出回路３１と、第２位相検出回路３２と、周波数検出回路３３とを有する。第１位相検出回路３１、第２位相検出回路３２及び周波数検出回路３３は、例えば、非特許文献１に記載されたものが使用できる。非特許文献１は、２個のサンプルホールド回路（ラッチ回路）及びマルチプレクサで形成される差動型の第１位相検出回路及び第２位相検出回路を記載している。また、非特許文献１は、２個のラッチ回路及び変形マルチプレクサで形成される差動型の周波数検出回路を記載している。
第１位相検出回路３１は、入力データＤｉｎの変化エッジでラッチした第１クロックＣＬＫ−Ｉの値を合成してクロック位相制御信号ＰＤＩとして出力する。クロック位相制御信号ＰＤＩは、入力データＤｉｎの変化エッジに対して第１クロックＣＬＫ−Ｉの変化エッジが進んでいるか、遅れているかを示す。第２位相検出回路３２は、入力データＤｉｎの変化エッジでラッチした第２クロックＣＬＫ−Ｑの値を合成してクロック位相検出信号ＰＤＱとして出力する。クロック位相検出信号ＰＤＱは、入力データＤｉｎの変化エッジに対して第２クロックＣＬＫ−Ｑの変化エッジが進んでいるか、遅れているかを示す。
周波数検出回路３３は、ＰＤＩの変化エッジの方向及びＰＤＩの変化エッジでラッチしたＰＤＱの値から、第１クロックＣＬＫ−Ｉの周波数が入力データＤｉｎの周波数に対して小さいか又は大きいかを示す周波数検出信号ＦＤＯを生成する。ＦＤＯは、第１クロックＣＬＫ−Ｉの周波数が入力データＤｉｎの周波数に対して小さい時に＋１、大きい時に−１、同じ時に０を示す。クロック位相制御信号ＰＤＩ及び周波数検出信号ＦＤＯは、チャージポンプ２３に供給される。これにより、ＶＣＯ２１の制御は、クロック位相制御信号ＰＤＩ及び周波数検出信号ＦＤＯに基づいて行われる。
図４は、図３（Ｂ）のＰＦＤの各部の動作を示すタイムチャートである。図４（Ａ）が入力データＤｉｎと第１クロックＣＬＫ−Ｉの周波数が異なる非ロック状態（アンロック（unlock）状態）の波形を示し、図４（Ｂ）が周波数及び位相が一致したロック状態の波形を示す。
図４（Ａ）に示すように、入力データＤｉｎと第１クロックＣＬＫ−Ｉの周波数が異なる非ロック状態では、クロック位相制御信号ＰＤＩ及びクロック位相検出信号ＰＤＱの両方が変化し、周波数検出信号ＦＤＯも変化する。図４（Ａ）は、第１クロックＣＬＫ−Ｉの周波数が入力データＤｉｎの周波数より小さい状態であり、図示のように、ＦＤＯは、０と＋１の間でＰＤＩと逆相で変化する。第１クロックＣＬＫ−Ｉの周波数が入力データＤｉｎの周波数より大きい状態の時には、ＦＤＯは０と−１の間で変化する。チャージポンプ２３及びループフィルタ２４により、ＰＤＩとＦＤＯを１：１で合成したＰＤＩ＋ＦＤＯが制御信号として生成される場合、ＰＤＩ＋ＦＤＯは、０と＋１の間で変化し、ＶＣＯ２１の発振周波数を増加させる。なお、制御信号は、ＰＤＩ＋ＦＤＯに限定されず、合成の重み付けを異ならせる場合もある。
図４（Ｂ）に示すように、入力データＤｉｎと第１クロックＣＬＫ−Ｉの周波数及び位相が一致した状態では、クロック位相制御信号ＰＤＩは変化するが、クロック位相検出信号ＰＤＱは所定値（−１）に固定される。そのため、周波数検出信号ＦＤＯはゼロになる。したがって、ＰＤＩ＋ＦＤＯはＰＤＩになり、ＶＣＯ２１の制御は、周波数検出信号ＦＤＯを使用せず、クロック位相制御信号ＰＤＩのみを使用する制御が行われる。
ＣＤＲ回路は、消費電力の低減が求められている。上記のように、ロック状態では周波数検出信号はゼロになり、ＶＣＯの制御に影響しないにもかかわらず、周波数検出信号を検出する回路は動作しており、その回路の消費電力が無駄である。ＣＤＲ回路では、実際の動作では大部分がロック状態であり、ロック状態で周波数検出回路を停止すれば消費電力を低減することができると考えられる。
しかし、周波数検出回路を停止した場合、位相検出回路のみを使用するＣＤＲ回路となり、クロック再生が可能な周波数範囲が狭く、ロック状態から非ロック状態に変化したことが検出できず、非ロック時に周波数検出回路を再び起動できない。
これまで、入力データと出力データとの比較結果からロック状態であるか非ロック状態であるかを検出することは行われていなかった。
以下に説明する実施形態に係る信号再生回路では、ロック状態から非ロック状態に変化したことを、位相周波数検出回路によらず検出する。
図５は、第１実施形態に係る信号再生(Clock Data Recovery : CDR)回路を示す図であり、図５（Ａ）がブロック図を示し、図５（Ｂ）がＣＤＲ回路の起動時の動作を示すタイムチャートである。
ＣＤＲ回路１は、電圧制御発振器４０と、第１位相検出回路４１と、第２位相検出回路４２と、周波数検出回路４３と、チャージポンプ４４と、ループフィルタ４５と、出力データ生成回路４６と、ロック検出回路４７とを有する。ＶＣＯ４０、第１位相検出回路４１、第２位相検出回路４２、周波数検出回路４３、ＣＰ４４及びループフィルタ４５は、図３の対応する要素と同じものが利用可能であるが、それに限定されるものではない。チャージポンプ４４及びループフィルタ４５は、入力データと前記第１クロックの位相関係に応じて前記発振器を制御する制御部を形成する。
ＶＣＯ４０は、第１クロックＣＬＫ−Ｉ及び第１クロックＣＬＫ−Ｉと同じ周波数で位相の異なる第２クロックＣＬＫ−Ｑを発生し、制御電圧を変化させることにより第１クロックＣＬＫ−Ｉ及び第２クロックＣＬＫ−Ｑの周波数を変化させる。第２クロックＣＬＫ−Ｑは、第１クロックＣＬＫ−Ｉに対して９０度位相が進んでいる。
第１位相検出回路４１は、入力データＤｉｎの変化エッジでラッチした第１クロックＣＬＫ−Ｉの値を合成してクロック位相制御信号ＰＤＩとして出力する。クロック位相制御信号ＰＤＩは、入力データＤｉｎの変化エッジに対して第１クロックＣＬＫ−Ｉの変化エッジが進んでいるか、遅れているかを示す。第２位相検出回路４２は、入力データＤｉｎの変化エッジでラッチした第２クロックＣＬＫ−Ｑの値を合成してクロック位相検出信号ＰＤＱとして出力する。クロック位相検出信号ＰＤＱは、入力データＤｉｎの変化エッジに対して第２クロックＣＬＫ−Ｑの変化エッジが進んでいるか、遅れているかを示す。周波数検出回路４３は、ＰＤＩの変化エッジの方向及びＰＤＩの変化エッジでラッチしたＰＤＱの値から、第１クロックＣＬＫ−Ｉの周波数が入力データＤｉｎの周波数に対して小さいか又は大きいかを示す周波数検出信号ＦＤＯを生成する。ＦＤＯは、第１クロックＣＬＫ−Ｉの周波数が入力データＤｉｎの周波数に対して小さい時に＋１、大きい時に−１、同じ時に０を示す。第１位相検出回路４１、第２位相検出回路４２及び周波数検出回路４３は、例えば、非特許文献１に記載された差動型の回路で実現される。
ＣＰ４４は、周波数差状態においてはＰＤＩ及びＦＤＯに従いループフィルタ４５に対する電流の足し引きを行い、正常ロック状態及び逆相ロック状態においては、ＰＤＩに従いループフィルタ４５に対する電流の足し引きを行う。ループフィルタ４５は、電流の足し引きにより制御電圧を生成し、ＶＣＯ４０に供給する。
出力データ生成回路４６は、Ｄ型フリップフロップで形成され、入力データＤｉｎがデータ端子に入力され、第１クロックＣＬＫ−Ｉがクロック端子に入力される。出力データ生成回路４６は、入力データＤｉｎを第１クロックＣＬＫ−Ｉの立上がりエッジでラッチして出力データＤｏｕｔを出力する。出力データ生成回路４６は、例えば、非特許文献１に記載された差動型の回路で実現される。
ロック検出回路４７は、入力データＤｉｎと出力データＤｏｕｔとの比較結果に基づいて、ロック状態であるか非ロック状態であるかを示すロック検出信号ＣＬＫＱｄｎを出力する。
以上の構成により、入力データＤｉｎの周波数に第１クロックＣＬＫ−Ｉの周波数が一致し、入力データＤｉｎの変化エッジに第１クロックＣＬＫ−Ｉの立下りエッジが同期するフィードバック制御系が形成される。すなわち、第１位相検出回路４１、第２位相検出回路４２、周波数検出回路４３、ＣＰ４４、ループフィルタ４５、出力データ生成回路４６及びロック検出回路４７は、ＶＣＯ４０を制御するフィードバック回路を形成する。さらに、第１位相検出回路４１、第２位相検出回路４２及び周波数検出回路４３は、入力データＤｉｎと第１クロックＣＬＫ−Ｉの位相関係及び周波数関係を検出する位相周波数検出器(Phase Frequency Detector: PFD)を形成する。また、出力データ生成回路４６及びロック検出回路４７は、ＣＤＲ回路がロック状態であるか非ロック状態（周波数差状態）であるかを検出する状態検出回路を形成する。
図５（Ｂ）では、ＶＣＯ４０の発振周波数（第１クロックＣＬＫ−Ｉの周波数）の変化を上側に示し、ロック検出信号ＣＬＫＱｄｎの変化を下側に示す。
ＣＤＲ回路１が起動すると、ＶＣＯ４０の発振周波数は、フィードバック制御により自走周波数から単調に増加する。ＶＣＯ４０の発振周波数が、入力データＤｉｎの周波数であるロック周波数の前後の所定範囲（ＰＤＩのトラッキング範囲）にまで増加し、それをロック検出回路４７が検出すると、ロック検出信号ＣＬＫＱｄｎは１に変化する。自走周波数からＰＤＩのトラッキング範囲までのＶＣＯ４０の発振周波数の変化範囲が周波数差（ＦＤ）動作による周波数引込範囲である。ＰＦＤを使用することにより、ＰＤを使用する場合に比べて、周波数引込範囲を大きくできる。ロック状態では、ＶＣＯ４０の発振周波数は、フィードバック制御により、ロック周波数に一致するように、増減を繰り返す。
図６（Ａ）は、ロック検出回路４７の内部回路を示すＣＤＲ回路１のブロック図である。図６（Ｂ）はロック状態であるときの入力信号Ｄｉｎと出力信号Ｄｏｕｔとの関係を示すタイミングチャートであり、図６（Ｃ）は非ロック状態であるときの入力信号Ｄｉｎと出力信号Ｄｏｕｔとの関係を示すタイミングチャートである。図６（Ｄ）は、ＣＤＲ回路１の起動時のロック検出回路４７の動作を示すタイムチャートである。
ロック検出回路４７は、入出力データ比較回路５１と、平均化回路５２と、振幅検出回路５３と、判定回路５４とを有する。入出力データ比較回路５１は、入力データＤｉｎと出力データＤｏｕｔとを比較して、比較結果を示す入出力データ比較信号Ｄｃｍｐを出力する。平均化回路５２、振幅検出回路５３及び判定回路５４は、入出力データ比較回路５１から入力される入出力データ比較信号Ｄｃｍｐに基づいて、ＣＤＲ回路１がロック状態であるか非ロック状態であるかを判定する状態判定回路を形成する。
入出力データ比較回路５１は、Ｄ型フリップフロップで形成され、入力データＤｉｎがクロック端子に入力され、出力データＤｏｕｔがデータ端子に入力される。入出力データ比較回路５１は、出力データＤｏｕｔを入力データＤｉｎの立上がりエッジでラッチして入出力データ比較信号Ｄｃｍｐを出力する。入出力データ比較回路５１は、例えば、非特許文献１に記載された差動型の回路で実現される。入出力データ比較回路５１のデータ端子に入力される出力データＤｏｕｔと入出力データ比較回路５１のクロック端子に入力される入力データＤｉｎとの時間差は、入出力データ比較回路５１のホールド時間より長く且つ第１クロックＣＬＫ−Ｉの周期より短い。なお、入出力データ比較回路５１は、出力データＤｏｕｔを入力データＤｉｎの立上がりエッジでラッチするが、出力データＤｏｕｔを入力データＤｉｎの立下がりエッジでラッチする構成としてもよい。この場合、出力データ生成回路４６は、入力データＤｉｎを第１クロックＣＬＫ−Ｉの立下がりエッジでラッチする構成としてもよい。
平均化回路５２は、入出力データ比較信号Ｄｃｍｐの振幅を平均化して平均化信号Ｄａｖを出力する。
図７は、平均化回路５２の構成例を示す図である。平均化回路５２は、抵抗と容量素子からなる広く知られたフィルタ回路であり、差動信号であるので、２つの類似の第１および第２フィルタ回路を有する。第１フィルタ回路は、正極性の信号＋Ｄｃｍｐを入力とし、フィルタリングされた正極性の＋Ｄａｖを出力する。第２フィルタ回路は、負極性の信号−Ｄｃｍｐを入力とし、フィルタリングされた負極性の−Ｄａｖを出力する。
振幅検出回路５３は、平均化信号Ｄａｖの振幅を検出して、平均化信号Ｄａｖの振幅を示す振幅信号Ｄｃｍａを出力する。
図８は、振幅検出回路５３の構成例を示す図である。振幅検出回路５３は、差動入力＋Ｄａｖと−Ｄａｖの掛け算（２乗演算）を行う広く知られた演算回路である。差動入力＋Ｄａｖおよび−Ｄａｖは、振幅が大きい時には＋１または−１を示し、振幅が小さい時には０を示す。したがって、振幅が大きい＋１または−１の時には、振幅信号Ｄｃｍａ＝１となり、振幅が小さい０の時には振幅信号Ｄｃｍａ＝０となる。
判定回路５４は、振幅検出回路５３の出力する振幅信号Ｄｃｍａを閾値Ｖｔｈと比較し、ロック検出信号ＣＬＫＱｄｎを出力する。ロック検出信号ＣＬＫＱｄｎは、振幅信号Ｄｃｍａに対応する信号値が閾値Ｖｔｈより大きい時に０になり、振幅信号Ｄｃｍａに対応する信号値が閾値Ｖｔｈより小さい時に１になる。
図６（Ｂ）に示すように、ＣＤＲ回路１がロック状態のとき、出力データＤｏｕｔは、出力データ生成回路４６が入力データＤｉｎをラッチして出力されるので、所与の遅延量Ｔｄだけ遅延して入力データＤｉｎに追従して変化する。入出力データ比較回路５１は、出力データＤｏｕｔを入力データＤｉｎの立上がりエッジでラッチするため、ＣＤＲ回路１がロック状態のとき、入出力データ比較信号Ｄｃｍｐ＝０である。
一方、図６（Ｃ）に示すように、ＣＤＲ回路１が非ロック状態のとき、データ飛び及びタイミングずれ等に起因して、出力データ生成回路４６が入力データＤｉｎをラッチできないことがある。出力データ生成回路４６が入力データＤｉｎをラッチできないとき、出力データＤｏｕｔは、期間Ａで示されるように、入力データＤｉｎに追従して変化しない。出力データＤｏｕｔが入力データＤｉｎに追従して変化しないときに、入出力データ比較信号Ｄｃｍｐ＝１となり、入出力データ比較信号Ｄｃｍｐはエラーパルスを含む。
ＣＤＲ回路１が非ロック状態のとき、入出力データ比較信号Ｄｃｍｐはエラーパルスを多く含むため、入出力データ比較信号Ｄｃｍｐを平均化した平均化信号Ｄａｖの振幅を示す振幅信号Ｄｃｍａは閾値Ｖｔｈより大きくなる。ＣＤＲ回路１が非ロック状態のとき、振幅信号Ｄｃｍａは閾値Ｖｔｈより大きくなるので、ロック検出信号ＣＬＫＱｄｎ＝０になる。一方、ＣＤＲ回路１がロック状態のとき、入出力データ比較信号Ｄｃｍｐはエラーパルスをほとんど含まないため、振幅信号Ｄｃｍａは閾値Ｖｔｈより小さくなり、ロック検出信号ＣＬＫＱｄｎ＝１になる。判定回路５４は、ＣＤＲ回路１がロック状態になり、入出力データ比較信号Ｄｃｍｐが閾値Ｖｔｈより小さくなることに応じて、ロック検出信号ＣＬＫＱｄｎを０から１に遷移させる。
ＣＤＲ回路１では、出力データ生成回路４６及びロック検出回路４７は含む状態検出回路が、ＣＤＲ回路がロック状態であるか非ロック状態（周波数引込範囲にある状態）であるかを検出する。状態検出回路は、第２位相検出回路４２および周波数検出回路４３が無い場合にも有効であり、第１位相検出回路４１の出力するクロック位相制御信号ＰＤＩに基づいてロック状態であるか非ロック状態であるかを検出することができる。
図９は第２実施形態に係るＣＤＲ回路を示す図であり、図９（Ａ）がブロック図を示し、図９（Ｂ）がＣＤＲ回路の起動時の動作を示すタイムチャートである。
ＣＤＲ回路２は、ロック検出回路４８がロック検出回路４７の代わりに配置されることがＣＤＲ回路１と相違する。ロック検出回路４８は、入出力データ比較回路５６が入出力データ比較回路５１の代わりに配置されることがロック検出回路４７と相違する。また、ロック検出回路４８は、検出インバータ５７が配置されることがロック検出回路４７と更に相違する。入出力データ比較回路５６、検出インバータ５７以外のＣＤＲ回路２の構成要素の構成及び機能は、同一符号が付されたＣＤＲ回路１の構成要素の構成及び機能と同一なので、ここでは詳細な説明は省略する。
入出力データ比較回路５６は、Ｄ型フリップフロップで形成され、入力データＤｉｎ及び出力データＤｏｕｔの接続関係が入出力データ比較回路５１の接続関係と反対である。すなわち、入出力データ比較回路５６は、入力データＤｉｎがデータ端子に入力され、出力データＤｏｕｔがクロック端子に入力される。入出力データ比較回路５６は、入力データＤｉｎを出力データＤｏｕｔの立上がりエッジでラッチして入出力データ比較信号Ｄｃｍｐを出力する。入出力データ比較回路５６は、例えば、非特許文献１に記載された差動型の回路で実現される。入出力データ比較回路５１のデータ端子に入力される入力データＤｉｎと入出力データ比較回路５１のクロック端子に入力される出力データＤｏｕｔと時間差は、入出力データ比較回路５６のホールド時間より長く且つ第１クロックＣＬＫ−Ｉの１周期より短い。
ＣＤＲ２がロック状態のとき、出力データＤｏｕｔは、出力データ生成回路４６が入力データＤｉｎをラッチして出力されるので、所与の遅延量だけ遅延して入力データＤｉｎに追従して変化する。入出力データ比較回路５６は、入力データＤｉｎを出力データＤｏｕｔの立上がりエッジでラッチするため、ＣＤＲ回路２がロック状態のとき、入出力データ比較信号Ｄｃｍｐ＝１である。
一方、ＣＤＲ回路１が非ロック状態のとき、データ飛び及びタイミングずれ等に起因して、出力データ生成回路４６が出力データＤｏｕｔをラッチできないことがある。出力データ生成回路４６が出力データＤｏｕｔをラッチできないとき、入力データＤｉｎに追従して変化しない。出力データＤｏｕｔが入力データＤｉｎに追従して変化しないときに、入出力データ比較信号Ｄｃｍｐ＝０となり、入出力データ比較信号Ｄｃｍｐはエラーパルスを含む。
検出インバータ５７は、判定回路５４から出力される信号を反転して、ロック検出信号ＣＬＫＱｄｎを出力する。
ＣＤＲ回路２が非ロック状態のとき、入出力データ比較信号Ｄｃｍｐはエラーパルスを多く含むため、入出力データ比較信号Ｄｃｍｐを平均化した平均化信号Ｄａｖの振幅を示す振幅信号Ｄｃｍａは閾値Ｖｔｈより小さくなる。ＣＤＲ回路１が非ロック状態のとき、振幅信号Ｄｃｍａは閾値Ｖｔｈより小さくなるので、判定回路５４の出力信号は１になり、ロック検出信号ＣＬＫＱｄｎ＝０になる。一方、ＣＤＲ回路１がロック状態のとき、入出力データ比較信号Ｄｃｍｐはエラーパルスをほとんど含まないため、振幅信号Ｄｃｍａは閾値Ｖｔｈより大きくなり、判定回路５４の出力信号は０になり、ロック検出信号ＣＬＫＱｄｎ＝１になる。検出インバータ５７は、ＣＤＲ回路２がロック状態になり、入出力データ比較信号Ｄｃｍｐが閾値Ｖｔｈより大きくなり判定回路５４の出力信号が１から０に遷移することに応じて、ロック検出信号ＣＬＫＱｄｎを０から１に遷移させる。
図１０は、第３実施形態に係るＣＤＲ回路のブロック図である。
ＣＤＲ回路３は、スイッチ入力インバータ６１及びスイッチ６２が配置されることがＣＤＲ回路１と相違する。スイッチ入力インバータ６１及びスイッチ６２以外のＣＤＲ回路３の構成要素の構成及び機能は、同一符号が付されたＣＤＲ回路１の構成要素の構成及び機能と同一なので、ここでは詳細な説明は省略する。
スイッチ入力インバータ６１は、判定回路５４から出力されるロック検出信号ＣＬＫＱｄｎを反転して、ロック検出反転信号ＣＬＫＱｄｎｘを出力する。
スイッチ６２は、ロック検出反転信号ＣＬＫＱｄｎｘに応じて、周波数検出回路４３が出力する周波数検出信号ＦＤＯを、ＣＰ４４に供給するか否かを切り替える。具体的には、スイッチ６２は、非ロック状態（周波数引込範囲にある状態）、すなわち周波数差（ＦＤ）状態においてはＦＤＯをＣＰ４４に供給し、ロック状態においては、ＦＤＯをＣＰ４４に供給しないように切り替える。ここでは、スイッチ６２からＣＰ４４に供給される信号を、ＦＤＳで表す。ＣＰ４５に入力される信号ＦＤＳは、周波数差状態においてはＦＤＯであり、ロック状態では、ＣＰ４４に影響しない固定値（例えば０）である。
ＣＰ４４は、周波数差状態においてはＰＤＩ及びＦＤＳに従いループフィルタ４５に対する電流の足し引きを行い、ロック状態においては、ＰＤＩに従いループフィルタ４５に対する電流の足し引きを行う。ループフィルタ４５は、電流の足し引きにより制御電圧を生成し、ＶＣＯ４０に供給する。
ロック状態であっても、ジッタの大きい信号受信時には周波数検出信号が変動し、周波数検出回路４３が動作し、入力データと第１クロックの周波数が不一致であることを示す周波数検出信号を出力することが起こり得る。このような周波数検出信号がチャージポンプ４４に入力されると、ＶＣＯの制御が一時的に変化し、第１クロックの周波数が入力データの周波数と異なることを示す同期外れ（非ロック）エラーが発生する。しかし、ＣＤＲ回路３では、ジッタの大きい信号受信により周波数検出回路４３が周波数の不一致を示す周波数検出信号ＦＤＯを発生しても、直ちにチャージポンプ４４に入力されることは無く、同期外れエラーは発生しない。一方、非ロック状態になった時には、ロック検出信号ＣＬＫＱｄｎが非ロック状態を示す値に変化し、スイッチ６２が導通して周波数検出信号がチャージポンプ４４に入力され、広い周波数引込範囲が実現される。
図１１は第４施形態に係るＣＤＲ回路を示す図であり、図１１（Ａ）がブロック図を示し、図１１（Ｂ）がＣＤＲ回路の起動時の動作を示すタイムチャートである。
ＣＤＲ回路４は、スイッチ入力インバータ７０、第１スイッチ７１及び第２スイッチ７２が配置されることがＣＤＲ回路１と相違する。スイッチ入力インバータ７０、第１スイッチ７１及び第２スイッチ７２以外のＣＤＲ回路３の構成要素の構成及び機能は、同一符号が付されたＣＤＲ回路１の構成要素の構成及び機能と同一なので、ここでは詳細な説明は省略する。
スイッチ入力インバータ７０は、判定回路５４から出力されるロック検出信号ＣＬＫＱｄｎを反転して、ロック検出反転信号ＣＬＫＱｄｎｘを出力する。
第１スイッチ７１は、電源電圧ＶＤＤを供給する電圧源と、第２位相検出回路４２との間に配置され、ロック検出反転信号ＣＬＫＱｄｎｘに応じて、第２位相検出回路４２に電源電圧ＶＤＤを供給するか否かを切り替える。具体的には、第１スイッチ７１は、非ロック状態においては第２位相検出回路４２に電源電圧ＶＤＤを供給し、ロック状態においては、第２位相検出回路４２に電源電圧ＶＤＤを供給しないように切り替える。
第２スイッチ７２は、電源電圧ＶＤＤを供給する電圧源と、周波数検出回路４３との間に配置され、ロック検出反転信号ＣＬＫＱｄｎｘに応じて、周波数検出回路４３に電源電圧ＶＤＤを供給するか否かを切り替える。具体的には、第２スイッチ７２は、非ロック状態においては周波数検出回路４３に電源電圧ＶＤＤを供給し、ロック状態においては、周波数検出回路４３に電源電圧ＶＤＤを供給しないように切り替える。
ＣＤＲ回路４は、第２位相検出回路４２及び周波数検出回路４３をロック検出信号ＣＬＫＱｄｎに応じてオフすることがＣＤＲ回路１と異なり、他は同じである。ロック検出信号ＣＬＫＱｄｎが非ロック状態を示す時、第２位相検出回路４２及び周波数検出回路４３は動作状態になり、ロック検出信号ＣＬＫＱｄｎがロック状態を示す時、第２位相検出回路４２及び周波数検出回路４３は非動作状態になる。
ＣＤＲ回路４は、ジッタの大きい信号受信による同期外れエラーが発生しないというＣＤＲ回路１と同様の効果を有すると共に、ロック状態のときに、第２位相検出回路４２及び周波数検出回路４３を停止するので消費電力を低減できる。ＣＤＲ回路４では、ロック状態になるまでは第２位相検出回路４２及び周波数検出回路４３が動作して広い周波数引込範囲を実現するが、一旦ロック状態なると周波数検出信号ＦＤＯは使用されない状態になる。したがって、第２位相検出回路４２及び周波数検出回路４３により周波数検出信号ＦＤＯが発生されなくても特に問題はない。実際のＣＤＲ回路の動作では、ロック状態が大きな割合を占めており、ロック状態で第２位相検出回路４２及び周波数検出回路４３の動作を停止することにより、大きな消費電力の低減効果が得られる。
ＣＤＲ回路４は、ロック状態から非ロック状態に変化した時には、ロック検出信号ＣＬＫＱｄｎが非ロック状態を示す値に変化し、それに応じて第２位相検出回路４２及び周波数検出回路４３の動作状態になる。これにより、ＣＤＲ回路４では、周波数検出信号がチャージポンプ４４に入力されるので、広い周波数引込範囲が実現される。
ＣＤＲ回路１〜４では、クロック位相制御信号ＰＤＩとクロック位相検出信号ＰＤＱを用いて周波数検出信号ＦＤＯを生成する構成を示した。しかしながら、ロック状態ではクロック位相制御信号ＰＤＩのみで動作し、非ロック状態では周波数同期のための回路を動作させるＣＤＲ回路であれば、ＣＤＲ回路１〜４の構成に限定されない。実施形態に係る他の構成のＣＤＲ回路は、広い周波数引込範囲と、ロック状態における位相制御信号ＰＤＩのみでの動作を実現することが可能である。
図１２は、ＣＤＲ回路４の動作シミュレーションを示すタイミングチャートである。
ロック検出信号ＣＬＫＱｄｎ＝０となり、非ロック状態を検出されて、第２位相検出回路４２及び周波数検出回路４３に電源電圧ＶＤＤが供給されると、ＣＤＲ回路４は、周波数差（ＦＤ）動作を開始する。第１クロックＣＬＫ−ＩＮの周波数がＰＤＩのトラッキング範囲にまで増加したことをロック検出回路４７が検出してロック検出信号ＣＬＫＱｄｎ＝１となると、第２位相検出回路４２及び周波数検出回路４３への電源電圧ＶＤＤの供給は停止される。第２位相検出回路４２及び周波数検出回路４３への電源電圧ＶＤＤの供給が停止されることで、ＣＤＲ４は、ロック状態での消費電力が低減される。
図１３は、実施形態に係るＣＤＲ回路を使用する光通信システムの構成を示す図である。
光通信システムは、送信信号を光信号に変換して出力する送信機１００と、送信機１００からの光信号を伝送する光ファイバ２００と、光信号を受けて受信信号を再生する受信機３００と、を有する。送信機１００は、電子装置等から送信された送信信号を再生して光信号を生成する。また、送信機１００は、光ファイバを介して受信した光信号を一旦電気信号に変換した後、再度光信号に変換して出力する中継装置でもよい。受信機３００は、再生した受信信号を電気信号として電子装置等に出力する。また、受信機３００は、受信信号を再度光信号に変換して出力する中継装置でもよい。
送信機１００は、信号再生（ＣＤＲ）回路１０１と、ドライバ(Driver)１０２と、レーザダイオード（ＬＤ）１０３と、を有する。信号再生（ＣＤＲ）回路１０１は、受信したデータ信号からクロックを再生すると共に送信データ信号を再生する。ドライバ１０２は、送信データ信号に応じてＬＤ１０３を駆動し、光信号を生成して光ファイバ２００に出力する。
受信機３００は、フォトダイオード（ＰＤ）３０１と、トランスインピーダンス増幅器（ＴＩＡ）３０２と、信号再生（ＣＤＲ）回路３０３と、を有する。ＰＤ３０１は、光ファイバ２００から受信した光信号を電気的な受信データ信号に変換する。ＴＩＡ３０２は、受信データ信号を増幅する。ＣＤＲ回路３０３は、受信データ信号からクロックを再生すると共に受信データ信号を再生する。
実施形態に係る信号再生（ＣＤＲ）回路は、図１２の信号再生（ＣＤＲ）回路１０１及び３０３として使用される。
なお、実施形態に係る信号再生（ＣＤＲ）回路は、光通信システムに利用可能なだけでなく、電子装置の内外で、クロックに同期して変調したデータ信号の送受信を行う回路で、データ信号からクロックを再生する場合には、どのような回路にも適用可能である。例えば、集積回路チップ内、チップ間（装置内、装置間）で信号を送受信する高速Ｉ／Ｏの分野等のビットレートの一層の高速化が望まれている分野で使用可能である。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明及び技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点及び欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神及び範囲を逸脱することなく行えることが理解されるべきである。
１〜４ ＣＤＲ回路（信号再生回路）
４０ 電圧制御発振器（ＶＣＯ）
４１ 第１位相検出回路
４２ 第２位相検出回路
４３ 周波数検出回路
４４ チャージポンプ（ＣＰ）
４５ ループフィルタ
４６ 出力データ生成回路
４７、４８ ロック検出回路
５１、５６ 入出力データ比較回路
５２ 平均化回路
５３ 振幅検出回路
５４ 判定回路

Claims (9)

  1. 周波数が可変の第１クロックを発生させる発振器と、
    入力データと前記第１クロックの位相関係に応じて、前記入力データと前記第１クロックの変化エッジを一致させるように前記発振器を制御するフィードバック回路と、を有し、
    前記フィードバック回路は、
    前記入力データが変化したとき前記第１クロックの位相関係に応じてクロック位相制御信号を生成する第１位相検出回路と、
    前記クロック位相制御信号を受け取り、前記入力データと前記第１クロックの位相関係に応じて前記発振器を制御する制御部と、
    前記入力データを前記第１クロックの前記変化エッジでラッチして出力データを生成する出力データ生成回路と、
    前記入力データと前記出力データとの比較結果に基づいて、前記入力データと前記第１クロックの位相及び周波数が一致するロック状態であるか前記入力データと前記第１クロックの位相又は周波数が一致しない非ロック状態であるかを示すロック検出信号を出力するロック検出回路と、を有し、
    前記ロック検出回路は、
    前記入力データを前記出力データの変化エッジでラッチするフリップフロップ及び前記出力データを前記入力データの変化エッジでラッチするフリップフロップの何れか一方を含み、前記比較結果を示す入出力データ比較信号を出力する入出力データ比較回路と、
    前記入出力データ比較信号に基づいて、前記ロック状態であるか前記非ロック状態であるかを判定する状態判定回路と、
    を有することを特徴とする信号再生回路。
  2. 前記状態判定回路は、
    前記入出力データ比較信号の振幅を平均化して平均化信号を出力する平均化回路と、
    前記平均化信号の振幅を検出して、前記平均化信号の振幅を示す振幅信号を出力する振幅検出回路と、
    前記振幅信号に対応する振幅値と所定の閾値との比較結果に基づいて、前記ロック状態であるか前記非ロック状態であるかを判定する判定回路と、を有する、請求項１に記載の信号再生回路。
  3. 周波数が可変の第１クロックを発生させる発振器と、
    入力データと前記第１クロックの位相関係に応じて、前記入力データと前記第１クロックの変化エッジを一致させるように前記発振器を制御するフィードバック回路と、を有し、
    前記フィードバック回路は、
    前記入力データが変化したとき前記第１クロックの位相関係に応じてクロック位相制御信号を生成する第１位相検出回路と、
    前記入力データと第２クロックとの位相関係に応じてクロック位相検出信号を生成する第２位相検出回路と、
    前記クロック位相制御信号と前記クロック位相検出信号とを比較し、前記入力データと前記第１クロックの周波数関係を示す周波数検出信号を生成する周波数検出回路と、
    前記クロック位相制御信号と前記周波数検出信号を受け取って前記発振器を制御する制御部と、
    前記入力データを前記第１クロックの前記変化エッジでラッチして出力データを生成する出力データ生成回路と、
    前記入力データと前記出力データとの比較結果に基づいて、前記入力データと前記第１クロックの位相及び周波数が一致するロック状態であるか前記入力データと前記第１クロックの位相又は周波数が一致しない非ロック状態であるかを示すロック検出信号を出力するロック検出回路と、を有し、
    前記発振器は、前記第１クロックと周波数が同じであり且つ位相の異なる前記第２クロックを発生することを特徴とする信号再生回路。
  4. 前記非ロック状態の時に前記周波数検出信号を前記制御部へ供給し、前記ロック状態の時に前記周波数検出信号を前記制御部へ供給しないように切り替えるスイッチを更に有する、請求項３に記載の信号再生回路。
  5. 前記フィードバック回路は、
    前記ロック状態の時に前記第２位相検出回路及び前記周波数検出回路を非動作状態とし、
    前記非ロック状態の時に前記第２位相検出回路及び前記周波数検出回路を動作状態とする、請求項４に記載の信号再生回路。
  6. 受信した入力データからクロックを再生し、再生したクロックにより前記入力データを取り込む信号再生回路を有する電子装置であって、
    前記信号再生回路は、
    周波数が可変の第１クロックを発生させる発振器と、
    入力データと前記第１クロックの位相関係に応じて、前記入力データと前記第１クロックの変化エッジを一致させるように前記発振器を制御するフィードバック回路と、を有し、
    前記フィードバック回路は、
    前記入力データと前記第１クロックの位相関係に応じて前記発振器を制御する制御部と、
    前記入力データが変化したとき前記第１クロックの位相関係に応じてクロック位相制御信号を生成する第１位相検出回路と、
    前記入力データを前記第１クロックの前記変化エッジでラッチして出力データを生成する出力データ生成回路と、
    前記入力データと前記出力データとの比較結果に基づいて、前記入力データと前記第１クロックの位相及び周波数が一致するロック状態であるか前記入力データと前記第１クロックの位相又は周波数が一致しない非ロック状態であるかを示すロック検出信号を出力するロック検出回路と、を有し、
    前記発振器は、前記第１クロックと周波数が同じであり且つ位相の異なる第２クロックを発生し、
    前記フィードバック回路は、
    前記入力データと前記第２クロックとの位相関係に応じてクロック位相検出信号を生成する第２位相検出回路と、
    前記クロック位相制御信号と前記クロック位相検出信号とを比較し、前記入力データと前記第１クロックの周波数関係を示す周波数検出信号を生成する周波数検出回路と、を更に有し、
    前記制御部は、前記クロック位相制御信号及び前記周波数検出信号に応じて前記発振器を制御することを特徴とする電子装置。
  7. 受信した入力データからクロックを再生し、再生したクロックにより前記入力データを取り込む信号再生回路を有する電子装置であって、
    前記信号再生回路は、
    周波数が可変の第１クロックを発生させる発振器と、
    入力データと前記第１クロックの位相関係に応じて、前記入力データと前記第１クロックの変化エッジを一致させるように前記発振器を制御するフィードバック回路と、を有し、
    前記フィードバック回路は、
    前記入力データが変化したとき前記第１クロックの位相関係に応じてクロック位相制御信号を生成する第１位相検出回路と、
    前記クロック位相制御信号を受け取り、前記入力データと前記第１クロックの位相関係に応じて前記発振器を制御する制御部と、
    前記入力データを前記第１クロックの前記変化エッジでラッチして出力データを生成する出力データ生成回路と、
    前記入力データと前記出力データとの比較結果に基づいて、前記入力データと前記第１クロックの位相及び周波数が一致するロック状態であるか前記入力データと前記第１クロックの位相又は周波数が一致しない非ロック状態であるかを示すロック検出信号を出力するロック検出回路と、を有し、
    前記ロック検出回路は、
    前記入力データを前記出力データの変化エッジでラッチするフリップフロップ及び前記出力データを前記入力データの変化エッジでラッチするフリップフロップの何れか一方を含み、前記比較結果を示す入出力データ比較信号を出力する入出力データ比較回路と、
    前記入出力データ比較信号に基づいて、前記ロック状態であるか前記非ロック状態であるかを判定する状態判定回路と、を有することを特徴とする電子装置。
  8. 受信した入力データからクロックを再生する信号再生方法であって、
    周波数が可変の第１クロックを発生し、
    前記入力データが変化したとき前記第１クロックの位相関係に応じてクロック位相制御信号を生成し、
    前記入力データを前記第１クロックの変化エッジでラッチして出力データを生成し、
    前記入力データと前記出力データとの比較結果に基づいて、前記入力データと前記第１クロックの位相及び周波数が一致するロック状態であるか前記入力データと前記第１クロックの位相又は周波数が一致しない非ロック状態であるかを検出し、
    前記クロック位相制御信号に応じて、前記入力データと前記第１クロックの前記変化エッジを一致させるように前記第１クロックの周波数を制御するフィードバック制御を行い、
    前記第１クロックと周波数が同じであり且つ位相の異なる第２クロックを発生し、
    前記入力データと前記第２クロックとの位相関係に応じてクロック位相検出信号を生成し、
    前記クロック位相制御信号と前記クロック位相検出信号を比較し、前記入力データと前記第１クロックの周波数関係を示す周波数検出信号を生成し、
    前記第１クロック及び第２クロックは、前記クロック位相制御信号及び前記周波数検出信号に応じて制御されることを特徴とする信号再生方法。
  9. 受信した入力データからクロックを再生する信号再生方法であって、
    周波数が可変の第１クロックを発生し、
    前記入力データが変化したとき前記第１クロックの位相関係に応じてクロック位相制御信号を生成し、
    前記入力データを前記第１クロックの変化エッジでラッチして出力データを生成し、
    前記入力データと前記出力データとの比較結果に基づいて、前記入力データと前記第１クロックの位相及び周波数が一致するロック状態であるか前記入力データと前記第１クロックの位相又は周波数が一致しない非ロック状態であるかを検出し、
    前記クロック位相制御信号に応じて、前記入力データと前記第１クロックの前記変化エッジを一致させるように前記第１クロックの周波数を制御するフィードバック制御を行い、
    前記入力データを前記出力データの変化エッジでラッチするか、または、前記出力データを前記入力データの変化エッジでラッチし、前記比較結果を示す入出力データ比較信号を出力し、
    前記入出力データ比較信号に基づいて、前記ロック状態であるか前記非ロック状態であるかを判定することを特徴とする信号再生方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6839354B2 (ja) * 2017-02-03 2021-03-10 富士通株式会社 Ｃｄｒ回路及び受信回路
KR102450521B1 (ko) * 2018-01-09 2022-10-05 삼성전자주식회사 모바일 장치 및 그것의 인터페이싱 방법
TWI681635B (zh) * 2018-11-21 2020-01-01 國立交通大學 無參考訊號源時脈資料回復系統及其頻率偵測器
KR20210007454A (ko) * 2019-07-11 2021-01-20 삼성전자주식회사 위상 고정 회로, 이를 포함하는 동작 방법 및 트랜시버
KR20210034136A (ko) * 2019-09-19 2021-03-30 삼성디스플레이 주식회사 클록 데이터 복원기 및 이를 포함하는 표시 장치
CN112583539A (zh) * 2019-09-30 2021-03-30 瑞昱半导体股份有限公司 信号检测电路与信号检测方法
CN111510131B (zh) * 2020-07-01 2020-12-11 杭州城芯科技有限公司 一种无参考时钟的时钟数据恢复电路

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3201042B2 (ja) 1993-01-13 2001-08-20 住友電気工業株式会社 位相周波数比較回路
US5414741A (en) 1993-10-14 1995-05-09 Litton Systems, Inc. Low phase noise oscillator frequency control apparatus and method
JPH08191247A (ja) 1995-01-11 1996-07-23 Matsushita Electric Ind Co Ltd Ｐｌｌ回路
JP3434421B2 (ja) 1995-09-18 2003-08-11 松下電器産業株式会社 離散的な記録長で変調記録されたデジタル情報を再生する装置
US5633899A (en) * 1996-02-02 1997-05-27 Lsi Logic Corporation Phase locked loop for high speed data capture of a serial data stream
US5838205A (en) 1997-02-18 1998-11-17 International Business Machines Corporation Variable-speed phase-locked loop system with on-the-fly switching and method therefor
JP3013824B2 (ja) 1997-11-12 2000-02-28 日本電気株式会社 クロック再生方法および装置
JP3077661B2 (ja) 1998-03-12 2000-08-14 日本電気株式会社 オーバーサンプリング型クロックリカバリ回路
JPH11355111A (ja) 1998-06-10 1999-12-24 Hitachi Ltd 位相比較装置および信号遅延回路
JP3407197B2 (ja) 1999-11-26 2003-05-19 松下電器産業株式会社 ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路
JP3605023B2 (ja) 2000-10-05 2004-12-22 山形日本電気株式会社 クロック生成回路
JP2002198808A (ja) 2000-10-19 2002-07-12 Sony Corp Ｐｌｌ回路および光通信受信装置
JP3630092B2 (ja) 2000-10-19 2005-03-16 日本電気株式会社 位相周波数比較回路
US6990163B2 (en) 2000-11-21 2006-01-24 Lsi Logic Corporation Apparatus and method for acquiring phase lock timing recovery in a partial response maximum likelihood (PRML) channel
JP4586730B2 (ja) 2003-12-08 2010-11-24 日本電気株式会社 クロックデータ再生回路
US7215207B2 (en) 2005-05-04 2007-05-08 Realtek Semiconductor Corporation Phase and frequency detection circuits for data communication systems
US8189729B2 (en) 2005-08-03 2012-05-29 Altera Corporation Wide range and dynamically reconfigurable clock data recovery architecture
US8085893B2 (en) 2005-09-13 2011-12-27 Rambus, Inc. Low jitter clock recovery circuit
US7646840B2 (en) 2005-12-08 2010-01-12 Infineon Technologies Ag Clock recovery circuit and a memory device employing the same
US7864911B2 (en) * 2006-09-13 2011-01-04 Sony Corporation System and method for implementing a phase detector to support a data transmission procedure
JP2010141594A (ja) 2008-12-11 2010-06-24 Sony Corp クロック再生回路及びクロック再生方法
JP5363967B2 (ja) 2009-12-22 2013-12-11 ルネサスエレクトロニクス株式会社 クロックデータリカバリ回路、表示装置用データ転送装置及び表示装置用データ転送方法
US9036764B1 (en) 2012-12-07 2015-05-19 Rambus Inc. Clock recovery circuit
JP6032082B2 (ja) 2013-03-25 2016-11-24 富士通株式会社 受信回路及び半導体集積回路
JP6582771B2 (ja) * 2015-09-09 2019-10-02 富士通株式会社 信号再生回路、電子装置および信号再生方法
JP6772477B2 (ja) * 2016-02-18 2020-10-21 富士通株式会社 信号再生回路、電子装置および信号再生方法

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