JPH08191247A - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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JPH08191247A
JPH08191247A JP7002307A JP230795A JPH08191247A JP H08191247 A JPH08191247 A JP H08191247A JP 7002307 A JP7002307 A JP 7002307A JP 230795 A JP230795 A JP 230795A JP H08191247 A JPH08191247 A JP H08191247A
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JP
Japan
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frequency
signal
circuit
oscillation
data string
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JP7002307A
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Inventor
Isao Kato
勇雄 加藤
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 キャプチャレンジが拡大でき、擬似ロック防
止ができるＰＬＬ回路を提供する。 【構成】 データ列信号１００から復調クロック１５２
を抽出する際には、周波数検出器１６０は、電圧制御発
振回路１４０の出力信号に基づく比較クロック１５１と
データ列信号１００とから電圧制御発振回路１４０の発
振周波数に応じた信号を出力し、所定の制御信号ＤＴＦ
Ｓが多重化の禁止を指示する場合には位相比較器１１０
の出力信号のみによってループを制御し、制御信号ＤＴ
ＦＳが多重化を指示する場合には、ロック検出手段２０
０の判定結果により、アンロック時には周波数検出器１
６０の出力信号を位相比較器１１０の出力信号に多重化
してループを制御し、ロック時には位相比較器１１０の
出力信号によってループを制御する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、信号を、位相の水準に
よって、基準となる信号に合わせこむＰＬＬ回路に関す
るものである。
【０００２】
【従来の技術】ＰＬＬは、Phase Locked Loop の略で、
信号を位相の水準で、基準となる信号に合わせこむ手法
である。
【０００３】ＰＬＬは、基本的には、（１）位相比較
器、（２）ループ・フィルタ、（３）ＶＣＯの３つの要
素の閉ループであり、周波数と位相のネガティブ・フィ
ードバック・ループになっている。
【０００４】位相比較器は２つの信号の位相差を検出す
る誤差検出器である。ループフィルタは、位相比較器の
出力に含まれる高周波成分や雑音を取り除き、また、Ｐ
ＬＬのロックを保持する機能を持っている。位相比較器
には２つの信号が加えられ、その２者の差の分だけ、つ
まり誤差信号が出力される。
【０００５】その後、ループフィルタを通って、補正値
としてＶＣＯに与えられる。ＶＣＯは、補正値によっ
て、基準信号に近づくように周波数が制御され、この動
作が少しずつ繰り返されて、最終的にＶＣＯは、基準信
号に、正確に位相の合うクロックを生成する。この状態
をロックと呼んでいる。
【０００６】そして、ロック中でも何らかの原因でＶＣ
Ｏが落ちつかなくなっても、再び合うように動作を続け
る。このようなＰＬＬの手法に従って、ＰＬＬ回路は、
クロックが重畳されたデータ列信号（例えばＣＤ，Ｍ
Ｄ，ＤＡＴ，ＤＣＣ等のディジタル・オーディオ機器間
でのデータ信号の授受に用いられるディジタル・オーデ
ィオ・インターフェース信号（ＤＡＩ信号）等）を受信
し、これを復調するために、受信データ列信号に位相と
周波数が同期した復調クロックを発生する。
【０００７】以下、従来のＰＬＬ回路の一例について、
図面を参照しながら説明する。図１５は従来の復調クロ
ック発生用のＰＬＬ回路の例を示す図である。図１５に
おいて、１４０は電圧制御発振回路であり、印加される
電圧に応じた周波数の信号を発生する。
【０００８】１５１０は電圧制御発振回路１４０の出力
を分周する分周回路であり、この分周回路１５１０の出
力が復調クロック１５２である。１１０は位相比較器で
あり、受信したデータ列信号１００を基準入力とし、分
周回路１５１０の出力である復調クロック１５２を可変
入力として両者の位相を比較し、データ列信号１００に
対して復調クロック１５２の位相が進んだ場合に制御信
号ＤP １１２を出力し、逆に、データ列信号１００に対
して復調クロック１５２の位相が遅れた場合に制御信号
ＵP １１１を出力する。
【０００９】１５００はチャージ・ポンプであり、位相
比較器１１０の出力である制御信号ＵP １１１によっ
て、電圧制御発振回路１４０の制御電圧１３１を上げる
ように動作し、一方、位相比較器１１０の出力である制
御信号ＤP １１２によって、電圧制御発振回路１４０の
制御電圧１３１を下げるように動作する。
【００１０】１３０はループ・フィルタであり、チャー
ジ・ポンプ１５００の動作による電圧変化を平滑化し、
電圧制御発振回路１４０に直流電圧を制御電圧１３１と
して印加する。
【００１１】上述のように構成された復調クロック発生
用のＰＬＬ回路は、データ列信号１００に対して復調ク
ロック１５２の位相が遅れた時には、位相比較器１１０
の制御信号ＵP １１１が出力され、これによって、チャ
ージ・ポンプ１５００は電圧制御発振回路１４０の制御
電圧１３１を上げるよう動作する。
【００１２】ループ・フィルタ１３０はチャージ・ポン
プ１５００の動作による急激な電圧上昇変化を平滑化し
て電圧制御発振回路１４０への制御電圧１３１を上昇さ
せ、これによって、電圧制御発振回路１４０の発振周波
数が上がり、復調クロック１５２の位相が進むように動
作する。
【００１３】逆に、データ列信号１００に対して復調ク
ロック１５２の位相が進んだ時には、位相比較器１１０
の制御信号ＤP １１２が出力され、これによって、チャ
ージ・ポンプ１５００は電圧制御発振回路１４０の制御
電圧１３１を下げるように動作する。
【００１４】ループ・フィルタ１３０はチャージ・ポン
プ１５００の動作による急激な電圧下降変化を平滑化し
て電圧制御発振回路１４０への制御電圧１３１を下降さ
せ、これによって、電圧制御発振回路１４０の発振周波
数が下がり、復調クロック１５２の位相が遅れるように
動作する。
【００１５】このように、復調クロック１５２とデータ
列信号１００との位相差が減少するように動作し、位相
差がなくなるとループ・フィルタ１３０の出力直流電圧
が一定となる。この状態をロック状態と呼び、ロック状
態に引き込まれるまでの過程で、位相差が変化している
状態をアンロック状態と呼ぶ。
【００１６】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来のＰＬＬ回路では、以下のような問題点を有し
ていた。
【００１７】ＩＥＣ−９５８規格「Digital audio inte
rface 」で規定されたディジタル・オーディオ・インタ
ーフェース信号（ＤＡＩ信号）のように、クロックが重
畳された受信データ列信号（自己同期伝送方式の信号）
を復調するには、データ列信号からクロック成分を抽出
し、抽出したクロック成分に基づいて発生した復調クロ
ックによりデータを読み取る必要がある。
【００１８】一方、データを読み取るには、一般的に、
データ列信号の最大繰り返し周波数の２倍の周波数で、
かつ、データ列信号と所定の位相関係の復調クロックが
必要となる。
【００１９】このために、ＰＬＬ回路の位相比較器に対
して、基準入力としてデータ列信号を入力し、また、可
変入力として、電圧制御発振回路の出力信号をデータ列
信号の最大繰り返し周波数の２倍の周波数となるよう分
周した復調クロックを入力し、位相比較器の出力により
チャージ・ポンプ及びローパス・フィルタを介して電圧
制御発振回路を制御し、データ列信号に位相の一致した
復調クロックを電圧制御発振回路に発生させることが行
われている。
【００２０】ところが、位相比較器の基準入力であるデ
ータ列信号の周波数と可変入力である復調クロックの周
波数とが離れ過ぎることにより、両周波数の差が周波数
引き込み範囲（キャプチャレンジ）と呼ばれる所定範囲
内でなくなった場合、位相比較器による電圧制御発振回
路の制御は、復調クロックとデータ列信号との位相差が
減少する方向に行われなくなり、いつまでもＰＬＬ回路
は位相ロック状態にならないという問題点を有してい
た。
【００２１】以上のような問題は、ＰＬＬ回路の周波数
引き込み範囲（キャプチャレンジ）を拡大することによ
って解決することができるが、従来のように位相比較器
のみで制御を行うＰＬＬ回路には、これを満足させるの
に十分な周波数引き込み能力を持ったものが無かった。
【００２２】本発明は、上記従来の問題点を解決するも
のであり、周波数引き込み能力を向上させて、従来に比
べて、実質的なキャプチャレンジを拡大することがで
き、位相ロック状態になるデータ列信号と復調クロック
との周波数差を拡大することができるＰＬＬ回路を提供
することを目的とする。
【００２３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に記載のＰＬＬ回路は、位相比較
器により、入力されたデータ列信号と電圧制御発振回路
の発振周波数を基に生成された復調クロックとの位相を
比較し、検出した位相差に基づいて、前記電圧制御発振
回路の発振を制御し、前記データ列信号に位相と周波数
が同期した前記復調クロックを出力するＰＬＬ回路にお
いて、前記電圧制御発振回路の発振周波数を基に生成さ
れ前記復調クロックとは別の比較クロックと前記データ
列信号とに基づいて、前記電圧制御発振回路の発振周波
数に応じた信号を出力する周波数検出器と、前記位相比
較器の出力信号と前記周波数検出器の出力信号とを多重
化する多重化手段とを設け、前記多重化手段を、前記多
重化により得られた前記復調クロックとデータ列信号と
の周波数差および位相差に応じて、前記電圧制御発振回
路の発振を制御するよう構成する。
【００２４】請求項２に記載のＰＬＬ回路は、位相比較
器により、入力されたデータ列信号と電圧制御発振回路
の発振周波数を基に生成された復調クロックとの位相を
比較し、検出した位相差に基づいて、前記電圧制御発振
回路の発振を制御し、前記データ列信号に位相と周波数
が同期した前記復調クロックを出力するＰＬＬ回路にお
いて、前記電圧制御発振回路の発振周波数を基に生成さ
れ前記復調クロックとは別の比較クロックと前記データ
列信号とに基づいて、前記電圧制御発振回路の発振周波
数に応じた信号を出力する周波数検出器と、前記復調ク
ロックとデータ列信号との位相が同期したことを検出し
て、データの復調が可能なロック状態であると判定する
ロック検出手段と、前記ロック検出手段の判定に基づい
て、前記位相比較器の出力信号と前記周波数検出器の出
力信号とを多重化する多重化手段とを設け、前記多重化
手段を、前記ロック検出手段が前記ロック状態と判定し
た場合には、前記多重化を行わず、前記復調クロックと
データ列信号との位相差に応じた前記位相比較器の出力
信号によって、前記電圧制御発振回路の発振を制御する
よう構成し、前記ロック検出手段が前記ロック状態とは
逆のアンロック状態と判定した場合には、前記多重化を
行い、前記復調クロックとデータ列信号との周波数差お
よび位相差に応じて、前記電圧制御発振回路の発振を制
御するよう構成する。
【００２５】請求項３に記載のＰＬＬ回路は、請求項１
または請求項２に記載の周波数検出器を、データ列信号
に周期的に現れるデータのシンクパタンを検出するシン
ク検出手段と、電圧制御発振回路の出力信号を分周し、
前記データ列信号にシンクパタンの現れる周期に対応し
た周期のクロックを生成する分周回路と、前記分周回路
の出力信号を可変入力とし前記シンク検出手段の出力信
号を基準入力として、両者の周波数と位相を比較する周
波数位相比較器とで構成し、前記周波数位相比較器を、
前記分周回路の出力信号と前記シンク検出手段の出力信
号との周波数差および位相差に応じた信号を出力するよ
う構成する。
【００２６】請求項４に記載のＰＬＬ回路は、請求項１
または請求項２に記載の周波数検出器を、データ列信号
に周期的に現れるデータのシンクパタンを検出するシン
ク検出手段と、電圧制御発振回路の出力信号を分周し、
前記データ列信号にシンクパタンの現れる周期に対応し
た周期のクロックを生成する分周回路と、前記分周回路
の出力信号と前記シンク検出手段の出力信号のどちらか
一方を可変入力とし他方を基準入力として、両者の周波
数と位相を比較する周波数位相比較器と、前記電圧制御
発振回路の発振周波数が所定範囲内であるかどうかを判
定する周波数引き込み判定手段とで構成し、前記周波数
位相比較器を、前記周波数引き込み判定手段が前記電圧
制御発振回路の発振周波数が所定範囲外であると判定し
た場合には、前記シンク検出手段の出力信号を前記可変
入力とするとともに前記分周回路の出力信号を前記基準
入力とし、前記周波数引き込み判定手段が前記電圧制御
発振回路の発振周波数が所定範囲内であると判定した場
合には、前記分周回路の出力信号を前記可変入力とする
とともに前記シンク検出手段の出力信号を前記基準入力
として、前記分周回路の出力信号と前記シンク検出手段
の出力信号との周波数差および位相差に応じた信号を出
力するよう構成する。
【００２７】請求項５に記載のＰＬＬ回路は、請求項１
または請求項２に記載の周波数検出器に、電圧制御発振
回路の出力信号に基づく比較クロックにより、データ列
信号の反転周期を計数する計数手段を設け、前記周波数
検出器を、前記計数手段による計数値が、前記データ列
信号の最大反転周期における期待計数値より大きい場合
には、前記電圧制御発振回路の発振周波数を下げるため
の信号を出力するよう構成する。
【００２８】請求項６に記載のＰＬＬ回路は、請求項１
または請求項２に記載の周波数検出器に、電圧制御発振
回路の出力信号に基づく比較クロックにより、データ列
信号の反転周期を計数する計数手段と、シンク検出手段
によるシンクパタンの検出により計数値がリセットさ
れ、前記比較クロックにより計数し、前記計数値が０か
ら予め定められた値となるまでの期間をシンク期間と
し、このシンク期間を示す信号を生成するシンク窓信号
生成手段とを設け、前記周波数検出器を、前記計数手段
による計数値が、前記シンク期間以外で前記データ列信
号の最大反転周期における期待計数値より大きい場合に
は、前記電圧制御発振回路の発振周波数を下げるための
信号を出力するよう構成する。
【００２９】請求項７に記載のＰＬＬ回路は、請求項１
または請求項２に記載の周波数検出器に、電圧制御発振
回路の出力信号に基づく比較クロックにより、データ列
信号の反転周期を計数する計数手段を設け、前記周波数
検出器を、前記計数手段による計数値が、前記データ列
信号の最小反転周期における期待計数値より小さい場合
には、前記電圧制御発振回路の発振周波数を上げるため
の信号を出力するよう構成する。
【００３０】請求項８に記載のＰＬＬ回路は、請求項３
または請求項４に記載のシンク検出手段に、電圧制御発
振回路の出力信号に基づく比較クロックにより、データ
列信号の反転周期を計数する計数手段を設け、前記シン
ク検出手段を、前記計数手段による計数値が、前記デー
タ列信号の最大反転周期における期待計数値以上の場合
には、前記データ列信号のシンクパタンであると判定し
て、このシンクパタンを検出するよう構成する。
【００３１】請求項９に記載のＰＬＬ回路は、請求項３
または請求項４に記載のシンク検出手段に、電圧制御発
振回路の出力信号に基づく比較クロックにより、データ
列信号の反転周期を計数する計数手段と、シンク検出時
に計数値がリセットされ、前記比較クロックにより計数
し、前記計数値が０から予め定められた値となるまでの
期間をシンク検出停止期間とし、このシンク検出停止期
間を示す信号を生成するマスク信号生成手段とを設け、
前記シンク検出手段を、前記計数手段による計数値が、
前記シンク検出停止期間以外で前記データ列信号の最大
反転周期における期待計数値以上の場合には、前記デー
タ列信号のシンクパタンであると判定して、このシンク
パタンを検出するよう構成する。
【００３２】請求項１０に記載のＰＬＬ回路は、請求項
４に記載の周波数引き込み判定手段を、データ列信号の
シンクパタンの検出が正しい周期で行われているかどう
かを検出し、前記シンクパタンの検出が正しい周期で行
われていない場合には、電圧制御発振回路の発振周波数
が所定範囲外であると判定し、前記シンクパタンの検出
が正しい周期で行われている場合には、電圧制御発振回
路の発振周波数が所定範囲内であると判定するよう構成
する。
【００３３】請求項１１に記載のＰＬＬ回路は、請求項
４に記載の周波数引き込み判定手段に、電圧制御発振回
路の出力信号に基づく比較クロックにより、データ列信
号の反転周期を計数する計数手段を備え、前記周波数引
き込み判定手段を、前記計数手段による計数値が、前記
データ列信号の最大反転周期における期待計数値より大
きい場合には、前記電圧制御発振回路の発振周波数が所
定の周波数より高いと判定し、前記計数手段による計数
値が、前記データ列信号の最小反転周期における期待計
数値より小さい場合には、前記電圧制御発振回路の発振
周波数が所定の周波数より低いと判定して、前記電圧制
御発振回路の発振周波数が所定範囲外であると判定する
よう構成する。
【００３４】請求項１２に記載のＰＬＬ回路は、請求項
４に記載の周波数引き込み判定手段に、電圧制御発振回
路の出力信号に基づく比較クロックにより、データ列信
号の反転周期を計数する計数手段と、シンク検出手段に
よるシンクパタンの検出により計数値がリセットされ、
前記比較ロックにより計数し、前記計数値が０から予め
定められた値となるまでの期間をシンク期間とし、この
シンク期間を示す信号を生成するシンク窓信号生成手段
とを備え、前記周波数引き込み判定手段を、前記計数手
段による計数値が、前記シンク期間以外で前記データ列
信号の最大反転周期における期待計数値より大きい場合
には、前記電圧制御発振回路の発振周波数が所定の周波
数より高いと判定し、前記計数手段による計数値が、前
記シンク期間以外で前記データ列信号の最小反転周期に
おける期待計数値より小さい場合には、前記電圧制御発
振回路の発振周波数が所定の周波数より低いと判定し
て、前記電圧制御発振回路の発振周波数が所定範囲外で
あると判定するよう構成する。
【００３５】請求項１３に記載のＰＬＬ回路は、請求項
１に記載の多重化手段を、所定の制御信号の指示に基づ
き、前記制御信号が多重化の禁止を指示する場合には、
復調クロックとデータ列信号との位相差に応じた位相比
較器の出力信号のみによって、電圧制御発振回路の発振
を制御し、前記制御信号が多重化を指示する場合には、
前記位相比較器の出力信号と前記周波数検出器の出力信
号とを多重化して、前記復調クロックとデータ列信号と
の周波数差および位相差に応じて、電圧制御発振回路の
発振を制御するよう構成する。
【００３６】請求項１４に記載のＰＬＬ回路は、請求項
２に記載の多重化手段を、所定の制御信号の指示に基づ
き、前記制御信号が多重化の禁止を指示する場合には、
復調クロックとデータ列信号との位相差に応じた位相比
較器の出力信号のみによって、電圧制御発振回路の発振
を制御し、前記制御信号が多重化を指示する場合には、
ロック検出手段の判定結果に基づいて、アンロック時に
は、前記位相比較器の出力信号と前記周波数検出器の出
力信号とを多重化して、前記電圧制御発振回路の発振を
制御し、ロック時には、前記位相比較器の出力信号によ
って、前記電圧制御発振回路の発振を制御するよう構成
する。
【００３７】
【作用】請求項１の構成によると、位相比較器の出力信
号に周波数検出器の出力信号を多重化し、位相比較器の
出力信号によって、復調クロックとデータ列信号との位
相差に応じたループの制御を行い、周波数検出器の出力
信号によって、復調クロックとデータ列信号との周波数
差に応じたループの制御を行う。
【００３８】請求項２の構成によると、ロック検出手段
の判定結果に基づいて、アンロック状態であると判定さ
れた場合には、位相比較器の出力信号に周波数検出器の
出力信号を多重化し、位相比較器の出力信号によって、
復調クロックとデータ列信号との位相差に応じたループ
の制御を行い、周波数検出器の出力信号によって、復調
クロックとデータ列信号との周波数差に応じたループの
制御を行う。
【００３９】ロック検出手段の判定結果に基づいて、ロ
ック状態であると判定された場合には、位相比較器の出
力信号のみによって、復調クロックとデータ列信号との
位相差に応じたループの制御を行う。
【００４０】請求項３の構成によると、請求項１または
請求項２の周波数検出器が、データ列信号のシンク検出
結果を基準として、シンク検出結果とシンクパタンの現
れる周期に対応した周期のクロックとの周波数差及び位
相差を検出し、これに基づいて、復調クロックとデータ
列信号との周波数差に応じたループの制御を行う。
【００４１】請求項４の構成によると、請求項１または
請求項２の周波数検出器が、周波数引き込み判定手段に
より、電圧制御発振回路の発振周波数が所定範囲内であ
るかどうかを判定した結果に基づいて、電圧制御発振回
路の発振周波数が所定範囲外の場合には、データ列信号
にシンクパタンの現れる周期に対応した周期のクロック
を基準として、シンク検出結果とシンクパタンの現れる
周期に対応した周期のクロックとの周波数差及び位相差
を検出し、これに基づいて、復調クロックとデータ列信
号との周波数差に応じたループの制御を行う。
【００４２】電圧制御発振回路の発振周波数が所定範囲
内の場合には、データ列信号のシンク検出結果を基準と
して、シンク検出結果とシンクパタンの現れる周期に対
応した周期のクロックとの周波数差及び位相差を検出
し、これに基づいて、復調クロックとデータ列信号との
周波数差に応じたループの制御を行う。
【００４３】請求項５の構成によると、請求項１または
請求項２の周波数検出器が、電圧制御発振回路の出力を
タイムベースとしたクロックで、データ列信号の反転周
期を計数し、データ列信号の最大反転周期における期待
計数値ＣMAX より大きい計数値が現れた場合に、電圧制
御発振回路の発振周波数が高いと判定し、これに基づい
て、電圧制御発振回路の発振周波数を下げる。
【００４４】請求項６の構成によると、請求項１または
請求項２の周波数検出器が、電圧制御発振回路の出力を
タイムベースとしたクロックで、データ列信号の反転周
期を計数し、データ列信号の最大反転周期における期待
計数値ＣMAX より大きい計数値がシンク期間以外に現れ
た場合に、電圧制御発振回路の発振周波数が高いと判定
し、これに基づいて、電圧制御発振回路の発振周波数を
下げる。
【００４５】請求項７の構成によると、請求項１または
請求項２の周波数検出器が、電圧制御発振回路の出力を
タイムベースとしたクロックで、データ列信号の反転周
期を計数し、データ列信号の最小反転周期における期待
計数値ＣMIN より小さい計数値が現れた場合に、電圧制
御発振回路の発振周波数が低いと判定し、これに基づい
て、電圧制御発振回路の発振周波数を上げる。
【００４６】請求項８の構成によると、請求項３または
請求項４のシンク検出手段が、電圧制御発振回路の出力
をタイムベースとしたクロックで、データ列信号の反転
周期を計数し、データ列信号の最大反転周期における期
待計数値ＣMAX より大きい計数値が現れた場合に、デー
タ列信号のシンクパタンであると判定して検出し、周波
数検出器が、シンク検出結果とシンクパタンの現れる周
期に対応した周期のクロックとの周波数差及び位相差を
検出し、これに基づいて、復調クロックとデータ列信号
との周波数差に応じたループの制御を行う。
【００４７】請求項９の構成によると、請求項３または
請求項４のシンク検出手段が、電圧制御発振回路の出力
をタイムベースとしたクロックで、データ列信号の反転
周期を計数し、データ列信号の最大反転周期における期
待計数値ＣMAX より大きい計数値が、シンク検出停止期
間以外に現れた場合に、データ列信号のシンクパタンで
あると判定して検出し、周波数検出器が、シンク検出結
果とシンクパタンの現れる周期に対応した周期のクロッ
クとの周波数差及び位相差を検出し、これに基づいて、
復調クロックとデータ列信号との周波数差に応じたルー
プの制御を行う。
【００４８】請求項１０の構成によると、請求項４の周
波数引き込み判定手段が、データ列信号のシンク検出が
正しい周期で行われているかどうかを検出し、シンク検
出が正しい周期で行われていない場合には、電圧制御発
振回路の発振周波数が所定範囲外であると判定する。
【００４９】シンク検出が正しい周期で行われている場
合には、電圧制御発振回路の発振周波数が所定範囲内で
あると判定する。これに基づいて、周波数検出器が、電
圧制御発振回路の発振周波数が所定範囲外の場合には、
データ列信号にシンクパタンの現れる周期に対応した周
期のクロックを基準として、シンク検出結果とシンクパ
タンの現れる周期に対応した周期のクロックとの周波数
差及び位相差を検出することによって、復調クロックと
データ列信号との周波数差に応じたループの制御を行
う。
【００５０】電圧制御発振回路の発振周波数が所定範囲
内の場合には、データ列信号のシンク検出結果を基準と
して、シンク検出結果とシンクパタンの現れる周期に対
応した周期のクロックとの周波数差及び位相差を検出す
ることによって、復調クロックとデータ列信号との周波
数差に応じたループの制御を行う。
【００５１】請求項１１の構成によると、請求項４の周
波数引き込み判定手段が、電圧制御発振回路の出力信号
をタイムベースとしたクロックで、データ列信号の反転
周期を計数し、データ列信号の最大反転周期における期
待計数値ＣMAX より大きい計数値が検出された場合、あ
るいは、データ列信号の最小反転周期における期待計数
値ＣMIN より小さい計数値が検出された場合に、電圧制
御発振回路の発振周波数が所定範囲外であると判定し、
データ列信号の最大反転周期における期待計数値ＣMAX
より大きい計数値が検出されず、かつ、データ列信号の
最小反転間隔における期待計数値ＣMIN より小さい計数
値も検出されない場合に、電圧制御発振回路の発振周波
数が所定範囲内であると判定する。
【００５２】これに基づいて、周波数検出器が、電圧制
御発振回路の発振周波数が所定範囲外の場合には、デー
タ列信号にシンクパタンの現れる周期に対応した周期の
クロックを基準として、シンク検出結果とシンクパタン
の現れる周期に対応した周期のクロックとの周波数差及
び位相差を検出することによって、復調クロックとデー
タ列信号との周波数差に応じたループの制御を行う。
【００５３】電圧制御発振回路の発振周波数が所定範囲
内の場合には、データ列信号のシンク検出結果を基準と
して、シンク検出結果とシンクパタンの現れる周期に対
応した周期のクロックとの周波数差及び位相差を検出す
ることによって、復調クロックとデータ列信号との周波
数差に応じたループの制御を行う。
【００５４】請求項１２の構成によると、請求項４の周
波数引き込み判定手段が、電圧制御発振回路の出力信号
をタイムベースとしたクロックで、データ列信号の反転
周期を計数し、データ列信号の最大反転周期における期
待計数値ＣMAX より大きい計数値がシンク期間以外で検
出された場合、あるいは、データ列信号の最小反転周期
における期待計数値ＣMIN より小さい計数値が検出され
た場合に、電圧制御発振回路の発振周波数が所定範囲外
であると判定し、データ列信号の最大反転周期における
期待計数値ＣMAX より大きい計数値がシンク期間以外で
は検出されず、かつ、データ列信号の最小反転間隔にお
ける期待計数値ＣMIN より小さい計数値も検出されない
場合に、電圧制御発振回路の発振周波数が所定範囲内で
あると判定する。
【００５５】これに基づいて、周波数検出器が、電圧制
御発振回路の発振周波数が所定範囲外の場合には、デー
タ列信号にシンクパタンの現れる周期に対応した周期の
クロックを基準として、シンク検出結果とシンクパタン
の現れる周期に対応した周期のクロックとの周波数差及
び位相差を検出することによって、復調クロックとデー
タ列信号との周波数差に応じたループの制御を行う。
【００５６】電圧制御発振回路の発振周波数が所定範囲
内の場合には、データ列信号のシンク検出結果を基準と
して、シンク検出結果とシンクパタンの現れる周期に対
応した周期のクロックとの周波数差及び位相差を検出す
ることによって、復調クロックとデータ列信号との周波
数差に応じたループの制御を行う。
【００５７】請求項１３の構成によると、請求項１の多
重化手段が、制御信号が多重化の禁止を指示する場合に
は、位相比較器の出力信号によって、位相差に応じたル
ープの制御を行い、制御信号が多重化を指示する場合に
は、位相比較器の出力信号に、周波数検出器の出力信号
を多重化する。
【００５８】位相比較器の出力信号によって、位相差に
応じたループの制御を行い、周波数検出器の出力信号に
よって、周波数差に応じたループの制御を行う。請求項
１４の構成によると、請求項２の多重化手段が、制御信
号が多重化の禁止を指示する場合には、位相比較器の出
力信号によって、位相差に応じたループの制御を行い、
制御信号が多重化を指示する場合には、ロック検出手段
の判定結果に基づいて、アンロック状態であると判定さ
れた場合には、位相比較器の出力信号に、周波数検出器
の出力信号を多重化し、位相比較器の出力信号によっ
て、復調クロックとデータ列信号との位相差に応じたル
ープの制御を行い、周波数検出器の出力信号によって、
復調クロックとデータ列信号との周波数差に応じたルー
プの制御を行う。
【００５９】ロック状態であると判定された場合には、
位相比較器の出力信号によって、復調クロックとデータ
列信号との位相差に応じたループの制御を行う。
【００６０】
【実施例】以下、本発明の実施例のＰＬＬ回路につい
て、図面とともに説明する。以下に図面とともに説明す
るＰＬＬ回路は、クロックが重畳されたデータ列信号か
ら、このデータ列信号に位相と周波数が同期した復調ク
ロックを抽出する場合に用いられる。
【００６１】尚、本実施例では、簡単のため、例えば図
１において、ＤＡＩ信号の反転周期を計数する比較クロ
ック（ＳＤＴＣＫ）１５１を、復調クロック（ＰＣＫ）
１５２と同じ周波数のクロックであるとして説明する。
【００６２】つまり、分周回路１５０は、電圧制御発振
回路１４０の出力信号１４１を分周して復調クロックを
生成し、これを比較クロック１５１及び復調クロック１
５２として出力しているものとする。ただし、本発明は
本実施例に限ることはなく、ＤＡＩ信号の反転周期を計
数する比較クロック１５１は、必ずしも、復調クロック
１５２と同じ周波数のクロックである必要はない。
【００６３】本発明の第１の実施例としてのＰＬＬ回路
について説明する。図１は第１の実施例のＰＬＬ回路の
構成図である。図１において、１００はディジタル・オ
ーディオ・インターフェース（ＤＡＩ）を通じて受信さ
れたデータ列信号（ＲＸ）、１１０は、データ列信号１
００と、復調クロック（ＰＣＫ）１５２との位相を比較
する位相比較器、１１１、１１２は、位相比較器１１０
の出力信号であり、１１１は、論理レベル“１”で復調
クロック１５２の位相遅れを示す制御信号（ＵP ）、１
１２は、論理レベル“１”で復調クロック１５２の位相
進みを示す制御信号（ＤP ）、１６０は、分周回路１５
０の出力である比較クロック１５１と、データ列信号１
００との関係から、電圧制御発振回路１４０の発振周波
数に応じた信号を出力する周波数検出器、１６１、１６
２は、周波数検出器１６０の出力であり、１６１は、論
理レベル“１”で電圧制御発振回路１４０の発振周波数
ｆVCO が低いことを示す制御信号（ＵF ）、１６２は、
論理レベル“１”で電圧制御発振回路１４０の発振周波
数ｆVCO が高いことを示す制御信号（ＤF ）、１２０
は、位相比較器１１０の出力信号に、周波数検出器１６
０の出力信号を多重化する多重化手段、１２１は位相比
較出力、１３０は、位相比較出力１２１の電圧変化を平
滑化し、電圧制御発振回路１４０に制御電圧を印加する
ループ・フィルタ、１４０は電圧制御発振回路である。
【００６４】このように構成されたＰＬＬ回路につい
て、詳細な動作説明を以下に行う。図１に示すＰＬＬ回
路は、復調クロック（ＰＣＫ）１５２の周波数ｆPCK
が、例えば、ＰＬＬ回路の周波数引き込み範囲（キャプ
チャレンジ）外である場合等、電圧制御発振回路１４０
の発振周波数ｆVCO が、目標とする周波数から大きく離
れている場合に、周波数検出器１６０の出力信号は、電
圧制御発振回路１４０の発振周波数を上げるように制御
する制御信号（ＵF ）１６１、または、電圧制御発振回
路１４０の発振周波数を下げるように制御する制御信号
（ＤF ）１６２のどちらか一方が論理レベル“１”とな
り、これに基づいて、多重化手段１２０は、位相比較器
１１０の出力信号１１１、１１２に、周波数検出器１６
０の出力信号１６１、１６２を多重化し、位相比較出力
１２１を出力する。
【００６５】上述の動作を、復調クロック１５２の周波
数ｆPCK が、ＰＬＬ回路の周波数引き込み範囲（キャプ
チャレンジ）内となり、周波数検出器１６０の出力信号
１６１、１６２に反映されるまで（即ち、周波数検出器
１６０の出力信号１６１、１６２の両方が定常的に論理
レベル“０”となるまで）繰り返す。
【００６６】こうして、復調クロック１５２の周波数ｆ
PCK が、ＰＬＬ回路の周波数引き込み範囲（キャプチャ
レンジ）内となれば、以降、従来の復調クロック発生用
のＰＬＬ回路と全く同様の動作をする。
【００６７】つまり、復調クロック１５２とデータ列信
号１００との位相差が減少するように動作し、位相差が
なくなると、ループ・フィルタ１３０の出力直流電圧１
３１が一定となり、この時点で復調クロック１５２は、
データ列信号１００の最大繰り返し周波数ｆMAX の２倍
の周波数で、かつ、データ列信号１００と所定の位相関
係となって安定する。
【００６８】本発明の第２の実施例としてのＰＬＬ回路
について説明する。図２は第２の実施例のＰＬＬ回路の
構成図である。図２において、１００はディジタル・オ
ーディオ・インターフェース（ＤＡＩ）を通じて受信さ
れたデータ列信号（ＲＸ）、１１０は、データ列信号１
００と、復調クロック（ＰＣＫ）１５２との位相を比較
する位相比較器、１１１、１１２は、位相比較器１１０
の出力信号であり、１１１は、論理レベル“１”で復調
クロック１５２の位相遅れを示す制御信号（ＵP ）、１
１２は、論理レベル“１”で復調クロック１５２の位相
進みを示す制御信号（ＤP ）、１６０は、分周回路１５
０の出力である比較クロック１５１と、データ列信号１
００との関係から、電圧制御発振回路１４０の発振周波
数に応じた信号を出力する周波数検出器、１６１、１６
２は、周波数検出器１６０の出力であり、１６１は、論
理レベル“１”で電圧制御発振回路１４０の発振周波数
ｆVCO が低いことを示す制御信号（ＵF ）、１６２は、
論理レベル“１”で電圧制御発振回路１４０の発振周波
数ｆVCO が高いことを示す制御信号（ＤF ）、２００
は、復調クロック１５２の位相とデータ列信号１００の
位相とが同期し、データの復調が可能であるかどうかを
判定するロック検出手段、２１０は、ロック検出手段２
００によってアンロック状態であると判定された場合
に、位相比較器１１０の出力信号１１１、１１１２に、
周波数検出器１６０の出力信号１６１、１６２を多重化
して位相比較出力１２１を生成し、ロック状態であると
判定された場合に、位相比較器１１０の出力信号１１
１、１１２によって位相比較出力１２１を生成する多重
化手段、１２１は位相比較出力、１３０は、位相比較出
力１２１の電圧変化を平滑化し、電圧制御発振回路１４
０に制御電圧を印加するループ・フィルタ、１４０は電
圧制御発振回路である。
【００６９】このように構成されたＰＬＬ回路につい
て、詳細な動作説明を以下に行う。図２に示すＰＬＬ回
路は、復調クロック（ＰＣＫ）１５２の周波数ｆPCK
が、例えば、ＰＬＬ回路の周波数引き込み範囲（キャプ
チャレンジ）外である場合等、電圧制御発振回路１４０
の発振周波数ｆVCO が、目標とする周波数から大きく離
れている場合に、周波数検出器１６０の出力信号は、電
圧制御発振回路１４０の発振周波数を上げるように制御
する制御信号（ＵF ）１６１、または、電圧制御発振回
路１４０の発振周波数を下げるように制御する制御信号
（ＤF ）１６２のどちらか一方が論理レベル“１”とな
る。
【００７０】また、この場合に、ロック検出手段２００
はデータの復調が不可能であると判定し、これに基づい
て、多重化手段２１０は、位相比較器１１０の出力信号
１１１、１１２に、周波数検出器１６０の出力信号１６
１、１６２を多重化し、位相比較出力１２１を出力す
る。
【００７１】上述の動作を、復調クロック１５２の周波
数ｆPCK が、ＰＬＬ回路の周波数引き込み範囲（キャプ
チャレンジ）内となり、周波数検出器１６０の出力信号
１６１、１６２に反映されるまで（即ち、周波数検出器
の出力信号１６１、１６２の両方が定常的に論理レベル
“０”となるまで）繰り返す。
【００７２】こうして、復調クロック１５２の周波数ｆ
PCK が、ＰＬＬ回路の周波数引き込み範囲（キャプチャ
レンジ）内となれば、以降、従来の復調クロック発生用
のＰＬＬ回路と全く同様の動作をする。
【００７３】つまり、復調クロック１５２とデータ列信
号１００との位相差が減少するように動作し、位相差が
なくなると、ループ・フィルタ１３０の出力直流電圧１
３１が一定となり、この時点で復調クロック１５２は、
データ列信号１００の最大繰り返し周波数ｆMAX の２倍
の周波数で、かつ、データ列信号１００と所定の位相関
係となって安定する。
【００７４】また、この時点で、ロック検出手段２００
はデータの復調が可能であると判定し、多重化手段２１
０が、位相比較器１１０の出力信号１１１、１１２のみ
から位相比較出力１２１を生成するように制御する。
【００７５】これにより、ＰＬＬ回路がロック状態にな
ると、周波数検出器１６０の出力１６１、１６２は、位
相比較出力１２１に反映されず、受信されたデータ列信
号１００にノイズがのる等の原因で、周波数検出器１６
０が誤動作してもＰＬＬは安定に動作する。
【００７６】本発明の第３の実施例としての周波数検出
器について説明する。図３は第１および第２の実施例の
ＰＬＬ回路における周波数検出器１６０の構成図であ
る。図３において、１００はディジタル・オーディオ・
インターフェース（ＤＡＩ）を通じて受信されたデータ
列信号（ＲＸ）であり、本実施例ではＩＥＣ−９５８規
格に準拠したディジタル・オーディオ・インターフェー
ス信号（ＤＡＩ信号）として説明する。
【００７７】１５１は比較クロック、３００は、受信さ
れたデータ列信号１００に周期的に現れるシンクパタン
を検出するシンク検出手段、３０１はシンク検出結果信
号（Ｒ３Ｔ）、３１０は、比較クロック１５１を分周
し、データ列信号１００にシンクパタンの現れる周期に
対応した周期のクロックを生成する分周回路、３１１は
分周回路３１０の出力信号（２Ｆｓ）、３２０は、シン
ク検出結果信号３０１を基準として、シンク検出結果信
号３０１と、２Ｆｓ３１１とを比較し、周波数差、及び
位相差を検出する周波数位相比較器である。
【００７８】このように構成された周波数検出器１６０
について、詳細な動作説明を以下に行う。ＤＡＩ信号
（データ列信号）１００は、図１６に示すように、ディ
ジタル・オーディオデータをバイフェーズ符号化したも
のであり、データは１Ｔ，２Ｔの２種類の信号で構成さ
れる。
【００７９】ここで、ＴはＴ＝１／１２８ｆｓであり、
また、ｆｓはオーディオデータのサンプリング周波数
（標本化周波数）である。但し、各チャンネル（チャン
ネル１、チャンネル２）の区切りを示すプリアンブル
（同期信号）にのみ３Ｔが使われている。
【００８０】図１６ではＤＡＴの例を示しており、一方
のチャンネルがオーディオデータのＬチャンネルであ
り、他方のチャンネルがオーディオデータのＲチャンネ
ルである。２チャンネルの信号は３種類のプリアンブル
“Ｂ”、“Ｍ”、及び“Ｗ”によってフレームが構成さ
れ、１９２フレームを１ブロックとして伝送される。
【００８１】このように、ＤＡＩ信号１００では、プリ
アンブル部が周期的（１／２ｆｓ）に現れ、このプリア
ンブル部にのみ３Ｔが使われているので、３Ｔを検出す
ることにより、シンク（プリアンブル）を検出すること
ができる。
【００８２】シンク検出手段３００は、ＤＡＩ信号１０
０と比較クロック１５１との関係から３Ｔを検出し、シ
ンク検出結果信号３０１として出力する。また、分周回
路３１０は、比較クロック１５１（本実施例では、比較
クロック＝復調クロックとしているので、比較クロック
１５１の周波数は、標本化周波数の１２８倍である。）
を６４分周し、ＤＡＩ信号１００にシンク（プリアンブ
ル）が現れる周期に対応した周期のクロック（２Ｆｓ）
を生成する。
【００８３】周波数位相比較器３２０は、基準入力（Ｒ
ｅｆ．）に与えられる信号と可変入力（Ｖａｒ．）に与
えられる信号の周波数及び位相を比較し、周波数差及び
位相差に応じた出力信号を生成する。
【００８４】本実施例の場合には、シンク検出結果信号
３０１を基準として、シンク検出結果信号３０１と分周
回路３１０の出力信号（２Ｆｓ）３１１との周波数と位
相を比較し、分周回路３１０の出力信号（２Ｆｓ）３１
１の周波数が高い、あるいは、位相が進んでいると判定
された場合には、復調クロック１５２の周波数ｆPCKが
高いことを示し、電圧制御発振回路１４０の発振周波数
を下げるよう制御する制御信号（ＤF ）１６２に論理レ
ベル“１”を出力し、制御信号（ＵF ）１６１は論理レ
ベル“０”とする。
【００８５】また、分周回路３１０の出力信号（２Ｆ
ｓ）３１１の周波数が低い、あるいは、位相が遅れてい
ると判定された場合には、復調クロック１５２の周波数
ｆPCKが低いことを示し、電圧制御発振回路１４０の発
振周波数を上げるよう制御する制御信号（ＵF ）１６１
に論理レベル“１”を出力し、制御信号（ＤF ）１６２
は論理レベル“０”とする。
【００８６】本発明の第４の実施例としての周波数検出
器について説明する。図４は第１および第２の実施例の
ＰＬＬ回路における周波数検出器１６０の構成図であ
る。図４において、１００はディジタル・オーディオ・
インターフェース（ＤＡＩ）を通じて受信されたデータ
列信号（ＲＸ）、１５１は比較クロック、３００は、受
信されたデータ列信号１００に周期的に現れるシンクパ
タンを検出するシンク検出手段、３０１はシンク検出結
果信号（Ｒ３Ｔ）、３１０は、比較クロック１５１を分
周し、データ列信号１００にシンクパタンの現れる周期
に対応した周期のクロックを生成する分周回路、３１１
は分周回路３１０の出力信号（２Ｆｓ）、４００は、電
圧制御発振回路１４０の発振周波数が所定範囲内である
かどうかを判定する周波数引き込み判定手段、４０１
は、論理レベル“１”で電圧制御発振回路１４０の発振
周波数が所定範囲外であることを示す周波数引き込み判
定手段の出力信号、４１０は、セレクト信号４０１が、
論理レベル“１”の場合に、２Ｆｓ３１１を４１１に選
択出力し、論理レベル“０”の場合に、Ｒ３Ｔ３０１を
４１１に選択出力するセレクタ、４１１はセレクタ４１
０の選択出力、４２０は、セレクト信号４０１が、論理
レベル“１”の場合に、Ｒ３Ｔ３０１を４２１に選択出
力し、論理レベル“０”の場合に、２Ｆｓ３１１を４２
１に選択出力するセレクタ、３２０は、基準入力４１１
を基準として、基準入力４１１と可変入力４２１とを比
較し、周波数差、及び位相差を検出する、周波数位相比
較器である。
【００８７】このように構成された周波数検出器１６０
について、詳細な動作説明を以下に行う。ＤＡＩ信号
（データ列信号）１００は、図１６に示すように、ディ
ジタル・オーディオデータをバイフェーズ符号化したも
のであり、データは１Ｔ，２Ｔの２種類の信号で構成さ
れる。
【００８８】ここで、ＴはＴ＝１／１２８ｆｓであり、
また、ｆｓはオーディオデータのサンプリング周波数
（標本化周波数）である。但し、各チャンネル（チャン
ネル１、チャンネル２）の区切りを示すプリアンブル
（同期信号）にのみ３Ｔが使われている。
【００８９】図１６ではＤＡＴの例を示しており、一方
のチャンネルがオーディオデータのＬチャンネルであ
り、他方のチャンネルがオーディオデータのＲチャンネ
ルである。２チャンネルの信号は３種類のプリアンブル
“Ｂ”、“Ｍ”、及び“Ｗ”によってフレームが構成さ
れ、１９２フレームを１ブロックとして伝送される。
【００９０】このように、ＤＡＩ信号１００ではプリア
ンブル部が周期的（１／２ｆｓ）に現れ、このプリアン
ブル部にのみ３Ｔが使われているので、３Ｔを検出する
ことにより、シンク（プリアンブル）を検出することが
できる。
【００９１】シンク検出手段３００は、ＤＡＩ信号１０
０と比較クロック１５１との関係から３Ｔを検出し、シ
ンク検出結果信号３０１として出力する。また、分周回
路３１０は、比較クロック１５１（１２８ｆｓ）を６４
分周し、ＤＡＩ信号にシンク（プリアンブル）が現れる
周期に対応した周期のクロックを生成する。
【００９２】周波数引き込み判定手段４００は、ＤＡＩ
信号１００と比較クロック１５１との関係から、電圧制
御発振回路１４０の発振周波数が所定範囲内であるかど
うかを判定し、所定範囲外である場合に論理レベル
“１”を、所定範囲内である場合に論理レベル“０”を
信号４０１に出力する。
【００９３】これによって、セレクタ４１０は、セレク
ト信号４０１が論理レベル“１”の場合、つまり電圧制
御発振回路１４０の発振周波数が所定範囲外である場合
に、分周回路３１０の出力信号（２Ｆｓ）３１１を４１
１に選択出力し、セレクト信号４０１が論理レベル
“０”の場合、つまり電圧制御発振回路１４０の発振周
波数が所定範囲内である場合に、シンク検出結果信号
（Ｒ３Ｔ）３０１を４１１に選択出力する。
【００９４】また、セレクタ４２０は、セレクト信号４
０１が論理レベル“１”の場合、つまり電圧制御発振回
路１４０の発振周波数が所定範囲外である場合に、シン
ク検出結果信号（Ｒ３Ｔ）３０１を４２１に選択出力
し、セレクト信号４０１が論理レベル“０”の場合、つ
まり電圧制御発振回路１４０の発振周波数が所定範囲内
である場合に、分周回路３１０の出力信号（２Ｆｓ）３
１１を４２１に選択出力する。
【００９５】よって、基準入力（Ｒｅｆ．）に与えられ
る信号と可変入力（Ｖａｒ．）に与えられる信号の周波
数及び位相を比較し、周波数差及び位相差に応じた出力
信号を生成する周波数位相比較器３２０は、電圧制御発
振回路１４０の発振周波数が所定範囲外である場合に、
２Ｆｓを基準として、Ｒ３Ｔと２Ｆｓの周波数と位相を
比較し、Ｒ３Ｔの周波数が高い、あるいは、位相が進ん
でいると判定された場合には、復調クロック１５２の周
波数ｆPCK が高いことを示し、電圧制御発振回路１４０
の発振周波数を下げるよう制御する制御信号（ＤF ）１
６２に論理レベル“１”を出力し、制御信号（ＵF ）１
６１は論理レベル“０”とする。
【００９６】また、Ｒ３Ｔの周波数が低い、あるいは、
位相が遅れていると判定された場合には、復調クロック
１５２の周波数ｆPCK が低いことを示し、電圧制御発振
回路１４０の発振周波数を上げるよう制御する制御信号
（ＵF ）１６１に論理レベル“１”を出力し、制御信号
（ＤF ）１６２は論理レベル“０”とする。
【００９７】一方、電圧制御発振回路１４０の発振周波
数が所定範囲内である場合に、周波数位相比較器３２０
は、Ｒ３Ｔを基準として、Ｒ３Ｔと２Ｆｓの周波数と位
相を比較し、２Ｆｓの周波数が高い、あるいは、位相が
進んでいると判定された場合には、復調クロック１５２
の周波数ｆPCK が高いことを示し、電圧制御発振回路１
４０の発振周波数を下げるよう制御する制御信号（Ｄ
F ）１６２に論理レベル“１”を出力し、制御信号（Ｕ
F ）１６１は論理レベル“０”とする。
【００９８】また、２Ｆｓの周波数が低い、あるいは、
位相が遅れていると判定された場合には、復調クロック
１５２の周波数ｆPCK が低いことを示し、電圧制御発振
回路１４０の発振周波数を上げるよう制御する制御信号
（ＵF ）１６１に論理レベル“１”を出力し、制御信号
（ＤF ）１６２は論理レベル“０”とする。
【００９９】本発明の第５の実施例としての周波数検出
器について説明する。図５は第１および第２の実施例の
ＰＬＬ回路における周波数検出器１６０の構成図であ
る。図５において、１００はディジタル・オーディオ・
インターフェース（ＤＡＩ）を通じて受信されたデータ
列信号（ＲＸ）、１５１は比較クロック、５００は、比
較クロック１５１により、受信されたデータ列信号１０
０の反転周期を計数する計数手段、５０１は計数値デー
タ、５１０は、受信されたデータ列信号１００の最大反
転周期（３Ｔ）の期待計数値ＣMAX より大きい計数値が
現れた場合に、電圧制御発振回路１４０の発振周波数が
高いと判定するＣMAX ＜検出手段である。
【０１００】このように構成された周波数検出器１６０
について、詳細な動作説明を以下に行う。ＤＡＩ信号
（データ列信号）１００は、図１６に示すように、ディ
ジタル・オーディオデータをバイフェーズ符号化したも
のであり、データは１Ｔ，２Ｔの２種類の信号で構成さ
れる。
【０１０１】ここで、Ｔは、Ｔ＝１／１２８ｆｓであ
り、また、ｆｓはオーディオデータのサンプリング周波
数（標本化周波数）である。但し、各チャンネル（チャ
ンネル１、チャンネル２）の区切りを示すプリアンブル
（同期信号）にのみ３Ｔが使われている。
【０１０２】図１６ではＤＡＴの例を示しており、一方
のチャンネルがオーディオデータのＬチャンネルであ
り、他方のチャンネルがオーディオデータのＲチャンネ
ルである。２チャンネルの信号は３種類のプリアンブル
“Ｂ”、“Ｍ”、及び“Ｗ”によってフレームが構成さ
れ、１９２フレームを１ブロックとして伝送される。
【０１０３】さて、上述したＤＡＩ信号１００の反転周
期を比較クロック１５１により計数すると、図１７に示
すように、ＤＡＩ信号１００の３Ｔにおいて、計数手段
５００による計数値５０１が最大となり、また、１Ｔに
おいて、計数手段５００による計数値５０１が最小とな
る。
【０１０４】また、比較クロック１５１の周波数が高く
なれば計数値は大きくなり、比較クロック１５１の周波
数が低くなれば計数値は小さくなるが、ＰＬＬがロック
した場合には、比較クロック１５１を生成する分周回路
１５０の分周数によって、最大計数値及び最小計数値は
一義的に決まる。
【０１０５】上述したように、ＰＬＬがロック状態にお
ける最大計数値は一義的に決まり、これを、ＤＡＩ信号
１００の最大反転周期における期待計数値ＣMAX と定義
する。比較クロック１５１に復調クロック１５２を選ん
だ場合、ＣMAX は３である。（図１６、図１７に示した
ＤＡＩ信号１００と復調クロック１５２のタイミング図
参照。）同様に、ＰＬＬがロック状態における最小計数
値は一義的に決まり、これを、ＤＡＩ信号１００の最小
反転周期における期待計数値ＣMIN と定義する。
【０１０６】比較クロック１５１に復調クロック１５２
を選んだ場合、ＣMIN は１である。（図１６、図１７に
示したＤＡＩ信号１００と復調クロック１５２のタイミ
ング図参照。）ＣMAX ＜検出手段は、ＤＡＩ信号１００
の最大反転周期における期待計数値Ｃ MAX より大きい値
が現れた場合に、電圧制御発振回路１４０の発振周波数
が高いと判定し、電圧制御発振回路１４０の発振周波数
を下げるよう制御する制御信号（ＤF ）１６２に論理レ
ベル“１”を出力する。
【０１０７】本発明の第６の実施例としての周波数検出
器について説明する。図６は第１および第２の実施例の
ＰＬＬ回路における周波数検出器１６０の構成図であ
る。図６において、１００はディジタル・オーディオ・
インターフェース（ＤＡＩ）を通じて受信されたデータ
列信号（ＲＸ）、１５１は比較クロック、５００は、比
較クロック１５１により、受信されたデータ列信号１０
０の反転周期を計数する計数手段、５０１は計数値デー
タ、３００は、受信されたデータ列信号１００に周期的
に現れるシンクパタンを検出するシンク検出手段、３０
１はシンク検出結果信号（Ｒ３Ｔ）、６００は、シンク
検出手段３００によってシンクが検出されると直ちに計
数値がリセットされ、比較クロック１５１により計数
し、計数値が０から予め定められた値となるまでの期間
を、シンク期間であることを示す信号を生成するシンク
窓信号生成手段、６０１はシンク窓信号、６１０は、受
信されたデータ列信号１００の最大反転周期（３Ｔ）の
期待計数値ＣMA X より大きい計数値が、シンク期間以外
に現れた場合に、電圧制御発振回路１４０の発振周波数
が高いと判定するＣMAX ＜検出手段である。
【０１０８】このように構成された周波数検出器１６０
について、詳細な動作説明を以下に行う。ＤＡＩ信号
（データ列信号）１００は、図１６に示すように、ディ
ジタル・オーディオデータをバイフェーズ符号化したも
のであり、データは１Ｔ，２Ｔの２種類の信号で構成さ
れる。
【０１０９】ここで、Ｔは、Ｔ＝１／１２８ｆｓであ
り、また、ｆｓはオーディオデータのサンプリング周波
数（標本化周波数）である。但し、各チャンネル（チャ
ンネル１、チャンネル２）の区切りを示すプリアンブル
（同期信号）にのみ３Ｔが使われている。
【０１１０】図１６ではＤＡＴの例を示しており、一方
のチャンネルがオーディオデータのＬチャンネルであ
り、他方のチャンネルがオーディオデータのＲチャンネ
ルである。
【０１１１】２チャンネルの信号は３種類のプリアンブ
ル“Ｂ”、“Ｍ”、及び“Ｗ”によってフレームが構成
され、１９２フレームを１ブロックとして伝送される。
さて、上述したＤＡＩ信号１００の反転周期を比較クロ
ック１５１により計数すると、図１７に示すように、Ｄ
ＡＩ信号１００の３Ｔにおいて、計数手段５００による
計数値５０１が最大となり、また、１Ｔにおいて、計数
手段５００による計数値５０１が最小となる。
【０１１２】また、比較クロック１５１の周波数が高く
なれば計数値は大きくなり、比較クロック１５１の周波
数が低くなれば計数値は小さくなるが、ＰＬＬがロック
した場合には、比較クロック１５１を生成する分周回路
１５０の分周数によって、最大計数値及び最小計数値は
一義的に決まる。
【０１１３】上述したように、ＰＬＬがロック状態にお
ける最大計数値は一義的に決まり、これを、ＤＡＩ信号
１００の最大反転周期における期待計数値ＣMAX と定義
する。
【０１１４】比較クロック１５１に復調クロック１５２
を選んだ場合、ＣMAX は３である。（図１６、図１７に
示したＤＡＩ信号１００と復調クロック１５２のタイミ
ング図参照。） 同様に、ＰＬＬがロック状態における最小計数値は一義
的に決まり、これを、ＤＡＩ信号１００の最小反転周期
における期待計数値ＣMIN と定義する。
【０１１５】比較クロック１５１に復調クロック１５２
を選んだ場合、ＣMIN は１である。（図１６、図１７に
示したＤＡＩ信号１００と復調クロック１５２のタイミ
ング図参照。） ３００はシンク検出手段であるが、実施例３で説明した
ように、ＤＡＩ信号１００ではプリアンブル部が周期的
（１／２ｆｓ）に現れ、このプリアンブル部にのみ３Ｔ
が使われているので、３Ｔを検出することにより、シン
ク（プリアンブル）を検出することができる。
【０１１６】シンク検出手段３００は、ＤＡＩ信号１０
０と比較クロック１５１との関係から、３Ｔを検出し、
シンク検出結果信号３０１として出力する。シンク窓信
号生成手段６００は、シンク検出結果３０１と、比較ク
ロック１５１をもとに、ＤＡＩ信号１００のプリアンブ
ル期間（シンク期間）を示す区間信号を生成し、シンク
窓信号６０１として、ＣMAX ＜検出手段に供給する。
【０１１７】ＣMAX ＜検出手段は、ＤＡＩ信号１００の
最大反転周期における期待計数値Ｃ MAX より大きい値
が、シンク窓信号６０１によって示されるシンク期間以
外に現れた場合に、電圧制御発振回路１４０の発振周波
数が高いと判定し、電圧制御発振回路１４０の発振周波
数を下げるよう制御する制御信号（ＤF ）１６２に論理
レベル“１”を出力する。
【０１１８】本発明の第７の実施例としての周波数検出
器について説明する。図７は第１および第２の実施例の
ＰＬＬ回路における周波数検出器１６０の構成図であ
る。図７において、１００はディジタル・オーディオ・
インターフェース（ＤＡＩ）を通じて受信されたデータ
列信号（ＲＸ）、１５１は比較クロック、５００は、比
較クロック１５１により、受信されたデータ列信号１０
０の反転周期を計数する計数手段、５０１は計数値デー
タ、７００は、受信されたデータ列信号１００の最小反
転周期（１Ｔ）の期待計数値ＣMIN より小さい計数値が
現れた場合に、電圧制御発振回路１４０の発振周波数が
低いと判定するＣMIN ＞検出手段である。
【０１１９】このように構成された周波数検出器１６０
について、詳細な動作説明を以下に行う。ＤＡＩ信号
（データ列信号）１００は、図１６に示すように、ディ
ジタル・オーディオデータをバイフェーズ符号化したも
のであり、データは１Ｔ，２Ｔの２種類の信号で構成さ
れる。
【０１２０】ここで、Ｔは、Ｔ＝１／１２８ｆｓであ
り、また、ｆｓはオーディオデータのサンプリング周波
数（標本化周波数）である。但し、各チャンネル（チャ
ンネル１、チャンネル２）の区切りを示すプリアンブル
（同期信号）にのみ３Ｔが使われている。
【０１２１】図１６ではＤＡＴの例を示しており、一方
のチャンネルがオーディオデータのＬチャンネルであ
り、他方のチャンネルがオーディオデータのＲチャンネ
ルである。
【０１２２】２チャンネルの信号は３種類のプリアンブ
ル“Ｂ”、“Ｍ”、及び“Ｗ”によってフレームが構成
され、１９２フレームを１ブロックとして伝送される。
さて、上述したＤＡＩ信号１００の反転周期を比較クロ
ック１５１により計数すると、図１７に示すように、Ｄ
ＡＩ信号１００の３Ｔにおいて、計数手段５００による
計数値５０１が最大となり、また、１Ｔにおいて、計数
手段５００による計数値５０１が最小となる。
【０１２３】また、比較クロック１５１の周波数が高く
なれば計数値は大きくなり、比較クロック１５１の周波
数が低くなれば計数値は小さくなるが、ＰＬＬがロック
した場合には、比較クロック１５１を生成する分周回路
１５０の分周数によって、最大計数値及び最小計数値は
一義的に決まる。
【０１２４】上述したように、ＰＬＬがロック状態にお
ける最大計数値は一義的に決まり、これを、ＤＡＩ信号
１００の最大反転周期における期待計数値ＣMAX と定義
する。
【０１２５】比較クロック１５１に復調クロック１５２
を選んだ場合、ＣMAX は３である。（図１６、図１７に
示したＤＡＩ信号１００と復調クロック１５２のタイミ
ング図参照。） 同様に、ＰＬＬがロック状態における最小計数値は一義
的に決まり、これを、ＤＡＩ信号１００の最小反転周期
における期待計数値ＣMIN と定義する。
【０１２６】比較クロック１５１に復調クロック１５２
を選んだ場合、ＣMIN は１である。（図１６、図１７に
示したＤＡＩ信号１００と復調クロック１５２のタイミ
ング図参照。） ＣMIN ＞検出手段は、ＤＡＩ信号１００の最小反転周期
における期待計数値Ｃ MIN より小さい値が現れた場合
に、電圧制御発振回路１４０の発振周波数が低いと判定
し、電圧制御発振回路１４０の発振周波数を上げるよう
制御する制御信号（ＤF ）１６２に論理レベル“１”を
出力する。
【０１２７】本発明の第８の実施例としてのシンク検出
手段について説明する。図８は第３および第４の実施例
の周波数検出器１６０におけるシンク検出手段３００の
構成図である。図８において、１００はディジタル・オ
ーディオ・インターフェース（ＤＡＩ）を通じて受信さ
れたデータ列信号（ＲＸ）、１５１は比較クロック、８
００は、比較クロック１５１により、受信されたデータ
列信号１００の反転周期を計数する計数手段、８０１は
計数値データ、８１０は、受信されたデータ列信号１０
０の最大反転周期（３Ｔ）の期待計数値ＣMAX 以上の計
数値が現れた場合に、データ列信号１００のシンクパタ
ンであると判定するＣMAX≦検出手段である。
【０１２８】このように構成されたシンク検出手段３０
０について、詳細な動作説明を以下に行う。ＤＡＩ信号
（データ列信号）１００は、図１６に示すように、ディ
ジタル・オーディオデータをバイフェーズ符号化したも
のであり、データは１Ｔ，２Ｔの２種類の信号で構成さ
れる。
【０１２９】ここで、Ｔは、Ｔ＝１／１２８ｆｓであ
り、また、ｆｓはオーディオデータのサンプリング周波
数（標本化周波数）である。但し、各チャンネル（チャ
ンネル１、チャンネル２）の区切りを示すプリアンブル
（同期信号）にのみ３Ｔが使われている。
【０１３０】図１６ではＤＡＴの例を示しており、一方
のチャンネルがオーディオデータのＬチャンネルであ
り、他方のチャンネルがオーディオデータのＲチャンネ
ルである。
【０１３１】２チャンネルの信号は３種類のプリアンブ
ル“Ｂ”、“Ｍ”、及び“Ｗ”によってフレームが構成
され、１９２フレームを１ブロックとして伝送される。
このように、ＤＡＩ信号１００ではプリアンブル部が周
期的（１／２ｆｓ）に現れ、このプリアンブル部にのみ
３Ｔが使われているので、３Ｔを検出することにより、
シンク（プリアンブル）を検出することができる。
【０１３２】さて、上述したＤＡＩ信号１００の反転周
期を比較クロック１５１により計数すると、図１７に示
すように、ＤＡＩ信号１００の３Ｔにおいて、計数手段
８００による計数値８０１が最大となり、また、１Ｔに
おいて、計数手段８００による計数値８０１が最小とな
る。
【０１３３】また、比較クロック１５１の周波数が高く
なれば計数値は大きくなり、比較クロック１５１の周波
数が低くなれば計数値は小さくなるが、ＰＬＬがロック
した場合には、比較クロック１５１を生成する分周回路
１５０の分周数によって、最大計数値及び最小計数値は
一義的に決まる。
【０１３４】上述したように、ＰＬＬがロック状態にお
ける最大計数値は一義的に決まり、これを、ＤＡＩ信号
１００の最大反転周期における期待計数値ＣMAX と定義
する。
【０１３５】比較クロック１５１に復調クロック１５２
を選んだ場合、ＣMAX は３である。（図１６、図１７に
示したＤＡＩ信号１００と復調クロック１５２のタイミ
ング図参照。） ＰＬＬがロック状態であれば、ＣMAX （＝３）は３Ｔに
おいてのみ、つまりプリアンブル部にのみ現れる。
【０１３６】同様に、ＰＬＬがロック状態における最小
計数値は一義的に決まり、これを、ＤＡＩ信号１００の
最小反転周期における期待計数値ＣMIN と定義する。比
較クロック１５１に復調クロック１５２を選んだ場合、
ＣMIN は１である。（図１６、図１７に示したＤＡＩ信
号１００と復調クロック１５２のタイミング図参照。） ＣMAX ≦検出手段は、ＤＡＩ信号１００の最大反転周期
における期待計数値Ｃ MAX 以上の値が現れた場合に、Ｄ
ＡＩ信号１００のシンクパタン（プリアンブル）である
と判定し、シンク検出結果信号（Ｒ３Ｔ）３０１に論理
レベル“１”を出力する。
【０１３７】本発明の第９の実施例としてのシンク検出
手段について説明する。図９は第３および第４の実施例
の周波数検出器１６０におけるシンク検出手段３００の
構成図である。図９において、１００はディジタル・オ
ーディオ・インターフェース（ＤＡＩ）を通じて受信さ
れたデータ列信号（ＲＸ）、１５１は比較クロック、８
００は、比較クロック１５１により、受信されたデータ
列信号１００の反転周期を計数する計数手段、８０１は
計数値データ、９００は、シンクが検出されると直ちに
計数値がリセットされ、比較クロック１５１により計数
し、計数値が０から予め定められた値となるまでの期間
を、シンク検出停止期間であることを示す信号を生成す
るマスク信号生成手段、９０１はマスク信号、９１０
は、受信されたデータ列信号１００の最大反転周期（３
Ｔ）の期待計数値ＣMA X 以上の計数値が、シンク検出停
止期間以外に現れた場合に、データ列信号１００のシン
クパタンであると判定するＣMAX ≦検出手段である。
【０１３８】このように構成されたシンク検出手段３０
０について、詳細な動作説明を以下に行う。ＤＡＩ信号
（データ列信号）１００は、図１６に示すように、ディ
ジタル・オーディオデータをバイフェーズ符号化したも
のであり、データは１Ｔ，２Ｔの２種類の信号で構成さ
れる。
【０１３９】ここで、Ｔは、Ｔ＝１／１２８ｆｓであ
り、また、ｆｓはオーディオデータのサンプリング周波
数（標本化周波数）である。但し、各チャンネル（チャ
ンネル１、チャンネル２）の区切りを示すプリアンブル
（同期信号）にのみ３Ｔが使われている。
【０１４０】図１６ではＤＡＴの例を示しており、一方
のチャンネルがオーディオデータのＬチャンネルであ
り、他方のチャンネルがオーディオデータのＲチャンネ
ルである。
【０１４１】２チャンネルの信号は３種類のプリアンブ
ル“Ｂ”、“Ｍ”、及び“Ｗ”によってフレームが構成
され、１９２フレームを１ブロックとして伝送される。
このように、ＤＡＩ信号１００ではプリアンブル部が周
期的（１／２ｆｓ）に現れ、このプリアンブル部にのみ
３Ｔが使われているので、３Ｔを検出することにより、
シンク（プリアンブル）を検出することができる。
【０１４２】さて、上述したＤＡＩ信号１００の反転周
期を比較クロック１５１により計数すると、図１７に示
すように、ＤＡＩ信号１００の３Ｔにおいて、計数手段
８００による計数値８０１が最大となり、また、１Ｔに
おいて、計数手段８００による計数値８０１が最小とな
る。
【０１４３】また、比較クロック１５１の周波数が高く
なれば計数値は大きくなり、比較クロック１５１の周波
数が低くなれば計数値は小さくなるが、ＰＬＬがロック
した場合には、比較クロック１５１を生成する分周回路
１５０の分周数によって、最大計数値及び最小計数値は
一義的に決まる。
【０１４４】上述したように、ＰＬＬがロック状態にお
ける最大計数値は一義的に決まり、これを、ＤＡＩ信号
１００の最大反転周期における期待計数値ＣMAX と定義
する。
【０１４５】比較クロック１５１に復調クロック１５２
を選んだ場合、ＣMAX は３である。（図１６、図１７に
示したＤＡＩ信号１００と復調クロック１５２のタイミ
ング図参照。） ＰＬＬがロック状態であれば、ＣMAX （＝３）は３Ｔに
おいてのみ、つまりプリアンブル部にのみ現れる。
【０１４６】同様に、ＰＬＬがロック状態における最小
計数値は一義的に決まり、これを、ＤＡＩ信号１００の
最小反転周期における期待計数値ＣMIN と定義する。比
較クロック１５１に復調クロック１５２を選んだ場合、
ＣMIN は１である。（図１６、図１７に示したＤＡＩ信
号１００と復調クロック１５２のタイミング図参照。） マスク信号生成手段９００は、シンク検出結果３０１
と、比較クロック１５１をもとに、シンク検出停止期間
を示す区間信号（マスク信号）９０１として、Ｃ MAX ≦
検出手段に供給する。
【０１４７】ＣMAX ≦検出手段は、ＤＡＩ信号１００の
最大反転周期における期待計数値Ｃ MAX 以上の値が、マ
スク信号９０１によって示されるシンク検出停止期間以
外に現れた場合に、ＤＡＩ信号１００のシンクパタン
（プリアンブル）であると判定し、シンク検出結果信号
（Ｒ３Ｔ）３０１に論理レベル“１”を出力する。
【０１４８】本発明の第１０の実施例としての周波数引
き込み判定手段について説明する。図１０は第４の実施
例の周波数検出器１６０における周波数引き込み判定手
段４００の構成図である。図１０において、１００はデ
ィジタル・オーディオ・インターフェース（ＤＡＩ）を
通じて受信されたデータ列信号（ＲＸ）、１５１は比較
クロック、３００は、受信されたデータ列信号１００に
周期的に現れるシンクパタンを検出するシンク検出手
段、３０１はシンク検出結果信号（Ｒ３Ｔ）、１０００
は、比較クロック１５１を分周し、データ列信号１００
にシンクパタンの現れる周期に対応した周期のクロック
を生成する分周回路、１００１は分周回路の出力信号
（２Ｆｓ）、１０１０は、分周回路の出力信号（２Ｆ
ｓ）１００１の１周期中に、シンクがいくつ検出された
かを計数し、計数値が予め定められた範囲内であれば、
出力信号４０１を論理レベル“０”にして、周波数引き
込みが完了したことを示すＩ３Ｔ計数手段である。
【０１４９】このように構成された周波数引き込み判定
手段４００について、詳細な動作説明を以下に行う。Ｄ
ＡＩ信号（データ列信号）１００は、図１６に示すよう
に、ディジタル・オーディオデータをバイフェーズ符号
化したものであり、データは１Ｔ，２Ｔの２種類の信号
で構成される。
【０１５０】ここで、Ｔは、Ｔ＝１／１２８ｆｓであ
り、また、ｆｓはオーディオデータのサンプリング周波
数（標本化周波数）である。但し、各チャンネル（チャ
ンネル１、チャンネル２）の区切りを示すプリアンブル
（同期信号）にのみ３Ｔが使われている。
【０１５１】図１６ではＤＡＴの例を示しており、一方
のチャンネルがオーディオデータのＬチャンネルであ
り、他方のチャンネルがオーディオデータのＲチャンネ
ルである。
【０１５２】２チャンネルの信号は３種類のプリアンブ
ル“Ｂ”、“Ｍ”、及び“Ｗ”によってフレームが構成
され、１９２フレームを１ブロックとして伝送される。
このように、ＤＡＩ信号１００ではプリアンブル部が周
期的（１／２ｆｓ）に現れ、このプリアンブル部にのみ
３Ｔが使われているので、３Ｔを検出することにより、
シンク（プリアンブル）を検出することができる。
【０１５３】さて、上述したＤＡＩ信号１００の反転周
期を比較クロック１５１により計数すると、図１７に示
すように、ＤＡＩ信号１００の３Ｔにおいて、計数手段
８００による計数値８０１が最大となり、また、１Ｔに
おいて、計数手段８００による計数値８０１が最小とな
る。
【０１５４】また、比較クロック１５１の周波数が高く
なれば計数値は大きくなり、比較クロック１５１の周波
数が低くなれば計数値は小さくなるが、ＰＬＬがロック
した場合には、比較クロック１５１を生成する分周回路
１５０の分周数によって、最大計数値及び最小計数値は
一義的に決まる。
【０１５５】上述したように、ＰＬＬがロック状態にお
ける最大計数値は一義的に決まり、これを、ＤＡＩ信号
１００の最大反転周期における期待計数値ＣMAX と定義
する。
【０１５６】比較クロック１５１に復調クロック１５２
を選んだ場合、ＣMAX は３である。（図１６、図１７に
示したＤＡＩ信号１００と復調クロック１５２のタイミ
ング図参照。） ＰＬＬがロック状態であれば、ＣMAX （＝３）は３Ｔに
おいてのみ、つまりプリアンブル部にのみ現れる。
【０１５７】シンク検出手段３００は、実施例８で説明
したように、ＣMAX （＝３）以上の計数値データを検出
しシンクと判定する。さて、ＤＡＩ信号１００は、図１
６に示すように、３種類のプリアンブル（“Ｂ”、
“Ｍ”、及び“Ｗ”）を有しているが、それぞれのプリ
アンブルには、３Ｔが２ないし１回現れるので、ＰＬＬ
がロックした状態であれば、分周回路１０００の出力信
号（２Ｆｓ）の１周期に、３Ｔが２ないし１回検出され
る。
【０１５８】３Ｔ計数手段１０１０は、分周回路１００
０の出力信号（２Ｆｓ）の１周期に、計数値が１または
２の場合に出力信号４０１を論理レベル“０”にする。
よって、電圧制御発振回路１４０の周波数（比較クロッ
ク１５１の周波数）が目標値となれば、プリアンブルが
周期的に正しく検出されるので、Ｉ３Ｔ計数手段の出力
信号４０１は常に論理レベル“０”となり、ＰＬＬの周
波数引き込みが完了したことを示す。
【０１５９】本発明の第１１の実施例としての周波数引
き込み判定手段について説明する。図１１は第４の実施
例の周波数検出器１６０における周波数引き込み判定手
段４００の構成図である。図１１において、１００はデ
ィジタル・オーディオ・インターフェース（ＤＡＩ）を
通じて受信されたデータ列信号（ＲＸ）、１５１は比較
クロック、５００は、比較クロック１５１により、受信
されたデータ列信号１００の反転周期を計数する計数手
段、５０１は計数値データ、５１０は、受信されたデー
タ列信号１００の最大反転周期（３Ｔ）の期待計数値Ｃ
MAX より大きい計数値が現れた場合に、電圧制御発振回
路１４０の発振周波数が高いと判定するＣMAX ＜検出手
段、７００は、受信されたデータ列信号１００の最小反
転周期（１Ｔ）の期待計数値ＣMIN より小さい計数値が
現れた場合に、電圧制御発振回路１４０の発振周波数が
低いと判定するＣMIN ＞検出手段、１１１０は、ＣMAX
＜検出手段の出力信号とＣMIN ＞検出手段の出力信号と
の論理和をとるＯＲゲートである。
【０１６０】このように構成された周波数引き込み判定
手段４００について、詳細な動作説明を以下に行う。Ｄ
ＡＩ信号（データ列信号）１００は、図１６に示すよう
に、ディジタル・オーディオデータをバイフェーズ符号
化したものであり、データは１Ｔ，２Ｔの２種類の信号
で構成される。
【０１６１】ここで、Ｔは、Ｔ＝１／１２８ｆｓであ
り、また、ｆｓはオーディオデータのサンプリング周波
数（標本化周波数）である。但し、各チャンネル（チャ
ンネル１、チャンネル２）の区切りを示すプリアンブル
（同期信号）にのみ３Ｔが使われている。
【０１６２】図１６ではＤＡＴの例を示しており、一方
のチャンネルがオーディオデータのＬチャンネルであ
り、他方のチャンネルがオーディオデータのＲチャンネ
ルである。
【０１６３】２チャンネルの信号は３種類のプリアンブ
ル“Ｂ”、“Ｍ”、及び“Ｗ”によってフレームが構成
され、１９２フレームを１ブロックとして伝送される。
さて、上述したＤＡＩ信号１００の反転周期を比較クロ
ック１５１により計数すると、図１７に示すように、Ｄ
ＡＩ信号１００の３Ｔにおいて、計数手段５００による
計数値５０１が最大となり、また、１Ｔにおいて、計数
手段５００による計数値５０１が最小となる。
【０１６４】また、比較クロック１５１の周波数が高く
なれば計数値は大きくなり、比較クロック１５１の周波
数が低くなれば計数値は小さくなるが、ＰＬＬがロック
した場合には、比較クロック１５１を生成する分周回路
１５０の分周数によって、最大計数値及び最小計数値は
一義的に決まる。
【０１６５】上述したように、ＰＬＬがロック状態にお
ける最大計数値は一義的に決まり、これを、ＤＡＩ信号
１００の最大反転周期における期待計数値ＣMAX と定義
する。
【０１６６】比較クロック１５１に復調クロック１５２
を選んだ場合、ＣMAX は３である。（図１６、図１７に
示したＤＡＩ信号１００と復調クロック１５２のタイミ
ング図参照。） 同様に、ＰＬＬがロック状態における最小計数値は一義
的に決まり、これを、ＤＡＩ信号１００の最小反転周期
における期待計数値ＣMIN と定義する。
【０１６７】比較クロック１５１に復調クロック１５２
を選んだ場合、ＣMIN は１である。（図１６、図１７に
示したＤＡＩ信号１００と復調クロック１５２のタイミ
ング図参照。） ＣMAX ＜検出手段は、ＤＡＩ信号１００の最大反転周期
における期待計数値Ｃ MAX より大きい値が現れた場合
に、電圧制御発振回路１４０の発振周波数が高いと判定
し論理レベル“１”を出力する。
【０１６８】ＣMIN ＞検出手段は、ＤＡＩ信号１００の
最小反転周期における期待計数値Ｃ MIN より小さい値が
現れた場合に、電圧制御発振回路１４０の発振周波数が
低いと判定し、“１”を出力する。
【０１６９】ＯＲゲート１１１０は、ＣMAX ＜検出手段
の出力信号とＣMIN ＞検出手段の出力信号との論理和を
とるので、ＤＡＩ信号１００の最大反転周期における期
待計数値ＣMAX より大きい値が現れた場合、あるいは、
ＤＡＩ信号１００の最小反転周期における期待計数値Ｃ
MIN より小さい値が現れた場合に、論理“１”を出力し
て、電圧制御発振回路１４０の発振周波数が所定範囲外
であることを示し、ＤＡＩ信号１００の最大反転周期に
おける期待計数値ＣMAX より大きい値が現れず、かつ、
ＤＡＩ信号１００の最小反転周期における期待計数値Ｃ
MIN より小さい値が現れない場合に、論理“０”を出力
して、電圧制御発振回路１４０の発振周波数が所定範囲
内であることを示す。
【０１７０】電圧制御発振回路１４０の周波数（比較ク
ロック１５１の周波数）が所定範囲内となれば、ＯＲゲ
ート１１１０の出力信号は、常に論理レベル“０”とな
り、ＰＬＬの周波数引き込みが完了したことを示す。
【０１７１】本発明の第１２の実施例としての周波数引
き込み判定手段について説明する。図１２は第４の実施
例の周波数検出器１６０における周波数引き込み判定手
段４００の構成図である。図１２において、１００はデ
ィジタル・オーディオ・インターフェース（ＤＡＩ）を
通じて受信されたデータ列信号（ＲＸ）、１５１は比較
クロック、５００は、比較クロック１５１により、受信
されたデータ列信号１００の反転周期を計数する計数手
段、５０１は計数値データ、３００は、受信されたデー
タ列信号１００に周期的に現れるシンクパタンを検出す
るシンク検出手段、３０１はシンク検出結果信号（Ｒ３
Ｔ）、６００は、シンク検出手段３００によってシンク
が検出されると直ちに計数値がリセットされ、比較クロ
ック１５１により計数し、計数値が０から予め定められ
た値となるまでの期間を、シンク期間であることを示す
信号を生成するシンク窓信号生成手段、６０１はシンク
窓信号、６１０は、受信されたデータ列信号１００の最
大反転周期（３Ｔ）の期待計数値ＣMAX より大きい計数
値が、シンク期間以外に現れた場合に、電圧制御発振回
路１４０の発振周波数が高いと判定するＣMAX ＜検出手
段、７００は、受信されたデータ列信号１００の最小反
転周期（１Ｔ）の期待計数値ＣMIN より小さい計数値が
現れた場合に、電圧制御発振回路１４０の発振周波数が
低いと判定するＣMIN ＞検出手段、１１１０は、ＣMAX
＜検出手段の出力信号とＣMIN ＞検出手段の出力信号と
の論理和をとるＯＲゲートである。
【０１７２】このように構成された周波数引き込み判定
手段４００について、詳細な動作説明を以下に行う。Ｄ
ＡＩ信号（データ列信号）１００は、図１６に示すよう
に、ディジタル・オーディオデータをバイフェーズ符号
化したものであり、データは１Ｔ，２Ｔの２種類の信号
で構成される。
【０１７３】ここで、Ｔは、Ｔ＝１／１２８ｆｓであ
り、また、ｆｓはオーディオデータのサンプリング周波
数（標本化周波数）である。但し、各チャンネル（チャ
ンネル１、チャンネル２）の区切りを示すプリアンブル
（同期信号）にのみ３Ｔが使われている。
【０１７４】図１６ではＤＡＴの例を示しており、一方
のチャンネルがオーディオデータのＬチャンネルであ
り、他方のチャンネルがオーディオデータのＲチャンネ
ルである。
【０１７５】２チャンネルの信号は３種類のプリアンブ
ル“Ｂ”、“Ｍ”、及び“Ｗ”によってフレームが構成
され、１９２フレームを１ブロックとして伝送される。
さて、上述したＤＡＩ信号１００の反転周期を比較クロ
ック１５１により計数すると、図１７に示すように、Ｄ
ＡＩ信号１００の３Ｔにおいて、計数手段５００による
計数値５０１が最大となり、また、１Ｔにおいて、計数
手段５００による計数値５０１が最小となる。
【０１７６】また、比較クロック１５１の周波数が高く
なれば計数値は大きくなり、比較クロック１５１の周波
数が低くなれば計数値は小さくなるが、ＰＬＬがロック
した場合には、比較クロック１５１を生成する分周回路
１５０の分周数によって、最大計数値及び最小計数値は
一義的に決まる。
【０１７７】上述したように、ＰＬＬがロック状態にお
ける最大計数値は一義的に決まり、これを、ＤＡＩ信号
１００の最大反転周期における期待計数値ＣMAX と定義
する。
【０１７８】比較クロック１５１に復調クロック１５２
を選んだ場合、ＣMAX は３である。（図１６、図１７に
示したＤＡＩ信号１００と復調クロック１５２のタイミ
ング図参照。） 同様に、ＰＬＬがロック状態における最小計数値は一義
的に決まり、これを、ＤＡＩ信号１００の最小反転周期
における期待計数値ＣMIN と定義する。
【０１７９】比較クロック１５１に復調クロック１５２
を選んだ場合、ＣMIN は１である。（図１６、図１７に
示したＤＡＩ信号１００と復調クロック１５２のタイミ
ング図参照。） ３００はシンク検出手段であるが、実施例３で説明した
ように、ＤＡＩ信号１００ではプリアンブル部が周期的
（１／２ｆｓ）に現れ、このプリアンブル部にのみ３Ｔ
が使われているので、３Ｔを検出することにより、シン
ク（プリアンブル）を検出することができる。
【０１８０】シンク検出手段３００は、ＤＡＩ信号１０
０と比較クロック１５１との関係から、３Ｔを検出し、
シンク検出結果信号３０１として出力する。シンク窓信
号生成手段６００は、シンク検出結果３０１と、比較ク
ロック１５１をもとに、ＤＡＩ信号１００のプリアンブ
ル期間（シンク期間）を示す区間信号を生成し、シンク
窓信号６０１として、ＣMAX ＜検出手段に供給する。
【０１８１】ＣMAX ＜検出手段は、ＤＡＩ信号１００の
最大反転周期における期待計数値Ｃ MAX より大きい値
が、シンク窓信号６０１によって示されるシンク期間以
外に現れた場合に、電圧制御発振回路１４０の発振周波
数が高いと判定し、論理レベル“１”を出力する。
【０１８２】ＣMIN ＞検出手段は、ＤＡＩ信号１００の
最小反転周期における期待計数値Ｃ MIN より小さい値が
現れた場合に、電圧制御発振回路１４０の発振周波数が
低いと判定し、“１”を出力する。
【０１８３】ＯＲゲート１１１０は、ＣMAX ＜検出手段
の出力信号とＣMIN ＞検出手段の出力信号との論理和を
とるので、ＤＡＩ信号１００の最大反転周期における期
待計数値ＣMAX より大きい値がシンク期間以外に現れた
場合、あるいは、ＤＡＩ信号１００の最小反転周期にお
ける期待計数値ＣMIN より小さい値が現れた場合に、論
理“１”を出力して、電圧制御発振回路１４０の発振周
波数が所定範囲外であることを示し、ＤＡＩ信号１００
の最大反転周期における期待計数値ＣMAX より大きい値
がシンク期間以外に現れず、かつ、ＤＡＩ信号１００の
最小反転周期における期待計数値ＣMIN より小さい値が
現れない場合に、論理“０”を出力して、電圧制御発振
回路１４０の発振周波数が所定範囲内であることを示
す。
【０１８４】電圧制御発振回路１４０の周波数（比較ク
ロック１５１の周波数）が所定範囲内となれば、ＯＲゲ
ート１１１０の出力信号は、常に論理レベル“０”とな
り、ＰＬＬの周波数引き込みが完了したことを示す。
【０１８５】本発明の第１３の実施例としてのＰＬＬ回
路について説明する。図１３は別のＰＬＬ回路の構成図
である。図１３において、１００はディジタル・オーデ
ィオ・インターフェースを通じて受信されたデータ列信
号（ＲＸ）、１１０は、データ列信号１００と、復調ク
ロック（ＰＣＫ）１５２との位相を比較する位相比較
器、１１１、１１２は、位相比較器１１０の出力信号で
あり、１１１は、論理レベル“１”で復調クロック１５
２の位相遅れを示す制御信号（Ｕ P ）、１１２は、論理
レベル“１”で復調クロック１５２の位相進みを示す制
御信号（ＤP ）、１６０は、分周回路１５０の出力であ
る比較クロック１５１と、データ列信号１００との関係
から、電圧制御発振回路１４０の発振周波数の応じた信
号を出力する周波数検出器、１６１、１６２は、周波数
検出器１６０の出力であり、１６１は、論理レベル
“１”で電圧制御発振回路１４０の発振周波数ｆ VCO が
低いことを示す制御信号（ＵF ）、１６２は、論理レベ
ル“１”で電圧制御発振回路１４０の発振周波数ｆVCO
が高いことを示す制御信号（ＤF ）、１３００は、位相
比較器１１０の出力信号に、周波数検出器１６０の出力
信号を多重化する多重化手段、１２１は位相比較出力、
１３０は、位相比較出力１２１の電圧変化を平滑化し、
電圧制御発振回路１４０に制御電圧を印加するループ・
フィルタ、１４０は電圧制御発振回路である。
【０１８６】このように構成されたＰＬＬ回路につい
て、詳細な動作説明を以下に行う。図１に示すＰＬＬ回
路は、復調クロック（ＰＣＫ）１５２の周波数ｆPCK
が、例えば、ＰＬＬ回路の周波数引き込み範囲（キャプ
チャレンジ）外である場合等、電圧制御発振周波数の発
振周波数ｆVCO が、目標とする周波数から大きく離れて
いる場合に、周波数検出器１６０の出力信号は、電圧制
御発振回路１４０の発振周波数を上げるよう制御する制
御信号（ＵF ）１６１、または、電圧制御発振回路１４
０の発振周波数を下げるよう制御する制御信号（ＤF ）
１６２のどちらか一方が論理レベル“１”となり、これ
に基づいて、多重化手段１３００は、位相比較器１１０
の出力信号１１１、及び１１２に、周波数検出器１６０
の出力信号を多重化し、位相比較出力として、１２１に
出力する。
【０１８７】上述の動作を、復調クロック１５２の周波
数ｆPCK が、ＰＬＬ回路の周波数引き込み範囲（キャプ
チャレンジ）内となり、周波数検出器の出力信号１６
１、及び１６２に反映されるまで（即ち、周波数検出器
の出力信号１６１、及び１６２の両方が定常的に論理レ
ベル“０”となるまで）繰り返す。
【０１８８】この実施例の多重化手段１３００は、所定
の制御信号（ＤＴＦＳ）１３０１の指示に基づき、制御
信号１３０１が多重化の禁止を指示する場合には、位相
比較器１１０の出力信号１１１、１１２のみによって、
復調クロック１５２とデータ列信号１００との位相差に
応じたループの制御を行い、制御信号１３０１が多重化
を指示する場合には、位相比較器１１０の出力信号１１
１、１１２に、周波数検出器１６０の出力信号１６１、
１６２を多重化することによって、復調クロック１５２
とデータ列信号１００との周波数差及び、位相差に応じ
たループの制御を行う。
【０１８９】このようにして、復調クロック１５２の周
波数ｆPCK が、ＰＬＬ回路の周波数引き込み範囲（キャ
プチャレンジ）内となれば、以降、従来の復調クロック
発生用のＰＬＬ回路と全く同様の動作をする。
【０１９０】つまり、復調クロック１５２とデータ列信
号１００との位相差が減少するように動作し、位相差が
なくなると、ループ・フィルタ１３０の出力直流電圧が
一定となり、この時点で復調クロック１５２は、データ
列信号１００の最大繰り返し周波数ｆMAX の２倍の周波
数で、かつ、データ列信号１００と所定の位相関係とな
って安定する。
【０１９１】本発明の第１４の実施例としてのＰＬＬ回
路について説明する。図１４はさらに別のＰＬＬ回路の
構成図である。図１４において、１００はディジタル・
オーディオ・インターフェースを通じて受信されたデー
タ列信号（ＲＸ）、１１０は、データ列信号１００と復
調クロック（ＰＣＫ）１５２との位相を比較する位相比
較器、１１１、１１２は、位相比較器１１０の出力信号
であり、１１１は、論理レベル“１”で復調クロック１
５２の位相遅れを示す制御信号（ＵP ）、１１２は、論
理レベル“１”で復調クロック１５２の位相進みを示す
制御信号（ＤP ）、１６０は、分周回路１５０の出力で
ある比較クロック１５１と、データ列信号１００との関
係から、電圧制御発振回路１４０の発振周波数に応じた
信号を出力する周波数検出器、１６１、１６２は、周波
数検出器１６０の出力であり、１６１は、論理レベル
“１”で電圧制御発振回路１４０の発振周波数ｆVCO が
低いことを示す制御信号（ＵF ）、１６２は、論理レベ
ル“１”で電圧制御発振回路１４０の発振周波数ｆVCO
が高いことを示す制御信号（ＤF ）、２００は、復調ク
ロック１５２の位相とデータ列信号１００の位相とが同
期し、データの復調が可能であるかどうかを判定するロ
ック検出手段、１４００は、ロック検出手段２００によ
ってアンロック状態であると判定された場合に、位相比
較器１１０の出力信号に、周波数検出器１６０の出力信
号を多重化して位相比較出力１２１を生成し、ロック状
態であると判定された場合に、位相比較器１１０の出力
信号によって位相比較出力１２１を生成する多重化手
段、１２１は位相比較出力、１３０は、位相比較出力１
２１の電圧変化を平滑化し、電圧制御発振回路１４０に
制御電圧を印加するループ・フィルタ、１４０は電圧制
御発振回路である。
【０１９２】このように構成されたＰＬＬ回路につい
て、詳細な動作説明を以下に行う。図１に示すＰＬＬ回
路は、復調クロック（ＰＣＫ）１５２の周波数ｆPCK
が、例えば、ＰＬＬ回路の周波数引き込み範囲（キャプ
チャレンジ）外である場合等、電圧制御発振周波数の発
振周波数ｆVCO が、目標とする周波数から大きく離れて
いる場合に、周波数検出器１６０の出力信号は、電圧制
御発振回路１４０の発振周波数を上げるよう制御する制
御信号（ＵF ）１６１、または、電圧制御発振回路１４
０の発振周波数を下げるよう制御する制御信号（ＤF ）
１６２のどちらか一方が論理レベル“１”となる。
【０１９３】また、この場合に、ロック検出手段２００
はデータの復調が不可能であると判定し、これに基づい
て、多重化手段１４００は、位相比較器１１０の出力信
号１１１、及び１１２に、周波数検出器１６０の出力信
号を多重化し、位相比較出力１２１を出力する。
【０１９４】上述の動作を、復調クロック１５２の周波
数ｆPCK が、ＰＬＬ回路の周波数引き込み範囲（キャプ
チャレンジ）内となり、周波数検出器の出力信号１６
１、及び１６２に反映されるまで（即ち、周波数検出器
の出力信号１６１、及び１６２の両方が定常的に論理レ
ベル“０”となるまで）繰り返す。
【０１９５】この実施例の多重化手段１４００は、所定
の制御信号（ＤＴＦＳ）１３０１の指示に基づき、制御
信号１３０１が多重化の禁止を指示する場合には、位相
比較器１１０の出力信号１１１、１１２のみによって、
復調クロック１５２とデータ列信号１００との位相差に
応じたループの制御を行い、制御信号１３０１が多重化
を指示する場合には、ロック検出手段２００の判定結果
に基づいて、アンロック時には、位相比較器１１０の出
力信号１１１，１１２に、周波数検出器１６０の出力信
号１６１，１６２を多重化してループの制御を行い、ロ
ック時には、位相比較器１１０の出力信号１１１，１１
２によってループの制御を行う。
【０１９６】このようにして、復調クロック１５２の周
波数ｆPCK が、ＰＬＬ回路の周波数引き込み範囲（キャ
プチャレンジ）内となれば、以降、従来の復調クロック
発生用のＰＬＬ回路と全く同様の動作をする。
【０１９７】つまり、復調クロック１５２とデータ列信
号１００との位相差が減少するように動作し、位相差が
なくなると、ループ・フィルタ１３０の出力直流電圧が
一定となり、この時点で復調クロック１５２は、データ
列信号１００の最大繰り返し周波数ｆMAX の２倍の周波
数で、かつ、データ列信号１００と所定の位相関係とな
って安定する。
【０１９８】また、この時点で、ロック検出手段２００
はデータの復調が可能であると判定し、多重化手段１４
００が、位相比較器１１０の出力信号のみから位相比較
出力１２１を生成するよう制御する。
【０１９９】これにより、ＰＬＬ回路がロック状態にな
ると、周波数検出器１６０の出力は、位相比較出力１２
１に反映されず、受信されたデータ列信号１００にノイ
ズがのる等の原因で、周波数検出器１６０が誤動作して
もＰＬＬは安定に動作することができる。
【０２００】上記の各実施例の動作により、周波数引き
込み能力を向上させて、従来に比べて、実質的なキャプ
チャレンジを拡大することができ、位相ロック状態にな
るデータ列信号と復調クロックとの周波数差を拡大する
ことができる。
【０２０１】
【発明の効果】以上のように本発明によれば、データ列
信号の最大繰り返し周波数と復調クロックの周波数との
周波数差が、ＰＬＬ回路の周波数引き込み範囲（キャプ
チャレンジ）外である場合に、これを周波数検出器が検
出し、周波数検出器により周波数引き込み動作を行っ
て、データ列信号の最大繰り返し周波数と復調クロック
の周波数との周波数差がＰＬＬ回路の周波数引き込み範
囲内になるように動作することができる。
【０２０２】また、周波数検出器は、データ列信号と復
調クロックの相対比較を行う構成となっているため、デ
ータ列信号のピッチが大きく変化しても比較を誤ること
なく、ＰＬＬ回路はこれに追従し周波数引き込み動作を
行うことができる。
【０２０３】そのため、周波数引き込み能力を向上させ
て、従来に比べて、実質的なキャプチャレンジを拡大す
ることができ、位相ロック状態になるデータ列信号と復
調クロックとの周波数差を拡大することができる。
【０２０４】加えて、ＰＬＬ回路がロック状態になる
と、周波数検出器の出力がループを制御する位相比較出
力に反映されない構成としているため、仮に、受信され
たデータ列信号にノイズがのる等の原因で周波数検出器
が誤動作したとしても、この影響を一切受けること無く
安定に動作する。
【図面の簡単な説明】
【図１】本発明の第１の実施例のＰＬＬ回路の構成図
【図２】本発明の第２の実施例のＰＬＬ回路の構成図
【図３】本発明の第１および第２の実施例のＰＬＬ回路
における周波数検出器（第３の実施例）の構成図
【図４】本発明の第１および第２の実施例のＰＬＬ回路
における周波数検出器（第４の実施例）の構成図
【図５】本発明の第１および第２の実施例のＰＬＬ回路
における周波数検出器（第５の実施例）の構成図
【図６】本発明の第１および第２の実施例のＰＬＬ回路
における周波数検出器（第６の実施例）の構成図
【図７】本発明の第１および第２の実施例のＰＬＬ回路
における周波数検出器（第７の実施例）の構成図
【図８】本発明の第３および第４の実施例の周波数検出
器におけるシンク検出手段（第８の実施例）の構成図
【図９】本発明の第３および第４の実施例の周波数検出
器におけるシンク検出手段（第９の実施例）の構成図
【図１０】本発明の第４の実施例の周波数検出器におけ
る周波数引き込み判定手段（第１０の実施例）の構成図
【図１１】本発明の第４の実施例の周波数検出器におけ
る周波数引き込み判定手段（第１１の実施例）の構成図
【図１２】本発明の第４の実施例の周波数検出器におけ
る周波数引き込み判定手段（第１２の実施例）の構成図
【図１３】本発明の別のＰＬＬ回路（第１３の実施例）
の構成図
【図１４】本発明のさらに別のＰＬＬ回路（第１４の実
施例）の構成図
【図１５】従来のＰＬＬ回路の構成図
【図１６】ＤＡＩ信号のフォーマットを示すタイミング
図
【図１７】本発明の実施例のＰＬＬ回路のＣMAX ＜検出
手段、ＣMAX ≦検出手段、および、ＣMIN ＞検出手段の
タイミング図
【符号の説明】
１２０ 多重化手段 １６０ 周波数検出器 ２００ ロック検出手段 ２１０ 多重化手段 ３００ シンク検出手段 ３１０ 分周回路 ３２０ 周波数位相比較器 ４００ 周波数引き込み判定手段 ５００ 計数手段 ６００ シンク窓信号生成手段 ８００ 計数手段 ９００ マスク信号生成手段 １３００ 多重化手段 １４００ 多重化手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/08 Ｂ

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 位相比較器により、入力されたデータ列
    信号と電圧制御発振回路の発振周波数を基に生成された
    復調クロックとの位相を比較し、検出した位相差に基づ
    いて、前記電圧制御発振回路の発振を制御し、前記デー
    タ列信号に位相と周波数が同期した前記復調クロックを
    出力するＰＬＬ回路において、前記電圧制御発振回路の
    発振周波数を基に生成され前記復調クロックとは別の比
    較クロックと前記データ列信号とに基づいて、前記電圧
    制御発振回路の発振周波数に応じた信号を出力する周波
    数検出器と、前記位相比較器の出力信号と前記周波数検
    出器の出力信号とを多重化する多重化手段とを設け、前
    記多重化手段を、前記多重化により得られた前記復調ク
    ロックとデータ列信号との周波数差および位相差に応じ
    て、前記電圧制御発振回路の発振を制御するよう構成し
    たＰＬＬ回路。
  2. 【請求項２】 位相比較器により、入力されたデータ列
    信号と電圧制御発振回路の発振周波数を基に生成された
    復調クロックとの位相を比較し、検出した位相差に基づ
    いて、前記電圧制御発振回路の発振を制御し、前記デー
    タ列信号に位相と周波数が同期した前記復調クロックを
    出力するＰＬＬ回路において、前記電圧制御発振回路の
    発振周波数を基に生成され前記復調クロックとは別の比
    較クロックと前記データ列信号とに基づいて、前記電圧
    制御発振回路の発振周波数に応じた信号を出力する周波
    数検出器と、前記復調クロックとデータ列信号との位相
    が同期したことを検出して、データの復調が可能なロッ
    ク状態であると判定するロック検出手段と、前記ロック
    検出手段の判定に基づいて、前記位相比較器の出力信号
    と前記周波数検出器の出力信号とを多重化する多重化手
    段とを設け、前記多重化手段を、前記ロック検出手段が
    前記ロック状態と判定した場合には、前記多重化を行わ
    ず、前記復調クロックとデータ列信号との位相差に応じ
    た前記位相比較器の出力信号によって、前記電圧制御発
    振回路の発振を制御するよう構成し、前記ロック検出手
    段が前記ロック状態とは逆のアンロック状態と判定した
    場合には、前記多重化を行い、前記復調クロックとデー
    タ列信号との周波数差および位相差に応じて、前記電圧
    制御発振回路の発振を制御するよう構成したＰＬＬ回
    路。
  3. 【請求項３】 周波数検出器を、データ列信号に周期的
    に現れるデータのシンクパタンを検出するシンク検出手
    段と、電圧制御発振回路の出力信号を分周し、前記デー
    タ列信号にシンクパタンの現れる周期に対応した周期の
    クロックを生成する分周回路と、前記分周回路の出力信
    号を可変入力とし前記シンク検出手段の出力信号を基準
    入力として、両者の周波数と位相を比較する周波数位相
    比較器とで構成し、前記周波数位相比較器を、前記分周
    回路の出力信号と前記シンク検出手段の出力信号との周
    波数差および位相差に応じた信号を出力するよう構成し
    た請求項１または請求項２に記載のＰＬＬ回路。
  4. 【請求項４】 周波数検出器を、データ列信号に周期的
    に現れるデータのシンクパタンを検出するシンク検出手
    段と、電圧制御発振回路の出力信号を分周し、前記デー
    タ列信号にシンクパタンの現れる周期に対応した周期の
    クロックを生成する分周回路と、前記分周回路の出力信
    号と前記シンク検出手段の出力信号のどちらか一方を可
    変入力とし他方を基準入力として、両者の周波数と位相
    を比較する周波数位相比較器と、前記電圧制御発振回路
    の発振周波数が所定範囲内であるかどうかを判定する周
    波数引き込み判定手段とで構成し、前記周波数位相比較
    器を、前記周波数引き込み判定手段が前記電圧制御発振
    回路の発振周波数が所定範囲外であると判定した場合に
    は、前記シンク検出手段の出力信号を前記可変入力とす
    るとともに前記分周回路の出力信号を前記基準入力と
    し、前記周波数引き込み判定手段が前記電圧制御発振回
    路の発振周波数が所定範囲内であると判定した場合に
    は、前記分周回路の出力信号を前記可変入力とするとと
    もに前記シンク検出手段の出力信号を前記基準入力とし
    て、前記分周回路の出力信号と前記シンク検出手段の出
    力信号との周波数差および位相差に応じた信号を出力す
    るよう構成した請求項１または請求項２に記載のＰＬＬ
    回路。
  5. 【請求項５】 周波数検出器に、電圧制御発振回路の出
    力信号に基づく比較クロックにより、データ列信号の反
    転周期を計数する計数手段を設け、前記周波数検出器
    を、前記計数手段による計数値が、前記データ列信号の
    最大反転周期における期待計数値より大きい場合には、
    前記電圧制御発振回路の発振周波数を下げるための信号
    を出力するよう構成した請求項１または請求項２に記載
    のＰＬＬ回路。
  6. 【請求項６】 周波数検出器に、電圧制御発振回路の出
    力信号に基づく比較クロックにより、データ列信号の反
    転周期を計数する計数手段と、シンク検出手段によるシ
    ンクパタンの検出により計数値がリセットされ、前記比
    較クロックにより計数し、前記計数値が０から予め定め
    られた値となるまでの期間をシンク期間とし、このシン
    ク期間を示す信号を生成するシンク窓信号生成手段とを
    設け、前記周波数検出器を、前記計数手段による計数値
    が、前記シンク期間以外で前記データ列信号の最大反転
    周期における期待計数値より大きい場合には、前記電圧
    制御発振回路の発振周波数を下げるための信号を出力す
    るよう構成した請求項１または請求項２に記載のＰＬＬ
    回路。
  7. 【請求項７】 周波数検出器に、電圧制御発振回路の出
    力信号に基づく比較クロックにより、データ列信号の反
    転周期を計数する計数手段を設け、前記周波数検出器
    を、前記計数手段による計数値が、前記データ列信号の
    最小反転周期における期待計数値より小さい場合には、
    前記電圧制御発振回路の発振周波数を上げるための信号
    を出力するよう構成した請求項１または請求項２に記載
    のＰＬＬ回路。
  8. 【請求項８】 シンク検出手段に、電圧制御発振回路の
    出力信号に基づく比較クロックにより、データ列信号の
    反転周期を計数する計数手段を設け、前記シンク検出手
    段を、前記計数手段による計数値が、前記データ列信号
    の最大反転周期における期待計数値以上の場合には、前
    記データ列信号のシンクパタンであると判定して、この
    シンクパタンを検出するよう構成した請求項３または請
    求項４に記載のＰＬＬ回路。
  9. 【請求項９】 シンク検出手段に、電圧制御発振回路の
    出力信号に基づく比較クロックにより、データ列信号の
    反転周期を計数する計数手段と、シンク検出時に計数値
    がリセットされ、前記比較クロックにより計数し、前記
    計数値が０から予め定められた値となるまでの期間をシ
    ンク検出停止期間とし、このシンク検出停止期間を示す
    信号を生成するマスク信号生成手段とを設け、前記シン
    ク検出手段を、前記計数手段による計数値が、前記シン
    ク検出停止期間以外で前記データ列信号の最大反転周期
    における期待計数値以上の場合には、前記データ列信号
    のシンクパタンであると判定して、このシンクパタンを
    検出するよう構成した請求項３または請求項４に記載の
    ＰＬＬ回路。
  10. 【請求項１０】 周波数引き込み判定手段を、データ列
    信号のシンクパタンの検出が正しい周期で行われている
    かどうかを検出し、前記シンクパタンの検出が正しい周
    期で行われていない場合には、電圧制御発振回路の発振
    周波数が所定範囲外であると判定し、前記シンクパタン
    の検出が正しい周期で行われている場合には、電圧制御
    発振回路の発振周波数が所定範囲内であると判定するよ
    う構成した請求項４に記載のＰＬＬ回路。
  11. 【請求項１１】 周波数引き込み判定手段に、電圧制御
    発振回路の出力信号に基づく比較クロックにより、デー
    タ列信号の反転周期を計数する計数手段を備え、前記周
    波数引き込み判定手段を、前記計数手段による計数値
    が、前記データ列信号の最大反転周期における期待計数
    値より大きい場合には、前記電圧制御発振回路の発振周
    波数が所定の周波数より高いと判定し、前記計数手段に
    よる計数値が、前記データ列信号の最小反転周期におけ
    る期待計数値より小さい場合には、前記電圧制御発振回
    路の発振周波数が所定の周波数より低いと判定して、前
    記電圧制御発振回路の発振周波数が所定範囲外であると
    判定するよう構成した請求項４に記載のＰＬＬ回路。
  12. 【請求項１２】 周波数引き込み判定手段に、電圧制御
    発振回路の出力信号に基づく比較クロックにより、デー
    タ列信号の反転周期を計数する計数手段と、シンク検出
    手段によるシンクパタンの検出により計数値がリセット
    され、前記比較ロックにより計数し、前記計数値が０か
    ら予め定められた値となるまでの期間をシンク期間と
    し、このシンク期間を示す信号を生成するシンク窓信号
    生成手段とを備え、前記周波数引き込み判定手段を、前
    記計数手段による計数値が、前記シンク期間以外で前記
    データ列信号の最大反転周期における期待計数値より大
    きい場合には、前記電圧制御発振回路の発振周波数が所
    定の周波数より高いと判定し、前記計数手段による計数
    値が、前記シンク期間以外で前記データ列信号の最小反
    転周期における期待計数値より小さい場合には、前記電
    圧制御発振回路の発振周波数が所定の周波数より低いと
    判定して、前記電圧制御発振回路の発振周波数が所定範
    囲外であると判定するよう構成した請求項４に記載のＰ
    ＬＬ回路。
  13. 【請求項１３】 多重化手段を、所定の制御信号の指示
    に基づき、前記制御信号が多重化の禁止を指示する場合
    には、復調クロックとデータ列信号との位相差に応じた
    位相比較器の出力信号のみによって、電圧制御発振回路
    の発振を制御し、前記制御信号が多重化を指示する場合
    には、前記位相比較器の出力信号と前記周波数検出器の
    出力信号とを多重化して、前記復調クロックとデータ列
    信号との周波数差および位相差に応じて、電圧制御発振
    回路の発振を制御するよう構成した請求項１に記載のＰ
    ＬＬ回路。
  14. 【請求項１４】 多重化手段を、所定の制御信号の指示
    に基づき、前記制御信号が多重化の禁止を指示する場合
    には、復調クロックとデータ列信号との位相差に応じた
    位相比較器の出力信号のみによって、電圧制御発振回路
    の発振を制御し、前記制御信号が多重化を指示する場合
    には、ロック検出手段の判定結果に基づいて、アンロッ
    ク時には、前記位相比較器の出力信号と前記周波数検出
    器の出力信号とを多重化して、前記電圧制御発振回路の
    発振を制御し、ロック時には、前記位相比較器の出力信
    号によって、前記電圧制御発振回路の発振を制御するよ
    う構成した請求項２に記載のＰＬＬ回路。
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