JP3201042B2 - 位相周波数比較回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は位相周波数比較回路に関
する。より詳細には、本発明は、GaAsＭＥＳＦＥＴ集積
回路において有利に使用することができる新規な位相周
波数比較回路の構成に関する。

【０００２】

【従来の技術】図９は、従来の位相周波数比較回路の典
型的な構成を示す図である。

【０００３】同図に示すように、この位相周波数比較回
路は、３つのＪ−Ｋフリップフロップ91、92、93により
構成されており、Ｊ端子入力の "ＯＲ" をとったパルス
の立ち上がりでＱ₂端子、Ｑ₃端子を "１" にし、Ｋ端子
入力のＯＲでＱ₁ ^*端子、Ｑ₂ ^*端子を "０" にする構成と
なっている。

【０００４】

【発明が解決しようとする課題】上述のような従来の位
相周波数比較回路を使用した場合、例えばクロックデー
タ再生回路を構成するためには、ＮＲＺデータ列からク
ロック成分を抽出する回路が必要になる。また、位相周
波数比較出力をチャージポンプ回路を介してループフィ
ルタに入力する必要がある。しかしながら、近年利用の
拡大しているGaAsＭＥＳＦＥＴによる集積回路ではチャ
ージポンプ回路を構成することが困難であることが知ら
れている。

【０００５】そこで、本発明は、上記従来技術の問題点
を解決し、GaAsＭＥＳＦＥＴによる集積回路においても
有効に使用することができる新規な位相周波数比較回路
を提供することをその目的としている。

【０００６】

【課題を解決するための手段】本発明に従うと、電圧制
御発振器の発生する所定の周波数の参照信号および所定
のクロック信号を基準とするデータ信号を受ける第１の
位相比較部と、該参照信号の位相を90度シフトする移相
器と、該移相器の出力および該データ信号を受ける第２
の位相比較部と、該第１および第２の位相比較部の位相
比較出力を周波数比較出力に変換する変換部と、該位相
比較部の出力と該変換部の出力とを受けてそれらの和を
出力する重ね合わせ部とを備えることを特徴とする位相
周波数比較回路が提供される。

【０００７】

【作用】本発明に係る位相周波数比較回路は、特に、Ga
AsＭＥＳＦＥＴ集積回路において利用し易く構成されて
いる点に主要な特徴がある。

【０００８】図１は、本発明に係る位相周波数比較回路
の基本的な構成を示す図である。

【０００９】同図に示すように、この回路は、第１の位
相比較部10、重ね合わせ部20、変換部30、第２の位相比
較部40および90度移相器50から主に構成されている。
尚、図中でこの回路に入力されるＶＣＯ、ＶＣＯ^* は電
圧制御発振器の相補的な出力を表し、Ｄ、Ｄ^* は相補的
な入力データ信号を表している。また、位相同期してい
るときは、ＶＣＯおよびＶＣＯ^* の周波数ｆ_VCO とデー
タ信号の基準クロック周波数ｆ_D とは一致している。

【００１０】位相比較部10は、電圧制御発振器出力ＶＣ
Ｏ、ＶＣＯ^* （周波数ｆ_VCO ）およびデータ信号Ｄ、Ｄ
^* （データレートｆ_D ）をそのまま受ける。また、位相
比較部40は、ＶＣＯ、ＶＣＯ^* が移相器50により移相が
90度シフトされたＶＣＯ₉₀、ＶＣＯ₉₀ ^* をデータ信号
Ｄ、Ｄ^* と共に受ける。ここで、周波数ｆ_VCO と周波数
ｆ_D とが一致していないとき、位相比較部10、40は周波
数｜ｆ_VCO −ｆ_D ｜のビート信号を発生する。また、両
者が一致したときには位相のずれに対応した出力が発生
する。

【００１１】図２は、図１に示した回路において位相比
較部10または40として使用できる回路の基本構成および
動作を説明するための図である。尚、以下の説明におい
て、括弧で囲まれた符号は位相比較部40における信号
を、囲まれていない符号は位相比較部10における信号を
それぞれ意味している。

【００１２】図２(a) に示すように、この位相比較部は
１対のラッチ11、12およびマルチプレクサ13により構成
できる。電圧制御発振器出力ＶＣＯ、ＶＣＯ^* （ＶＣＯ
₉₀、ＶＣＯ₉₀ ^* ）はラッチ11、12の入力に接続されてお
り、データ信号Ｄ、Ｄ^* はラッチ11、12の制御端子に入
力されている。また、ここでは、マルチプレクサ13の制
御端子にもデータ信号Ｄが入力されている。各ラッチ1
1、12の出力は共にマルチプレクサ13の入力に接続され
ており、このマルチプレクサ13の出力が位相比較出力Ｐ
Ｄ、ＰＤ^* （ＱＰＤ、ＱＰＤ^* ）となる。

【００１３】以上のように構成された位相比較部に入力
されるＶＣＯ（ＶＣＯ^* ）およびＤ（Ｄ^* ）は図２(b)
に示すような関係にある。従って、位相比較部の出力
は、ＶＣＯ周波数ｆ_VCO とＤの周波数ｆ_D との関係に応
じて下記のように変化する。

【００１４】(1) ｆ_VCO がｆ_D よりも小さいとき；ＰＤ
は周波数（ｆ_D −ｆ_VCO ）のパルスである。ＱＰＤは、
ＰＤよりも 位相が90度進んだ、周波数（ｆ_D −
ｆ_VCO ）のパルスである。 (2) ｆ_VCO がｆ_D よりも大きいとき；ＰＤは周波数（ｆ
_VCO −ｆ_D ）のパルスである。ＱＰＤは、ＰＤよりも
位相が90度遅れた、周波数（ｆ_VCO −ｆ_D ）のパルスで
ある。 (3) ｆ_VCO とｆ_D とが等しく、ＶＣＯの方がＤよりも位
相が遅れているとき；ＰＤは "Ｈ" レベルになる。ＱＰ
Ｄは "Ｈ" レベルになる。 (4) ｆ_VCO とｆ_D とが等しく、Ｄの方がＶＣＯよりも位
相が遅れているとき；ＰＤは "Ｌ" レベルになる。ＱＰ
Ｄは "Ｈ" レベルになる。

【００１５】図３は、図１に示した回路において変換部
30として使用できる回路の構成および動作を説明するた
めの図である。

【００１６】同図に示すように、変換部は、１対のラッ
チ31、32と１対のＮＡＮＤ33、34とにより構成すること
ができる。ここで、各ラッチ31、32の入力には、位相比
較部40の出力であるＱＰＤ、ＱＰＤ^* が入力されてい
る。また、各ラッチ31、32の制御端子には、位相比較部
10の出力であるＰＤまたはＰＤ^* が入力されている。更
に、ラッチ31の出力はＰＤ^* と共にＮＡＮＤ33に入力さ
れる。また、ラッチ32の出力はＰＤと共にＮＡＮＤ34に
入力される。ＮＡＮＤ33、34の出力がこの変換部の出力
ＴＲ、ＴＲ^* となる。

【００１７】以上のように構成された変換部の出力は、
電圧制御発振器出力ＶＣＯの周波数ｆ_VCO とデータ信号
Ｄの周波数ｆ_D との関係に応じて下記のように変化す
る。

【００１８】(1) ｆ_VCO がｆ_D よりも小さいとき；ＴＲ
はＰＤと同期したパルスであり、ＴＲ^* は、 "Ｈ" レベ
ルになる。 (2) ｆ_VCO がｆ_D よりも大きいとき；ＴＲは "Ｈ" レベ
ルであり、ＴＲ^* はＰＤと同期したパルスになる。 (3) ｆ_VCO とｆ_D とが等しく、ＶＣＯの方がＤよりも位
相が遅れているとき；（ｆ_VCO ＜ｆ_D の状態からｆ_VCO
＝ｆ_D に近づいたとき）ＴＲおよびＴＲ^* は、共に "
Ｈ" レベルになる。 (4) ｆ_VCO とｆ_D とが等しく、Ｄの方がＶＣＯよりも位
相が遅れているとき；（ｆ_VCO ＞ｆ_D の状態からｆ_VCO
＝ｆ_D に近づいたとき）ＴＲおよびＴＲ^* は、共に "
Ｈ" レベルになる。

【００１９】即ち、位相比較部10（40）の出力ＰＤ、Ｐ
Ｄ^* （ＱＰＤ、ＱＰＤ^* ）が変換部30に入力されると、
周波数ｆ_VCO が周波数ｆ_D よりも低い場合は、出力ＴＲ
^* 、ＴＲとしてＰＤ^* 、ＰＤに同期したパルス信号が出
力される。周波数ｆ_VCO と周波数ｆ_D との関係がこれ以
外の場合は "Ｈ" レベルが出力される。即ち、この変換
部30では、各位相比較部10、40の位相比較出力を周波数
比較出力に変換している。

【００２０】図４は、図１に示した回路において重ね合
わせ部20として使用できる回路の構成および動作を説明
するための図である。

【００２１】図４に示すように、この回路は、各々１対
の相補的な入力および出力を有する３つの差動増幅器2
1、22、23により構成することができる。ここで、各差
動増幅器21、23の反転入力は所定の参照電圧を共通に受
けている。また、差動増幅器21および23の非反転入力
は、変換部30の出力ＴＲまたはＴＲ^* を受けている。さ
らに、差動増幅器22の入力は、位相比較部10の相補的な
出力ＰＤ、ＰＤ^* を受けている。一方、差動増幅器22の
反転出力は、差動増幅器21の反転出力と加算された後、
更に差動増幅器23の非反転出力と加算されて出力Ｑ^* と
なる。また、差動増幅器22の非反転出力は、差動増幅器
23の反転出力と加算された後、更に差動増幅器21の非反
転出力と加算されて出力Ｑとなる。尚、実際には、各出
力Ｑ、Ｑ^* には、直流バイアス電圧Ｖ₀ が更に加算され
て出力される。

【００２２】以上のように構成された重ね合わせ部の出
力Ｑ、Ｑ^* は、周波数ｆ_VCO と周波数ｆ_D との関係によ
り変化する。即ち、図５は、周波数ｆ_VCO と周波数ｆ_D
との関係により変化するこの回路の出力Ｑ、Ｑ^* の信号
波形を示す図である。

【００２３】表１に、各状態における各増幅器21、22、
23の出力レベルを示す。

【００２４】

【表１】

【００２５】(1) ｆ_VCO がｆ_D よりも小さいとき；図５
(a) に示すように、Ｑは、ＰＤ^* に同期したパルス（中
心値Ｖ₀ ）と直流成分〔−Ｖ_of〕とが重ね合わせられた
信号になる。Ｑ^* は、ＰＤに同期したパルス（中心値Ｖ
₀ ）と直流成分〔＋Ｖ_of〕とが重ね合わせられた信号に
なる。 (2) ｆ_VCO がｆ_D よりも大きいとき；図５(b) に示すよ
うに、Ｑは、ＰＤ^* に同期したパルス（中心値Ｖ₀ ）と
直流成分〔＋Ｖ_of〕とが重ね合わせられた信号になる。
Ｑ^* は、ＰＤに同期したパルス（中心値Ｖ₀ ）と直流成
分〔−Ｖ_of〕とが重ね合わせられた信号になる。 (3) ｆ_VCO とｆ_D とが等しく、ＶＣＯの方がＤよりも位
相が遅れているとき；（ｆ_VCO ＜ｆ_D の状態からｆ_VCO
＝ｆ_D に近づいたとき）図５(c) に示すようにＱは〔Ｖ
₀ −２Ｖ_of〕となり、Ｑ^* は〔Ｖ₀ ＋２Ｖ_of〕となる。 (4) ｆ_VCO とｆ_D とが等しく、Ｄの方がＶＣＯよりも位
相が遅れているとき；（ｆ_VCO ＞ｆ_D の状態側からｆ
_VCO ＝ｆ_D に近づいたとき）図５(d) に示すようにＱは
〔Ｖ₀ ＋２Ｖ_of〕となり、Ｑ^* は〔Ｖ₀ −２Ｖ_of〕とな
る。

【００２６】以上のように構成された本発明に係る位相
周波数比較回路は、その直後にループフィルタを追加す
ることにより、電圧制御発振器の位相および周波数が一
致するような位相同期制御を行うための制御信号を発生
することができる。

【００２７】また、この方式では、データ信号からクロ
ック成分を抽出するための回路や、チャージポンプ回路
等を付加することなく所期の機能を実現することができ
る。従って、チャージポンプ回路を構成することが困難
なGaAsＭＥＳＦＥＴ集積回路においても使用することが
できる。

【００２８】尚、本発明の一態様に従うと、図１に示し
た位相周波数比較回路において、位相比較部10、40をＤ
型フリップフロップにより構成することもできる。図10
は、Ｄ型フリップフロップを使用して構成する位相比較
部の機能を説明するための図である。

【００２９】図10(a) に示すように、Ｄ型フリップフロ
ップに対して、電圧制御発振器の出力ＶＣＯ、ＶＣＯ^*
をデータ入力に入力し、データの基準クロック信号をＤ
型フリップフロップの制御入力に入力する。ここで、Ｄ
型フリップフロップに入力されるＶＣＯ（ＶＣＯ^* ）お
よびクロック信号ＣＫ（ＣＫ^* ）は、図10(b) に示すよ
うな関係にある。従って、位相比較部の出力ＤＦＦは、
ＶＣＯの周波数ｆ_VCOおよびクロック信号ＣＫの周波数
ｆ_CKにより以下のように変化する。

【００３０】(1) ｆ_VCO がｆ_CKよりも小さいとき；ＤＦ
Ｆは周波数（ｆ_CK−ｆ_VCO ）のパルスである。ＱＤＦＦ
は、ＤＦＦよりも位相が90度進んだ、周波数（ｆ_CK−ｆ
_VCO ）のパルスである。 (2) ｆ_VCO がｆ_CKよりも大きいとき；ＤＦＦは周波数
（ｆ_VCO −ｆ_CK）のパルスである。ＱＤＦＦは、ＤＦＦ
よりも位相が90度遅れた、周波数（ｆ_VCO −ｆ_CK）のパ
ルスである。 (3) ｆ_VCO とｆ_CKとが等しく、ＶＣＯの方がＤよりも位
相が遅れているとき；ＤＦＦは "Ｈ" レベルになる。Ｑ
ＤＦＦは "Ｌ" レベルになる。 (4) ｆ_VCO とｆ_CKとが等しく、Ｄの方がＶＣＯよりも位
相が遅れているとき；ＤＦＦは "Ｌ" レベルになる。Ｑ
ＤＦＦは "Ｌ" レベルになる。

【００３１】従って、図１に示した位相周波数比較回路
の位相比較部10、40としてＤ型フリップフロップを用
い、位相比較部10、40の出力ＰＤ、ＰＤ^* 、ＱＰＤ、Ｑ
ＰＤ^*に代わって、Ｄ型フリップフロップの出力ＤＦ
Ｆ、ＤＦＦ^* 、ＱＤＦＦ、ＱＤＦＦ^* を用いることによ
り、この位相周波数比較部は図１に示した構成について
既に説明した場合と同様に動作する。但し、この構成で
は、Ｄ型フリップフロップに供給するためのクロック信
号ＣＫが必要になる。

【００３２】以下、実施例を参照して本発明を具体的に
説明するが、以下の開示は本発明の一実施例に過ぎず、
本発明の技術的範囲を何ら限定するものではない。

【００３３】

【実施例】図６は図２に示した位相比較部の具体的な構
成例を示す図である。

【００３４】同図に示すように、この回路の各入力端
は、電圧制御発振器の相補な出力ＶＣＯ、ＶＣＯ^* をそ
れぞれゲートに受ける各１対のＦＥＴＱ₁₁−Ｑ₁₂、Ｑ₂₁
−Ｑ₂₂と、データ信号Ｄ、Ｄ^* をゲートに受ける１対の
ＦＥＴＱ₃₁−Ｑ₃₂とを備えている。

【００３５】また、ＦＥＴ対Ｑ₁₁−Ｑ₁₂、Ｑ₂₁−Ｑ₂₂に
対しては、ＦＥＴＱ₁₅、Ｑ₂₅を含む電流路をゲートに接
続されたＦＥＴＱ₁₄、Ｑ₂₄がＦＥＴＱ₁₁、Ｑ₂₁側に、Ｆ
ＥＴＱ₁₆、Ｑ₂₆を含む電流路をゲートに接続されたＦＥ
ＴＱ₁₃、Ｑ₂₃がＦＥＴＱ₁₂、Ｑ₂₂側にそれぞれ接続され
ている。

【００３６】更に、ＦＥＴＱ₁₅、Ｑ₂₅を含む電流路には
ＦＥＴＱ₁₇、Ｑ₂₇のゲートが、ＦＥＴＱ₁₆、Ｑ₂₆を含む
電流路にはＦＥＴＱ₁₈、Ｑ₂₈のゲートがそれぞれ接続さ
れている。ＦＥＴＱ₁₇およびＱ₂₇の一端はＦＥＴＱ₃₃の
ゲートに、ＦＥＴＱ₁₈およびＱ₁₈の一端はＦＥＴＱ₃₄の
ゲートにそれぞれ接続されており、この回路の出力端
は、ＦＥＴＱ₃₃、Ｑ₃₄とレベルシフトダイオード群とに
より構成されている。ＦＥＴＱ₁₉のゲートとＱ₂₉のゲー
トとは相互に接続されている。

【００３７】尚、正相のデータ信号Ｄのみは、ＦＥＴＱ
₂₀、Ｑ₃₀のゲートにもマルチプレクサの制御信号として
印加されている。また、ＦＥＴ対Ｑ₁₉−Ｑ₂₀、Ｑ₃₁−Ｑ
₃₂、Ｑ₂₉−Ｑ₃₀およびＦＥＴＱ₁₅、Ｑ₁₆、Ｑ₂₅、Ｑ₂₆、
Ｑ₃₃、Ｑ₃₄は、それぞれＦＥＴＱ₃₅〜Ｑ₄₃により構成さ
れた電流源を個別に備えている。

【００３８】以上のように構成された回路において、電
圧制御発振器出力ＶＣＯ、ＶＣＯ^*によりＦＥＴＱ₁₁−
Ｑ₂₁、Ｑ₁₂−Ｑ₂₂の何れか一方が導通すると、それに応
じてＦＥＴＱ₁₆−Ｑ₂₆、Ｑ₁₅−Ｑ₂₅の何れか一方が導通
する。さらに、ＦＥＴＱ₁₆−Ｑ₂₆、Ｑ₁₅−Ｑ₂₅の何れか
一方が導通すると、ＦＥＴＱ₁₃−Ｑ₁₈−Ｑ₂₃−Ｑ₂₈、Ｑ
₁₄−Ｑ₁₇−Ｑ₂₄−Ｑ₂₇の何れか一方が導通する。ここ
で、各ＦＥＴ対Ｑ₁₃−Ｑ₁₄、Ｑ₁₇−Ｑ₁₈、Ｑ₂₁−Ｑ₂₂と
ＦＥＴ対Ｑ₁₁−Ｑ₁₂、Ｑ₂₃−Ｑ₂₄、Ｑ₂₇−Ｑ₂₈とはデー
タ信号Ｄ、Ｄ^* に応じて択一的に有効になるので、ＦＥ
ＴＱ₃₃、Ｑ₃₄は択一的に導通する。即ち、電圧制御発振
器出力ＶＣＯ、ＶＣＯ^* はデータ信号Ｄ、Ｄ^* によりラ
ッチされ、更に、データ信号Ｄ、Ｄ^* に応じて出力され
る。従って出力ＰＤ、ＰＤ^* には相補的な位相比較出力
が得られる。

【００３９】図11は、図10に示したＤ型フリップフロッ
プを用いた場合の位相比較部の具体的な構成例を示す図
である。

【００４０】同図に示すように、この回路は、互いに同
じ構成の回路Ａおよび回路Ｂの２段構成となっており、
回路Ａの入力は電圧制御発振器出力ＶＣＯ、ＶＣＯ
^* を、回路Ｂの入力は回路Ａの出力をそれぞれ受けてい
る。回路Ａ（Ｂ）の入力端は、入力信号をゲートに受け
る１対のＦＥＴＱ₁₁−Ｑ₁₂（Ｑ₂₁−Ｑ₂₂）と、クロック
信号ＣＫ、ＣＫ^* をゲートに受ける各１対のＦＥＴＱ₁₉
−Ｑ₂₀（Ｑ₂₉−Ｑ₃₀）とにより構成されている。尚、Ｆ
ＥＴ対Ｑ₁₉−Ｑ₂₀（Ｑ₂₉−Ｑ₃₀）およびＦＥＴＱ₁₅、Ｑ
₁₆（Ｑ₂₅、Ｑ₂₆）はそれぞれＦＥＴＱ₃₅〜Ｑ₃₇（Ｑ₃₉〜
Ｑ₄₁）により構成された電流源を備えている。

【００４１】更に、ＦＥＴＱ₁₅（Ｑ₂₅）を含む電流路に
はＦＥＴＱ₁₄（Ｑ₂₄）のゲートが、ＦＥＴＱ₁₆（Ｑ₂₆）
を含む電流路にはＦＥＴＱ₁₃（Ｑ₂₃）のゲートがそれぞ
れ接続されている。また、ＦＥＴＱ₁₄（Ｑ₂₄）の一端は
ＦＥＴＱ₁₁（Ｑ₂₁）の一端に、ＦＥＴＱ₁₃（Ｑ₁₃）一端
はＦＥＴＱ₁₂（Ｑ₂₂）の一端にそれぞれ接続されてい
る。従って、例えばＦＥＴＱ₁₁（Ｑ₂₁）が導通するとＦ
ＥＴＱ₁₆（Ｑ₂₆）が導通し、このときＦＥＴＱ
₁₃（Ｑ₁₃）も導通するので、回路Ａ（Ｂ）の出力端には
相補的な出力が発生する。尚、この回路Ａ（Ｂ）の出力
端は、ダイオード群を介してＦＥＴＱ₁₅、Ｑ₁₆（Ｑ₂₅、
Ｑ₂₆）の一端に接続されている。

【００４２】以上のように構成された回路は、典型的な
Ｄ型フリップフロップであり、その機能は図10を参照し
て既に説明した通りである。従って、本発明に係る位相
周波数比較回路において図６に示した位相比較部に代え
て使用することができる。

【００４３】図７は図１に示した回路における変換部30
の具体例を示す図である。

【００４４】尚、図３にも示したように、この回路は、
位相比較部10の出力ＰＤ、ＰＤ^* によって、位相比較部
40の出力ＱＰＤ、ＱＰＤ^* をラッチする１対のラッチ
と、各ラッチの出力とＰＤ、ＰＤ^* との否定論理積をと
るＮＡＮＤゲートとから構成されている。従って、図６
に比較すると、データ信号Ｄ、Ｄ^* に代わって位相比較
部10の出力ＰＤ、ＰＤ^* を受け、電圧制御発振器出力Ｖ
ＣＯ、ＶＣＯ^* に代わって位相比較部40の出力ＱＰＤ、
ＱＰＤ^* を受けていることを除いては、ラッチ回路部分
の構成は共通である。一方、図３のＮＡＮＤ回路に相当
する、２対のＦＥＴＱ₅₁−Ｑ₅₂、Ｑ₅₃−Ｑ₅₄と出力端と
に関連した部分ではこの回路は独自の構成を有してい
る。

【００４５】即ち、各ＦＥＴ対Ｑ₅₁−Ｑ₅₂、Ｑ₅₃−Ｑ₅₄
は、各ラッチ回路の出力をゲートに受け、位相比較部10
の出力ＰＤ、ＰＤ^* により選択的に有効にされるように
構成されている。従って、ＦＥＴ対Ｑ₅₁−Ｑ₅₂、Ｑ₅₃−
Ｑ₅₄の出力からは、互いに相補的な変換信号ＴＲ、ＴＲ
^* が出力される。

【００４６】図８は重ね合わせ部の具体的な構成例を示
す図である。

【００４７】同図に示すように、この回路は、各々１対
のＦＥＴＱ₆₁〜Ｑ₆₆により構成された３つの差動増幅器
21、22、23と、ＦＥＴＱ₆₇〜Ｑ₆₉によりそれぞれ構成さ
れた電流源部81と、抵抗Ｒ' 、Ｒ₀'、ダイオード群Ｄ₀'
およびＦＥＴＱ₀'により構成された基準電圧発生部Ｇと
から主に構成されている。

【００４８】ここで、差動増幅器22の一方の出力は、差
動増幅器21および23の各一方の出力と結合されており、
各差動増幅器21、22、23の他方の出力も相互に結合され
ている。また、各差動増幅器21、22、23は、ＦＥＴＱ₆₇
〜Ｑ₆₉による電流源81にそれぞれ接続されている。

【００４９】差動増幅器22の１対の入力であるＦＥＴＱ
₆₄、Ｑ₆₃の各ゲートには、位相比較部10の出力ＰＤ、Ｐ
Ｄ^* が印加されている。また、差動増幅器21のＦＥＴＱ
₆₁のゲートおよび差動増幅器23のＦＥＴＱ₆₆のゲートに
は、変換部30の出力ＴＲまたはＴＲ^* が印加されてい
る。更に、差動増幅器21のＦＥＴＱ₆₂および差動増幅器
23のＦＥＴＱ₆₅のゲートには、基準電圧発生部Ｇが発生
する基準電圧が印加されている。以上のように構成され
た重ね合わせ回路では、信号ＰＤ、ＰＤ^* と信号ＴＲ、
ＴＲ^* との和が信号Ｑ、Ｑ^* として出力される。

【００５０】尚、図７および図８に示す回路の基準電圧
発生部Ｇにおいて、図中に示すように、抵抗の抵抗値を
Ｒ₀ 、Ｒ₁ 、ダイオードのアノード幅をＤ₀ 、ＦＥＴの
ゲート幅をＱ₀ としたときに、Ｑ₀'、Ｄ₀'およびＲ₀'が
それぞれ下記の式１、式２を満足するように作製するこ
とにより、簡単な構成で温度変動並びに電源電圧変動に
対して安定な基準電圧を発生させることができる。

【００５１】

【式１】 Ｑ₀'＝ｎＱ₀ 、 Ｄ₀'＝ｎＤ₀ 、 Ｒ₁'＝（１／ｎ）Ｒ₁

【００５２】

【式２】Ｒ₀'・Ｉ₀'＝Ｒ₀・Ｉ₀＋Ｒ₀Ｉ₁／２

【００５３】

【発明の効果】以上説明したように、本発明による位相
周波数比較回路は、クロックデータ回路用位相同期ルー
プに対して、データ信号からクロック成分を抽出する回
路を別途設ける必要がない。また、ループフィルタとの
間にチャージポンプ回路を必要としない。従って、特に
チャージポンプを構成し難いGaAsＭＥＳＦＥＴ集積回路
において有利に使用することができる。

【図面の簡単な説明】

【図１】本発明に係る位相周波数比較回路の基本的な構
成を示す図である。

【図２】図１に示した回路において位相比較部10または
40として使用できる回路の構成例および動作を説明する
ための図である。

【図３】図１に示した回路において変換部30として使用
できる回路の構成および動作を説明するための図であ
る。

【図４】図１に示した回路において重ね合わせ部20とし
て使用できる回路の構成および動作を説明するための図
である。

【図５】図１に示した位相周波数比較回路の出力信号を
示す図である。

【図６】位相比較部として使用できる回路の具体的な構
成例を示す図である。

【図７】変換部として使用できる回路の具体的な構成例
を示す図である。

【図８】重ね合わせとして使用できる回路の具体的な構
成例を示す図である。

【図９】従来の位相周波数比較回路の典型的な構成を示
す図である。

【図１０】Ｄ型フリップフロップを使用して構成する位
相比較部の機能を説明するための図である。

【図１１】図10に示した位相比較部の具体的な構成例を
示す図である。

【符号の説明】 10、40・・・位相比較部、 20・・・重ね合わせ部、 30・・・変換部、 50・・・移相器、 21、22、23・・・差動増幅器

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】電圧制御発振器の発生する所定の周波数の
   参照信号および所定のクロック信号を基準とするデータ
   信号を受ける第１の位相比較部と、該参照信号の位相を
   90度シフトする移相器と、該移相器の出力および該デー
   タ信号を受ける第２の位相比較部と、該第１および第２
   の位相比較部の位相比較出力を周波数比較出力に変換す
   る変換部と、該位相比較部の出力と該変換部の出力とを
   受けてそれらの和を出力する重ね合わせ部とを備え、 更に、該変換部が、該第１の位相比較部の出力を制御端
   子に受け該第２の位相比較部の出力を入力端子に受ける
   第１および第２のラッチと、該第１のラッチの出力と該
   第１の位相比較部の出力を受ける第１ＮＡＮＤと、該第
   ２のラッチの出力と該第１の位相比較部の出力を受ける
   第２ＮＡＮＤとを備え、該第１および第２のＮＡＮＤの
   出力を該第１および第２の位相比較部の位相比較出力か
   ら抽出した周波数比較出力として出力するように構成さ
   れている ことを特徴とする位相周波数比較回路。