JP3201042B2 - 位相周波数比較回路 - Google Patents
位相周波数比較回路Info
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Description
する。より詳細には、本発明は、GaAsMESFET集積
回路において有利に使用することができる新規な位相周
波数比較回路の構成に関する。
型的な構成を示す図である。
路は、3つのJ−Kフリップフロップ91、92、93により
構成されており、J端子入力の "OR" をとったパルス
の立ち上がりでQ2端子、Q3端子を "1" にし、K端子
入力のORでQ1 *端子、Q2 *端子を "0" にする構成と
なっている。
相周波数比較回路を使用した場合、例えばクロックデー
タ再生回路を構成するためには、NRZデータ列からク
ロック成分を抽出する回路が必要になる。また、位相周
波数比較出力をチャージポンプ回路を介してループフィ
ルタに入力する必要がある。しかしながら、近年利用の
拡大しているGaAsMESFETによる集積回路ではチャ
ージポンプ回路を構成することが困難であることが知ら
れている。
を解決し、GaAsMESFETによる集積回路においても
有効に使用することができる新規な位相周波数比較回路
を提供することをその目的としている。
御発振器の発生する所定の周波数の参照信号および所定
のクロック信号を基準とするデータ信号を受ける第1の
位相比較部と、該参照信号の位相を90度シフトする移相
器と、該移相器の出力および該データ信号を受ける第2
の位相比較部と、該第1および第2の位相比較部の位相
比較出力を周波数比較出力に変換する変換部と、該位相
比較部の出力と該変換部の出力とを受けてそれらの和を
出力する重ね合わせ部とを備えることを特徴とする位相
周波数比較回路が提供される。
AsMESFET集積回路において利用し易く構成されて
いる点に主要な特徴がある。
の基本的な構成を示す図である。
相比較部10、重ね合わせ部20、変換部30、第2の位相比
較部40および90度移相器50から主に構成されている。
尚、図中でこの回路に入力されるVCO、VCO* は電
圧制御発振器の相補的な出力を表し、D、D* は相補的
な入力データ信号を表している。また、位相同期してい
るときは、VCOおよびVCO* の周波数fVCO とデー
タ信号の基準クロック周波数fD とは一致している。
O、VCO* (周波数fVCO )およびデータ信号D、D
* (データレートfD )をそのまま受ける。また、位相
比較部40は、VCO、VCO* が移相器50により移相が
90度シフトされたVCO90、VCO90 * をデータ信号
D、D* と共に受ける。ここで、周波数fVCO と周波数
fD とが一致していないとき、位相比較部10、40は周波
数|fVCO −fD |のビート信号を発生する。また、両
者が一致したときには位相のずれに対応した出力が発生
する。
較部10または40として使用できる回路の基本構成および
動作を説明するための図である。尚、以下の説明におい
て、括弧で囲まれた符号は位相比較部40における信号
を、囲まれていない符号は位相比較部10における信号を
それぞれ意味している。
1対のラッチ11、12およびマルチプレクサ13により構成
できる。電圧制御発振器出力VCO、VCO* (VCO
90、VCO90 * )はラッチ11、12の入力に接続されてお
り、データ信号D、D* はラッチ11、12の制御端子に入
力されている。また、ここでは、マルチプレクサ13の制
御端子にもデータ信号Dが入力されている。各ラッチ1
1、12の出力は共にマルチプレクサ13の入力に接続され
ており、このマルチプレクサ13の出力が位相比較出力P
D、PD* (QPD、QPD* )となる。
されるVCO(VCO* )およびD(D* )は図2(b)
に示すような関係にある。従って、位相比較部の出力
は、VCO周波数fVCO とDの周波数fD との関係に応
じて下記のように変化する。
は周波数(fD −fVCO )のパルスである。QPDは、
PDよりも 位相が90度進んだ、周波数(fD −
fVCO )のパルスである。 (2) fVCO がfD よりも大きいとき;PDは周波数(f
VCO −fD )のパルスである。QPDは、PDよりも
位相が90度遅れた、周波数(fVCO −fD )のパルスで
ある。 (3) fVCO とfD とが等しく、VCOの方がDよりも位
相が遅れているとき;PDは "H" レベルになる。QP
Dは "H" レベルになる。 (4) fVCO とfD とが等しく、Dの方がVCOよりも位
相が遅れているとき;PDは "L" レベルになる。QP
Dは "H" レベルになる。
30として使用できる回路の構成および動作を説明するた
めの図である。
チ31、32と1対のNAND33、34とにより構成すること
ができる。ここで、各ラッチ31、32の入力には、位相比
較部40の出力であるQPD、QPD* が入力されてい
る。また、各ラッチ31、32の制御端子には、位相比較部
10の出力であるPDまたはPD* が入力されている。更
に、ラッチ31の出力はPD* と共にNAND33に入力さ
れる。また、ラッチ32の出力はPDと共にNAND34に
入力される。NAND33、34の出力がこの変換部の出力
TR、TR* となる。
電圧制御発振器出力VCOの周波数fVCO とデータ信号
Dの周波数fD との関係に応じて下記のように変化す
る。
はPDと同期したパルスであり、TR* は、 "H" レベ
ルになる。 (2) fVCO がfD よりも大きいとき;TRは "H" レベ
ルであり、TR* はPDと同期したパルスになる。 (3) fVCO とfD とが等しく、VCOの方がDよりも位
相が遅れているとき;(fVCO <fD の状態からfVCO
=fD に近づいたとき)TRおよびTR* は、共に "
H" レベルになる。 (4) fVCO とfD とが等しく、Dの方がVCOよりも位
相が遅れているとき;(fVCO >fD の状態からfVCO
=fD に近づいたとき)TRおよびTR* は、共に "
H" レベルになる。
D* (QPD、QPD* )が変換部30に入力されると、
周波数fVCO が周波数fD よりも低い場合は、出力TR
* 、TRとしてPD* 、PDに同期したパルス信号が出
力される。周波数fVCO と周波数fD との関係がこれ以
外の場合は "H" レベルが出力される。即ち、この変換
部30では、各位相比較部10、40の位相比較出力を周波数
比較出力に変換している。
わせ部20として使用できる回路の構成および動作を説明
するための図である。
の相補的な入力および出力を有する3つの差動増幅器2
1、22、23により構成することができる。ここで、各差
動増幅器21、23の反転入力は所定の参照電圧を共通に受
けている。また、差動増幅器21および23の非反転入力
は、変換部30の出力TRまたはTR* を受けている。さ
らに、差動増幅器22の入力は、位相比較部10の相補的な
出力PD、PD* を受けている。一方、差動増幅器22の
反転出力は、差動増幅器21の反転出力と加算された後、
更に差動増幅器23の非反転出力と加算されて出力Q* と
なる。また、差動増幅器22の非反転出力は、差動増幅器
23の反転出力と加算された後、更に差動増幅器21の非反
転出力と加算されて出力Qとなる。尚、実際には、各出
力Q、Q* には、直流バイアス電圧V0 が更に加算され
て出力される。
力Q、Q* は、周波数fVCO と周波数fD との関係によ
り変化する。即ち、図5は、周波数fVCO と周波数fD
との関係により変化するこの回路の出力Q、Q* の信号
波形を示す図である。
23の出力レベルを示す。
(a) に示すように、Qは、PD* に同期したパルス(中
心値V0 )と直流成分〔−Vof〕とが重ね合わせられた
信号になる。Q* は、PDに同期したパルス(中心値V
0 )と直流成分〔+Vof〕とが重ね合わせられた信号に
なる。 (2) fVCO がfD よりも大きいとき;図5(b) に示すよ
うに、Qは、PD* に同期したパルス(中心値V0 )と
直流成分〔+Vof〕とが重ね合わせられた信号になる。
Q* は、PDに同期したパルス(中心値V0 )と直流成
分〔−Vof〕とが重ね合わせられた信号になる。 (3) fVCO とfD とが等しく、VCOの方がDよりも位
相が遅れているとき;(fVCO <fD の状態からfVCO
=fD に近づいたとき)図5(c) に示すようにQは〔V
0 −2Vof〕となり、Q* は〔V0 +2Vof〕となる。 (4) fVCO とfD とが等しく、Dの方がVCOよりも位
相が遅れているとき;(fVCO >fD の状態側からf
VCO =fD に近づいたとき)図5(d) に示すようにQは
〔V0 +2Vof〕となり、Q* は〔V0 −2Vof〕とな
る。
周波数比較回路は、その直後にループフィルタを追加す
ることにより、電圧制御発振器の位相および周波数が一
致するような位相同期制御を行うための制御信号を発生
することができる。
ック成分を抽出するための回路や、チャージポンプ回路
等を付加することなく所期の機能を実現することができ
る。従って、チャージポンプ回路を構成することが困難
なGaAsMESFET集積回路においても使用することが
できる。
た位相周波数比較回路において、位相比較部10、40をD
型フリップフロップにより構成することもできる。図10
は、D型フリップフロップを使用して構成する位相比較
部の機能を説明するための図である。
ップに対して、電圧制御発振器の出力VCO、VCO*
をデータ入力に入力し、データの基準クロック信号をD
型フリップフロップの制御入力に入力する。ここで、D
型フリップフロップに入力されるVCO(VCO* )お
よびクロック信号CK(CK* )は、図10(b) に示すよ
うな関係にある。従って、位相比較部の出力DFFは、
VCOの周波数fVCOおよびクロック信号CKの周波数
fCKにより以下のように変化する。
Fは周波数(fCK−fVCO )のパルスである。QDFF
は、DFFよりも位相が90度進んだ、周波数(fCK−f
VCO )のパルスである。 (2) fVCO がfCKよりも大きいとき;DFFは周波数
(fVCO −fCK)のパルスである。QDFFは、DFF
よりも位相が90度遅れた、周波数(fVCO −fCK)のパ
ルスである。 (3) fVCO とfCKとが等しく、VCOの方がDよりも位
相が遅れているとき;DFFは "H" レベルになる。Q
DFFは "L" レベルになる。 (4) fVCO とfCKとが等しく、Dの方がVCOよりも位
相が遅れているとき;DFFは "L" レベルになる。Q
DFFは "L" レベルになる。
の位相比較部10、40としてD型フリップフロップを用
い、位相比較部10、40の出力PD、PD* 、QPD、Q
PD*に代わって、D型フリップフロップの出力DF
F、DFF* 、QDFF、QDFF* を用いることによ
り、この位相周波数比較部は図1に示した構成について
既に説明した場合と同様に動作する。但し、この構成で
は、D型フリップフロップに供給するためのクロック信
号CKが必要になる。
説明するが、以下の開示は本発明の一実施例に過ぎず、
本発明の技術的範囲を何ら限定するものではない。
成例を示す図である。
は、電圧制御発振器の相補な出力VCO、VCO* をそ
れぞれゲートに受ける各1対のFETQ11−Q12、Q21
−Q22と、データ信号D、D* をゲートに受ける1対の
FETQ31−Q32とを備えている。
対しては、FETQ15、Q25を含む電流路をゲートに接
続されたFETQ14、Q24がFETQ11、Q21側に、F
ETQ16、Q26を含む電流路をゲートに接続されたFE
TQ13、Q23がFETQ12、Q22側にそれぞれ接続され
ている。
FETQ17、Q27のゲートが、FETQ16、Q26を含む
電流路にはFETQ18、Q28のゲートがそれぞれ接続さ
れている。FETQ17およびQ27の一端はFETQ33の
ゲートに、FETQ18およびQ18の一端はFETQ34の
ゲートにそれぞれ接続されており、この回路の出力端
は、FETQ33、Q34とレベルシフトダイオード群とに
より構成されている。FETQ19のゲートとQ29のゲー
トとは相互に接続されている。
20、Q30のゲートにもマルチプレクサの制御信号として
印加されている。また、FET対Q19−Q20、Q31−Q
32、Q29−Q30およびFETQ15、Q16、Q25、Q26、
Q33、Q34は、それぞれFETQ35〜Q43により構成さ
れた電流源を個別に備えている。
圧制御発振器出力VCO、VCO*によりFETQ11−
Q21、Q12−Q22の何れか一方が導通すると、それに応
じてFETQ16−Q26、Q15−Q25の何れか一方が導通
する。さらに、FETQ16−Q26、Q15−Q25の何れか
一方が導通すると、FETQ13−Q18−Q23−Q28、Q
14−Q17−Q24−Q27の何れか一方が導通する。ここ
で、各FET対Q13−Q14、Q17−Q18、Q21−Q22と
FET対Q11−Q12、Q23−Q24、Q27−Q28とはデー
タ信号D、D* に応じて択一的に有効になるので、FE
TQ33、Q34は択一的に導通する。即ち、電圧制御発振
器出力VCO、VCO* はデータ信号D、D* によりラ
ッチされ、更に、データ信号D、D* に応じて出力され
る。従って出力PD、PD* には相補的な位相比較出力
が得られる。
プを用いた場合の位相比較部の具体的な構成例を示す図
である。
じ構成の回路Aおよび回路Bの2段構成となっており、
回路Aの入力は電圧制御発振器出力VCO、VCO
* を、回路Bの入力は回路Aの出力をそれぞれ受けてい
る。回路A(B)の入力端は、入力信号をゲートに受け
る1対のFETQ11−Q12(Q21−Q22)と、クロック
信号CK、CK* をゲートに受ける各1対のFETQ19
−Q20(Q29−Q30)とにより構成されている。尚、F
ET対Q19−Q20(Q29−Q30)およびFETQ15、Q
16(Q25、Q26)はそれぞれFETQ35〜Q37(Q39〜
Q41)により構成された電流源を備えている。
はFETQ14(Q24)のゲートが、FETQ16(Q26)
を含む電流路にはFETQ13(Q23)のゲートがそれぞ
れ接続されている。また、FETQ14(Q24)の一端は
FETQ11(Q21)の一端に、FETQ13(Q13)一端
はFETQ12(Q22)の一端にそれぞれ接続されてい
る。従って、例えばFETQ11(Q21)が導通するとF
ETQ16(Q26)が導通し、このときFETQ
13(Q13)も導通するので、回路A(B)の出力端には
相補的な出力が発生する。尚、この回路A(B)の出力
端は、ダイオード群を介してFETQ15、Q16(Q25、
Q26)の一端に接続されている。
D型フリップフロップであり、その機能は図10を参照し
て既に説明した通りである。従って、本発明に係る位相
周波数比較回路において図6に示した位相比較部に代え
て使用することができる。
の具体例を示す図である。
位相比較部10の出力PD、PD* によって、位相比較部
40の出力QPD、QPD* をラッチする1対のラッチ
と、各ラッチの出力とPD、PD* との否定論理積をと
るNANDゲートとから構成されている。従って、図6
に比較すると、データ信号D、D* に代わって位相比較
部10の出力PD、PD* を受け、電圧制御発振器出力V
CO、VCO* に代わって位相比較部40の出力QPD、
QPD* を受けていることを除いては、ラッチ回路部分
の構成は共通である。一方、図3のNAND回路に相当
する、2対のFETQ51−Q52、Q53−Q54と出力端と
に関連した部分ではこの回路は独自の構成を有してい
る。
は、各ラッチ回路の出力をゲートに受け、位相比較部10
の出力PD、PD* により選択的に有効にされるように
構成されている。従って、FET対Q51−Q52、Q53−
Q54の出力からは、互いに相補的な変換信号TR、TR
* が出力される。
す図である。
のFETQ61〜Q66により構成された3つの差動増幅器
21、22、23と、FETQ67〜Q69によりそれぞれ構成さ
れた電流源部81と、抵抗R' 、R0'、ダイオード群D0'
およびFETQ0'により構成された基準電圧発生部Gと
から主に構成されている。
動増幅器21および23の各一方の出力と結合されており、
各差動増幅器21、22、23の他方の出力も相互に結合され
ている。また、各差動増幅器21、22、23は、FETQ67
〜Q69による電流源81にそれぞれ接続されている。
64、Q63の各ゲートには、位相比較部10の出力PD、P
D* が印加されている。また、差動増幅器21のFETQ
61のゲートおよび差動増幅器23のFETQ66のゲートに
は、変換部30の出力TRまたはTR* が印加されてい
る。更に、差動増幅器21のFETQ62および差動増幅器
23のFETQ65のゲートには、基準電圧発生部Gが発生
する基準電圧が印加されている。以上のように構成され
た重ね合わせ回路では、信号PD、PD* と信号TR、
TR* との和が信号Q、Q* として出力される。
発生部Gにおいて、図中に示すように、抵抗の抵抗値を
R0 、R1 、ダイオードのアノード幅をD0 、FETの
ゲート幅をQ0 としたときに、Q0'、D0'およびR0'が
それぞれ下記の式1、式2を満足するように作製するこ
とにより、簡単な構成で温度変動並びに電源電圧変動に
対して安定な基準電圧を発生させることができる。
周波数比較回路は、クロックデータ回路用位相同期ルー
プに対して、データ信号からクロック成分を抽出する回
路を別途設ける必要がない。また、ループフィルタとの
間にチャージポンプ回路を必要としない。従って、特に
チャージポンプを構成し難いGaAsMESFET集積回路
において有利に使用することができる。
成を示す図である。
40として使用できる回路の構成例および動作を説明する
ための図である。
できる回路の構成および動作を説明するための図であ
る。
て使用できる回路の構成および動作を説明するための図
である。
示す図である。
成例を示す図である。
を示す図である。
成例を示す図である。
す図である。
相比較部の機能を説明するための図である。
示す図である。
Claims (1)
- 【請求項1】電圧制御発振器の発生する所定の周波数の
参照信号および所定のクロック信号を基準とするデータ
信号を受ける第1の位相比較部と、該参照信号の位相を
90度シフトする移相器と、該移相器の出力および該デー
タ信号を受ける第2の位相比較部と、該第1および第2
の位相比較部の位相比較出力を周波数比較出力に変換す
る変換部と、該位相比較部の出力と該変換部の出力とを
受けてそれらの和を出力する重ね合わせ部とを備え、 更に、該変換部が、該第1の位相比較部の出力を制御端
子に受け該第2の位相比較部の出力を入力端子に受ける
第1および第2のラッチと、該第1のラッチの出力と該
第1の位相比較部の出力を受ける第1NANDと、該第
2のラッチの出力と該第1の位相比較部の出力を受ける
第2NANDとを備え、該第1および第2のNANDの
出力を該第1および第2の位相比較部の位相比較出力か
ら抽出した周波数比較出力として出力するように構成さ
れている ことを特徴とする位相周波数比較回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02067893A JP3201042B2 (ja) | 1993-01-13 | 1993-01-13 | 位相周波数比較回路 |
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- 1993-01-13 JP JP02067893A patent/JP3201042B2/ja not_active Expired - Fee Related
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