JPH11355111A - 位相比較装置および信号遅延回路 - Google Patents
位相比較装置および信号遅延回路Info
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- JPH11355111A JPH11355111A JP10161797A JP16179798A JPH11355111A JP H11355111 A JPH11355111 A JP H11355111A JP 10161797 A JP10161797 A JP 10161797A JP 16179798 A JP16179798 A JP 16179798A JP H11355111 A JPH11355111 A JP H11355111A
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Abstract
(57)【要約】
【課題】位相比較装置において、データ信号で変調され
たクロック信号の漏れ込みを解消し、位相雑音成分を含
まない出力信号を得る。 【解決手段】サンプル/ホールド回路3および4はデー
タ正相入力信号の立ち上がりおよび立ち下がりでトリガ
をかけ、合成回路5については、サンプル/ホールド回
路3および4からの出力に生じる遅延と同等の遅延を持
つデータ遅延回路6の出力信号でトリガをかけること
で、サンプル/ホールド回路3および4がホールド状態
の直流電圧のみを合成回路5で選択することを可能と
し、位相比較装置の出力への不要なクロック信号の漏れ
込みを解消する。
たクロック信号の漏れ込みを解消し、位相雑音成分を含
まない出力信号を得る。 【解決手段】サンプル/ホールド回路3および4はデー
タ正相入力信号の立ち上がりおよび立ち下がりでトリガ
をかけ、合成回路5については、サンプル/ホールド回
路3および4からの出力に生じる遅延と同等の遅延を持
つデータ遅延回路6の出力信号でトリガをかけること
で、サンプル/ホールド回路3および4がホールド状態
の直流電圧のみを合成回路5で選択することを可能と
し、位相比較装置の出力への不要なクロック信号の漏れ
込みを解消する。
Description
【0001】
【発明の属する技術分野】本発明は、データ信号とクロ
ック信号の位相差を直流電圧に変換する位相比較装置、
および位相比較装置を用いて構成するPLL(Phase Loc
ked Loop:位相同期ループ回路)と、それらを同一半導
体基板上に形成したPLL−ICに関する。
ック信号の位相差を直流電圧に変換する位相比較装置、
および位相比較装置を用いて構成するPLL(Phase Loc
ked Loop:位相同期ループ回路)と、それらを同一半導
体基板上に形成したPLL−ICに関する。
【0002】
【従来の技術】現在10Gbit/s をはじめとする光伝
送システムの受信器の小型化,低コスト化を目的とした
PLL−ICの研究,開発が行われている。そのPLL
−ICを実現する際に最も重要な構成要素は位相比較装
置であり、データ信号とクロック信号の位相差を検出
し、直流電圧に変換する機能を有する。
送システムの受信器の小型化,低コスト化を目的とした
PLL−ICの研究,開発が行われている。そのPLL
−ICを実現する際に最も重要な構成要素は位相比較装
置であり、データ信号とクロック信号の位相差を検出
し、直流電圧に変換する機能を有する。
【0003】従来の典型的な位相比較装置の回路構成と
して、アイイーイーイー ジャーナル オブ ソリッド
ステート サーキッツ(IEEE JOURNAL OF SOLID−STA
TECIRCUITS.)VOL.27, NO.12 の1748頁に記載の回路が挙
げられる。この回路を詳細に説明するため、記号を付加
し、従来例として図3に示す。図3に示す位相比較装置
はS/H(Sample/Hold)型と呼ばれ、二つのS/H回
路と一つのMUX(Multiplexer)回路によって構成され
る。S/H回路はデータとクロックの位相差を検出する
回路であり、MUX回路はデータの立ち上がりと立ち下
がりで取り込んだ値を合成する回路である。
して、アイイーイーイー ジャーナル オブ ソリッド
ステート サーキッツ(IEEE JOURNAL OF SOLID−STA
TECIRCUITS.)VOL.27, NO.12 の1748頁に記載の回路が挙
げられる。この回路を詳細に説明するため、記号を付加
し、従来例として図3に示す。図3に示す位相比較装置
はS/H(Sample/Hold)型と呼ばれ、二つのS/H回
路と一つのMUX(Multiplexer)回路によって構成され
る。S/H回路はデータとクロックの位相差を検出する
回路であり、MUX回路はデータの立ち上がりと立ち下
がりで取り込んだ値を合成する回路である。
【0004】図中、Cはクロック正相入力端子、CBは
クロック逆相入力端子、Dはデータ正相入力端子、DB
はデータ逆相入力端子、Q1は図3左側S/H回路の正
相出力端子、Q1Bは図3左側S/H回路の逆相出力端
子、Q2は図3右側S/H回路の正相出力端子、Q2B
は図3右側S/H回路の逆相出力端子、OUTは正相出
力端子、OUTBは逆相出力端子である。
クロック逆相入力端子、Dはデータ正相入力端子、DB
はデータ逆相入力端子、Q1は図3左側S/H回路の正
相出力端子、Q1Bは図3左側S/H回路の逆相出力端
子、Q2は図3右側S/H回路の正相出力端子、Q2B
は図3右側S/H回路の逆相出力端子、OUTは正相出
力端子、OUTBは逆相出力端子である。
【0005】図3の動作原理を図4のタイミングチャー
トを用いて説明する。データ正相入力信号の立ち上がり
では、図3左側のS/H回路はサンプル状態からホール
ド状態へと移行し、クロック正相入力信号の電圧を保持
すると同時に端子Q1からMUX回路に出力する。この
時、図3右側のS/H回路はホールド状態からサンプル
状態へと移行する。逆にデータ正相入力信号の立ち下が
りでは、図3右側のS/H回路からクロック正相入力信
号の電圧が端子Q2からMUX回路に出力される。MU
X回路はデータ正相入力信号の立ち上がり時の端子Q1
からの出力信号と、データ正相入力信号の立ち下がり時
の端子Q2からの出力信号を加算し、正相出力信号とし
て出力する。以上より、データ正相入力信号の立ち上が
りおよび立ち下がり時点での、クロック信号の電圧を出
力することによって、入力されるデータ信号とクロック
信号の位相差を検出する。
トを用いて説明する。データ正相入力信号の立ち上がり
では、図3左側のS/H回路はサンプル状態からホール
ド状態へと移行し、クロック正相入力信号の電圧を保持
すると同時に端子Q1からMUX回路に出力する。この
時、図3右側のS/H回路はホールド状態からサンプル
状態へと移行する。逆にデータ正相入力信号の立ち下が
りでは、図3右側のS/H回路からクロック正相入力信
号の電圧が端子Q2からMUX回路に出力される。MU
X回路はデータ正相入力信号の立ち上がり時の端子Q1
からの出力信号と、データ正相入力信号の立ち下がり時
の端子Q2からの出力信号を加算し、正相出力信号とし
て出力する。以上より、データ正相入力信号の立ち上が
りおよび立ち下がり時点での、クロック信号の電圧を出
力することによって、入力されるデータ信号とクロック
信号の位相差を検出する。
【0006】
【発明が解決しようとする課題】前述の通り、従来の位
相比較装置では、データ正相入力信号の立ち上がりおよ
び立ち下がり時にS/H回路でクロック正相入力信号の
電圧値を保持し、データ正相入力信号の立ち下がりおよ
び立ち上がり時にMUX回路でその電圧値を選択し出力
している。しかし実際は、S/H回路からの出力に遅延
が生じるため、MUX回路をS/H回路と同一位相のデ
ータ正相入力信号でトリガすると、MUX回路はS/H回
路がホールド状態に入る前のサンプル状態の出力信号を
も選択してしまう。
相比較装置では、データ正相入力信号の立ち上がりおよ
び立ち下がり時にS/H回路でクロック正相入力信号の
電圧値を保持し、データ正相入力信号の立ち下がりおよ
び立ち上がり時にMUX回路でその電圧値を選択し出力
している。しかし実際は、S/H回路からの出力に遅延
が生じるため、MUX回路をS/H回路と同一位相のデ
ータ正相入力信号でトリガすると、MUX回路はS/H回
路がホールド状態に入る前のサンプル状態の出力信号を
も選択してしまう。
【0007】そのため、位相比較器の出力信号に、デー
タ信号で変調されたクロック信号の一部が漏れ込み、位
相雑音の原因となっている。特に、位相比較装置を10
Gbit/s 以上の高速動作をさせる場合、S/H回路の
出力の遅延時間は動作速度によらず一定であるため、出
力信号に含まれるクロック信号の占める割合が大きくな
り、位相雑音がより顕著になる。
タ信号で変調されたクロック信号の一部が漏れ込み、位
相雑音の原因となっている。特に、位相比較装置を10
Gbit/s 以上の高速動作をさせる場合、S/H回路の
出力の遅延時間は動作速度によらず一定であるため、出
力信号に含まれるクロック信号の占める割合が大きくな
り、位相雑音がより顕著になる。
【0008】本発明の目的は、信号の遅延が原因で発生
する位相比較装置の出力信号へのクロック信号の漏れ込
みを解消し、位相雑音を含まない出力信号が得られる位
相比較装置を提供することにある。
する位相比較装置の出力信号へのクロック信号の漏れ込
みを解消し、位相雑音を含まない出力信号が得られる位
相比較装置を提供することにある。
【0009】
【課題を解決するための手段】上記、本発明の目的を達
成するため、図1に示すようにクロック入力端子1をサ
ンプル/ホールド回路3のクロック入力端子とサンプル
/ホールド回路4のクロック入力端子に接続、データ入
力端子2を上記サンプル/ホールド回路3のデータ入力
端子と上記サンプル/ホールド回路4のデータ反転入力
端子とデータ遅延回路6の入力端子に接続、合成回路5
のサンプル信号入力端子に上記サンプル/ホールド回路
3の出力端子を接続、上記合成回路5の他方のサンプル
信号入力端子に上記サンプル/ホールド回路4の出力端
子を接続、上記合成回路5のデータ入力端子に上記デー
タ遅延回路6の出力端子を接続した。
成するため、図1に示すようにクロック入力端子1をサ
ンプル/ホールド回路3のクロック入力端子とサンプル
/ホールド回路4のクロック入力端子に接続、データ入
力端子2を上記サンプル/ホールド回路3のデータ入力
端子と上記サンプル/ホールド回路4のデータ反転入力
端子とデータ遅延回路6の入力端子に接続、合成回路5
のサンプル信号入力端子に上記サンプル/ホールド回路
3の出力端子を接続、上記合成回路5の他方のサンプル
信号入力端子に上記サンプル/ホールド回路4の出力端
子を接続、上記合成回路5のデータ入力端子に上記デー
タ遅延回路6の出力端子を接続した。
【0010】また、本発明の目的を達成するための他の
手段として、図2に示すようにクロック入力端子8をサ
ンプル/ホールド回路10のクロック入力端子とサンプ
ル/ホールド回路11のクロック入力端子に接続、デー
タ入力端子9を上記サンプル/ホールド回路10のデー
タ入力端子と上記サンプル/ホールド回路11のデータ
反転入力端子と合成回路14のデータ反転入力端子に接
続、信号遅延回路12の入力端子に上記サンプル/ホー
ルド回路10の出力端子を接続、信号遅延回路13の入
力端子に上記サンプル/ホールド回路11の出力端子を
接続、上記合成回路14のサンプル信号入力端子に上記
信号遅延回路12の出力端子を接続、上記合成回路14
の他方のサンプル信号入力端子に上記信号遅延回路13
の出力端子を接続した。
手段として、図2に示すようにクロック入力端子8をサ
ンプル/ホールド回路10のクロック入力端子とサンプ
ル/ホールド回路11のクロック入力端子に接続、デー
タ入力端子9を上記サンプル/ホールド回路10のデー
タ入力端子と上記サンプル/ホールド回路11のデータ
反転入力端子と合成回路14のデータ反転入力端子に接
続、信号遅延回路12の入力端子に上記サンプル/ホー
ルド回路10の出力端子を接続、信号遅延回路13の入
力端子に上記サンプル/ホールド回路11の出力端子を
接続、上記合成回路14のサンプル信号入力端子に上記
信号遅延回路12の出力端子を接続、上記合成回路14
の他方のサンプル信号入力端子に上記信号遅延回路13
の出力端子を接続した。
【0011】更に、図1または図2のいずれか一つの位
相比較装置を用いて構成する位相同期ループ回路と識別
回路を同一半導体基板上に形成し、モノリシックICを
構成できる。
相比較装置を用いて構成する位相同期ループ回路と識別
回路を同一半導体基板上に形成し、モノリシックICを
構成できる。
【0012】
【発明の実施の形態】以下、本発明に係る位相比較装置
およびこれを用いた半導体装置の実施例につき、図面を
用いて詳細に説明する。
およびこれを用いた半導体装置の実施例につき、図面を
用いて詳細に説明する。
【0013】<実施例1>図1は、本発明による位相比
較装置の一実施例を示すブロック図である。
較装置の一実施例を示すブロック図である。
【0014】図1に示すようにクロック入力端子1をサ
ンプル/ホールド回路3のクロック入力端子とサンプル
/ホールド回路4のクロック入力端子に接続、データ入
力端子2を上記サンプル/ホールド回路3のデータ入力
端子と上記サンプル/ホールド回路4のデータ反転入力
端子とデータ遅延回路6の入力端子に接続、合成回路5
のサンプル信号入力端子に上記サンプル/ホールド回路
3の出力端子を接続、上記合成回路5の他方のサンプル
信号入力端子に上記サンプル/ホールド回路4の出力端
子を接続、上記合成回路5のデータ入力端子に上記デー
タ遅延回路6の出力端子を接続した。
ンプル/ホールド回路3のクロック入力端子とサンプル
/ホールド回路4のクロック入力端子に接続、データ入
力端子2を上記サンプル/ホールド回路3のデータ入力
端子と上記サンプル/ホールド回路4のデータ反転入力
端子とデータ遅延回路6の入力端子に接続、合成回路5
のサンプル信号入力端子に上記サンプル/ホールド回路
3の出力端子を接続、上記合成回路5の他方のサンプル
信号入力端子に上記サンプル/ホールド回路4の出力端
子を接続、上記合成回路5のデータ入力端子に上記デー
タ遅延回路6の出力端子を接続した。
【0015】図1の構成を差動回路で実現した場合、サ
ンプル/ホールド回路3および4には図11のS/H回
路を、合成回路5には図12のMUX回路を適用でき
る。また、図1のデータ遅延回路6には図13の差動増
幅回路を適用できる。
ンプル/ホールド回路3および4には図11のS/H回
路を、合成回路5には図12のMUX回路を適用でき
る。また、図1のデータ遅延回路6には図13の差動増
幅回路を適用できる。
【0016】図11のS/H回路は、トランジスタTr
1/Tr2のベース端子をデータ入力端子50/51と
する入力エミッタフォロワ58と、トランジスタTr3
/Tr4のベース端子をクロック入力端子52/53と
するラッチ回路59と、トランジスタTr9/Tr10
のエミッタ端子を出力端子55/56とする出力エミッ
タフォロワ60から構成される。端子54は例えば接地
電位とし、端子57には負電源、例えば−5.2V を接
続する。
1/Tr2のベース端子をデータ入力端子50/51と
する入力エミッタフォロワ58と、トランジスタTr3
/Tr4のベース端子をクロック入力端子52/53と
するラッチ回路59と、トランジスタTr9/Tr10
のエミッタ端子を出力端子55/56とする出力エミッ
タフォロワ60から構成される。端子54は例えば接地
電位とし、端子57には負電源、例えば−5.2V を接
続する。
【0017】端子50へのデータ正相入力信号の立ち上
がりでは、ラッチ回路59のTr7がオンすることでサ
ンプル状態となり、端子52/53に入力されたクロッ
ク入力信号を端子55/56から出力する。逆に端子5
0へのデータ正相入力信号の立ち下がりでは、ラッチ回
路59のTr8がオンすることによりサンプル状態から
ホールド状態へと移行し、その時の端子52/53への
クロック入力信号の電圧値を保持すると同時に端子55
/56から出力する。ラッチ回路59は、クロック入力
端子52/53から入力されたクロック入力信号の電圧
値を保持する必要があるため、エミッタ抵抗RE1を挿
入し、トランジスタTr3/Tr4およびトランジスタ
Tr5/Tr6からなる差動対の利得を1とすることが
望ましい。
がりでは、ラッチ回路59のTr7がオンすることでサ
ンプル状態となり、端子52/53に入力されたクロッ
ク入力信号を端子55/56から出力する。逆に端子5
0へのデータ正相入力信号の立ち下がりでは、ラッチ回
路59のTr8がオンすることによりサンプル状態から
ホールド状態へと移行し、その時の端子52/53への
クロック入力信号の電圧値を保持すると同時に端子55
/56から出力する。ラッチ回路59は、クロック入力
端子52/53から入力されたクロック入力信号の電圧
値を保持する必要があるため、エミッタ抵抗RE1を挿
入し、トランジスタTr3/Tr4およびトランジスタ
Tr5/Tr6からなる差動対の利得を1とすることが
望ましい。
【0018】図12のMUX回路は、トランジスタTr
11/Tr12のベース端子62/63、およびトラン
ジスタTr13/Tr14のベース端子64/65をS
/H回路で保持した電圧値を入力する端子とし、トラン
ジスタTr15/Tr16のベース端子66/67をデ
ータ入力端子とする。端子61は例えば接地電位とし、
端子70には負電源、例えば−5.2V を接続する。
11/Tr12のベース端子62/63、およびトラン
ジスタTr13/Tr14のベース端子64/65をS
/H回路で保持した電圧値を入力する端子とし、トラン
ジスタTr15/Tr16のベース端子66/67をデ
ータ入力端子とする。端子61は例えば接地電位とし、
端子70には負電源、例えば−5.2V を接続する。
【0019】端子66へのデータ正相入力信号の立ち上
がり時に、トランジスタTr15がオンし、端子62/
63への入力信号を選択して端子69/68から出力す
る。逆に端子66へのデータ正相入力信号の立ち下がり
時には、トランジスタTr16がオンし、端子65/64
への入力信号を選択して端子69/68から出力する。
MUX回路は、S/H回路で保持した電圧値を線形増幅
し出力する必要があるため、エミッタ抵抗RE2を挿入
し、トランジスタTr11/Tr12およびトランジス
タTr13/Tr14からなる差動対の利得を1とする
ことが望ましい。
がり時に、トランジスタTr15がオンし、端子62/
63への入力信号を選択して端子69/68から出力す
る。逆に端子66へのデータ正相入力信号の立ち下がり
時には、トランジスタTr16がオンし、端子65/64
への入力信号を選択して端子69/68から出力する。
MUX回路は、S/H回路で保持した電圧値を線形増幅
し出力する必要があるため、エミッタ抵抗RE2を挿入
し、トランジスタTr11/Tr12およびトランジス
タTr13/Tr14からなる差動対の利得を1とする
ことが望ましい。
【0020】図13のデータ遅延回路は、差動増幅回路
で構成され、トランジスタTr17/Tr18のベース
端子71/72に入力された差動信号がダイオードD1
/D2のアノード端子74/75から出力される。端子
73は例えば接地電位とし、端子76には負電源、例え
ば−5.2V を接続する。データ遅延回路の遅延時間
は、後述の動作原理に示すように、サンプル/ホールド
回路に生じる遅延時間と等しくする必要がある。そのた
めデータ遅延回路の抵抗RL1/RE1をラッチ回路5
9の抵抗RL1/RE1の値と等しくし、更にデータ遅
延回路のトランジスタTr19,Tr20と、ラッチ回
路59のTr3〜6のサイズを等しくすることが望まし
い。
で構成され、トランジスタTr17/Tr18のベース
端子71/72に入力された差動信号がダイオードD1
/D2のアノード端子74/75から出力される。端子
73は例えば接地電位とし、端子76には負電源、例え
ば−5.2V を接続する。データ遅延回路の遅延時間
は、後述の動作原理に示すように、サンプル/ホールド
回路に生じる遅延時間と等しくする必要がある。そのた
めデータ遅延回路の抵抗RL1/RE1をラッチ回路5
9の抵抗RL1/RE1の値と等しくし、更にデータ遅
延回路のトランジスタTr19,Tr20と、ラッチ回
路59のTr3〜6のサイズを等しくすることが望まし
い。
【0021】図1の動作原理を、図5のタイミングチャ
ートを用いて説明する。
ートを用いて説明する。
【0022】端子2へのデータ正相入力信号の立ち上が
りでは、サンプル/ホールド回路3はサンプル状態から
ホールド状態へと移行し、端子1へのクロック正相入力
信号の電圧を保持すると同時に合成回路5に出力する。
この時、サンプル/ホールド回路4はホールド状態から
サンプル状態へと移行する。逆にデータ正相入力信号の
立ち下がりでは、図1サンプル/ホールド回路4からク
ロック正相入力信号の電圧が合成回路5に出力される。
合成回路5はデータ遅延回路6の出力信号の立ち上がり
時のサンプル/ホールド回路3の出力信号と、データ遅
延回路6の出力信号の立ち下がり時のサンプル/ホール
ド回路4の出力信号を選択し出力することで、データ信
号とクロック信号の位相差を検出している。
りでは、サンプル/ホールド回路3はサンプル状態から
ホールド状態へと移行し、端子1へのクロック正相入力
信号の電圧を保持すると同時に合成回路5に出力する。
この時、サンプル/ホールド回路4はホールド状態から
サンプル状態へと移行する。逆にデータ正相入力信号の
立ち下がりでは、図1サンプル/ホールド回路4からク
ロック正相入力信号の電圧が合成回路5に出力される。
合成回路5はデータ遅延回路6の出力信号の立ち上がり
時のサンプル/ホールド回路3の出力信号と、データ遅
延回路6の出力信号の立ち下がり時のサンプル/ホール
ド回路4の出力信号を選択し出力することで、データ信
号とクロック信号の位相差を検出している。
【0023】従来の位相比較装置は、データ正相入力信
号の立ち上がりおよび立ち下がり時に、S/H回路でク
ロック信号の電圧値を保持し、データ正相入力信号の立
ち下がりおよび立ち上がり時に、MUX回路でその電圧
値を選択し出力している。しかし実際は、S/H回路の
内部遅延によって、S/H回路からの出力に遅延が生じ
るため、MUX回路をS/H回路と同一位相のデータ正
相入力信号でトリガすると、MUX回路はS/H回路が
ホールド状態に入る前のサンプル状態の出力信号をも選
択してしまう。そのため、図4に示すように位相比較装
置の出力信号にデータ信号で変調されたクロック信号の
一部が漏れ込み、位相雑音の原因となっている。特に、
従来の位相比較装置を10Gbit/s 以上で高速動作さ
せると、S/H回路の出力の遅延時間は動作速度によら
ず一定であるため、出力信号に含まれるクロック信号の
占める割合が大きくなり、位相雑音がより顕著になる。
号の立ち上がりおよび立ち下がり時に、S/H回路でク
ロック信号の電圧値を保持し、データ正相入力信号の立
ち下がりおよび立ち上がり時に、MUX回路でその電圧
値を選択し出力している。しかし実際は、S/H回路の
内部遅延によって、S/H回路からの出力に遅延が生じ
るため、MUX回路をS/H回路と同一位相のデータ正
相入力信号でトリガすると、MUX回路はS/H回路が
ホールド状態に入る前のサンプル状態の出力信号をも選
択してしまう。そのため、図4に示すように位相比較装
置の出力信号にデータ信号で変調されたクロック信号の
一部が漏れ込み、位相雑音の原因となっている。特に、
従来の位相比較装置を10Gbit/s 以上で高速動作さ
せると、S/H回路の出力の遅延時間は動作速度によら
ず一定であるため、出力信号に含まれるクロック信号の
占める割合が大きくなり、位相雑音がより顕著になる。
【0024】これに対し本発明の位相比較器では、サン
プル/ホールド回路3および4はデータ正相入力信号の
立ち上がりおよび立ち下がりでトリガをかけ、合成回路
5については、サンプル/ホールド回路3および4から
の出力に生じる遅延と同等の遅延を持つデータ遅延回路
6の出力信号でトリガをかけることで、サンプル/ホー
ルド回路3および4がホールド状態の直流電圧のみを合
成回路5で選択することを可能としている。これによ
り、位相比較装置の出力への不要なクロック信号の漏れ
込みが解消され、図5に示すように位相雑音成分を含ま
ない出力信号が得られる。
プル/ホールド回路3および4はデータ正相入力信号の
立ち上がりおよび立ち下がりでトリガをかけ、合成回路
5については、サンプル/ホールド回路3および4から
の出力に生じる遅延と同等の遅延を持つデータ遅延回路
6の出力信号でトリガをかけることで、サンプル/ホー
ルド回路3および4がホールド状態の直流電圧のみを合
成回路5で選択することを可能としている。これによ
り、位相比較装置の出力への不要なクロック信号の漏れ
込みが解消され、図5に示すように位相雑音成分を含ま
ない出力信号が得られる。
【0025】図7に、fT40GHz程度のSiバイポ
ーラトランジスタを用いた場合の、従来の位相比較装置
と本発明による位相比較装置のシミュレーションによる
出力波形の比較を示す。
ーラトランジスタを用いた場合の、従来の位相比較装置
と本発明による位相比較装置のシミュレーションによる
出力波形の比較を示す。
【0026】細線で示した波形が従来の位相比較装置の
出力波形であり、太線で示した波形が本発明による位相
比較装置の出力波形である。
出力波形であり、太線で示した波形が本発明による位相
比較装置の出力波形である。
【0027】従来の位相比較装置では、S/H回路の出
力信号に約20psecの遅延が生じているためにクロック
信号の漏れ込みが見られる。これに対し、本発明の位相
比較装置では、S/H回路の出力に生じる遅延と同等の
遅延を持つデータ遅延回路を挿入することにより、出力
信号へのクロック信号の漏れ込みが約3分の1に低減さ
れていることがわかる。
力信号に約20psecの遅延が生じているためにクロック
信号の漏れ込みが見られる。これに対し、本発明の位相
比較装置では、S/H回路の出力に生じる遅延と同等の
遅延を持つデータ遅延回路を挿入することにより、出力
信号へのクロック信号の漏れ込みが約3分の1に低減さ
れていることがわかる。
【0028】ここで、図7の出力波形が図5のOUTの
波形に比べ若干歪んでいるのは、バイポーラトランジス
タを用いることにより生じたリンギングのためである。
波形に比べ若干歪んでいるのは、バイポーラトランジス
タを用いることにより生じたリンギングのためである。
【0029】<実施例2>図2は、本発明による位相比
較装置の他の実施例を示すブロック図である。
較装置の他の実施例を示すブロック図である。
【0030】クロック入力端子8をサンプル/ホールド
回路10のクロック入力端子とサンプル/ホールド回路
11のクロック入力端子に接続、データ入力端子9を上
記サンプル/ホールド回路10のデータ入力端子と上記
サンプル/ホールド回路11のデータ反転入力端子と合
成回路14のデータ反転入力端子に接続、信号遅延回路
12の入力端子に上記サンプル/ホールド回路10の出
力端子を接続、信号遅延回路13の入力端子に上記サン
プル/ホールド回路11の出力端子を接続、上記合成回
路14のサンプル信号入力端子に上記信号遅延回路12
の出力端子を接続、上記合成回路14の他方のサンプル
信号入力端子に上記信号遅延回路13の出力端子を接続
した。
回路10のクロック入力端子とサンプル/ホールド回路
11のクロック入力端子に接続、データ入力端子9を上
記サンプル/ホールド回路10のデータ入力端子と上記
サンプル/ホールド回路11のデータ反転入力端子と合
成回路14のデータ反転入力端子に接続、信号遅延回路
12の入力端子に上記サンプル/ホールド回路10の出
力端子を接続、信号遅延回路13の入力端子に上記サン
プル/ホールド回路11の出力端子を接続、上記合成回
路14のサンプル信号入力端子に上記信号遅延回路12
の出力端子を接続、上記合成回路14の他方のサンプル
信号入力端子に上記信号遅延回路13の出力端子を接続
した。
【0031】図2のサンプル/ホールド回路10および
11には図11のS/H回路を、合成回路14には図1
2のMUX回路を適用できる。また、図2の信号遅延回
路12および13には、図14の差動増幅回路を適用で
きる。信号遅延回路は、後述の動作原理に示すように、
サンプル/ホールド回路で保持した電圧値を線形増幅す
るため、エミッタ抵抗RE3(図14)を挿入して、ト
ランジスタTr23/Tr24からなる差動対の利得を
1とすることが望ましい。また、信号遅延回路は、サン
プル/ホールド回路の出力を、クロック信号の一周期の
時間からサンプル/ホールド回路の内部遅延を引いた時
間だけ遅延させるように段数を決定する必要がある。例
えば、伝送速度10Gbit/s において、信号遅延回路
の遅延時間を、クロック信号の一周期の時間からサンプ
ル/ホールド回路の内部遅延を引いた時間約80psecと
するには、図14の差動増幅回路を4段縦続接続する必
要がある。
11には図11のS/H回路を、合成回路14には図1
2のMUX回路を適用できる。また、図2の信号遅延回
路12および13には、図14の差動増幅回路を適用で
きる。信号遅延回路は、後述の動作原理に示すように、
サンプル/ホールド回路で保持した電圧値を線形増幅す
るため、エミッタ抵抗RE3(図14)を挿入して、ト
ランジスタTr23/Tr24からなる差動対の利得を
1とすることが望ましい。また、信号遅延回路は、サン
プル/ホールド回路の出力を、クロック信号の一周期の
時間からサンプル/ホールド回路の内部遅延を引いた時
間だけ遅延させるように段数を決定する必要がある。例
えば、伝送速度10Gbit/s において、信号遅延回路
の遅延時間を、クロック信号の一周期の時間からサンプ
ル/ホールド回路の内部遅延を引いた時間約80psecと
するには、図14の差動増幅回路を4段縦続接続する必
要がある。
【0032】図2の動作原理を、図6のタイミングチャ
ートを用いて説明する。
ートを用いて説明する。
【0033】端子9へのデータ正相入力信号の立ち上が
りでは、サンプル/ホールド回路10はサンプル状態か
らホールド状態へと移行し、端子9へのクロック正相入
力信号の電圧を保持すると同時に、信号遅延回路12に
出力する。この時、サンプル/ホールド回路11はホー
ルド状態からサンプル状態へと移行する。逆にデータ正
相入力信号の立ち下がりでは、図2のサンプル/ホール
ド回路11からクロック正相入力信号の電圧が信号遅延
回路13に出力される。信号遅延回路12/13は、各
々、サンプル/ホールド回路10/11からの信号を、
クロック信号の一周期の時間からサンプル/ホールド回
路10/11の内部遅延を引いた時間だけ遅延させ、合
成回路14に出力する。合成回路14は、データ正相入
力信号の立ち下がり時の信号遅延回路12の出力信号
と、データ正相入力信号の立ち上がり時の信号遅延回路
13の出力信号を選択し出力することで、データ信号と
クロック信号の位相差を検出している。この結果、合成
回路14は、サンプル/ホールド回路10/11のホー
ルド状態の直流電圧のみを選択することが可能となり、
出力への不要なクロック信号の漏れ込みが解消され、図
6に示すように位相雑音成分を含まない出力信号が得ら
れる。
りでは、サンプル/ホールド回路10はサンプル状態か
らホールド状態へと移行し、端子9へのクロック正相入
力信号の電圧を保持すると同時に、信号遅延回路12に
出力する。この時、サンプル/ホールド回路11はホー
ルド状態からサンプル状態へと移行する。逆にデータ正
相入力信号の立ち下がりでは、図2のサンプル/ホール
ド回路11からクロック正相入力信号の電圧が信号遅延
回路13に出力される。信号遅延回路12/13は、各
々、サンプル/ホールド回路10/11からの信号を、
クロック信号の一周期の時間からサンプル/ホールド回
路10/11の内部遅延を引いた時間だけ遅延させ、合
成回路14に出力する。合成回路14は、データ正相入
力信号の立ち下がり時の信号遅延回路12の出力信号
と、データ正相入力信号の立ち上がり時の信号遅延回路
13の出力信号を選択し出力することで、データ信号と
クロック信号の位相差を検出している。この結果、合成
回路14は、サンプル/ホールド回路10/11のホー
ルド状態の直流電圧のみを選択することが可能となり、
出力への不要なクロック信号の漏れ込みが解消され、図
6に示すように位相雑音成分を含まない出力信号が得ら
れる。
【0034】出力波形のシミュレーション結果は、実施
例1で示した図7と同様である。
例1で示した図7と同様である。
【0035】<実施例3>図8は、本発明の位相比較装
置を位相同期ループ回路22に適用し、更に識別回路2
1と一体化した場合のPLL−IC20の一実施例を示
すブロック図である。
置を位相同期ループ回路22に適用し、更に識別回路2
1と一体化した場合のPLL−IC20の一実施例を示
すブロック図である。
【0036】端子DINから入力され、入力バッファB
UF1を経たデータ信号と、入力バッファBUF3/B
UF4を経た相対位相差0°/90°のクロック信号
は、位相比較装置I−Channel28/Q−Channel29
に入力され、ここでデータ信号とクロック信号の位相差
を検出する。次に、この二つの位相比較装置I−Chann
el28/Q−Channel29の出力によって周波数比較装
置31が動作し、データ信号とクロック信号の周波数差
を検出する。セレクタ33は、切換信号生成回路32を
経た位相比較装置Q−Channel29の出力によって、非
同期時は周波数比較装置31の出力を、同期時は位相比
較装置I−Channel28の出力を選択し、ループフィル
タ34に出力する。電圧制御発振回路23は、ループフ
ィルタ34の出力の直流成分によって発振周波数をデー
タ信号に同期し、クロックを、入力バッファBUF3
と、信号を90°遅延させる90°移相回路25に出力
する。識別回路21は、入力バッファBUF3,移相回
路27を経たクロック信号によって、端子DINからの
データ信号を識別再生し、出力バッファBUF2を介して端
子DOUTから出力する。
UF1を経たデータ信号と、入力バッファBUF3/B
UF4を経た相対位相差0°/90°のクロック信号
は、位相比較装置I−Channel28/Q−Channel29
に入力され、ここでデータ信号とクロック信号の位相差
を検出する。次に、この二つの位相比較装置I−Chann
el28/Q−Channel29の出力によって周波数比較装
置31が動作し、データ信号とクロック信号の周波数差
を検出する。セレクタ33は、切換信号生成回路32を
経た位相比較装置Q−Channel29の出力によって、非
同期時は周波数比較装置31の出力を、同期時は位相比
較装置I−Channel28の出力を選択し、ループフィル
タ34に出力する。電圧制御発振回路23は、ループフ
ィルタ34の出力の直流成分によって発振周波数をデー
タ信号に同期し、クロックを、入力バッファBUF3
と、信号を90°遅延させる90°移相回路25に出力
する。識別回路21は、入力バッファBUF3,移相回
路27を経たクロック信号によって、端子DINからの
データ信号を識別再生し、出力バッファBUF2を介して端
子DOUTから出力する。
【0037】<実施例4>図9は、本発明の位相比較装
置を位相同期ループ回路22に適用し、更に識別回路2
1と一体化した場合のPLL−IC20の他の実施例を
示すブロック図である。
置を位相同期ループ回路22に適用し、更に識別回路2
1と一体化した場合のPLL−IC20の他の実施例を
示すブロック図である。
【0038】端子DINから入力され、入力バッファB
UF1を経たデータ信号と、入力バッファBUF3/B
UF4を経た相対位相差0°/90°のクロック信号
は、位相比較装置I−Channel28/Q−Channel29
に入力され、ここでデータ信号とクロック信号の位相差
を検出する。次に、この二つの位相比較装置I−Chann
el28/Q−Channel29の出力によって周波数比較装
置31が動作し、データ信号とクロック信号の周波数差
を検出する。セレクタ33は、切換信号生成回路32を
経た位相比較装置Q−Channel29の出力によって、非
同期時は周波数比較装置31の出力を、同期時は位相比
較装置I−Channel28の出力を選択し、ループフィル
タ34に出力する。電圧制御発振回路36は、ループフ
ィルタ34の出力の直流成分によって発振周波数をデー
タ信号に同期し、0°のクロックを入力バッファBUF
3に、90°遅延したクロックを入力バッファBUF4に入
力する。識別回路21は、入力バッファBUF3,移相
回路27を経たクロック信号によって、端子DINから
のデータ信号を識別再生し、端子DOUTから出力す
る。
UF1を経たデータ信号と、入力バッファBUF3/B
UF4を経た相対位相差0°/90°のクロック信号
は、位相比較装置I−Channel28/Q−Channel29
に入力され、ここでデータ信号とクロック信号の位相差
を検出する。次に、この二つの位相比較装置I−Chann
el28/Q−Channel29の出力によって周波数比較装
置31が動作し、データ信号とクロック信号の周波数差
を検出する。セレクタ33は、切換信号生成回路32を
経た位相比較装置Q−Channel29の出力によって、非
同期時は周波数比較装置31の出力を、同期時は位相比
較装置I−Channel28の出力を選択し、ループフィル
タ34に出力する。電圧制御発振回路36は、ループフ
ィルタ34の出力の直流成分によって発振周波数をデー
タ信号に同期し、0°のクロックを入力バッファBUF
3に、90°遅延したクロックを入力バッファBUF4に入
力する。識別回路21は、入力バッファBUF3,移相
回路27を経たクロック信号によって、端子DINから
のデータ信号を識別再生し、端子DOUTから出力す
る。
【0039】<実施例5>図10は、実施例3または実
施例4のPLL−IC20を、例えば10Gbit/s 光
伝送システムに適用した場合のブロック図である。
施例4のPLL−IC20を、例えば10Gbit/s 光
伝送システムに適用した場合のブロック図である。
【0040】図中、high V gen.40は直流高電圧、4
1は受光素子、42は前置増幅器、43は利得可変増幅
器、20は図8または図9に示したPLL−IC、44
は分離回路DMUXである。直流高電圧40によりバイ
アスされた受光素子41は光信号を電流に変換し、前置
増幅器42において電圧に変換する。利得可変増幅器4
3は光信号のパワー変動,電源電圧変動および温度変動
を吸収し一定振幅の信号を出力する。PLL−IC20
では、利得可変増幅器43を経て端子DINから入力さ
れたデータ信号から抽出したクロック信号により識別再
生を行い、再生したデータ信号を端子DOUTから出力
し、抽出したクロック信号を端子COUTから出力する。分
離回路DMUX44は、PLL−IC20からの伝送速
度10Gbit/s のデータ信号をPLL−IC20から
の10GHzのクロック信号でリタイミングし、伝送速
度2.5Gbit/sで4チャンネルのデータ信号に分離す
る。
1は受光素子、42は前置増幅器、43は利得可変増幅
器、20は図8または図9に示したPLL−IC、44
は分離回路DMUXである。直流高電圧40によりバイ
アスされた受光素子41は光信号を電流に変換し、前置
増幅器42において電圧に変換する。利得可変増幅器4
3は光信号のパワー変動,電源電圧変動および温度変動
を吸収し一定振幅の信号を出力する。PLL−IC20
では、利得可変増幅器43を経て端子DINから入力さ
れたデータ信号から抽出したクロック信号により識別再
生を行い、再生したデータ信号を端子DOUTから出力
し、抽出したクロック信号を端子COUTから出力する。分
離回路DMUX44は、PLL−IC20からの伝送速
度10Gbit/s のデータ信号をPLL−IC20から
の10GHzのクロック信号でリタイミングし、伝送速
度2.5Gbit/sで4チャンネルのデータ信号に分離す
る。
【0041】
【発明の効果】本発明に係る位相比較装置を用いると、
サンプル/ホールド回路がホールド状態の直流電圧のみ
を合成回路で選択することが可能となるため、位相比較
装置の出力へのクロック信号の漏れ込みが解消され、位
相雑音成分を含まない出力信号が得られる。
サンプル/ホールド回路がホールド状態の直流電圧のみ
を合成回路で選択することが可能となるため、位相比較
装置の出力へのクロック信号の漏れ込みが解消され、位
相雑音成分を含まない出力信号が得られる。
【0042】本発明の位相比較装置を、PLL(位相同
期ループ回路,識別器と共に、同一半導体基板上に形成
することにより、従来のSAW(Surface Acoustic Wav
e:表面弾性波フィルタを用いるシステムに比べ、シス
テムの小型化,低コスト化を実現できる。
期ループ回路,識別器と共に、同一半導体基板上に形成
することにより、従来のSAW(Surface Acoustic Wav
e:表面弾性波フィルタを用いるシステムに比べ、シス
テムの小型化,低コスト化を実現できる。
【図1】本発明による位相比較装置の一実施例を示すブ
ロック図。
ロック図。
【図2】本発明による位相比較装置の他の実施例を示す
ブロック図。
ブロック図。
【図3】従来の位相比較装置を示す回路図。
【図4】従来の位相比較装置の動作を示すタイミングチ
ャート。
ャート。
【図5】図1に示す構成を用いた場合の動作を示すタイ
ミングチャート。
ミングチャート。
【図6】図2に示す構成を用いた場合の動作を示すタイ
ミングチャート。
ミングチャート。
【図7】従来の位相比較装置と本発明の位相比較装置の
出力波形のシミュレーション結果を比較した図。
出力波形のシミュレーション結果を比較した図。
【図8】本発明の位相比較装置を用いたPLL−ICの
一実施例を示すブロック図。
一実施例を示すブロック図。
【図9】本発明の位相比較装置を用いたPLL−ICの
他の実施例を示すブロック図。
他の実施例を示すブロック図。
【図10】本発明の位相比較装置を用いた光伝送のシス
テムの構成例を示すブロック図。
テムの構成例を示すブロック図。
【図11】図1および図2のサンプリング/ホールド回
路に適用するS/H回路の回路図。
路に適用するS/H回路の回路図。
【図12】図1および図2の合成回路に適用するMUX
回路の回路図。
回路の回路図。
【図13】図1のデータ遅延回路に適用する差動増幅回
路の回路図。
路の回路図。
【図14】図2の信号遅延回路に適用する差動増幅回路
の回路図。
の回路図。
1,8…クロック入力端子、2,9…データ入力端子、
3,4,10,11…サンプル/ホールド回路、5,1
4…合成回路、6…データ遅延回路、7,15…位相比
較装置の出力端子、12,13…信号遅延回路、20…
PLL(Phaselocked Loop−IC、21…識別回路、
22…位相同期ループ回路、23,36…電圧制御発振
器、25…90°移相回路、27…移相回路、28,2
9…位相比較装置、30…データ入力点、31…周波数
比較装置、32…切換信号生成回路、33…セレクタ、
34…ループフィルタ、40…直流高電圧、41…受光
素子、42…前置増幅器、43…利得可変増幅器、44
…DMUX:分割回路、50,51…S/H回路のデー
タ入力端子、52,53…S/H回路のクロック入力端
子、55,56…S/H回路の出力端子、54,61,
73,79…電源端子、57,70,76,82…負電
源端子、58…入力エミッタフォロワ、59…ラッチ回
路、60…出力エミッタフォロワ、62,63,64,
65…MUX回路の入力端子、66,67…MUX回路
のデータ入力端子出力端子、68,69…MUX回路の
出力端子、71,72…データ遅延回路の入力端子、7
4,75…データ遅延回路の出力端子、77,78…信
号遅延回路の入力端子、80,81…信号遅延回路の出
力端子、D,DB…データ入力端子、C,CB…クロッ
ク入力端子、Q1,Q1B,Q2,Q2B…S/H回路
の出力端子、OUT,OUTB…位相比較装置の出力端
子、DIN…データ入力端子、DOUT…データ出力端子、
COUT…クロック出力端子、BUF1、BUF3、B
UF4…入力バッファ、BUF2,BUF5…出力バッ
ファ、Tr1〜26…トランジスタ、D1,D2…ダイ
オード、RL1,RL2,RI1,RI2…負荷抵抗、
RE1,RE2,RE3…エミッタ抵抗、I1…電流
源。
3,4,10,11…サンプル/ホールド回路、5,1
4…合成回路、6…データ遅延回路、7,15…位相比
較装置の出力端子、12,13…信号遅延回路、20…
PLL(Phaselocked Loop−IC、21…識別回路、
22…位相同期ループ回路、23,36…電圧制御発振
器、25…90°移相回路、27…移相回路、28,2
9…位相比較装置、30…データ入力点、31…周波数
比較装置、32…切換信号生成回路、33…セレクタ、
34…ループフィルタ、40…直流高電圧、41…受光
素子、42…前置増幅器、43…利得可変増幅器、44
…DMUX:分割回路、50,51…S/H回路のデー
タ入力端子、52,53…S/H回路のクロック入力端
子、55,56…S/H回路の出力端子、54,61,
73,79…電源端子、57,70,76,82…負電
源端子、58…入力エミッタフォロワ、59…ラッチ回
路、60…出力エミッタフォロワ、62,63,64,
65…MUX回路の入力端子、66,67…MUX回路
のデータ入力端子出力端子、68,69…MUX回路の
出力端子、71,72…データ遅延回路の入力端子、7
4,75…データ遅延回路の出力端子、77,78…信
号遅延回路の入力端子、80,81…信号遅延回路の出
力端子、D,DB…データ入力端子、C,CB…クロッ
ク入力端子、Q1,Q1B,Q2,Q2B…S/H回路
の出力端子、OUT,OUTB…位相比較装置の出力端
子、DIN…データ入力端子、DOUT…データ出力端子、
COUT…クロック出力端子、BUF1、BUF3、B
UF4…入力バッファ、BUF2,BUF5…出力バッ
ファ、Tr1〜26…トランジスタ、D1,D2…ダイ
オード、RL1,RL2,RI1,RI2…負荷抵抗、
RE1,RE2,RE3…エミッタ抵抗、I1…電流
源。
Claims (7)
- 【請求項1】クロック入力端子を第1のサンプル/ホー
ルド回路のクロック入力端子と第2のサンプル/ホール
ド回路のクロック入力端子に接続し、データ入力端子を
上記第1のサンプル/ホールド回路のデータ入力端子と
上記第2のサンプル/ホールド回路のデータ反転入力端
子とデータ遅延回路の入力端子に接続し、合成回路のサ
ンプル信号入力端子に上記第1のサンプル/ホールド回
路の出力端子を接続し、上記合成回路の他方のサンプル
信号入力端子に上記第2のサンプル/ホールド回路の出
力端子を接続し、上記合成回路のデータ入力端子に上記
データ遅延回路の出力端子を接続したことを特徴とする
位相比較装置。 - 【請求項2】クロック入力端子を第1のサンプル/ホー
ルド回路のクロック入力端子と第2のサンプル/ホール
ド回路のクロック入力端子に接続し、データ入力端子を
上記第1のサンプル/ホールド回路のデータ入力端子と
上記第2のサンプル/ホールド回路のデータ反転入力端
子と合成回路のデータ反転入力端子に接続し、第1の信
号遅延回路の入力端子に上記第1のサンプル/ホールド
回路の出力端子を接続し、第2の信号遅延回路の入力端
子に上記第2のサンプル/ホールド回路の出力端子を接
続し、上記合成回路のサンプル信号入力端子に上記第1
の信号遅延回路の出力端子を接続し、上記合成回路の他
方のサンプル信号入力端子に上記第2の信号遅延回路の
出力端子を接続したことを特徴とする位相比較装置。 - 【請求項3】請求項1記載の第1のサンプル/ホールド
回路および第2のサンプル/ホールド回路の内部遅延と
同等の遅延時間を有することを特徴とする差動増幅回路
構成のデータ遅延回路。 - 【請求項4】請求項2記載の第1のサンプル/ホールド
回路および第2のサンプル/ホールド回路の出力信号
を、第1のサンプル/ホールド回路および第2のサンプ
ル/ホールド回路に入力されるクロック信号の一周期の
時間から第1のサンプル/ホールド回路および第2のサ
ンプル/ホールド回路の内部遅延を引いた時間だけ遅延
させることを特徴とする差動増幅回路構成の信号遅延回
路。 - 【請求項5】請求項第1または請求項2のいずれか一つ
に記載の位相比較装置を用いて構成し、電圧制御発振器
の出力端子を第1の入力バッファの入力端子と90°移
相回路の入力端子に接続し、上記第1の入力バッファの
出力端子を第1の位相比較装置のクロック入力端子と移
相回路の入力端子に接続し、上記移相回路の出力端子を
出力バッファの入力端子に接続し、上記90°移相回路
の出力端子を第2の入力バッファの入力端子に接続し、
上記第2の入力バッファの出力端子を第2の位相比較装
置のクロック入力端子に接続し、データ入力点を上記第
1の位相比較装置のデータ入力端子と上記第2の位相比
較装置のデータ入力端子に接続し、上記第1の位相比較
装置の出力端子を周波数比較装置の入力端子とセレクタ
の入力端子に接続し、上記第2の位相比較装置の出力端
子を上記周波数比較装置の他方の入力端子と切換信号生
成回路の入力端子に接続し、上記周波数比較装置の出力
端子を上記セレクタの他方の入力端子に接続し、上記切
換信号生成回路の出力端子を上記セレクタの切換信号入
力端子に接続し、上記セレクタの出力端子をループフィ
ルタの入力端子に接続し、上記ループフィルタの出力端
子を上記電圧制御発振器の入力端子に接続したことを特
徴とする位相同期ループ回路。 - 【請求項6】請求項1または請求項2記載のいずれか一
つの位相比較装置を用いて構成し、電圧制御発振器の出
力端子を第1の入力バッファの入力端子に接続し、上記
電圧制御発振器の90°遅延出力端子を第2の入力バッ
ファの入力端子に接続し、上記第1の入力バッファの出
力端子を第1の位相比較装置のクロック入力端子と移相
回路の入力端子に接続し、上記移相回路の出力端子を出
力バッファの入力端子に接続し、上記第2の入力バッフ
ァの出力端子を第2の位相比較装置のクロック入力端子
に接続し、データ入力点を上記第1の位相比較装置のデ
ータ入力端子と上記第2の位相比較装置のデータ入力端
子に接続し、上記第1の位相比較装置の出力端子を周波
数比較装置の入力端子とセレクタの入力端子に接続し、
上記第2の位相比較装置の出力端子を上記周波数比較装
置の他方の入力端子と切換信号生成回路の入力端子に接
続し、上記周波数比較装置の出力端子を上記セレクタの
他方の入力端子に接続し、上記切換信号生成回路の出力
端子を上記セレクタの切換信号入力端子に接続し、上記
セレクタの出力端子をループフィルタの入力端子に接続
し、上記ループフィルタの出力端子を上記電圧制御発振
器の入力端子に接続したことを特徴とする位相同期ルー
プ回路。 - 【請求項7】請求項5または請求項6記載のいずれか一
つの位相同期ループ回路と識別回路を同一半導体基板上
に形成したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10161797A JPH11355111A (ja) | 1998-06-10 | 1998-06-10 | 位相比較装置および信号遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10161797A JPH11355111A (ja) | 1998-06-10 | 1998-06-10 | 位相比較装置および信号遅延回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11355111A true JPH11355111A (ja) | 1999-12-24 |
Family
ID=15742103
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10161797A Pending JPH11355111A (ja) | 1998-06-10 | 1998-06-10 | 位相比較装置および信号遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11355111A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008306617A (ja) * | 2007-06-11 | 2008-12-18 | Nippon Telegr & Teleph Corp <Ntt> | 電気分散補償等化回路 |
JP2013085162A (ja) * | 2011-10-12 | 2013-05-09 | Nippon Telegr & Teleph Corp <Ntt> | アナログマルチプレクサ |
US9565015B1 (en) | 2015-09-09 | 2017-02-07 | Fujitsu Limited | Signal reproduction circuit, electronic apparatus, and signal reproducing method |
US10057050B2 (en) | 2016-02-18 | 2018-08-21 | Fujitsu Limited | Signal recovery circuit, electronic device, and signal recovery method |
US10277387B2 (en) | 2016-07-15 | 2019-04-30 | Fujitsu Limited | Signal recovery circuit, electronic device, and signal recovery method |
-
1998
- 1998-06-10 JP JP10161797A patent/JPH11355111A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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