JP5672931B2 - クロック再生回路及びクロックデータ再生回路 - Google Patents

Description

本発明は、クロック再生回路及びクロックデータ再生回路に関する。

図１（Ａ）〜（Ｃ）はクロックデータ再生（ＣＤＲ：Clock and Data Recovery）回路を説明するための図である。図１（Ａ）は、クロックデータ再生回路の構成例を示すブロック図である。クロックデータ再生回路は、クロック再生回路１０１及びデータ再生回路１０２を有する。クロック再生回路１０１は、ゲーテッド電圧制御発振器（ＶＣＯ）であり、入力データＤｉに同期した再生クロック信号ＣＫｏを生成する。データ再生回路１０２は、再生クロック信号ＣＫｏに同期して入力データＤｉを再生し、再生データＤｏを出力する。

図１（Ｂ）はクロック再生回路１０１の構成例を示す回路図であり、図１（Ｃ）は図１（Ｂ）の回路の動作例を説明するためのタイミングチャートである。クロック再生回路１０１は、ゲーテッドＶＣＯにより構成され、例えば４個のインバータ１１１及び否定論理和（ＮＯＲ）回路１１２を有する。４個のインバータ１１１の直列接続回路は、入力端子がＮＯＲ回路１１２の出力端子に接続される。ＮＯＲ回路１１２は、４個のインバータ１１１の直列接続回路の出力信号及び入力データＤｉの否定論理和信号を再生クロック信号ＣＫｏとして出力する。４個のインバータ１１１を含むループ回路は、リング発振器を構成し、クロック信号を発振する。入力データＤｉがハイレベルのときには、ＮＯＲ回路１１２はローレベルの再生クロック信号ＣＫｏを出力し、クロック停止状態になる。入力データＤｉがハイレベルからローレベルに立ち下がると、ＮＯＲ回路１１２はパルス列の再生クロック信号ＣＫｏの出力を開始し、クロック出力状態になる。これにより、再生クロック信号ＣＫｏは、入力データＤｉの立ち下がりエッジに同期したクロック信号になる。なお、再生クロック信号ＣＫｏは、データ再生回路１０２に入力される際には連続したパルス列となる。インバータ１１１は、遅延素子である。インバータ１１１の遅延時間は、制御電圧Ｖｃにより制御され、リング発振器の発振周波数は、入力データＤｉの基本周波数とほぼ同じになるように設定される。

また、入力データを入力してそのエッジタイミングに同期した再生クロックを生成するクロック再生回路と、入力データを入力し再生クロックによって入力データのデータ識別を行うデータ識別回路とを備えたクロックデータ再生回路が知られている（例えば、特許文献１参照）。

特開２００８−２２７７８６号公報

図１（Ａ）〜（Ｃ）のクロックデータ再生回路において、入力データＤｉは、複数の送信装置から選択的に入力される。各送信装置から入力される入力データＤｉは、相互に周波数及び位相のずれを有する。図１（Ｂ）のゲーテッドＶＣＯの場合、送信装置が切り替わった瞬間の入力データＤｉの入力と同時に、図１（Ｂ）のゲーテッドＶＣＯが形成するループ回路の内部に信号の揺れが発生する。この揺れは、ゲーテッドＶＣＯ内部の位相ジャンプと呼ばれ、リング発振器内部に定常的に発生していた波形とは別の信号成分が入力されることとなる。これにより、リング発振器の安定性が劣化する。言い換えると、送信装置の切り替わりからある程度の時間を要してリング発振器は安定状態に復帰し、再生クロック信号ＣＫｏを生成することができるが、ループ回路が安定状態に収束するまで待つ必要があり、タイミング生成に長時間を要することとなる。

本発明の目的は、安定した再生クロック信号を高速に生成することができるクロック再生回路及びクロックデータ再生回路を提供することである。

クロック再生回路は、入力データに同期して第１のクロック信号をサンプリング及びホールドする第１のサンプルホールド回路と、前記第１のクロック信号に対して周波数が同じで位相が９０度異なる第２のクロック信号を入力し、前記入力データに同期して前記第２のクロック信号をサンプリング及びホールドする第２のサンプルホールド回路と、前記第１のクロック信号及び前記第２のサンプルホールド回路の出力信号をミキシングする第１のミキサ回路と、前記第２のクロック信号及び前記第１のサンプルホールド回路の出力信号をミキシングする第２のミキサ回路と、前記第２のミキサ回路の出力信号から前記第１のミキサ回路の出力信号を減算することにより再生クロック信号を出力する減算器とを有し、前記再生クロック信号は、前記入力データに対して、周波数及び位相が同じである。

ループ回路を用いずに再生クロック信号を生成することができるので、安定した再生クロック信号を高速に生成することができる。

図１（Ａ）〜（Ｃ）はクロックデータ再生回路を説明するための図である。 第１の実施形態による通信システムの構成例を示す図である。 図３（Ａ）はクロックデータ再生回路の構成例を示す図であり、図３（Ｂ）は入力データ及び再生クロック信号のタイミングチャートである。 図３（Ａ）のクロック再生回路の動作を説明するためのタイミングチャートである。 図５（Ａ）〜（Ｃ）はクロック再生回路の動作を説明するためのＩＱ平面の図である。 図３（Ａ）の第１のサンプルホールド回路の構成例を示す回路図である。 図３（Ａ）の第１のミキサ回路、第２のミキサ回路及び減算器の構成例を示す回路図である。 第２の実施形態によるクロック再生回路の構成例を示す図である。 図９（Ａ）及び（Ｂ）は第３の実施形態によるデータ再生回路の構成例を示す図である。

（第１の実施形態）
図２は、第１の実施形態による通信システムの構成例を示す図である。複数の加入者側装置２０１及び局舎側装置２０３は、光アクセス網（例えばＦＴＴＨ（Fiber To The Home）網）により接続される。局舎側装置２０３は、１本の光ファイバをスプリッタ２０２により分岐して複数の加入者側装置２０１に接続され、時分割多重通信を行うＰＯＮ（Passive Optical Network）方式が用いられる。加入者側装置２０１は、複数の加入者宅に存在するため、局舎側装置２０３で受信される信号は、局舎側装置２０３から各加入者側装置２０１までの距離や通信品質によって変化する。送受信される信号は、データ信号のみであるため、局舎側装置２０３では信号の受信タイミング信号（再生クロック信号）を生成する必要がある。時分割多重方式が用いられているため、送受信を行っている加入者側装置２０１が切り替わる度に、異なった受信タイミング信号の生成が必要となる。受信タイミング信号を生成している間は、正しくデータの送受信が行うことができないため、通信効率の向上のために、この受信タイミング信号の生成を高速に行う必要がある。一般的に、ＰＯＮ方式においては、最初に加入者側装置２０１から同期パターンを送信し、局舎側装置２０３では同期パターン受信中に受信タイミング信号の生成を行う。これを一般的にはバーストモードＣＤＲと呼ぶ。

局舎側装置２０３は、送信回路２０４及び受信回路２０５を有する。受信回路２０５は、光検出器２１１、トランスインピーダンスアンプ２１２、リミッティングアンプ２１３及びクロックデータ再生（ＣＤＲ）回路２１４を有する。光検出器２１１は、光ファイバを介して加入者側装置２０１から受信した光信号を電流信号に変換する。トランスインピーダンスアンプ２１２は、加入者側装置２０１までの距離等の違いにより電流信号の振幅が異なるため、出力信号の振幅が一定になるようにゲインを制御して増幅する。トランスインピーダンスアンプ２１２の出力信号の振幅は小さいので、リミッティングアンプ２１３はトランスインピーダンスアンプ２１２の出力信号を増幅する。クロックデータ再生回路２１４は、リミッティングアンプ２１３の出力信号を基にクロック信号及びデータを再生する。

クロックデータ再生回路２１４に要求される性能を説明する。加入者側装置２０１及び局舎側装置２０３の内部クロック信号は、規格で定められた値に設定される。規格上、この内部クロック信号は、ある範囲内の誤差を許容する必要がある。加入者側装置２０１及び局舎側装置２０３間で、おおよそ１００ｐｐｍまでの周波数オフセットを許容する必要がある。また、これら内部クロック信号の低周波揺らぎも許容する必要がある。このため、局舎側装置２０３の受信回路２０５では、入力されるデータの周波数揺らぎと位相揺らぎに対応して、受信タイミング信号（再生クロック信号）を生成する必要がある。

図３（Ａ）はクロックデータ再生回路２１４の構成例を示す図であり、図３（Ｂ）は入力データＤｉ及び再生クロック信号ＣＫｏのタイミングチャートである。クロックデータ再生回路２１４は、クロック再生回路３０１及びデータ再生回路３０２を有する。クロック再生回路３０１は、入力データＤｉに同期した再生クロック信号ＣＫｏを出力する。データ再生回路３０２は、再生クロック信号ＣＫｏに同期して入力データＤｉを再生し、再生データＤｏを出力する。入力データＤｉの信号周波数と再生クロック信号ＣＫｏの周波数は同じである。例えば、入力データＤｉの信号周波数は１Ｇ［ｂｐｓ］であり、再生クロック信号ＣＫｏの周波数は１Ｇ［Ｈｚ］である。１ユニットインターバル（１ＵＩ）３２０は、入力データＤｉの変化点間の期間であり、１ビット期間である。クロック再生回路３０１は、入力データＤｉの変化点が再生クロック信号ＣＫｏの例えば立ち上がりエッジに一致するような再生クロック信号ＣＫｏを生成する。データ再生回路３０２は、再生クロック信号ＣＫｏの例えば立ち下がりエッジに同期して入力データＤｉの２値判定を行うことにより、入力データＤｉの１ユニットインターバル３２０のセンタ付近の安定したデータを再生データＤｏとして出力することができる。

図４は図３（Ａ）のクロック再生回路３０１の動作を説明するためのタイミングチャートであり、図５（Ａ）〜（Ｃ）はクロック再生回路３０１の動作を説明するためのＩＱ平面の図である。クロック再生回路３０１は、電圧制御発振器（ＶＣＯ）３１１、第１のサンプルホールド回路３１２、第２のサンプルホールド回路３１３、第１のミキサ回路３１４、第２のミキサ回路３１５及び減算器３１６を有する。なお、電圧制御発振器３１１は、クロック再生回路３０１の外部に設けてもよい。

電圧制御発振器３１１は、図５（Ａ）に示すように、第１のクロック信号ＣＫｑ及び第２のクロック信号ＣＫｉを生成する。第２のクロック信号ＣＫｉは、第１のクロック信号ＣＫｑに対して周波数が同じで位相が９０度異なる信号である。第１のクロック信号ＣＫｑはｃｏｓ（ωｔ）の余弦波信号（Ｑ信号）であり、第２のクロック信号ＣＫｉはｓｉｎ（ωｔ）の正弦波信号（Ｉ信号）である。

第１のクロック信号ＣＫｑ及び第２のクロック信号ＣＫｉの周波数ωは、入力データＤｉの信号周波数ω０とほぼ同じである。例えば、第１のクロック信号ＣＫｑ及び第２のクロック信号ＣＫｉの周波数ωは１ＧＨｚであり、入力データＤｉの信号周波数ω０は１Ｇ［ｂｐｓ］である。ただし、第１のクロック信号ＣＫｑ及び第２のクロック信号ＣＫｉは、入力データＤｉに対して周波数及び位相のずれを有する。クロック再生回路３０１は、第１のクロック信号ＣＫｑ及び第２のクロック信号ＣＫｉを基に、入力データＤｉに対して周波数及び位相が一致した再生クロック信号ＣＫｏを生成する。

第１のサンプルホールド回路３１２は、入力データＤｉの立ち上がりエッジ及び立ち下がりエッジに同期して第１のクロック信号ＣＫｑをサンプリング及びホールドし、信号ＳＣＫｑを出力する。第２のサンプルホールド回路３１３は、入力データＤｉの立ち上がりエッジ及び立ち下がりエッジに同期して第２のクロック信号ＣＫｉをサンプリング及びホールドし、信号ＳＣＫｉを出力する。

なお、サンプルホールド回路３１２及び３１３は、入力データＤｉの立ち上がりエッジ及び立ち下がりエッジの両方に同期する場合に限定されず、入力データＤｉの立ち上がりエッジ又は立ち下がりエッジの一方に同期してサンプリング及びホールドを行ってもよい。

第１のサンプルホールド回路３１２は、後述の図６のサンプリングミキサ６０１〜６０４として機能するため、第１のクロック信号ＣＫｑ（＝ｃｏｓ（ωｔ））を入力し、クロック信号ＳＣＫｑ（＝ｃｏｓ（ωｔ０））を出力する。ここで、位相差ｔ０は、第１のクロック信号ＣＫｑ及び入力データＤｉの位相差である。同様に、第２のサンプルホールド回路３１３は、後述の図６のサンプリングミキサ６０１〜６０４として機能するため、第２のクロック信号ＣＫｉ（＝ｓｉｎ（ωｔ））を入力し、クロック信号ＳＣＫｉ（＝ｓｉｎ（ωｔ０））を出力する。

第１のミキサ回路３１４は、図５（Ｂ）に示すように、第１のクロック信号ＣＫｑ（＝ｃｏｓ（ωｔ））及び第２のサンプルホールド回路３１３の出力信号ＳＣＫｉ（＝ｓｉｎ（ωｔ０））をミキシング（乗算）し、信号ＣＫ１を出力する。信号ＣＫ１は、次式で表わされる。
ＣＫ１＝ＣＫｑ×ＳＣＫｉ
＝ｃｏｓ（ωｔ）×ｓｉｎ（ωｔ０）

第２のミキサ回路３１５は、図５（Ｂ）に示すように、第２のクロック信号ＣＫｉ（＝ｓｉｎ（ωｔ））及び第１のサンプルホールド回路３１２の出力信号ＳＣＫｑ（＝ｃｏｓ（ωｔ０））をミキシング（乗算）し、信号ＣＫ２を出力する。信号ＣＫ２は、次式で表わされる。
ＣＫ２＝ＣＫｉ×ＳＣＫｑ
＝ｓｉｎ（ωｔ）×ｃｏｓ（ωｔ０）

減算器３１６は、図５（Ｃ）に示すように、第２のミキサ回路３１５の出力信号ＣＫ２から第１のミキサ回路３１４の出力信号ＣＫ１を減算することにより再生クロック信号ＣＫｏを出力する。再生クロック信号ＣＫｏは、次式で表わされる。
ＣＫｏ＝ＣＫ２−ＣＫ１
＝ｓｉｎ（ωｔ）×ｃｏｓ（ωｔ０）−ｃｏｓ（ωｔ）×ｓｉｎ（ωｔ０）
＝ｓｉｎ（ω（ｔ−ｔ０））

再生クロック信号ＣＫｏは、第２のクロック信号ＣＫｉ（＝ｓｉｎ（ωｔ））に対して位相差ｔ０を補正したクロック信号となる。位相差ｔ０を補正することにより、周波数のずれも補正される。その結果、再生クロック信号ＣＫｏは、入力データＤｉに対して周波数及び位相が同じ信号になる。クロック再生回路３０１は、位相差ｔ０を補正した再生クロック信号ＣＫｏを生成することができる。これは受信のためのサンプリング位相調整に相当する。

位相差ｔ０の更新は、入力データＤｉの遷移タイミングで連続的に行われる。位相差を連続的に更新することは、周波数偏差を調整することに等しく、送受信装置間の周波数オフセットを吸収することが可能である。図４に示すように、入力データＤｉの遷移間隔が短期間である場合には、位相差ｔ０の変化が極めて小さく、再生クロック信号ＣＫｏの周波数及び位相はほとんど変化しない。しかし、入力データＤｉの遷移間隔が長期間の場合には、位相差ｔ０の変化が大きくなるため、期間４０１のように、再生クロック信号ＣＫｏの位相が変化する。しかし、本実施形態のクロック再生回路３０１は、図１（Ｂ）のクロック再生回路（ゲーテッドＶＣＯ）に比べて、ループ回路を用いずに再生クロック信号ＣＫｏを生成することができるので、期間４０１においても、安定した再生クロック信号ＣＫｏを高速に生成することができる。本実施形態のクロックデータ再生回路２１４は、入力データＤｉから加入者側装置２０１のクロック信号を再生クロック信号ＣＫｏとして再生し、最適なサンプリングタイミングでデータＤｏを再生することができる。

図６は、図３（Ａ）の第１のサンプルホールド回路３１２の構成例を示す回路図である。第１のサンプルホールド回路３１２の構成を例に説明するが、第２のサンプルホールド回路３１３の構成も第１のサンプルホールド回路３１２の構成と同様である。図６では、入力データＤｉの立ち上がりエッジ及び立ち下がりエッジの両方のタイミングでサンプリングを行うダブルエッジトリガのサンプルホールド回路の一例を示す。

図３（Ａ）ではシングルエンド信号の場合を例に説明したが、シングルエンド信号でも差動信号でもよい。以下、差動信号の場合を例に説明する。図３（Ａ）の電圧制御発振器３１１は、４相のクロック信号ＣＫｑ，／ＣＫｑ，ＣＫｉ，／ＣＫｉを生成する。第１のクロック信号ＣＫｑ及び／ＣＫｑは、相互に位相が反転した差動信号である。第２のクロック信号ＣＫｉ及び／ＣＫｉは、相互に位相が反転した差動信号である。入力データＤｉ及び／Ｄｉは、相互に位相が反転した差動信号である。第１のサンプルホールド回路３１２は、第１のクロック信号ＣＫｑ，／ＣＫｑ及び入力データＤｉ，／Ｄｉを入力し、クロック信号ＳＣＫｑ，／ＳＣＫｑを出力する。クロック信号ＳＣＫｑ，／ＳＣＫｑは、相互に位相が反転した差動信号である。同様に、第２のサンプルホールド回路３１３は、第２のクロック信号ＣＫｉ，／ＣＫｉ及び入力データＤｉ，／Ｄｉを入力し、クロック信号ＳＣＫｉ，／ＳＣＫｉを出力する。クロック信号ＳＣＫｉ，／ＳＣＫｉは、相互に位相が反転した差動信号である。

第１のサンプルホールド回路３１２は、サンプリングミキサ６０１〜６０４と、差動増幅回路６０５と、選択回路６０６〜６０９とを有する。サンプリングミキサ６０１は、ｐチャネル電界効果トランジスタ６１１及び６１２を有し、第１のクロック信号ＣＫｑ及び入力データＤｉ，／Ｄｉを入力する。サンプリングミキサ６０２は、ｐチャネル電界効果トランジスタ６１３及び６１４を有し、第１のクロック信号／ＣＫｑ及び入力データＤｉ，／Ｄｉを入力する。サンプリングミキサ６０３は、ｐチャネル電界効果トランジスタ６１５及び６１６を有し、第１のクロック信号ＣＫｑ及び入力データＤｉ，／Ｄｉを入力する。サンプリングミキサ６０４は、ｐチャネル電界効果トランジスタ６１７及び６１８を有し、第１のクロック信号／ＣＫｑ及び入力データＤｉ，／Ｄｉを入力する。

差動増幅回路６０５は、ｎチャネル電界効果トランジスタ６２３〜６２６、電流源６２１，６２２及び抵抗６２７〜６３０を有し、サンプリングミキサ６０１〜６０４の出力信号を差動入力信号として増幅し、差動出力信号を出力する。

選択回路６０６は、ｐチャネル電界効果トランジスタ６４１及びｎチャネル電界効果トランジスタ６４２を有し、入力データＤｉ，／Ｄｉを入力し、出力信号／ＳＣＫｑの端子に信号を出力する。選択回路６０７は、ｐチャネル電界効果トランジスタ６４３及びｎチャネル電界効果トランジスタ６４４を有し、入力データＤｉ，／Ｄｉを入力し、出力信号ＳＣＫｑの端子に信号を出力する。選択回路６０８は、ｐチャネル電界効果トランジスタ６４５及びｎチャネル電界効果トランジスタ６４６を有し、入力データＤｉ，／Ｄｉを入力し、出力信号／ＳＣＫｑの端子に信号を出力する。選択回路６０９は、ｐチャネル電界効果トランジスタ６４７及びｎチャネル電界効果トランジスタ６４８を有し、入力データＤｉ，／Ｄｉを入力し、出力信号ＳＣＫｑの端子に信号を出力する。

サンプリングミキサ６０１〜６０４の出力信号は、入力データＤｉ，／Ｄｉの信号周波数ω０とクロック信号ＣＫｑ，ＣＫｉの周波数ωが極めて近いため、入力データＤｉ，／Ｄｉとクロック信号ＣＫｑ，／ＣＫｑとの位相差ｔ０の信号となる。差動増幅回路６０５は、位相差ｔ０の信号を増幅する。選択回路６０６〜６０９は、増幅された位相差ｔ０の信号を選択し、クロック信号ＳＣＫｑ，／ＳＣＫｑを出力する。クロック信号ＳＣＫｑは、ｃｏｓ（ωｔ０）の信号である。以上のように、第１のサンプルホールド回路３１２は、入力データＤｉの立ち上がりエッジ及び立ち下がりエッジの両方のタイミングで、第１のクロック信号ＣＫｑ（＝ｃｏｓ（ωｔ））をサンプリングし、ホールドし、クロック信号ＳＣＫｑ（＝ｃｏｓ（ωｔ０））を出力する。

図７は、図３（Ａ）の第１のミキサ回路３１４、第２のミキサ回路３１５及び減算器３１６の構成例を示す回路図である。差動信号の場合を例に説明する。第１のミキサ回路３１４は、ｎチャネル電界効果トランジスタ７０１〜７０６を有し、電流源のｎチャネル電界効果トランジスタ７２１に接続される。第２のミキサ回路３１５は、ｎチャネル電界効果トランジスタ７１１〜７１６を有し、電流源のｎチャネル電界効果トランジスタ７２２に接続される。ｎチャネル電界効果トランジスタ７２１及び７２２のゲートには、バイアス電位Ｖｂが供給される。第１のミキサ回路３１４は、第１のクロック信号ＣＫｑ，／ＣＫｑ及びクロック信号ＳＣＫｉ，／ＳＣＫｉを入力し、クロック信号ＣＫ１，／ＣＫ１を出力する。クロック信号ＣＫ１及び／ＣＫ１は、相互に位相が反転した差動信号である。第２のミキサ回路３１５は、第２のクロック信号ＣＫｉ，／ＣＫｉ及びクロック信号ＳＣＫｑ，／ＳＣＫｑを入力し、クロック信号ＣＫ２，／ＣＫ２を出力する。クロック信号ＣＫ２及び／ＣＫ２は、相互に位相が反転した差動信号である。減算器３１６は、第１のミキサ回路３１４の出力線及び第２のミキサ回路３１５の出力線を配線により接続し、クロック信号ＣＫ２，／ＣＫ２からクロック信号ＣＫ１,／ＣＫ１を減算した信号を再生クロック信号ＣＫｏ，／ＣＫｏとして出力する。再生クロック信号ＣＫｏ及び／ＣＫｏは、相互に位相が反転した差動信号である。抵抗７２３は再生クロック信号ＣＫｏのノード及び電源電位ＶＤＤのノード間に接続され、抵抗７２４は再生クロック信号／ＣＫｏのノード及び電源電位ＶＤＤのノード間に接続される。

第１のミキサ回路３１４は、第１のクロック信号ＣＫｑの成分を、信号ＳＣＫｉの割合で重み付けし、電流出力する。第２のミキサ回路３１５は、第２のクロック信号ＣＫｉの成分を、信号ＳＣＫｑの割合で重み付けし、電流出力する。減算器３１６は、配線による接続で、ミキサ回路３１４及び３１５の出力電流の減算を行い、抵抗７２３及び７２４で電圧変換し、再生クロック信号ＣＫｏ，／ＣＫｏを生成する。

（第２の実施形態）
図８は、第２の実施形態によるクロック再生回路３０１の構成例を示す図である。本実施形態（図８）は、第１の実施形態（図３（Ａ））に対して、ローパスフィルタ８０１及び８０２を追加したものである。以下、本実施形態（図８）が第１の実施形態（図３（Ａ））と異なる点を説明する。第１のローパスフィルタ８０１は、第１のサンプルホールド回路３１２の出力信号ＳＣＫｑをフィルタリングし、高周波数帯域の信号を減衰させ、低周波数帯域の信号を通過させる。第２のローパスフィルタ８０２は、第２のサンプルホールド回路３１３の出力信号ＳＣＫｉをフィルタリングし、高周波数帯域の信号を減衰させ、低周波数帯域の信号を通過させる。第１のミキサ回路３１４は、第１のクロック信号ＣＫｑ及び第２のローパスフィルタ８０２の出力信号をミキシングし、信号ＣＫ１を出力する。第２のミキサ回路３１５は、第２のクロック信号ＣＫｉ及び第１のローパスフィルタ８０１の出力信号をミキシングし、信号ＣＫ２を出力する。

サンプルホールド回路３１２及び３１３は、入力データＤｉの遷移毎に位相差検出を行うため、入力データＤｉの位相に高周波の位相揺らぎ（ジッタ：Ｊｉｔｔｅｒ）が重畳されている場合がある。ジッタは、入力データＤｉの周波数及び位相揺らぎに無相関であり、送受信装置間の周波数位相調整を妨げる単なるノイズとなる。そのため、このジッタを除去する必要がある。本実施形態では、第１のサンプルホールド回路３１２の後段に第１のローパスフィルタ８０１を設け、第２のサンプルホールド回路３１３の後段に第２のローパスフィルタ８０２を設ける。ローパスフィルタ８０１及び８０２は、サンプルホールド回路３１２及び３１３の出力信号から高周波ジッタを除去することができるので、安定した再生クロック信号ＣＫｏを生成することができる。

（第３の実施形態）
図９（Ａ）及び（Ｂ）は、第３の実施形態によるデータ再生回路３０２（図３（Ａ））の構成例を示す図である。図９（Ａ）は、データ再生回路３０２の構成例を示す図である。データ再生回路３０２は、バッファ９０１、遅延ロックループ（ＤＬＬ）回路９０２及びデータ判定回路９０３を有する。バッファ９０１は、増幅やタイミング調整等のため、再生クロック信号ＣＫｏをバッファリング（増幅）し、再生クロック信号ＣＫ３を出力する。遅延ロックループ回路９０２は、バッファ９０１によりバッファリングされた再生クロック信号ＣＫ３に同期するように入力データＤｉを遅延し、データＤ１を出力する。バッファ９０１が再生クロック信号ＣＫｏをバッファリングすることにより、再生クロック信号ＣＫ３は入力データＤｉに対して遅延が生じる。そこで、遅延ロックループ回路９０２は、バッファ９０１による再生クロック信号ＣＫ３の位相ずれを補正する。遅延ロックループ回路９０２が入力データＤｉを遅延することにより、入力データＤ１及び再生クロック信号ＣＫ３の位相は相互に同じになる。データ判定回路９０３は、例えばＤ型フリップフロップであり、バッファ９０１によりバッファリングされた再生クロック信号ＣＫ３に同期して遅延ロックループ回路９０２の出力データＤ１を２値判定し、再生データＤｏを出力する。データ判定回路９０３がＤ型フリップフロップの場合、Ｄ端子にデータＤ１が入力され、クロック端子に再生クロック信号ＣＫ３が入力され、Ｑ端子から再生データＤｏを出力する。具体的には、データ判定回路９０３は、スライサ回路であり、例えば、図３（Ｂ）と同様に、再生クロック信号ＣＫ３（ＣＫｏ）の立ち下がりエッジに同期して、データＤ１（Ｄｉ）の２値判定を行う。データＤ１が閾値より大きいときには「１」のハイレベルの再生データＤｏが出力され、データＤ１が閾値より小さいときには「０」のローレベルの再生データＤｏが出力される。

図９（Ｂ）は、図９（Ａ）の遅延ロックループ回路９０２の構成例を示す図である。遅延ロックループ回路９０２は、デジタル制御遅延ライン（ＤＣＤＬ: Digital Controlled Delay Line）９１１、位相検出器（ＰＤ: Phase Detector）９１２及びアップダウンカウンタ９１３を有する。デジタル制御遅延ライン９１１は、入力データＤｉに対して遅延コードＤＣに応じた遅延時間の遅延を行い、データＤ１を出力する。位相検出器９１２は、再生クロック信号ＣＫ３に対するデータＤ１の位相差を検出し、位相差に応じてアップ信号ＵＰ又はダウン信号ＤＮを出力する。アップダウンカウンタ９１３は、アップ信号ＵＰ及びダウン信号ＤＮのカウントを行い、カウント値に応じて遅延コードＤＣをデジタル制御遅延ライン９１１に出力する。このループ回路により、データＤ１及び再生クロック信号ＣＫ３の位相差が０に近づく方向に動作し、やがてデータＤ１及び再生クロック信号ＣＫ３の位相が同じになる。

第１〜第３の実施形態によれば、クロック再生回路３０１は、図１（Ｂ）のゲーテッドＶＣＯのようなループ回路を用いずに再生クロック信号ＣＫｏを生成することができるので、安定した再生クロック信号ＣＫｏを高速に生成することができる。

データクロック再生回路２１４は、図２の通信システムの他、チップ間通信、筐体内（間）のデータ通信を行う高速インターフェースに適用可能であり、特にバースト伝送用受信装置に適用可能である。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

３０１ クロック再生回路
３０２ データ再生回路
３１１ 電圧制御発振器
３１２ 第１のサンプルホールド回路
３１３ 第２のサンプルホールド回路
３１４ 第１のミキサ回路
３１５ 第２のミキサ回路
３１６ 減算器

Claims (5)

1. 入力データに同期して第１のクロック信号をサンプリング及びホールドする第１のサンプルホールド回路と、
   前記第１のクロック信号に対して周波数が同じで位相が９０度異なる第２のクロック信号を入力し、前記入力データに同期して前記第２のクロック信号をサンプリング及びホールドする第２のサンプルホールド回路と、
   前記第１のクロック信号及び前記第２のサンプルホールド回路の出力信号をミキシングする第１のミキサ回路と、
   前記第２のクロック信号及び前記第１のサンプルホールド回路の出力信号をミキシングする第２のミキサ回路と、
   前記第２のミキサ回路の出力信号から前記第１のミキサ回路の出力信号を減算することにより再生クロック信号を出力する減算器とを有し、
   前記再生クロック信号は、前記入力データに対して、周波数及び位相が同じであることを特徴とするクロック再生回路。
2. さらに、前記第１のサンプルホールド回路の出力信号をフィルタリングする第１のローパスフィルタと、
   前記第２のサンプルホールド回路の出力信号をフィルタリングする第２のローパスフィルタとを有し、
   前記第１のミキサ回路は、前記第１のクロック信号及び前記第２のローパスフィルタの出力信号をミキシングし、
   前記第２のミキサ回路は、前記第２のクロック信号及び前記第１のローパスフィルタの出力信号をミキシングすることを特徴とする請求項１記載のクロック再生回路。
3. 入力データに同期した再生クロック信号を出力するクロック再生回路と、
   前記再生クロック信号に同期して前記入力データを再生するデータ再生回路とを有し、
   前記クロック再生回路は、
   前記入力データに同期して第１のクロック信号をサンプリング及びホールドする第１のサンプルホールド回路と、
   前記第１のクロック信号に対して周波数が同じで位相が９０度異なる第２のクロック信号を入力し、前記入力データに同期して前記第２のクロック信号をサンプリング及びホールドする第２のサンプルホールド回路と、
   前記第１のクロック信号及び前記第２のサンプルホールド回路の出力信号をミキシングする第１のミキサ回路と、
   前記第２のクロック信号及び前記第１のサンプルホールド回路の出力信号をミキシングする第２のミキサ回路と、
   前記第２のミキサ回路の出力信号から前記第１のミキサ回路の出力信号を減算することにより再生クロック信号を出力する減算器とを有し、
   前記再生クロック信号は、前記入力データに対して、周波数及び位相が同じであることを特徴とするクロックデータ再生回路。
4. 前記クロック再生回路は、
   前記第１のサンプルホールド回路の出力信号をフィルタリングする第１のローパスフィルタと、
   前記第２のサンプルホールド回路の出力信号をフィルタリングする第２のローパスフィルタとを有し、
   前記第１のミキサ回路は、前記第１のクロック信号及び前記第２のローパスフィルタの出力信号をミキシングし、
   前記第２のミキサ回路は、前記第２のクロック信号及び前記第１のローパスフィルタの出力信号をミキシングすることを特徴とする請求項３記載のクロックデータ再生回路。
5. 前記データ再生回路は、
   前記再生クロック信号をバッファリングするバッファと、
   前記バッファによりバッファリングされた再生クロック信号に同期するように前記入力データを遅延する遅延ロックループ回路と、
   前記バッファによりバッファリングされた再生クロック信号に同期して前記遅延ロックループ回路の出力データを２値判定するデータ判定回路と
   を有することを特徴とする請求項３又は４記載のクロックデータ再生回路。

Images