JP3630092B2 - 位相周波数比較回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、位相周波数比較回路に関し、特に、クロック再生回路の位相周波数比較回路に関する。
【0002】
【従来の技術】
光通信分野においては、データを読み込むタイミングを得るのに、入力したデータ信号からタイミング成分(クロック)を抽出して用いている。従来より、SAW(表面弾性波)フィルタのような帯域通過フィルタが用いられていたが、近年の集積回路化に伴い、LSI内部の素子で実現できる電圧制御発振器(VCO)を用いたクロック再生方法が多く用いられている。
【0003】
従来の光受信装置のクロック再生回路は、受信したデータ信号を入力とする位相周波数比較回路(Phase Frequency Comparator)と、位相周波数比較回路の電圧を平滑化するループフィルタと、ループフィルタの出力を制御電圧として入力する電圧制御発振器とを備えたPLL(Phase Locked Loop;位相同期ループ)回路で構成されている。光受信装置において、光信号はフォトダイオード等の光電気変換回路で電気信号(電流)に変換され電圧に変換されて増幅された受信データ信号は位相周波数比較回路に入力され、位相周波数比較回路にて電圧制御発振器からのクロックと周波数、位相が比較され、電圧制御発振器から受信データ信号に同期したクロックが生成される。なお、位相比較回路とループフィルタと電圧制御発振器からなる帰還ループに、周波数比較回路とループフィルタを位相比較回路に並列に挿入し、二つのループフィルタの出力を加算したものを電圧制御発振器に制御電圧として入力し、電圧制御発振器の出力を、位相比較回路と周波数比較回路に帰還入力し、周波数比較回路側で周波数同期検出後、位相比較回路で位相同期させるという構成も知られている。
【0004】
【発明が解決しようとする課題】
従来のクロック再生回路においては、周波数比較回路の回路規模が大きいという問題点を有している。
【0005】
また位相比較回路において、正しく検出可能な位相の範囲(レンジ)を広げることも求められている。
【0006】
したがって、本発明は、上記課題に鑑みて創案されたものであって、その目的は、回路規模の縮減を図る、位相周波数比較回路を提供することにある。
【0007】
また、本発明は、位相差の検出範囲を拡大する、位相周波数比較回路を提供することもその目的としている。
【0008】
さらに、本発明の他の目的は、上記位相周波数比較回路を備え、周波数の比較結果に基づき制御信号を供給し電圧制御発振器から受信データと同期したクロックを生成するクロック再生回路及び受信装置並びに光受信装置を提供することにある。
【0009】
【課題を解決するための手段】
前記目的を達成する本発明は、第1の信号と第2の信号の周波数を比較する位相周波数比較回路において、前記第1の信号の立ち上がり又は立ち下がりのエッジで、前記第2の信号をサンプルする第1の順序論理回路と、前記第2の信号を所定の位相遅延させる遅延回路と、前記第1の信号の立ち上がり又は立ち下がりのエッジで、前記遅延回路で遅延された第2の信号をサンプルする第2の順序論理回路と、前記第2の順序論理回路の出力と前記遅延回路で遅延された第2の信号との論理積出力の立ち上がり又は立ち下がりのエッジで、前記第1の順序論理回路の出力をサンプルする第3の順序論理回路と、を備える。本発明において、前記第3の順序論理回路の出力の平均値を検出して出力する平均値検出回路を備える。
【0010】
本発明は、第1の信号の立ち上がり又は立ち下がりのエッジで、第2の信号をサンプルする第1の順序論理回路と、第2の信号を所定の位相遅延させる遅延回路と、前記第1の信号の立ち上がり又は立ち下がりの遷移エッジで、前記遅延回路で遅延された第2の信号をサンプルする第2の順序論理回路と、前記第2の順序論理回路の出力が第1の値のとき、前記第1の順序論理回路の出力をそのまま出力し、前記第2の順序論理回路の出力が第2の値のとき直前の値を保持する第3の順序論理回路と、を備えた構成としてもよい。本発明において、前記第3の順序論理回路の出力の平均値を検出して出力する平均値検出回路を備える。
【0011】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、その好ましい一実施の形態において、周波数制御端子を有し該制御端子に印加される制御電圧に応じた発振周波数で発振する電圧制御発振器(VCO)又は電流制御発振器(ICO)よりなる信号発振器(1)と、信号発振器(1)の出力クロックを、入力されるデータ信号の立ち下がり又は立ち上がりエッジでサンプルする第1のフリップフロップ(2)と、信号発振器(1)の出力クロックを、所定位相(90度)遅延させる遅延回路(3)と、遅延回路(3)で遅延されたクロックを、データ信号の立ち下がり又は立ち上がりエッジでサンプルする第2のフリップフロップと、第2のフリップフロップの出力と遅延回路(3)で90°遅延させたクロック出力(CLK90)との論理積(AND)をとる論理積回路(5)と、第1のフリップフロップの出力を、論理積回路(5)の出力の立ち下がり又は立ち上がりエッジでサンプルする第3のフリップフロップ(6)とを備え、さらに、第3のフリップフロップ(6)の出力の平均値を検出する平均値検出回路(7)を備え、平均値検出回路(7)の出力電圧を、信号発振器(1)の周波数制御端子に帰還入力することで、信号発振器(1)の発振周波数を制御し、信号発振器(1)から、データ信号に同期したクロックを発生させるようにしたものである。
【0012】
本発明においては、論理積回路(5)と、エッジトリガ型の第3のフリップフロップ(6)の代わりに、ラッチ回路(8)(レベルセンシティブ・ラッチ)を設ける構成としてもよい。すなわち、第1のフリップフロップ(2)の出力と、第2のフリップフロップ(4)の出力とを入力とし、第2のフリップフロップ(4)の出力が第1の値のとき、第1のフリップフロップ(1)の出力をそのまま出力し、前記第2のフリップフロップ(4)の出力が第2の値のとき直前の値を保持するラッチ回路(8)を備え、平均値検出回路(7)は、ラッチ回路(8)の出力の平均値を検出する。
【0013】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図1は、本発明の一実施例の構成を示す図である。
【0014】
図1を参照すると、本発明の一実施例をなす位相周波数比較回路は、周波数制御端子を有する電圧制御発振器1と、電圧制御発振器1から出力されるクロックCLKをデータ端子Dに入力し、入力されるデータ信号をクロック端子Cに入力する第1のフリップフロップ2と、電圧制御発振器1から出力されるクロックを90°遅延させて出力する遅延回路3と、遅延回路3の出力端がデータ端子Dに接続され、データ信号をクロック端子C端子に入力する第2のフリップフロップ4と、第2のフリップフロップ4の出力と遅延回路3のクロック出力の論理積を出力するAND回路5と、AND回路5の出力端がクロック端子Cに接続され、第1のフリップフロップ2の出力端子Qがデータ端子Dに接続されている第3のフリップフロップ6と、を備え、検出された周波数差、位相差を、電圧制御発振器1の周波数制御端子に制御電圧として帰還入力するため、第3のフリップフロップ6の出力Qの時間平均値を検出して出力する平均値検出回路7を備えており、平均値検出回路7の出力(平均値)を、電圧制御発振器(1)の周波数制御端子に帰還することにより、電圧制御発振器1の周波数を制御して、データ信号に同期したクロックを発生させる。第1乃至第3のフリップフロップ2、4、6は、クロック端子Cの信号の立ち上がり又は立ち下がりエッジで、データ端子Dの入力をサンプルするD型フリップフロップからなる。なお電圧制御発振器1(VCO)は、制御信号電圧を電流に変換し、該電流値に基づき、その発振周波数が可変される電流制御発振器(ICO)としてもよい。
【0015】
図1に示した回路は、受信装置等において、受信データからクロックを再生するクロックリカバリ回路として用いられ、光受信装置において、光信号はフォトダイオード等の光電気変換回路で電気信号(電流)に変換され電圧に変換され、必要な論理振幅に増幅された受信データ信号は、図1のデータ信号として、第1、第2のフリップフロップ2、4のクロック端子Cに入力される。
【0016】
図2乃至図8は、本発明の一実施例の動作を説明するためのタイミング図である。
【0017】
電圧制御発振器1の出力クロックCLKを、遅延回路3により90°遅延したクロックを「CLK90」という。
【0018】
また、電圧制御発振器1の発振周波数(クロックCLKの周波数)をfvco、受信データ信号の基本周波数をfdataとする。
【0019】
図2は、周波数同期時の動作、すなわちfvco=fdataのときの動作を示すタイミング図である。
【0020】
周波数同期時は、クロックCLKの立ち上がり、又は立下がりは、常に、データ信号のクロスポイントに一致している。本実施例では、クロックCLKの立下がりが、データ信号のクロスポイントに一致している場合について説明する。
【0021】
第1のフリップフロップ2は、クロック端子Cに入力されるデータ信号の遷移エッジで、データ端子Cに入力されるクロックCLKの遷移エッジをサンプルすることになり、その出力Qは、セットアップタイム及びホールドタイムの関係からも、High又はLowレベルのランダム・パターンとなる。
【0022】
第2のフリップフロップ4は、CLK90のHighレベルVHをサンプルするため、その出力Qは、常に、HighレベルVHとなる。
【0023】
第2のフリップフロップ4の出力Qと遅延回路3により90°遅延したCLK90の論理積をとるAND回路5は、第2のフリップフロップ4の出力QがHighレベルであるため、CLK90をそのまま出力する。
【0024】
図3に示すように、第3のフリップフロップ6のクロック端子Cには、遅延回路3により90°(度)遅延したCLK90が入力されることになり、第1のフリップフロップ6の出力Q(HighとLowのランダムパターン)をデータ端子Dに入力とする第3のフリップフロップ6の出力Qは、第1のフリップフロップ2の出力から、90°遅延したランダムパターンとなる。
【0025】
したがって、第3のフリップフロップ6の出力Qの時間平均をとる平均値検出回路7の出力Vav(平均値電圧)は、HighレベルVHとLowレベルVLの中間値の(VH+VL)/2となる。
【0026】
平均値検出回路7は、所定期間におけるフリップフロップ2の出力端子Qの出力信号のHighレベルの時間の長さを、直流電圧レベルに変換することで時間平均を出力するものであり、例えば、所定の長さに時定数が設定されたCR回路よりなる低域通過フィルタで構成してもよく、あるいは、フリップフロップ2の出力端子Qからの出力信号がHighレベルの間、容量を定電流で充電し、Lowレベルの期間充電を停止するか、放電する構成とし、所定期間経過時点で、容量の端子電圧を時間平均値として出力するチャージポンプ等で構成してもよい。
【0027】
図4は、電圧制御発振器1のクロック周波数fvcoが、データ信号の基本周波数fdataよりも大きい時(fvco>fdata)の動作を示すタイミング図である。
【0028】
電圧制御発振器1のクロック周波数fvcoが、データ信号の基本周波数fdataよりも大きい時、電圧制御発振器1の出力クロックCLKに対して、データ信号のクロスポイントは、図4において、右側にずれていく。すなわちデータ信号の周期の方が、クロックCLKの周期よりも長いため、データ信号のクロスポイントが、サイクル毎に、クロックCLKの立ち下がりの遷移に対して遅れていく。
【0029】
したがって、第1のフリップフロップ2において、データ信号の変化点(遷移エッジ)で、クロックCLKをサンプルする位置が、サイクル毎に、遅れていく(図4の時間軸上右側にずれていく)ことになり、クロックCLKのHighレベルVHをデータ信号の遷移エッジでサンプルしている間は、第1のフリップフロップ2の出力QはHighレベルVHとなり、クロックCLKのLowレベルVLを、データ信号の遷移エッジでサンプルしている間は、第1のフリップフロップ2の出力QはLowレベルVLとなる。このため、第1のフリップフロップ2の出力QのHighレベルVHがつづいたあと、LowレベルVLがつづき、第1のフリップフロップ2の出力QのHighレベルVHとLowレベルVLは交互に現れ、一巡する周波数は、データ信号の周波数fdataとクロックCLKの周波数fvcoの差の周波数に等しい周波数となる。
【0030】
また、第1のフリップフロップ2の出力Qの立ち下がりのタイミングは、常に、第2のフリップフロップ4の出力の立ち下がりのタイミングよりも、先にくる。クロックCLKをデータ信号の遷移エッジでサンプルする第1のフリップフロップ2の出力Qは、サイクルt2でLowレベルとなり、CLK90を、データ信号の遷移エッジでサンプルする第2のフリップフロップ4の出力Qは、サイクルt3でLowレベルとなる。
【0031】
さらに、図5を参照して、本発明の一実施例において、クロック周波数がデータ信号の周波数よりも大きい(fvco>fdata)場合の動作について説明する。AND回路5の出力は、第2のフリップフロップ4の出力QがHighレベルVHのときだけ、CLK90を出力するので、第3のフリップフロップ6は、第1のフリップフロップ2の出力Q及び第2のフリップフロップ4の出力QがともにHighレベルVHのときだけHighレベルVHとなる。
【0032】
AND回路5がCLK90を出力せず(図5ではLowレベル状態を出力)、第3のフリップフロップ6のクロック端子Cにクロックが供給されないときは、第3のフリップフロップ6は、直前の状態を保持する。
【0033】
図5からもわかるように、第1のフリップフロップ2の出力Qの立ち下がりのタイミングは、常に、第2のフリップフロップ4の出力Qの立ち下がりのタイミングよりも先にきている。言い換えれば、CLK90をデータ信号の遷移エッジでサンプルする第2のフリップフロップ4の出力Qは、クロックCLKをデータ信号でサンプルする第1のフリップフロップ2の出力Qから、90°遅れて立ち上がるので、第3のフリップフロップ6の出力Qは、そのHighレベルVHの時間が少ないクロックとなり、平均値検出回路7から出力される平均値は、(VH+VL)/2と、VLの間の値となる(図5参照)。
【0034】
電圧制御発振器1は、平均値検出回路7から出力される平均値を、周波数制御端子から受け取り、該制御信号にしたがって、その発振周波数を下げる。これにより、電圧制御発振器1の出力クロックの周波数fvcoと受信データの周波数fdataと一致する。
【0035】
図6は、電圧制御発振器1のクロック周波数fvcoが、データ信号の基本周波数をfdataよりも小さい(fvco<fdata)場合の動作を示すタイミング図である。
【0036】
電圧制御発振器1のクロックCLKの周波数fvcoが、データ信号の基本周波数fdataよりも小さい時、クロックCLKに対し、データのクロスポイントは、サイクル毎に、図6において、時間軸の左側にずれていく。すなわち、クロック信号CLKの周期の方が、データ信号の周期よりも長いため、データ信号のクロスポイントは、サイクル毎に、クロックCLKの立ち下がりの遷移に対して進む。
【0037】
したがって、第1のフリップフロップ2において、データ信号の遷移エッジで、クロックCLKをサンプルするタイミングが、サイクル毎に、時間軸上、前方(左側)にずれていくことになり、クロックCLKのHighレベルVHをデータ信号の遷移エッジでサンプルする間は、第1のフリップフロップ2の出力QはHighレベルVHとなり、クロックCLKのLowレベルVLをデータ信号の遷移エッジでサンプルする間は、第1のフリップフロップ2の出力QはLowレベルVLとなる。第1のフリップフロップ2の出力QのVHとVLとは交互に現れ、一巡する周波数は、データ信号の周波数fdataとクロックCLKの周波数fvcoの差の周波数に等しくなる。
【0038】
また、第1のフリップフロップ2の出力Qの立ち下がりのタイミングは、常に、第2のフリップフロップ4の出力Qの立ち下がりのタイミングよりも遅れる。
【0039】
さらに、図7を参照して、クロック周波数fvcoが、データ信号の基本周波数をfdataよりも小さい(fvco<fdata)場合の動作についてさらに説明する。AND回路5の出力は、第2のフリップフロップ4の出力がHighレベルVHのときだけ、CLK90を出力するので、第3のフリップフロップ6は、第1のフリップフロップ2の出力及び第2のフリップフロップ4の出力がともにHighレベルVHのときだけ、HighレベルVHとなる。AND回路5が、CLK90を出力しないときは(第2のフリップフロップ4の出力がLowレベルVLのとき)、第3のフリップフロップ6は、直前の状態を保持する。
【0040】
図7からもわかるように、今度は、第1のフリップフロップ2の出力の方が、第2のフリップフロップ4の出力よりも、90°遅れて立ち上がるので、第3のフリップフロップ6の出力は、HighレベルVHの時間が多いクロックとなり、その平均値は、中間値(VH+VL)/2と、HighレベルVHの間の値となる。この時間平均値を、制御信号として、電圧制御発振器1に入力すると、電圧制御発振器1の発振周波数fvcoは高くなる。
【0041】
周波数制御端子の制御電圧が、常に、中間値(VH+VL)/2を保つように電圧制御発振器1を制御することにより、データ信号の基本周波数fdataに等しいた周波数のクロックCLKを発生させることができる。
【0042】
次に、データ信号の周波数fdataと電圧制御発振器1の発振クロックの周波数fvcoは一致しているが、位相が一致していない場合、すなわち、データ信号の変化点と、クロックCLKの立ち下がりが一致していない場合の動作について、図1及び図8を参照して、説明する。
【0043】
図8(b)は、図1に示した回路構成において、第1のフリップフロップ2と第2のフリップフロップ4の出力と、第3のフリップフロップ6の出力との関係を示す真理値表であり、図8(a)は、データ信号DATAと、クロックCLKと、遅延回路3で90度遅延されたクロックCLK90のタイミング波形と、データ信号DATAとクロックCLKの位相差(0で位相一致)と第3のフリップフロップ6の出力値との関係を示す図である。
【0044】
区間A(第1のフリップフロップ2の出力QがLow、第2のフリップフロップ4の出力QがHigh)にある場合は、第3のフリップフロップ6の出力は、LowレベルVLである。
【0045】
区間B(第1のフリップフロップ2の出力Q、第2のフリップフロップ4の出力QがともにLow)、及び区間C(第1のフリップフロップ2の出力QがHigh、第2のフリップフロップ4の出力QがLow)では、第3のフリップフロップ6の出力は、直前の状態を保持(Hold)して、HighレベルVH、又はLowレベルVLとなる。図8(a)に、クロックCLKとデータ信号DATAとの位相差と第3のフリップフロップ6の出力との関係として示したように、クロックCLKがデータ信号DATAに対して位相が遅れている場合も進んでいる場合も、区間Aから区間Bに移行する場合、第3のフリップフロップ6の出力は、区間Aの状態であるLowレベルを保持し、さらに区間Bから区間Cへ推移する場合に、第3のフリップフロップ6の出力は、区間Bの状態であるLowレベルを保持する。
【0046】
区間D(第1のフリップフロップ2の出力Q、第2のフリップフロップ4の出力QがともにHigh)ではHighレベルVHとなる。この場合も、第3のフリップフロップ6の出力Qの平均値は、中間値(VH+VL)/2とは異なるため、第3のフリップフロップ6の出力Qの時間平均値が、(VH+VL)/2に一致するよう制御され、周波数、位相とも、データ信号に同期した、クロックを得ることができる。
【0047】
区間Dから区間Cに移行する場合、第3のフリップフロップ6の出力は、区間Dの状態であるHighレベルを保持し、区間Cから区間Bへ推移する場合に、第3のフリップフロップ6の出力は、区間Cの状態であるHighレベルを保持し、区間Bから区間Aに移行すると、第3のフリップフロップ6の出力は、Lowレベルとなる。
【0048】
このように、本発明の実施例において、位相差とその比較結果を出力する第3のフリップフロップ6の出力値との関係は、図8(a)に示すようなヒステリシス特性を有している。すなわち、検出される位相(クロックCLKとデータ信号DATAとの位相差)と第3のフリップフロップ6の出力値の遷移に方向性(矢印で示す)を有し、第3のフリップフロップ6の出力値のLowレベルからHighレベルへの遷移の位相差(−270°、90°(=−270°+360°))と、HighレベルからLowレベルへの遷移点の位相(−90°、270°(=−90°+360°))の間に幅(=180°)があり、さらに、±270度の範囲の位相差まで正しく検出することができ、位相検出可能な範囲を拡大したことにより、データ信号のノイズ、ジッタに対する耐性を高めている。
【0049】
これに対して、比較例として、クロックCLKとデータ信号DATAとの位相差の検出を、1つのフリップフロップ(例えば図1の第2のフリップフロップ2のみ)で行う構成とした場合、このフリップフロップの出力値のLowレベルからHighレベルへの遷移の位相(±180度)と、HighレベルからLowレベルへの遷移点の位相(±180度)とは一致し、ヒステリシス特性を有さず、±180度の未満の位相差までしか、正しく検出することができない、ことになる。
【0050】
次に本発明の第2の実施例について説明する。図9は、本発明の第2の実施例の構成を示す図である。図9を参照すると、この実施例においては、前記した実施例と相違して、AND回路5と、第3のフリップフロップ6(エッジトリガ型のD型フリップフロップ)の代わりに、ラッチ回路8を用いていることである。ラッチ回路8は、レベルセンス型のDラッチから構成され、その動作は、図3の真理値表に示されているように、クロック端子CがLowレベル(L)の時は、直前の状態を保持(Hold)し、クロック端子CがHighレベル(H)のときは、データ端子Dに入力される値がそのまま出力される。
【0051】
ラッチ回路8は、図1におけるAND回路5と、第3のフリップフロップ6の組み合わせたものと、同等の動作をする。また、ラッチ回路8は、第3のフリップフロップ6の半分の回路規模で実現できるので、小型化と低消費電力化に有効である。本実施例も前記実施例と同様、ラッチ回路8の出力値のLowレベルからHighレベルへの遷移の位相と、HighレベルからLowレベルへの遷移点の位相の間に幅があり、±270度の範囲の位相差まで正しく検出することができる。
【0052】
以上説明したように、本発明の構成によれば、二つの信号が周波数同期しているか否か検出し、電圧制御発振器又は電流制御発振器よりなる信号発振器に対して、制御信号にて帰還入力することで、二つの信号の周波数を一致させるという周波数比較機能と、周波数が一致した二つの信号の位相差を検出し、この検出結果を、信号発振器に対して、制御信号にて帰還入力することで、位相が一致するように制御するという位相比較機能を併せ持つ。
【0053】
なお、本発明は、受信装置以外にも、基準クロックを入力し該基準クロックに同期した信号を出力するPLL回路の位相周波数比較回路として、そのまま適用することができる。すなわち、前記実施例で説明した第1のフリップフロップ2、遅延回路3、第2のフリップフロップ4、AND回路5、第3のフリップフロップ6よりなる回路、または、第1のフリップフロップ2、遅延回路3、第2のフリップフロップ4、ラッチ回路8よりなる回路において、第3のフリップフロップ6又はラッチ回路8の出力を、ループフィルタ(あるいは平均値検出回路7)で平滑化した直流電圧を、制御信号として、電圧制御発振器に供給し、電圧制御発振器の出力クロックをそのまま、もしくは、分周回路で分周したクロックを、クロックCLKとして位相周波数比較回路の第1のフリップフロップ2のデータ端子Dに入力し、入力される基準信号(クロック)を第1、第2のフリップフロップ2、4のクロック端子Cに入力する構成としたPLL回路において、電圧制御発振器の出力又は分周回路の出力から基準信号に同期したクロックを得ることができる。
【0054】
【発明の効果】
以上説明したように、本発明によれば、データ信号の立ち下がり又は立ち上がりエッジで、電圧制御発振器のクロック出力をサンプルする第1のフリップフロップと、データ信号の立ち下がり又は立ち上がりエッジで、所定位相分遅延させたクロック出力をサンプルする第2のフリップフロップと、第2のフリップフロップの出力と遅延されたクロック出力のAND信号の遷移エッジで、第1のフリップフロップの出力をサンプルする第3のフリップフロップと、第3のフリップフロップの出力の平均値を検出する平均値検出回路とから位相周波数比較回路を構成したことで、回路構成を簡易化する、という効果を奏する。本発明によれば、平均値検出回路の出力を電圧制御発振器の周波数制御端子に帰還する構成とし、電圧制御発振器の発振周波数を制御して、データ信号に同期したクロックを発生させることができる。
【0055】
また、本発明によれば、データ信号の周波数と電圧制御発振器の発振周波数が等しいが、データ信号の遷移点と、クロックの立ち上がり又は立ち下がりエッジのタイミングが一致していない場合(すなわち位相がずれている場合)でも、両者の位相が一致するように、位相同期の制御を行うことができる。
【0056】
さらに、本発明によれば、二つの信号の位相差を正しく検出可能な位相差の範囲(レンジ)を拡大している。
【図面の簡単な説明】
【図1】本発明の一実施例の構成を示す図である。
【図2】本発明の一実施例の動作(fvco=fdata)を示すタイミング図である。
【図3】本発明の一実施例の動作(fvco=fdata)を示すタイミング図である。
【図4】本発明の一実施例の動作(fvco>fdata)を示すタイミング図である。
【図5】本発明の一実施例の動作(fvco>fdata)を示すタイミング図である。
【図6】本発明の一実施例の動作(fvco<fdata)を示すタイミング図である。
【図7】本発明の一実施例の動作(fvco<fdata)を示すタイミング図である。
【図8】本発明の一実施例の動作(周波数同期時、ただし位相ずれ有り)を示すタイミング図である。
【図9】本発明の別の実施例の構成を示す図である。
【符号の説明】
1 電圧制御発振器
2 第1のフリップフロップ
3 遅延回路
4 第2のフリップフロップ
5 AND回路
6 第3のフリップフロップ
7 平均値検出回路
8 ラッチ回路
Claims (16)
- 第1の信号と第2の信号の周波数及び位相を比較する位相周波数比較回路において、
前記第1の信号の立ち上がり又は立ち下がりのエッジで、前記第2の信号をサンプルして出力する第1の順序論理回路と、
前記第2の信号を所定の位相遅延させる遅延回路と、
前記第1の信号の立ち上がり又は立ち下がりのエッジで、前記遅延回路で遅延された第2の信号をサンプルして出力する第2の順序論理回路と、
前記第2の順序論理回路の出力と前記遅延回路で遅延された第2の信号との論理積出力の立ち上がり又は立ち下がりのエッジで、前記第1の順序論理回路の出力をサンプルして出力する第3の順序論理回路と、
を備えたことを特徴とする位相周波数比較回路。 - 第1の信号と第2の信号の周波数及び位相を比較する位相周波数比較回路において、
前記第1の信号の立ち上がり又は立ち下がりのエッジで、前記第2の信号をサンプルして出力する第1の順序論理回路と、
前記第2の信号を所定の位相遅延させる遅延回路と、
前記第1の信号の立ち上がり又は立ち下がりのエッジで、前記遅延回路で遅延された第2の信号をサンプルして出力する第2の順序論理回路と、
前記第1及び第2の順序論理回路の出力を入力し、前記第2の順序論理回路の出力の信号レベルが第1の値のとき、前記第1の順序論理回路の出力をそのまま出力し、前記第2の順序論理回路の出力信号レベルが第2の値のとき直前の値を保持する第3の順序論理回路と、
を備えたことを特徴とする位相周波数比較回路。 - 前記第1の順序論理回路乃至前記第3の順序論理回路が、それぞれ、クロック入力端に入力される信号の立ち上がり又は立ち下がりのエッジで、データ入力端に入力される信号をサンプルする第1のフリップフロップ乃至第3のフリップフロップよりなる、ことを特徴とする請求項1記載の位相周波数比較回路。
- 前記第1の順序論理回路乃び前記第2の順序論理回路が、それぞれ、クロック入力端に入力される信号の立ち上がり又は立ち下がりのエッジで、データ入力端に入力される信号をサンプルする第1のフリップフロップ乃び第2のフリップフロップよりなり、
前記第3の順序論理回路が、クロック入力端に入力される信号レベルが第1の値のとき、データ入力端に入力される信号を出力端からそのまま出力し、クロック入力端に入力される信号レベルが第2の値のとき、出力端から直前の値を出力保持するラッチ回路よりなる、ことを特徴とする請求項2記載の位相周波数比較回路。 - 前記遅延回路が、前記第2の信号のパルス幅の半分に相当する位相遅延させる、ことを特徴とする請求項1乃至4のいずれか一に記載の位相周波数比較回路。
- 前記遅延回路が、前記第2の信号を90度遅延させる、ことを特徴とする請求項1乃至4のいずれか一に記載の位相周波数比較回路。
- 前記第3の順序論理回路の出力の平均値を検出して出力する平均値検出回路をを備えたことを特徴とする請求項1乃至6のいずれか一に記載の位相周波数比較回路。
- 前記平均値検出回路が、前記平均値検出回路に入力される信号が所定の期間内に第1の値又は第2の値をとる時間の長さを表す直流電圧を、前記平均値として出力する、ことを特徴とする請求項7記載の位相周波数比較回路。
- 請求項7又は8に記載の位相周波数比較回路と、
周波数制御端子に入力される周波数制御信号に基づき発振周波数が可変され該発振周波数のクロックを出力する、電圧制御発振器又は電流制御発振器よりなる信号発振器と、を備え、
前記信号発振器からの出力されるクロックを、前記位相周波数比較回路に前記第2の信号として供給し、受信データ信号を、前記位相周波数比較回路に前記第1の信号として供給し、前記平均値検出回路の出力を、前記周波数制御信号として前記信号発振器の前記周波数制御端子に供給し、
前記信号発振器から前記受信データ信号に同期したクロックが出力される、ことを特徴とするクロック再生回路。 - 請求項7又は8に記載の位相周波数比較回路と、
周波数制御端子に入力される周波数制御信号に基づき発振周波数が可変され該発振周波数のクロックを出力する、電圧制御発振器又は電流制御発振器よりなる信号発振器と、を備え、
前記信号発振器からの出力されるクロックを、前記位相周波数比較回路に前記第2の信号として供給し、
光信号を受信する光電気変換手段を介して電気信号に変換された受信データ信号を、前記位相周波数比較回路に前記第1の信号として供給し、前記平均値検出回路の出力を、前記周波数制御信号として前記信号発振器の前記周波数制御端子に供給し、
前記信号発振器から前記受信データ信号に同期したクロックが出力される、ことを特徴とする光受信装置。 - 請求項1乃至6のいずれか一に記載の位相周波数比較回路と、
周波数制御端子に入力される周波数制御信号に基づき発振周波数が可変され該発振周波数のクロックを出力する、電圧制御発振器又は電流制御発振器よりなる信号発振器と、を備え、
前記信号発振器からの発振クロック、又は該発振クロックを分周回路で分周したクロックを、前記位相周波数比較回路に前記第2の信号として供給し、
入力される基準信号を前記位相周波数比較回路に前記第1の信号として供給し、
前記位相周波数比較回路の前記第3の順序論理回路の出力をループフィルタを介して前記周波数制御信号として、前記信号発振器の前記周波数制御端子に供給し、前記信号発振器、又は前記分周回路より、前記基準信号に同期したクロックが出力される、ことを特徴とするPLL回路。 - 周波数制御端子を有し該周波数制御端子に供給される制御電圧に応じた周波数で発振する電圧制御発振器と、
前記電圧制御発振器のクロック出力がデータ入力端に入力され、入力するデータ信号がクロック入力端に入力され、前記データ信号の立ち上がり又は立ち下がりのエッジで、前記電圧制御発振器のクロック出力をサンプルして出力端から出力する第1のフリップフロップと、
前記電圧制御発振器のクロック出力を所定位相遅延させて出力する遅延回路と、
前記遅延回路で遅延されたクロックがデータ入力端に入力され、前記データ信号がクロック入力端に入力され、前記遅延回路で遅延されたクロックを前記データ信号の立ち上がり又は立ち下がりのエッジでサンプルして出力端から出力する第2のフリップフロップと、
前記第2のフリップフロップの出力と前記遅延回路で遅延されたクロックとの論理積をとった値を出力する論理積回路と、
前記第1のフリップフロップの出力がデータ入力端に入力され、前記論理積回路の出力がクロック入力端に入力され、前記論理積回路の出力の立ち上がり又は立ち下がりのエッジで、前記第1のフリップフロップの出力をサンプルして出力端から出力する第3のフリップフロップと、
前記第3のフリップフロップの出力の平均値を検出する平均値検出回路と、
を備え、
前記平均値検出回路から出力される平均値を、前記電圧制御発振器の周波数制御端子に帰還入力することで、前記電圧制御発振器の発振周波数を制御し、前記データ信号に同期した、クロックを発生させる、ことを特徴とするクロック再生回路。 - 周波数制御端子を有し該周波数制御端子に供給される制御電圧に応じた周波数で発振する電圧制御発振器と、
前記電圧制御発振器のクロック出力がデータ入力端に入力され、入力するデータ信号がクロック入力端に入力され、前記データ信号の立ち上がり又は立ち下がりのエッジで、前記電圧制御発振器のクロック出力をサンプルして出力端から出力する第1のフリップフロップと、
前記電圧制御発振器のクロック出力を所定位相遅延させて出力する遅延回路と、
前記遅延回路で遅延されたクロックがデータ入力端に入力され、前記データ信号がクロック入力端に入力され、前記遅延回路で遅延されたクロックを前記データ信号の立ち上がり又は立ち下がりのエッジでサンプルして出力端から出力する第2のフリップフロップと、
前記第1のフリップフロップの出力と、前記第2のフリップフロップの出力とを入力とし、前記第2のフリップフロップの出力レベルが第1の値のとき、前記第1のフリップフロップの出力をそのまま出力端から出力し、前記第2のフリップフロップの出力レベルが第2の値のとき出力端からの出力は直前の値を保持するラッチ回路と、
前記第3のフリップフロップの出力の平均値を検出する平均値検出回路と、
を備え、
前記平均値検出回路から出力される平均値を、前記電圧制御発振器の周波数制御端子に帰還入力することで、前記電圧制御発振器の発振周波数を制御し、前記データ信号に同期した、クロックを発生させる、ことを特徴とするクロック再生回路。 - 前記遅延回路が、前記クロックのパルス幅の半分に相当する位相遅延させる、ことを特徴とする請求項12又は13記載のクロック再生回路。
- 前記遅延回路が、前記クロックを90度遅延させる、ことを特徴とする請求項12又は13記載のクロック再生回路。
- 前記平均値検出回路が、前記平均値検出回路に入力される信号が所定の期間内に第1の値又は第2の値をとる時間長さを表す直流電圧を、前記平均値として出力する、ことを特徴とする請求項12又は13記載のクロック再生回路。
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