JP5637154B2 - 半導体装置 - Google Patents

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Description

本明細書に記載の技術は、半導体装置に関する。
半導体装置の耐圧を確保するために、半導体基板の周辺側の非セル領域にフィールドリミッティングリング（ＦＬＲ）層等の耐圧保持構造が形成される。さらに、半導体装置の信頼性を確保するために、ＦＬＲ層の表面側にフィールドプレートが形成される。特許文献１に記載の半導体装置では、複数のＦＬＲ層の表面側に、複数の金属層と、複数のポリシリコン層とを有するフィールドプレートが形成されている。複数のＦＬＲ層は、セル領域の周囲を周回し、その長手方向と直交する方向に間隔を空けて配置されている。複数の金属層と複数のポリシリコン層は、複数のＦＬＲ層のそれぞれに対応して形成され、それぞれ対応するＦＬＲ層に沿うように配置されている。ポリシリコン層は、半導体基板の非セル領域の表面に形成された絶縁膜内に形成されている。金属層は、絶縁膜の表面に形成されるとともに、その一部が絶縁膜を貫通して半導体基板のＦＬＲ層に達している。また、金属層とポリシリコン層は、互いに接しており、電気的に接続されている。
特開２００９−３８３５６号公報
半導体基板の非セル領域の表面に形成された絶縁膜では、ＦＬＲ層が形成されていない領域に接する部分に電界が集中し易い。特に、可動イオンに対するシールド性を向上するために、絶縁膜中に配置される複数のポリシリコン層の間隔を小さくした場合には、隣接するポリシリコン層の間の絶縁膜に電界がより集中し易くなり、半導体装置の耐圧が低下する要因となり得る。
本明細書が開示する半導体装置は、半導体素子が形成されたセル領域と、セル領域の周囲に設けられた非セル領域とを有する半導体基板と、非セル領域の表面に形成されたフィールドプレート部とを備えている。非セル領域は、第１導電型の基板層と、基板層の表面に形成されており、セル領域の周囲に沿った第１方向に伸びてセル領域を囲むとともに、第１方向に直交する第２方向に間隔を空けて配置されている複数の第２導電型のＦＬＲ層とを備えている。フィールドプレート部は、半導体基板の表面に形成されており、ＦＬＲ層毎にそのＦＬＲ層上に形成されているとともにそのＦＬＲ層に接する複数の第１領域と、第１領域毎にその第１領域に対して第２方向に隣接する基板層上に形成されているとともに基板層に接する複数の第２領域とを備えている絶縁膜と、絶縁膜の内部にＦＬＲ層毎に形成されており、半導体基板を平面視したときにＦＬＲ層に沿って第２方向に間隔を空けて配置されており、ＦＬＲ層と電気的に接続している複数の第１導電膜とを備えている。絶縁膜は、ＦＬＲ層上に形成されており、ＦＬＲ層に接しており、基板層上に開口部を有するシリコン窒化膜と、シリコン窒化膜上及び開口部内に形成されており、開口部内において基板層に接しているシリコン酸化膜を有している。開口部に、絶縁膜が開口部の外側よりも半導体基板側に突出している突出部が形成されている。突出部を有する部分の絶縁膜の厚さが、第１領域の厚さよりも厚い。突出部は、ＬＯＣＯＳ法によって形成されたシリコン酸化膜を含んでいてもよい。この半導体装置の製造方法は、基板層と複数のＦＬＲ層を有する半導体基板の表面に、基板層の表面の少なくとも一部に開口部を有し、ＦＬＲ層の表面を少なくとも部分的に覆うシリコン窒化膜を形成する工程と、開口部内に、シリコン窒化膜よりも半導体基板側に突出するＬＯＣＯＳ酸化膜を形成する工程と、シリコン窒化膜及びＬＯＣＯＳ酸化膜上にシリコン酸化物を堆積させる工程とを含んでもよい。
上記の半導体装置によれば、電界が集中し易い第２領域において、絶縁膜の厚さが厚くなっている。可動イオンに対するシールド性を向上させるために、第１導電膜の間隔を狭くした場合に電界が集中し易くなる第２領域の絶縁膜が厚いため、電界集中が緩和され、半導体装置の耐圧低下を抑制することができる。上記の半導体装置によれば、高信頼性と高耐圧を両立することができる。
上記の半導体装置において、第２領域の絶縁膜の第１領域よりも厚い部分は、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって形成されたシリコン酸化膜を含んでいてもよい。また、絶縁膜の第１領域は、ＦＬＲ層と接するシリコン窒化膜を含んでいてもよい。
実施例１に係る半導体装置を概念的に示す平面図である。 図１のＩＩ−ＩＩ線断面図である。 変形例に係る半導体装置のフィールドプレート部の一部の断面図である。 変形例に係る半導体装置の平面図である。
本明細書が開示する半導体装置は、半導体素子が形成されたセル領域と、セル領域の周囲に設けられた非セル領域とを有する半導体基板と、非セル領域の表面に形成されたフィールドプレート部とを備えている。半導体装置は、さらに、セル領域の表面に形成された表面電極およびセル領域の裏面に形成された裏面電極を備えていてもよい。表面電極の材料としては、限定されないが、例えば、アルミニウム（Ａｌ）またはアルミニウムとシリコンの合金（ＡｌＳｉ）等を主成分とする金属膜を好適に用いることができる。裏面電極の材料としては、限定されないが、例えば、半導体基板側から順に、ＡｌまたはＡｌＳｉと、チタン（Ｔｉ）と、ニッケル（Ｎｉ）と、金（Ａｕ）等のニッケル保護膜が積層された積層電極を好適に用いることができる。
非セル領域は、第１導電型の基板層と、基板層の表面に形成されている複数の第２導電型のＦＬＲ層とを備えている。複数のＦＬＲ層は、セル領域の周囲に沿った第１方向に伸びてセル領域を囲むとともに、第１方向に直交する第２方向に間隔を空けて配置されている。非セル領域のうち、ＦＬＲ層が形成されている領域は、いわゆる耐圧保持領域である。ＦＬＲ層の第２導電型の不純物濃度は、１×１０１２ｃｍ−２以上であることが好ましく、１×１０１４ｃｍ−２以上であることが特に好ましい。
フィールドプレート部は、絶縁膜と、複数の第１導電膜とを備えている。フィールドプレート部は、非セル領域内に設けられた耐圧保持領域の表面に形成されていることが好ましい。
絶縁膜は、半導体基板の表面に形成されており、複数の第１領域と、複数の第２領域とを備えている。複数の第１領域は、ＦＬＲ層毎にそのＦＬＲ層に接するとともに第２方向に間隔を空けて配置されている。複数の第２領域は、第１領域毎にその第１領域に対して第２方向に隣接している。絶縁膜の第２領域の少なくとも一部の厚さは、第１領域の厚さよりも厚い。絶縁膜の第２領域の全てにおいて、絶縁膜の厚さが第１領域よりも厚くてもよい。また、絶縁膜の第２領域が複数存在する場合において、絶縁膜の厚さが第１領域よりも厚い第２領域と、そうでない第２領域（第１領域よりも薄いか、第１領域と同じ厚さの領域）があってもよい。また、セル領域の周囲に沿った第１方向に伸びてセル領域を囲む１つの第２領域に、絶縁膜の厚さが第１領域よりも厚い部分と、そうでない部分が含まれていてもよい。この場合、絶縁膜の厚さが第１領域よりも厚い部分は、半導体基板を平面視した場合の角部に設けられていることが好ましい。なお、半導体基板を平面視した場合の角部においては、ＦＬＲ層は略円弧状に湾曲しており、直線部においては、ＦＬＲ層は直線状になっている。同様に、ＦＬＲ層に沿って形成される第１導電膜、絶縁膜の第１領域および第２領域も、半導体基板を平面視した場合の角部においては略円弧状に湾曲しており、直線部においては、直線状になっている。
第２領域の絶縁膜の第１領域よりも厚い部分は、ＬＯＣＯＳ法によって形成されたシリコン酸化膜（本明細書では、ＬＯＣＯＳ酸化膜という）を含んでいてもよい。また、絶縁膜の第１領域は、ＦＬＲ層と接するシリコン窒化膜を含んでいてもよい。なお、絶縁膜の第１領域以外にシリコン窒化膜が形成されていてもよい。例えば、第２領域のうち、第１領域よりも薄い部分または第１領域と同じ厚さの部分に、シリコン窒化膜（例えば、ＳｉＮ、Ｓｉ３Ｎ４）が含まれていてもよい。
半導体基板のうち、ＬＯＣＯＳ酸化膜を形成しない部分の表面にシリコン窒化膜を形成した上で、半導体基板の熱酸化処理を行うと、シリコン窒化膜が形成されてない部分の半導体基板の表面において、半導体基板側に突出するＬＯＣＯＳ酸化膜が形成される。半導体基板の表面のうち、絶縁膜を厚くしない部分（絶縁膜の第１領域等）にシリコン窒化膜を形成した上で、半導体基板の熱酸化処理を行うと、絶縁膜を厚くする部分（絶縁膜の第２領域の少なくとも一部）において、半導体基板側に突出するＬＯＣＯＳ酸化膜が形成される。これによって、簡便に絶縁膜の一部を厚くすることができる。また、シリコン窒化物は、シリコン酸化物と比較して高密度であるため、半導体基板の表面にシリコン窒化物が形成されていると、可動イオンに対するシールド性が向上し、半導体装置の信頼性が向上する。
なお、絶縁膜の第２領域の少なくとも一部を厚くする方法は、上記において説明したＬＯＣＯＳ法を用いた方法に限定されない。例えば、絶縁膜を厚くする部分の半導体基板をエッチング等によって掘り下げた上で、ＣＶＤ法等を行って、半導体基板の表面に絶縁膜を堆積させてもよい。
第１導電膜は、絶縁膜の内部にＦＬＲ層毎に形成されており、半導体基板を平面視したときにＦＬＲ層に沿って第２方向に間隔を空けて配置されている。ＦＬＲ層とこれに対応する第１導電膜とは、電気的に接続している。第１導電膜の材料は、限定されないが、ポリシリコン、アモルファスシリコン、シリコン窒化物等のシリコン系の膜の他、アルミニウム、銀（Ａｇ）等の金属膜を好適に用いることができる。第１導電膜としてシリコン系の膜を用いる場合、一般に、厚い金属膜を用いるよりも微細化が可能である点において、好ましい。また、セル領域にＩＧＢＴ等の絶縁ゲートを有する半導体素子が形成されている場合には、ゲート電極の材料（例えば、ポリシリコン）を第１導電膜の材料として用いれば、ゲートを形成する工程において第１導電膜を同時に形成できる点において、好ましい。第１導電膜の膜厚は、１μｍ以下であることが好ましい。第１導電膜の膜厚が薄いほど、隣接する第１導電膜の間隔を狭くすることができ、可動イオンに対するシールド性が向上する。
第１導電膜は、絶縁膜に設けられたコンタクト部を介してＦＬＲ層と接していてもよいし、他の導電材料を介して間接的にＦＬＲ層と接していてもよい。例えば、フィールドプレート部は、第１導電膜とＦＬＲ層とを電気的に接続するための第２導電膜を含んでいてもよい。第２導電膜は、例えば、半導体基板を平面視したときに、対応するＦＬＲ層に沿って、ＦＬＲ層毎に、その表面側に配置されている。それぞれの第２導電膜は、絶縁膜の表面に形成されている表面部と、表面部から伸びるとともに絶縁膜を貫通して第１導電膜に電気的に接続する第１コンタクト部と、表面部から伸びるとともに絶縁膜を貫通してＦＬＲ層に電気的に接続している第２コンタクト部とを含んでいる。第２導電膜によって、ＦＬＲ層と第１導電膜は電気的に接続されている。第２導電膜の材料は、限定されないが、ポリシリコン、アモルファスシリコン、シリコン窒化物等のシリコン系の膜の他、アルミニウム、銀（Ａｇ）等の金属膜を好適に用いることができる。第２導電膜として表面電極に含まれる材料と同じ膜（例えばＡｌまたはＡｌＳｉ）を用いる場合、表面電極を形成する工程において第２導電膜を同時に形成できる点において、好ましい。
本願に係る半導体装置のセル領域に形成される半導体素子は、特に限定されないが、例えば、ＩＧＢＴ、ＭＯＳＦＥＴ、ダイオード等を挙げることができる。これらの半導体素子は、縦型であってもよく、横型であってもよい。さらに、半導体基板およびフィールドプレートの表面に、保護膜（例えば、ポリイミド膜、シリコン窒化物膜等）を備えていてもよい。
図１，２に示すように、半導体装置１０は、半導体基板１００と、フィールドプレート部１１と、表面電極１１０と、裏面電極１１２とを備えている。半導体基板１００は、セル領域１０１と、非セル領域１０２とを備えている。セル領域１０１は、半導体基板１００の中央に位置し、２つの領域に分割されている。表面電極１１０は、半導体基板１００のセル領域１０１の表面に形成されている。裏面電極１１２は、半導体基板１００のセル領域１０１および非セル領域１０２の裏面に形成されている。表面電極１１０はＡｌ電極であり、裏面電極１１２は、半導体基板１００側から順にＡｌ、Ｔｉ、Ｎｉ、Ａｕが積層された積層電極である。
セル領域１０１には、詳細は図示していないが、ＩＧＢＴが形成されている。セル領域１０１は、ｐ型のコレクタ層１３１と、ドリフト層であるｎ型の基板層１３２と、ｐ型のボディ層１３３と、ｎ型のエミッタ層（図示しない）とを備えている。基板層１３２は、不純物としてリン（Ｐ）を含むｎ型の半導体基板である。コレクタ層１３１および基板層１３２は、非セル領域１０２まで伸びている。半導体基板１００の非セル領域１０２の表面側には、セル領域１０１を取り囲むように、ゲート配線１０３が形成されている。フィールドプレート部１１は、ゲート配線１０３よりさらに半導体基板１００の周辺側に形成されている。
非セル領域１０２は、基板層１３２と、基板層１３２の表面に形成されているｐ型のｐ層１３４と、ｐ型のＦＬＲ層１３５ａ〜１３５ｄと、ｎ型のｎ層１３６と、基板層１３２の裏面に形成されているコレクタ層１３１とを備えている。ＦＬＲ層１３５ａ〜１３５ｄは、基板層１３２の表面にボロン（Ｂ）をイオン注入することによって形成されたｐ型の半導体層であり、不純物であるボロンの濃度は、１×１０１４ｃｍ−２以上である。ｐ層１３４、ＦＬＲ層１３５ａ〜１３５ｄおよびｎ層１３６は、セル領域１０１に近い側からこの順に配置されており、それぞれセル領域１０１の周囲に沿った方向に伸びてセル領域を囲む一連の略四角形の層として形成されている。図１に示すように、ＦＬＲ層１３５ａ〜１３５ｄは、半導体基板１００を平面視したときに、セル領域１０１の周囲を取り囲んでおり、半導体基板１００の直線部において直線状であり、角部において円弧状である、一連の略四角形状を有している。図１では図示を省略しているが、ｐ層１３４とｎ層１３６もＦＬＲ層１３５ａ〜１３５ｄと同様に、セル領域１０１の周囲を取り囲んでおり、半導体基板１００の直線部において直線状であり、角部において円弧状である、略四角形状を有している。ＦＬＲ層１３５ａ〜１３５ｄの長手方向（図１に示す略四角形状のＦＬＲ層１３５ａ〜１３５ｄの周方向であり、図２に示すｘ軸方向）を第１方向とし、第１方向に直交する方向（図１に示す一連の略四角形状のＦＬＲ層１３５ａ〜１３５ｄの法線ベクトルの方向であり、図２に示すｙ軸の正方向または負方向）を第２方向とするとき、ｐ層１３４、ＦＬＲ層１３５ａ〜１３５ｄおよびｎ層１３６は、第２方向に間隔を空けて配置されている。
フィールドプレート部１１は、シリコン酸化物を材料とする第１絶縁膜１４２と、シリコン窒化物を材料とする第２絶縁膜１５０ａ〜１５０ｄおよび１５１と、ポリシリコンを材料とする複数の第１導電膜１４０ａ〜１４０ｄと、アルミニウムを材料とする、第２導電膜１２０ａ〜１２０ｄとを備えている。第２絶縁膜１５０ａ〜１５０ｄは、ＦＬＲ層１３５ａ〜１３５ｄの表面に接している。第１絶縁膜１４２は、半導体基板１００の非セル領域１０２と、第２絶縁膜１５０ａ〜１５０ｄと、絶縁膜１５１の表面に形成されている。第１導電膜１４０ａ〜１４０ｄは、第１絶縁膜１４２の内部に形成されている。第１導電膜１４０ａ〜１４０ｄは、第２方向に間隔を空けて配置されており、その間に存在する第１絶縁膜１４２によって互いに絶縁されている。第１導電膜１４０ａ〜１４０ｄは、それぞれＦＬＲ層１３５ａ〜１３５ｄに沿って配置されており、ＦＬＲ層１３５ａ〜１３５ｄと同様に、一連の略四角形状に形成されている。第１導電膜１４０ａ〜１４０ｄの厚さは、１μｍ以下である。なお、第１絶縁膜１４２は、ｐ層１３４の表面にも形成されており、その内部には、第１導電膜１４０ａ〜１４０ｄと同一材料を用いた導電膜１４１ａおよび１４１ｂが形成されている。導電膜１４１ａおよび１４１ｂは、ｐ層１３４に沿って配置されており、一連の略四角形状に形成されている。導電膜１４１ａと、導電膜１４１ｂと、第１導電膜１４０ａは、第２方向に間隔を空けて配置されており、その間に存在する第１絶縁膜１４２によって互いに絶縁されている。ゲート配線１０３は、ｐ層１３４の表面側に位置しており、第１絶縁膜１４２の表面から導電膜１４１ａに達する位置まで第１絶縁膜１４２を貫通して伸びている。また、フィールドプレート部１１よりも半導体基板１００の周辺側（図２に示すｙ軸の正方向）には、ｎ層１３６に電気的に接続する電極１１４が形成されている。なお、ｎ層１３６および電極１１４は、図１においては、図示を省略している。
第２導電膜１２０ａ〜１２０ｄは、それぞれ、第１コンタクト部を介して第１導電膜１４０ａ〜１４０ｄに接するとともに、第２コンタクト部を介してＦＬＲ層１３５ａ〜１３５ｄに接している。図２に示すように、第２導電膜１２０ａ〜１２０ｄの第１コンタクト部は、それぞれ第１絶縁膜１４２の表面から伸びるとともに導電膜１４０ａ〜１４０ｄに達する位置まで第１絶縁膜１４２を貫通して、導電膜１４０ａ〜１４０ｄに電気的に接続している。また、第２導電膜１２０ａ〜１２０ｄの第２コンタクト部は、第１絶縁膜１４２の表面から伸びるとともに第１絶縁膜１４２および第２絶縁膜１５０ａ〜１５０ｄを貫通してＦＬＲ層１３５ａに電気的に接続している。第１導電膜１４０ａ〜１４０ｄは、それぞれ、第２導電膜１２０ａ〜１２０ｄを介して、ＦＬＲ層１３５ａ〜１３５ｄと電気的に接続されている。
第１導電膜１４０ａ〜１４０ｄおよび導電膜１４１ａ，１４１ｂは、セル領域１０１に形成されているＩＧＢＴの絶縁ゲートのゲート電極（図示しない）と同じポリシリコンを材料としており、１×１０１３ｃｍ−２以上の不純物イオンを含んでいる。第１導電膜１４０ａ〜１４０ｄは、半導体装置１０の製造工程において、ＩＧＢＴのゲート電極を形成する工程で同時に形成される。第２導電膜１２０ａ〜１２０ｄは、表面電極１１０と同じアルミニウムを材料としており、半導体装置１０の製造工程において、表面電極１１０を形成する工程で同時に形成される。
半導体装置１０の絶縁膜の第１領域１７０ａ〜１７０ｄは、それぞれ複数のＦＬＲ層１３５ａ〜１３５ｄに接する第２絶縁膜１５０ａ〜１５０ｄおよびその表面側の第１絶縁膜１４２を含む領域である。第１領域１７０ａ〜１７０ｄは、第２方向に間隔を空けて配置されている。また、第２領域１８０ａ〜１８０ｄは、第１領域１７０ａ〜１７０ｄに対して、それぞれ第２方向（この場合、図２に示すｙ軸の負方向）に隣接する領域である。より具体的には、第２領域１８０ａ〜１８０ｄは、隣接する複数のＦＬＲ層１３５ａ〜１３５ｄおよびｐ層１３４の間の基板層１３２に接している第１絶縁膜１４２を含む領域である。図２に示すように、第２領域１８０ａ〜１８０ｄでは、第１絶縁膜１４２は、半導体基板１００側に突出する突出部１４２ａ〜１４２ｄを備えている。突出部１４２ａ〜１４２ｄは、ＬＯＣＯＳ酸化膜である。半導体基板１００の表面にシリコン窒化膜を形成した上で、突出部１４２ａ〜１４２ｄを形成する部分のシリコン窒化膜をフォトエッチング等によって除去することによって、第２絶縁膜１５０ａ〜１５０ｄを形成することができる。さらに、半導体基板１００の熱酸化処理を行うと、第２絶縁膜１５０ａ〜１５０ｄが形成されていない部分の半導体基板１００の表面にＬＯＣＯＳ酸化膜が形成され、これによって、第１絶縁膜１４２の突出部１４２ａ〜１４２ｄを形成することができる。さらに、半導体基板１００の表面に、ＣＶＤ等によってシリコン酸化物を堆積させて第１絶縁膜１４２全体を形成する。隣接する第１導電膜１４０ａ〜１４０ｄの間に設けられた第１絶縁膜１４２は、第２領域１８０ａ〜１８０ｄ内に存在している。
上記のとおり、半導体装置１０は、第２領域１８０ａ〜１８０ｄにおいて、第１絶縁膜１４２が半導体基板１００に対して突出しており、第１領域１７０ａ〜１７０ｄの絶縁膜よりも第２領域１８０ａ〜１８０ｄの絶縁膜が厚くなっている。電界が集中し易い第２領域１８０ａ〜１８０ｄにおいて絶縁膜が厚くなっており、これによって電界集中が緩和されるため、半導体装置１０の耐圧を向上することができる。可動イオンに対するシールド性を向上させるために、第１導電膜１４０ａ〜１４０ｄの間隔を狭くすると、絶縁膜の第２領域１８０ａ〜１８０ｄにおいて電界がより集中し易くなるが、半導体装置１０では、第２領域１８０ａ〜１８０ｄの絶縁膜が厚いため、電界集中が緩和される。半導体装置１０によれば、可動イオンに対するシールド性を向上させることと、耐圧を向上させることとを両立することができるため、高信頼性と高耐圧を両立することが可能となる。さらに、半導体装置１０では、ＦＬＲ層１３５ａ〜１３５ｄの表面にシリコン窒化膜を材料とする第２絶縁膜１５０ａ〜１５０ｄが形成されているため、可動イオンに対するシールド性が一層向上する。第２絶縁膜１５０ａ〜１５０ｄは、第２領域１８０ａ〜１８０ｄの突出部１４２ａ〜１４２ｄをＬＯＣＯＳ法によって形成する際のマスク材として利用できるため、半導体装置１０は、簡易な製造工程で製造することが可能である。また、第１導電膜１４０ａ〜１４０ｄの材料として、微細加工性に優れたポリシリコンを用いているため、厚い金属膜等を材料とする場合よりも第１導電膜１４０ａ〜１４０ｄの間隔を狭くすることができる。さらに、第２導電膜１２０ａ〜１２０ｄを備えているため、可動イオンに対するシールド性をより向上させることができる。第１導電膜１４０ａ〜１４０ｄは、セル領域１０１のＩＧＢＴのゲート電極を形成する工程で同時に形成され、第２導電膜１２０ａ〜１２０ｄは、表面電極１１０を形成する工程で同時に形成されるため、半導体装置１０は、簡易な製造工程で製造することができる。
（変形例）
上記の実施例では、フィールドプレート部１１は第２導電膜１２０ａ〜１２０ｄを備えていたが、これに限定されない。例えば、図３に示すように、第２導電膜を備えておらず、第１導電膜２４０ａが、第１絶縁膜１４２および第２絶縁膜２５０ａを半導体基板１００の方向に貫通して、ＦＬＲ層１３５ａに接していてもよい。
また、上記の実施例では、絶縁膜の第２領域の全てにおいて、絶縁膜の厚さが第１領域よりも厚くなっているが、これに限定されない。例えば、実施例１に替えて、半導体装置１０の絶縁膜の第２領域１８０ａ，１８０ｃにおいて絶縁膜の厚さが第１領域１７０ａ〜１７０ｄよりも厚くなっており、第２領域１８０ｂ，１８０ｄにおいて絶縁膜の厚さが第１領域１７０ａ〜１７０ｄと同じ厚さになってもよい。また、１つのＦＬＲ層に沿う一連の第２領域に、絶縁膜の厚さが第１領域よりも厚い領域と、そうでない領域が含まれていてもよい。この場合、図４に示すように、半導体基板１００を平面視した場合の角部２８４において、第２領域の絶縁膜の厚さが第１領域よりも厚くなっていることが好ましい。なお、図３，４の説明においては、実施例１に示す半導体装置１０と同様の形態については説明を省略している。
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０ 半導体装置
１１ フィールドプレート部
１００ 半導体基板
１０１ セル領域
１０２ 非セル領域
１０３ ゲート配線
１１０ 表面電極
１１２ 裏面電極
１１４ 電極
１２０ａ〜１２０ｄ 第２導電膜
１３１ コレクタ層
１３２ 基板層
１３３ ボディ層
１３５ａ〜１３５ｄ ＦＬＲ層
１４０ａ〜１４０ｄ，２４０ａ 第１導電膜
１４１ａ，１４１ｂ 導電膜
１４２ 第１絶縁膜
１４２ａ〜１４２ｄ 突出部
１５０ａ〜１５０ｄ、２５０ａ 第２絶縁膜
１７０ａ〜１７０ｄ 第１領域
１８０ａ〜１８０ｄ 第２領域
２８４ 角部

Claims (3)

  1. 半導体素子が形成されたセル領域と、セル領域の周囲に設けられた非セル領域とを有する半導体基板と、
    非セル領域の表面に形成されたフィールドプレート部とを備えた半導体装置であって、
    非セル領域は、
    第１導電型の基板層と、
    基板層の表面に形成されており、セル領域の周囲に沿った第１方向に伸びてセル領域を囲むとともに、第１方向に直交する第２方向に間隔を空けて配置されている複数の第２導電型のＦＬＲ層とを備えており、
    フィールドプレート部は、
    半導体基板の表面に形成されており、ＦＬＲ層毎にそのＦＬＲ層上に形成されているとともにそのＦＬＲ層に接する複数の第１領域と、第１領域毎にその第１領域に対して第２方向に隣接する基板層上に形成されているとともに基板層に接する複数の第２領域とを備えている絶縁膜と、
    絶縁膜の内部にＦＬＲ層毎に形成されており、半導体基板を平面視したときにＦＬＲ層に沿って第２方向に間隔を空けて配置されており、ＦＬＲ層と電気的に接続している複数の第１導電膜とを備えており、
    絶縁膜は、
    ＦＬＲ層上に形成されており、ＦＬＲ層に接しており、基板層上に開口部を有するシリコン窒化膜と、
    シリコン窒化膜上及び開口部内に形成されており、開口部内において基板層に接しているシリコン酸化膜、
    を有しており、
    開口部に、絶縁膜が開口部の外側よりも半導体基板側に突出している突出部が形成されており、
    突出部を有する部分の絶縁膜の厚さが、第１領域の厚さよりも厚い、半導体装置。
  2. 突出部は、ＬＯＣＯＳ法によって形成されたシリコン酸化膜を含んでいる、請求項１に記載の半導体装置。
  3. 請求項１または２に記載の半導体装置の製造方法であって、
    基板層と複数のＦＬＲ層を有する半導体基板の表面に、基板層の表面の少なくとも一部に開口部を有し、ＦＬＲ層の表面を少なくとも部分的に覆うシリコン窒化膜を形成する工程と、
    開口部内に、シリコン窒化膜よりも半導体基板側に突出するＬＯＣＯＳ酸化膜を形成する工程と、
    シリコン窒化膜及びＬＯＣＯＳ酸化膜上にシリコン酸化物を堆積させる工程、とを含む、半導体装置の製造方法。
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