JP5939127B2 - 炭化珪素半導体装置 - Google Patents
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Description
本発明は炭化珪素半導体装置に関し、より特定的には、ガードリング領域を有する炭化珪素半導体装置に関する。
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置には、電界集中により半導体素子が破壊されることを抑制するために半導体素子が設けられている領域を囲うようにガードリング領域が形成される場合がある。
たとえば特開2008−4643号公報(特許文献1)には、素子領域と、素領域を取り囲むように形成された終端領域とを有し、終端領域にガードリングが形成された珪素(シリコン)からなるMOSFETの構造が記載されている。特開2008−4643号公報に記載のMOSFETによれば、最外ベース領域のコーナー部において、ガードリング層および埋め込みガードリング層が同心円状となるように曲率をもって形成されている。また最外ベース領域のコーナー部での電界集中を抑制するために、最外ベース領域の曲率半径は、ドリフト層の厚さの2〜4倍程度とされる。
しかしながら、珪素よりもバンドギャップの大きい炭化珪素を用いたMOSFETにおいて、最外ベース領域の曲率半径(言い換えば、最外ベース領域の端部に接して形成されているガードリングの曲率半径)がドリフト層の厚さの2〜4倍程度であるMOSFETを製造した場合、ガードリングのコーナー部において電界が集中してMOSFETが破壊される場合があった。
またガードリングのコーナー部における電界集中を緩和するため、ガードリングのコーナー部の曲率半径を大きくすることが考えられる。しかしながら、当該曲率半径を大きくすると素子領域の面積が小さくなるためオン電流が低下してしまう。
そこで本発明の目的は、オン電流の低下を抑制しつつ耐圧を向上可能な炭化珪素半導体装置を提供することである。
珪素は立方晶の結晶構造であるが炭化珪素は六方晶の結晶構造をとりうる。立方晶の珪素は電界強度に異方性を有しないが、六方晶の炭化珪素は電界強度の異方性を有する。具体的には、六方晶の炭化珪素のc軸に平行な方向の電界強度はc軸に垂直な方向の電界強度よりも約1.6倍高い電界強度を有する。それゆえ、珪素におけるガードリングの曲率半径とドリフト層の厚さとの比を単純に炭化珪素に適用することはできない。発明者らは、鋭意研究の結果、曲率領域の内周部の曲率半径をドリフト領域の厚みで除した値を5以上10以下とすることにより、炭化珪素半導体装置のオン電流の低下を抑制しつつ耐圧を向上させることができることを見出し本発明を想到した。
本発明に係る炭化珪素半導体装置は、素子領域と、ガードリング領域とを有している。素子領域には半導体素子が設けられている。ガードリング領域は、平面視において素子領域を取り囲みかつ第1導電型を有する。半導体素子は第1導電型とは異なる第2導電型を有するドリフト領域を含む。ガードリング領域は、直線領域と直線領域と連接する曲率領域とを含む。曲率領域の内周部の曲率半径をドリフト領域の厚みで除した値が5以上10以下である。
本発明に係る炭化珪素半導体装置によれば、曲率領域の内周部の曲率半径をドリフト領域の厚みで除した値が5以上10以下である。これにより、オン電流の低下を抑制しつつ耐圧を向上させることができる。
上記に係る炭化珪素半導体装置において好ましくは、半導体素子は、ドリフト領域と接しかつ第2導電型を有するボディ領域を含む。ボディ領域の厚みは、ガードリング領域の厚みよりも大きい。これにより、ボディ領域の角部における電界集中を効率的に抑制することができる。
上記に係る炭化珪素半導体装置において好ましくは、ガードリング領域は、ボディ領域に接しかつ第2導電型を有するJTE領域を含む。これにより、ボディ領域に接するJTE領域により耐圧を向上させることができる。
上記に係る炭化珪素半導体装置において好ましくは、半導体素子はボディ領域と接しかつ第1導電型を有するソース領域と、ソース領域に接するソース電極とを含む。JTE領域はソース電極と接している。これにより、ソース領域がJTE領域から電子を高速で引き抜くことができるので、高周波数の動作においても空乏層を形成することができる。
上記に係る炭化珪素半導体装置において好ましくは、ガードリング領域は素子領域と接しないガードリングを含む。これにより、素子領域に接しないガードリングにより耐圧を向上させることができる。
上記に係る炭化珪素半導体装置において好ましくは、ガードリングは複数である。複数のガードリングのうち、最内周のガードリングの曲率領域の内周部の曲率半径をドリフト領域の厚みで除した値が5以上10以下である。ガードリングが複数存在する場合、最内周のガードリングの曲率半径が他のガードリングの曲率半径よりも小さくなる。最内周のガードリングの曲率領域の内周部の曲率半径をドリフト領域の厚みで除した値が5以上10以下であることにより、オン電流の低下を抑制しつつ耐圧を向上させることができる。
上記に係る炭化珪素半導体装置において好ましくは、平面視において、ガードリング領域を取り囲みかつ第1導電型を有するフィールドストップ領域をさらに有する。これにより、炭化珪素半導体装置の耐圧をさらに向上することができる。
上記に係る炭化珪素半導体装置において好ましくは、平面視において、ガードリング領域の外周部の任意の位置において、ガードリング領域の外周部とフィールドストップ領域の内周部との距離が同じである。これにより、局所的に電界が集中することを抑制することができる。
以上の説明から明らかなように、本発明によれば、オン電流の低下を抑制しつつ耐圧を向上可能な炭化珪素半導体装置を提供することができる。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を[]、集合方位を<>、個別面を()、集合面を{}でそれぞれ示している。また、負の指数については、結晶学上、”−”(バー)を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を360度とする系を用いている。
まず本発明の一実施の形態に係る炭化珪素半導体装置としてのMOSFETの構成について説明する。
図1および図2を参照して、MOSFET1は、素子領域IR(活性領域)と、素子領域IRを取り囲む終端領域OR(無効領域)とを有する。終端領域ORはガードリング領域5を含む。つまり、素子領域IRはガードリング領域5に取り囲まれている。素子領域IRにはトランジスタやダイオードなどの半導体素子7が設けられている。
半導体素子7は、たとえば六方晶炭化珪素からなる炭化珪素基板10と、ゲート絶縁膜15と、ゲート電極17と、ソース電極16と、ドレイン電極20とを主に有する。炭化珪素基板10は、n+基板11と、ドリフト領域12と、pボディ領域13と、n+ソース領域14と、p+領域18とを主に有する。炭化珪素基板10は、たとえば六方晶炭化珪素からなる。炭化珪素基板10の主面10aは、たとえば{0001}面から8°以下程度オフした面であってもよい。
n+基板11は、六方晶炭化珪素からなり導電型がn型(第1導電型)の基板である。n+基板11は、たとえばN(窒素)などのn型不純物を高濃度で含んでいる。n+基板11に含まれる窒素などの不純物濃度はたとえば1.0×1018cm-3程度である。
ドリフト領域12は、炭化珪素からなり導電型がn型を有するエピタキシャル層である。ドリフト領域12の厚みT1はたとえば15μm程度である。好ましくは、ドリフト領域12の厚みT1は14.5μm以上15.5μm以下である。ドリフト領域12に含まれるn型不純物は、たとえば窒素であり、n+基板11に含まれるn型不純物よりも低い不純物濃度で含んでいる。ドリフト領域12に含まれる窒素などの不純物濃度はたとえば7.5×1015cm-2程度である。
pボディ領域13はp型の導電型を有する。pボディ領域13は、ドリフト領域12において、炭化珪素基板10の主面10aを含んで形成されている。pボディ領域13に含まれるp型不純物は、たとえばAl(アルミニウム)、B(ホウ素)などである。pボディ領域13に含まれるアルミニウムなどの不純物濃度はたとえば1×1017cm-2程度である。
n+ソース領域14はn型の導電型を有する。n+ソース領域14は、主面10aを含み、かつpボディ領域13に取り囲まれるように、pボディ領域13の内部に形成されている。n+ソース領域14は、n型不純物、たとえばP(リン)などをドリフト領域12に含まれるn型不純物よりも高い濃度、たとえば1×1020cm-2程度の濃度で含んでいる。
p+領域18はp型の導電型を有する。p+領域18は、主面10aおよびpボディ領域13と接し、n+ソース領域14の中央付近を貫通するように形成されている。p+領域18は、p型不純物、たとえばアルミニウム、ホウ素などをpボディ領域13に含まれるp型不純物よりも高い濃度、たとえば1×1020cm-2程度の濃度で含んでいる。
ゲート絶縁膜15は、一方のn+ソース領域14の上部表面から他方のn+ソース領域14の上部表面にまで延在するようにドリフト領域12に接して形成されている。ゲート絶縁膜15はたとえば二酸化珪素からなっている。
ゲート電極17は、一方のn+ソース領域14上から他方のn+ソース領域14上にまで延在するように、ゲート絶縁膜15上に接触して配置されている。ゲート電極17は、たとえばポリシリコン、アルミニウムなどの導電体からなっている。
ソース電極16は、主面10aにおいてn+ソース領域14およびp+領域18と接触して配置されている。そして、ソース電極16は、たとえばチタン(Ti)原子、アルミニウム(Al)原子およびシリコン(Si)を含んでいる。ソース電極16は、Ti、Al、およびSiを含有するオーミックコンタクト電極であることにより、p型炭化珪素領域およびn型炭化珪素領域のいずれに対しても接触抵抗が低い。
ドレイン電極20は、n+基板11においてドリフト領域12が形成される主面とは反対側の主面に接触して形成されている。このドレイン電極20は、たとえば上記ソース電極16と同様の構成を有していてもよいし、Niなど、n+基板11とオーミックコンタクト可能な他の材料からなっていてもよい。これにより、ドレイン電極20はn+基板11と電気的に接続されている。
ガードリング領域5は、環状を有しており、半導体素子7が設けられた素子領域IRを取り囲むように、炭化珪素基板10の終端領域ORに配置されている。ガードリング領域5はp型(第2導電型)を有する。ガードリング領域5はガードリングとして作用する導電領域である。ガードリング領域5は、たとえばpボディ領域13と接するJTE領域2と、pボディ領域13と接しない複数のガードリング3とを含む。好ましくは、半導体素子7のpボディ領域13の厚みT1はガードリング領域5の厚みT2よりも大きい。
ガードリング領域5の複数のガードリング3には、たとえばホウ素やアルミニウムなどの不純物が含まれている。複数のガードリング3の各々における不純物濃度はpボディ領域13の不純物濃度よりも低い。複数のガードリング3の各々における当該不純物の濃度はたとえば1.3×1013cm-2であり、好ましくは8×1012cm-2以上1.4×1013cm-2以下程度である。
図2に示すように、ガードリング領域5は、直線領域Bと、当該直線領域Bと連接する曲率領域Aとを有している。具体的には直線領域Bと曲率領域Aとが交互に配置され、素子領域IRを取り囲む環状のガードリング領域5を形成する。曲率領域Aの内周部2cは中心Cの円の円弧に沿って形成されている。ガードリング領域5の曲率領域Aは曲率半径Rを有する。当該曲率半径Rはたとえば50μm以上1260μm以下である。
ガードリング領域5の内周部2cの曲率半径Rを半導体素子7のドリフト領域12の厚みT1で除した値は5以上10以下である。たとえば、ドリフト領域12の厚みT1が15μmであり、ガードリング領域5の内周部2cの曲率半径が125μmである。上記の場合におけるガードリング領域5の内周部2cの曲率半径Rを半導体素子7のドリフト領域12の厚みT1で除した値は約8.3である。ガードリング領域5が複数のガードリング3を含む場合、ガードリング領域5の内周部2cとは、半導体素子7の最も近くに配置されている(言い換えれば最内周の)ガードリング3の内周部2cのことである。
ガードリング領域5が複数のガードリング3を含む場合、複数のガードリング3の各々は隙間を隔てて配置される。具体的には、複数のガードリング3の各々は、直線領域Bと曲率領域Aとを有する。複数のガードリング3の直線領域Bの各々は、平面視において平行に配置されている。また複数のガードリング3の曲率領域Aの各々は、中心Cを有し半径の異なる同心円の円弧状に沿って配置されている。複数のガードリング3の各々に含まれるp型不純物の濃度は同じであってもよいし、異なっていてもよい。好ましくは、複数のガードリング3のうち、外周側のガードリング3の不純物濃度が内周側のガードリング3の不純物濃度よりも低い。
ガードリング領域5は、たとえば半導体素子7のpボディ領域13に接しp型を有するJTE(Junction Termination Extension)領域2を有していても構わない。JTE領域2は上述したガードリング3と同じ不純物を同じ不純物濃度で有していても構わない。JTE領域2の不純物濃度は、pボディ領域13の不純物濃度よりも低い。好ましくは、半導体素子7のpボディ領域13の厚みT1はJTE領域2の厚みT2よりも大きい。なお、ガードリング領域5がJTE領域2とガードリング3とを含む場合、ガードリング領域5とは平面視においてJTE領域2の内周部2cと最外周のガードリング3の外周部3dとによって挟まれた領域である。
図3を参照して、MOSFET1のガードリング領域5は、pボディ領域13と接するJTE領域2を有さないで、pボディ領域13と接しないガードリング3を有していてもよい。ガードリング3に含まれる不純物および不純物濃度は、上述したガードリング3と同じである。ガードリング3は単数であってもよいし、複数であってもよい。好ましくは、ガードリング3は隙間を隔てて複数配置されている。
図4を参照して、MOSFET1は、pボディ領域13と接するJTE領域2を有し、当該JTE領域2に接してソース電極16aが形成されていても構わない。当該ソース電極16aは、pボディ領域13に囲まれたソース領域14およびソース領域14に囲まれたp+領域18と接して形成されたソース電極16と電気的に接続されている。
図5および図6を参照して、MOSFET1は、p型を有するガードリング領域5を取り囲むように、n型を有するフィールドストップ領域4をさらに有していても構わない。フィールドストップ領域4はドリフト領域12と同じ導電型(n型)を有する。フィールドストップ領域4の不純物濃度はドリフト領域12の不純物濃度よりも高い。フィールドストップ領域4に含まれる不純物濃度はたとえば1.0×1018cm-3程度である。好ましくは、ガードリング領域5の外周部3dの任意の位置において、ガードリング領域5の外周部3dとフィールドストップ領域4の内周部4cとの最短距離Dが同じである。ガードリング領域5が複数のガードリング3を有する場合、最短距離Dとは、最外周のガードリング3の外周部3dとフィールドストップ領域4の内周部4cとの最短距離である。
次にMOSFET1の動作について説明する。ゲート電極17に閾値以下の電圧を与えた状態、すなわちオフ状態では、ゲート絶縁膜15の直下に位置するpボディ領域13とドリフト領域12との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極17に正の電圧を印加していくと、pボディ領域13のゲート絶縁膜15と接触する付近であるチャネル領域において、反転層が形成される。その結果、n+ソース領域14とドリフト領域12とが電気的に接続され、ソース電極22とドレイン電極20との間に電流が流れる。
次に、本発明の一実施の形態に係るMOSFET1の製造方法について説明する。
図8を参照して、まず基板準備工程(S10:図7)によって炭化珪素基板10が準備される。具体的には、六方晶炭化珪素からなるn+基板11の一方の主面上にエピタキシャル成長によりドリフト領域12が形成される。エピタキシャル成長は、たとえば原料ガスとしてSiH4(シラン)とC3H8(プロパン)との混合ガスを採用して実施することができる。このとき、n型不純物として、たとえばN(窒素)が導入される。これにより、n+基板11に含まれるn型不純物よりも低い濃度のn型不純物を含むドリフト領域12が形成される。
図8を参照して、まず基板準備工程(S10:図7)によって炭化珪素基板10が準備される。具体的には、六方晶炭化珪素からなるn+基板11の一方の主面上にエピタキシャル成長によりドリフト領域12が形成される。エピタキシャル成長は、たとえば原料ガスとしてSiH4(シラン)とC3H8(プロパン)との混合ガスを採用して実施することができる。このとき、n型不純物として、たとえばN(窒素)が導入される。これにより、n+基板11に含まれるn型不純物よりも低い濃度のn型不純物を含むドリフト領域12が形成される。
次に、たとえばCVD(Chemical Vapor Deposition)により、炭化珪素基板10の主面10a上に二酸化珪素からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望のpボディ領域13の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばRIE(Reactive Ion Etching;反応性イオンエッチング)により酸化膜が部分的に除去されることによって、ドリフト領域12上に開口パターンを有する酸化膜からなるマスク層が形成される。
図9を参照して、イオン注入工程(S20:図7)が実施される。イオン注入工程では、炭化珪素基板10に対してイオンが注入されることにより、pボディ領域13、n+ソース領域14およびガードリング領域5が形成される。具体的には、上記レジスト膜を除去した上で、当該マスク層をマスクとして用いて、Alなどのp型不純物をドリフト領域12に対してイオン注入することにより、pボディ領域13およびガードリング領域5が形成される。また、マスクとして使用された上記酸化膜が除去された上で、所望のn+ソース領域14の形状に応じた領域に開口を有するマスク層が形成される。
次に、当該マスク層をマスクとして用いて、P(リン)などのn型不純物がドリフト領域12にイオン注入により導入されることによりn+ソース領域14が形成される。次に、所望のp+領域18の形状に応じた領域に開口を有するマスク層が形成され、当該マスク層をマスクとして用いて、Al、Bなどのp型不純物がドリフト領域12にイオン注入により導入されることによりp+領域18が形成される。なお、半導体素子7のpボディ領域13およびガードリング領域5の形成は、どちらが先に行われても構わない。ガードリング領域5の形成とは、具体的にはJTE領域2およびガードリング3の形成である。なお、pボディ領域13の注入深さはガードリング領域5の注入深さよりも大きいことが好ましい。また、平面視においてガードリング領域5を取り囲むようにフィールドストップ領域4が形成されてもよい。
次に、上記イオン注入によって導入された不純物を活性化させる熱処理が実施される。具体的には、イオン注入が実施された炭化珪素基板10が、たとえばAr(アルゴン)雰囲気中において1700℃程度に加熱され、30分間程度保持される。
図10を参照して、ゲート絶縁膜形成工程(S30:図7)が実施される。具体的には、まず、上記工程(S20:図7)が実施されて所望のイオン注入領域が形成された炭化珪素基板10が熱酸化される。熱酸化は、たとえば酸素雰囲気中で1300℃程度に加熱し、40分間程度保持することにより実施することができる。これにより、炭化珪素基板10の主面10a上に二酸化珪素からなるゲート絶縁膜15が形成される。
次に、ゲート電極形成工程(S40:図7)が実施される。この工程では、たとえば導電体であるポリシリコン、アルミニウムなどからなるゲート電極17が、一方のn+ソース領域14上から他方のn+ソース領域14上にまで延在するとともに、ゲート絶縁膜15に接触するように形成される。ゲート電極17の材料としてポリシリコンを採用する場合、当該ポリシリコンは、リンが1×1020cm-3を超える高い濃度で含まれるものとすることができる。その後、ゲート電極17を覆うように、たとえば二酸化珪素からなる絶縁膜が形成される。
次に、オーミック電極形成工程(S50:図7)が実施される。具体的には、たとえばp+領域18およびn+ソース領域14の一部が露出するようなレジストパターンを形成し、たとえばSi原子、Ti原子、およびAl原子とを含有する金属膜が基板全面にたとえばスパッタリングにより形成される。その後、当該レジストパターンをたとえばリフトオフすることにより、ゲート絶縁膜15に接し、かつp+領域18およびn+ソース領域14に接する金属膜50が形成される。その後、当該金属膜をたとえば1000℃程度に加熱することにより、炭化珪素基板10とオーミック接触するソース電極16が形成される。また炭化珪素基板10のn+基板11と接してドレイン電極20が形成される。図1に示すMOSFET1が完成する。
なお上記実施の形態におけるn型とp型とが入れ替えられた構成が用いられてもよい。また本実施の形態では、炭化珪素半導体装置としてプレナー型MOSFETを例に挙げて説明したが、炭化珪素半導体装置はトレンチ型MOSFETであってもよい。さらに炭化珪素半導体装置は、IGBT(Insulated Gate Bipolar Transistor)などであってもよい。
次に、本実施の形態に係るMOSFET1の製造方法の作用効果について説明する。
本実施の形態に係るMOSFET1によれば、ガードリング領域5の曲率領域Aの内周部2cの曲率半径Rをドリフト領域12の厚みで除した値が5以上10以下である。ガードリング領域5の曲率領域Aの内周部2cの曲率半径Rをドリフト領域12の厚みで除した値が5以上10以下であることにより、オン電流の低下を抑制しつつ耐圧を向上させることができる。
本実施の形態に係るMOSFET1によれば、ガードリング領域5の曲率領域Aの内周部2cの曲率半径Rをドリフト領域12の厚みで除した値が5以上10以下である。ガードリング領域5の曲率領域Aの内周部2cの曲率半径Rをドリフト領域12の厚みで除した値が5以上10以下であることにより、オン電流の低下を抑制しつつ耐圧を向上させることができる。
また本実施の形態に係るMOSFET1によれば、半導体素子7は、ドリフト領域12と接しかつ第2導電型を有するボディ領域13を含む。ボディ領域13の厚みT2は、ガードリング領域5の厚みT3よりも大きい。これにより、ボディ領域13の角部13cにおける電界集中を効率的に抑制することができる。
さらに本実施の形態に係るMOSFET1によれば、ガードリング領域5は、ボディ領域13に接しかつ第2導電型を有するJTE領域2を含む。これにより、ボディ領域13に接するJTE領域2により耐圧を向上させることができる。
さらに本実施の形態に係るMOSFET1によれば、半導体素子7はボディ領域13と接しかつ第1導電型を有するソース領域14と、ソース領域14に接するソース電極16とを含む。JTE領域2はソース電極16と接している。これにより、ソース領域14がJTE領域2から電子を高速で引き抜くことができるので、高周波数の動作においても空乏層を形成することができる。
さらに本実施の形態に係るMOSFET1によれば、ガードリング領域5は素子領域IRと接しないガードリング3を含む。これにより、素子領域IRに接しないガードリング3により耐圧を向上させることができる。
さらに本実施の形態に係るMOSFET1によれば、ガードリング3は複数である。複数のガードリング3のうち、最内周のガードリング3の曲率領域Aの内周部2cの曲率半径Rをドリフト領域12の厚みT1で除した値が5以上10以下である。ガードリング3が複数存在する場合、最内周のガードリング3の曲率半径Rが他のガードリング3の曲率半径Rよりも小さくなる。最内周のガードリング3の曲率領域Aの内周部の曲率半径Rをドリフト領域12の厚みT1で除した値が5以上10以下であることにより、オン電流の低下を抑制しつつ耐圧を向上させることができる。
さらに本実施の形態に係るMOSFET1によれば、平面視において、ガードリング領域5を取り囲みかつ第1導電型を有するフィールドストップ領域4をさらに有する。これにより、炭化珪素半導体装置の耐圧をさらに向上することができる。
さらに本実施の形態に係るMOSFET1によれば、平面視において、ガードリング領域5の外周部3dの任意の位置において、ガードリング領域5の外周部3dとフィールドストップ領域4の内周部4cとの距離dが同じである。これにより、局所的に電界が集中することを抑制することができる。
本実施例では、ガードリング3の内周部の曲率半径Rをドリフト領域12の厚みT1で除した値(以降、ドリフト層比と称す)を変化させて、オン電流と耐圧との関係を調査した。まず、炭化珪素からなり、ドリフト領域12の厚みT1が15μmである3種類のMOSFET1を実施の形態で説明した製造方法によって準備した。ドリフト領域12のn型不純物濃度を7.5×1015cm-2とした。MOSFET1のチップを1辺が3mmの正方形とした。
当該MOSFET1に素子領域IRを取り囲むガードリング領域5を設けた。ガードリング領域5における不純物濃度を1.3×1013cm-2とした。MOSFET1のガードリング領域5の曲率領域Aの内周部2cの曲率半径Rをぞれぞれ50μm、125μmおよび1260μmとした。つまりドリフト層比が3.3、8.3および84.3である3種類のMOSFET1を準備した。それぞれのMOSFET1に対してオン電流と耐圧とを測定した。なお、ドリフト比が84.3であるMOSFETの素子領域IRの形状は平面視において円である。
耐圧の測定は、MOSFETに逆方向電圧を印加して逆方向電流を測定することにより行われた。逆方向電圧を増加させたときに逆方向電流が急激に大きくなる電圧を耐圧とした。エミッション顕微鏡により破壊箇所を特定した。たとえばドリフト層比が3.3であるMOSFET1をエミッション顕微鏡で観察すると、逆方向電圧が1200Vである場合にガードリング領域5の曲率領域Aにおいて強い発光が観察された。つまり、ガードリング領域5の曲率領域Aにおいて破壊が起きていることが確認された。
図11を参照して、MOSFET1のオン電流と耐圧との関係について説明する。ガードリング領域5の曲率領域Aの曲率半径Rが小さくなると曲率領域Aに電界が集中しやすくなるため耐圧が減少する。MOSFET1における耐圧のスペックの目安はたとえば1200Vである。ドリフト層比が3.3である場合、オン電流は13.6Aと高い値を示すが、耐圧は1100V程度でありスペックに満たない。耐圧が1200V以上であるドリフト層比は5以上であると考えられる。
一方、ガードリング領域5の曲率領域Aの曲率半径Rが大きくなると電界集中が緩和されるため耐圧は増加する。しかしながら、曲率領域Aの面積を大きくすると素子領域IRの面積が小さくなるため、半導体素子7に流れるオン電流が小さくなる。MOSFET1においては、高い耐圧を有し、かつ高いオン抵抗を有する(つまり図11における右上方向の特性を有する)ことが望ましい。MOSFET1におけるオン抵抗のスペックの目安はたとえば12Aである。ドリフト層比が8.3である場合の耐圧は1800Vであり、オン電流は12.8Aである。ドリフト層比が84.3である場合、耐圧は1900Vと高いが、耐圧は10A程度でありスペックに満たない。ドリフト層比が8.3を超えると耐圧はそれほど増加しないがオン電流が急減に減少する。耐圧が12A以上であるドリフト層比は10以下であると考えられる。つまり、オン電流と耐圧との両方のスペックを両立するドリフト層比は5以上10以下であると考えられる。
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
1 MOSFET、2 JTE領域、2a 曲率領域、2b 直線領域、2c 内周部、3 ガードリング、3a 曲率領域、3b 直線領域、5 ガードリング領域、7 半導体素子、10 炭化珪素基板、10a 主面、11 n+基板、12 ドリフト領域、13 pボディ領域、14 n+ソース領域、15 ゲート絶縁膜、16 ソース電極、17 ゲート電極、18 p+領域、20 ドレイン電極、A 曲率領域、B 直線領域、IR 素子領域、OR 終端領域。
Claims (8)
- 半導体素子が設けられた素子領域と、平面視において前記素子領域を取り囲みかつ第1導電型を有するガードリング領域とを備え、
前記半導体素子は第1導電型とは異なる第2導電型を有するドリフト領域を含み、
前記ガードリング領域は、直線領域と前記直線領域と連接する曲率領域とを含み、
前記曲率領域の内周部の曲率半径を前記ドリフト領域の厚みで除した値が5以上10以下である、炭化珪素半導体装置。 - 前記半導体素子は、前記ドリフト領域と接しかつ前記第2導電型を有するボディ領域を含み、
前記ボディ領域の厚みは、前記ガードリング領域の厚みよりも大きい、請求項1に記載の炭化珪素半導体装置。 - 前記ガードリング領域は、前記ボディ領域に接しかつ第2導電型を有するJTE領域を含む、請求項2に記載の炭化珪素半導体装置。
- 前記半導体素子は前記ボディ領域と接しかつ第1導電型を有するソース領域と、前記ソース領域に接するソース電極とを含み、
前記JTE領域は前記ソース電極と接している、請求項3に記載の炭化珪素半導体装置。 - 前記ガードリング領域は前記素子領域と接しないガードリングを含む、請求項1〜4のいずれか1項に記載の炭化珪素半導体装置。
- 前記ガードリングは複数であり、
複数の前記ガードリングのうち、最内周の前記ガードリングの前記曲率領域の内周部の曲率半径を前記ドリフト領域の厚みで除した値が5以上10以下である、請求項5に記載の炭化珪素半導体装置。 - 平面視において、前記ガードリング領域を取り囲みかつ前記第1導電型を有するフィールドストップ領域をさらに備えた、請求項1〜6のいずれか1項に記載の炭化珪素半導体装置。
- 平面視において、前記ガードリング領域の外周部の任意の位置において、前記ガードリング領域の前記外周部と前記フィールドストップ領域の内周部との距離が同じである、請求項7に記載の炭化珪素半導体装置。
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DE102015207214A1 (de) | 2014-05-21 | 2015-12-17 | Sumitomo Electric Industries, Ltd. | Siliziumkarbid-Halbleitervorrichtung |
JP2015220438A (ja) * | 2014-05-21 | 2015-12-07 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
JP2015220437A (ja) * | 2014-05-21 | 2015-12-07 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
CN106574397B (zh) | 2014-08-01 | 2019-10-22 | 住友电气工业株式会社 | 外延晶片及其制造方法 |
US9728628B2 (en) * | 2014-08-29 | 2017-08-08 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method for manufacturing same |
WO2016102549A1 (en) * | 2014-12-23 | 2016-06-30 | Abb Technology Ag | Reverse-conducting semiconductor device |
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US9991379B1 (en) * | 2016-11-17 | 2018-06-05 | Sanken Electric Co., Ltd. | Semiconductor device with a gate insulating film formed on an inner wall of a trench, and method of manufacturing the same |
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