JP4544313B2 - Igbtとその製造方法 - Google Patents
Igbtとその製造方法 Download PDFInfo
- Publication number
- JP4544313B2 JP4544313B2 JP2008037324A JP2008037324A JP4544313B2 JP 4544313 B2 JP4544313 B2 JP 4544313B2 JP 2008037324 A JP2008037324 A JP 2008037324A JP 2008037324 A JP2008037324 A JP 2008037324A JP 4544313 B2 JP4544313 B2 JP 4544313B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor substrate
- collector
- igbt
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims description 102
- 239000004065 semiconductor Substances 0.000 claims description 100
- 239000012535 impurity Substances 0.000 claims description 22
- 210000000746 body region Anatomy 0.000 claims description 21
- 238000005498 polishing Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- 238000013459 approach Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 47
- 230000002093 peripheral effect Effects 0.000 description 26
- 230000015556 catabolic process Effects 0.000 description 25
- 230000005684 electric field Effects 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000012141 concentrate Substances 0.000 description 8
- 230000017525 heat dissipation Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 229910000676 Si alloy Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 206010037660 Pyrexia Diseases 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
IGBT602は、半導体基板604を平面視したときに、有効領域630と非有効領域632を備えている。非有効領域632は、有効領域630の周辺を一巡しており、IGBT602の高耐圧化に寄与している。
有効領域630の半導体基板604内に、エミッタ領域650と、ボディ領域648と、ドリフト領域646,645と、コレクタ領域644が形成されている。エミッタ領域650は、n型であって、半導体基板604の表面に臨む範囲に形成されており、エミッタ電極620に接触している。コレクタ領域644は、p型であって、半導体基板604の裏面に臨む範囲に形成されており、コレクタ電極642と接触している。ドリフト領域646,645は、n型であって、コレクタ領域644に接触している。ドリフト領域は、n型不純物の濃度が薄い狭義のドリフト領域646と、n型不純物の濃度が濃いバッファ層645を備えている。ここでは、狭義のドリフト領域646とバッファ層645を総称してドリフト領域という。ドリフト領域は、バッファ層を備えていないことがある。ボディ領域648は、p型であって、エミッタ領域650とドリフト領域646,645を分離している。半導体基板604の表面において、エミッタ領域650とドリフト領域646を分離している範囲のボディ領域648に対向する範囲には、ゲート絶縁膜660とゲート電極658の積層構造が形成されている。ゲート電極658は、層間絶縁膜652によってエミッタ電極620から絶縁されている。有効領域630内では、エミッタ電極620が半導体基板604の表面に接触している。
非有効領域632の半導体基板604内に、フィールドリミティングリング(Field limiting ring:以下ではFLRという)676が形成されている。この例では、FLR676が3重に形成されている。FLR676は、フローティングされており、エミッタ電極620から絶縁されている。非有効領域632では、半導体基板604の表面が絶縁膜664で覆われている。非有効領域632では、半導体基板604の表面がエミッタ電極620と接触していない。
コレクタ領域644とドリフト領域646,645は、有効領域630と非有効領域632の双方に形成されている。
ボディ領域648とドリフト領域646の界面の近傍に高い電界が発生すると、その高い電界が、p型のボディ領域648とn型のドリフト領域646で構成される寄生ダイオードの閾値電圧以上の電圧を発生することがある。この現象が生じると、ゲート電極658に正の電圧を印加するのを中止しても、エミッタ電極620とコレクタ電極642間を電流が流れ続ける。ラッチアップ現象が生じてしまう。
図10のIGBT602では、半導体基板604で発生した熱を、有効領域630内のコレクタ電極642と非有効領域632内のコレクタ電極642の双方を利用して基板に伝熱することができる。
しかしながらラッチアップ現象の発生を抑制するために、図11に示すように、コレクタ領域644の一部を絶縁層643に代えると、非有効領域632内におけるドリフト領域646とコレクタ電極642間の熱抵抗が増大してしまい、非有効領域632内のコレクタ電極642を利用して基板に伝熱する性能が低下してしまう。
また、図11に示したIGBT702がオンしている状態では、エミッタ領域650からドリフト領域646に電子が注入される。ドリフト領域646に注入された電子は、非有効領域632にも広がる。非有効領域632に絶縁層643が形成されていると、非有効領域632にも広がった電子がコレクタ電極642に流れる際に、絶縁層643の近傍に集中してしまう。電子電流が局所的に集中して局所的に発熱しやすい。コレクタ領域644の一部を絶縁層643に代えると、局所的に発熱しやすくなってしまう。
半導体基板内に、少なくともエミッタ領域とボディ領域とドリフト領域とコレクタ領域が形成されている。エミッタ領域は、第1導電型であって、半導体基板の表面に臨む範囲に形成されているとともに、エミッタ電極に接触している。コレクタ領域は、第2導電型であって、半導体基板の裏面に臨む範囲に形成されているとともに、コレクタ電極と接触している。ドリフト領域は、第1導電型であって、コレクタ領域に接触している。ドリフト領域は、第1導電型不純物の濃度が薄い狭義のドリフト領域のみで形成されていてもよいし、第1導電型不純物の濃度が濃いバッファ層をコレクタ領域側に備えていてもよい。ボディ領域は、第2導電型であって、エミッタ領域とドリフト領域を分離している。
本発明のIGBTの半導体基板を平面視すると、半導体基板の表面とエミッタ電極が接触している有効領域を取り囲む非有効領域の内の少なくとも一部の範囲では、コレクタ領域が形成されていない。コレクタ領域が形成されていない範囲では、ドリフト領域とコレクタ電極が直接に接触している。
コレクタ電極は、コレクタ領域に接触する第1部分と、ドリフト領域に接触する第2部分を備えている。第1部分の熱抵抗よりも第2部分の熱抵抗が低い。
その一方において、ドリフト領域は、非有効領域においても、コンタクト電極に接触している。ドリフト領域とコンタクト電極の間に、伝熱特性を低下させる絶縁層が介在していない。コンタクト電極に対する高い伝熱特性を維持することができる。
さらに、ドリフト領域とコンタクト電極の間に、エミッタ電極からドリフト領域に注入されたキャリアの流動を妨げる層が介在していない。エミッタ電極からドリフト領域に注入されたキャリアが、コレクタ電極に向けて流れる間に、居所的に集中することがない。局所的な発熱も抑えられる。
また、ドリフト領域に接触する第2部分には高い電気的導通性能を確保する必要がない。専ら伝熱能率の面からコレクタ電極の材質を選択することができる。ドリフト領域に接触する部分のコンタクト電極の熱抵抗を下げると、IGBT全体の放熱能力を向上させることができる。
エミッタ電極に導通していないFLRが形成されている範囲で、コンタクト電極からドリフト領域にキャリアが注入されるのを抑制すると、ラッチアップ現象の原因となる電界集中の発生が効果的に抑制される。
(1)厚さの厚い厚肉部と厚さの薄い薄肉部が混在するテープの厚肉部をコレクタ領域を形成しない範囲の半導体基板の表面に貼り付けるとともに、テープの薄肉部をコレクタ領域を形成する範囲の半導体基板の表面に貼り付ける工程。
(2)テープを貼り付けた半導体基板の裏面を研磨する研磨工程。この際に、テープの表面が平坦に近づくように半導体基板を撓ませた状態で、半導体基板の裏面を研磨する。
(3)研磨工程で裏面が研磨された半導体基板の裏面のうちのコレクタ領域を形成する範囲に、第2導電型不純物を注入する工程。
この方法によると、テープの厚肉部を貼り付けた範囲であってコレクタ領域を形成しない範囲では、テープの薄肉部を貼り付けた範囲であってコレクタ領域を形成する範囲よりも裏面側に大きく歪む。この歪んだ状態の半導体基板の裏面が平になるように、半導体基板の裏面を研磨する。これによって、コレクタ領域を形成しない範囲では、コレクタ領域を形成する範囲よりも深く研磨される。裏面を研磨してから外力を取り除くと、半導体基板が自然形状に復帰する。この結果、不導体基板の表面が平坦であり、コレクタ領域の形成範囲で厚く、コレクタ領域を形成しない範囲で薄い半導体基板を得ることができる。
この方法によると、一度の研磨工程で、厚い範囲と薄い範囲が分布している半導体基板を製造することができる。部位によって厚みが異なるIGBTを簡単に製造することが可能となる。
(特徴1)コレクタ領域が形成されない範囲の半導体基板の裏面に臨む位置には、第1導電型不純物を高濃度に含むバッファ層が形成されている。
(特徴2)非有効領域には、ゲート電極用の配線形成範囲が含まれる。
(特徴3)コレクタ領域が形成されない範囲では、空乏層がドリフト領域に達しないという条件下で半導体基板を薄板化する。
図1に、本発明を具現化した絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transistor:以下ではIGBTという)2を示す。
IGBT2では、半導体基板4の外周の内側を周辺耐圧領域6が一巡しており、周辺耐圧領域6の内側に、セル領域10が形成されている。周辺耐圧領域6には、フィールドリミティングリング(Field limiting ring:以下ではFLRという)8bと等電位リング(Equal Potential Ring:以下ではEQRとい)84が形成されている。
セル領域10のIGBT2の表面には、エミッタ電極20a、20b、20c、20d、20eと、小信号パッド22a、22b、22cが露出している。エミッタ電極20が形成された範囲の半導体基板内には、IGBTとして機能する半導体構造が製造されている。小信号パッド22は、例えばゲート電極パッドなどであり、ゲート電極パッドは、配線24を介して後述するトレンチゲート電極58に電気的に接続されている。図1では、エミッタ電極20a、20b、20c、20d、20eによって実際には観測されないトレンチゲート電極58の一部も図示されている。また、セル領域10にFLR8aが形成されている。
IGBT2のセル領域10には、IGBTとして機能するのに必要な半導体構造が形成されている。加工前の半導体基板4は、n型不純物を低濃度に含むシリコンウェハから形成されており、半導体基板4が未加工状態で残っている部分によって、ドリフト領域46が形成されている。ドリフト領域46の表面側に、p型不純物を含むボディ領域48が積層されている。ボディ領域48の表面に臨む位置に、p型不純物を高濃度に含むボディコンタクト領域49が形成されている。ボディ領域48の表面に臨む位置であって、ボディコンタクト領域49に隣接する位置に、n型不純物を高濃度に含んでいるエミッタ領域50が形成されている。エミッタ領域50は、ボディ領域48によって、ドリフト領域46から隔てられている。
エミッタ領域50の表面から、エミッタ領域50とボディ領域48を貫通してドリフト領域46に達するトレンチ56が形成されている。トレンチ56の底面と側面はゲート絶縁膜60で被覆されており、トレンチ56の内側にトレンチゲート電極58が充填されている。トレンチゲート電極58の上面は、層間絶縁膜52で被覆されている。セル領域10のIGBT2の表面には、エミッタ電極20が形成されている。エミッタ電極20は、層間絶縁膜52に形成されたコンタクトホール62を通して、エミッタ領域50に導通している。エミッタ電極20は、コンタクトホール62とボディコンタクト領域49を通して、ボディ領域48にも導通している。
エミッタ電極20は層間絶縁膜52によってトレンチゲート電極58から絶縁されている。
有効領域30の外側には、小信号パッド22のうちゲート電極パッドとトレンチゲート電極58を接続する配線24が形成されている。配線24が形成されている領域を配線形成範囲34と呼ぶ。配線形成範囲34では、エミッタ電極20が形成されていない。配線形成範囲34では、コンタクトホール68によって、配線24と内部配線66が接続されている。内部配線66は、図示しない断面で、トレンチゲート電極58に導通している。また、小信号パッド22が形成されている範囲でも、エミッタ電極20が形成されていない。配線形成範囲34と小信号パッド22は、セル領域10内にある非有効領域32に形成されている。セル領域10内にある非有効領域32では、エミッタ電極20と半導体基板4が導通していない。
FLR8aとFLR8bは、半導体基板4の終端領域で電界が集中し、IGBT2の耐圧特性が低下することを防ぐ機能を持つ。エミッタ電極20から絶縁されているFLRの本数は、IGBT2に必要な耐圧性能によって決められる。図2に示すように1本のFLR8bのみが形成される場合もあれば、複数本のFLRが形成される場合もある。
IGBT2を製造する過程において、表面構造を形成後、半導体基板4の表面にテープ90を貼り付ける。テープ90は、厚さの厚い厚肉部92と、厚肉部92よりも厚み差Aだけ薄い薄肉部94が混在して形成されている。テープ90は、厚肉部92がIGBT2のコレクタ領域44を形成しない範囲(本実施例では周辺耐圧領域6に等しい)に貼り付けられるように配置されており、薄肉部94がIGBT2のコレクタ領域44を形成する範囲(本実施例ではセル領域10に等しい)に貼り付けられるように配置されている。そのため、半導体基板4の表面にテープ90を貼り付けることで、IGBT2の周辺耐圧領域6では、セル領域10に比べてテープ90の表面が厚み差Aだけ盛り上がる。
本製造方法では、半導体基板4の表面にテープ90を貼り付けた後、半導体基板4の裏面を研磨する。この際、テープ90の表面が平坦に近づくように半導体基板4を撓ませた状態で半導体基板4の裏面を研磨する。これにより、テープ90の厚肉部92が貼り付けられた周辺耐圧領域6は、テープ90の薄肉部94が貼り付けられたセル領域10よりも、裏面側に大きく歪む。撓ませた半導体基板4の裏面が平坦となるように研磨すると、周辺耐圧領域6ではセル領域10よりも深く研磨される。研磨後に半導体基板4から外力を開放すると、半導体基板4は自然形状に復帰する。すなわち、表面が平面に復帰する。この結果、半導体基板4の裏面の周辺耐圧領域6とセル領域10の間に厚み差Aに等しい段差Aが形成される。
本実施例では、裏面の研磨後、半導体基板4の裏面のコレクタ領域44を形成する範囲にp型不純物を注入する。これにより、セル領域10の段差Aよりも内側の部分にp型不純物が注入され、コレクタ領域44が形成される。
本実施例のIGBT2では、周辺耐圧領域6内のドリフト領域46に正孔が注入されない。このために、半導体基板4内で正孔が集中する箇所が生じない。局所的に高い電界が発生することがない。これによって、電界集中を緩和することができ、電気的特性の良いIGBT2が実現される。
また、周辺耐圧領域6のドリフト領域46とコレクタ電極42の間に、エミッタ電極20からドリフト領域46に注入された電子の流動を妨げる層が介在していない。エミッタ電極20からドリフト領域46に注入された電子が、コレクタ電極42に向けて流れる間に、電子が局所的に集中することがない。電子電流による局所的な発熱も抑えられる。
あるいは、図3に例示するように、コレクタ領域144がFLR8bの直下にまで伸びていてもよい。FLR8bよりも外側の範囲でコレクタ領域144が形成されていなければ、本発明の作用効果を享受することができる。図4は、コレクタ領域144がFLR8bの直下にまで伸びているIGBT102の平面図を示す。図4では理解のために、コレクタ領域144が形成されていない領域を、斜線を付けて表示している。
また図5に、さらに別の実施例のIGBT202の平面図を示す。この実施例では、半導体基板204のコーナー部のみに、コレクタ領域が形成されていない範囲が確保されている。コーナー部で正孔が集中しやすいことから、コレクタ領域が形成されていない範囲がコーナー部に確保されていれば、本発明の作用効果を享受することができる。
本発明の第2実施例のIGBT302を図6に示す。IGBT302では、コレクタ電極342が、p型のコレクタ領域に接する第1コレクタ電極342bと、n型のバッファ層45に接する第2コレクタ電極342aを備えている。
図7に第1コレクタ電極342bと第2コレクタ電極342aの積層構造を示す。第1コレクタ電極342bと第2コレクタ電極342aは、異なる4つの層が積層されて形成されている。第1コレクタ電極342bでは、半導体基板4に接する側から、アルミニウム-シリコン合金を含む第1層、チタンを含む第2層、ニッケルを含む第3層、金を含む第4層が積層されている。第2コレクタ電極342aでは、半導体基板4に接する側から、銀を含む第1層、チタンを含む第2層、ニッケルを含む第3層、銀を含む第4層が積層されている。銀の熱抵抗率は、アルミニウム-シリコン合金の熱抵抗率に比べて低い。そのため、第2コレクタ電極342aの熱抵抗率は、第1コレクタ電極342bの熱抵抗率よりも低くなっている。
本発明では、第1コレクタ電極342bと第2コレクタ電極342aが上記の関係をもつことで、第2コレクタ電極342aが形成された領域における放熱量を増加させることができ、温度特性の良いIGBT302を実現することができる。
本発明の第3実施例のIGBT402を図8に示す。半導体基板404には、第1実施例のIGBT2と同様に、セル領域10と周辺耐圧領域6の間に段差Aが形成されている。IGBT402では、コレクタ電極442が、上部コレクタ電極442cと下部コレクタ電極442dを備えている。上部コレクタ電極442cは、周辺耐圧領域6の裏面に厚みAで形成されており、半導体基板404に形成された段差Aを埋めている。また、下部コレクタ電極442dは、半導体基板404のセル領域10から周辺耐圧領域6に亘る領域に均一の厚さで形成されている。
本実施例では、上部コレクタ電極442cに下部コレクタ電極442dの熱抵抗率よりも低い熱抵抗率をもつ材質が用いられる。そのため、半導体基板404とコレクタ電極442を併せた範囲において、コレクタ領域44が形成されていない範囲の熱抵抗率は、コレクタ領域44が形成されている範囲の熱抵抗率よりも低い。
本発明では、上記の関係をもつことで、コレクタ領域44が形成されていない範囲において放熱量を増加させることができ、温度特性のよいIGBT402を実現することができる。
図8では、半導体基板404の段差Aとコレクタ領域44の厚みが同一である実施例を記載したが、コレクタ領域44の厚みは図8の構造に限られない。
狭義のドリフト領域とコレクタ領域の間にバッファ層が形成されている場合、コレクタ領域を省略する範囲では、半導体基板の裏面から見て、コレクタ領域の厚みを超えてバッファ層に入り込むだけの厚みを薄板化することが好ましい。この場合、バッファ層の不純物濃度のプロファイルを観測したときに、最大不純物濃度となる深さのバッファ層は残存させるのが好ましい。すなわち、裏面から研磨してバッファ層の厚みを薄型化する場合、最大不純物濃度となる深さよりも浅い深さで薄板化を終了することが好ましい。IGBTの耐圧を確保しながら、温度特性を向上させることができる。
例えば、本発明では、バッファ層45は形成されなくてもよい。バッファ層45が形成されない場合、IGBT2のコレクタ領域44が形成されない範囲では、ドリフト領域46とコレクタ電極42が接触する。ドリフト領域46とコレクタ領域44も互いに異なる導電型を持つ。そのため、コレクタ領域44が形成されない範囲からの電荷の注入を抑制することができる。本発明でいうドリフト領域は、狭義のドリフト領域とバッファ層が並存している場合には、両者を総称したものをいう。
4、204、404、604・・・半導体基板
6・・・・・周辺耐圧領域
8a、8b・・・FLR
9、・・・・・境界
10・・・・セル領域
20、20a、20b、20c、20d、20e、620・・・エミッタ電極
22、22a、22b、22c・・・小信号パッド
24・・・・配線
30、630・・・有効領域
32、632・・・非有効領域
34・・・・配線形成範囲
42、342、442、642・・・コレクタ電極
44、144、644・・・コレクタ領域
45、645・・・バッファ層
46、646・・・ドリフト領域
48、648・・・ボディ領域
49・・・・ボディコンタクト領域
50、650・・・エミッタ領域
52、652・・・層間絶縁膜
56・・・・トレンチ
58・・・・トレンチゲート電極
60、660・・・ゲート絶縁膜
62・・・・コンタクトホール
64、664・・・絶縁膜
66・・・・内部配線
68・・・・コンタクトホール
70a、70b・・・コンタクトホール
72a、72b・・・フィールドプレート
74・・・・P型拡散領域
76、676・・・ガードリング
78・・・・チャネルストッパ領域
80・・・・フィールドプレート
82・・・・コンタクトホール
84・・・・EQR
90・・・・テープ
92・・・・厚肉部
94・・・・薄肉部
342a・・・第2コレクタ電極
342b・・・第1コレクタ電極
442c・・・上部コレクタ電極
442d・・・下部コレクタ電極
643・・・絶縁層
658・・・ゲート電極
Claims (3)
- 半導体基板の表面にエミッタ電極が形成されており、半導体基板の裏面にコレクタ電極が形成されている縦型のIGBTであり、
半導体基板内に、少なくともエミッタ領域とボディ領域とドリフト領域とコレクタ領域が形成されており、
前記エミッタ領域は、第1導電型であって、半導体基板の表面に臨む範囲に形成されているとともに、前記エミッタ電極に接触しており、
前記コレクタ領域は、第2導電型であって、半導体基板の裏面に臨む範囲に形成されているとともに、前記コレクタ電極と接触しており、
前記ドリフト領域は、第1導電型であって、前記コレクタ領域に接触しており、
前記ボディ領域は、第2導電型であって、前記エミッタ領域と前記ドリフト領域を分離しており、
半導体基板を平面視したときに、半導体基板の表面と前記エミッタ電極が接触している有効領域を取り囲む非有効領域の内の少なくとも一部の範囲で、前記コレクタ領域が形成されておらず、前記範囲で、前記ドリフト領域と前記コレクタ電極が直接に接触しており、
前記コレクタ電極が、前記コレクタ領域に接触する第1部分と、前記ドリフト領域に接触する第2部分を備えており、
前記第1部分の熱抵抗よりも前記第2部分の熱抵抗が低いことを特徴とするIGBT。 - 前記半導体基板が、前記コレクタ領域が形成されている範囲で厚く、前記コレクタ領域が形成されていない範囲で薄いことを特徴とする請求項1に記載のIGBT。
- 厚さの厚い厚肉部と厚さの薄い薄肉部が混在するテープの厚肉部を前記コレクタ領域を形成しない範囲の半導体基板の表面に貼り付けるとともに、前記テープの薄肉部を前記コレクタ領域を形成する範囲の半導体基板の表面に貼り付ける工程と、
前記テープを貼り付けた半導体基板の裏面を研磨する研磨工程と、
前記研磨工程で裏面が研磨された半導体基板の裏面の内の前記コレクタ領域を形成する範囲に第2導電型不純物を注入する工程を備えており、
前記研磨工程において、前記テープの表面が平坦に近づくように半導体基板を撓ませた状態で、半導体基板の裏面を研磨することを特徴とする請求項2に記載のIGBTを製造する方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008037324A JP4544313B2 (ja) | 2008-02-19 | 2008-02-19 | Igbtとその製造方法 |
EP09712518A EP2243163B1 (en) | 2008-02-19 | 2009-02-17 | Igbt and method of producing the same |
CN2009801057822A CN101946325B (zh) | 2008-02-19 | 2009-02-17 | Igbt以及制造igbt的方法 |
PCT/IB2009/000278 WO2009104068A1 (en) | 2008-02-19 | 2009-02-17 | Igbt and method of producing the same |
US12/867,983 US8242535B2 (en) | 2008-02-19 | 2009-02-17 | IGBT and method of producing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008037324A JP4544313B2 (ja) | 2008-02-19 | 2008-02-19 | Igbtとその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009200098A JP2009200098A (ja) | 2009-09-03 |
JP4544313B2 true JP4544313B2 (ja) | 2010-09-15 |
Family
ID=40552064
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008037324A Active JP4544313B2 (ja) | 2008-02-19 | 2008-02-19 | Igbtとその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8242535B2 (ja) |
EP (1) | EP2243163B1 (ja) |
JP (1) | JP4544313B2 (ja) |
CN (1) | CN101946325B (ja) |
WO (1) | WO2009104068A1 (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102177587B (zh) * | 2008-12-10 | 2013-08-14 | 丰田自动车株式会社 | 半导体装置 |
JP5621703B2 (ja) | 2011-04-26 | 2014-11-12 | 三菱電機株式会社 | 半導体装置 |
JP5637154B2 (ja) * | 2012-02-22 | 2014-12-10 | トヨタ自動車株式会社 | 半導体装置 |
KR101604234B1 (ko) | 2012-03-05 | 2016-03-17 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
JP5696715B2 (ja) * | 2012-11-14 | 2015-04-08 | 株式会社デンソー | 半導体装置 |
CN103839993A (zh) * | 2012-11-23 | 2014-06-04 | 中国科学院微电子研究所 | 用于绝缘栅双极晶体管的防闩锁终端区 |
CN103094332B (zh) * | 2013-01-30 | 2016-03-30 | 华为技术有限公司 | 一种绝缘栅双极晶体管 |
JP6028864B2 (ja) | 2013-07-08 | 2016-11-24 | 三菱電機株式会社 | 半導体装置 |
JP6165271B2 (ja) * | 2014-01-29 | 2017-07-19 | 三菱電機株式会社 | 電力用半導体装置 |
JP2016115698A (ja) * | 2014-12-11 | 2016-06-23 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
JP6299789B2 (ja) | 2016-03-09 | 2018-03-28 | トヨタ自動車株式会社 | スイッチング素子 |
JP6588363B2 (ja) | 2016-03-09 | 2019-10-09 | トヨタ自動車株式会社 | スイッチング素子 |
JP6460016B2 (ja) * | 2016-03-09 | 2019-01-30 | トヨタ自動車株式会社 | スイッチング素子 |
JP6602700B2 (ja) * | 2016-03-14 | 2019-11-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP6854654B2 (ja) * | 2017-01-26 | 2021-04-07 | ローム株式会社 | 半導体装置 |
JP7316746B2 (ja) * | 2017-03-14 | 2023-07-28 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
JP6804379B2 (ja) | 2017-04-24 | 2020-12-23 | 三菱電機株式会社 | 半導体装置 |
CN107578998B (zh) * | 2017-07-24 | 2021-02-09 | 全球能源互联网研究院有限公司 | Igbt芯片制造方法及igbt芯片 |
JP7024277B2 (ja) * | 2017-09-20 | 2022-02-24 | 株式会社デンソー | 半導体装置 |
US10600897B2 (en) | 2017-11-08 | 2020-03-24 | Fuji Electric Co., Ltd. | Semiconductor device |
JP7190256B2 (ja) | 2018-02-09 | 2022-12-15 | ローム株式会社 | 半導体装置 |
JP7091714B2 (ja) * | 2018-03-01 | 2022-06-28 | 株式会社デンソー | 半導体装置 |
CN112768503B (zh) * | 2019-10-21 | 2022-08-19 | 珠海格力电器股份有限公司 | Igbt芯片、其制造方法及功率模块 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10321877A (ja) * | 1997-03-18 | 1998-12-04 | Toshiba Corp | 高耐圧電力用半導体装置 |
JP2003249654A (ja) * | 2002-02-26 | 2003-09-05 | Shindengen Electric Mfg Co Ltd | 半導体装置およびその製造方法 |
JP2005303218A (ja) * | 2004-04-16 | 2005-10-27 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2009105265A (ja) * | 2007-10-24 | 2009-05-14 | Fuji Electric Device Technology Co Ltd | 制御回路を備える半導体装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2504862B2 (ja) * | 1990-10-08 | 1996-06-05 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
US5493134A (en) * | 1994-11-14 | 1996-02-20 | North Carolina State University | Bidirectional AC switching device with MOS-gated turn-on and turn-off control |
JP2002094046A (ja) * | 2000-09-19 | 2002-03-29 | Mitsubishi Electric Corp | 半導体装置 |
JP4185704B2 (ja) * | 2002-05-15 | 2008-11-26 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
JP4799829B2 (ja) * | 2003-08-27 | 2011-10-26 | 三菱電機株式会社 | 絶縁ゲート型トランジスタ及びインバータ回路 |
JP4231387B2 (ja) | 2003-11-05 | 2009-02-25 | 本田技研工業株式会社 | 半導体装置とその製造方法 |
DE102005023668B3 (de) * | 2005-05-23 | 2006-11-09 | Infineon Technologies Ag | Halbleiterbauelement mit einer Randstruktur mit Spannungsdurchbruch im linearen Bereich |
JP4609656B2 (ja) * | 2005-12-14 | 2011-01-12 | サンケン電気株式会社 | トレンチ構造半導体装置 |
JP5011748B2 (ja) * | 2006-02-24 | 2012-08-29 | 株式会社デンソー | 半導体装置 |
JP5044950B2 (ja) * | 2006-03-14 | 2012-10-10 | 株式会社デンソー | 半導体装置 |
US7679146B2 (en) * | 2006-05-30 | 2010-03-16 | Semiconductor Components Industries, Llc | Semiconductor device having sub-surface trench charge compensation regions |
JP5150953B2 (ja) * | 2008-01-23 | 2013-02-27 | 三菱電機株式会社 | 半導体装置 |
US8058670B2 (en) * | 2009-06-04 | 2011-11-15 | Force—MOS Technology Corporation | Insulated gate bipolar transistor (IGBT) with monolithic deep body clamp diode to prevent latch-up |
-
2008
- 2008-02-19 JP JP2008037324A patent/JP4544313B2/ja active Active
-
2009
- 2009-02-17 EP EP09712518A patent/EP2243163B1/en not_active Not-in-force
- 2009-02-17 CN CN2009801057822A patent/CN101946325B/zh not_active Expired - Fee Related
- 2009-02-17 US US12/867,983 patent/US8242535B2/en not_active Expired - Fee Related
- 2009-02-17 WO PCT/IB2009/000278 patent/WO2009104068A1/en active Application Filing
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10321877A (ja) * | 1997-03-18 | 1998-12-04 | Toshiba Corp | 高耐圧電力用半導体装置 |
JP2003249654A (ja) * | 2002-02-26 | 2003-09-05 | Shindengen Electric Mfg Co Ltd | 半導体装置およびその製造方法 |
JP2005303218A (ja) * | 2004-04-16 | 2005-10-27 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2009105265A (ja) * | 2007-10-24 | 2009-05-14 | Fuji Electric Device Technology Co Ltd | 制御回路を備える半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2009200098A (ja) | 2009-09-03 |
CN101946325B (zh) | 2012-05-16 |
US20110006338A1 (en) | 2011-01-13 |
CN101946325A (zh) | 2011-01-12 |
WO2009104068A1 (en) | 2009-08-27 |
EP2243163B1 (en) | 2012-08-29 |
EP2243163A1 (en) | 2010-10-27 |
US8242535B2 (en) | 2012-08-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4544313B2 (ja) | Igbtとその製造方法 | |
JP5900503B2 (ja) | 半導体装置 | |
JP6274154B2 (ja) | 逆導通igbt | |
JP3751463B2 (ja) | 高耐圧半導体素子 | |
US10600897B2 (en) | Semiconductor device | |
JP5711646B2 (ja) | ダイオード | |
JP5821320B2 (ja) | ダイオード | |
JP4910304B2 (ja) | 半導体装置 | |
JP2013115223A (ja) | 半導体装置 | |
WO2021088231A1 (zh) | 碳化硅mosfet器件的元胞结构及碳化硅mosfet器件 | |
CN111081770A (zh) | 半导体装置 | |
US20180047855A1 (en) | Power semiconductor element and power semiconductor module using same | |
CN106489210B (zh) | 半导体装置 | |
JP5487956B2 (ja) | 半導体装置 | |
JP5655932B2 (ja) | 半導体装置 | |
CN109686789B (zh) | 半导体装置 | |
JP7028093B2 (ja) | 半導体装置 | |
CN112786680A (zh) | 一种碳化硅mosfet器件的元胞结构及功率半导体器件 | |
US9000538B2 (en) | Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same | |
JP2014130896A (ja) | 半導体装置 | |
JP2021190639A (ja) | 半導体装置 | |
JP7076387B2 (ja) | 半導体装置 | |
CN111668212A (zh) | 半导体装置 | |
JP2019140152A (ja) | 半導体装置 | |
JP7352151B2 (ja) | スイッチング素子 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100305 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100316 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100514 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100608 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100621 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4544313 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |