JP4346322B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、高耐圧ＭＯＳトランジスタを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
ロジック回路やアナログ回路に高耐圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタが適用されている半導体装置がある。そのような半導体装置の一例として特開２００１−９４１０３号公報に記載された半導体装置について説明する。
【０００３】
同公報に記載された半導体装置では、半導体基板上の所定の領域に一つのｎチャネル型の高耐圧ＭＯＳトランジスタが形成されている。
【０００４】
まず、Ｐ型半導体基板中にＰ型ウェルが形成されている。Ｐ型ウェルは高耐圧ＭＯＳトランジスタ用のウェル拡散層である。このＰ型ウェルの上にゲート酸化膜を介在させてゲート電極が形成されている。
【０００５】
ゲート電極とドレイン拡散層との間およびゲート電極とソース拡散層との間には、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜が形成されている。ＬＯＣＯＳ酸化膜により、ゲート電極とドレイン拡散層とが表面上で電気的に分離されるとともに、ゲート電極とソース拡散層とが表面上で電気的に分離される。
【０００６】
ゲート電極両端部下のＬＯＣＯＳ酸化膜の直下には、ドレイン側オフセット領域とソース側オフセット領域がそれぞれ形成されている。ドレイン拡散層の下方にドレイン側ウェルオフセット領域が形成されている。ソース拡散層の下方にソース側ウェルオフセット領域が形成されている。
【０００７】
ゲート、ドレインおよびソースは、Ｎ型分離拡散層、Ｐ型分離拡散層、ＬＯＣＯＳ酸化膜によって、Ｐ型ウェル拡散層の電位を取るための拡散層となるチャネルストッパと電気的に分離されている。そのチャネルストッパは高耐圧ＭＯＳトランジスタを取囲むように形成されている。
【０００８】
従来の高耐圧ＭＯＳトランジスタを備えた半導体装置は、上記のように構成されている。
【０００９】
【特許文献１】
特開２００１−９４１０３号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した従来の半導体装置では、次のような問題点があった。高耐圧ＭＯＳトランジスタをＮＡＮＤ回路およびＮＯＲ回路等のロジック回路に適用する場合やアナログ回路に適する場合においては、高耐圧ＭＯＳトランジスタを直列に接続する必要がある。
【００１１】
上述した高耐圧ＭＯＳトランジスタを直列に接続させるには、一のチャネルストッパ内に形成された高耐圧ＭＯＳトランジスタのソース・ドレインと他のチャネルストッパ内に形成された高耐圧ＭＯＳトランジスタのソース・ドレインとを、たとえばアルミウム配線によって接続することになる。
【００１２】
このとき、チャネルストッパを含む高耐圧ＭＯＳトランジスタが形成された領域（パターン）を繰り返して配置することで、高耐圧ＭＯＳトランジスタが直列に接続される。
【００１３】
このようにして当該パターンが繰り返して配置されることで、半導体基板上に占める当該パターンの占有面積が大きくなり、半導体装置全体としてパターンレイアウトの面積が大きくなるという問題が生じた。
【００１４】
また、高耐圧ＭＯＳトランジスタに抵抗素子が接続される回路の場合には、抵抗素子が高耐圧ＭＯＳトランジスタに接続されることから、抵抗素子にも高い耐圧が要求される。
【００１５】
高い耐圧を確保するために抵抗素子として、たとえばＬＯＣＯＳ酸化膜上にポリシリコン膜からなる抵抗素子が形成される場合がある。このようにして形成された抵抗素子は、たとえばアルミニウム配線を介して高耐圧ＭＯＳトランジスタのソース・ドレインに接続されることになる。
【００１６】
抵抗素子が高耐圧ＭＯＳトランジスタに直列接続される場合においても、ＬＯＣＯＳ酸化膜上にポリシリコン膜からなる抵抗素子を形成するための領域を確保しなければならず、半導体装置全体としてパターンレイアウトの面積が大きくなるという問題が生じた。
【００１７】
本発明は上記問題点を解決するためになされたものであり、その目的は、高耐圧ＭＯＳトランジスタ同志の直列接続や高耐圧ＭＯＳトランジスタと抵抗素子との直列接続のように、高耐圧ＭＯＳトランジスタを含む素子の直列接続において、パターンレイアウトの面積の増大が抑制される半導体装置を提供することである。
【００１８】
【課題を解決するための手段】
本発明に係る半導体装置は、第１導電型の第１不純物領域と第１分離絶縁膜と第２導電型の第２不純物領域と第２導電型の第３不純物領域と第２導電型の第４不純物領域と第１ゲート電極部と第２ゲート電極部とを備えている。第１導電型の第１不純物領域は、半導体基板の主表面に形成されている。第１分離絶縁膜は第１不純物領域の表面に形成されている。第２導電型の第２不純物領域は、第１分離絶縁膜の直下に位置する第１不純物領域の部分に形成されている。第２導電型の第３不純物領域は、第１不純物領域の部分の表面に第１分離絶縁膜と距離を隔てて形成されている。第２導電型の第４不純物領域は、第１分離絶縁膜を挟んで第３不純物領域が位置する側とは反対側の第１不純物領域の部分の表面に、第１分離絶縁膜と距離を隔てて形成されている。第１ゲート電極部は、第２不純物領域と第３不純物領域とによって挟まれた第１不純物領域の部分上に形成されている。第２ゲート電極部は、第２不純物領域と第４不純物領域とによって挟まれた第１不純物領域の部分上に形成されている。その第１ゲート電極部と第２ゲート電極部とはそれぞれ独立に電圧が印加される。
【００２０】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係る高耐圧ＭＯＳトランジスタを備えた半導体装置について説明する。図１および図２に示すように、半導体基板１上に第１不純物領域としてのウェル２が形成されている。そのウェル２の表面の所定の領域に、素子分離絶縁膜３ａ〜３ｅがそれぞれ形成されている。
【００２１】
素子分離絶縁膜３ａ，３ｂによって挟まれたウェル２の表面には、第４不純物領域としてのドレイン領域４ａが形成されている。その素子分離絶縁膜３ａ，３ｂの直下のウェル２の領域には、ドレインの電界を緩和するための第４不純物領域としてのドレイン電界緩和層５ｃが形成されている。
【００２２】
一方、素子分離絶縁膜３ｄ，３ｅによって挟まれたウェル２の表面には、第３不純物領域としてのソース領域４ｂが形成されている。その素子分離絶縁膜３ｄ，３ｅの直下のウェル２の領域には、ソースの電界を緩和するための第３不純物領域としてのソース電界緩和層５ｂが形成されている。
【００２３】
そして、素子分離絶縁膜３ｃの直下のウェル２の領域には、第２不純物領域としてのソース・ドレイン領域５ａが形成されている。素子分離絶縁膜３ｂ，３ｃによって挟まれたウェル２の表面上には、ゲート絶縁膜６ｂを介在させて第２電極部としてのゲート電極７ｂが形成されている。
【００２４】
また、素子分離絶縁膜３ｃ，３ｄによって挟まれたウェル２の表面上には、ゲート絶縁膜６ａを介在させて第１電極部としてのゲート電極７ａが形成されている。
【００２５】
ゲート電極７ａ，７ｂを覆うように半導体基板１上にシリコン酸化膜８が形成されている。そのシリコン酸化膜にドレイン領域４ａ、ソース４ｂの表面をそれぞれ露出するコンタクトホール８ｂ，８ａがそれぞれ形成されている。
【００２６】
シリコン酸化膜８上には、アルミニウム配線９，１０，１２，１３が形成されている。ドレイン領域４ａはコンタクト部１０ａを介してアルミニウム配線１０と電気的に接続されている。一方、ソース領域４ｂはコンタクト部９ａを介してアルミニウム配線９と電気的に接続されている。
【００２７】
また、ゲート電極７ａはアルミニウム配線１２とコンタクト部１２ａを介して電気的に接続されている。ゲート電極７ｂはアルミニウム配線１３とコンタクト部１３ａを介して電気的に接続されている。
【００２８】
一のＭＯＳトランジスタＴ１は、ゲート電極７ａ、ソース領域４ｂ、ソース電界緩和層５ｂおよびソース・ドレイン領域５ａを含んで構成される。他のＭＯＳトランジスタＴ２は、ゲート電極７ｂ、ドレイン領域４ａ、ドレイン電界緩和層５ｃおよびソース・ドレイン領域５ａを含んで構成される。
【００２９】
上述した半導体装置では、素子分離絶縁膜３ｃの直下のウェル２の領域に形成されたソース・ドレイン領域５ａは、一のＭＯＳトランジスタＴ１に対してはドレイン領域となり、他のＭＯＳトランジスタＴ２に対してはソース領域となる。そのソース・ドレイン領域５ａを介して、図３および図４に示すように、一のＭＯＳトランジスタＴ１と他のＭＯＳトランジスタＴ２が直列に接続されている。
【００３０】
なお、図３では、ＭＯＳトランジスタＴ１，Ｔ２がｎチャネル型ＭＯＳトランジスタの場合の等価回路が示され、図４では、ＭＯＳトランジスタＴ１，Ｔ２がｐチャネル型ＭＯＳトランジスタの場合の等価回路が示されている。
【００３１】
このように、本半導体装置では、一のＭＯＳトランジスタＴ１と他のＭＯＳトランジスタＴ２とに共通のソース・ドレイン領域５ａを介して、一のＭＯＳトランジスタＴ１と他のＭＯＳトランジスタＴ２が直列に接続されている。
【００３２】
これにより、個々のＭＯＳトランジスタを直列に接続させた半導体装置と比べると、本半導体装置では、ＭＯＳトランジスタＴ１，Ｔ２の占有面積を低減することができて、半導体装置におけるパターンレイアウトの面積の増大を抑制することができる。
【００３３】
また、ソース電界緩和層５ｂ，ドレイン電界緩和層５ｃおよびソース・ドレイン領域５ａのそれぞれの不純物濃度は、ドレイン領域４ａおよびソース領域４ｂの不純物濃度よりも低く設定されていることによって、これらの領域とウェル２との接合に対して高い接合耐圧をもたせることができる。
【００３４】
実施の形態２
前述した半導体装置では、素子分離絶縁膜３ａ〜３ｅのそれぞれの直下に位置するウェル２の領域の部分に、ドレイン電界緩和層５ｃ、ソース・ドレイン領域５ａおよびソース電界緩和層５ｂが形成される場合を例に挙げて説明した。
【００３５】
ここでは、ドレイン電界緩和層、ソース・ドレイン領域およびソース電界緩和層がウェルとして形成される場合を例に挙げて説明する。
【００３６】
図５および図６に示すように、素子分離絶縁膜３ａ，３ｂおよびドレイン領域４ａの直下の領域には、半導体基板１の表面に達するウェル５５ｃが形成されている。
【００３７】
また、素子分離絶縁膜３ｃの直下の領域には、半導体基板１の表面に達するウェル５５ａが形成されている。さらに、素子分離絶縁膜３ｄ，３ｅおよびソース領域４ｂの直下の領域には、半導体基板１の表面に達するウェル５５ｂが形成されている。半導体基板１は、ウェル５５ａ〜５５ｃの導電型とは反対の導電型に設定されている。
【００３８】
したがって、図７に示される半導体装置の等価回路においては、直列に接続された一のＭＯＳトランジスタＴ１と他のＭＯＳトランジスタＴ２におけるバックゲートは半導体基板１の電位と同じ電位になる。
【００３９】
また、ウェル５５ａ〜５５ｃの不純物濃度は、ドレイン領域４ａおよびソース領域４ｂの不純物濃度よりも低く設定されている。
【００４０】
なお、これ以外の構成については図１に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【００４１】
上述した半導体装置では、実施の形態１において説明した効果に加えて次のような効果が得られる。
【００４２】
すなわち、たとえば半導体基板１としてｐ型の半導体基板を用いてｎチャネル型のＭＯＳトランジスタを形成する場合には、ｎ型のウェル５５ａ〜５５ｃを形成することで、ｎ型の電界緩和層を形成する必要がなくなって、工程の簡略化を図ることができる。
【００４３】
実施の形態３
ここでは、ゲート幅（チャネル幅）が互いに異なる２つのＭＯＳトランジスタを直列に接続させた半導体装置を例に挙げて説明する。
【００４４】
図８に示すように、ＭＯＳトランジスタＴ１におけるチャネルＷ１は、ＭＯＳトランジスタＴ２におけるチャネル幅Ｗ２よりも短く設定されている。ソース・ドレイン領域５ａにおける各ゲート電極７ａ，７ｂが延在する方向に沿った幅においては、点線枠Ａに示すように、チャネル領域１１ｂの側に位置する部分からチャネル領域１１ａの側に位置する部分にかけて滑らかに変化する部分がある。
【００４５】
なお、これ以外の構成については図１に示す半導体装置の構成と同様なので、同一部材には同一符号を付しその説明を省略する。
【００４６】
上述した半導体装置では、実施の形態１において説明した効果に加えて次のような効果が得られる。
【００４７】
まず、ＭＯＳトランジスタＴ１，Ｔ２におけるチャネル幅Ｗ１，Ｗ２が互いに異なることで、ソース・ドレイン領域５ａにおいては、チャネル領域１１ｂの側に位置する部分におけるゲート電極７ｂが延在する方向に沿った幅と、チャネル領域１１ａの側に位置する部分におけるゲート電極７ａが延在する方向に沿った幅とが異なることになる。
【００４８】
このとき、図９における点線枠Ｂに示すように、ソース・ドレイン領域５ａにおいて滑らかに変化する部分がなく約２７０°の角度をもって急峻に変化する半導体装置の場合では、この急峻に変化する部分においてソース・ドレイン領域５ａとウェル２との接合耐圧が著しく低下することになる。
【００４９】
これに対して、本半導体装置では、ソース・ドレイン領域５ａにおいて、チャネル領域１１ｂの側に位置する部分からチャネル領域１１ａの側に位置する部分にかけて滑らかに変化する部分がある。
【００５０】
これにより、ソース・ドレイン領域５ａとウェル２との間において電界が集中する部分がなくなって、ソース・ドレイン領域５ａとウェル２との接合耐圧を向上することができる。
【００５１】
実施の形態４
実施の形態３では、ゲート幅（チャネル幅）が互いに異なる２つのＭＯＳトランジスタを直列に接続させた半導体装置の場合において、一方のチャネル領域の側に位置する部分から他方のチャネル領域の側に位置する部分にかけてソース・ドレイン領域の幅が急峻に変化する部分があると、その部分においてソース・ドレイン領域とウェルとの接合耐圧が著しく低下することを述べた。
【００５２】
ここでは、そのようなソース・ドレイン領域の幅が急峻に変化する部分を有していても、電界が緩和される半導体装置について説明する。
【００５３】
図１０に示すように、ＭＯＳトランジスタＴ１におけるチャネル幅Ｗ１は、ＭＯＳトランジスタＴ２におけるチャネル幅Ｗ２よりも短く設定されている。ソース・ドレイン領域５ａにおいては、点線枠Ｂに示すように、チャネル領域１１ｂの側に位置する部分からチャネル領域１１ａの側に位置する部分にかけて、その幅が急峻に変化する部分が設けられている。
【００５４】
ゲート電極７７ｂは、チャネル領域１１ｂに加えてその急峻に変化する部分も覆うように形成されている。なお、これ以外の構成については図１に示す半導体装置の構成と同様なので、同一部材には同一符号を付しその説明を省略する。
【００５５】
上述した半導体装置では、実施の形態１において説明した効果に加えて次のような効果が得られる。
【００５６】
まず、図１１は、ｎチャネル型のＭＯＳトランジスタＴ１，Ｔ２を直列に接続させた場合の等価回路を示し、図１２は、ｐチャネル型のＭＯＳトランジスタＴ１，Ｔ２を直列に接続させた場合の等価回路を示す。
【００５７】
図１１および図１２において、点線枠Ｂに対応する部分は、２つのＭＯＳトランジスタＴ１，Ｔ２に共通のソース・ドレイン領域５ａの部分である。
【００５８】
たとえば、図１１に示す場合では、ソース・ドレイン領域５ａに逆バイアス電圧が印加されるのは、ドレイン領域４ａ（アルミニウム配線１０）に逆バイアス電圧が印加される状態でＭＯＳトランジスタＴ２がオンする場合のみである。
【００５９】
ｎチャネル型ＭＯＳトランジスタＴ１，Ｔ２の場合では、ドレイン領域４ａの電圧がＶｄｄのときにｎチャネル型のＭＯＳトランジスタＴ２がオン状態（ゲート電極７７ｂの電圧＝Ｖｄｄ）となる。
【００６０】
これにより、ソース・ドレイン領域５ａの電圧は、ドレイン領域４ａと同じ電圧Ｖｄｄとなる。このとき、ソース・ドレイン領域５ａとＰＮ接合を形成するウェル２は、ソース領域４ｂと同じ電圧（ＧＮＤ）になり、逆バイアス電圧（Ｖｄｄ）が印加された状態になる。
【００６１】
つまり、ソース・ドレイン領域５ａに逆バイアス電圧が印加されるときに、ゲート電極７７ｂの電圧とソース・ドレイン領域５ａの電圧とが同じ電圧になる。
【００６２】
本半導体装置では、図１０に示すように、ソース・ドレイン領域５ａとウェル２との接合耐圧が小さくなる急峻な部分を覆うようにゲート電極７７ｂが形成されている。
【００６３】
ソース・ドレイン領域５ａに逆バイアス電圧が印加される場合には、このゲート電極７ｂにもソース・ドレイン領域５ａと同じ電圧が印加されることになる。ゲート電圧７７ｂに当該電圧が印加されることによって、半導体基板１のウェル２の側に向かって電界が生じる。
【００６４】
そして、その電界によってソース・ドレイン領域５ａとウェル２との界面から延びる空乏層がより広げられることになる。上述した作用は、図１２に示す場合についても同様にあてはまる。
【００６５】
これにより、ソース・ドレイン領域５ａにおいて急峻な部分が形成されていても、ＭＯＳトランジスタにおける耐圧を確保することができる。
【００６６】
実施の形態５
本発明の実施の形態５に係る半導体装置として、ＭＯＳトランジスタと抵抗素子とが直列に接続された半導体装置を例に挙げて説明する。
【００６７】
図１３および図１４に示すように、半導体基板１上に第１不純物領域としてのウェル２が形成されている。そのウェル２の表面の所定の領域に、素子分離絶縁膜３ａ〜３ｄがそれぞれ形成されている。
【００６８】
素子分離絶縁膜３ａ，３ｂによって挟まれたウェル２の表面には、第４不純物領域としてのソース・ドレイン領域４ｃが形成されている。その素子分離絶縁膜３ａ，３ｂの直下のウェル２の領域には、ソース・ドレインの電界を緩和するための第４不純物領域としてのソース・ドレイン電界緩和層５ｅが形成されている。
【００６９】
一方、素子分離絶縁膜３ｃ，３ｄによって挟まれたウェル２の表面には、第３不純物領域としてのソース・ドレイン領域４ｄが形成されている。その素子分離絶縁膜３ｃ，３ｄの直下のウェル２の領域には、ソース・ドレインの電界を緩和するための第２不純物領域としてのソース・ドレイン電界緩和層５ｄが形成されている。
【００７０】
素子分離絶縁膜３ｂ，３ｃによって挟まれたウェル２の表面上に、ゲート絶縁膜６ｃを介在させてゲート電極７ｃが形成されている。
【００７１】
ゲート電極７ｃを覆うように半導体基板１上にシリコン酸化膜８が形成されている。そのシリコン酸化膜８にソース・ドレイン領域４ｃ，４ｄの表面をそれぞれ露出するコンタクトホール８ｄ，８ｃがそれぞれ形成されている。
【００７２】
シリコン酸化膜８上には、アルミニウム配線１５，１４，１６が形成されている。ソース・ドレイン領域４ｃは、コンタクト部１５ａを介してアルミニウム配線１５と電気的に接続されている。
【００７３】
一方、ソース・ドレイン領域４ｄはコンタクト部１４ａを介してアルミニウム配線１４と電気的に接続されている。また，ゲート電極７ｃはコンタクト部１６ａを介してアルミニウム配線１６と電気的に接続されている。
【００７４】
ＭＯＳトランジスタＴは、ゲート電極７ａ、ソース・ドレイン領域４ｃ，４ｄおよびソース・ドレイン電界緩和層５ｅ，５ｄを含んで構成される。
【００７５】
通常、ＭＯＳトランジスタを形成する場合には、トランジスタとしての能力が向上するようにソース・ドレイン領域４ｃ，４ｄはチャネル領域に近づけて形成される。
【００７６】
上述した半導体装置では、１対のソース・ドレイン領域４ｃ，４ｄのうちの一方のソース・ドレイン領域４ｄが、チャネル領域１１ｃから所定の距離を隔てて形成されている。このとき、この所定の距離は、ソース・ドレイン領域４ｃ，４ｄよりも不純物濃度の低いソース・ドレイン電界緩和層５ｄにおいて電流が流れる方向に沿った長さに対応することになる。
【００７７】
不純物濃度のより低いソース・ドレイン電界緩和層５ｄの長さがより長くなることで、ソース・ドレイン電界緩和層５ｄが抵抗素子Ｒとしての機能を果たすことになる。
【００７８】
特に、図１４に示すように、ソース・ドレイン電界緩和層５ｄにおいてチャネル領域１１ｃからソース・ドレイン領域４ｄに向かう方向と略直交する方向の長さ（幅）がより狭められることで、抵抗素子Ｒの抵抗値をより高くすることができる。
【００７９】
このように、本半導体装置では、１つのＭＯＳトランジスタＴにおけるソース・ドレイン電界緩和層５ｄが抵抗素子Ｒとしての機能を有して、ＭＯＳトランジスタＴと抵抗素子Ｒとが直列に接続されていることになる。
【００８０】
これにより、１つのＭＯＳトランジスタと抵抗素子とをアルミニウム配線により直列に接続させた半導体装置や、直列に接続された２つのＭＯＳトランジスタのうちの一方のＭＯＳトランジスタを常時ＯＮ状態とさせて、このＯＮ状態とされたＭＯＳトランジスタをオン抵抗とした半導体装置の場合と比べると、本半導体装置では、ＭＯＳトランジスタＴと抵抗素子Ｒの占有面積を低減することができて、半導体装置におけるパターンレイアウトの面積の増大を抑制することができる。
【００８１】
なお、上述した半導体装置では、１対のソース・ドレイン電界緩和層５ｄ，５ｅのうちの一方のソース・ドレイン領域５ｄについて抵抗素子Ｒを形成する場合を例に挙げて説明したが、双方のソース・ドレイン領域５ｄ，５ｅについて抵抗素子を形成するようにしてもよい。
【００８２】
実施の形態６
ここでは、実施の形態５において説明した半導体装置の接合耐圧をさらに向上させる半導体装置の一例について説明する。
【００８３】
図１５中の点線枠Ａに示すように、抵抗素子Ｒとしての機能を有するソース・ドレイン電界緩和層５ｄにおいて、幅の狭い部分から幅の広い部分にかけて滑らかに変化する部分が形成されている。
【００８４】
なお、これ以外の構成については図１３および図１４に示す構成と同様なので、同一部材には同一符合を付しその説明を省略する。
【００８５】
上述した半導体装置では、実施の形態５において説明した効果に加えて次のような効果が得られる。
【００８６】
すなわち、ソース・ドレイン電界緩和層５ｄにおいてその幅が滑らかに変化する部分が形成されていることによって、幅が急峻に変化する場合と比べて、ソース・ドレイン電界緩和層５ｄとウェル２との間において電界が集中する部分がなくなる。その結果、ソース・ドレイン電界緩和層５ｄとウェル２との接合耐圧を向上することができる。
【００８７】
実施の形態７
ここでは、実施の形態５において説明した半導体装置の接合耐圧をさらに向上させる半導体装置の他の例について説明する。
【００８８】
図１６に示すように、抵抗素子Ｒとしての機能を有するソース・ドレイン電界緩和層５ｄにおいては、図１４に示された半導体装置の場合と同様に、その幅が急峻に変化する部分が設けられている。
【００８９】
ゲート電極７ｄは、その急峻に変化する部分を覆うように形成されている。なお、これ以外の構成については図１３および図１４に示す半導体装置の構成と同様なので、同一部材には同一符号を付しその説明を省略する。
【００９０】
上述した半導体装置では、実施の形態５において説明した効果に加えて次のような効果が得られる。
【００９１】
まず、図１７は、ｎチャネル型のＭＯＳトランジスタＴと抵抗素子Ｒを直列に接続させた場合の等価回路を示し、図１８は、ｐチャネル型のＭＯＳトランジスタＴと抵抗素子Ｒを直列に接続させた場合の等価回路を示す。
【００９２】
図１７および図１８における抵抗素子Ｒは、図１６におけるソース・ドレイン電界緩和層５ｄに対応する。抵抗素子Ｒのチャネル領域側の部分（点Ｃ）に高い逆バイアス電圧が印加されるのは、ソース・ドレイン領域４ｃに逆バイアス電圧が印加された状態でＭＯＳトランジスタＴがオンする場合のみである。
【００９３】
たとえば、図１７に示されたｎチャネル型ＭＯＳトランジスタＴの場合において、ソース・ドレイン領域４ｃに電圧Ｖｄｄが印加され、ゲート電極７ｄに電圧Ｖｄｄが印加される場合を考える。
【００９４】
この場合では、ｎチャネル型ＭＯＳトランジスタＴはオン状態となり、抵抗素子Ｒの点Ｃの部分の電圧もほぼＶｄｄとなる。
【００９５】
一方、抵抗素子ＲとＰＮ接合を形成するウェル２の電圧はＧＮＤ電圧である。そのため、抵抗素子Ｒの点Ｃには逆バイアス電圧が印加されることになる。つまり、抵抗素子Ｒのチャネル領域側の部分に逆バイアス電圧が印加されるときには、ゲート電極７ｄに印加される電圧もこの逆バイアス電圧とほぼ同じになる。
【００９６】
本半導体装置では、図１６に示すように、抵抗素子Ｒにおける幅が急峻に変化する部分を覆うようにゲート電極７ｄが形成されている。
【００９７】
抵抗素子Ｒのチャネル領域側（点Ｃ）の部分に逆バイアス電圧が印加されるときには、ゲート電極７ｄにもこの逆バイアス電圧とほぼ同じ電圧が印加されることになる。
【００９８】
ゲート電極７ｄに当該電圧が印加されることによって、半導体基板１のウェル２の側に向かって電界が生じる。その電界によって、抵抗素子Ｒをなすソース・ドレイン電界緩和層５ｄとウェル２との界面から延びる空乏層がより広げられることになる。
【００９９】
これにより、抵抗素子Ｒをなすソース・ドレイン領域５ｄにおいて急峻な部分が形成されていても、抵抗素子ＲおよびＭＯＳトランジスタにおける耐圧を確保することができる。
【０１００】
なお、図１８に示すｐチャネル型ＭＯＳトランジスタＴの場合では、抵抗素子のチャネル領域側（点Ｃ）の部分に逆バイアス電圧が印加されるのは、ソース・ドレイン領域４ｃにたとえばＧＮＤ電圧などの逆バイアス電圧が印加された状態で、ｐチャネル型ＭＯＳトランジスタＴがオンする場合である。
【０１０１】
この状態のときには、ｎチャネル型ＭＯＳトランジスタの場合と同様に、ゲート電極７ｄに逆バイアス電圧と同じ電圧が印加されることになる。これにより、空乏層が広げられて、抵抗素子ＲおよびＭＯＳトランジスタにおける耐圧を確保することができる。
【０１０２】
また、ソース・ドレイン電界緩和層５ｄではウェル２との接合耐圧の向上を図るために、その不純物濃度はできるだけ低く抑えられている。特に、不純物濃度が低い抵抗素子Ｒの幅がより狭い部分に高い逆バイアス電圧が印加されると、その抵抗素子Ｒの部分が空乏化されてしまうことがある。
【０１０３】
本半導体装置では、ゲート電極７ｄに印加される電圧により生じた電界によって、ソース・ドレイン電界緩和層５ｄ（抵抗素子Ｒ）が空乏化するのが抑制されることになる。これにより、抵抗素子Ｒの電界依存性が低減されて安定した抵抗値を保持することができる。
【０１０４】
実施の形態８
ここでは、実施の形態５において説明した半導体装置の接合耐圧をさらに向上させる半導体装置のさらに他の例について説明する。
【０１０５】
まず、図１９に示すように、抵抗素子Ｒとしての機能を有するソース・ドレイン電界緩和層５ｄにおいては、図１４に示された半導体装置の場合と同様に、その幅が急峻に変化する部分が設けられている。
【０１０６】
その急峻に変化する部分を覆うように電極７ｅが形成されている。その電極７ｅは、ソース・ドレイン領域４ｄに接続されたアルミニウム配線１４と電気的に接続されている。
【０１０７】
なお、これ以外の構成については図１３および図１４に示す半導体装置の構成と同様なので、同一部材には同一符号を付しその説明を省略する。
【０１０８】
上述した半導体装置では、実施の形態５において説明した効果に加えて次のような効果が得られる。
【０１０９】
まず、図２０は、ｎチャネル型のＭＯＳトランジスタＴと抵抗素子Ｒを直列に接続させた場合の等価回路を示し、図２１は、ｐチャネル型のＭＯＳトランジスタＴと抵抗素子Ｒを直列に接続させた場合の等価回路を示す。
【０１１０】
図１３に示す場合では、コンタクト部１４ａを介してソース・ドレイン領域４ｄに高い逆バイアス電圧が印加され、ｎチャネル型ＭＯＳトランジスタまたはｐチャネル型ＭＯＳトランジスタがオフ状態であれば、抵抗素子Ｒの全体に高い逆バイアス電圧が印加されることになる。
【０１１１】
本半導体装置では、図１９に示すように、抵抗素子Ｒ（ソース・ドレイン電界緩和層５ｄ）を覆うように電極７ｅが形成されている。その電極７ｅにはアルミニウム配線１４と電気的に接続されて、電極７ｅはソース・ドレイン領域４ｄの電圧と同じ電圧になる。
【０１１２】
電極７ｅに印加される電圧によって、ウェル２の側に向かって電界が生じる。その電界によって、抵抗素子Ｒをなすソース・ドレイン電界緩和層５ｄとウェル２との界面から延びる空乏層がより広げられることになる。
【０１１３】
これにより、抵抗素子Ｒをなすソース・ドレイン領域５ｄにおいて急峻な部分が形成されていても、抵抗素子ＲおよびＭＯＳトランジスタにおける耐圧を確保することができる。
【０１１４】
なお、ソース・ドレイン領域４ｄに高い逆バイアス電圧が印加され、ｎチャネル型ＭＯＳトランジスタまたはｐチャネル型ＭＯＳトランジスタがオン状態の場合には、抵抗素子Ｒにおけるチャネル領域１１ｃ側の部分では、抵抗素子Ｒによる電圧降下によって逆バイアス電圧は緩和されることになる。
【０１１５】
そのため、抵抗素子Ｒとウェル２との耐圧は、主に抵抗素子Ｒのソース・ドレイン領域１４ａ側の部分に印加される逆バイアス電圧に依存することになる。このとき、電極７ｅに印加される電圧により生じる電界によって空乏層がより広げられるため、ＭＯＳトランジスタがオン状態でも耐圧を向上することができる。上述した作用効果は、図２１に示す場合についても同様にあてはまる。
【０１１６】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１７】
【発明の効果】
本発明に係る半導体装置によれば、まず、第２不純物領域、第３不純物領域および第１ゲート電極部を含む一のＭＯＳトランジスタが構成され、第２不純物領域、第４不純物領域および第２ゲート電極部を含む他のＭＯＳトランジスタが構成される。一のＭＯＳトランジスタと他のＭＯＳトランジスタは、両ＭＯＳトランジスタに共通の第２不純物領域を介して直列に接続されている。これにより、個々のＭＯＳトランジスタを直列に接続させた場合と比較すると、ＭＯＳトランジスタの占有面積を低減することができて、半導体装置におけるパターンレイアウトの面積の増大を抑制することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の図２に示す断面線Ｉ−Ｉにおける断面図である。
【図２】 同実施の形態において、図１に示す半導体装置の平面図である。
【図３】 同実施の形態において、図１および図２に示す半導体装置の一の等価回路を示す図である。
【図４】 同実施の形態において、図１および図２に示す半導体装置の他の等価回路を示す図である。
【図５】 本発明の実施の形態２に係る半導体装置の図６に示す断面線Ｖ−Ｖにおける断面図である。
【図６】 同実施の形態において、図５に示す半導体装置の平面図である。
【図７】 同実施の形態において、図５および図６に示す半導体装置の等価回路を示す図である。
【図８】 本発明の実施の形態３に係る半導体装置の平面図である。
【図９】 同実施の形態において、図８に示す半導体装置の効果を説明するための一平面図である。
【図１０】 本発明の実施の形態４に係る半導体装置の平面図である。
【図１１】 同実施の形態において、図１０に示す半導体装置の一の等価回路を示す図である。
【図１２】 同実施の形態において、図１０に示す半導体装置の他の等価回路を示す図である。
【図１３】 本発明の実施の形態５に係る半導体装置の図１４に示す断面線ＸＩＩＩ−ＸＩＩＩにおける断面図である。
【図１４】 同実施の形態において、図１３に示す半導体装置の平面図である。
【図１５】 本発明の実施の形態６に係る半導体装置の平面図である。
【図１６】 本発明の実施の形態７に係る半導体装置の平面図である。
【図１７】 同実施の形態において、図１６に示す半導体装置の一の等価回路を示す図である。
【図１８】 同実施の形態において、図１６に示す半導体装置の他の等価回路を示す図である。
【図１９】 本発明の実施の形態８に係る半導体装置の平面図である。
【図２０】 同実施の形態において、図１９に示す半導体装置の一の等価回路を示す図である。
【図２１】 同実施の形態において、図１９に示す半導体装置の他の等価回路を示す図である。
【符号の説明】
１ 半導体基板、２ ウェル、３ａ〜３ｅ 素子分離絶縁膜、４ａ ドレイン領域、４ｂ ソース領域、４ｃ，４ｄ ソース・ドレイン領域、５ａ ソース・ドレイン領域、５ｂ ソース電界緩和層、５ｃ ドレイン電界緩和層、５ｄ，５ｅ ソース・ドレイン電界緩和層、６ａ，６ｂ，６ｃ ゲート絶縁膜、７ａ〜７ｄ ゲート電極、７ｅ 電極、８ シリコン酸化膜、８ａ〜８ｄ コンタクトホール、９，１０，１２，１３，１４，１５，１６ アルミニウム配線、９ａ，１０ａ，１２ａ，１３ａ，１４ａ，１５ａ，１６ａ コンタクト部、１１ａ，１１ｂ，１１ｃ チャネル領域。
【発明の属する技術分野】
本発明は半導体装置に関し、特に、高耐圧ＭＯＳトランジスタを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
ロジック回路やアナログ回路に高耐圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタが適用されている半導体装置がある。そのような半導体装置の一例として特開２００１−９４１０３号公報に記載された半導体装置について説明する。
【０００３】
同公報に記載された半導体装置では、半導体基板上の所定の領域に一つのｎチャネル型の高耐圧ＭＯＳトランジスタが形成されている。
【０００４】
まず、Ｐ型半導体基板中にＰ型ウェルが形成されている。Ｐ型ウェルは高耐圧ＭＯＳトランジスタ用のウェル拡散層である。このＰ型ウェルの上にゲート酸化膜を介在させてゲート電極が形成されている。
【０００５】
ゲート電極とドレイン拡散層との間およびゲート電極とソース拡散層との間には、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜が形成されている。ＬＯＣＯＳ酸化膜により、ゲート電極とドレイン拡散層とが表面上で電気的に分離されるとともに、ゲート電極とソース拡散層とが表面上で電気的に分離される。
【０００６】
ゲート電極両端部下のＬＯＣＯＳ酸化膜の直下には、ドレイン側オフセット領域とソース側オフセット領域がそれぞれ形成されている。ドレイン拡散層の下方にドレイン側ウェルオフセット領域が形成されている。ソース拡散層の下方にソース側ウェルオフセット領域が形成されている。
【０００７】
ゲート、ドレインおよびソースは、Ｎ型分離拡散層、Ｐ型分離拡散層、ＬＯＣＯＳ酸化膜によって、Ｐ型ウェル拡散層の電位を取るための拡散層となるチャネルストッパと電気的に分離されている。そのチャネルストッパは高耐圧ＭＯＳトランジスタを取囲むように形成されている。
【０００８】
従来の高耐圧ＭＯＳトランジスタを備えた半導体装置は、上記のように構成されている。
【０００９】
【特許文献１】
特開２００１−９４１０３号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した従来の半導体装置では、次のような問題点があった。高耐圧ＭＯＳトランジスタをＮＡＮＤ回路およびＮＯＲ回路等のロジック回路に適用する場合やアナログ回路に適する場合においては、高耐圧ＭＯＳトランジスタを直列に接続する必要がある。
【００１１】
上述した高耐圧ＭＯＳトランジスタを直列に接続させるには、一のチャネルストッパ内に形成された高耐圧ＭＯＳトランジスタのソース・ドレインと他のチャネルストッパ内に形成された高耐圧ＭＯＳトランジスタのソース・ドレインとを、たとえばアルミウム配線によって接続することになる。
【００１２】
このとき、チャネルストッパを含む高耐圧ＭＯＳトランジスタが形成された領域（パターン）を繰り返して配置することで、高耐圧ＭＯＳトランジスタが直列に接続される。
【００１３】
このようにして当該パターンが繰り返して配置されることで、半導体基板上に占める当該パターンの占有面積が大きくなり、半導体装置全体としてパターンレイアウトの面積が大きくなるという問題が生じた。
【００１４】
また、高耐圧ＭＯＳトランジスタに抵抗素子が接続される回路の場合には、抵抗素子が高耐圧ＭＯＳトランジスタに接続されることから、抵抗素子にも高い耐圧が要求される。
【００１５】
高い耐圧を確保するために抵抗素子として、たとえばＬＯＣＯＳ酸化膜上にポリシリコン膜からなる抵抗素子が形成される場合がある。このようにして形成された抵抗素子は、たとえばアルミニウム配線を介して高耐圧ＭＯＳトランジスタのソース・ドレインに接続されることになる。
【００１６】
抵抗素子が高耐圧ＭＯＳトランジスタに直列接続される場合においても、ＬＯＣＯＳ酸化膜上にポリシリコン膜からなる抵抗素子を形成するための領域を確保しなければならず、半導体装置全体としてパターンレイアウトの面積が大きくなるという問題が生じた。
【００１７】
本発明は上記問題点を解決するためになされたものであり、その目的は、高耐圧ＭＯＳトランジスタ同志の直列接続や高耐圧ＭＯＳトランジスタと抵抗素子との直列接続のように、高耐圧ＭＯＳトランジスタを含む素子の直列接続において、パターンレイアウトの面積の増大が抑制される半導体装置を提供することである。
【００１８】
【課題を解決するための手段】
本発明に係る半導体装置は、第１導電型の第１不純物領域と第１分離絶縁膜と第２導電型の第２不純物領域と第２導電型の第３不純物領域と第２導電型の第４不純物領域と第１ゲート電極部と第２ゲート電極部とを備えている。第１導電型の第１不純物領域は、半導体基板の主表面に形成されている。第１分離絶縁膜は第１不純物領域の表面に形成されている。第２導電型の第２不純物領域は、第１分離絶縁膜の直下に位置する第１不純物領域の部分に形成されている。第２導電型の第３不純物領域は、第１不純物領域の部分の表面に第１分離絶縁膜と距離を隔てて形成されている。第２導電型の第４不純物領域は、第１分離絶縁膜を挟んで第３不純物領域が位置する側とは反対側の第１不純物領域の部分の表面に、第１分離絶縁膜と距離を隔てて形成されている。第１ゲート電極部は、第２不純物領域と第３不純物領域とによって挟まれた第１不純物領域の部分上に形成されている。第２ゲート電極部は、第２不純物領域と第４不純物領域とによって挟まれた第１不純物領域の部分上に形成されている。その第１ゲート電極部と第２ゲート電極部とはそれぞれ独立に電圧が印加される。
【００２０】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係る高耐圧ＭＯＳトランジスタを備えた半導体装置について説明する。図１および図２に示すように、半導体基板１上に第１不純物領域としてのウェル２が形成されている。そのウェル２の表面の所定の領域に、素子分離絶縁膜３ａ〜３ｅがそれぞれ形成されている。
【００２１】
素子分離絶縁膜３ａ，３ｂによって挟まれたウェル２の表面には、第４不純物領域としてのドレイン領域４ａが形成されている。その素子分離絶縁膜３ａ，３ｂの直下のウェル２の領域には、ドレインの電界を緩和するための第４不純物領域としてのドレイン電界緩和層５ｃが形成されている。
【００２２】
一方、素子分離絶縁膜３ｄ，３ｅによって挟まれたウェル２の表面には、第３不純物領域としてのソース領域４ｂが形成されている。その素子分離絶縁膜３ｄ，３ｅの直下のウェル２の領域には、ソースの電界を緩和するための第３不純物領域としてのソース電界緩和層５ｂが形成されている。
【００２３】
そして、素子分離絶縁膜３ｃの直下のウェル２の領域には、第２不純物領域としてのソース・ドレイン領域５ａが形成されている。素子分離絶縁膜３ｂ，３ｃによって挟まれたウェル２の表面上には、ゲート絶縁膜６ｂを介在させて第２電極部としてのゲート電極７ｂが形成されている。
【００２４】
また、素子分離絶縁膜３ｃ，３ｄによって挟まれたウェル２の表面上には、ゲート絶縁膜６ａを介在させて第１電極部としてのゲート電極７ａが形成されている。
【００２５】
ゲート電極７ａ，７ｂを覆うように半導体基板１上にシリコン酸化膜８が形成されている。そのシリコン酸化膜にドレイン領域４ａ、ソース４ｂの表面をそれぞれ露出するコンタクトホール８ｂ，８ａがそれぞれ形成されている。
【００２６】
シリコン酸化膜８上には、アルミニウム配線９，１０，１２，１３が形成されている。ドレイン領域４ａはコンタクト部１０ａを介してアルミニウム配線１０と電気的に接続されている。一方、ソース領域４ｂはコンタクト部９ａを介してアルミニウム配線９と電気的に接続されている。
【００２７】
また、ゲート電極７ａはアルミニウム配線１２とコンタクト部１２ａを介して電気的に接続されている。ゲート電極７ｂはアルミニウム配線１３とコンタクト部１３ａを介して電気的に接続されている。
【００２８】
一のＭＯＳトランジスタＴ１は、ゲート電極７ａ、ソース領域４ｂ、ソース電界緩和層５ｂおよびソース・ドレイン領域５ａを含んで構成される。他のＭＯＳトランジスタＴ２は、ゲート電極７ｂ、ドレイン領域４ａ、ドレイン電界緩和層５ｃおよびソース・ドレイン領域５ａを含んで構成される。
【００２９】
上述した半導体装置では、素子分離絶縁膜３ｃの直下のウェル２の領域に形成されたソース・ドレイン領域５ａは、一のＭＯＳトランジスタＴ１に対してはドレイン領域となり、他のＭＯＳトランジスタＴ２に対してはソース領域となる。そのソース・ドレイン領域５ａを介して、図３および図４に示すように、一のＭＯＳトランジスタＴ１と他のＭＯＳトランジスタＴ２が直列に接続されている。
【００３０】
なお、図３では、ＭＯＳトランジスタＴ１，Ｔ２がｎチャネル型ＭＯＳトランジスタの場合の等価回路が示され、図４では、ＭＯＳトランジスタＴ１，Ｔ２がｐチャネル型ＭＯＳトランジスタの場合の等価回路が示されている。
【００３１】
このように、本半導体装置では、一のＭＯＳトランジスタＴ１と他のＭＯＳトランジスタＴ２とに共通のソース・ドレイン領域５ａを介して、一のＭＯＳトランジスタＴ１と他のＭＯＳトランジスタＴ２が直列に接続されている。
【００３２】
これにより、個々のＭＯＳトランジスタを直列に接続させた半導体装置と比べると、本半導体装置では、ＭＯＳトランジスタＴ１，Ｔ２の占有面積を低減することができて、半導体装置におけるパターンレイアウトの面積の増大を抑制することができる。
【００３３】
また、ソース電界緩和層５ｂ，ドレイン電界緩和層５ｃおよびソース・ドレイン領域５ａのそれぞれの不純物濃度は、ドレイン領域４ａおよびソース領域４ｂの不純物濃度よりも低く設定されていることによって、これらの領域とウェル２との接合に対して高い接合耐圧をもたせることができる。
【００３４】
実施の形態２
前述した半導体装置では、素子分離絶縁膜３ａ〜３ｅのそれぞれの直下に位置するウェル２の領域の部分に、ドレイン電界緩和層５ｃ、ソース・ドレイン領域５ａおよびソース電界緩和層５ｂが形成される場合を例に挙げて説明した。
【００３５】
ここでは、ドレイン電界緩和層、ソース・ドレイン領域およびソース電界緩和層がウェルとして形成される場合を例に挙げて説明する。
【００３６】
図５および図６に示すように、素子分離絶縁膜３ａ，３ｂおよびドレイン領域４ａの直下の領域には、半導体基板１の表面に達するウェル５５ｃが形成されている。
【００３７】
また、素子分離絶縁膜３ｃの直下の領域には、半導体基板１の表面に達するウェル５５ａが形成されている。さらに、素子分離絶縁膜３ｄ，３ｅおよびソース領域４ｂの直下の領域には、半導体基板１の表面に達するウェル５５ｂが形成されている。半導体基板１は、ウェル５５ａ〜５５ｃの導電型とは反対の導電型に設定されている。
【００３８】
したがって、図７に示される半導体装置の等価回路においては、直列に接続された一のＭＯＳトランジスタＴ１と他のＭＯＳトランジスタＴ２におけるバックゲートは半導体基板１の電位と同じ電位になる。
【００３９】
また、ウェル５５ａ〜５５ｃの不純物濃度は、ドレイン領域４ａおよびソース領域４ｂの不純物濃度よりも低く設定されている。
【００４０】
なお、これ以外の構成については図１に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【００４１】
上述した半導体装置では、実施の形態１において説明した効果に加えて次のような効果が得られる。
【００４２】
すなわち、たとえば半導体基板１としてｐ型の半導体基板を用いてｎチャネル型のＭＯＳトランジスタを形成する場合には、ｎ型のウェル５５ａ〜５５ｃを形成することで、ｎ型の電界緩和層を形成する必要がなくなって、工程の簡略化を図ることができる。
【００４３】
実施の形態３
ここでは、ゲート幅（チャネル幅）が互いに異なる２つのＭＯＳトランジスタを直列に接続させた半導体装置を例に挙げて説明する。
【００４４】
図８に示すように、ＭＯＳトランジスタＴ１におけるチャネルＷ１は、ＭＯＳトランジスタＴ２におけるチャネル幅Ｗ２よりも短く設定されている。ソース・ドレイン領域５ａにおける各ゲート電極７ａ，７ｂが延在する方向に沿った幅においては、点線枠Ａに示すように、チャネル領域１１ｂの側に位置する部分からチャネル領域１１ａの側に位置する部分にかけて滑らかに変化する部分がある。
【００４５】
なお、これ以外の構成については図１に示す半導体装置の構成と同様なので、同一部材には同一符号を付しその説明を省略する。
【００４６】
上述した半導体装置では、実施の形態１において説明した効果に加えて次のような効果が得られる。
【００４７】
まず、ＭＯＳトランジスタＴ１，Ｔ２におけるチャネル幅Ｗ１，Ｗ２が互いに異なることで、ソース・ドレイン領域５ａにおいては、チャネル領域１１ｂの側に位置する部分におけるゲート電極７ｂが延在する方向に沿った幅と、チャネル領域１１ａの側に位置する部分におけるゲート電極７ａが延在する方向に沿った幅とが異なることになる。
【００４８】
このとき、図９における点線枠Ｂに示すように、ソース・ドレイン領域５ａにおいて滑らかに変化する部分がなく約２７０°の角度をもって急峻に変化する半導体装置の場合では、この急峻に変化する部分においてソース・ドレイン領域５ａとウェル２との接合耐圧が著しく低下することになる。
【００４９】
これに対して、本半導体装置では、ソース・ドレイン領域５ａにおいて、チャネル領域１１ｂの側に位置する部分からチャネル領域１１ａの側に位置する部分にかけて滑らかに変化する部分がある。
【００５０】
これにより、ソース・ドレイン領域５ａとウェル２との間において電界が集中する部分がなくなって、ソース・ドレイン領域５ａとウェル２との接合耐圧を向上することができる。
【００５１】
実施の形態４
実施の形態３では、ゲート幅（チャネル幅）が互いに異なる２つのＭＯＳトランジスタを直列に接続させた半導体装置の場合において、一方のチャネル領域の側に位置する部分から他方のチャネル領域の側に位置する部分にかけてソース・ドレイン領域の幅が急峻に変化する部分があると、その部分においてソース・ドレイン領域とウェルとの接合耐圧が著しく低下することを述べた。
【００５２】
ここでは、そのようなソース・ドレイン領域の幅が急峻に変化する部分を有していても、電界が緩和される半導体装置について説明する。
【００５３】
図１０に示すように、ＭＯＳトランジスタＴ１におけるチャネル幅Ｗ１は、ＭＯＳトランジスタＴ２におけるチャネル幅Ｗ２よりも短く設定されている。ソース・ドレイン領域５ａにおいては、点線枠Ｂに示すように、チャネル領域１１ｂの側に位置する部分からチャネル領域１１ａの側に位置する部分にかけて、その幅が急峻に変化する部分が設けられている。
【００５４】
ゲート電極７７ｂは、チャネル領域１１ｂに加えてその急峻に変化する部分も覆うように形成されている。なお、これ以外の構成については図１に示す半導体装置の構成と同様なので、同一部材には同一符号を付しその説明を省略する。
【００５５】
上述した半導体装置では、実施の形態１において説明した効果に加えて次のような効果が得られる。
【００５６】
まず、図１１は、ｎチャネル型のＭＯＳトランジスタＴ１，Ｔ２を直列に接続させた場合の等価回路を示し、図１２は、ｐチャネル型のＭＯＳトランジスタＴ１，Ｔ２を直列に接続させた場合の等価回路を示す。
【００５７】
図１１および図１２において、点線枠Ｂに対応する部分は、２つのＭＯＳトランジスタＴ１，Ｔ２に共通のソース・ドレイン領域５ａの部分である。
【００５８】
たとえば、図１１に示す場合では、ソース・ドレイン領域５ａに逆バイアス電圧が印加されるのは、ドレイン領域４ａ（アルミニウム配線１０）に逆バイアス電圧が印加される状態でＭＯＳトランジスタＴ２がオンする場合のみである。
【００５９】
ｎチャネル型ＭＯＳトランジスタＴ１，Ｔ２の場合では、ドレイン領域４ａの電圧がＶｄｄのときにｎチャネル型のＭＯＳトランジスタＴ２がオン状態（ゲート電極７７ｂの電圧＝Ｖｄｄ）となる。
【００６０】
これにより、ソース・ドレイン領域５ａの電圧は、ドレイン領域４ａと同じ電圧Ｖｄｄとなる。このとき、ソース・ドレイン領域５ａとＰＮ接合を形成するウェル２は、ソース領域４ｂと同じ電圧（ＧＮＤ）になり、逆バイアス電圧（Ｖｄｄ）が印加された状態になる。
【００６１】
つまり、ソース・ドレイン領域５ａに逆バイアス電圧が印加されるときに、ゲート電極７７ｂの電圧とソース・ドレイン領域５ａの電圧とが同じ電圧になる。
【００６２】
本半導体装置では、図１０に示すように、ソース・ドレイン領域５ａとウェル２との接合耐圧が小さくなる急峻な部分を覆うようにゲート電極７７ｂが形成されている。
【００６３】
ソース・ドレイン領域５ａに逆バイアス電圧が印加される場合には、このゲート電極７ｂにもソース・ドレイン領域５ａと同じ電圧が印加されることになる。ゲート電圧７７ｂに当該電圧が印加されることによって、半導体基板１のウェル２の側に向かって電界が生じる。
【００６４】
そして、その電界によってソース・ドレイン領域５ａとウェル２との界面から延びる空乏層がより広げられることになる。上述した作用は、図１２に示す場合についても同様にあてはまる。
【００６５】
これにより、ソース・ドレイン領域５ａにおいて急峻な部分が形成されていても、ＭＯＳトランジスタにおける耐圧を確保することができる。
【００６６】
実施の形態５
本発明の実施の形態５に係る半導体装置として、ＭＯＳトランジスタと抵抗素子とが直列に接続された半導体装置を例に挙げて説明する。
【００６７】
図１３および図１４に示すように、半導体基板１上に第１不純物領域としてのウェル２が形成されている。そのウェル２の表面の所定の領域に、素子分離絶縁膜３ａ〜３ｄがそれぞれ形成されている。
【００６８】
素子分離絶縁膜３ａ，３ｂによって挟まれたウェル２の表面には、第４不純物領域としてのソース・ドレイン領域４ｃが形成されている。その素子分離絶縁膜３ａ，３ｂの直下のウェル２の領域には、ソース・ドレインの電界を緩和するための第４不純物領域としてのソース・ドレイン電界緩和層５ｅが形成されている。
【００６９】
一方、素子分離絶縁膜３ｃ，３ｄによって挟まれたウェル２の表面には、第３不純物領域としてのソース・ドレイン領域４ｄが形成されている。その素子分離絶縁膜３ｃ，３ｄの直下のウェル２の領域には、ソース・ドレインの電界を緩和するための第２不純物領域としてのソース・ドレイン電界緩和層５ｄが形成されている。
【００７０】
素子分離絶縁膜３ｂ，３ｃによって挟まれたウェル２の表面上に、ゲート絶縁膜６ｃを介在させてゲート電極７ｃが形成されている。
【００７１】
ゲート電極７ｃを覆うように半導体基板１上にシリコン酸化膜８が形成されている。そのシリコン酸化膜８にソース・ドレイン領域４ｃ，４ｄの表面をそれぞれ露出するコンタクトホール８ｄ，８ｃがそれぞれ形成されている。
【００７２】
シリコン酸化膜８上には、アルミニウム配線１５，１４，１６が形成されている。ソース・ドレイン領域４ｃは、コンタクト部１５ａを介してアルミニウム配線１５と電気的に接続されている。
【００７３】
一方、ソース・ドレイン領域４ｄはコンタクト部１４ａを介してアルミニウム配線１４と電気的に接続されている。また，ゲート電極７ｃはコンタクト部１６ａを介してアルミニウム配線１６と電気的に接続されている。
【００７４】
ＭＯＳトランジスタＴは、ゲート電極７ａ、ソース・ドレイン領域４ｃ，４ｄおよびソース・ドレイン電界緩和層５ｅ，５ｄを含んで構成される。
【００７５】
通常、ＭＯＳトランジスタを形成する場合には、トランジスタとしての能力が向上するようにソース・ドレイン領域４ｃ，４ｄはチャネル領域に近づけて形成される。
【００７６】
上述した半導体装置では、１対のソース・ドレイン領域４ｃ，４ｄのうちの一方のソース・ドレイン領域４ｄが、チャネル領域１１ｃから所定の距離を隔てて形成されている。このとき、この所定の距離は、ソース・ドレイン領域４ｃ，４ｄよりも不純物濃度の低いソース・ドレイン電界緩和層５ｄにおいて電流が流れる方向に沿った長さに対応することになる。
【００７７】
不純物濃度のより低いソース・ドレイン電界緩和層５ｄの長さがより長くなることで、ソース・ドレイン電界緩和層５ｄが抵抗素子Ｒとしての機能を果たすことになる。
【００７８】
特に、図１４に示すように、ソース・ドレイン電界緩和層５ｄにおいてチャネル領域１１ｃからソース・ドレイン領域４ｄに向かう方向と略直交する方向の長さ（幅）がより狭められることで、抵抗素子Ｒの抵抗値をより高くすることができる。
【００７９】
このように、本半導体装置では、１つのＭＯＳトランジスタＴにおけるソース・ドレイン電界緩和層５ｄが抵抗素子Ｒとしての機能を有して、ＭＯＳトランジスタＴと抵抗素子Ｒとが直列に接続されていることになる。
【００８０】
これにより、１つのＭＯＳトランジスタと抵抗素子とをアルミニウム配線により直列に接続させた半導体装置や、直列に接続された２つのＭＯＳトランジスタのうちの一方のＭＯＳトランジスタを常時ＯＮ状態とさせて、このＯＮ状態とされたＭＯＳトランジスタをオン抵抗とした半導体装置の場合と比べると、本半導体装置では、ＭＯＳトランジスタＴと抵抗素子Ｒの占有面積を低減することができて、半導体装置におけるパターンレイアウトの面積の増大を抑制することができる。
【００８１】
なお、上述した半導体装置では、１対のソース・ドレイン電界緩和層５ｄ，５ｅのうちの一方のソース・ドレイン領域５ｄについて抵抗素子Ｒを形成する場合を例に挙げて説明したが、双方のソース・ドレイン領域５ｄ，５ｅについて抵抗素子を形成するようにしてもよい。
【００８２】
実施の形態６
ここでは、実施の形態５において説明した半導体装置の接合耐圧をさらに向上させる半導体装置の一例について説明する。
【００８３】
図１５中の点線枠Ａに示すように、抵抗素子Ｒとしての機能を有するソース・ドレイン電界緩和層５ｄにおいて、幅の狭い部分から幅の広い部分にかけて滑らかに変化する部分が形成されている。
【００８４】
なお、これ以外の構成については図１３および図１４に示す構成と同様なので、同一部材には同一符合を付しその説明を省略する。
【００８５】
上述した半導体装置では、実施の形態５において説明した効果に加えて次のような効果が得られる。
【００８６】
すなわち、ソース・ドレイン電界緩和層５ｄにおいてその幅が滑らかに変化する部分が形成されていることによって、幅が急峻に変化する場合と比べて、ソース・ドレイン電界緩和層５ｄとウェル２との間において電界が集中する部分がなくなる。その結果、ソース・ドレイン電界緩和層５ｄとウェル２との接合耐圧を向上することができる。
【００８７】
実施の形態７
ここでは、実施の形態５において説明した半導体装置の接合耐圧をさらに向上させる半導体装置の他の例について説明する。
【００８８】
図１６に示すように、抵抗素子Ｒとしての機能を有するソース・ドレイン電界緩和層５ｄにおいては、図１４に示された半導体装置の場合と同様に、その幅が急峻に変化する部分が設けられている。
【００８９】
ゲート電極７ｄは、その急峻に変化する部分を覆うように形成されている。なお、これ以外の構成については図１３および図１４に示す半導体装置の構成と同様なので、同一部材には同一符号を付しその説明を省略する。
【００９０】
上述した半導体装置では、実施の形態５において説明した効果に加えて次のような効果が得られる。
【００９１】
まず、図１７は、ｎチャネル型のＭＯＳトランジスタＴと抵抗素子Ｒを直列に接続させた場合の等価回路を示し、図１８は、ｐチャネル型のＭＯＳトランジスタＴと抵抗素子Ｒを直列に接続させた場合の等価回路を示す。
【００９２】
図１７および図１８における抵抗素子Ｒは、図１６におけるソース・ドレイン電界緩和層５ｄに対応する。抵抗素子Ｒのチャネル領域側の部分（点Ｃ）に高い逆バイアス電圧が印加されるのは、ソース・ドレイン領域４ｃに逆バイアス電圧が印加された状態でＭＯＳトランジスタＴがオンする場合のみである。
【００９３】
たとえば、図１７に示されたｎチャネル型ＭＯＳトランジスタＴの場合において、ソース・ドレイン領域４ｃに電圧Ｖｄｄが印加され、ゲート電極７ｄに電圧Ｖｄｄが印加される場合を考える。
【００９４】
この場合では、ｎチャネル型ＭＯＳトランジスタＴはオン状態となり、抵抗素子Ｒの点Ｃの部分の電圧もほぼＶｄｄとなる。
【００９５】
一方、抵抗素子ＲとＰＮ接合を形成するウェル２の電圧はＧＮＤ電圧である。そのため、抵抗素子Ｒの点Ｃには逆バイアス電圧が印加されることになる。つまり、抵抗素子Ｒのチャネル領域側の部分に逆バイアス電圧が印加されるときには、ゲート電極７ｄに印加される電圧もこの逆バイアス電圧とほぼ同じになる。
【００９６】
本半導体装置では、図１６に示すように、抵抗素子Ｒにおける幅が急峻に変化する部分を覆うようにゲート電極７ｄが形成されている。
【００９７】
抵抗素子Ｒのチャネル領域側（点Ｃ）の部分に逆バイアス電圧が印加されるときには、ゲート電極７ｄにもこの逆バイアス電圧とほぼ同じ電圧が印加されることになる。
【００９８】
ゲート電極７ｄに当該電圧が印加されることによって、半導体基板１のウェル２の側に向かって電界が生じる。その電界によって、抵抗素子Ｒをなすソース・ドレイン電界緩和層５ｄとウェル２との界面から延びる空乏層がより広げられることになる。
【００９９】
これにより、抵抗素子Ｒをなすソース・ドレイン領域５ｄにおいて急峻な部分が形成されていても、抵抗素子ＲおよびＭＯＳトランジスタにおける耐圧を確保することができる。
【０１００】
なお、図１８に示すｐチャネル型ＭＯＳトランジスタＴの場合では、抵抗素子のチャネル領域側（点Ｃ）の部分に逆バイアス電圧が印加されるのは、ソース・ドレイン領域４ｃにたとえばＧＮＤ電圧などの逆バイアス電圧が印加された状態で、ｐチャネル型ＭＯＳトランジスタＴがオンする場合である。
【０１０１】
この状態のときには、ｎチャネル型ＭＯＳトランジスタの場合と同様に、ゲート電極７ｄに逆バイアス電圧と同じ電圧が印加されることになる。これにより、空乏層が広げられて、抵抗素子ＲおよびＭＯＳトランジスタにおける耐圧を確保することができる。
【０１０２】
また、ソース・ドレイン電界緩和層５ｄではウェル２との接合耐圧の向上を図るために、その不純物濃度はできるだけ低く抑えられている。特に、不純物濃度が低い抵抗素子Ｒの幅がより狭い部分に高い逆バイアス電圧が印加されると、その抵抗素子Ｒの部分が空乏化されてしまうことがある。
【０１０３】
本半導体装置では、ゲート電極７ｄに印加される電圧により生じた電界によって、ソース・ドレイン電界緩和層５ｄ（抵抗素子Ｒ）が空乏化するのが抑制されることになる。これにより、抵抗素子Ｒの電界依存性が低減されて安定した抵抗値を保持することができる。
【０１０４】
実施の形態８
ここでは、実施の形態５において説明した半導体装置の接合耐圧をさらに向上させる半導体装置のさらに他の例について説明する。
【０１０５】
まず、図１９に示すように、抵抗素子Ｒとしての機能を有するソース・ドレイン電界緩和層５ｄにおいては、図１４に示された半導体装置の場合と同様に、その幅が急峻に変化する部分が設けられている。
【０１０６】
その急峻に変化する部分を覆うように電極７ｅが形成されている。その電極７ｅは、ソース・ドレイン領域４ｄに接続されたアルミニウム配線１４と電気的に接続されている。
【０１０７】
なお、これ以外の構成については図１３および図１４に示す半導体装置の構成と同様なので、同一部材には同一符号を付しその説明を省略する。
【０１０８】
上述した半導体装置では、実施の形態５において説明した効果に加えて次のような効果が得られる。
【０１０９】
まず、図２０は、ｎチャネル型のＭＯＳトランジスタＴと抵抗素子Ｒを直列に接続させた場合の等価回路を示し、図２１は、ｐチャネル型のＭＯＳトランジスタＴと抵抗素子Ｒを直列に接続させた場合の等価回路を示す。
【０１１０】
図１３に示す場合では、コンタクト部１４ａを介してソース・ドレイン領域４ｄに高い逆バイアス電圧が印加され、ｎチャネル型ＭＯＳトランジスタまたはｐチャネル型ＭＯＳトランジスタがオフ状態であれば、抵抗素子Ｒの全体に高い逆バイアス電圧が印加されることになる。
【０１１１】
本半導体装置では、図１９に示すように、抵抗素子Ｒ（ソース・ドレイン電界緩和層５ｄ）を覆うように電極７ｅが形成されている。その電極７ｅにはアルミニウム配線１４と電気的に接続されて、電極７ｅはソース・ドレイン領域４ｄの電圧と同じ電圧になる。
【０１１２】
電極７ｅに印加される電圧によって、ウェル２の側に向かって電界が生じる。その電界によって、抵抗素子Ｒをなすソース・ドレイン電界緩和層５ｄとウェル２との界面から延びる空乏層がより広げられることになる。
【０１１３】
これにより、抵抗素子Ｒをなすソース・ドレイン領域５ｄにおいて急峻な部分が形成されていても、抵抗素子ＲおよびＭＯＳトランジスタにおける耐圧を確保することができる。
【０１１４】
なお、ソース・ドレイン領域４ｄに高い逆バイアス電圧が印加され、ｎチャネル型ＭＯＳトランジスタまたはｐチャネル型ＭＯＳトランジスタがオン状態の場合には、抵抗素子Ｒにおけるチャネル領域１１ｃ側の部分では、抵抗素子Ｒによる電圧降下によって逆バイアス電圧は緩和されることになる。
【０１１５】
そのため、抵抗素子Ｒとウェル２との耐圧は、主に抵抗素子Ｒのソース・ドレイン領域１４ａ側の部分に印加される逆バイアス電圧に依存することになる。このとき、電極７ｅに印加される電圧により生じる電界によって空乏層がより広げられるため、ＭＯＳトランジスタがオン状態でも耐圧を向上することができる。上述した作用効果は、図２１に示す場合についても同様にあてはまる。
【０１１６】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１７】
【発明の効果】
本発明に係る半導体装置によれば、まず、第２不純物領域、第３不純物領域および第１ゲート電極部を含む一のＭＯＳトランジスタが構成され、第２不純物領域、第４不純物領域および第２ゲート電極部を含む他のＭＯＳトランジスタが構成される。一のＭＯＳトランジスタと他のＭＯＳトランジスタは、両ＭＯＳトランジスタに共通の第２不純物領域を介して直列に接続されている。これにより、個々のＭＯＳトランジスタを直列に接続させた場合と比較すると、ＭＯＳトランジスタの占有面積を低減することができて、半導体装置におけるパターンレイアウトの面積の増大を抑制することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の図２に示す断面線Ｉ−Ｉにおける断面図である。
【図２】 同実施の形態において、図１に示す半導体装置の平面図である。
【図３】 同実施の形態において、図１および図２に示す半導体装置の一の等価回路を示す図である。
【図４】 同実施の形態において、図１および図２に示す半導体装置の他の等価回路を示す図である。
【図５】 本発明の実施の形態２に係る半導体装置の図６に示す断面線Ｖ−Ｖにおける断面図である。
【図６】 同実施の形態において、図５に示す半導体装置の平面図である。
【図７】 同実施の形態において、図５および図６に示す半導体装置の等価回路を示す図である。
【図８】 本発明の実施の形態３に係る半導体装置の平面図である。
【図９】 同実施の形態において、図８に示す半導体装置の効果を説明するための一平面図である。
【図１０】 本発明の実施の形態４に係る半導体装置の平面図である。
【図１１】 同実施の形態において、図１０に示す半導体装置の一の等価回路を示す図である。
【図１２】 同実施の形態において、図１０に示す半導体装置の他の等価回路を示す図である。
【図１３】 本発明の実施の形態５に係る半導体装置の図１４に示す断面線ＸＩＩＩ−ＸＩＩＩにおける断面図である。
【図１４】 同実施の形態において、図１３に示す半導体装置の平面図である。
【図１５】 本発明の実施の形態６に係る半導体装置の平面図である。
【図１６】 本発明の実施の形態７に係る半導体装置の平面図である。
【図１７】 同実施の形態において、図１６に示す半導体装置の一の等価回路を示す図である。
【図１８】 同実施の形態において、図１６に示す半導体装置の他の等価回路を示す図である。
【図１９】 本発明の実施の形態８に係る半導体装置の平面図である。
【図２０】 同実施の形態において、図１９に示す半導体装置の一の等価回路を示す図である。
【図２１】 同実施の形態において、図１９に示す半導体装置の他の等価回路を示す図である。
【符号の説明】
１ 半導体基板、２ ウェル、３ａ〜３ｅ 素子分離絶縁膜、４ａ ドレイン領域、４ｂ ソース領域、４ｃ，４ｄ ソース・ドレイン領域、５ａ ソース・ドレイン領域、５ｂ ソース電界緩和層、５ｃ ドレイン電界緩和層、５ｄ，５ｅ ソース・ドレイン電界緩和層、６ａ，６ｂ，６ｃ ゲート絶縁膜、７ａ〜７ｄ ゲート電極、７ｅ 電極、８ シリコン酸化膜、８ａ〜８ｄ コンタクトホール、９，１０，１２，１３，１４，１５，１６ アルミニウム配線、９ａ，１０ａ，１２ａ，１３ａ，１４ａ，１５ａ，１６ａ コンタクト部、１１ａ，１１ｂ，１１ｃ チャネル領域。
Claims (5)
- 半導体基板の主表面に形成された第１導電型の第１不純物領域と、
前記第１不純物領域の表面に形成された第１分離絶縁膜と、
前記第１分離絶縁膜の直下に位置する前記第１不純物領域の部分に形成された第２導電型の第２不純物領域と、
前記第１不純物領域の部分の表面に前記第１分離絶縁膜と距離を隔てて形成された第２導電型の第３不純物領域と、
前記第１分離絶縁膜を挟んで前記第３不純物領域が位置する側とは反対側の前記第１不純物領域の部分の表面に、前記第１分離絶縁膜と距離を隔てて形成された第２導電型の第４不純物領域と、
前記第２不純物領域と前記第３不純物領域とによって挟まれた前記第１不純物領域の部分上に形成された第１ゲート電極部と、
前記第２不純物領域と前記第４不純物領域とによって挟まれた前記第１不純物領域の部分上に形成された第２ゲート電極部と
を備え、
前記第１ゲート電極部と前記第２ゲート電極部とはそれぞれ独立に電圧が印加される、半導体装置。 - 前記第１分離絶縁膜に対して前記第３不純物領域が位置する側の前記第１不純物領域の部分の表面に前記第１分離絶縁膜と距離を隔てて形成された第２分離絶縁膜と、
前記第１分離絶縁膜に対して前記第４不純物領域が位置する側の前記第１不純物領域の部分の表面に前記第１分離絶縁膜と距離を隔てて形成された第３分離絶縁膜と
を備え、
前記第３不純物領域は、
前記第２分離絶縁膜の直下に位置する前記第１不純物領域の部分に形成された所定の不純物濃度を有する第１濃度領域と、
前記第１濃度領域と電気的に接続されて前記第２分離絶縁膜に対して前記第１分離絶縁膜とは遠ざかる方向に向かって形成され、前記第１濃度領域よりも高い不純物濃度を有する第２濃度領域と
を含み、
前記第４不純物領域は、
前記第３分離絶縁膜の直下に位置する前記第１不純物領域の部分に形成された所定の不純物濃度を有する第３濃度領域と、
前記第３濃度領域と電気的に接続されて前記第３分離絶縁膜に対して前記第１分離絶縁膜とは遠ざかる方向に向かって形成され、前記第３濃度領域よりも高い不純物濃度を有する第４濃度領域と
を含む、請求項１記載の半導体装置。 - 前記第２不純物領域、前記第３不純物領域および前記第４不純物領域はウェルとしてそれぞれ形成された、請求項１または２に記載の半導体装置。
- 前記第１ゲート電極部および前記第２ゲート電極部は、前記第１不純物領域の表面を横切るようにそれぞれ形成され、
前記第１ゲート電極部の直下に位置する第１チャネル領域における、前記第１ゲート電極部が前記第１不純物領域の表面を横切る部分の長さに対応するチャネル幅は、前記第２ゲート電極部の直下に位置する第２チャネル領域における、前記第２ゲート電極部が前記第１不純物領域の表面を横切る長さに対応するチャネル幅よりも短く設定され、前記第２不純物領域では、前記第２不純物領域における前記第１ゲート電極部および前記第２ゲート電極部が延在する方向に沿った幅が、前記第１チャネル領域の側に位置する部分から前記第２チャネル領域の側に位置する部分にかけて滑らかに変化している、請求項１または２に記載の半導体装置。 - 前記第１ゲート電極部および前記第２ゲート電極部は、前記第１不純物領域の表面を横切るようにそれぞれ形成され、
前記第１ゲート電極部が前記第１不純物領域の表面を横切る部分の長さに対応する前記第１チャネル領域のチャネル幅は、前記第２ゲート電極部が前記第１不純物領域の表面を横切る長さに対応する前記第２チャネル領域のチャネル幅よりも短く設定され、
前記第２不純物領域では、前記第２不純物領域における前記第１ゲート電極部および前記第２ゲート電極部が延在する方向に沿った幅が、前記第１チャネル領域の側に位置する部分と前記第２チャネル領域の側に位置する部分との間において急峻に変化する部分が設けられ、
前記第２ゲート電極部は、前記第２不純物領域における前記急峻に変化する部分を覆うように形成された、請求項１または２に記載の半導体装置。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101382688B (zh) * | 2007-09-07 | 2012-04-11 | 新光电气工业株式会社 | 用于层压紫外线固化型波导材料的方法和装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005539A (ja) * | 2005-06-23 | 2007-01-11 | Seiko Epson Corp | 半導体装置 |
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| JP2007173474A (ja) * | 2005-12-21 | 2007-07-05 | Oki Electric Ind Co Ltd | ゲートアレイ |
| KR100732637B1 (ko) | 2006-05-30 | 2007-06-28 | 삼성전자주식회사 | 고전압 트랜지스터를 설계하는 방법 및 이를 이용하여형성된 고전압 트랜지스터를 포함하는 반도체 장치 |
| US8074684B2 (en) | 2007-10-12 | 2011-12-13 | Norgren Gt Development Corporation | Seat height control system |
| JP2010062182A (ja) * | 2008-09-01 | 2010-03-18 | Renesas Technology Corp | 半導体集積回路装置 |
| JP5349885B2 (ja) * | 2008-09-30 | 2013-11-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP5280142B2 (ja) * | 2008-09-30 | 2013-09-04 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US8267300B2 (en) * | 2009-12-30 | 2012-09-18 | Ethicon Endo-Surgery, Inc. | Dampening device for endoscopic surgical stapler |
| KR20130007378A (ko) * | 2011-07-01 | 2013-01-18 | 삼성전자주식회사 | 반도체 장치 |
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Family Cites Families (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4032962A (en) * | 1975-12-29 | 1977-06-28 | Ibm Corporation | High density semiconductor integrated circuit layout |
| US4057844A (en) | 1976-06-24 | 1977-11-08 | American Microsystems, Inc. | MOS input protection structure |
| US4144493A (en) * | 1976-06-30 | 1979-03-13 | International Business Machines Corporation | Integrated circuit test structure |
| US4317273A (en) * | 1979-11-13 | 1982-03-02 | Texas Instruments Incorporated | Method of making high coupling ratio DMOS electrically programmable ROM |
| NL8003612A (nl) | 1980-06-23 | 1982-01-18 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze. |
| US4698900A (en) * | 1986-03-27 | 1987-10-13 | Texas Instruments Incorporated | Method of making a non-volatile memory having dielectric filled trenches |
| JPH0417235Y2 (ja) | 1987-08-10 | 1992-04-17 | ||
| JPH02264477A (ja) | 1989-04-05 | 1990-10-29 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5218224A (en) * | 1989-06-14 | 1993-06-08 | Kabushiki Kaisha Toshiba | Semiconductor device including inversion preventing layers having a plurality of impurity concentration peaks in direction of depth |
| JPH088313B2 (ja) * | 1989-07-25 | 1996-01-29 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2964157B2 (ja) | 1990-06-14 | 1999-10-18 | 富士通株式会社 | 半導体装置 |
| US5264718A (en) * | 1991-06-28 | 1993-11-23 | Texas Instruments Incorporated | EEPROM cell array with tight erase distribution |
| IT1250233B (it) * | 1991-11-29 | 1995-04-03 | St Microelectronics Srl | Procedimento per la fabbricazione di circuiti integrati in tecnologia mos. |
| JPH05198802A (ja) | 1992-01-22 | 1993-08-06 | Mitsubishi Electric Corp | 半導体装置 |
| JP3168763B2 (ja) * | 1992-03-30 | 2001-05-21 | 株式会社デンソー | 半導体装置及びその製造方法 |
| JP3130645B2 (ja) | 1992-05-22 | 2001-01-31 | 株式会社東芝 | 高耐圧ｍｏｓトランジスタ |
| US5350706A (en) * | 1992-09-30 | 1994-09-27 | Texas Instruments Incorporated | CMOS memory cell array |
| JP3271105B2 (ja) * | 1993-10-28 | 2002-04-02 | ソニー株式会社 | 半導体装置及びその形成方法 |
| US5521105A (en) * | 1994-08-12 | 1996-05-28 | United Microelectronics Corporation | Method of forming counter-doped island in power MOSFET |
| JP3218303B2 (ja) | 1994-08-30 | 2001-10-15 | マクロニクス インターナショナル カンパニイ リミテッド | 不揮発性半導体記憶装置の製造方法 |
| KR0150992B1 (ko) * | 1994-08-31 | 1998-10-01 | 김광호 | 고내압용 모스 트랜지스터 및 그 제조방법 |
| JPH09312399A (ja) * | 1995-07-14 | 1997-12-02 | Seiko Instr Inc | 半導体装置とその製造方法 |
| KR0179175B1 (ko) * | 1995-10-05 | 1999-03-20 | 문정환 | 반도체 메모리 장치 및 제조방법 |
| JP2927244B2 (ja) | 1996-07-11 | 1999-07-28 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5753954A (en) * | 1996-07-19 | 1998-05-19 | National Semiconductor Corporation | Single-poly neuron MOS transistor |
| US5808342A (en) * | 1996-09-26 | 1998-09-15 | Texas Instruments Incorporated | Bipolar SCR triggering for ESD protection of high speed bipolar/BiCMOS circuits |
| US6087239A (en) * | 1996-11-22 | 2000-07-11 | Micron Technology, Inc. | Disposable spacer and method of forming and using same |
| JP3919921B2 (ja) * | 1997-09-26 | 2007-05-30 | 三菱電機株式会社 | 半導体装置 |
| US6303961B1 (en) * | 1998-04-29 | 2001-10-16 | Aqere Systems Guardian Corp. | Complementary semiconductor devices |
| KR100284746B1 (ko) * | 1999-01-15 | 2001-03-15 | 김덕중 | 소스 영역 하부의 바디 저항이 감소된 전력용 디모스 트랜지스터 |
| JP3442009B2 (ja) | 1999-09-24 | 2003-09-02 | 松下電器産業株式会社 | 高耐圧ｍｏｓトランジスタの構造 |
| US6365945B1 (en) * | 1999-12-06 | 2002-04-02 | Advance Micro Devices, Inc. | Submicron semiconductor device having a self-aligned channel stop region and a method for fabricating the semiconductor device using a trim and etch |
| US6262459B1 (en) * | 2000-01-18 | 2001-07-17 | United Microelectronics Corp. | High-voltage device and method for manufacturing high-voltage device |
| KR100350648B1 (ko) * | 2000-01-17 | 2002-08-28 | 페어차일드코리아반도체 주식회사 | 모스 트랜지스터 및 그 제조 방법 |
| IT1316871B1 (it) * | 2000-03-31 | 2003-05-12 | St Microelectronics Srl | Dispositivo elettronico integrato monoliticamente e relativo processodi fabbricazione |
| US7439146B1 (en) | 2000-08-30 | 2008-10-21 | Agere Systems Inc. | Field plated resistor with enhanced routing area thereover |
| US6617217B2 (en) * | 2000-10-10 | 2003-09-09 | Texas Instruments Incorpated | Reduction in well implant channeling and resulting latchup characteristics in shallow trench isolation by implanting wells through nitride |
| JP2002134744A (ja) | 2000-10-25 | 2002-05-10 | Nec Corp | 横型絶縁ゲート型電界効果トランジスタ及びその駆動方法 |
| JP4526179B2 (ja) * | 2000-11-21 | 2010-08-18 | 三菱電機株式会社 | 半導体装置 |
| US6475870B1 (en) * | 2001-07-23 | 2002-11-05 | Taiwan Semiconductor Manufacturing Company | P-type LDMOS device with buried layer to solve punch-through problems and process for its manufacture |
| US7002223B2 (en) * | 2001-07-27 | 2006-02-21 | Samsung Electronics Co., Ltd. | Semiconductor device having elevated source/drain |
| JP2003234423A (ja) * | 2002-02-07 | 2003-08-22 | Sony Corp | 半導体装置及びその製造方法 |
| US6833586B2 (en) * | 2003-01-02 | 2004-12-21 | Micrel, Inc. | LDMOS transistor with high voltage source and drain terminals |
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