JP3813772B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3813772B2 JP3813772B2 JP27180399A JP27180399A JP3813772B2 JP 3813772 B2 JP3813772 B2 JP 3813772B2 JP 27180399 A JP27180399 A JP 27180399A JP 27180399 A JP27180399 A JP 27180399A JP 3813772 B2 JP3813772 B2 JP 3813772B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- inspection
- packing structure
- contactor
- socket
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/04—Housings; Supporting members; Arrangements of terminals
- G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
- G01R1/0433—Sockets for IC's or transistors
- G01R1/0483—Sockets for un-leaded IC's having matrix type contact fields, e.g. BGA or PGA devices; Sockets for unpackaged, naked chips
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Measuring Leads Or Probes (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Description
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に半導体装置の製造、中でも検査工程を簡略化・効率化するに適した製造方法や検査方法およびそれらの方法に用いる治具に関する。
【0002】
【従来の技術】
半導体装置の概要を図2を用いて説明する。図2は、半導体装置の概観形態例を示す斜視図である。外形寸法は一辺長が数から十数mm程度であり、厚さは数百μm程度である。表面中央には外部端子となるパッド1c群が配置されている。パッド1cはAl、Cuなどの材質からなり、一辺長が数十から百数十μm、厚さが1μm程度、配置ピッチが数十から百数十μm程度と微細なものである。
【0003】
従来の半導体装置の製造方法を、図3および図4を用いて説明する。なお、図3は、特に本発明にかかる検査工程を含む製造工程の概略を示すフローチャートであり、また図4は、上記半導体装置の種々の製造工程における製造された半導体装置の種々の形態を示す斜視図である。
【0004】
従来、半導体装置は一般的にその製造方法において、大まかに次の工程により製造される。なお、それらの工程の順序は次に挙げる順序と多くの場合一致している。
【0005】
(1)前工程
すなわち、図4(a)のように、半導体ウェハー1a上に多数の回路素子を集積してなるLSI(大規模集積回路)すなわち半導体装置1bの多数の集合体を形成する工程である。
【0006】
(2)プロービング検査工程
すなわち、上記(1)の工程で形成した半導体ウェハー1a上の多数のLSIの良・不良を、所定のプローブ構造体およびシステムを用いて、主に半導体装置のパッド1cにプローブを接触させることにより、各半導体装置1b単位でいわゆる初期の判別を行う工程である。
【0007】
(3)ダイシング工程
すなわち、上記(1)の工程で形成した半導体ウェハー1a上の多数のLSIを、例えば通常ダイサーなどを用いて半導体ウェハーを切断することで、図4(b)のように各半導体装置1b単位に切り離す工程である。なお、上記(2)で不合格判定された半導体装置1bを製造工程から除外する工程も含む。
【0008】
(4)バーンイン工程
すなわち、上記(3)の工程で得た半導体装置1bに対して、電気的、あるいは熱的ストレスを同時に長時間与え、これにより製造された半導体装置1b内に潜在する不良を顕在化させる工程である。本工程は、今述べた目的から半導体装置1bを通常120ないし150℃程度に加熱できること、ならびにシステムからの電気的ストレスが先述の外部端子に付与できることが必要である。したがって、通常は所定のプリント基板(図示せず)上に図3(c)に示したようなソケット2を予め装着しておき、ソケット2に各半導体装置1bを個々に詰めた後、上記プリント基板ごと加熱炉(図示せず)に投入し、上記プリント基板を検査システムに電気的に接続する手段が採られる。ソケット2には、半導体装置1bを詰めたときにパッド1cに対応する各位置に微細プローブ(後に詳述)が設けられ、パッド1cとそれぞれ接触するようになっている。また、バーンインが終了した後は、ソケット2から半導体装置1bを抜く工程が必要である。すなわち、バーンイン工程では通常、ここに述べたソケット詰め、バーンイン、ソケット抜きの三つの作業が必要である。
【0009】
(5)搬送工程
すなわち、バーンインを終え、その結果合格と判定された半導体装置1bを、次の工程である選別検査工程に搬送する工程である。
【0010】
(6)選別検査工程
すなわち、上記(1)〜(5)の工程の後に行われ、半導体装置1bの信頼性および性能に関する最終的な検査工程である。本工程もまた、上記(4)のバーンイン工程と同様、選別検査用の所定の基板(図示せず)に予め装着されたソケット2に対して再度半導体装置1bを個々に詰めた後、上記基板に対して所定のプローブ構造体を接触させる手段が採られる。また、上記(4)のバーンイン工程と同様、検査終了後に再度半導体装置をソケットから抜く作業が必要である。すなわち、選別検査工程では通常、ここに述べたソケット詰め、選別検査、ソケット抜きの三つの作業が必要である。
【0011】
なお、上記に述べた工程とは異なり、切断分離以降の複数の半導体装置を、上記のようなソケット2を用いずに、これを直接検査用の基板に装着する例が、例えば特開平3-131048号公報に示されている。また、ウェハーを切断せずにそのままバーンインを実施する例が、例えば特開昭63-204621号公報に示されている。
【0012】
【発明が解決しようとする課題】
上記した従来の技術における問題点を以下に述べる。
まず、上記図3および図4により説明した従来の技術になる半導体装置の製造方法では、半導体ウェハー1aから切断分離した以降の各半導体装置1bをそれぞれのソケット2に、すなわちひとつのソケット2にはひとつの半導体装置1bを装着することが必要になるため、半導体装置1bの生産規模に対応して実に多数のソケット2を用意せねばならず、結果的に設備コストが大きくなってしまうという問題点があった。
【0013】
つぎに、バーンイン工程から選別検査工程へ移行するに際して、バーンインで使用したソケットから選別検査工程で使用するソケットへ、全ての半導体装置1bを個々に移し替えることが必要になるため、半導体装置1bの着脱に要する手間および時間が多大になり、結果的に製造コストが大きくなってしまう、さらには、バーンイン工程で用いるソケットから半導体装置1bを抜いた後、搬送工程を介して選別検査工程で用いるソケットに詰めるまでの間、精密なLSIチップ1bが外気に直接触れることになるため、半導体装置1bに埃が付着してしまうなどという問題点があった。
【0014】
また、上記特開平3-131048号公報にも示されるように、検査用の基板に半導体装置を直接半導体装置単位で装着して検査を行う場合には、当該基板自体に、小さな被検チップ表面上の微細な電極パッドの配置に対応して複数のプローブを設けた微細プローブ群を用意する必要がある。しかしながら、かかる微細プローブ群はその作成上高価であり、さらに被検チップの種類(形状、寸法、パッド1cレイアウト)が多様な場合には、これら各種の被検チップに対応して多数の高価な微細プローブ群をそれぞれ用意することになり、これでは設備的に多大なコストを要することとなり、ひいては検査コストが上昇してしまうこととなる。
【0015】
さらに、上記特開昭63-204621号公報により知られるように、ウェハー状態のままバーンインを実施する方法では、特に近年の口径の大きなウェハーでは、形成されるLSIの数が多数に上り、一括して検査システムへ電気的に導通すべき電極数が膨大な数となってしまう。そのため、ウェハー状態のままバーンインを実施するために検査用の基板に接続するために必要な微細プローブ群は、現状その実現が難しく、また例えば実現されても非常に高価なものとなり、設備的に多大なコストを要することとなり、やはり検査コストが上昇してしまう。また、膨大な数の電極が接続されても、検査システム側の処理能力を超える場合がある。さらに、特にウェハーの外周部においては、その熱膨張に起因する接触子(プローブ)とウェハー上の電極パッドとの相対位置のずれ量が大きくなり、これら両者が物理的に接触できない場合も生じてしまうという問題点もあった。
【0016】
本発明は、上記従来技術における問題点に鑑み、すなわち上述した従来技術における問題点を解消し、結果的に、安価にかつ高信頼性を保証することの可能な半導体装置の製造方法とその検査方法を提供し、さらには製造方法により製造される半導体装置を、そしてさらには、かかる製造方法または検査方法において用いられる治具を提供することをその目的とするものである。
【0017】
【課題を解決するための手段】
上記の課題は、例えば、回路をウェハーに形成する工程と、前記ウェハーを切断分離して複数の半導体装置とする切断分離工程と、前記複数の半導体装置の良不良の判別を行うプロービング検査工程と、前記プロービング検査を行った複数の半導体装置を、前記半導体装置と電気的に導通するプローブを備えたパッキング構造体に収容して一体化する工程と、前記半導体装置を有する前記パッキング構造体を第一の検査装置に接続し、前記半導体装置の検査を行う第一の検査工程と、前記第一の検査工程後に、前記半導体装置を収容した前記パッキング構造体を前記第一の検査装置から外して搬送する搬送工程と前記搬送したパッキング構造体を第二の検査装置に接続し、前記半導体装置の検査を行う第二の検査工程と、前記第二の検査工程終了後、前記半導体装置を前記パッキング構造体から取り外す工程と、を備えた半導体装置の製造方法により解決される。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照しながら詳細に説明する。
まず、添付の図5は、本発明の一実施の形態になる半導体装置の製造方法における検査工程概略を示すフローチャートである。図5に示したように、本発明の半導体装置の製造方法では、次の各工程を以下の順序で実施する。
【0019】
(1)前工程
(2)プロービング検査工程
(3)ダイシング工程
(4)パッキング構造体詰め工程
(5)バーンイン工程
(5−1)ソケット詰め工程
(5−2)バーンイン工程
(5−3)ソケット抜き工程
(6)搬送工程
(7)選別検査工程
(7−1)ソケット詰め工程
(7−2)選別検査工程
(7−3)ソケット抜き工程
(8)パッキング構造体抜き工程
なお、上記製造方法における各工程の詳細について、各工程ごとに、以下に説明する。なお、図6は上記製造方法中の工程におけるウェハーならびに半導体装置の形態を示している。
【0020】
(1)前工程
ここで言う前工程は、半導体ウェハー1a上に多数の回路素子を集積して形成したLSI(大規模集積回路)の半導体装置1bを多数一括して形成する工程であり、既知の拡散装置、写真蝕刻装置、エピタキシャル成長装置等を備えたウェハープロセス装置により構成される。この工程は、実際には実に膨大な工程の総称である。本発明の性質上ここでそれらを詳述することは必ずしも適当ではないので多くを割愛することとし、本工程の結果得るべきウェハー1aもしくは半導体装置1bの最終形態について述べる。
【0021】
図7は、本発明の1実施形態を示す半導体装置の斜視図である。本実施形態において、半導体装置1bの表面にはパッド1c群が形成されている。各パッド1cの一辺長は数十から百数十μm程度、厚さは1μm程度で、材質は通常Al、Cuなどが用いられる。また、半導体装置1bの表面には、パッド1cを避けて表面保護膜1b1が形成されている。表面保護膜1b1には主に樹脂が用いられ、厚さは数μm程度に制御される。ここで、表面保護膜1b1は、半導体装置1bの主面外周部に隙間1b2を残して形成されている。隙間1b2は、通常数十ないし300μm程度に制御される。すなわち、本発明においてはウェハー1a内に多数の半導体装置1bを配置するに当たり、下記(2)のダイシング工程実施後に上記の隙間1b2が確保されるよう考慮すべきである。こうすることは、後に述べる本発明の微細プローブをパッド1cに接触させる際に、同時に隙間1b2部分にスペーサを接触させるための領域を設けることを意味し、その結果半導体装置1bを機械的に保護し、かつその電気的特性を損なわずに検査を実施する上で有効に作用する。ただし、隙間1b2を確保することは、半導体装置1bのウェハー1a上の配置間隔を拡大することに他ならない。したがって、その結果1ウェハー1a当たりの半導体装置配置数(結果的に取得数)を低減させてしまうことにつながる。そのため、本発明を実施するに当たり、本発明をより効果的、効率的に運用するために上記実施形態を実施することは望ましいが、本前工程実施上の制約その他によりこれを達成することが困難な場合は、上記の措置を必ずしも講じる必要はない。また、隙間1b2は、上記したようにスペーサを接触させるための領域であるので、図7に示した形態のみにとらわれる必要はなく、例えば半導体装置1b表面の一部分もしくは複数の部分に表面保護膜1b1の設けられていない領域を確保することによって実施してもよい。
【0022】
(2)プロービング検査工程
すなわち、上記(1)の工程で形成した半導体ウェハー1a上の多数のLSIの良・不良を、所定のプローブ構造体およびシステムを用いて、主に半導体装置のパッド1cにプローブを接触させることにより、各半導体装置1b単位でいわゆる初期の判別を行う工程である。
【0023】
(3)ダイシング工程
すなわち、上記(1)の工程で形成したLSIをチップ状の各半導体装置1b単位に切断する工程である。この工程は通常、ダイサーなどを用いて行われる。この結果、チップ状に切断された半導体装置1bは、図7に示す形態を呈する。そして、本発明によれば、上記(2)の切断工程に続いて、以下に詳述する各工程を行うものである。
【0024】
(4)パッキング構造体詰め工程
この工程は、上記(2)のダイシング工程で切断、分離した複数の半導体装置1bを、その後のバーンインあるいは選別検査の各工程において、所定の数Nだけあたかもシリコンウェハーのままで取り扱うのと同様に、一体的に取り扱うことを可能とするための工程である。すなわち、所定の数NのLSIチップ1bを高精度に再配置し、かつそれらの相対位置を拘束するものである。なお、この所定の数Nとは、2以上の自然数であり、かつ一枚のシリコンウェハー1aから切り出されるLSIチップ1bの数よりも少ない。ただし、一般的にはNは4ないし64程度の数値が用いられる。
【0025】
さらに、この工程の具体的な形態を、図8、図9、図10を参照しながら説明する。なお、図8は、上記パッキング構造体(複数の半導体装置を一体化するための治具)の一例の分解斜視図を示し、また、図9は、後にも詳述するが、上記パッキング構造体のコンタクタ裏面(図8に示したと反対の面)斜視図を示している。
【0026】
まず、図8において、本パッキング構造体は大別して、ベース3、コンタクタ5、トレイ4、弾性体8、ふた9、トレイカバー4bの各構成材よりなっている。これら各構成材は、それぞれ次のようなものである。
【0027】
(1)ベース3およびふた9
(1-1)材質
一般に、金型成形され、後に細部を切削加工された熱硬化性樹脂、アルミニウム、各種ステンレス鋼などの金属、例えば窒化アルミニウムなどのセラミック。
【0028】
(1-2)使用する目的
・両者間に装着する被検査対象である半導体装置1bに対して、所定の荷重を付与したときの、コンタクタ5、トレイ4の反り(たわみ)低減(補強)。
【0029】
・上記各構成材ならびに半導体装置1bの機械的一体化のための機構(例えばねじ孔、位置決めピン、位置決め孔)形成。
【0030】
・上記パッキング構造体を後の各工程で用いる検査システムに対して例えば真空吸着して位置決め・固定するときの、真空吸着に好適な高精度平面の提供。
【0031】
また、上記ベース3およびふた9は、図8に図示したように、両者の一辺同士をヒンジ3aによって接続し、パッキングに際しては同ヒンジ3aを支点としてふた9を開閉させる形態を採ることが、実使用上使い勝手を向上させる点で望ましい。
【0032】
(2)トレイ4
トレイ4には、一体化する所定の半導体装置1b数N(本例では16個)に等しい数の開口部4aが、所定の間隔を空けて形成される。ただし、図8では4つの開口部4aを形成した4枚のトレイ4を以って上記Nを達成している。このトレイ4も、やはり上記半導体装置1bと同材質であるSi、もしくはその線膨張係数が近似する金属やセラミックなど(例えば窒化アルミニウムなど)により形成されており、またその開口部4aは上記所定の数(16個)の半導体装置1bを配置すべき位置に、かつ半導体装置1bの寸法に適合した大きさに形成されている。すなわち、上記工程(2)で切断分離した半導体装置1bは、上記トレイ4の開口部4aに挿入することにより、上記所定の数(16個)だけ高精度に再配置することが可能になる。
【0033】
(3)コンタクタ5
コンタクタ5を裏返した状態(あるいはその裏側から下面を見た状態)の斜視図が図9に、またコンタクタ5の主要部拡大図が図10(a)(b)に図示されている。なお、図10(a)は図8におけるコンタクタ5の図示と同一方向、図10(b)はその反対方向から斜視したものである。このうち図10(a)からも明らかなように、コンタクタ5はその表面には上記トレイ4の開口部4aに挿入して搭載された各チップの電極パッド1cに対応する(合致する)位置に突起状の微細プローブ部5aを有する。なお、このコンタクタ5は、この微細プローブ部5aを有する面が搭載する半導体装置のLSI回路の形成面側に向くよう取り付けられる。
【0034】
一方、図10(b)からも明らかなように、上記コンタクタ5の上記プローブ部5aの形成面の反対側の面には、コンタクタ5内を貫通して形成された微細配線5bによって、上記各微細プローブ部5aと電気的に導通した二次電極5cが配置されている。
【0035】
なお、上記のコンタクタ5の構造においては、互いに反対の面に位置する上記微細プローブ部5aと二次電極5cとを電気的に接続するため、上記配線5bがコンタクタ5内を貫通する必要があるが、本実施の形態では、コンタクタ5本体に貫通孔(スルーホール)を開けてその内部をメタライズして両面の配線をつなぐことにより達せられている。しかしながら、かかる構造に限られることなく、その他上記コンタクタ5の両面にまたがる配線を施してこれら微細プローブ部5aと二次電極5cとを電気的に接続することも可能である。なお、図8においては、コンタクタ5もまたトレイ4と同様に、4個所の微細プローブ5a群を有する構造を4枚合わせることによって本例においてパッキングすべき半導体装置1bのNすなわち16を許容している。
【0036】
このコンタクタ5はやはり、上記トレイ4などと同様に、上記半導体装置1bと同材質であるSi、もしくはその線膨張係数が近似する金属やセラミック等(例えば窒化アルミニウムなど)により形成されることが望ましい。ただし、微細プローブ部5aや二次電極5c、さらには配線5bに対して格段の精度を求められない場合には、上記の他に例えばガラスエポキシ、セラミック、あるいはポリイミドなどの有機薄膜などを用いて上記コンタクタ5を形成することも可能であろう。
【0037】
なお、上記したようにコンタクタ5ならびにトレイ4を、複数枚併せて所望の半導体装置パッキング数Nを許容することは、例えば図9に示したように単一枚で上記Nを許容する場合に比べ、コンタクタ5ならびにトレイ4それら自体の製造歩留まりを向上させる上で有効な手段である。すなわち、コンタクタ5ならびにトレイ4を例えば上記したようにSiで形成しようとした場合、これらは通常Siウェハーを基材(素材)として例えばエッチング法などにより形成される。その際、基材となるSiウェハーは例えば4インチ、6インチなどといった既製の直径のものを用いることが多いため、そのようなある所定面積内で取得できるコンタクタ5ならびにトレイ4の面積をできる限り大きくしようとすると、個々の面積を小さくして最終的に再度それらを合わせる方が規定大きさの単一枚を取得しようとした場合に比べ合理的である。また、基材となるウェハーからコンタクタ5あるいはトレイ4を製造しようとするときには、例えば基材となるウェハー内に介在する欠陥などの影響により、これらの製造歩留まりは必ずしも100%とはならないことが通常である。したがって、上記したようにコンタクタ5ならびにトレイ4を小片で取得し、最終的にそれらを再度合わせることは、製造に失敗したそれらを除外できることにつながる。
【0038】
図8においては、単一のコンタクタ5ならびにトレイ4内の半導体装置1b許容数を4として示したが、これは我々の検討の結果から適切な値であるといえる。ただし、当然ながらこの値に絶対的に支配される必然性はなく、基材となるウェハーの仕様やその他の周辺条件によっ
て適宜設定されるべきである。
【0039】
(4)弾性体8
弾性体8は、パッキングされる半導体装置1bの絶対厚さ、および一括してパッキングされる複数の半導体装置1b厚さの相対値にばらつきが生じた場合に、パッキングした状態においてそれを吸収することを目的として設けられる。図8においては、弾性体8を例えばSiゴムのようなゴム弾性シートで形成し、かつ複数の半導体装置1b1b単位に分割された例を示したが、また例えばコイルばねを各半導体装置1bごとに配したものであってもよい。
【0040】
(5)トレイカバー4b
(1-1)材質
一般に、金型成形され、後に細部を切削加工された熱硬化性樹脂、アルミニウム、各種ステンレス鋼などの金属、例えば窒化アルミニウムなどのセラミック。ただし、上記した(1-1)のベース3およびふた9に対して材質を合わせることが適当であろう。
【0041】
(1-2)使用する目的
・Siや各種セラミックなどの脆性体その他の材質で形成されたコンタクタ5およびトレイ4を、パッキング構造体の使用状態において機械的に保護する。すなわち、半導体装置1bを装着する際の動作誤差による半導体装置1bやその他周辺治具のコンタクタ5やトレイ4への直接の接触防止、および使用中止むをえず生じるかけらやゴミがコンタクタ5およびトレイ4へ直接付着することの防止。
【0042】
・ベース3、ひいてはパッキング構造体全体の剛性向上。
【0043】
以上、上記のごとく形成されたパッキング構造体に対して、検査すべき所定の数N(本例では16個)の切断分離後の半導体装置1bを再度高精度に配置して、同半導体装置1bを含む上記パッキング構造体を機械的に一体化する。図11は、予め組み立てた上記の各パッキング構造体構成材に対して半導体装置1bを装着する瞬間を示す斜視図である。ここでは、一体化すべき半導体装置1bの数Nよりも少ない4個の半導体装置1bだけを図示してある。半導体装置1bは、トレイカバー4b、およびトレイ4の開口部4a内に、専用機械もしくは人手によって装着される。当然ながら、半導体装置1bのLSI形成面はこのときコンタクタ5の微細プローブ5aに対向する向きをとる。所定の数Nだけの半導体装置1bを装着した後、ふた9を閉めることによって上記(3)のパッキング構造体詰め工程が完了する。
【0044】
一体化した状態の上方向、下方向それぞれからの斜視図を図12(a)(b)により示す。図12(a)(b)のように、半導体装置1bを装着したうえで本パッキング構造体を一体化した状態において特に述べるべきは、半導体装置1b上の各電極パッド1cと導通し、かつ同・各電極パッド1cと比較して大きさおよび配置ピッチが大幅に拡大された二次電極5cが、上記パッキング構造体表面に露出していることである。すなわち、本パッキング構造体は、その後に実施されるバーンインや選別検査の工程における被検体としての機能上は上記半導体ウェハー1aと変わりないことを示すものである。そして、このようなパッキング構造体を利用することにより、その後のバーンインや選別検査の各工程において、次のような効果がもたらされる。
【0045】
▲1▼ 特に、一体化構造体内に再配置される半導体装置1bを内部に収納する開口部4a(すなわち、上記所定の数Nの開口部)や、収納された半導体装置1bの電極パッド1cを外部に取り出すコンタクタ5を、適宜適切な数(例えば、10〜100個程度の範囲)に対応して設定することができる。このことにより、その後に行われる検査工程で使用される検査システムの処理能力に適合した数とすることが可能となり、もって、最適な検査処理を行うことが可能になる。例えば、一例として、現状における検査工程における検査システムの処理能力や検査用基板を考慮した場合には、上記所定の数Nを、例えば32あるいは64に設定することが適当であろう。
【0046】
▲2▼ 特に、パッキング構造体の外部(コンタクタ5の表面)に現れている二次電極5c(すなわち、電極パッド1cの寸法やピッチに比較してはるかに大きい)を利用することにより、被検査対象である各LSIチップ1bと検査システムとの電気的導通などの作業を、容易かつ確実に行うことが可能になる。なお、このコンタクタ5の表面に現れる二次電極5cは、特に0.5mm〜1.5mmの範囲のピッチで形成することが望ましく、また各二次電極5cの面積は、0.1ないし1mm2程度に設定するのがよい。 上記二次電極5cの面積を設定する上では、主に三つの条件を考慮する必要がある。ひとつは、コンタクタ5と後述する上記パッキング構造体を装着するソケットとの、互いの構成材質から定まる線膨張係数差に伴う熱的位置ずれである。後述のバーンイン工程では、通常全体が120ないし150℃程度の温度にさらされる。このとき、上記の線膨張係数差に応じて相対的な位置ずれが生じるので、予め同位置ずれ量を考慮し、これを許容しうる寸法(すなわち面積)を確保しておくことが必要である。二つ目は、後述するピンの機械的な取り付け誤差である。そして三つ目は、コンタクタ5内に形成される電気的な容量である。後述の選別検査工程のような高周波数(例えば通常数百MHzから数十GHz)でクロックを半導体装置1bに与える、すなわちコンタクタ5を主にするパッキング構造体内を伝送させ、しかる半導体装置1bの応答を得ようとする場合、上記の容量は非常に重要な設計要素となる。そして、上記二次電極の面積は上記容量に大きく影響し、同面積が大きいほど同容量は大きくなる。逆に、同容量は大きいほど上記の高周波数応答性は低下する。したがって、このことを解決するためには、上記二次電極5cの面積はできる限り小さく形成されるべきである。このことは、上記二つの事項とは二次電極5cを設計・形成する上で相反する事項である。一般に上記二次電極面積の設計・形成許容範囲は通常かなり小さく、上記した値程度とするのが適切である。
【0047】
一方、上記した二次電極の形成ピッチは、検査用として一般的に使用される検査用基板のコンタクトプローブとしては、人間による作業性と共にその信頼性にも優れ、またその実績も既に確立されているピッチのコンタクトプローブ(例えば、狭ピッチ:0.5mm程度、広ピッチ:1.5mm程度)のものが多く使用されており、かかるコンタクトプローブに対して容易かつ確実に対応することを可能にするために上記の値とするものである。
【0048】
その他、上記の二次電極5cの形成ピッチとして、特に0.5mm〜1.5mm程度のピッチとすることによれば、以下のような効果をも生じる。ここで、まず本一体化構造体内にLSIチップを最も密に組み込むことを考える。これは、各LSIチップをその隙間をできる限り小さくして組み込むことに他ならない。すなわち、1チップ分の二次電極の領域が、1チップの領域(≒面積)以下にならぬことを意味する。例えば、現在のDRAMの現実的な面積は約100mm2程度であり、また検査のためにプロービングすべき電極パッド数は数十ないし100個程度であるから、上記の目的に対して二次電極に許されるピッチは(100mm2/100個)1/2=1mmとなる。すなわち、上記の二次電極5cの形成ピッチを0.5〜1.5mmのピッチにすることは、本一体化構造体を最も効率化しうるという効果につながるものである。
【0049】
(5)バーンイン工程
このバーンイン工程は、上記LSIチップ1bを100〜150℃程度に加熱(熱ストレスを付与)しながら、同時にその電極パッド1cを介して装着した半導体装置1bに電気的ストレスを与えて所定時間放置し、これにより半導体装置1bの潜在不良を加速選別・摘出する信頼性検査工程である。本バーンイン工程では、上記した、および図5にフローチャートで示したとおり、ソケット詰め、バーンイン、ソケット抜きの大別して三つの工程(動作)を実施する。
【0050】
(5−1)ソケット詰め工程
このソケット詰め工程は、下記(5−2)で述べるバーンイン工程の仕様に合致したプリント基板に予め装着されたソケットに、上記(4)のパッキング構造体を装着する(詰める)工程である。図13(a)は上記(4)のパッキング構造体をソケット10のひとつに装着する瞬間の状態を示す斜視図、また図13(b)は、上記パッキング構造体を全てのソケット10に装着した後、ソケット10のふたを閉めてソケット詰め工程が完了した状態を示す斜視図である。
【0051】
ソケット10は、バーンインのための仕様に合致した所定のプリント基板6に装着されている。ひとつのプリント基板6上に装着されるソケット10の数は、当然ながら各々の仕様によるが、通常2ないし8個程度に設定される。ソケット10は、図13(a)からも明らかなように、上記パッキング構造体を装着した後、パッキング構造体を高精度に位置決めし、かつパッキング構造体、ひいてはその内部のコンタクタに対して所定の押し付け荷重が付与されるよう、ラッチ付きのふたが設けられている。
【0052】
図14は、プリント基板6にソケット10を装着し、かつソケット10に上記パッキング構造体を装着した状態における、これらの側面部分断面図である。この状態において、ソケット10はその底面にコンタクトプローブ6aを配しており、これらは機械的に予めソケット10に取り付けられている。コンタクトプローブ6aは、その一端がプリント基板6に挿入され、はんだなどによって固定され、結果的にコンタクトプローブ6aとプリント基板6とが電気的に接続されている。ただし、このようなはんだによる固定は必須ではなく、例えばプリント基板6表面の各コンタクトプローブ6aに合致する位置にランドを設け、そのランドに対して面接触させる方式であってもよい。コンタクトプローブ6aの他端は、上記パッキング構造体内部のコンタクタ5の各二次電極5cと接触し、結果的に各二次電極5cとプリント基板6とが電気的に接続されている。各二次電極5cは上記した構造によって半導体装置1bの各パッド1cに接触しており、その結果、各パッド1cはプリント基板6と電気的に接続されている。したがって、この状態においてバーンインシステムと半導体装置1bとが接続されたことになり、この状態を以って下記のバーンイン工程へと移行する。
【0053】
なお、このときの半導体装置1bとコンタクタ5との相対的位置関係において達せられるべき状態を図16によって説明する。図16では、図7に示したような本発明の半導体装置1bが、トレイ4によって位置決めされ、結果コンタクタ5とパッド1cとが接触した状態を示している。本実施形態において、半導体装置1bは上記したようにそのLSI形成面外周部に表面保護膜1b1の形成されていない隙間1b2を有している。そして、同半導体装置1bに相対するコンタクタ5は、上記隙間1b2に合致する位置に、スペーサ5dが形成されており、スペーサ5dの先端が上記半導体装置1bに直接接触している。この結果、半導体装置1bとコンタクタ5の主平面との間にはスペーサ5dの高さと表面保護膜1b2の高さ(厚さ)の差だけの隙間が生じている。半導体装置1bの外周部に隙間1b2を確保し、かつ同部分に対して上記したような措置を講じることは、次のような意味を有する。
【0054】
・半導体装置1bのLSI形成面(おおよそ表面保護膜1b2の形成領域と一致)に対してコンタクタ5が直接接触しないので、精密なLSI形成面に機械的な押し付け荷重を付与することなく微細プローブ5aとパッド1cとを接触されることができる。
【0055】
・コンタクタ5の主平面と半導体装置1bとの間に一定の空気層が形成されるので、パッキング構造体としての電気的容量を低減させることができ、その結果高周波数に対する応答性が向上する。
【0056】
・半導体装置1bをパッキング構造体に装着する(詰める)工程で止むを得ず生じるかけらや微細なゴミなどが万が一半導体装置1bとコンタクタ5の間に介在しても、これを押し付けることがなくなるので、コンタクタ5や半導体装置1bの機械的損傷を防止することができる。
【0057】
・図16で特に示されているように、微細プローブ5aを挟むように2個所のスペーサが形成されているので、両方のスペーサを半導体装置に接触させた瞬間、半戸泰装置1bとコンタクタ5との相対的平行が自動的に実現し、結果、複数の微細プローブを各々均一な荷重でパッド1cに接触させることができる。
【0058】
上記各項目から明らかなように、本実施形態で設けた半導体装置1bの隙間1b2、ならびにコンタクタ5のスペーサ5dは、図16に示したようなひとつの形態に限定されるものではなく、むしろ種々の半導体装置の形態や検査条件によってさまざまな実施形態が考えられる。
【0059】
(5−2)バーンイン工程
すなわち、上記(3)の工程で得た半導体装置1bに対して、電気的、あるいは熱的ストレスを同時に長時間与え、これにより製造された半導体装置1b内に潜在する不良を顕在化させる工程である。
【0060】
(5−3)ソケット抜き工程
すなわち、上記のバーンイン工程を終えた後、上記の各パッキング構造体を各ソケット10から抜き取る工程である。
【0061】
(6)搬送工程
すなわち、バーンイン工程を経た各半導体装置1bを、次の工程である選別検査工程に搬送する工程である。このとき、各半導体装置1bは、上記パッキング構造体に装着されたままの状態で搬送されることが重要である。
【0062】
(7)選別検査工程
(7−1)ソケット詰め工程
このソケット詰め工程は、下記(7−2)で述べる選別検査工程の仕様に合致したプリント基板に予め装着されたソケットに、上記(4)のパッキング構造体を装着する(詰める)工程である。形態は実質的に(5−1)と同様である。
【0063】
(7−2)選別検査工程
この選別検査工程は、例えば25〜75℃程度の温度下で行われる最終的な性能検査工程であり、通常、ハンドラと称する検査システムを用いて行われる。なお、この選別検査工程では、図示しないが、その使用されるプリント基板や検査システムの仕様は異なるが、しかしながら、その検査の形態は上記(5)のバーンイン工程と同様であり、すなわち半導体装置のパッドと、検査システムとの間の電気的導通を確保することにより行われる。したがって、この選別検査工程においても、上記図13、図14に示したと同様にして上パッキング構造体により再配置されて一体化された所定数Nの半導体装置に対して選別検査が実施される。
【0064】
このように、上記に詳細に説明した半導体装置の製造方法によれば、半導体ウェハー〜切断分離された多数のLSIチップを、所定の数Nだけ一体化する前記パッキング工程の後には、前記選別検査工程の終了時点までLSIチップは一体化されたままの状態を維持しており、そのためパッキング構造体における配置位置(アドレス)によって、その各チップごとの検査成績を管理することが可能となり、またその搬送搬送に際しても、この一体化構造体の板状の形態から従来のウェハー搬送系と機構的にも同様な搬送系により、各検査工程間をライン搬送することが可能になる。
【0065】
そして、上記選別検査工程では、最終的に良品と判定された半導体装置1bのみが、前記パッキング構造体からその一体化を解かれた段階で摘出され、例えば信頼性を保証されたチップ(KGD:Known Good Die)としてパッケージングされることなく出荷されることとなる。
【0066】
このように、上記の半導体装置の製造方法では、前記従来技術で既に述べた個々のソケットへの詰め、抜き工程が不要となり、さらに、それに付随するコストの発生を防止することができる。
【0067】
このように、本発明のパッキング構造体によれば、前工程により多数のLSIを形成した半導体ウェハー1aから各半導体装置1b単位に切断した後、これを所定の数Nだけ再配置して一体にし、その後の工程における処理を行うことから、従来技術になる検査方法、特にLSIチップを一個ずつソケットに装着して行う方法などに比較して、検査システムの処理能力に適合して適切な数のLSIチップを、あたかも前処理後の半導体ウェハーをそのまま(ただし、その形状や半導体装置数においては異なるが)、すなわちシステマチックに一括して検査処理を行うことが可能となり、これにより多数の半導体装置を効率的に検査することが可能となると共に、既存の設備などを利用する場合にも、適宜その能力に対応して効率的に半導体装置の検査を行うことの可能な、優れた検査システムを提供することができる。
【0068】
また、従来技術になる検査方法、特に、LSIチップの単体をそのまま検査基板に装着する方法や、ウェハー状態のままで検査を行うなどの方法に比較しても、本発明のパッキング構造体によれば、半導体装置の検査に際し、複数の半導体装置を一体的に取り扱うことが可能になると共に、その二次電極(ウェハー状態や半導体装置の単体のままでの電極パッドに比較して大きい)を利用することにより、検査システムへの電気的な導通を、簡単かつ確実に実現することができることから、高価な微細プローブ群などを使用することなく、半導体装置の検査を比較的安価に実現することを可能にする。
【0069】
なお、上記のパッキング構造体は、上記に詳細に説明した実施の形態に限られず、上記に種々述べた効果やメリットを享受することを目的とするものであり、したがって、上記ベース3上に配置されるチップ1bの数や間隔などは、コンタクタ5表面の二次電極5cの寸法やピッチ、およびその数などを考慮し、上記効果やメリットを満たすように配置できることを条件として決定されるものである。
【0070】
また、上記のパッキング構造体のベース3上に配置される半導体装置1bの数は、上記ベース3を含む上記のパッキング構造体の外形寸法や制約条件、および/または、検査システムの処理能力を最大限活用できることを条件として決定される事が望ましい。
【0071】
また、以上の説明では、上記パッキング構造体におけるコンタクタ5の裏面に形成される微細プローブ部5cは、その内部に配置される半導体装置1b上の電極パッド1cと接触する例のみを示したが、しかしながら、係る構造は、被検体である半導体装置1bと検査システムとの間の電気的な導通を目的とするものであり、したがって必ずしも上述のような公正に限られることなく、例えば半導体装置1b上に設けられたはんだボール等に対して接触するものであってもよい。
【0072】
また、以上の説明では。上記ソケットにおけるコンタクトプローブ6aは、形状的に内部にコイルばねを有する比較的高価な構造を示したが、例えば板材を曲げ形成してなる安価な板ばね構造であってもよい。その形態例を図15に示す。
【0073】
(7−3)ソケット抜き工程
すなわち、上記の選別検査工程を終えた後、上記の各パッキング構造体を各ソケット10から抜き取る工程である。
【0074】
(8)パッキング構造体抜き工程
すなわち、これまでの工程で半導体装置の一体化に用いたパッキング構造体から、各半導体装置を抜き取る工程である。半導体装置を抜き取られたパッキング構造体は、再度上記工程(5)まで持ち帰られ、次の半導体装置を検査する治具として供される。
【0075】
【発明の効果】
以上に詳細に説明したように、本発明によれば、パッキング構造体を利用することにより、ウェハーから切断分離後の多数の半導体装置を、適宜所定の数再配置して一括してシステマチックに処理することを可能として、これによりその後の検査工程における取り扱い性、特にその検査システムなどへの電気的な接続の確保を、所定の数だけ一括して処理することを可能とし、もって、半導体装置の製造方法における工程、特にその検査工程を簡略化してその効率を大幅に向上し、もって、検査工程のコストの低減を図ると共に半導体装置の製造コストをより安価にすることが可能になるという、実用的にも非常に優れた効果を発揮するものである。
【図面の簡単な説明】
【図1】予め組み立てた各パッキング構造体構成材の斜視図。
【図2】従来の半導体装置の概略図。
従来の半導体装置の製造方法のうち、特に、本発明の1実施例に係る半導体装置の製造工程の概略を示すフローチャート。
【図3】従来の半導体装置の製造方法の概略(一部)を示すフローチャート。
【図4】KGDの概観形態例を示す斜視図。
【図5】本発明の一実施の形態になる半導体装置の製造方法における検査工程概略を示すフローチャート。
【図6】製造方法中の工程における半導体装置の形態。
【図7】本発明の1実施形態を示す半導体装置の斜視図。
【図8】パッキング構造体の一例の分解斜視図。
【図9】パッキング構造体のコンタクタ裏面斜視図。
【図10】コンタクタ5の主要部拡大斜視図。
【図11】予め組み立てた上記の各パッキング構造体構成材に対して半導体装置1bを装着する状態を示す斜視図。
【図12】 半導体装置をパッキング構造体で一体化した状態の斜視図。
【図13】パッキング構造体の斜視図。
【図14】プリント基板にソケットを装着し、ソケットに上記パッキング構造体を装着した状態の側面部分断面図。
【図15】スプリングプローブに板ばね構造を使用した例の断面図
【図16】半導体装置をパッキング構造体に装着し、パッキング構造体をソケットに装着した状態の主要部材断面図。
【符号の説明】
1a…ウェハー、1b…LSI、チップ、1b1…表面保護膜、1b2…隙間、1c…電極パッド、2…ソケット、3…ベース、3a…ヒンジ、4:トレイ、4a:開口部、4b:トレイカバー、5:コンタクタ、5a…微細プローブ部、5b…配線、5c…二次電極、5d…スペーサ、6…プリント基板、6a…コンタクトプローブ、7…補強体、8…弾性体、9…ふた。
Claims (4)
- 回路をウェハーに形成する工程と、
前記ウェハーを切断分離して複数の半導体装置とする切断分離工程と、
前記複数の半導体装置の良不良の判別を行うプロービング検査工程と、
前記プロービング検査を行った複数の半導体装置を、前記半導体装置と電気的に導通するプローブを備えたパッキング構造体に収容して一体化する工程と、
前記半導体装置を有する前記パッキング構造体を第一の検査装置に接続し、前記半導体装置の検査を行う第一の検査工程と、
前記第一の検査工程後に、前記半導体装置を収容した前記パッキング構造体を前記第一の検査装置から外して搬送する搬送工程と、
前記搬送したパッキング構造体を第二の検査装置に接続し、前記半導体装置の検査を行う第二の検査工程と、
前記第二の検査工程終了後、前記半導体装置を前記パッキング構造体から取り外す工程と、
を備えた半導体装置の製造方法。 - 請求項1において、
前記第一の検査は、前記半導体装置の潜在不良を摘出するバーンイン検査であることを特徴とする半導体装置の製造方法。 - 請求項1において、
前記第二の検査は、前記半導体装置の実性能を検査するための選別検査であることを特徴とする半導体装置の製造方法。 - 請求項1において、
前記パッキング構造体は、外面に前記プローブと電気導通する電極を有し、
前記電極は、前記第一の検査工程または前記第二の検査工程において、第一の検査装置または第二の検査装置に電気導通することを特徴とする半導体装置の製造方法。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27180399A JP3813772B2 (ja) | 1999-09-27 | 1999-09-27 | 半導体装置の製造方法 |
US09/654,612 US6465264B1 (en) | 1999-09-27 | 2000-09-01 | Method for producing semiconductor device and apparatus usable therein |
MYPI20004061 MY126618A (en) | 1999-09-27 | 2000-09-04 | Method for producing semiconductor device and apparatus usable therein |
SG200005019A SG87166A1 (en) | 1999-09-27 | 2000-09-05 | Method for producing semiconductor device and apparatus usable therein |
TW089119011A TW522438B (en) | 1999-09-27 | 2000-09-15 | Method for producing semiconductor device |
KR10-2000-0056109A KR100385962B1 (ko) | 1999-09-27 | 2000-09-25 | 반도체장치의 제조방법 |
CNB001290320A CN1170311C (zh) | 1999-09-27 | 2000-09-27 | 半导体器件的制造方法和封装装置 |
US10/252,546 US6864568B2 (en) | 1999-09-27 | 2002-09-24 | Packaging device for holding a plurality of semiconductor devices to be inspected |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27180399A JP3813772B2 (ja) | 1999-09-27 | 1999-09-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001091576A JP2001091576A (ja) | 2001-04-06 |
JP3813772B2 true JP3813772B2 (ja) | 2006-08-23 |
Family
ID=17505077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27180399A Expired - Fee Related JP3813772B2 (ja) | 1999-09-27 | 1999-09-27 | 半導体装置の製造方法 |
Country Status (7)
Country | Link |
---|---|
US (2) | US6465264B1 (ja) |
JP (1) | JP3813772B2 (ja) |
KR (1) | KR100385962B1 (ja) |
CN (1) | CN1170311C (ja) |
MY (1) | MY126618A (ja) |
SG (1) | SG87166A1 (ja) |
TW (1) | TW522438B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101266150B1 (ko) * | 2010-11-24 | 2013-05-21 | 가부시키가이샤 니혼 마이크로닉스 | 칩 적층 디바이스 검사방법, 칩 적층 디바이스 재배열 유닛 및 칩 적층 디바이스용 검사장치 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7694246B2 (en) * | 2002-06-19 | 2010-04-06 | Formfactor, Inc. | Test method for yielding a known good die |
US7208936B2 (en) * | 2004-04-12 | 2007-04-24 | Intel Corporation | Socket lid and test device |
JP2006292727A (ja) * | 2005-03-18 | 2006-10-26 | Alps Electric Co Ltd | 半導体搬送トレイ、これを用いたバーンインボード、バーンイン試験用の検査装置及びバーンイン試験方法並びに半導体の製造方法 |
US8170189B2 (en) * | 2005-11-02 | 2012-05-01 | Qwest Communications International Inc. | Cross-platform message notification |
KR101042652B1 (ko) * | 2006-05-18 | 2011-06-20 | 가부시키가이샤 아드반테스트 | 전자부품 시험장치 |
JP5165404B2 (ja) * | 2007-06-06 | 2013-03-21 | ルネサスエレクトロニクス株式会社 | 半導体装置と半導体装置の製造方法及びテスト方法 |
US8485511B2 (en) * | 2009-03-11 | 2013-07-16 | Centipede Systems, Inc. | Method and apparatus for holding microelectronic devices |
US8720875B2 (en) * | 2009-09-26 | 2014-05-13 | Centipede Systems, Inc. | Carrier for holding microelectronic devices |
US8970244B2 (en) * | 2009-09-26 | 2015-03-03 | Centipede Systems, Inc. | Transport apparatus for moving carriers of test parts |
US8683674B2 (en) | 2010-12-07 | 2014-04-01 | Centipede Systems, Inc. | Method for stacking microelectronic devices |
US9346151B2 (en) | 2010-12-07 | 2016-05-24 | Centipede Systems, Inc. | Precision carrier for microelectronic devices |
JP7281250B2 (ja) * | 2018-05-11 | 2023-05-25 | 株式会社アドバンテスト | 試験用キャリア |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3341649A (en) * | 1964-01-17 | 1967-09-12 | Signetics Corp | Modular package for semiconductor devices |
JPS63204621A (ja) | 1987-02-20 | 1988-08-24 | Hitachi Ltd | エ−ジング装置 |
JPH03131048A (ja) | 1989-10-17 | 1991-06-04 | Toshiba Corp | ベアチップicのバーンイン方法 |
US5140405A (en) * | 1990-08-30 | 1992-08-18 | Micron Technology, Inc. | Semiconductor assembly utilizing elastomeric single axis conductive interconnect |
JP3200180B2 (ja) | 1992-07-07 | 2001-08-20 | アルストムパワー株式会社 | 濾布剥離装置 |
JPH06232216A (ja) * | 1993-01-29 | 1994-08-19 | Toshiba Corp | フィルムキャリヤおよびそのフィルムキャリヤに適用されるバ−ンイン装置 |
JPH06325181A (ja) | 1993-05-17 | 1994-11-25 | Mitsubishi Electric Corp | パターン認識方法 |
US5720031A (en) * | 1995-12-04 | 1998-02-17 | Micron Technology, Inc. | Method and apparatus for testing memory devices and displaying results of such tests |
US5956134A (en) * | 1997-07-11 | 1999-09-21 | Semiconductor Technologies & Instruments, Inc. | Inspection system and method for leads of semiconductor devices |
-
1999
- 1999-09-27 JP JP27180399A patent/JP3813772B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-01 US US09/654,612 patent/US6465264B1/en not_active Expired - Fee Related
- 2000-09-04 MY MYPI20004061 patent/MY126618A/en unknown
- 2000-09-05 SG SG200005019A patent/SG87166A1/en unknown
- 2000-09-15 TW TW089119011A patent/TW522438B/zh not_active IP Right Cessation
- 2000-09-25 KR KR10-2000-0056109A patent/KR100385962B1/ko not_active IP Right Cessation
- 2000-09-27 CN CNB001290320A patent/CN1170311C/zh not_active Expired - Fee Related
-
2002
- 2002-09-24 US US10/252,546 patent/US6864568B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101266150B1 (ko) * | 2010-11-24 | 2013-05-21 | 가부시키가이샤 니혼 마이크로닉스 | 칩 적층 디바이스 검사방법, 칩 적층 디바이스 재배열 유닛 및 칩 적층 디바이스용 검사장치 |
Also Published As
Publication number | Publication date |
---|---|
US6465264B1 (en) | 2002-10-15 |
SG87166A1 (en) | 2002-03-19 |
KR100385962B1 (ko) | 2003-06-02 |
JP2001091576A (ja) | 2001-04-06 |
MY126618A (en) | 2006-10-31 |
US6864568B2 (en) | 2005-03-08 |
KR20010030486A (ko) | 2001-04-16 |
TW522438B (en) | 2003-03-01 |
CN1290034A (zh) | 2001-04-04 |
CN1170311C (zh) | 2004-10-06 |
US20030015779A1 (en) | 2003-01-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3813772B2 (ja) | 半導体装置の製造方法 | |
US5172050A (en) | Micromachined semiconductor probe card | |
TWI316743B (en) | Test apparatus for yielding a known good die | |
US5798652A (en) | Method of batch testing surface mount devices using a substrate edge connector | |
JP2002110751A (ja) | 半導体集積回路装置の検査装置および製造方法 | |
US5757199A (en) | Test carrier for semiconductor integrated circuit and method of testing semiconductor integrated circuit | |
US6825678B2 (en) | Wafer level interposer | |
KR20020026585A (ko) | 집적회로를 테스트하고 패키지하기 위한 시스템 | |
JP2001091543A (ja) | 半導体検査装置 | |
JP5489132B2 (ja) | 薄型基板による電子素子のパッケージ方法 | |
JP5489133B2 (ja) | 薄型基板による電子素子のパッケージ方法 | |
US20030122550A1 (en) | Semiconductor device testing apparatus and method for manufacturing the same | |
US6492829B1 (en) | Contactor for inspection | |
TW495922B (en) | Manufacture method of semiconductor device | |
JP5489131B2 (ja) | 薄型基板による電子素子のパッケージ方法 | |
JP2001033518A (ja) | 電子部品試験装置用インサート | |
JPH11111650A (ja) | 半導体装置の製造方法、半導体装置およびその製造方法に用いる治具 | |
JP2913344B2 (ja) | 半導体素子の検査装置及び検査方法。 | |
JP2001004699A (ja) | 半導体装置の製造方法及び検査用治具 | |
JPH06140483A (ja) | 半導体チップの選別装置 | |
US6489673B2 (en) | Digital signal processor/known good die packaging using rerouted existing package for test and burn-in carriers | |
JP2000249740A (ja) | 半導体素子検査用基板と検査方法 | |
JPH0786467A (ja) | バーンインソケット | |
JP2000266805A (ja) | ベアチップのバーンイン方法およびバーンイン用基板 | |
JP2000266806A (ja) | 半導体デバイスの検査装置、検査方法、半導体デバイス及び半導体デバイスの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040921 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040921 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051215 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060106 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060424 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060523 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060601 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100609 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110609 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110609 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110609 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |