JP2000243914A

JP2000243914A - 半導体装置

Info

Publication number: JP2000243914A
Application number: JP11046045A
Authority: JP
Inventors: Kaoru Hatta; 薫八田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-02-24
Filing date: 1999-02-24
Publication date: 2000-09-08

Abstract

(57)【要約】【課題】外部テスト端子数を削減でき、小型化、低コ
スト化を図るとともに、集積回路のコストアップを最小
限に抑制できる半導体装置を提供する。【解決手段】コアロジック１と複数のバウンダリスキャ
ンセルからなる入力セル２ａ出力セル２ｅを有する集積
回路をパッケージキャリアに搭載し、第１の主面に封止
材により固定する。第１の主面に配線を介して集積回路
の制御信号端子に接続した複数のテスト端子を形成し、
第２の主面に金属ボールにより複数の入出力端子を形成
し、これらの入出力端子をそれぞれパッケージキャリア
に形成された複数の貫通孔の内壁および第１の主面に形
成された配線を介して集積回路のデータ入出力端子に接
続するので、第１の主面におけるテスト端子の数を少な
くでき、テスト端子の間隔を大きく取れ、検査装置との
接続を容易にできる。さらに、集積回路の構成の簡単化
によってコストの増加を最小限に抑制できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、特に
実装基板検査を簡易化することができる半導体装置に関
する。

【０００２】

【従来の技術】ＬＳＩ（大規模集積回路）などの半導体
装置の回路試験（動作試験）およびこれらの半導体装置
を搭載した基板の回路試験は、実装された状態で行う必
要がある。近年における基板の高密度化および高密度実
装化、ＢＧＡ（Ball grid array ）などの接続部をパッ
ケージ基板下面に持つデバイスの登場などにより、視覚
試験は困難になっている。視覚に頼らない試験としてイ
ンサーキット試験があるが、近年の高密度実装化および
基板の高密度化の要求に対して、基板上にテストパター
ンを配置することが困難になっている。このため、半導
体装置上に外部テスト端子を形成し、当該テスト端子を
介在して半導体装置の動作試験を行う方法が提案されて
いる（特開平１０−１９９９４１号公報）。

【０００３】また、基板上に多くのテストパッドを必要
としないディジタル回路の試験方法としてＩＥＥＥ規格
１１４９．１によるディジタル・バウンダリスキャンテ
ストがある。これはテストパッドに当たる部分をディジ
タル・バウンダリスキャンセルとして半導体集積回路に
内蔵し、さらにディジタル・バウンダリスキャンセルの
他、命令を受け取るインストラクション・レジスタ、デ
ィジタル・バウンダリスキャンセルを制御するＴＡＰ
（Test access port）回路を内蔵する。これによって、
集積回路にＴＤＩ（Test data in）、ＴＤＯ（Test dat
a out ），ＴＭＳ（Test mode select）ＴＣＫ（Test c
lock）など少ない種類の信号を送ることでその半導体装
置の持つ接続部の多くの試験を行うことができる。

【０００４】ディジタル・バウンダリスキャンテスト機
能を持つパッケージの一例を図４に示している。さら
に、図４のパッケージに搭載されているディジタル・バ
ウンダリスキャンテスト機能を持つ半導体集積回路の回
路図を図５に示している。図４に示す半導体装置のパッ
ケージ１８において、コアロジック１は集積回路のメイ
ンの機能を持つ主回路である。通常のディジタル・バウ
ンダリスキャンテスト機能有しない半導体装置のパッケ
ージにおいては、図４に示すコアロジック１は信号ピン
１７ａ、１７ｂと直接接続され、これらのピンを通して
必要な信号を外部から取り入れる。これに対して、図４
に示すパッケージ１８では、コアロジック１と信号ピン
１７ａ、１７ｂの他、ディジタル・バウンダリスキャン
セル２ａ，２ｂ、インストラクション・レジスタ２６お
よびＴＡＰコントローラ２７が配置されている。

【０００５】図４において、ディジタル・バウンダリス
キャンセル２ａ〜２ｈはインサーキットテストにおける
実装基板上のテストパッドに当たる部分である。パッケ
ージ１８においてバウンダリスキャンセル２ａ〜２ｄ
は、入力ピン１７ａ〜１７ｄとコアロジック１との間に
配置されている入力セルである。バウンダリスキャンセ
ル２ｅ〜２ｈは、コアロジック１と出力ピン１７ｅ〜１
７ｈとの間に配置されている出力セルである。

【０００６】図５は、図４に示すパッケージ１８にある
バウンダリスキャンテスト機能を有する集積回路の構成
を示す回路図である。なお、図５では、パッケージ１８
にある複数の入出力セル２ａ〜２ｈの内、入力セル２ａ
および出力セル２ｅのみを示している。他の入出力セル
は、それぞれ入力セル２ａおよび出力セル２ｅとほぼ同
じ構成を有するので、図５において省略している。

【０００７】図５では、入力端子６は図４に示すパッケ
ージ１８の入力ピン１７ａに接続され、出力端子７はパ
ッケージ１８の出力ピン１７ｅに接続されている。パッ
ケージ１８における入力セル２ａ〜２ｄおよび出力セル
２ｅ〜２ｈは、それぞれテストデータ入力端子ＴＤＩと
テストデータ出力端子ＴＤＯが設けられている。図４に
示すように、隣り合う入出力セルの端子ＴＤＩとＴＤＯ
が互いに接続されている。図５において上述したよう
に、入力セル２ａと出力セル２ｅの二つのバウンダリス
キャンセルのみを示しているが、実際のパッケージで
は、テストデータ入力端子（ＴＤＩ）１３とテストデー
タ出力端子（ＴＤＯ）１６との間に、複数の入出力セル
が数珠つなぎの構造となっている。ＴＤＩ端子１３から
ＴＤＯ端子１６までつながる一連のバウンダリスキャン
セルを総じてデータ・レジスタと呼ぶ。ＴＤＩ端子１３
を通して入力されたテストデータはこのデータ・レジス
タ、図５に示すインストラクション・レジスタ２６ある
いは図４に示すバイパス・レジスタ２５を通して、マル
チプレクサ３１を通してＴＤＯ端子１６に出力される。

【０００８】図５において、インストラクション・レジ
スタ２６は、外部からの命令を格納するレジスタであ
り、オープン／ショート試験を実行するＥＸＴＥＳＴ命
令やこの半導体装置について検査を行わないＢＹＰＡＳ
Ｓ命令、コアロジック１の検査を行うＩＮＴＥＳＴ命令
などを格納する。格納された命令はインストラクション
・デコーダ２９を通して回路に反映される。

【０００９】図４に示すパッケージ１８の入出力ピン１
７ｊ〜１７ｎは、ディジタル・バウンダリスキャン機能
を実現するために付加されたテスト信号ピンである。例
えば、入力ピン１７ｊは図５のＴＤＩ端子１３に、入力
ピン１７ｋはＴＭＳ端子３０、入力ピン１７ｌはＴＣＫ
端子８、出力ピン１７ｍはＴＤＯ端子１６にそれぞれ対
応している。また、入力ピン１７ｎは、図５に示してい
ないリセット信号ＴＲＳＴの入力端子である。なお、当
該リセット信号ＴＲＳＴは、回路動作上必須なものでは
なくオプションのため図５には示していない。

【００１０】図５において、データ入力端子ＴＤＩ（１
３）は、テストパターンや回路に対する命令セットを回
路に入力する端子である。データ出力端子ＴＤＯ（１
６）は、テスト結果などを出力する端子である。端子８
に入力されるＴＣＫは、クロック信号であり、端子３０
に入力される信号ＴＭＳはバウンダリスキャン回路の状
態を遷移させる信号である。ＴＡＰコントローラ２７に
入力されるクロック信号信号ＴＣＫの立ち上がりにおけ
るＴＭＳ信号の値により状態が変化する。

【００１１】図６は図５に示す集積回路を搭載した半導
体装置のパッケージの一例を示している。図示のよう
に、コアロジック１および複数のバウンダリスキャンセ
ルを形成されている半導体集積回路１９は、絶縁基板で
あるインターポーザ２１（パッケージキャリア）の主面
１００に実装されている。なお、集積回路１９は、例え
ば、半導体基板上に形成された半導体素子により構成さ
れ、当該半導体基板は封止材２０によりパッケージキャ
リア２１の主面１００に封入されている。封止材２０は
集積回路１９の実装の形態によって異なるが、例えば、
異方性導電樹脂であることもある。インターポーザ２１
の主面１００上には、銅などにより複数のリード配線２
２が形成されており、それぞれのリード配線２２の一端
は、集積回路１９のそれぞれの端子に接続され、他端は
主面１００の周辺部に形成されているテスト端子２３に
接続されている。

【００１２】これらのテスト端子２３は、図５に示すク
ロック信号ＴＣＫを入力するための入力端子８、ＴＤＩ
端子１３，ＴＤＯ端子１６および状態遷移信号ＴＭＳを
入力するための入力端子３０にそれぞれ接続されてい
る。このため、インターポーザ２１の主面１００には、
少なくとも４つのテスト端子が形成されている。インタ
ーポーザ２１の主面２００の上には、例えば、はんだボ
ールからなる複数の信号入出端子２４が形成されてい
る。各々のはんだボール２４は主面２００において、例
えば、行列状に配置されている。インターポーザ２１に
はんだボールに対応して複数の貫通孔が形成されてい
る。これらの貫通孔の内壁に銅などによる金属配線が形
成され、各々の貫通孔の内壁の配線は、主面１００に形
成された金属配線に接続されている。主面２００に形成
されているはんだボールは、それぞれ対応する貫通孔の
内壁に形成されている配線および主面１００に形成され
ている配線を通して、主面１００に搭載されている集積
回路１９に接続されている。

【００１３】図７は、図６に示すディジタルバウンダリ
スキャン回路の状態遷移図である。このディジタルバウ
ンダリスキャン回路は、１６種類の状態を持つ。ディジ
タル・バウンダリスキャン回路の各状態に応じた信号が
ステート・デコーダ２８からデータ・レジスタあるいは
インストラクション・レジスタ２６に伝送することによ
ってディジタル・バウンダリスキャンテストを行うこと
ができる。

【００１４】以下、図７の状態遷移図を参照しつつ、図
６における出力セル２ｅを例にディジタル・バウンダリ
スキャン回路の動作について説明する。なお、入力セル
２ａの基本的な動作は出力セル２ｅとほぼ同じである。
まず、図７における状態Ｓ１（Test Logic Reset）のと
きに、ディジタル・バウンダリスキャンセルがテスト回
路として動作せず、コアロジック1 からの信号はマルチ
プレクサ５ｅを通して出力端子７に出力される。そし
て、状態Ｓ２（Run Test/Idel ）のときには、ディジタ
ル・バウンダリスキャンセルは待機状態にある。

【００１５】図７における状態Ｓ４（Capture-DR）のと
きに、インストラクション・デコーダ２９からのイネー
ブル信号（Enable）とステート・デコーダ２８からの
（Capture-DR）信号が送られる。この場合、コアロジッ
ク１からの信号はバウンダリスキャン・シフトレジスタ
３ｅに格納される。

【００１６】図７における状態Ｓ５（Shift-DR）のとき
には、インストラクション・デコーダ２９からのイネー
ブル信号（Enable）とステート・デコーダ２８からの
（Shift-DR）信号が送られる。この場合、バウンダリス
キャン・シフトレジスタ３ｅに格納されているデータが
出力セル２ｅのＴＤＯ端子に出力され、出力セル２ｅの
ＴＤＩ端子から新たに入力されたデータがバウンダリス
キャン・シフトレジスタ３ｅに格納される。

【００１７】図７における状態Ｓ９（Update-DR ）のと
きに、インストラクション・デコーダ２９からのイネー
ブル信号（Enable）とステート・デコーダ２８からの
（Update-DR ）信号が送られる。この場合、バウンダリ
スキャン・シフトレジスタ３ｅに格納されているデータ
がパラレルラッチ４ｅに伝送され、パラレルラッチ４ｅ
に格納されたデータはマルチプレクサ５ｅを通して出力
端子７に出力される。

【００１８】図７における状態Ｓ１１（Capture-IR）、
状態Ｓ１２（Shift-IR）および状態Ｓ１６（Update-IR
）のときには、それぞれ上述した状態Ｓ４（Capture-D
R）、状態Ｓ５（Shift-DR）および状態Ｓ９（Update-DR
）のときにデータ・レジスタに対して命令が送られ、
データ・レジスタが動作するのに対して、同様なことが
インストラクション・レジスタ２６に対して行われてい
る。

【００１９】以上説明したディジタル・バウンダリスキ
ャンセルの動作の組み合わせで基板試験を行うことがで
きる。なお、基板試験時における詳しい動作はＩＥＥＥ
標準１１４９．１に従う。

【００２０】

【発明が解決しようとする課題】ところで、上述した従
来のバウンダリスキャン回路を有する半導体装置におい
て、以下のような問題点がある。第１に、接続ピン数に
応じた外部テスト端子を有するので、外部テスト端子の
数が大きくなる。それぞれの外部テスト端子はある程度
の間隔が必要なため、集積回路から半導体装置の周辺部
に向かって放射状にリード配線をもっており、半導体装
置自体が大きくなる。これは基板にテストパッドを持た
ないという基板の高密度化の要求に適合するが、部品を
小型化したいという高密度実装の要求に反する。また、
部品が大きいほど実装の困難さが増し、実装の信頼性が
低下する。

【００２１】第２に、テストパッドを外部テスト端子と
して半導体装置にまとめたために、外部テスト端子間隔
が基板上に配置するのに比べて小さく、このため検査装
置に精密さを要求する。これは検査装置のコストアップ
を招くという不利益がある。

【００２２】これを解決するために、ディジタル・バウ
ンダリスキャン回路を内蔵する方法が考えられる。この
方法では、ＴＤＩ，ＴＤＯ，ＴＭＳ，ＴＣＫなどの外部
テスト端子は４、５個で回路試験が可能である。しか
し、基板試験など製造時にしか使用せず、市場において
は使用されないディジタル・バウンダリスキャン回路を
集積回路に組み込んだまま市場に出すことによるコスト
アップが問題視されている。

【００２３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、集積回路にディジタル・バウン
ダリスキャン機能を付加しつつ、市場に無駄に流布され
るディジタル・バウンダリスキャン回路を最小限に抑制
し、ディジタル・バウンダリスキャン回路自体のコスト
ダウンを図るものである。また、半導体装置自体に外部
テスト端子を有し、検査簡易化構造の半導体装置であり
ながら、外部テスト端子数を削減でき、半導体装置の小
型化、低コスト化を図るとともに、集積回路のコストア
ップを最小限に留めた半導体装置を提供することにあ
る。

【００２４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、所定の機能を実現する主回
路と複数のバウンダリスキャンセルとを有する半導体装
置であって、少なくとも一つのデータ入力端子と、少な
くとも一つのデータ出力端子と、上記複数のバウンダリ
スキャンセルを制御する制御信号を入力する複数の制御
信号端子とを有し、上記複数のバウンダリスキャンセル
は、上記制御信号に応じて入力データを保持するデータ
保持回路と、上記制御信号に応じて上記入力データまた
は上記データ保持回路の保持データの何れかを選択して
出力する選択回路とを有し、且つ、上記複数のバウンダ
リスキャンセルは入力用セルと出力用セルの２種類に分
けられ、上記入力用セルは、上記データ入力端子から入
力されたデータを保持し、上記入力データまたは上記保
持データの何れかを選択して上記主回路に入力し、上記
出力用セルは、上記主回路の出力データを保持し、上記
主回路の出力データまたは上記保持データの何れかを選
択して上記データ出力端子に出力する。

【００２５】また、本発明では、好適には、上記主回路
および上記複数のバウンダリスキャンセルが形成されて
いる半導体基板を搭載するパッケージキャリアと、上記
パッケージキャリアにおける上記半導体基板を搭載する
第１の主面に形成されている複数のテスト端子と、上記
パッケージキャリアの上記第１の主面に形成され、上記
テスト端子と上記半導体基板にある上記複数の制御信号
端子との間に接続されている配線と、上記パッケージキ
ャリアの上記第１の主面の反対側にある第２の主面に形
成された複数の入出力端子と、上記パッケージキャリア
に形成された複数の貫通孔と、上記パッケージキャリア
の上記第１の主面および上記貫通孔の内壁に形成され、
上記第２の主面に形成された上記複数の入出力端子と上
記半導体基板にある上記データ入力端子およびデータ出
力端子との間に接続されている配線とを有する。

【００２６】また、本発明では、好適には、上記パッケ
ージキャリアの上記第１の主面に搭載された上記主回路
および上記バウンダリスキャンセルが形成されている上
記半導体基板は、封止材により上記第１の主面に固定さ
れている。

【００２７】さらに、本発明では、上記パッケージキャ
リアの上記第２の主面に形成された上記入出力端子は、
金属ボールによって形成され、これらの金属ボールは、
上記パッケージキャリアの上記第２の主面に行列状に配
置されている。

【００２８】

【発明の実施の形態】図１は本発明に係る半導体装置の
一実施形態を示す回路図である。図１に示すように、本
実施形態の半導体装置は、コアロジック１、ディジタル
・バウンダリスキャンセルとして設けられた入力セル２
ａ、出力セル２ｅとにより構成されている。なお、入力
セル２ａと出力セル２ｅは基本的に同じ構成を有する。
実際の回路では、入力セルと出力セルはそれぞれ複数が
配置されているが、図１では、便宜のため入力セル２ａ
と出力セル２ｅのみを示している。

【００２９】図示のように、これらのディジタル・バウ
ンダリスキャンセルは、それぞれバウンダリスキャン
（以下、Ｂ−Ｓと略して表記する）シフトレジスタ、パ
ラレルラッチおよびマルチプレクサにより構成されてい
る。例えば、入力セル２ａは、Ｂ−Ｓシフトレジスタ３
ａ、パラレルラッチ４ａおよびマルチプレクサ５ａによ
り構成されている。Ｂ−Ｓシフトレジスタ３ａおよびパ
ラレルラッチ４ａは、入力端子８から入力されるクロッ
ク信号ＴＣＫにより動作タイミングが制御される。

【００３０】Ｂ−Ｓシフトレジスタ３ａは、入力端子６
から入力されたデータを受けて、これを格納する。パラ
レルラッチ４ａは、Ｂ−Ｓシフトレジスタ３ａに格納さ
れたデータを受けてそれを保持し、保持したデータをマ
ルチプレクサ５ａに出力する。マルチプレクサ５ａは、
入力端子６から入力されたデータあるいはパラレルラッ
チ４ａのラッチデータの何れかを選択して、選択したデ
ータをコアロジック１に出力する。図１に示すように、
マルチプレクサ５ａは、入力端子１４から入力された入
力テスト信号ＩＮＴＥＳＴを受けて、当該テスト信号に
応じて入力データを選択して出力する。

【００３１】入力セル２ａとほぼ同じように、出力セル
２ｅは、Ｂ−Ｓシフトレジスタ３ｅ、パラレルラッチ４
ｅおよびマルチプレクサ５ｅにより構成されている。Ｂ
−Ｓシフトレジスタ３ｅおよびパラレルラッチ４ｅは、
入力端子８から入力されるクロック信号ＴＣＫにより動
作タイミングが制御される。

【００３２】Ｂ−Ｓシフトレジスタ３ｅは、コアロジッ
ク１からのデータを受けて、これを格納する。パラレル
ラッチ４ｅは、Ｂ−Ｓシフトレジスタ３ｅから出力され
たデータを保持し、保持したデータをマルチプレクサ５
ｅに出力する。マルチプレクサ５ｅは、コアロジック１
からのデータあるいはパラレルラッチ４ｅのラッチデー
タの何れかを選択して、選択したデータをコアロジック
１に出力する。図１に示すように、マルチプレクサ５ｅ
は、入力端子１５から入力された出力テスト信号ＥＸＴ
ＥＳＴを受けて、当該テスト信号に応じてデータを選択
して出力する。

【００３３】図１において、入力端子９と１０から入力
される（Shift-DR）信号および（Capture-DR）信号は、
それぞれ入力セル２ａのＢ−Ｓシフトレジスタ３ａおよ
び出力セル２ｅのＢ−Ｓシフトレジスタ３ｅに入力され
る。これらの制御信号によってＢ−Ｓシフトレジスタ３
ａと３ｅの動作が制御される。入力端子１１から入力さ
れる（Update-DR ）信号は、入力セル２ａのパラレルラ
ッチ４ａおよび出力セル２ｅのパラレルラッチ４ｅにそ
れぞれ入力される。この制御信号に応じて、パラレル４
ａと４ｅの動作が制御される。入力端子１２から入力さ
れるイネーブル信号（Enable）は入出力セル２ａおよび
２ｅにそれぞれ入力される。当該イネーブル信号によ
り、入出力セル２ａと２ｅにあるＢーＳシフトレジスタ
３ａ、３ｅおよびパラレルラッチ４ａ、４ｅの動作状態
が制御される。

【００３４】上述したように、本実施形態の半導体装置
は、図６に示す従来のディジタル・バウンダリスキャン
機能を有する半導体装置に比べて、ＴＡＰコントローラ
２７、ステート・デコーダ２８、インストラクション・
デコーダ２９、インストラクション・レジスタ２６およ
びテスト信号マルチプレクサ３１がない構成となってい
る。このため、状態遷移制御信号ＴＭＳの入力端子３０
も省略されている。その代わりに、入力端子９，１０，
１１，１２，１４，１５が新しく設けられている。これ
らの端子を通して、制御信号（Shift-DR）、（Capture-
DR）、（Update-DR ）、イネーブル信号（Enable）およ
びテスト信号ＩＮＴＥＳＴ，ＥＸＴＥＳＴがそれぞれ入
力されるので、これらの信号に応じて、バウンダリスキ
ャンテストが行われる。

【００３５】上述した本実施形態の半導体装置におい
て、回路構成が簡略化されたため、図６に示す従来の半
導体装置に比べて、バウンダリスキャン機能をほぼ同様
に維持しながら、回路面積を小さくでき、よって半導体
装置のコストの削減を実現できる。

【００３６】図２は、図１に示す回路を搭載している半
導体装置のパッケージの一例を示している。図示のよう
に、当該パッケージ１８ａには、コアロジック１と複数
のバウンダリスキャンセル２ａ，２ｂ，２ｃ，２ｄ，２
ｅ，２ｆ，２ｇ，２ｈが設けられている。これらのバウ
ンダリスキャンセルの内、バウンダリスキャンセル２ａ
〜２ｄは入力セルであり、バウンダリスキャンセル２ｅ
〜２ｈは出力セルである。入力セル２ａ〜２ｄは、それ
ぞれパッケージ１８ａの入力ピン１７ａ〜１７ｄとコア
ロジック１との間に接続され、出力セル２ｅ〜２ｈは、
それぞれコアロジック１と出力ピン１７ｅ〜１７ｈとの
間に接続されている。このため、パッケージ１８ａの入
力ピン１７ａ〜１７ｄからの入力データは、それぞれ入
力セル２ａ〜２ｄを介してコアロジック１に入力され
る。また、コアロジック１の出力データは、それぞれ出
力セル２ｅ〜２ｈを介してパッケージ１８ａの出力ピン
１７ｅ〜１７ｈに出力される。

【００３７】図２に示すように、バウンダリスキャンセ
ル２ａ〜２ｈにおいて、隣り合うセルのテストデータ入
力端子と出力端子が互いに接続されている。即ち、これ
らのバウンダリスキャンセルにより、スキャンセルチェ
ーンが構成されている。パッケージ１８ａのテストデー
タ入力ピン１７ｊ（ＴＤＩ）は、スキャンチェーンの先
頭にあるセル２ｄのテストデータ入力端子に接続され、
また、パッケージ１８ａのテストデータ出力端子１８ｎ
（ＴＤＯ）は、スキャンチェーンの最終段のセル２ｈの
テストデータ出力端子に接続されている。

【００３８】スキャン動作のとき、パッケージ１８ａの
テストデータ入力ピン１７ｊから入力されたテストデー
タは、スキャンチェーンをなす各セルにより順次伝送さ
れる。例えば、テストデータ入力ピン１７ｊから入力さ
れたテストデータは、セル２ｄ，２ｃ，２ｂ，２ａの順
で伝送される。このスキャン動作により、パッケージ１
８ａのテストデータ入力ピン１７ｊにシリアルデータに
より構成されたテストパターンを入力した場合、当該テ
ストパターンの各ビットは、入力セル２ａ〜２ｄにより
それぞれ保持される。そして、テストパターンの全ての
ビットが各入力セルに入力した後、これらの入力セルに
よりパラレルでコアロジック１に入力することができ
る。なお、出力側では入力側と反対にコアロジック１か
ら出力されたパラレルなデータは、出力セル２ｅ〜２ｈ
のスキャン動作により、シリアルデータに変換され、テ
ストデータ出力ピン１７ｎに出力される。例えば、コア
ロジック１により出力されたデータの各ビットが出力セ
ル２ｅ〜２ｈによりそれぞれ保持される。そして、出力
セル２ｅ〜２ｈにより保持されたデータが順次パッケー
ジ１８のテストデータ出力ピン１７ｎに伝送され、シリ
アルデータとして出力される。

【００３９】上述したスキャン動作の他に、入力セル２
ａ〜２ｄおよび出力セル２ｅ〜２ｈは、通常の入力バッ
ファおよび出力バッファとしてデータの入出力を行うこ
ともできる。例えば、入力側において、入力セル２ａ〜
２ｄは、入力バッファとして機能し、パッケージ１８の
入力ピン１７ａ〜１７ｄからの入力データをそれぞれコ
アロジック１に入力する。出力側において、出力セル２
ｅ〜２ｈは、コアロジック１からの出力データをそれぞ
れパッケージ１８の出力ピン１７ｅ〜１７ｈに出力す
る。

【００４０】なお、以上説明した入力セルおよび出力セ
ルにおけるそれぞれの動作は、パッケージ１８の制御信
号ピン１７ｌ，１７ｍ，１７ｐ，１７ｑ，１７ｒから入
力されたテスト信号ＴＥＳＴ，イネーブル信号（Enabl
e）および制御信号（Shift-DR）、（Capture-DR）、（U
pdate-DR ）により制御される。これらの信号は、パッ
ケージ１８にあるバウンダリスキャンセル２ａ〜２ｈに
それぞれ入力され、各々のバウンダリスキャンセルの動
作はこれら外部からの信号により制御される。即ち、例
えば、図５に示す従来の半導体装置においては、状態遷
移制御信号ＴＭＳを受けたＴＡＰコントローラ２７およ
びステートデコーダ２８により、イネーブル信号（Enab
le）および制御信号（Shift-DR）、（Capture-DR）、
（Update-DR ）を発生し、バウンダリスキャンセルの動
作を制御していた。これに対して本実施形態において
は、バウンダリスキャンセルの動作を制御する制御信
号、例えば、制御信号（Shift-DR）、（Capture-DR）、
（Update-DR ）は、外部から直接供給されるので、ＴＡ
Ｐコントローラおよびステートデコーダの処理時間によ
り生じた動作遅延が解消され、高速な制御を実現でき、
試験時間の短縮を達成できる。

【００４１】図３は、図１に示す回路を搭載した外部テ
スト端子付きＣＳＰ（Chip size pacage）半導体装置の
パッケージの一例を示している。同図（ａ）は、半導体
装置のパッケージの立体図であり、同図（ｂ）は、図
（ａ）におけるＡ−Ａ’線に沿ったパッケージの断面図
を示している。図２において、集積回路１９は半導体基
板上に形成された複数の半導体素子などによって構成さ
れている。当該半導体基板は絶縁基板であるインターポ
ーザ２１（パッケージキャリア）の主面１００に実装さ
れ、封止材２０により主面１００に封入されている。封
止材２０は集積回路１９の実装の形態によって異なる
が、例えば、異方性導電樹脂であることもある。インタ
ーポーザ２１の主面１００上には、銅などにより複数の
リード配線２２が形成されており、それぞれのリード配
線２２の一端は、集積回路１９のそれぞれの端子に接続
され、他端は主面１００の周辺部に形成されているテス
ト端子２３に接続されている。

【００４２】テスト端子２３は、図１に示すクロック信
号ＴＣＫの入力端子８、ＴＤＩ端子１３，ＴＤＯ端子１
６、イネーブル信号（Enable）端子１２、テスト信号端
子ＩＮＴＥＳＴ，ＥＸＴＥＸＴの端子１４，１５および
制御信号（Shift-DR）、（Capture-DR）、（Update-DR
）端子９，１０，１１にそれぞれ接続され、少なくと
も、例えば、８つが形成されている。インターポーザ２
１の主面２００の上には、例えば、はんだボールにより
構成された複数の信号入出端子２４が形成されている。
なお、これらのはんだボール２４は、主面２００に、例
えば行列状に配置されている。

【００４３】インターポーザ２１にそれぞれのはんだボ
ールに対応して複数の貫通孔が形成されている。これら
の貫通孔の内壁に銅などによる金属配線が形成され、各
々の貫通孔の内壁の配線は、主面１００に形成された金
属配線に接続されている。このため、主面２００に形成
されているはんだボールは、それぞれ対応する貫通孔の
内壁に形成されている配線および主面１００に形成され
ている配線を通して、主面１００に搭載されている集積
回路１９に接続されている。これらのはんだボールで形
成された入出力端子２４は、パッケージがプリント基板
などに実装される場合、図３に示していない実装基板と
の接続部になる。即ち、各々のはんだボールからなる入
出力端子は、実装基板上に形成されている金属パターン
に接触し、信号の伝送を行う。

【００４４】図３に示す半導体装置のパッケージにおい
て、従来の半導体装置、例えば、図６に示す半導体装置
のパッケージに比べて、テスト端子の数がわずかに増加
したが、パッケージキャリアの主面にテスト端子の増加
分を配置するスペースが十分確保できるので、パッケー
ジのサイズを増大させることなく、テスト端子およびそ
れに対応した配線を容易に実現できる。このため、半導
体装置のパッケージの小型化を実現でき、且つパッケー
ジに搭載した集積回路の構成が簡単化されたことによ
り、半導体装置のコストの低減および高密度の実装を実
現することができる。さらに、パッケージの表面に形成
されたテスト端子数が少なく、これによってテスト端子
間の間隔が比較的に大きくとれるので、検査装置自体の
コストの増加を回避できる。

【００４５】以上説明したように、本実施形態によれ
ば、コアロジック１と複数のバウンダリスキャンセルか
らなる入力セル２ａ〜２ｄおよび出力セル２ｅ〜２ｈか
らなる集積回路をパッケージキャリアに搭載し、集積回
路はパッケージキャリアの第１の主面に封止材により固
定される。第１の主面に複数のテスト端子を形成し、各
々のテスト端子は配線を介して集積回路の制御信号端子
に接続し、第２の主面に金属ボールにより複数の入出力
端子を形成し、これらの入出力端子をそれぞれパッケー
ジキャリアに形成された複数の貫通孔の内壁および第１
の主面に形成された配線を介して集積回路のデータ入力
およびデータ出力端子に接続されるので、第１の主面に
おけるテスト端子の数が少なく、テスト端子の間隔を大
きく取れ、検査装置との接続を容易に実現できる。さら
に、集積回路の構成の簡単化によってコストの増加を必
要最小限に抑制できる。

【００４６】

【発明の効果】以上説明したように、本発明の半導体装
置によれば、ディジタル・バウンダリスキャン機能を保
持したまま回路構成を簡単化でき、通常のバウンダリス
キャン機能を有する半導体装置に比べて、パッケージの
小型化および低コスト化を実現できる。また、本発明の
半導体装置において、バウンダリスキャンのテスト機能
を制御するための制御信号をパッケージ上に形成された
テスト端子を介して外部から供給されるので、これらの
制御信号を集積回路の内部で制御回路、デコーダなどに
より発生する従来の半導体装置に比べて、動作の遅延時
間を短縮でき、試験の高速化、試験時間の短縮を実現で
きる。さらに、本発明の半導体装置において、パッケー
ジに形成されるテスト端子の数を少なくでき、テストの
端子の間隔を十分確保できるので、検査装置の簡素化、
低コスト化を実現できるほか、半導体装置のパッケージ
の小型により、実装した回路全体の小型化およびコスト
の削減を実現できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の一実施形態を示す回
路図である。

【図２】図１に示す半導体装置のパッケージの内部構成
を示す概念図である。

【図３】図１に示す集積回路を搭載したパッケージの一
例を示す立体図および断面図である。

【図４】従来の半導体装置の構成を示すパッケージの概
念図である。

【図５】従来の半導体装置に搭載する集積回路の構成を
示す回路図である。

【図６】従来の半導体装置のパッケージを示す立体図お
よび断面図である。

【図７】従来の半導体装置の動作を示す状態遷移図であ
る。

【符号の説明】

１…コアロジック、２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２
ｆ，２ｇ，２ｈ…バウンダリスキャンセル、３ａ，３ｅ
…バウンダリスキャン・シフトレジスタ、４ａ，４ｅ…
パラレルラッチ、５ａ，５ｅ…マルチプレクサ、６…デ
ータ入力端子、７…データ出力端子、８…クロック信号
ＴＣＫを入力するための端子、９，１０，１１…制御信
号端子、１２…イネーブル信号端子、１３…テストデー
タを入力するための入力端子、１４，１５…テスト信号
端子、１６…テストデータを出力するための出力端子、
１７ａ，１７ｂ，…，１７ｈ…入出力ピン、１７ｊ…テ
ストデータ入力ピン、１７ｋ…クロック信号ＴＣＫピ
ン、１７ｌ…テスト信号ピン、１７ｍ…イネーブル信号
ピン、１７ｎ…テストデータ出力ピン、１７ｐ，１７
ｑ，１７ｒ…制御信号ピン、１８…パッケージ、１９…
半導体集積回路、２０…封止材、２１…インタポーザ、
２２…金属配線、２３…テスト端子、２４…はんだボー
ル、２６…インストラクション・レジスタ、２７…イン
ストラクション・デコーダ、２８…ステート・デコー
ダ、２９…ＴＡＰコントローラ、３０…状態遷移信号入
力端子、Ｖ_CC…電源電圧、ＧＮＤ…接地電位。

Claims

【特許請求の範囲】

【請求項１】所定の機能を実現する主回路と複数のバウ
ンダリスキャンセルとを有する半導体装置であって、少なくとも一つのデータ入力端子と、少なくとも一つのデータ出力端子と、上記複数のバウンダリスキャンセルを制御する制御信号
を入力する複数の制御信号端子とを有し、上記複数のバウンダリスキャンセルは、上記制御信号に
応じて入力データを保持するデータ保持回路と、上記制
御信号に応じて上記入力データまたは上記データ保持回
路の保持データの何れかを選択して出力する選択回路と
を有し、且つ、上記複数のバウンダリスキャンセルは入
力用セルと出力用セルの２種類に分けられ、上記入力用セルは、上記データ入力端子から入力された
データを保持し、上記入力データまたは上記保持データ
の何れかを選択して上記主回路に入力し、上記出力用セルは、上記主回路の出力データを保持し、
上記主回路の出力データまたは上記保持データの何れか
を選択して上記データ出力端子に出力する半導体装置。
【請求項２】上記主回路および上記複数のバウンダリス
キャンセルが形成されている半導体基板を搭載するパッ
ケージキャリアと、上記パッケージキャリアにおける上記半導体基板を搭載
する第１の主面に形成されている複数のテスト端子と、上記パッケージキャリアの上記第１の主面に形成され、
上記テスト端子と上記半導体基板にある上記複数の制御
信号端子との間に接続されている配線と、上記パッケージキャリアの上記第１の主面の反対側にあ
る第２の主面に形成された複数の入出力端子と、上記パッケージキャリアに形成された複数の貫通孔と、上記パッケージキャリアの上記第１の主面および上記貫
通孔の内壁に形成され、上記第２の主面に形成された上
記複数の入出力端子と上記半導体基板にある上記データ
入力端子およびデータ出力端子との間に接続されている
配線とを有する請求項１記載の半導体装置。
【請求項３】上記パッケージキャリアの上記第１の主面
に搭載された上記主回路および上記バウンダリスキャン
セルが形成されている上記半導体基板は、封止材により
上記第１の主面に固定されている請求項２記載の半導体
装置。
【請求項４】上記パッケージキャリアの上記第２の主面
に形成された上記入出力端子は、金属ボールによって形
成されている請求項２記載の半導体装置。
【請求項５】上記金属ボールは、上記パッケージキャリ
アの上記第２の主面に行列状に配置されている請求項４
記載の半導体装置。
【請求項６】上記パッケージキャリアは、プリント基板
によって構成されている請求項２記載の半導体装置。