JP2000243914A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000243914A JP2000243914A JP11046045A JP4604599A JP2000243914A JP 2000243914 A JP2000243914 A JP 2000243914A JP 11046045 A JP11046045 A JP 11046045A JP 4604599 A JP4604599 A JP 4604599A JP 2000243914 A JP2000243914 A JP 2000243914A
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- semiconductor device
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Abstract
(57)【要約】
【課題】 外部テスト端子数を削減でき、小型化、低コ
スト化を図るとともに、集積回路のコストアップを最小
限に抑制できる半導体装置を提供する。 【解決手段】コアロジック1と複数のバウンダリスキャ
ンセルからなる入力セル2a出力セル2eを有する集積
回路をパッケージキャリアに搭載し、第1の主面に封止
材により固定する。第1の主面に配線を介して集積回路
の制御信号端子に接続した複数のテスト端子を形成し、
第2の主面に金属ボールにより複数の入出力端子を形成
し、これらの入出力端子をそれぞれパッケージキャリア
に形成された複数の貫通孔の内壁および第1の主面に形
成された配線を介して集積回路のデータ入出力端子に接
続するので、第1の主面におけるテスト端子の数を少な
くでき、テスト端子の間隔を大きく取れ、検査装置との
接続を容易にできる。さらに、集積回路の構成の簡単化
によってコストの増加を最小限に抑制できる。
スト化を図るとともに、集積回路のコストアップを最小
限に抑制できる半導体装置を提供する。 【解決手段】コアロジック1と複数のバウンダリスキャ
ンセルからなる入力セル2a出力セル2eを有する集積
回路をパッケージキャリアに搭載し、第1の主面に封止
材により固定する。第1の主面に配線を介して集積回路
の制御信号端子に接続した複数のテスト端子を形成し、
第2の主面に金属ボールにより複数の入出力端子を形成
し、これらの入出力端子をそれぞれパッケージキャリア
に形成された複数の貫通孔の内壁および第1の主面に形
成された配線を介して集積回路のデータ入出力端子に接
続するので、第1の主面におけるテスト端子の数を少な
くでき、テスト端子の間隔を大きく取れ、検査装置との
接続を容易にできる。さらに、集積回路の構成の簡単化
によってコストの増加を最小限に抑制できる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置、特に
実装基板検査を簡易化することができる半導体装置に関
する。
実装基板検査を簡易化することができる半導体装置に関
する。
【0002】
【従来の技術】LSI(大規模集積回路)などの半導体
装置の回路試験(動作試験)およびこれらの半導体装置
を搭載した基板の回路試験は、実装された状態で行う必
要がある。近年における基板の高密度化および高密度実
装化、BGA(Ball grid array )などの接続部をパッ
ケージ基板下面に持つデバイスの登場などにより、視覚
試験は困難になっている。視覚に頼らない試験としてイ
ンサーキット試験があるが、近年の高密度実装化および
基板の高密度化の要求に対して、基板上にテストパター
ンを配置することが困難になっている。このため、半導
体装置上に外部テスト端子を形成し、当該テスト端子を
介在して半導体装置の動作試験を行う方法が提案されて
いる(特開平10−199941号公報)。
装置の回路試験(動作試験)およびこれらの半導体装置
を搭載した基板の回路試験は、実装された状態で行う必
要がある。近年における基板の高密度化および高密度実
装化、BGA(Ball grid array )などの接続部をパッ
ケージ基板下面に持つデバイスの登場などにより、視覚
試験は困難になっている。視覚に頼らない試験としてイ
ンサーキット試験があるが、近年の高密度実装化および
基板の高密度化の要求に対して、基板上にテストパター
ンを配置することが困難になっている。このため、半導
体装置上に外部テスト端子を形成し、当該テスト端子を
介在して半導体装置の動作試験を行う方法が提案されて
いる(特開平10−199941号公報)。
【0003】また、基板上に多くのテストパッドを必要
としないディジタル回路の試験方法としてIEEE規格
1149.1によるディジタル・バウンダリスキャンテ
ストがある。これはテストパッドに当たる部分をディジ
タル・バウンダリスキャンセルとして半導体集積回路に
内蔵し、さらにディジタル・バウンダリスキャンセルの
他、命令を受け取るインストラクション・レジスタ、デ
ィジタル・バウンダリスキャンセルを制御するTAP
(Test access port)回路を内蔵する。これによって、
集積回路にTDI(Test data in)、TDO(Test dat
a out ),TMS(Test mode select)TCK(Test c
lock)など少ない種類の信号を送ることでその半導体装
置の持つ接続部の多くの試験を行うことができる。
としないディジタル回路の試験方法としてIEEE規格
1149.1によるディジタル・バウンダリスキャンテ
ストがある。これはテストパッドに当たる部分をディジ
タル・バウンダリスキャンセルとして半導体集積回路に
内蔵し、さらにディジタル・バウンダリスキャンセルの
他、命令を受け取るインストラクション・レジスタ、デ
ィジタル・バウンダリスキャンセルを制御するTAP
(Test access port)回路を内蔵する。これによって、
集積回路にTDI(Test data in)、TDO(Test dat
a out ),TMS(Test mode select)TCK(Test c
lock)など少ない種類の信号を送ることでその半導体装
置の持つ接続部の多くの試験を行うことができる。
【0004】ディジタル・バウンダリスキャンテスト機
能を持つパッケージの一例を図4に示している。さら
に、図4のパッケージに搭載されているディジタル・バ
ウンダリスキャンテスト機能を持つ半導体集積回路の回
路図を図5に示している。図4に示す半導体装置のパッ
ケージ18において、コアロジック1は集積回路のメイ
ンの機能を持つ主回路である。通常のディジタル・バウ
ンダリスキャンテスト機能有しない半導体装置のパッケ
ージにおいては、図4に示すコアロジック1は信号ピン
17a、17bと直接接続され、これらのピンを通して
必要な信号を外部から取り入れる。これに対して、図4
に示すパッケージ18では、コアロジック1と信号ピン
17a、17bの他、ディジタル・バウンダリスキャン
セル2a,2b、インストラクション・レジスタ26お
よびTAPコントローラ27が配置されている。
能を持つパッケージの一例を図4に示している。さら
に、図4のパッケージに搭載されているディジタル・バ
ウンダリスキャンテスト機能を持つ半導体集積回路の回
路図を図5に示している。図4に示す半導体装置のパッ
ケージ18において、コアロジック1は集積回路のメイ
ンの機能を持つ主回路である。通常のディジタル・バウ
ンダリスキャンテスト機能有しない半導体装置のパッケ
ージにおいては、図4に示すコアロジック1は信号ピン
17a、17bと直接接続され、これらのピンを通して
必要な信号を外部から取り入れる。これに対して、図4
に示すパッケージ18では、コアロジック1と信号ピン
17a、17bの他、ディジタル・バウンダリスキャン
セル2a,2b、インストラクション・レジスタ26お
よびTAPコントローラ27が配置されている。
【0005】図4において、ディジタル・バウンダリス
キャンセル2a〜2hはインサーキットテストにおける
実装基板上のテストパッドに当たる部分である。パッケ
ージ18においてバウンダリスキャンセル2a〜2d
は、入力ピン17a〜17dとコアロジック1との間に
配置されている入力セルである。バウンダリスキャンセ
ル2e〜2hは、コアロジック1と出力ピン17e〜1
7hとの間に配置されている出力セルである。
キャンセル2a〜2hはインサーキットテストにおける
実装基板上のテストパッドに当たる部分である。パッケ
ージ18においてバウンダリスキャンセル2a〜2d
は、入力ピン17a〜17dとコアロジック1との間に
配置されている入力セルである。バウンダリスキャンセ
ル2e〜2hは、コアロジック1と出力ピン17e〜1
7hとの間に配置されている出力セルである。
【0006】図5は、図4に示すパッケージ18にある
バウンダリスキャンテスト機能を有する集積回路の構成
を示す回路図である。なお、図5では、パッケージ18
にある複数の入出力セル2a〜2hの内、入力セル2a
および出力セル2eのみを示している。他の入出力セル
は、それぞれ入力セル2aおよび出力セル2eとほぼ同
じ構成を有するので、図5において省略している。
バウンダリスキャンテスト機能を有する集積回路の構成
を示す回路図である。なお、図5では、パッケージ18
にある複数の入出力セル2a〜2hの内、入力セル2a
および出力セル2eのみを示している。他の入出力セル
は、それぞれ入力セル2aおよび出力セル2eとほぼ同
じ構成を有するので、図5において省略している。
【0007】図5では、入力端子6は図4に示すパッケ
ージ18の入力ピン17aに接続され、出力端子7はパ
ッケージ18の出力ピン17eに接続されている。パッ
ケージ18における入力セル2a〜2dおよび出力セル
2e〜2hは、それぞれテストデータ入力端子TDIと
テストデータ出力端子TDOが設けられている。図4に
示すように、隣り合う入出力セルの端子TDIとTDO
が互いに接続されている。図5において上述したよう
に、入力セル2aと出力セル2eの二つのバウンダリス
キャンセルのみを示しているが、実際のパッケージで
は、テストデータ入力端子(TDI)13とテストデー
タ出力端子(TDO)16との間に、複数の入出力セル
が数珠つなぎの構造となっている。TDI端子13から
TDO端子16までつながる一連のバウンダリスキャン
セルを総じてデータ・レジスタと呼ぶ。TDI端子13
を通して入力されたテストデータはこのデータ・レジス
タ、図5に示すインストラクション・レジスタ26ある
いは図4に示すバイパス・レジスタ25を通して、マル
チプレクサ31を通してTDO端子16に出力される。
ージ18の入力ピン17aに接続され、出力端子7はパ
ッケージ18の出力ピン17eに接続されている。パッ
ケージ18における入力セル2a〜2dおよび出力セル
2e〜2hは、それぞれテストデータ入力端子TDIと
テストデータ出力端子TDOが設けられている。図4に
示すように、隣り合う入出力セルの端子TDIとTDO
が互いに接続されている。図5において上述したよう
に、入力セル2aと出力セル2eの二つのバウンダリス
キャンセルのみを示しているが、実際のパッケージで
は、テストデータ入力端子(TDI)13とテストデー
タ出力端子(TDO)16との間に、複数の入出力セル
が数珠つなぎの構造となっている。TDI端子13から
TDO端子16までつながる一連のバウンダリスキャン
セルを総じてデータ・レジスタと呼ぶ。TDI端子13
を通して入力されたテストデータはこのデータ・レジス
タ、図5に示すインストラクション・レジスタ26ある
いは図4に示すバイパス・レジスタ25を通して、マル
チプレクサ31を通してTDO端子16に出力される。
【0008】図5において、インストラクション・レジ
スタ26は、外部からの命令を格納するレジスタであ
り、オープン/ショート試験を実行するEXTEST命
令やこの半導体装置について検査を行わないBYPAS
S命令、コアロジック1の検査を行うINTEST命令
などを格納する。格納された命令はインストラクション
・デコーダ29を通して回路に反映される。
スタ26は、外部からの命令を格納するレジスタであ
り、オープン/ショート試験を実行するEXTEST命
令やこの半導体装置について検査を行わないBYPAS
S命令、コアロジック1の検査を行うINTEST命令
などを格納する。格納された命令はインストラクション
・デコーダ29を通して回路に反映される。
【0009】図4に示すパッケージ18の入出力ピン1
7j〜17nは、ディジタル・バウンダリスキャン機能
を実現するために付加されたテスト信号ピンである。例
えば、入力ピン17jは図5のTDI端子13に、入力
ピン17kはTMS端子30、入力ピン17lはTCK
端子8、出力ピン17mはTDO端子16にそれぞれ対
応している。また、入力ピン17nは、図5に示してい
ないリセット信号TRSTの入力端子である。なお、当
該リセット信号TRSTは、回路動作上必須なものでは
なくオプションのため図5には示していない。
7j〜17nは、ディジタル・バウンダリスキャン機能
を実現するために付加されたテスト信号ピンである。例
えば、入力ピン17jは図5のTDI端子13に、入力
ピン17kはTMS端子30、入力ピン17lはTCK
端子8、出力ピン17mはTDO端子16にそれぞれ対
応している。また、入力ピン17nは、図5に示してい
ないリセット信号TRSTの入力端子である。なお、当
該リセット信号TRSTは、回路動作上必須なものでは
なくオプションのため図5には示していない。
【0010】図5において、データ入力端子TDI(1
3)は、テストパターンや回路に対する命令セットを回
路に入力する端子である。データ出力端子TDO(1
6)は、テスト結果などを出力する端子である。端子8
に入力されるTCKは、クロック信号であり、端子30
に入力される信号TMSはバウンダリスキャン回路の状
態を遷移させる信号である。TAPコントローラ27に
入力されるクロック信号信号TCKの立ち上がりにおけ
るTMS信号の値により状態が変化する。
3)は、テストパターンや回路に対する命令セットを回
路に入力する端子である。データ出力端子TDO(1
6)は、テスト結果などを出力する端子である。端子8
に入力されるTCKは、クロック信号であり、端子30
に入力される信号TMSはバウンダリスキャン回路の状
態を遷移させる信号である。TAPコントローラ27に
入力されるクロック信号信号TCKの立ち上がりにおけ
るTMS信号の値により状態が変化する。
【0011】図6は図5に示す集積回路を搭載した半導
体装置のパッケージの一例を示している。図示のよう
に、コアロジック1および複数のバウンダリスキャンセ
ルを形成されている半導体集積回路19は、絶縁基板で
あるインターポーザ21(パッケージキャリア)の主面
100に実装されている。なお、集積回路19は、例え
ば、半導体基板上に形成された半導体素子により構成さ
れ、当該半導体基板は封止材20によりパッケージキャ
リア21の主面100に封入されている。封止材20は
集積回路19の実装の形態によって異なるが、例えば、
異方性導電樹脂であることもある。インターポーザ21
の主面100上には、銅などにより複数のリード配線2
2が形成されており、それぞれのリード配線22の一端
は、集積回路19のそれぞれの端子に接続され、他端は
主面100の周辺部に形成されているテスト端子23に
接続されている。
体装置のパッケージの一例を示している。図示のよう
に、コアロジック1および複数のバウンダリスキャンセ
ルを形成されている半導体集積回路19は、絶縁基板で
あるインターポーザ21(パッケージキャリア)の主面
100に実装されている。なお、集積回路19は、例え
ば、半導体基板上に形成された半導体素子により構成さ
れ、当該半導体基板は封止材20によりパッケージキャ
リア21の主面100に封入されている。封止材20は
集積回路19の実装の形態によって異なるが、例えば、
異方性導電樹脂であることもある。インターポーザ21
の主面100上には、銅などにより複数のリード配線2
2が形成されており、それぞれのリード配線22の一端
は、集積回路19のそれぞれの端子に接続され、他端は
主面100の周辺部に形成されているテスト端子23に
接続されている。
【0012】これらのテスト端子23は、図5に示すク
ロック信号TCKを入力するための入力端子8、TDI
端子13,TDO端子16および状態遷移信号TMSを
入力するための入力端子30にそれぞれ接続されてい
る。このため、インターポーザ21の主面100には、
少なくとも4つのテスト端子が形成されている。インタ
ーポーザ21の主面200の上には、例えば、はんだボ
ールからなる複数の信号入出端子24が形成されてい
る。各々のはんだボール24は主面200において、例
えば、行列状に配置されている。インターポーザ21に
はんだボールに対応して複数の貫通孔が形成されてい
る。これらの貫通孔の内壁に銅などによる金属配線が形
成され、各々の貫通孔の内壁の配線は、主面100に形
成された金属配線に接続されている。主面200に形成
されているはんだボールは、それぞれ対応する貫通孔の
内壁に形成されている配線および主面100に形成され
ている配線を通して、主面100に搭載されている集積
回路19に接続されている。
ロック信号TCKを入力するための入力端子8、TDI
端子13,TDO端子16および状態遷移信号TMSを
入力するための入力端子30にそれぞれ接続されてい
る。このため、インターポーザ21の主面100には、
少なくとも4つのテスト端子が形成されている。インタ
ーポーザ21の主面200の上には、例えば、はんだボ
ールからなる複数の信号入出端子24が形成されてい
る。各々のはんだボール24は主面200において、例
えば、行列状に配置されている。インターポーザ21に
はんだボールに対応して複数の貫通孔が形成されてい
る。これらの貫通孔の内壁に銅などによる金属配線が形
成され、各々の貫通孔の内壁の配線は、主面100に形
成された金属配線に接続されている。主面200に形成
されているはんだボールは、それぞれ対応する貫通孔の
内壁に形成されている配線および主面100に形成され
ている配線を通して、主面100に搭載されている集積
回路19に接続されている。
【0013】図7は、図6に示すディジタルバウンダリ
スキャン回路の状態遷移図である。このディジタルバウ
ンダリスキャン回路は、16種類の状態を持つ。ディジ
タル・バウンダリスキャン回路の各状態に応じた信号が
ステート・デコーダ28からデータ・レジスタあるいは
インストラクション・レジスタ26に伝送することによ
ってディジタル・バウンダリスキャンテストを行うこと
ができる。
スキャン回路の状態遷移図である。このディジタルバウ
ンダリスキャン回路は、16種類の状態を持つ。ディジ
タル・バウンダリスキャン回路の各状態に応じた信号が
ステート・デコーダ28からデータ・レジスタあるいは
インストラクション・レジスタ26に伝送することによ
ってディジタル・バウンダリスキャンテストを行うこと
ができる。
【0014】以下、図7の状態遷移図を参照しつつ、図
6における出力セル2eを例にディジタル・バウンダリ
スキャン回路の動作について説明する。なお、入力セル
2aの基本的な動作は出力セル2eとほぼ同じである。
まず、図7における状態S1(Test Logic Reset)のと
きに、ディジタル・バウンダリスキャンセルがテスト回
路として動作せず、コアロジック1 からの信号はマルチ
プレクサ5eを通して出力端子7に出力される。そし
て、状態S2(Run Test/Idel )のときには、ディジタ
ル・バウンダリスキャンセルは待機状態にある。
6における出力セル2eを例にディジタル・バウンダリ
スキャン回路の動作について説明する。なお、入力セル
2aの基本的な動作は出力セル2eとほぼ同じである。
まず、図7における状態S1(Test Logic Reset)のと
きに、ディジタル・バウンダリスキャンセルがテスト回
路として動作せず、コアロジック1 からの信号はマルチ
プレクサ5eを通して出力端子7に出力される。そし
て、状態S2(Run Test/Idel )のときには、ディジタ
ル・バウンダリスキャンセルは待機状態にある。
【0015】図7における状態S4(Capture-DR)のと
きに、インストラクション・デコーダ29からのイネー
ブル信号(Enable)とステート・デコーダ28からの
(Capture-DR)信号が送られる。この場合、コアロジッ
ク1からの信号はバウンダリスキャン・シフトレジスタ
3eに格納される。
きに、インストラクション・デコーダ29からのイネー
ブル信号(Enable)とステート・デコーダ28からの
(Capture-DR)信号が送られる。この場合、コアロジッ
ク1からの信号はバウンダリスキャン・シフトレジスタ
3eに格納される。
【0016】図7における状態S5(Shift-DR)のとき
には、インストラクション・デコーダ29からのイネー
ブル信号(Enable)とステート・デコーダ28からの
(Shift-DR)信号が送られる。この場合、バウンダリス
キャン・シフトレジスタ3eに格納されているデータが
出力セル2eのTDO端子に出力され、出力セル2eの
TDI端子から新たに入力されたデータがバウンダリス
キャン・シフトレジスタ3eに格納される。
には、インストラクション・デコーダ29からのイネー
ブル信号(Enable)とステート・デコーダ28からの
(Shift-DR)信号が送られる。この場合、バウンダリス
キャン・シフトレジスタ3eに格納されているデータが
出力セル2eのTDO端子に出力され、出力セル2eの
TDI端子から新たに入力されたデータがバウンダリス
キャン・シフトレジスタ3eに格納される。
【0017】図7における状態S9(Update-DR )のと
きに、インストラクション・デコーダ29からのイネー
ブル信号(Enable)とステート・デコーダ28からの
(Update-DR )信号が送られる。この場合、バウンダリ
スキャン・シフトレジスタ3eに格納されているデータ
がパラレルラッチ4eに伝送され、パラレルラッチ4e
に格納されたデータはマルチプレクサ5eを通して出力
端子7に出力される。
きに、インストラクション・デコーダ29からのイネー
ブル信号(Enable)とステート・デコーダ28からの
(Update-DR )信号が送られる。この場合、バウンダリ
スキャン・シフトレジスタ3eに格納されているデータ
がパラレルラッチ4eに伝送され、パラレルラッチ4e
に格納されたデータはマルチプレクサ5eを通して出力
端子7に出力される。
【0018】図7における状態S11(Capture-IR)、
状態S12(Shift-IR)および状態S16(Update-IR
)のときには、それぞれ上述した状態S4(Capture-D
R)、状態S5(Shift-DR)および状態S9(Update-DR
)のときにデータ・レジスタに対して命令が送られ、
データ・レジスタが動作するのに対して、同様なことが
インストラクション・レジスタ26に対して行われてい
る。
状態S12(Shift-IR)および状態S16(Update-IR
)のときには、それぞれ上述した状態S4(Capture-D
R)、状態S5(Shift-DR)および状態S9(Update-DR
)のときにデータ・レジスタに対して命令が送られ、
データ・レジスタが動作するのに対して、同様なことが
インストラクション・レジスタ26に対して行われてい
る。
【0019】以上説明したディジタル・バウンダリスキ
ャンセルの動作の組み合わせで基板試験を行うことがで
きる。なお、基板試験時における詳しい動作はIEEE
標準1149.1に従う。
ャンセルの動作の組み合わせで基板試験を行うことがで
きる。なお、基板試験時における詳しい動作はIEEE
標準1149.1に従う。
【0020】
【発明が解決しようとする課題】ところで、上述した従
来のバウンダリスキャン回路を有する半導体装置におい
て、以下のような問題点がある。第1に、接続ピン数に
応じた外部テスト端子を有するので、外部テスト端子の
数が大きくなる。それぞれの外部テスト端子はある程度
の間隔が必要なため、集積回路から半導体装置の周辺部
に向かって放射状にリード配線をもっており、半導体装
置自体が大きくなる。これは基板にテストパッドを持た
ないという基板の高密度化の要求に適合するが、部品を
小型化したいという高密度実装の要求に反する。また、
部品が大きいほど実装の困難さが増し、実装の信頼性が
低下する。
来のバウンダリスキャン回路を有する半導体装置におい
て、以下のような問題点がある。第1に、接続ピン数に
応じた外部テスト端子を有するので、外部テスト端子の
数が大きくなる。それぞれの外部テスト端子はある程度
の間隔が必要なため、集積回路から半導体装置の周辺部
に向かって放射状にリード配線をもっており、半導体装
置自体が大きくなる。これは基板にテストパッドを持た
ないという基板の高密度化の要求に適合するが、部品を
小型化したいという高密度実装の要求に反する。また、
部品が大きいほど実装の困難さが増し、実装の信頼性が
低下する。
【0021】第2に、テストパッドを外部テスト端子と
して半導体装置にまとめたために、外部テスト端子間隔
が基板上に配置するのに比べて小さく、このため検査装
置に精密さを要求する。これは検査装置のコストアップ
を招くという不利益がある。
して半導体装置にまとめたために、外部テスト端子間隔
が基板上に配置するのに比べて小さく、このため検査装
置に精密さを要求する。これは検査装置のコストアップ
を招くという不利益がある。
【0022】これを解決するために、ディジタル・バウ
ンダリスキャン回路を内蔵する方法が考えられる。この
方法では、TDI,TDO,TMS,TCKなどの外部
テスト端子は4、5個で回路試験が可能である。しか
し、基板試験など製造時にしか使用せず、市場において
は使用されないディジタル・バウンダリスキャン回路を
集積回路に組み込んだまま市場に出すことによるコスト
アップが問題視されている。
ンダリスキャン回路を内蔵する方法が考えられる。この
方法では、TDI,TDO,TMS,TCKなどの外部
テスト端子は4、5個で回路試験が可能である。しか
し、基板試験など製造時にしか使用せず、市場において
は使用されないディジタル・バウンダリスキャン回路を
集積回路に組み込んだまま市場に出すことによるコスト
アップが問題視されている。
【0023】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、集積回路にディジタル・バウン
ダリスキャン機能を付加しつつ、市場に無駄に流布され
るディジタル・バウンダリスキャン回路を最小限に抑制
し、ディジタル・バウンダリスキャン回路自体のコスト
ダウンを図るものである。また、半導体装置自体に外部
テスト端子を有し、検査簡易化構造の半導体装置であり
ながら、外部テスト端子数を削減でき、半導体装置の小
型化、低コスト化を図るとともに、集積回路のコストア
ップを最小限に留めた半導体装置を提供することにあ
る。
のであり、その目的は、集積回路にディジタル・バウン
ダリスキャン機能を付加しつつ、市場に無駄に流布され
るディジタル・バウンダリスキャン回路を最小限に抑制
し、ディジタル・バウンダリスキャン回路自体のコスト
ダウンを図るものである。また、半導体装置自体に外部
テスト端子を有し、検査簡易化構造の半導体装置であり
ながら、外部テスト端子数を削減でき、半導体装置の小
型化、低コスト化を図るとともに、集積回路のコストア
ップを最小限に留めた半導体装置を提供することにあ
る。
【0024】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、所定の機能を実現する主回
路と複数のバウンダリスキャンセルとを有する半導体装
置であって、少なくとも一つのデータ入力端子と、少な
くとも一つのデータ出力端子と、上記複数のバウンダリ
スキャンセルを制御する制御信号を入力する複数の制御
信号端子とを有し、上記複数のバウンダリスキャンセル
は、上記制御信号に応じて入力データを保持するデータ
保持回路と、上記制御信号に応じて上記入力データまた
は上記データ保持回路の保持データの何れかを選択して
出力する選択回路とを有し、且つ、上記複数のバウンダ
リスキャンセルは入力用セルと出力用セルの2種類に分
けられ、上記入力用セルは、上記データ入力端子から入
力されたデータを保持し、上記入力データまたは上記保
持データの何れかを選択して上記主回路に入力し、上記
出力用セルは、上記主回路の出力データを保持し、上記
主回路の出力データまたは上記保持データの何れかを選
択して上記データ出力端子に出力する。
め、本発明の半導体装置は、所定の機能を実現する主回
路と複数のバウンダリスキャンセルとを有する半導体装
置であって、少なくとも一つのデータ入力端子と、少な
くとも一つのデータ出力端子と、上記複数のバウンダリ
スキャンセルを制御する制御信号を入力する複数の制御
信号端子とを有し、上記複数のバウンダリスキャンセル
は、上記制御信号に応じて入力データを保持するデータ
保持回路と、上記制御信号に応じて上記入力データまた
は上記データ保持回路の保持データの何れかを選択して
出力する選択回路とを有し、且つ、上記複数のバウンダ
リスキャンセルは入力用セルと出力用セルの2種類に分
けられ、上記入力用セルは、上記データ入力端子から入
力されたデータを保持し、上記入力データまたは上記保
持データの何れかを選択して上記主回路に入力し、上記
出力用セルは、上記主回路の出力データを保持し、上記
主回路の出力データまたは上記保持データの何れかを選
択して上記データ出力端子に出力する。
【0025】また、本発明では、好適には、上記主回路
および上記複数のバウンダリスキャンセルが形成されて
いる半導体基板を搭載するパッケージキャリアと、上記
パッケージキャリアにおける上記半導体基板を搭載する
第1の主面に形成されている複数のテスト端子と、上記
パッケージキャリアの上記第1の主面に形成され、上記
テスト端子と上記半導体基板にある上記複数の制御信号
端子との間に接続されている配線と、上記パッケージキ
ャリアの上記第1の主面の反対側にある第2の主面に形
成された複数の入出力端子と、上記パッケージキャリア
に形成された複数の貫通孔と、上記パッケージキャリア
の上記第1の主面および上記貫通孔の内壁に形成され、
上記第2の主面に形成された上記複数の入出力端子と上
記半導体基板にある上記データ入力端子およびデータ出
力端子との間に接続されている配線とを有する。
および上記複数のバウンダリスキャンセルが形成されて
いる半導体基板を搭載するパッケージキャリアと、上記
パッケージキャリアにおける上記半導体基板を搭載する
第1の主面に形成されている複数のテスト端子と、上記
パッケージキャリアの上記第1の主面に形成され、上記
テスト端子と上記半導体基板にある上記複数の制御信号
端子との間に接続されている配線と、上記パッケージキ
ャリアの上記第1の主面の反対側にある第2の主面に形
成された複数の入出力端子と、上記パッケージキャリア
に形成された複数の貫通孔と、上記パッケージキャリア
の上記第1の主面および上記貫通孔の内壁に形成され、
上記第2の主面に形成された上記複数の入出力端子と上
記半導体基板にある上記データ入力端子およびデータ出
力端子との間に接続されている配線とを有する。
【0026】また、本発明では、好適には、上記パッケ
ージキャリアの上記第1の主面に搭載された上記主回路
および上記バウンダリスキャンセルが形成されている上
記半導体基板は、封止材により上記第1の主面に固定さ
れている。
ージキャリアの上記第1の主面に搭載された上記主回路
および上記バウンダリスキャンセルが形成されている上
記半導体基板は、封止材により上記第1の主面に固定さ
れている。
【0027】さらに、本発明では、上記パッケージキャ
リアの上記第2の主面に形成された上記入出力端子は、
金属ボールによって形成され、これらの金属ボールは、
上記パッケージキャリアの上記第2の主面に行列状に配
置されている。
リアの上記第2の主面に形成された上記入出力端子は、
金属ボールによって形成され、これらの金属ボールは、
上記パッケージキャリアの上記第2の主面に行列状に配
置されている。
【0028】
【発明の実施の形態】図1は本発明に係る半導体装置の
一実施形態を示す回路図である。図1に示すように、本
実施形態の半導体装置は、コアロジック1、ディジタル
・バウンダリスキャンセルとして設けられた入力セル2
a、出力セル2eとにより構成されている。なお、入力
セル2aと出力セル2eは基本的に同じ構成を有する。
実際の回路では、入力セルと出力セルはそれぞれ複数が
配置されているが、図1では、便宜のため入力セル2a
と出力セル2eのみを示している。
一実施形態を示す回路図である。図1に示すように、本
実施形態の半導体装置は、コアロジック1、ディジタル
・バウンダリスキャンセルとして設けられた入力セル2
a、出力セル2eとにより構成されている。なお、入力
セル2aと出力セル2eは基本的に同じ構成を有する。
実際の回路では、入力セルと出力セルはそれぞれ複数が
配置されているが、図1では、便宜のため入力セル2a
と出力セル2eのみを示している。
【0029】図示のように、これらのディジタル・バウ
ンダリスキャンセルは、それぞれバウンダリスキャン
(以下、B−Sと略して表記する)シフトレジスタ、パ
ラレルラッチおよびマルチプレクサにより構成されてい
る。例えば、入力セル2aは、B−Sシフトレジスタ3
a、パラレルラッチ4aおよびマルチプレクサ5aによ
り構成されている。B−Sシフトレジスタ3aおよびパ
ラレルラッチ4aは、入力端子8から入力されるクロッ
ク信号TCKにより動作タイミングが制御される。
ンダリスキャンセルは、それぞれバウンダリスキャン
(以下、B−Sと略して表記する)シフトレジスタ、パ
ラレルラッチおよびマルチプレクサにより構成されてい
る。例えば、入力セル2aは、B−Sシフトレジスタ3
a、パラレルラッチ4aおよびマルチプレクサ5aによ
り構成されている。B−Sシフトレジスタ3aおよびパ
ラレルラッチ4aは、入力端子8から入力されるクロッ
ク信号TCKにより動作タイミングが制御される。
【0030】B−Sシフトレジスタ3aは、入力端子6
から入力されたデータを受けて、これを格納する。パラ
レルラッチ4aは、B−Sシフトレジスタ3aに格納さ
れたデータを受けてそれを保持し、保持したデータをマ
ルチプレクサ5aに出力する。マルチプレクサ5aは、
入力端子6から入力されたデータあるいはパラレルラッ
チ4aのラッチデータの何れかを選択して、選択したデ
ータをコアロジック1に出力する。図1に示すように、
マルチプレクサ5aは、入力端子14から入力された入
力テスト信号INTESTを受けて、当該テスト信号に
応じて入力データを選択して出力する。
から入力されたデータを受けて、これを格納する。パラ
レルラッチ4aは、B−Sシフトレジスタ3aに格納さ
れたデータを受けてそれを保持し、保持したデータをマ
ルチプレクサ5aに出力する。マルチプレクサ5aは、
入力端子6から入力されたデータあるいはパラレルラッ
チ4aのラッチデータの何れかを選択して、選択したデ
ータをコアロジック1に出力する。図1に示すように、
マルチプレクサ5aは、入力端子14から入力された入
力テスト信号INTESTを受けて、当該テスト信号に
応じて入力データを選択して出力する。
【0031】入力セル2aとほぼ同じように、出力セル
2eは、B−Sシフトレジスタ3e、パラレルラッチ4
eおよびマルチプレクサ5eにより構成されている。B
−Sシフトレジスタ3eおよびパラレルラッチ4eは、
入力端子8から入力されるクロック信号TCKにより動
作タイミングが制御される。
2eは、B−Sシフトレジスタ3e、パラレルラッチ4
eおよびマルチプレクサ5eにより構成されている。B
−Sシフトレジスタ3eおよびパラレルラッチ4eは、
入力端子8から入力されるクロック信号TCKにより動
作タイミングが制御される。
【0032】B−Sシフトレジスタ3eは、コアロジッ
ク1からのデータを受けて、これを格納する。パラレル
ラッチ4eは、B−Sシフトレジスタ3eから出力され
たデータを保持し、保持したデータをマルチプレクサ5
eに出力する。マルチプレクサ5eは、コアロジック1
からのデータあるいはパラレルラッチ4eのラッチデー
タの何れかを選択して、選択したデータをコアロジック
1に出力する。図1に示すように、マルチプレクサ5e
は、入力端子15から入力された出力テスト信号EXT
ESTを受けて、当該テスト信号に応じてデータを選択
して出力する。
ク1からのデータを受けて、これを格納する。パラレル
ラッチ4eは、B−Sシフトレジスタ3eから出力され
たデータを保持し、保持したデータをマルチプレクサ5
eに出力する。マルチプレクサ5eは、コアロジック1
からのデータあるいはパラレルラッチ4eのラッチデー
タの何れかを選択して、選択したデータをコアロジック
1に出力する。図1に示すように、マルチプレクサ5e
は、入力端子15から入力された出力テスト信号EXT
ESTを受けて、当該テスト信号に応じてデータを選択
して出力する。
【0033】図1において、入力端子9と10から入力
される(Shift-DR)信号および(Capture-DR)信号は、
それぞれ入力セル2aのB−Sシフトレジスタ3aおよ
び出力セル2eのB−Sシフトレジスタ3eに入力され
る。これらの制御信号によってB−Sシフトレジスタ3
aと3eの動作が制御される。入力端子11から入力さ
れる(Update-DR )信号は、入力セル2aのパラレルラ
ッチ4aおよび出力セル2eのパラレルラッチ4eにそ
れぞれ入力される。この制御信号に応じて、パラレル4
aと4eの動作が制御される。入力端子12から入力さ
れるイネーブル信号(Enable)は入出力セル2aおよび
2eにそれぞれ入力される。当該イネーブル信号によ
り、入出力セル2aと2eにあるBーSシフトレジスタ
3a、3eおよびパラレルラッチ4a、4eの動作状態
が制御される。
される(Shift-DR)信号および(Capture-DR)信号は、
それぞれ入力セル2aのB−Sシフトレジスタ3aおよ
び出力セル2eのB−Sシフトレジスタ3eに入力され
る。これらの制御信号によってB−Sシフトレジスタ3
aと3eの動作が制御される。入力端子11から入力さ
れる(Update-DR )信号は、入力セル2aのパラレルラ
ッチ4aおよび出力セル2eのパラレルラッチ4eにそ
れぞれ入力される。この制御信号に応じて、パラレル4
aと4eの動作が制御される。入力端子12から入力さ
れるイネーブル信号(Enable)は入出力セル2aおよび
2eにそれぞれ入力される。当該イネーブル信号によ
り、入出力セル2aと2eにあるBーSシフトレジスタ
3a、3eおよびパラレルラッチ4a、4eの動作状態
が制御される。
【0034】上述したように、本実施形態の半導体装置
は、図6に示す従来のディジタル・バウンダリスキャン
機能を有する半導体装置に比べて、TAPコントローラ
27、ステート・デコーダ28、インストラクション・
デコーダ29、インストラクション・レジスタ26およ
びテスト信号マルチプレクサ31がない構成となってい
る。このため、状態遷移制御信号TMSの入力端子30
も省略されている。その代わりに、入力端子9,10,
11,12,14,15が新しく設けられている。これ
らの端子を通して、制御信号(Shift-DR)、(Capture-
DR)、(Update-DR )、イネーブル信号(Enable)およ
びテスト信号INTEST,EXTESTがそれぞれ入
力されるので、これらの信号に応じて、バウンダリスキ
ャンテストが行われる。
は、図6に示す従来のディジタル・バウンダリスキャン
機能を有する半導体装置に比べて、TAPコントローラ
27、ステート・デコーダ28、インストラクション・
デコーダ29、インストラクション・レジスタ26およ
びテスト信号マルチプレクサ31がない構成となってい
る。このため、状態遷移制御信号TMSの入力端子30
も省略されている。その代わりに、入力端子9,10,
11,12,14,15が新しく設けられている。これ
らの端子を通して、制御信号(Shift-DR)、(Capture-
DR)、(Update-DR )、イネーブル信号(Enable)およ
びテスト信号INTEST,EXTESTがそれぞれ入
力されるので、これらの信号に応じて、バウンダリスキ
ャンテストが行われる。
【0035】上述した本実施形態の半導体装置におい
て、回路構成が簡略化されたため、図6に示す従来の半
導体装置に比べて、バウンダリスキャン機能をほぼ同様
に維持しながら、回路面積を小さくでき、よって半導体
装置のコストの削減を実現できる。
て、回路構成が簡略化されたため、図6に示す従来の半
導体装置に比べて、バウンダリスキャン機能をほぼ同様
に維持しながら、回路面積を小さくでき、よって半導体
装置のコストの削減を実現できる。
【0036】図2は、図1に示す回路を搭載している半
導体装置のパッケージの一例を示している。図示のよう
に、当該パッケージ18aには、コアロジック1と複数
のバウンダリスキャンセル2a,2b,2c,2d,2
e,2f,2g,2hが設けられている。これらのバウ
ンダリスキャンセルの内、バウンダリスキャンセル2a
〜2dは入力セルであり、バウンダリスキャンセル2e
〜2hは出力セルである。入力セル2a〜2dは、それ
ぞれパッケージ18aの入力ピン17a〜17dとコア
ロジック1との間に接続され、出力セル2e〜2hは、
それぞれコアロジック1と出力ピン17e〜17hとの
間に接続されている。このため、パッケージ18aの入
力ピン17a〜17dからの入力データは、それぞれ入
力セル2a〜2dを介してコアロジック1に入力され
る。また、コアロジック1の出力データは、それぞれ出
力セル2e〜2hを介してパッケージ18aの出力ピン
17e〜17hに出力される。
導体装置のパッケージの一例を示している。図示のよう
に、当該パッケージ18aには、コアロジック1と複数
のバウンダリスキャンセル2a,2b,2c,2d,2
e,2f,2g,2hが設けられている。これらのバウ
ンダリスキャンセルの内、バウンダリスキャンセル2a
〜2dは入力セルであり、バウンダリスキャンセル2e
〜2hは出力セルである。入力セル2a〜2dは、それ
ぞれパッケージ18aの入力ピン17a〜17dとコア
ロジック1との間に接続され、出力セル2e〜2hは、
それぞれコアロジック1と出力ピン17e〜17hとの
間に接続されている。このため、パッケージ18aの入
力ピン17a〜17dからの入力データは、それぞれ入
力セル2a〜2dを介してコアロジック1に入力され
る。また、コアロジック1の出力データは、それぞれ出
力セル2e〜2hを介してパッケージ18aの出力ピン
17e〜17hに出力される。
【0037】図2に示すように、バウンダリスキャンセ
ル2a〜2hにおいて、隣り合うセルのテストデータ入
力端子と出力端子が互いに接続されている。即ち、これ
らのバウンダリスキャンセルにより、スキャンセルチェ
ーンが構成されている。パッケージ18aのテストデー
タ入力ピン17j(TDI)は、スキャンチェーンの先
頭にあるセル2dのテストデータ入力端子に接続され、
また、パッケージ18aのテストデータ出力端子18n
(TDO)は、スキャンチェーンの最終段のセル2hの
テストデータ出力端子に接続されている。
ル2a〜2hにおいて、隣り合うセルのテストデータ入
力端子と出力端子が互いに接続されている。即ち、これ
らのバウンダリスキャンセルにより、スキャンセルチェ
ーンが構成されている。パッケージ18aのテストデー
タ入力ピン17j(TDI)は、スキャンチェーンの先
頭にあるセル2dのテストデータ入力端子に接続され、
また、パッケージ18aのテストデータ出力端子18n
(TDO)は、スキャンチェーンの最終段のセル2hの
テストデータ出力端子に接続されている。
【0038】スキャン動作のとき、パッケージ18aの
テストデータ入力ピン17jから入力されたテストデー
タは、スキャンチェーンをなす各セルにより順次伝送さ
れる。例えば、テストデータ入力ピン17jから入力さ
れたテストデータは、セル2d,2c,2b,2aの順
で伝送される。このスキャン動作により、パッケージ1
8aのテストデータ入力ピン17jにシリアルデータに
より構成されたテストパターンを入力した場合、当該テ
ストパターンの各ビットは、入力セル2a〜2dにより
それぞれ保持される。そして、テストパターンの全ての
ビットが各入力セルに入力した後、これらの入力セルに
よりパラレルでコアロジック1に入力することができ
る。なお、出力側では入力側と反対にコアロジック1か
ら出力されたパラレルなデータは、出力セル2e〜2h
のスキャン動作により、シリアルデータに変換され、テ
ストデータ出力ピン17nに出力される。例えば、コア
ロジック1により出力されたデータの各ビットが出力セ
ル2e〜2hによりそれぞれ保持される。そして、出力
セル2e〜2hにより保持されたデータが順次パッケー
ジ18のテストデータ出力ピン17nに伝送され、シリ
アルデータとして出力される。
テストデータ入力ピン17jから入力されたテストデー
タは、スキャンチェーンをなす各セルにより順次伝送さ
れる。例えば、テストデータ入力ピン17jから入力さ
れたテストデータは、セル2d,2c,2b,2aの順
で伝送される。このスキャン動作により、パッケージ1
8aのテストデータ入力ピン17jにシリアルデータに
より構成されたテストパターンを入力した場合、当該テ
ストパターンの各ビットは、入力セル2a〜2dにより
それぞれ保持される。そして、テストパターンの全ての
ビットが各入力セルに入力した後、これらの入力セルに
よりパラレルでコアロジック1に入力することができ
る。なお、出力側では入力側と反対にコアロジック1か
ら出力されたパラレルなデータは、出力セル2e〜2h
のスキャン動作により、シリアルデータに変換され、テ
ストデータ出力ピン17nに出力される。例えば、コア
ロジック1により出力されたデータの各ビットが出力セ
ル2e〜2hによりそれぞれ保持される。そして、出力
セル2e〜2hにより保持されたデータが順次パッケー
ジ18のテストデータ出力ピン17nに伝送され、シリ
アルデータとして出力される。
【0039】上述したスキャン動作の他に、入力セル2
a〜2dおよび出力セル2e〜2hは、通常の入力バッ
ファおよび出力バッファとしてデータの入出力を行うこ
ともできる。例えば、入力側において、入力セル2a〜
2dは、入力バッファとして機能し、パッケージ18の
入力ピン17a〜17dからの入力データをそれぞれコ
アロジック1に入力する。出力側において、出力セル2
e〜2hは、コアロジック1からの出力データをそれぞ
れパッケージ18の出力ピン17e〜17hに出力す
る。
a〜2dおよび出力セル2e〜2hは、通常の入力バッ
ファおよび出力バッファとしてデータの入出力を行うこ
ともできる。例えば、入力側において、入力セル2a〜
2dは、入力バッファとして機能し、パッケージ18の
入力ピン17a〜17dからの入力データをそれぞれコ
アロジック1に入力する。出力側において、出力セル2
e〜2hは、コアロジック1からの出力データをそれぞ
れパッケージ18の出力ピン17e〜17hに出力す
る。
【0040】なお、以上説明した入力セルおよび出力セ
ルにおけるそれぞれの動作は、パッケージ18の制御信
号ピン17l,17m,17p,17q,17rから入
力されたテスト信号TEST,イネーブル信号(Enabl
e)および制御信号(Shift-DR)、(Capture-DR)、(U
pdate-DR )により制御される。これらの信号は、パッ
ケージ18にあるバウンダリスキャンセル2a〜2hに
それぞれ入力され、各々のバウンダリスキャンセルの動
作はこれら外部からの信号により制御される。即ち、例
えば、図5に示す従来の半導体装置においては、状態遷
移制御信号TMSを受けたTAPコントローラ27およ
びステートデコーダ28により、イネーブル信号(Enab
le)および制御信号(Shift-DR)、(Capture-DR)、
(Update-DR )を発生し、バウンダリスキャンセルの動
作を制御していた。これに対して本実施形態において
は、バウンダリスキャンセルの動作を制御する制御信
号、例えば、制御信号(Shift-DR)、(Capture-DR)、
(Update-DR )は、外部から直接供給されるので、TA
Pコントローラおよびステートデコーダの処理時間によ
り生じた動作遅延が解消され、高速な制御を実現でき、
試験時間の短縮を達成できる。
ルにおけるそれぞれの動作は、パッケージ18の制御信
号ピン17l,17m,17p,17q,17rから入
力されたテスト信号TEST,イネーブル信号(Enabl
e)および制御信号(Shift-DR)、(Capture-DR)、(U
pdate-DR )により制御される。これらの信号は、パッ
ケージ18にあるバウンダリスキャンセル2a〜2hに
それぞれ入力され、各々のバウンダリスキャンセルの動
作はこれら外部からの信号により制御される。即ち、例
えば、図5に示す従来の半導体装置においては、状態遷
移制御信号TMSを受けたTAPコントローラ27およ
びステートデコーダ28により、イネーブル信号(Enab
le)および制御信号(Shift-DR)、(Capture-DR)、
(Update-DR )を発生し、バウンダリスキャンセルの動
作を制御していた。これに対して本実施形態において
は、バウンダリスキャンセルの動作を制御する制御信
号、例えば、制御信号(Shift-DR)、(Capture-DR)、
(Update-DR )は、外部から直接供給されるので、TA
Pコントローラおよびステートデコーダの処理時間によ
り生じた動作遅延が解消され、高速な制御を実現でき、
試験時間の短縮を達成できる。
【0041】図3は、図1に示す回路を搭載した外部テ
スト端子付きCSP(Chip size pacage)半導体装置の
パッケージの一例を示している。同図(a)は、半導体
装置のパッケージの立体図であり、同図(b)は、図
(a)におけるA−A’線に沿ったパッケージの断面図
を示している。図2において、集積回路19は半導体基
板上に形成された複数の半導体素子などによって構成さ
れている。当該半導体基板は絶縁基板であるインターポ
ーザ21(パッケージキャリア)の主面100に実装さ
れ、封止材20により主面100に封入されている。封
止材20は集積回路19の実装の形態によって異なる
が、例えば、異方性導電樹脂であることもある。インタ
ーポーザ21の主面100上には、銅などにより複数の
リード配線22が形成されており、それぞれのリード配
線22の一端は、集積回路19のそれぞれの端子に接続
され、他端は主面100の周辺部に形成されているテス
ト端子23に接続されている。
スト端子付きCSP(Chip size pacage)半導体装置の
パッケージの一例を示している。同図(a)は、半導体
装置のパッケージの立体図であり、同図(b)は、図
(a)におけるA−A’線に沿ったパッケージの断面図
を示している。図2において、集積回路19は半導体基
板上に形成された複数の半導体素子などによって構成さ
れている。当該半導体基板は絶縁基板であるインターポ
ーザ21(パッケージキャリア)の主面100に実装さ
れ、封止材20により主面100に封入されている。封
止材20は集積回路19の実装の形態によって異なる
が、例えば、異方性導電樹脂であることもある。インタ
ーポーザ21の主面100上には、銅などにより複数の
リード配線22が形成されており、それぞれのリード配
線22の一端は、集積回路19のそれぞれの端子に接続
され、他端は主面100の周辺部に形成されているテス
ト端子23に接続されている。
【0042】テスト端子23は、図1に示すクロック信
号TCKの入力端子8、TDI端子13,TDO端子1
6、イネーブル信号(Enable)端子12、テスト信号端
子INTEST,EXTEXTの端子14,15および
制御信号(Shift-DR)、(Capture-DR)、(Update-DR
)端子9,10,11にそれぞれ接続され、少なくと
も、例えば、8つが形成されている。インターポーザ2
1の主面200の上には、例えば、はんだボールにより
構成された複数の信号入出端子24が形成されている。
なお、これらのはんだボール24は、主面200に、例
えば行列状に配置されている。
号TCKの入力端子8、TDI端子13,TDO端子1
6、イネーブル信号(Enable)端子12、テスト信号端
子INTEST,EXTEXTの端子14,15および
制御信号(Shift-DR)、(Capture-DR)、(Update-DR
)端子9,10,11にそれぞれ接続され、少なくと
も、例えば、8つが形成されている。インターポーザ2
1の主面200の上には、例えば、はんだボールにより
構成された複数の信号入出端子24が形成されている。
なお、これらのはんだボール24は、主面200に、例
えば行列状に配置されている。
【0043】インターポーザ21にそれぞれのはんだボ
ールに対応して複数の貫通孔が形成されている。これら
の貫通孔の内壁に銅などによる金属配線が形成され、各
々の貫通孔の内壁の配線は、主面100に形成された金
属配線に接続されている。このため、主面200に形成
されているはんだボールは、それぞれ対応する貫通孔の
内壁に形成されている配線および主面100に形成され
ている配線を通して、主面100に搭載されている集積
回路19に接続されている。これらのはんだボールで形
成された入出力端子24は、パッケージがプリント基板
などに実装される場合、図3に示していない実装基板と
の接続部になる。即ち、各々のはんだボールからなる入
出力端子は、実装基板上に形成されている金属パターン
に接触し、信号の伝送を行う。
ールに対応して複数の貫通孔が形成されている。これら
の貫通孔の内壁に銅などによる金属配線が形成され、各
々の貫通孔の内壁の配線は、主面100に形成された金
属配線に接続されている。このため、主面200に形成
されているはんだボールは、それぞれ対応する貫通孔の
内壁に形成されている配線および主面100に形成され
ている配線を通して、主面100に搭載されている集積
回路19に接続されている。これらのはんだボールで形
成された入出力端子24は、パッケージがプリント基板
などに実装される場合、図3に示していない実装基板と
の接続部になる。即ち、各々のはんだボールからなる入
出力端子は、実装基板上に形成されている金属パターン
に接触し、信号の伝送を行う。
【0044】図3に示す半導体装置のパッケージにおい
て、従来の半導体装置、例えば、図6に示す半導体装置
のパッケージに比べて、テスト端子の数がわずかに増加
したが、パッケージキャリアの主面にテスト端子の増加
分を配置するスペースが十分確保できるので、パッケー
ジのサイズを増大させることなく、テスト端子およびそ
れに対応した配線を容易に実現できる。このため、半導
体装置のパッケージの小型化を実現でき、且つパッケー
ジに搭載した集積回路の構成が簡単化されたことによ
り、半導体装置のコストの低減および高密度の実装を実
現することができる。さらに、パッケージの表面に形成
されたテスト端子数が少なく、これによってテスト端子
間の間隔が比較的に大きくとれるので、検査装置自体の
コストの増加を回避できる。
て、従来の半導体装置、例えば、図6に示す半導体装置
のパッケージに比べて、テスト端子の数がわずかに増加
したが、パッケージキャリアの主面にテスト端子の増加
分を配置するスペースが十分確保できるので、パッケー
ジのサイズを増大させることなく、テスト端子およびそ
れに対応した配線を容易に実現できる。このため、半導
体装置のパッケージの小型化を実現でき、且つパッケー
ジに搭載した集積回路の構成が簡単化されたことによ
り、半導体装置のコストの低減および高密度の実装を実
現することができる。さらに、パッケージの表面に形成
されたテスト端子数が少なく、これによってテスト端子
間の間隔が比較的に大きくとれるので、検査装置自体の
コストの増加を回避できる。
【0045】以上説明したように、本実施形態によれ
ば、コアロジック1と複数のバウンダリスキャンセルか
らなる入力セル2a〜2dおよび出力セル2e〜2hか
らなる集積回路をパッケージキャリアに搭載し、集積回
路はパッケージキャリアの第1の主面に封止材により固
定される。第1の主面に複数のテスト端子を形成し、各
々のテスト端子は配線を介して集積回路の制御信号端子
に接続し、第2の主面に金属ボールにより複数の入出力
端子を形成し、これらの入出力端子をそれぞれパッケー
ジキャリアに形成された複数の貫通孔の内壁および第1
の主面に形成された配線を介して集積回路のデータ入力
およびデータ出力端子に接続されるので、第1の主面に
おけるテスト端子の数が少なく、テスト端子の間隔を大
きく取れ、検査装置との接続を容易に実現できる。さら
に、集積回路の構成の簡単化によってコストの増加を必
要最小限に抑制できる。
ば、コアロジック1と複数のバウンダリスキャンセルか
らなる入力セル2a〜2dおよび出力セル2e〜2hか
らなる集積回路をパッケージキャリアに搭載し、集積回
路はパッケージキャリアの第1の主面に封止材により固
定される。第1の主面に複数のテスト端子を形成し、各
々のテスト端子は配線を介して集積回路の制御信号端子
に接続し、第2の主面に金属ボールにより複数の入出力
端子を形成し、これらの入出力端子をそれぞれパッケー
ジキャリアに形成された複数の貫通孔の内壁および第1
の主面に形成された配線を介して集積回路のデータ入力
およびデータ出力端子に接続されるので、第1の主面に
おけるテスト端子の数が少なく、テスト端子の間隔を大
きく取れ、検査装置との接続を容易に実現できる。さら
に、集積回路の構成の簡単化によってコストの増加を必
要最小限に抑制できる。
【0046】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、ディジタル・バウンダリスキャン機能を保
持したまま回路構成を簡単化でき、通常のバウンダリス
キャン機能を有する半導体装置に比べて、パッケージの
小型化および低コスト化を実現できる。また、本発明の
半導体装置において、バウンダリスキャンのテスト機能
を制御するための制御信号をパッケージ上に形成された
テスト端子を介して外部から供給されるので、これらの
制御信号を集積回路の内部で制御回路、デコーダなどに
より発生する従来の半導体装置に比べて、動作の遅延時
間を短縮でき、試験の高速化、試験時間の短縮を実現で
きる。さらに、本発明の半導体装置において、パッケー
ジに形成されるテスト端子の数を少なくでき、テストの
端子の間隔を十分確保できるので、検査装置の簡素化、
低コスト化を実現できるほか、半導体装置のパッケージ
の小型により、実装した回路全体の小型化およびコスト
の削減を実現できる利点がある。
置によれば、ディジタル・バウンダリスキャン機能を保
持したまま回路構成を簡単化でき、通常のバウンダリス
キャン機能を有する半導体装置に比べて、パッケージの
小型化および低コスト化を実現できる。また、本発明の
半導体装置において、バウンダリスキャンのテスト機能
を制御するための制御信号をパッケージ上に形成された
テスト端子を介して外部から供給されるので、これらの
制御信号を集積回路の内部で制御回路、デコーダなどに
より発生する従来の半導体装置に比べて、動作の遅延時
間を短縮でき、試験の高速化、試験時間の短縮を実現で
きる。さらに、本発明の半導体装置において、パッケー
ジに形成されるテスト端子の数を少なくでき、テストの
端子の間隔を十分確保できるので、検査装置の簡素化、
低コスト化を実現できるほか、半導体装置のパッケージ
の小型により、実装した回路全体の小型化およびコスト
の削減を実現できる利点がある。
【図1】本発明に係る半導体装置の一実施形態を示す回
路図である。
路図である。
【図2】図1に示す半導体装置のパッケージの内部構成
を示す概念図である。
を示す概念図である。
【図3】図1に示す集積回路を搭載したパッケージの一
例を示す立体図および断面図である。
例を示す立体図および断面図である。
【図4】従来の半導体装置の構成を示すパッケージの概
念図である。
念図である。
【図5】従来の半導体装置に搭載する集積回路の構成を
示す回路図である。
示す回路図である。
【図6】従来の半導体装置のパッケージを示す立体図お
よび断面図である。
よび断面図である。
【図7】従来の半導体装置の動作を示す状態遷移図であ
る。
る。
1…コアロジック、2a,2b,2c,2d,2e,2
f,2g,2h…バウンダリスキャンセル、3a,3e
…バウンダリスキャン・シフトレジスタ、4a,4e…
パラレルラッチ、5a,5e…マルチプレクサ、6…デ
ータ入力端子、7…データ出力端子、8…クロック信号
TCKを入力するための端子、9,10,11…制御信
号端子、12…イネーブル信号端子、13…テストデー
タを入力するための入力端子、14,15…テスト信号
端子、16…テストデータを出力するための出力端子、
17a,17b,…,17h…入出力ピン、17j…テ
ストデータ入力ピン、17k…クロック信号TCKピ
ン、17l…テスト信号ピン、17m…イネーブル信号
ピン、17n…テストデータ出力ピン、17p,17
q,17r…制御信号ピン、18…パッケージ、19…
半導体集積回路、20…封止材、21…インタポーザ、
22…金属配線、23…テスト端子、24…はんだボー
ル、26…インストラクション・レジスタ、27…イン
ストラクション・デコーダ、28…ステート・デコー
ダ、29…TAPコントローラ、30…状態遷移信号入
力端子、VCC…電源電圧、GND…接地電位。
f,2g,2h…バウンダリスキャンセル、3a,3e
…バウンダリスキャン・シフトレジスタ、4a,4e…
パラレルラッチ、5a,5e…マルチプレクサ、6…デ
ータ入力端子、7…データ出力端子、8…クロック信号
TCKを入力するための端子、9,10,11…制御信
号端子、12…イネーブル信号端子、13…テストデー
タを入力するための入力端子、14,15…テスト信号
端子、16…テストデータを出力するための出力端子、
17a,17b,…,17h…入出力ピン、17j…テ
ストデータ入力ピン、17k…クロック信号TCKピ
ン、17l…テスト信号ピン、17m…イネーブル信号
ピン、17n…テストデータ出力ピン、17p,17
q,17r…制御信号ピン、18…パッケージ、19…
半導体集積回路、20…封止材、21…インタポーザ、
22…金属配線、23…テスト端子、24…はんだボー
ル、26…インストラクション・レジスタ、27…イン
ストラクション・デコーダ、28…ステート・デコー
ダ、29…TAPコントローラ、30…状態遷移信号入
力端子、VCC…電源電圧、GND…接地電位。
Claims (6)
- 【請求項1】所定の機能を実現する主回路と複数のバウ
ンダリスキャンセルとを有する半導体装置であって、 少なくとも一つのデータ入力端子と、 少なくとも一つのデータ出力端子と、 上記複数のバウンダリスキャンセルを制御する制御信号
を入力する複数の制御信号端子とを有し、 上記複数のバウンダリスキャンセルは、上記制御信号に
応じて入力データを保持するデータ保持回路と、上記制
御信号に応じて上記入力データまたは上記データ保持回
路の保持データの何れかを選択して出力する選択回路と
を有し、且つ、上記複数のバウンダリスキャンセルは入
力用セルと出力用セルの2種類に分けられ、 上記入力用セルは、上記データ入力端子から入力された
データを保持し、上記入力データまたは上記保持データ
の何れかを選択して上記主回路に入力し、 上記出力用セルは、上記主回路の出力データを保持し、
上記主回路の出力データまたは上記保持データの何れか
を選択して上記データ出力端子に出力する半導体装置。 - 【請求項2】上記主回路および上記複数のバウンダリス
キャンセルが形成されている半導体基板を搭載するパッ
ケージキャリアと、 上記パッケージキャリアにおける上記半導体基板を搭載
する第1の主面に形成されている複数のテスト端子と、 上記パッケージキャリアの上記第1の主面に形成され、
上記テスト端子と上記半導体基板にある上記複数の制御
信号端子との間に接続されている配線と、 上記パッケージキャリアの上記第1の主面の反対側にあ
る第2の主面に形成された複数の入出力端子と、 上記パッケージキャリアに形成された複数の貫通孔と、 上記パッケージキャリアの上記第1の主面および上記貫
通孔の内壁に形成され、上記第2の主面に形成された上
記複数の入出力端子と上記半導体基板にある上記データ
入力端子およびデータ出力端子との間に接続されている
配線とを有する請求項1記載の半導体装置。 - 【請求項3】上記パッケージキャリアの上記第1の主面
に搭載された上記主回路および上記バウンダリスキャン
セルが形成されている上記半導体基板は、封止材により
上記第1の主面に固定されている請求項2記載の半導体
装置。 - 【請求項4】上記パッケージキャリアの上記第2の主面
に形成された上記入出力端子は、金属ボールによって形
成されている請求項2記載の半導体装置。 - 【請求項5】上記金属ボールは、上記パッケージキャリ
アの上記第2の主面に行列状に配置されている請求項4
記載の半導体装置。 - 【請求項6】上記パッケージキャリアは、プリント基板
によって構成されている請求項2記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11046045A JP2000243914A (ja) | 1999-02-24 | 1999-02-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11046045A JP2000243914A (ja) | 1999-02-24 | 1999-02-24 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000243914A true JP2000243914A (ja) | 2000-09-08 |
Family
ID=12736071
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11046045A Pending JP2000243914A (ja) | 1999-02-24 | 1999-02-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000243914A (ja) |
-
1999
- 1999-02-24 JP JP11046045A patent/JP2000243914A/ja active Pending
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