JP4627306B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置と半導体装置のテスト方法に関し、例えばいくつかの異なる機能の複数の半導体チップを１つの実装基板に搭載することによって実質的に一つの半導体集積回路装置として一体構成にするような半導体装置とそれのテスト方法に適用して有効な技術に関するものである。

いわゆるマルチチップモジュール技術では、複数の半導体チップが、複数の内部配線と複数の外部端子とを持つような搭載基板に搭載され、それら複数の半導体チップと搭載基板とが一体化された装置とされる。搭載基板における内部配線によって、半導体チップと外部端子との電気結合や、複数の半導体チップの相互に必要とされる電気結合が行われる。一体の、あるいは１つの半導体装置として構成されたマルチチップモジュールは、所要の機能を持つか否かテストされる。

特開平８−３３４５４４号公報には、マルチチップモジュールのベアチップ不良検出装置に関する発明が開示されている。同公報に記載の発明によると、ベアチップと、かかるベアチップと同じ論理構成のパッケージチップを試験ボード上に搭載して、両者の出力信号を比較によってベアチップの良否の判定が行われる。同公報の技術は、より詳しくは、複数のパッケージチップと複数のベアチップのうち１つのを除いて他をディスエーブルし、対応する両者の信号を比較してベアチップの不良を特定するというものである（先行技術１という）。

特開２０００−１１１６１７号公報には、マルチチップモジュールに搭載される半導体チップに対してそれぞれ個別に電源を供給する構造を持たせ、試験対象となる半導体チップのみに電源を供給することによって個別に試験するものが提案されている（先行技術２という）。

特開２０００−２２０７２号公報や特開平５−１３６６２号公報には、マルチチップモジュールに試験用の入力経路と出力経路を設け、通常動作時と試験時で経路の切り替えを行なう端子を持ち、試験用と通常動作用の入力経路と出力経路を切り替える機能をマルチチップモジュールを構成するチップ内に設けたり、新たにマルチチップモジュールを構成するチップとして追加するものが提案されている（先行技術３という）。
特開平８−３３４５４４号公報 特開２０００−１１１６１７号公報 特開２０００−２２０７２号公報 特開平５−１３６６２号公報

半導体技術の進歩は、マイコン用チップ、ＤＲＡＭチップ、フラッシュメモリ用チップのような、電子システムを構成するための複数の半導体チップを全体として１つのパッケージ形態の半導体装置として構成しようとする技術の方向性を生み出している。

すなわち、複数の半導体チップではなく、各々１個ずつの半導体チップをＱＦＰ(Quad Flat Package) やＣＳＰ(Chip Size Package又はChip Scale Package),ＢＧＡ(Ball Grid Array) といった通常パッケージ技術によってパッケージした複数の半導体装置を用い、それら複数の半導体装置をプリント基板のような実装基板上に実装する場合には、半導体チップ間の距離及びその配線距離を小さくすることが難しくなり、配線による信号遅延が大きく、装置の高速化・小型化の上での制約が生じてしまう。

これに対して、マルチチップモジュール（Multi Chip Module)技術においては、いわゆるベアチップと称されるような著しく小型の形態にされた複数の半導体チップを一つのパッケージの形態の半導体装置とするため、各チップ間の配線距離を短くすることができ、半導体装置の特性を向上させることができる。また、複数のチップを一つのパッケージとすることによって、半導体装置を小型化でき、かつその実装面積を減少させて半導体装置を小型化できる。

マルチチップモジュールとして構成するための半導体チップとしては、例えば、マイコン用チップと、かかるマイコン用チップに結合されるＤＲＡＭあるいはラッシュメモリ用チップのように、互いに密接に関連したものが選ばれることが望ましい。このような互いに密接に関連する複数の半導体チップの組み合わせを選択するときにはマルチチップモジュールの特徴を充分に生かすことができるようになる。このようなマルチチップモジュール全体としての機能に関する試験と個々のチップ自体の試験の両方の試験を実施できることが望ましい。

しかしながら、前記先行技術１ないし３においては上記のようなマルチチップモジュールの特徴に関しては何等配慮が成されておらず、専ら個々のチップを独立に動作させることにしか配慮が向けられていない。例えば、先行技術１では、マイコン用チップを動作させるとメモリ回路が応答してしまうという動作があるときのマイコン用チップのみの動作や、マイコン用チップが内蔵メモリ回路をアクセスすることの複合的な試験もできない。

先行技術２では、電源を分離するものであるのでやはり個々の半導体チップの独立した試験にしか配慮がない。その上に、動作電圧が供給されない半導体チップを介した信号リークには配慮がなく、試験対象となった半導体チップの不良なのか、電源が遮断された半導体チップを介在した信号リークによる不良なのかが分からない。その上に、通常動作上において、各半導体チップの電源が別々に供給されることから、半導体チップ間での電源電圧の微小な電位差が半導体チップ間の信号伝達においてオフセットとなったり、電源切断部をまたぐ信号に反射によるノイズが生じたりして高速動作時の耐ノイズ性が悪化し、マルチチップモジュール本来の長所を損なうという副作用を持つ懸念がある。

先行技術３でも、やはり個々の半導体チップの独立した試験にしか配慮がない上に、外部端子の大幅な増加と新規チップを開発する期間と費用、もしくは、入力経路と出力経路を切り替える機能を持つチップを追加することによるマルチチップモジュールを構成するチップが増加して製造コスト増加を招くことになるという問題を有する。

本発明の目的は、マルチチップモジュールの性能を維持しつつ、信頼性の高い試験を可能にした半導体装置とテスト方法を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。

本願において開示される半導体装置の実施例の１つは下記の通りである。半導体装置は、複数の第１外部端子と、複数の第２外部端子と、１つの第３外部端子と、１つの第４外部端子と、前記複数の第１外部端子、前記複数の第２外部端子及び前記１つの第３外部端子に結合された第１半導体チップと、前記複数の第２外部端子及び前記１つの第４外部端子に結合された第２半導体チップとを有し、前記１つの第３外部端子は、前記第１半導体チップから供給さるべき前記第２半導体チップに対する動作指示の有効または無効を示す第１信号を前記半導体装置の外部へ出力可能とし、前記１つの第４外部端子は、前記半導体装置の外部から供給されるべき前記第２半導体チップに対する動作指示の有効または無効を示す第２信号を前記第２半導体チップへ入力可能とする。

マルチチップモジュールの性能を維持しつつ、半導体チップ単体での信頼性の高い試験を可能にすることができる。

この発明をより詳細に説明するために、添付の図面に従ってこれを説明する。図１には、この発明に係る半導体装置とそのテスト方法の一実施例を説明するための概略ブロック図が示されている。この実施例のマルチチップモジュールＭＣＭは、中央処理ユニット（以下、単にＣＰＵという）と、２つの(Synchronous Dynamic Random Access Memory ；以下単にＳＤＲＡＭという）とにより構成される。ＳＤＲＡＭは、１つが１Ｍ（メガ）×１６ビット×４バンクからなる約６４Ｍビットの記憶容量を持ち、１６ビットからなるデータ端子を３２ビットからなるデータバスの上位Ｕと下位Ｌに振り分けて接続されている。これにより、ＣＰＵからみると、１Ｍ×３２ビット×４バンクのメモリアクセスが行われるものとなる。

マルチチップモジュールＭＣＭは、その構造が後で図８、図１０〜図１２をもって説明されるけれども、その概要を説明すると以下のようになる。すなわち、マルチチップモジュールＭＣＭは、ＣＰＵを構成する半導体チップ、２つのＳＤＲＡＭを構成する２つの半導体チップ、及びそれら半導体チップを搭載する搭載基板とを持つ。

複数の半導体チップは、搭載基板の一方を主面側に搭載される。マルチチップモジュールＭＣＭの複数の外部端子は、搭載基板の他方の主面側に配置される。この構成は、複数の半導体チップが占める面積と、複数の外部端子を配列するために必要とされる面積とにかかわらずに、マルチチップモジュールを比較的コンパクトなサイズにすることを可能とする。

各半導体チップは、いわゆるベアチップから構成され、搭載基板に面付け可能なような複数のバンプ電極を持つ。各半導体チップは、必要に応じて、エリア・アレイ・パッドと称されるような技術、すなわち、素子及び配線が完成された半導体チップ上にポリイミド樹脂からなるような絶縁膜を介してパッド電極の再配置を可能とする配線を形成し、かかる配線にパッド電極を形成するような技術によって構成される。エリア・アレイ・パッド技術によって、半導体チップにおける外部端子としての数十μｍないし１００μｍピッチのような比較的小さいピッチに配列されたパッド電極は、０．１ｍｍ〜０．２ｍｍのような径とされ、かつ４００μｍ〜６００μｍピッチのような比較的大きなピッチのパンプ電極配列に変換される。エリア・アレイ・パッド技術は、ＳＤＲＡＭのような、その入出力回路とパッド電極が半導体チップの中央に配列されることが好適な半導体チップの面付けチップ化に有効である。

搭載基板は、ガラスエポキシもしくはガラスからなるような絶縁基板と、かかる絶縁基板上に形成された多層配線構成からなるような比較的微細な内部配線と、半導体チップのパンプ電極に電気的結合されるべき複数のランドと、複数の外部端子とを持つ。搭載基板は、より好適には半導体チップ搭載側の主面に、上記ランド上を除いて、有機レジスト材からなるような絶縁保護被覆が施される。

外部端子は、絶縁基板に形成された孔を介して内部配線に電気接続されるようなバンプ電極から構成される。半導体チップにおけるバンプ電極がマイクロバンプと称されても良い比較的小さいサイズ、比較的小さいピッチとされるのに対して、搭載基板における外部端子としてのバンプ電極は比較的大きいサイズと比較的大きいピッチとされる。搭載基板上には複数の半導体チップが面付け技術によって搭載される。面付けされた半導体チップと搭載基板との間には、いわゆるアンダーフィルと称される保護材が充填される。

マルチチップモジュールＭＣＭに使用される各半導体チップは、予め不良とみなせる無駄なものの使用を回避する上で、通常の半導体装置の製法と同様に、いわゆる半導体ウエハテスト、すなわち、それぞれの半導体チップに分割される前の半導体ウエハ段階においてプローブを介して電気的特性がテストされ、良品と判断されたものが使用される。搭載基板もまた、同様に事前に良品と判断されたものが使用される。しかしながら、例えば、ウエハテストは、種々の技術的制約から必ずしも充分なテストとなるとは限らない。

マルチチップモジュール組み立て時には、接続不良の発生や、熱応力を含む機会応力による素子特性の変化の可能性も含む。それ故に、組み立て後のマルチチップモジュールのテストは必須とされる。より厳しい半導体装置の製造ではバーンインのようなスクリーニングとその後のテスト、すなわちバーインテストを含む。

図１のようなＣＰＵとＳＤＲＡＭとが組み合わされたマルチチップモジュールＭＣＭの特徴を生かしつつ、高信頼性での試験を可能にするために、ＣＰＵ（マイコン用チップ）と、ＳＤＲＡＭとはマルチチップモジュールＭＣＭを構成する実装基板に形成されたアドレスバス、データバス及び制御バスに相互に接続される。例えば、アドレスバスは、ＳＤＲＡＭのアドレス端子Ａ０〜Ａ１３に対応された１４本からなり、データバスは、２つのＳＤＲＡＭのデータ端子ＤＱ０〜ＤＱ１５に対応された３２本からなる。上記ＣＰＵは、上記アドレスバスに対してＡ２からＡ１５のアドレス端子が接続され、上記データバスに対してはＤ０〜Ｄ１５とＤ１６〜Ｄ３１が接続される。

上記ＣＰＵは、ＳＤＲＡＭに対応されたＣＫＩＯ、ＣＫＥ、ＣＳ３Ｂ、ＲＡＳ３ＬＢ、ＣＡＳＬＢ、ＲＤ／ＷＲＢとＤＱＭＵＵＢ，ＤＱＭＵＬＢ及びＤＱＭＬＵＢ，ＤＱＭＬＬの各制御出力端子を持ち、それぞれがＳＤＲＡＭのＣＬＫ、ＣＫＥ、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢとＤＱＭＵ，ＤＱＢＬに接続される。ここで、各端子名にＢを付したものは、図面上では端子名にオバーバーを付したロウレベルをアクティブレベルとする論理記号に対応している。上記端子ＤＱＭＵＵＢ，ＤＱＭＵＬＢ及びＤＱＭＬＵＢ，ＤＱＭＬＬは、マクス信号であり、上記３２ビットからなるデータバスを８ビットずつ４組に分け、ＤＱＭＵＵＢ，ＤＱＭＵＬＢ及びＤＱＭＬＵＢ，ＤＱＭＬＬにより選択的なマスクを行う。

この実施例では、上記のようにＳＤＲＡＭへのアクセスに必要な制御線、アドレス線、データ線はＣＰＵとの共通信号としてマルチチップモジュールの端子となっている。この中でＳＤＲＡＭを停止状態に制御するＣＫＥ端子だけはＣＰＵとは独立にマルチチップモジュールＭＣＭの外部端子ＭＣＫＥとして引き出している。それ故、ＣＰＵのＣＫＥ端子は、マルチチップモジュールＭＣＭの外部端子ＣＫＥと接続されている。通常状態ではＣＰＵのＣＫＥ端子とＳＤＲＡＭのＭＣＫＥ端子をマルチチップモジュール外部で相互に接続して使用される。上記ＣＫＥ端子とＭＣＫＥ端子は、後の図１０ないし図１２のようなマトリクス状に配列された外部端子のうちの隣接する端子とされる。これによって、上記ＣＫＥ端子とＭＣＫＥ端子との通常使用時の外部接続経路の最小化が可能にされる。

ＣＰＵの動作を有効／無効にするディスエーブル（又はディセーブル）端子ＣＡは、マルチチップモジュールＭＣＭの外部端子と接続されている。また、ＳＤＲＡＭのディスエーブル端子は上記ＣＫＥ端子であり、それがマルチチップモジュールＭＣＭの外部端子ＭＣＫＥと接続されている。

上記ＳＤＲＡＭにおいて、チップセレクト端子ＣＳＢはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト端子ＣＳＢがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。ＲＡＳＢ，ＣＡＳＢ，ＷＥＢの各端子は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。

クロックイネーブル端子ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該端子ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。それ故、この端子ＣＫＥが前記ディスセーブル端子としての機能を有する。上記ロウアドレス信号は、クロック端子ＣＬＫ（あるいはこれと同期した内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるアドレス信号のレベルによって定義される。

アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、ＳＤＲＡＭに設けられる４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路及びデータ出力回路への接続などの処理によって行うことができる。

ＣＰＵの端子ＢＡＣＫは、バス使用許可入力（バスアクノリッジ信号）、ＢＲＥＱはバス使用権要求出力（バスリクエスト信号）に用いられる。ＣＰＵには、その他の信号用の制御端子が設けられる。この実施例のマルチチップモジュールＭＣＭでは、上記アドレスバス、データバス及び制御バスのそれぞれが外部端子に接続されており、そのうち、ＣＰＵとＳＤＲＡＭの間において、ＣＫＥは直接に接続されるのではなく、マルチチップモジュールの外部端子にそれぞれが接続され、マルチチップの外部において接続することにより、ＣＰＵからＳＤＲＡＭに伝えられる信号経路が形成される。

上記ＣＰＵは、端子ＣＡによりディスエーブル状態にされたときに出力を保持する端子ＣＫＥでありロウレベルを保持する。これに対してＳＤＲＡＭは、端子ＣＫＥによりディスエーブル状態にされたときに出力を保持する端子はない。

この実施例のマルチチップモジュールＭＣＭに対する試験方法は、次の通りである。ＣＰＵを試験する場合は、ＣＫＥをテスタに接続し、ＭＣＫＥを接地電位（ＧＮＤ）に接続し、ＲＥＳＥＴＰ（図示しないリセット端子）をテスタに接続し、ＣＡをテスタに接続する。また、テスタは、マルチチップモジュールＭＣＭのアドレスバス、データバス及び制御バスに対応した外部端子と接続されており、テスタとＣＰＵとの間で一対一でのテストを実施する。

特に制限されないが、ＣＰＵチップは、それ自体で１つの半導体装置を構成するものが用いられる。この場合、ＣＰＵチップに対してはプロービング及び組み立て後の試験のためにテストプログラムを持つテスト装置が存在するので、それをそのまま用いてＣＰＵの試験を実施することができる。つまり、既存のテスト装置及びテストプログラムをそのまま用いつつ、マルチチップモジュールに搭載されたＣＰＵを試験することが可能となる。

例えば、ＣＰＵに対してＳＤＲＡＭのメモリアクセスを行う動作試験を行うとき、ＣＰＵは上記ＣＫＥによりＳＤＲＡＭにクロックＣＫを供給して、前記コマンドを発行する動作を行う。このとき、ＣＫＥは前記のように内蔵のＳＤＲＡＭではなく、テスタに伝えられる。それ故、テスタ側の仮想メモリがアクセスされてリード／ライト動作が実施される。つまり、ＣＰＵはテスタをＳＤＲＡＭと見立ててメモリアクセスを行うので、その試験を行うことができる。もしも、マルチチップモジュール内でＣＰＵのＣＫＥ端子とＳＤＲＡＭのＣＫＥ端子とが接続されていたなら、ＣＰＵの前記のような動作試験のときに内蔵のＳＤＲＡＭが応答してデータバス上に読み出し信号を出力したりするので、不所望な信号の衝突が生じて上記テスト装置及びテストプログラムを使用できなくなるし、ＳＤＲＡＭをアクセスするようなＣＰＵの動作試験を実施できなくなる。

ＳＤＲＡＭを試験する場合は、ＣＫＥをオープンにし、ＭＣＫＥをテスタに接続し、ＲＥＳＥＴＰを接地電位に接続し、ＣＡを接地電位に接続する。これにより、ＣＰＵがディスエーブル状態にされてＣＫＥ端子をロウレベルに固定するものとなるが、テスタからＭＣＫＥ端子にクロックイネーブル信号を供給することにより、ＳＤＲＡＭをＣＰＵから切り離した状態でテストすることができる。この場合も、ＳＤＲＡＭが汎用のＳＤＲＡＭと同じチップで構成されていたなら、既存のメモリテスタにより既存のテストプログラムに従ったテストを実施することができる。

上記のような個々の半導体チップの試験により、それぞれが正常に動作すると判定された後に、マルチチップモジュール全体としての動作試験することも可能とされる。つまり、マルチチップモジュールの全体で試験を行うときには、ＣＫＥをテスタに接続し、ＭＣＫＥをＣＫＥに接続し、ＲＥＳＥＴＰをテスタに接続し、ＣＡをテスタに接続させる。これにより、ＣＰＵからＳＤＲＡＭに対して書き込みや読み出しのメモリアクセスを行わせる。そして、ＣＰＵにバス使用権を開放させ、テスト装置がバス使用権を獲得してＳＤＲＡＭをアクセスしてそのデータを読み出す等により、実動作状態に則したＣＰＵとＳＤＲＡＭとの間でのデータの書き込み／読み出しを確認することができる。

図２には、この発明に係る半導体装置とそのテスト方法の他の一実施例を説明するための概略ブロック図が示されている。この実施例のマルチチップモジュールＭＣＭは、前記ＣＰＵと１つのＳＤＲＡＭと１つのフラッシュＥＥＰＲＯＭ（Flash Electrically Eraseble and Programmble Read Only Memory；以下単にＦＬＡＳＨメモリという）とにより構成される。ＳＤＲＡＭは、１つが１Ｍ（メガ）×１６ビット×４バンクからなる約６４Ｍビットの記憶容量を持ち、ＦＬＡＳＨメモリは、３２Ｍビットの記憶容量を持ち、１６ビットからなるデータ端子を持つ。

このようなＣＰＵとＳＤＲＡＭとＦＬＡＳＨメモリが組み合わされたマルチチップモジュールＭＣＭの特徴を生かしつつ、高信頼性での試験を可能にするために、ＣＰＵ（マイコン用チップ）と、ＳＤＲＡＭ及びＦＬＡＳＨメモリとはマルチチップモジュールＭＣＭを構成する実装基板に形成されたアドレスバス、データバス及び制御バスに相互に接続される。例えば、アドレスバスは、ＦＬＡＳＨメモリのアドレス端子Ａ０〜Ａ２０に対応された２１本からなり、データバスは、ＳＤＲＡＭのデータ端子ＤＱ０〜ＤＱ１５とＦＬＡＳＨメモリのデータ端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に対応された１６本からなる。上記ＣＰＵは、上記アドレスバスに対してＡ１からＡ２１のアドレス端子が接続され、上記データバスに対してはＤ０〜Ｄ１５が接続される。ＣＰＵのアドレスバスＡ１〜Ａ１４がＳＤＲＡＭのアドレスバスＡ０〜Ａ１３に接続される。

上記ＣＰＵは、ＳＤＲＡＭに対応されたＣＫＩＯ、ＣＳ３Ｂ、ＲＡＳＬＢ、ＣＡＳＬＢ、ＲＤ／ＷＲＢとＷＥ１Ｂ／ＤＱＭＬＵＢ，ＷＥ０Ｂ／ＤＱＭＬＬＢの各制御出力端子を持ち、ＣＫＥが前記図１の実施例のように外部端子に導かれることを除いて、他のそれぞれが前記同様にＳＤＲＡＭのＣＬＫ、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢとＤＱＭＵ，ＤＱＢＬに接続される。上記ＣＰＵは、ＦＬＡＳＨメモリに対応されたＲＤＢ、ＰＴＮ１、ＰＴＮ０、ＣＳ０を持ち、それぞれがＦＬＡＳＨメモリのＯＥＢ、ＲＤＹ／ＢｕｓｙＢ、ＷＰＢに接続される。ＦＬＡＳＨメモリは、リセットパワーダウン端子ＲＰＢとチップイネーブル端子ＣＥを持ち、これが外部端子ＰＲとＦＣＥに接続される。また、ＣＰＵのＣＳ２が外部端子に導かれている。ここで、各端子名にＢを付したものは、前記同様に図面上では端子名にオバーバーを付したロウレベルをアクティブレベルとする論理記号に対応している。

この実施例でも、上記のようにＳＤＲＡＭやＦＬＡＳＨメモリへのアクセスに必要な制御線、アドレス線、データ線はＣＰＵとの共通信号としてマルチチップモジュールの外部端子となっている。この中で上記のようにＳＤＲＡＭを停止状態に制御するＣＫＥ端子だけはＣＰＵとは独立にマルチチップモジュールＭＣＭの外部端子ＭＣＫＥとして引き出している。それ故、ＣＰＵのＣＫＥ端子は、マルチチップモジュールＭＣＭの外部端子ＣＫＥと接続されている。通常状態ではＣＰＵのＣＫＥ端子とＳＤＲＡＭのＭＣＫＥ端子をマルチチップモジュール外部で相互に接続して使用される。

ＣＰＵの動作を有効／無効にするディスエーブル端子は、ＣＰＵはＣＡ端子であり、マルチチップモジュールＭＣＭの外部端子と接続されている。また、ＳＤＲＡＭのディスエーブル端子は上記ＣＫＥ端子であり、それがマルチチップモジュールＭＣＭの外部端子ＭＣＫＥと接続されている。そして、フラッシュメモリの動作を有効／無効にするディスエーブル端子は、リセットパワーダウン端子ＲＰＢとチップイネーブル端子ＣＥであり、それぞれが外部端子ＲＰとＥＣＥに接続されている。

上記のようにＣＰＵ、ＳＤＲＡＭ、ＦＬＡＳＨメモリへのアクセスに必要な制御線、アドレス線、データ線はＣＰＵとの共通信号としてマルチチップモジュールの端子となっている。この中でＳＤＲＡＭを停止状態に制御するＭＣＫＥ端子とＦＬＡＳＨメモリを停止状態に制御するＲＰ端子をＣＰＵとは独立にマルチチップモジュールの外部端子として引き出している。

この実施例のマルチチップモジュールＭＣＭの試験方法は、次の通りである。ＣＰＵを単独で試験する場合には、ＣＫＥはテスタに接続され、ＭＣＫＥは接地電位（ＧＮＤ）に接続され、ＲＰ端子は接地電位に接続され、ＣＳ０とＣＳ２はテスタに接続され、ＦＣＥはテスタに接続され、ＣＡはテスタに接続される。これにより、ＣＰＵの動作試験でＳＤＲＡＭやＦＬＡＳＨメモリをアクセスしようとしても、前記図１の実施例と同様にこれらの内臓メモリは応答せず、テスタに設けられた仮想メモリ等がアクセスされることになる。

ＳＤＲＡＭの試験方法は、ＣＫＥはオープン、ＭＣＫＥはテスタに接続され、ＰＲは電源電圧ＶＣＣに接続され、ＣＳ０とＣＳ２はテスタに接続され、ＦＣＥは電源電圧ＶＣＣに接続され、ＣＡは接地電位に接続される。これにより、前記図１の実施例と同様にテスタは、ＭＣＫＥ端子を利用してＳＤＲＡＭを単独で動作させることができる。

ＦＬＡＳＨメモリの試験方法は、ＣＫＥはオープン、ＭＣＫＥは接地電位ＧＮＤに接続され、ＰＲはテスタに接続され、ＣＳ０とＣＳ２は電源電圧ＶＣＣに接続される。ＦＣＥはテスタに接続され、ＣＡは接地電位に接続される。これにより、テスタは、ＦＣＥ端子を利用してＦＬＡＳＨメモリを単独で動作させることができる。

マルチチップモジュールＭＣＭ全体を試験する方法は２通りある。そのうちの１つは、通常使用状態と同じく、ＦＬＡＳＨメモリにプログラムが格納されていることを前提としたものであり、ＣＰＵのＣＳ０端子に接続するメモリはブートメモリとして扱われ、ＣＰＵへのリセット解除後、最初にプログラムフェッチがブート（Boot) メモリに対して行なわれる。この場合には、ＣＫＥはテスタに接続され、ＭＣＫＥはＣＫＥと外部で接続され、ＲＰ、ＣＳ０、ＣＳ２はテスタに接続され、ＦＣＥはＣＳ０と外部で接続され、ＣＡはテスタで接続される。他の１つは、テスト用のものであり、ＣＰＵへのリセット解除後、最初にプログラムフェッチをテスタ側の仮想メモリに対して行う。この場合には、前記通常状態において、ＦＣＥをＣＳ０からＣＳ２に切り換えればよい。

この実施例では、ＭＣＭ全体の試験を行うときには、ＦＬＡＳＨメモリにはプログラム等が格納されていないのでＦＣＥをＣＳ２に接続し、ＣＰＵをリセットして解除すれば、ＣＰＵからテスタ側の仮想メモリに起動がかかりそれに対応した動作を行わせることができる。もちろん、ＦＬＡＳＨメモリにプログラムを書き込んで、上記ＣＳ０をＦＣＥに接続してＣＰＵをリセットしそれを解除すれば、ＦＬＡＳＨメモリに格納されたプログラム対応してＣＰＵが動作することも確認ができる。

ＦＬＡＳＨメモリのディスエーブル端子は、ＣＥ端子の他にＲＰ端子の２つからなるので、この実施例では両方を外部端子に接続しているが、いずれか１つを外部端子として設ければよい。つまり、ＣＰＵやＳＤＲＡＭの単独試験のときに、ＣＥ又はＲＰのいずれかを電源電圧ＶＣＣにすればよい。

図３には、この発明に係る半導体装置とそのテスト方法の他の一実施例を説明するための概略ブロック図が示されている。この実施例のマルチチップモジュールＭＣＭは、前記図２と同様にＣＰＵと１つのＳＤＲＡＭと１つのＦＬＡＳＨメモリとにより構成される。この実施例は、前記図２の実施例の変形例であり、図２の実施例と相違する点は、ＦＬＡＳＨメモリのＲＰ端子が内部バスでＣＰＵのＰＴＮ２端子に接続されている点である。

前記図２の実施例と同様に、ＣＰＵを試験する場合はＳＤＲＡＭのＭＣＫＥ端子をロウレベルに、ＦＬＡＳＨメモリのＦＣＥ端子をハイレベルにする。ＳＤＲＡＭを試験する場合はＣＰＵのＣＡ端子をロウレベルに、ＦＬＡＳＨメモリのＦＣＥ端子をハイレベルにする。ＣＰＵとＳＤＲＡＭ間のインターフェイスを試験する場合はＣＰＵのＣＫＥ端子とＳＤＲＡＭのＭＣＫＥ端子を接続し、ＦＬＡＳＨメモリのＦＬＣＥ端子をハイレベルにする。ＣＰＵとＦＬＡＳＨメモリ間のインターフェイスを試験する場合はＣＰＵのＣＳ０端子とＦＬＡＳＨメモリのＦＣＥ端子を接続し、ＳＤＲＡＭのＭＣＫＥ端子をロウレベルにする。マルチチップモジュール全体を試験する場合はＣＰＵのＣＫＥ端子とＳＤＲＡＭのＭＣＫＥ端子を接続し、ＣＰＵのＣＳ２端子とＦＬＡＳＨメモリのＦＣＥ端子を接続する。

ＣＰＵのＣＳ０端子に接続するメモリは前記のようにブートメモリとして扱われ、ＣＰＵへのリセット解除後、最初にプログラムフェッチがブートメモリに対して行なわれる。一般的にブートメモリにはプログラムが格納されているので、ＣＰＵとＦＬＡＳＨメモリ間のインターフェイスを試験する場合に、ＦＬＡＳＨメモリがＣＳ０端子に接続されているとＦＬＡＳＨメモリ部で不良が発生した場合に試験プログラム自体を読め出せなくなり、十分な試験ができない。このため、図２や図３の実施形態ではＣＰＵのＣＳ２端子にＦＬＡＳＨメモリのＦＣＥ端子を接続し、ＦＬＡＳＨメモリをデータ格納メモリとして試験可能となる。

また、ＣＰＵの単独試験のときに、ＣＫＥやＣＳ０を外部端子に導き、外部でＳＤＲＡＭやＦＬＡＳＨメモリと選択的に接続する構成を採るので、ＣＰＵに対してＳＤＲＡＭやＦＬＡＳＨメモリをアクセスするような動作試験をしても、ＳＤＲＡＭやＦＬＡＳＨメモリはディスエーブル状態になっているので、テスタ側のいわば仮想のメモリがアクセスされることとなり、ＣＰＵ単独試験を実施することができる。

図４には、この発明に係る半導体装置とそのテスト方法の他の一実施例を説明するための概略ブロック図が示されている。この実施例のマルチチップモジュールＭＣＭは、前記図２と同様にＣＰＵと１つのＳＤＲＡＭと１つのＦＬＡＳＨメモリとにより構成される。この実施例では、ＣＥ端子に代えてＲＰ端子をディスエーブル端子として用いる。それ故、ＦＬＡＳＨメモリのＣＥ端子は内部でＣＰＵのＣＳ０と接続されている。

この実施例のマルチチップモジュールＭＣＭの試験方法は、次の通りである。ＣＰＵを単独で試験する場合には、ＣＫＥはテスタに接続し、ＭＣＫＥを接地電位（ＧＮＤ）に接続し、ＲＰ端子は接地電位ＧＮＤに接続し、ＣＡはテスタに接続する。これにより、ＣＰＵの動作試験でＳＤＲＡＭやＦＬＡＳＨメモリをアクセスしようとしても、ＭＣＫＥとＲＰのロウレベルによりＳＤＲＡＭとＦＬＡＳＨメモリはディスエーブル状態になっており、前記図１の実施例と同様にこれらの内臓メモリは応答せず、テスタに設けられた仮想メモリ等がアクセスされることになる。

ＳＤＲＡＭの試験方法は、ＣＫＥをオープンにし、ＭＣＫＥをテスタに接続し、ＰＲを接地電位ＧＮＤに接続し、ＣＡを接地電位に接続する。これにより、前記図１の実施例と同様にテスタは、ＭＣＫＥ端子を利用してＳＤＲＡＭを単独で動作させることができる。ＦＬＡＳＨメモリの試験方法は、ＣＫＥはオープン、ＭＣＫＥは接地電位ＧＮＤに接続され、ＰＲはテスタに接続され、ＣＡは接地電位に接続される。これにより、テスタは、ＲＰ端子にハイレベルを供給し、ＣＳ０端子からチップイネーブル信号を供給してＦＬＡＳＨメモリを単独で動作させることができる。

マルチチップモジュールＭＣＭ全体を試験する方法は、ＣＫＥをテスタに接続し、ＭＣＫＥをＣＫＥと接続し、ＲＰをテスタに接続し、ＣＡをテスタに接続させる。この実施例では通常使用状態と同じく、ＦＬＡＳＨメモリにプログラムが格納されていることを前提として、ＣＰＵのＣＳ０端子はＦＬＡＳＨメモリのＣＥ端子に接続されている。それ故、このままではＣＰＵへのリセット解除後、最初にプログラムフェッチがＦＬＡＳＨメモリに対して行われる。しかし、テスタによりＲＰ端子を接地電位ＧＮＤにすれば、ＦＬＡＳＨメモリが強制的にディスエーブル状態になり、ＣＳ０端子がテスタ側にも伝えられて、最初にプログラムフェッチをテスタ側の仮想メモリに対して行うようにできる。この場合には、前記通常状態において、ＦＣＥをＣＳ０からＣＳ２に切り換えればよい。

この実施例では、上記のようにＲＰ端子をテスタで制御して、ＭＣＭ全体の試験を行うときには、ＦＬＡＳＨメモリにはプログラム等が格納されていないのでＲＰ端子をロウレベルにし、ＣＰＵをリセットして解除すれば、ＣＰＵからテスタ側のメモリに起動がかかりそれに対応した動作を行わせることができる。もちろん、ＦＬＡＳＨメモリにプログラムを書き込んで、上記ＲＰ端子をハイレベルにし、ＣＰＵをリセットしそれを解除すれば、ＦＬＡＳＨメモリに格納されたプログラム対応してＣＰＵが動作することも確認ができる。

図５には、この発明に係るマルチチップモジュールの一実施例のブロック図が示されている。この実施例は、前記図１ないし図４の実施例を一般的に表したものである。ＭＣＭの形態としては、ＭＣＭ内のチップを個別にディスエーブル状態にする信号を各チップに独立に持たせる。これだけでは、互いに動作が密接に関係し、その出力信号が他のチップの動作を制御するものがあるときには、単独での試験に障害が生じる。そこで、このような制御信号線は、ＭＣＭ外部で接続させるように外部端子に導き、外部端子での選択的な信号経路の変更によって、個々のチップ又はチップ相互の動作試験を可能にするものである。

図６には、この発明に係る半導体装置とそのテスト方法の他の一実施例を説明するための概略ブロック図が示されている。この実施例のマルチチップモジュールＭＣＭは、図１の実施例の変形例であり、図１の実施例からＳＤＲＡＭのＣＫＥに接続されるＭＣＫＥ端子を削除し、ＣＰＵのＣＫＥとＳＤＲＡＭのＣＫＥとが内部バスで直接に接続される。

前記図１と同等の試験を行うようにするために、ＣＰＵにはテスト用の機能と端子が新たに設けられる。つまり、ＣＰＵはテストモードにされると、ＣＫＥを出力ハイインピーダンス状態にする。これによりＳＤＲＡＭは、外部端子から供給されるＣＫＥのロウレベルによってディスエーブル状態にすることができる。また、ＣＰＵの単独での試験のときには、ＣＰＵはＣＫＥを出力ハイインピーダンス状態にし、テスト用端子ＴＣＫＥからＣＫＥをテスタに向けて出力するようにする。

テスタはマルチチップモジュールＭＣＭの外部からＣＰＵにバス解放を要求するバスリクエスト信号ＢＲＥＱと、ＣＰＵからマルチチップモジュールＭＣＭの外部にバス解放受け付けを知らせるバスアクノリッジ信号ＢＡＣＫを追加する。マルチチップモジュールＭＣＭの外部からのバスリクエスト信号ＢＲＥＱのアサートによってＣＰＵがバスを解放し、バスアクノリッジ信号ＢＡＣＫをアサートする。バスアクノリッジ信号ＢＡＣＫのアサートを受けて、マルチチップモジュールＭＣＭの外部デバイスであるテスタから内部のメモリへＣＰＵと内部メモリの共通端子を通じてアクセスできる。これにより、マルチチップモジュールに搭載されたメモリを通常パッケージと等価にし、通常パッケージと同一の試験をメモリ単独で実施できるようになる。このとき、ＣＰＵのＣＫＥ端子は、上記テスト用の機能によって出力ハイインピーダンス状態にされる。

ＣＰＵの単独での動作試験は、テスタによってＳＤＲＡＭのＣＫＥをロウレベルにしてディスエーブル状態にする。このとき、ＣＰＵがＳＤＲＡＭに向けたメモリアクセスを行う試験は、ＴＣＫＥからテスタに向けてイネーブル信号が出力されるために、テスタのメモリが前記同様に仮想メモリとしてアクセスされる。他は、前記図１の実施例と同様である。この構成は、実使用時にもＣＰＵを介さずにマルチチップモジュール内のメモリにアクセスできるため、外部に設けられたＤＭＡＣ等によりＣＰＵのデータ転送実行負荷を軽減できる。

本発明は、前記実施例のように基板に複数の半導体チップを搭載するマルチチップモジュールＭＣＭにおいて、基板上の全てのチップにディスエーブル信号を設け、試験対象チップ以外のディスエーブル信号をアサートし、試験対象チップ以外を機能停止状態にすることによって、マルチチップモジュールＭＣＭ内の試験対象チップを通常パッケージと等価な回路として試験できるようにする。この際、機能停止状態になっても出力状態を保持し、かつ、他のチップと接続されている信号はマルチチップモジュールＭＣＭ外に一旦出力し、マルチチップモジュール外部で接続するようにする。

このようにマルチチップモジュールに少数の端子を追加することにより、テスト用の回路をチップ内、あるいはマルチチップモジュール内に別チップとして搭載することなく、ノイズ特性を維持したままでマルチチップモジュールに搭載されたチップを個別に試験できるようになる。追加したテスト用端子は接続先端子の近辺に配置する方が電気的特性の面で良いことはいうまでもない。

ＣＰＵあるいはＡＳＩＣ（アプリケーション・スペシファイド・インテグレーテッド・サーキッツ）すなわち特定用途ＩＣとメモリから構成されるマルチチップモジュールにおいて、ＣＰＵあるいはＡＳＩＣからメモリをアクセスするために必要な制御線とアドレス線とデータ線を共有し、ＣＰＵあるいはＡＳＩＣに共有した信号を解放するバスリクエスト信号を設け、マルチチップモジュール外部からこのバスリクエスト信号をアサートすることによりマルチチップモジュール内のメモリにＣＰＵあるいはＡＳＩＣを介さずにアクセスできるようになる。

なお、ＡＳＩＣは、一般的には特定用途に向けられた入出力回路と、論理回路とからなると理解されるであろうけれども、近年の技術進歩は、複数個の中央処理ユニットを含むプロセッサと、その周辺回路とを含むより複雑な構成とすることも可能としている。

これにより、ＣＰＵあるいはＡＳＩＣの通常パッケージと同一の端子配置を持ったマルチチップモジュールであり、かつ、内蔵するメモリの試験をＣＰＵあるいはＡＳＩＣのバス解放ルーチンを追加するだけでメモリの通常パッケージの試験パターンを流用することができるようになり、試験パターン作成期間を削減できるようになる。

図７には、この発明に係るマルチチップモジュールの一実施例の製造方法を説明するためのフローチャート図が示されている。ＳＤＲＡＭのようなメモリとＣＰＵとを組み合わせてＭＣＭを構成する場合、個々のチップＳＤＲＡＭ、ＣＰＵはプロービング検査Ｐ１（高温選別）により良品チップが選ばれる。

上記選別されたＳＤＲＡＭとＣＰＵとは、ＭＣＭ組み立てが実施される。ＭＣＭ組み立て後は、チップの初期不良を除去するための加速試験としてＢ／Ｉが実施される。その後、前記のような試験方法を用いて、接続チェック、全ファンクションチェック、ＡＣ／ＤＣチェックをＭＣＭの選別として実施する。この実施例のようにマルチチップモジュールに組み立てられた状態で、接続チェック、全ファンクションチェック、ＡＣ／ＤＣチェックを実施される構成では、同図に点線で示したようにＳＤＲＡＭにベアチップ状態で通常パッケージと同等の試験を実施するＫＧＤ（Known Good Die) を使用しなくとも、同等、あるいはそれ以上の高信頼性での選別が可能になる。

図８には、マルチチップモジュールの組み立て工程の説明図が示されている。同図には、組み立て工程と、それに対応した熱履歴と概略縦構造が示されている。ベアチップのパッド上にＡｕパンプを形成する。ＭＣＭ基板電極に異方導電性フィルムＡＦＧを仮付けし、上記パッド上にＡｕバンプが形成されたベアチップをＭＣＭ基板にマウントし、加熱圧着が実施される。そして、Ｃ／Ｒ（コンデンサ／抵抗）付けリフローがなされて、最後に外部端子としてのボール付けリフローがなされてＭＣＭが形成される。

図９には本発明のマルチチップモジュール試験方法の一実施例のフローチャート図が示されている。この実施例では、最初にマルチチップモジュールＭＣＭの外部端子接続試験を実施する。つまり、前記図８の組み立て工程において、Ｉ／ＯパッドとＡｕバンプの接続やボール付けリフローでの電気的接続が正しくがなされかをチェックする。

次に各チップ間の接続試験を実施する。例えば、前記ＣＰＵをディスエーブル状態にしてＳＤＲＡＭのみアクセスして外部端子との接続をテストする。次にＣＰＵ単独での試験を実施する。この試験には、ＣＰＵに内蔵されるキャッシュメモリ等のＲＡＭテストが最優先で実施される。つまり、ＣＰＵの動作試験では、キャッシュメモリにプログラムを取り込んで動作をするので、その前提としてキャッシュメモリ（内蔵ＲＡＭ）が正しく動作することが試験される。

上記のように外部端子との接続が良好であるものについて、ＣＰＵ又はＳＤＲＡＭあるいはＦＬＡＳＨメモリ等を単独でファンクションテストを実施する。このとき、ＣＰＵからＳＤＲＡＭ又はＦＬＡＳＨメモリへのリード／ライトを行わせるようなマルチチップモジュール全体の試験も実施する。この後に、ＡＣ／ＤＣテストを実施して試験が終了する。

マルチチップモジュールに設けられているデータバスがメモリのデータバスよりも広く、図１の実施例のように複数のメモリのデータバスが平行にマルチチップモジュールから出力されている場合にはマルチチップモジュール内の複数のメモリを同時に試験することにより、マルチチップモジュールとしての試験時間を短縮することができる。

マルチチップモジュールの不良原因としては実装時の接続不良などが第一に考えられ、その他に実装時の応力によるチップの機能不良などが考えられる。したがって、試験を実施する順番としては図９に示すようにチップの接続を試験してから各チップの機能を個別に試験し、その後マルチチップモジュール全体の試験を行なうのが望ましい。

図１０には、この発明に係るマルチチップモジュールの一実施例の構成図が示されている。図１０（Ｂ）のようにＣＰＵとＳＤＲＡＭからなるマルチチップモジュールを図１０（Ａ）のようにＣＰＵのみが搭載れる通常パッケージと同一のパッケージで実現する。つまり、図１０（Ａ）と（Ｂ）は外部からは同じ端子配列でサイズのものとされる。言い換えるならば、既存のＣＰＵと同じパッケージにＣＰＵとＳＤＲＡＭを搭載してマルチチップモジュールを構成する。これにより、通常パッケージのＣＰＵで使用している冶工具および試験パターンを流用できるので試験立ち上げ工数を減少させることができる。また、実使用でも通常パッケージを搭載していた半導体回路装置に本マルチチップモジュールを搭載するだけで、メモリ容量を追加することができる。

図１１には、この発明に係るマルチチップモジュールの他の一実施例の構成図が示されている。この実施例では、異なるメモリ種類、容量を持つ複数のマルチチップモジュール間で外形と端子配置を同一とし、冶工具と試験パターンを共用する。これにより、製造や組み立ての効率化を図ることができるし、前記のように実使用でもマルチチップモジュールの交換するだけで、メモリ容量を追加することができる。

図１２には、この発明に係るマルチチップモジュールの他の一実施例の構成図が示されている。この実施例でも、異なるメモリ種類、容量を持つ複数のマルチチップモジュール間で外形と端子配置を同一とし、冶工具と試験パターンを共用する。これにより、製造や組み立ての効率化を図ることができるし、前記のように実使用でもマルチチップモジュールの交換するだけで、メモリ容量を追加することができる。前記図１０や図１１のマルチチップモジュールでは、チップと実装基板とはワイヤボンディングにより接続されるが、図１２の実施例では前記図８の実施例のようにＡｕバンプによりＩＣペレットがビルドアップ基板に接続される。

この実施例のように、このマルチチップモジュールを使用者が通常パッケージからマルチチップモジュールに置きかえるだけでＣＰＵあるいはＡＳＩＣとメモリの機能を有することができるようになる。このような、同一の端子配置・パッケージにＣＰＵあるいはＡＳＩＣと異なる容量のメモリを搭載するマルチチップモジュールは、元になるＣＰＵあるいはＡＳＩＣと同一の端子配置・パッケージにするだけでなくマルチチップモジュール間で同一の端子配置・パッケージにしても同様の効果を得られることはいうまでもない。

以上説明したように、本実施形態によれば以下の効果が得られる。
（１）第１半導体チップからの動作の指示を受け、それに対応した信号出力動作を含む第２半導体チップを実装手段に搭載し、かかる実装手段に上記第１と第２半導体チップとを相互に接続させる内部配線及び上記内部配線に接続された外部端子を設けてマルチチップモジュールを構成し、かつモジュール内部に上記第１半導体チップから第２の半導体チップに対する動作の指示を選択的に無効にする信号経路を設けることにより、マルチチップモジュールの性能を維持しつつ、半導体チップ単体での信頼性の高い試験を可能にすることができるという効果が得られる。

（２）上記に加えて、上記第１半導体チップから第２半導体チップに向けて動作の指示を伝達する上記内部配線は第１の外部端子に接続し、第２の外部端子から延びて上記第２半導体チップに向けた動作の指示を伝達する内部配線が上記第２半導体チップに接続することにより、上記第１と第２の外部端子との接続の有無にするという簡単な構成により、マルチチップモジュールの性能を維持しつつ、上記第１半導体チップから第２半導体チップに対する動作の指示を選択的に無効にする信号経路を形成することができるという効果が得られる。

（３）上記に加えて、上記第２半導体チップに、上記第１半導体チップからの動作の指示を無視する制御端子を持たせ，かかる制御端子が上記外部端子に接続させることにより、マルチチップモジュールの性能を維持しつつ、半導体チップ単体での信頼性の高い試験を可能にすることができるという効果が得られる。

（４）上記に加えて、上記第１と第２半導体チップの動作を有効／無効にする制御端子を持たせ、それぞれの制御端子を上記外部端子に接続させることにより半導体チップ単体での信頼性の高い試験及び半導体チップ相互での試験を可能にすることができるという効果が得られる。

（５）上記に加えて、上記第１半導体チップを中央処理ユニットを含むプロセッサとし、上記第２半導体チップをメモリ回路とすることにより、マイクロプロセッサを含むシステムの高速化及び小型化を実現できるという効果が得られる。

（６）上記に加えて、上記第２半導体チップを複数個からなりランダム・アクセス・メモリと不揮発性メモリを含むようにすることにより、使い勝手のよいマルチチップモジュールを得ることができるという効果が得られる。

（７）上記に加えて、上記第１半導体チップとして、それ自体で１つの半導体装置を構成する製品に向けられてものとすることにより、既存のテスト装置及びテストプログラムをそのまま利用することができるという効果が得られる。

（８）上記に加えて、上記第１半導体チップを特定の動作モードに設定されることにより上記第２半導体チップに対する動作の指示に代えて外部端子へそれと同等の信号を出力させる信号経路を含ませることにより、少ない外部端子数によりマルチチップモジュールの性能を維持しつつ、半導体チップ単体での信頼性の高い試験を可能にすることができるという効果が得られる。

（９）上記に加えて、上記第１半導体チップは中央処理ユニットを含むプロセッサとし、バス開放機能を持たせることにより、外部のテスト装置により中央処理ユニットに代わってバス権を獲得して周辺回路の試験を行うようにすることができるという効果が得られる。

（１０）第１半導体チップからの動作の指示を受け、それに対応した信号出力動作を含む第２半導体チップを実装手段に搭載し、かかる実装手段に上記第１と第２半導体チップとを相互に接続させる内部配線及び上記内部配線に接続された外部端子を設けてマルチチップモジュールを構成し、かつモジュール内部に上記第１半導体チップから第２の半導体チップに対する動作の指示を選択的に無効にする信号経路を持つ半導体装置のテスト方法として、上記第１半導体チップから第２半導体チップに対する動作の指示を無効にし、第１半導体チップから上記第２半導体チップに向けた動作試験を、上記外部端子に接続されたテスト装置との間で行うようにすることにより、マルチチップモジュールの性能を維持しつつ、半導体チップ単体での信頼性の高い試験を可能にすることができるという効果が得られる。

（１１）上記に加えて、第１半導体チップ又は第２半導体チップと上記外部端子との間の接続試験を行い、接続不良が無いことを条件に第１半導体チップ又は第２半導体チップの動作タイミング試験を含む他の動作試験行うようにすることにより、効率的な良／不良の判定を行うことができるという効果返られる。

以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えばマルチチップモジュールには、ＣＰＵと協同して動作するデジタル・シグナル・プロセッサ（ＤＳＰ）等のコプロセッサも搭載されるものであってもよい。この場合には、両者を密接に関連して動作させるための制御信号を持つので、かかる信号線は前記のように外部端子を相互に接続することより信号伝達経路を形成するようにすればよい。このようにすることによって、ＣＰＵとＤＰＳとの間の互いに関連する動作を、ＣＰＵとテスト装置との間や、ＤＳＰとテスト装置との間に代えて行うようにすることができる。

マルチチップモジュールのための面付け可能な電極を持つ半導体チップとしては、いわゆるベアチップとともに、ＣＳＰ構成の半導体チップ、あるいはＷＰＰ（Wafer Process Package)と称されるような半導体ウエハ状態で必要な端子、配線、端子の形成及び実質的な封止を行ない、その後チップ分割を行うことによって完成される半導体装置のような、広義のベアチップとも見做せるものであってもよい。半導体チップとしては、搭載基板との電気接続領域を実質的に半導体チップの範囲内に設定することができず、マルチチップモジュールの充分な小型化が可能となるという点で、内面付け構成のチップが望ましい。本発明は、面付け半導体チップのように、その電極が半導体チップそれ自体によって隠れてしまい、また搭載基板での内部配線もその多層配線に隠れてしまう場合に時に好適となる。

半導体チップは、設計から製造までのターンアラウンドタイムの短縮の点で既存の半導体チップの使用も考慮されるというマルチチップモジュールの１つの特徴に応えられるよう、面付け半導体チップだけでなく、その一部あるいは全部がワイヤボンディング技術対応の半導体チップから選ばれてもよい。面付け半導体チップとワイヤボンディング対応の半導体チップとを混載する場合、搭載基板は、例えば、その一方の主面に面付け半導体チップのためのランドと、ワイヤボンディング対応の半導体チップを接着する領域とワイヤボンディング用電極とが設定される。上記搭載基板の他方の主面には、前記実施例と同様な外部端子としての比較的大きなサイズの複数のバンプ電極が設定される。ワイヤボンディング対応の半導体チップは、搭載基板の上記領域に接着剤によって接着固定され、半導体チップのボンディングパッド電極と搭載基板の電極とがワイヤボンディング技術によるコネクタワイヤによって電気的に結合されることになる。

マルチチップモジュールは、ＣＰＵを構成する半導体チップ上にメモリチップを積層するような積層構成の半導体チップを使用するものであってもよい。あるいは実装基板の両面に半導体チップを搭載させるものであってもよい。この発明は、マルチチップモジュールを構成する半導体装置及びそのテスト方法として広く利用できる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。第１半導体チップからの動作の指示を受け、それに対応した信号出力動作を含む第２半導体チップを実装手段に搭載し、かかる実装手段に上記第１と第２半導体チップとを相互に接続させる内部配線及び上記内部配線に接続された外部端子を設けてマルチチップモジュールを構成し、かつモジュール内部に上記第１半導体チップから第２の半導体チップに対する動作の指示を選択的に無効にする信号経路を設けることにより、マルチチップモジュールの性能を維持しつつ、半導体チップ単体での信頼性の高い試験を可能にすることができる。

第１半導体チップからの動作の指示を受け、それに対応した信号出力動作を含む第２半導体チップを実装手段に搭載し、かかる実装手段に上記第１と第２半導体チップとを相互に接続させる内部配線及び上記内部配線に接続された外部端子を設けてマルチチップモジュールを構成し、かつモジュール内部に上記第１半導体チップから第２の半導体チップに対する動作の指示を選択的に無効にする信号経路を持つ半導体装置のテスト方法として、上記第１半導体チップから第２半導体チップに対する動作の指示を無効にし、第１半導体チップから上記第２半導体チップに向けた動作試験を、上記外部端子に接続されたテスト装置との間で行うようにすることにより、マルチチップモジュールの性能を維持しつつ、半導体チップ単体での信頼性の高い試験を可能にすることができる。

この発明に係る半導体装置とそのテスト方法の一実施例を説明するための概略ブロック図である。 この発明に係る半導体装置とそのテスト方法の他の一実施例を説明するための概略ブロック図である。 この発明に係る半導体装置とそのテスト方法の他の一実施例を説明するための概略ブロック図である。 この発明に係る半導体装置とそのテスト方法の他の一実施例を説明するための概略ブロック図である。 この発明に係るマルチチップモジュールの一実施例を示すブロック図である。 この発明に係る半導体装置とそのテスト方法の他の一実施例を説明するための概略ブロック図である。 この発明に係るマルチチップモジュールの一実施例の製造方法を説明するためのフローチャート図である。 この発明に用いられるマルチチップモジュールの組み立て工程の説明図である。 本発明のマルチチップモジュール試験方法の一実施例を示すフローチャート図である。 この発明に係るマルチチップモジュールの一実施例を示す構成図である。 この発明に係るマルチチップモジュールの他の一実施例を示す構成図である。 この発明に係るマルチチップモジュールの他の一実施例を示す構成図である。

ＭＣＭ…マルチチップモジュール、ＣＰＵ…中央処理ユニット、ＳＤＲＡＭ…シンクロナス・ダイナミック・ランダム・アクセス・メモリ。

Claims (8)

1. 半導体装置であって、
   複数の第１外部端子と、
   複数の第２外部端子と、
   １つの第３外部端子と、
   １つの第４外部端子と、
   前記複数の第１外部端子、前記複数の第２外部端子及び前記１つの第３外部端子に結合された第１半導体チップと、
   前記複数の第２外部端子及び前記１つの第４外部端子に結合された第２半導体チップと、を有し、
   前記１つの第３外部端子は、前記第１半導体チップから供給さるべき前記第２半導体チップに対する動作指示の有効または無効を示す第１信号を前記半導体装置の外部へ出力可能とし、
   前記１つの第４外部端子は、前記半導体装置の外部から供給されるべき前記第２半導体チップに対する動作指示の有効または無効を示す第２信号を前記第２半導体チップへ入力可能とすることを特徴とする半導体装置。
2. さらに、
   前記第１半導体チップ及び前記第２半導体チップがその表面に搭載される基板を有し、
   前記基板の裏面には、前記第１ないし第４外部端子が設けられ、
   前記第３及び前記第４外部端子は、隣接して設けられることを特徴とする請求項１記載の半導体装置。
3. 前記第１半導体チップは、プロセッサであり、
   前記第２半導体チップは、シンクロナス・ダイナミック・ランダム・アクセス・メモリであり、
   前記第１信号は、前記プロセッサから出力されるべきクロックイネーブル信号であり、
   前記第２信号は、前記シンクロナス・ダイナミック・ランダム・アクセス・メモリへ入力されるべきクロックイネーブル信号であることを特徴とする請求項１及び２記載の半導体装置。
4. さらに、第５外部端子を有し、
   前記複数の第２外部端子は、データ端子と他の端子を含み、
   前記第２半導体チップは、第１及び第２シンクロナス・ダイナミック・ランダム・アクセス・メモリを含み、
   前記第１シンクロナス・ダイナミック・ランダム・アクセス・メモリは、前記複数の第２外部端子に結合され、
   前記第２シンクロナス・ダイナミック・ランダム・アクセス・メモリは、前記他の端子及び前記第５外部端子に結合されることを特徴とする請求項３記載の半導体装置。
5. 前記複数の第１外部端子は、前記第１半導体チップを機能停止状態にするための信号が供給される第６外部端子を含むことを特徴とする請求項１記載の半導体装置。
6. 前記第１半導体チップは、前記第６外部端子から供給される前記信号に対応して機能停止状態にされ、かかる機能停止状態において前記第１信号の出力状態を保持し、
   通常動作状態のとき、前記１つの第３外部端子と前記１つの第４外部端子は外部配線で接続され、
   第１テスト動作状態のとき、前記１つの第３外部端子と前記１つの第４外部端子とは接続されず、前記第４外部端子に供給さられる前記第２信号により、前記第２半導体チップを動作停止状態とし、前記第１半導体チップをそれに対応した単体の半導体チップを持つ半導体装置と等価になるようにして、当該単体の半導体チップの試験パターンを適用した試験を可能とし、
   第２テスト動作状態のとき、前記１つの第３外部端子と前記１つの第４外部端子とは接続されず、前記第６外部端子からの前記信号により、前記第１半導体チップを機能停止状態とし、前記第２半導体チップをそれに対応した単体の半導体チップを持つ半導体装置と等価になるようにして、単体の半導体チップの試験パターンを適用した試験を可能とする請求項５記載の半導体装置。
7. 前記第１半導体チップは、プロセッサであり、
   前記第２半導体チップは、フラッシュメモリであり、
   前記第１信号は、前記プロセッサから出力されるべき第１チップセレクト信号であり、
   前記第２信号は、前記フラッシュメモリへ入力されるべきチップイネーブル信号であることを特徴とする請求項１記載の半導体装置。
8. さらに、
   １つの第７外部端子を有し、
   前記１つの第７外部端子には、前記プロセッサから出力される第２チップセレクト信号が供給可能である請求項７記載の半導体装置。

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