この発明をより詳細に説明するために、添付の図面に従ってこれを説明する。図1には、この発明に係る半導体装置とそのテスト方法の一実施例を説明するための概略ブロック図が示されている。この実施例のマルチチップモジュールMCMは、中央処理ユニット(以下、単にCPUという)と、2つの(Synchronous Dynamic Random Access Memory ;以下単にSDRAMという)とにより構成される。SDRAMは、1つが1M(メガ)×16ビット×4バンクからなる約64Mビットの記憶容量を持ち、16ビットからなるデータ端子を32ビットからなるデータバスの上位Uと下位Lに振り分けて接続されている。これにより、CPUからみると、1M×32ビット×4バンクのメモリアクセスが行われるものとなる。
マルチチップモジュールMCMは、その構造が後で図8、図10〜図12をもって説明されるけれども、その概要を説明すると以下のようになる。すなわち、マルチチップモジュールMCMは、CPUを構成する半導体チップ、2つのSDRAMを構成する2つの半導体チップ、及びそれら半導体チップを搭載する搭載基板とを持つ。
複数の半導体チップは、搭載基板の一方を主面側に搭載される。マルチチップモジュールMCMの複数の外部端子は、搭載基板の他方の主面側に配置される。この構成は、複数の半導体チップが占める面積と、複数の外部端子を配列するために必要とされる面積とにかかわらずに、マルチチップモジュールを比較的コンパクトなサイズにすることを可能とする。
各半導体チップは、いわゆるベアチップから構成され、搭載基板に面付け可能なような複数のバンプ電極を持つ。各半導体チップは、必要に応じて、エリア・アレイ・パッドと称されるような技術、すなわち、素子及び配線が完成された半導体チップ上にポリイミド樹脂からなるような絶縁膜を介してパッド電極の再配置を可能とする配線を形成し、かかる配線にパッド電極を形成するような技術によって構成される。エリア・アレイ・パッド技術によって、半導体チップにおける外部端子としての数十μmないし100μmピッチのような比較的小さいピッチに配列されたパッド電極は、0.1mm〜0.2mmのような径とされ、かつ400μm〜600μmピッチのような比較的大きなピッチのパンプ電極配列に変換される。エリア・アレイ・パッド技術は、SDRAMのような、その入出力回路とパッド電極が半導体チップの中央に配列されることが好適な半導体チップの面付けチップ化に有効である。
搭載基板は、ガラスエポキシもしくはガラスからなるような絶縁基板と、かかる絶縁基板上に形成された多層配線構成からなるような比較的微細な内部配線と、半導体チップのパンプ電極に電気的結合されるべき複数のランドと、複数の外部端子とを持つ。搭載基板は、より好適には半導体チップ搭載側の主面に、上記ランド上を除いて、有機レジスト材からなるような絶縁保護被覆が施される。
外部端子は、絶縁基板に形成された孔を介して内部配線に電気接続されるようなバンプ電極から構成される。半導体チップにおけるバンプ電極がマイクロバンプと称されても良い比較的小さいサイズ、比較的小さいピッチとされるのに対して、搭載基板における外部端子としてのバンプ電極は比較的大きいサイズと比較的大きいピッチとされる。搭載基板上には複数の半導体チップが面付け技術によって搭載される。面付けされた半導体チップと搭載基板との間には、いわゆるアンダーフィルと称される保護材が充填される。
マルチチップモジュールMCMに使用される各半導体チップは、予め不良とみなせる無駄なものの使用を回避する上で、通常の半導体装置の製法と同様に、いわゆる半導体ウエハテスト、すなわち、それぞれの半導体チップに分割される前の半導体ウエハ段階においてプローブを介して電気的特性がテストされ、良品と判断されたものが使用される。搭載基板もまた、同様に事前に良品と判断されたものが使用される。しかしながら、例えば、ウエハテストは、種々の技術的制約から必ずしも充分なテストとなるとは限らない。
マルチチップモジュール組み立て時には、接続不良の発生や、熱応力を含む機会応力による素子特性の変化の可能性も含む。それ故に、組み立て後のマルチチップモジュールのテストは必須とされる。より厳しい半導体装置の製造ではバーンインのようなスクリーニングとその後のテスト、すなわちバーインテストを含む。
図1のようなCPUとSDRAMとが組み合わされたマルチチップモジュールMCMの特徴を生かしつつ、高信頼性での試験を可能にするために、CPU(マイコン用チップ)と、SDRAMとはマルチチップモジュールMCMを構成する実装基板に形成されたアドレスバス、データバス及び制御バスに相互に接続される。例えば、アドレスバスは、SDRAMのアドレス端子A0〜A13に対応された14本からなり、データバスは、2つのSDRAMのデータ端子DQ0〜DQ15に対応された32本からなる。上記CPUは、上記アドレスバスに対してA2からA15のアドレス端子が接続され、上記データバスに対してはD0〜D15とD16〜D31が接続される。
上記CPUは、SDRAMに対応されたCKIO、CKE、CS3B、RAS3LB、CASLB、RD/WRBとDQMUUB,DQMULB及びDQMLUB,DQMLLの各制御出力端子を持ち、それぞれがSDRAMのCLK、CKE、CSB、RASB、CASB、WEBとDQMU,DQBLに接続される。ここで、各端子名にBを付したものは、図面上では端子名にオバーバーを付したロウレベルをアクティブレベルとする論理記号に対応している。上記端子DQMUUB,DQMULB及びDQMLUB,DQMLLは、マクス信号であり、上記32ビットからなるデータバスを8ビットずつ4組に分け、DQMUUB,DQMULB及びDQMLUB,DQMLLにより選択的なマスクを行う。
この実施例では、上記のようにSDRAMへのアクセスに必要な制御線、アドレス線、データ線はCPUとの共通信号としてマルチチップモジュールの端子となっている。この中でSDRAMを停止状態に制御するCKE端子だけはCPUとは独立にマルチチップモジュールMCMの外部端子MCKEとして引き出している。それ故、CPUのCKE端子は、マルチチップモジュールMCMの外部端子CKEと接続されている。通常状態ではCPUのCKE端子とSDRAMのMCKE端子をマルチチップモジュール外部で相互に接続して使用される。上記CKE端子とMCKE端子は、後の図10ないし図12のようなマトリクス状に配列された外部端子のうちの隣接する端子とされる。これによって、上記CKE端子とMCKE端子との通常使用時の外部接続経路の最小化が可能にされる。
CPUの動作を有効/無効にするディスエーブル(又はディセーブル)端子CAは、マルチチップモジュールMCMの外部端子と接続されている。また、SDRAMのディスエーブル端子は上記CKE端子であり、それがマルチチップモジュールMCMの外部端子MCKEと接続されている。
上記SDRAMにおいて、チップセレクト端子CSBはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト端子CSBがハイレベルのとき(チップ非選択状態)やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。RASB,CASB,WEBの各端子は通常のDRAMにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
クロックイネーブル端子CKEは次のクロック信号の有効性を指示する信号であり、当該端子CKEがハイレベルであれば次のクロック信号CLKの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。それ故、この端子CKEが前記ディスセーブル端子としての機能を有する。上記ロウアドレス信号は、クロック端子CLK(あるいはこれと同期した内部クロック信号)の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるアドレス信号のレベルによって定義される。
アドレス信号A12とA13は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、A12とA13の組み合わせにより、SDRAMに設けられる4つのメモリバンク0〜3のうちの1つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路及びデータ出力回路への接続などの処理によって行うことができる。
CPUの端子BACKは、バス使用許可入力(バスアクノリッジ信号)、BREQはバス使用権要求出力(バスリクエスト信号)に用いられる。CPUには、その他の信号用の制御端子が設けられる。この実施例のマルチチップモジュールMCMでは、上記アドレスバス、データバス及び制御バスのそれぞれが外部端子に接続されており、そのうち、CPUとSDRAMの間において、CKEは直接に接続されるのではなく、マルチチップモジュールの外部端子にそれぞれが接続され、マルチチップの外部において接続することにより、CPUからSDRAMに伝えられる信号経路が形成される。
上記CPUは、端子CAによりディスエーブル状態にされたときに出力を保持する端子CKEでありロウレベルを保持する。これに対してSDRAMは、端子CKEによりディスエーブル状態にされたときに出力を保持する端子はない。
この実施例のマルチチップモジュールMCMに対する試験方法は、次の通りである。CPUを試験する場合は、CKEをテスタに接続し、MCKEを接地電位(GND)に接続し、RESETP(図示しないリセット端子)をテスタに接続し、CAをテスタに接続する。また、テスタは、マルチチップモジュールMCMのアドレスバス、データバス及び制御バスに対応した外部端子と接続されており、テスタとCPUとの間で一対一でのテストを実施する。
特に制限されないが、CPUチップは、それ自体で1つの半導体装置を構成するものが用いられる。この場合、CPUチップに対してはプロービング及び組み立て後の試験のためにテストプログラムを持つテスト装置が存在するので、それをそのまま用いてCPUの試験を実施することができる。つまり、既存のテスト装置及びテストプログラムをそのまま用いつつ、マルチチップモジュールに搭載されたCPUを試験することが可能となる。
例えば、CPUに対してSDRAMのメモリアクセスを行う動作試験を行うとき、CPUは上記CKEによりSDRAMにクロックCKを供給して、前記コマンドを発行する動作を行う。このとき、CKEは前記のように内蔵のSDRAMではなく、テスタに伝えられる。それ故、テスタ側の仮想メモリがアクセスされてリード/ライト動作が実施される。つまり、CPUはテスタをSDRAMと見立ててメモリアクセスを行うので、その試験を行うことができる。もしも、マルチチップモジュール内でCPUのCKE端子とSDRAMのCKE端子とが接続されていたなら、CPUの前記のような動作試験のときに内蔵のSDRAMが応答してデータバス上に読み出し信号を出力したりするので、不所望な信号の衝突が生じて上記テスト装置及びテストプログラムを使用できなくなるし、SDRAMをアクセスするようなCPUの動作試験を実施できなくなる。
SDRAMを試験する場合は、CKEをオープンにし、MCKEをテスタに接続し、RESETPを接地電位に接続し、CAを接地電位に接続する。これにより、CPUがディスエーブル状態にされてCKE端子をロウレベルに固定するものとなるが、テスタからMCKE端子にクロックイネーブル信号を供給することにより、SDRAMをCPUから切り離した状態でテストすることができる。この場合も、SDRAMが汎用のSDRAMと同じチップで構成されていたなら、既存のメモリテスタにより既存のテストプログラムに従ったテストを実施することができる。
上記のような個々の半導体チップの試験により、それぞれが正常に動作すると判定された後に、マルチチップモジュール全体としての動作試験することも可能とされる。つまり、マルチチップモジュールの全体で試験を行うときには、CKEをテスタに接続し、MCKEをCKEに接続し、RESETPをテスタに接続し、CAをテスタに接続させる。これにより、CPUからSDRAMに対して書き込みや読み出しのメモリアクセスを行わせる。そして、CPUにバス使用権を開放させ、テスト装置がバス使用権を獲得してSDRAMをアクセスしてそのデータを読み出す等により、実動作状態に則したCPUとSDRAMとの間でのデータの書き込み/読み出しを確認することができる。
図2には、この発明に係る半導体装置とそのテスト方法の他の一実施例を説明するための概略ブロック図が示されている。この実施例のマルチチップモジュールMCMは、前記CPUと1つのSDRAMと1つのフラッシュEEPROM(Flash Electrically Eraseble and Programmble Read Only Memory;以下単にFLASHメモリという)とにより構成される。SDRAMは、1つが1M(メガ)×16ビット×4バンクからなる約64Mビットの記憶容量を持ち、FLASHメモリは、32Mビットの記憶容量を持ち、16ビットからなるデータ端子を持つ。
このようなCPUとSDRAMとFLASHメモリが組み合わされたマルチチップモジュールMCMの特徴を生かしつつ、高信頼性での試験を可能にするために、CPU(マイコン用チップ)と、SDRAM及びFLASHメモリとはマルチチップモジュールMCMを構成する実装基板に形成されたアドレスバス、データバス及び制御バスに相互に接続される。例えば、アドレスバスは、FLASHメモリのアドレス端子A0〜A20に対応された21本からなり、データバスは、SDRAMのデータ端子DQ0〜DQ15とFLASHメモリのデータ端子I/O0〜I/O15に対応された16本からなる。上記CPUは、上記アドレスバスに対してA1からA21のアドレス端子が接続され、上記データバスに対してはD0〜D15が接続される。CPUのアドレスバスA1〜A14がSDRAMのアドレスバスA0〜A13に接続される。
上記CPUは、SDRAMに対応されたCKIO、CS3B、RASLB、CASLB、RD/WRBとWE1B/DQMLUB,WE0B/DQMLLBの各制御出力端子を持ち、CKEが前記図1の実施例のように外部端子に導かれることを除いて、他のそれぞれが前記同様にSDRAMのCLK、CSB、RASB、CASB、WEBとDQMU,DQBLに接続される。上記CPUは、FLASHメモリに対応されたRDB、PTN1、PTN0、CS0を持ち、それぞれがFLASHメモリのOEB、RDY/BusyB、WPBに接続される。FLASHメモリは、リセットパワーダウン端子RPBとチップイネーブル端子CEを持ち、これが外部端子PRとFCEに接続される。また、CPUのCS2が外部端子に導かれている。ここで、各端子名にBを付したものは、前記同様に図面上では端子名にオバーバーを付したロウレベルをアクティブレベルとする論理記号に対応している。
この実施例でも、上記のようにSDRAMやFLASHメモリへのアクセスに必要な制御線、アドレス線、データ線はCPUとの共通信号としてマルチチップモジュールの外部端子となっている。この中で上記のようにSDRAMを停止状態に制御するCKE端子だけはCPUとは独立にマルチチップモジュールMCMの外部端子MCKEとして引き出している。それ故、CPUのCKE端子は、マルチチップモジュールMCMの外部端子CKEと接続されている。通常状態ではCPUのCKE端子とSDRAMのMCKE端子をマルチチップモジュール外部で相互に接続して使用される。
CPUの動作を有効/無効にするディスエーブル端子は、CPUはCA端子であり、マルチチップモジュールMCMの外部端子と接続されている。また、SDRAMのディスエーブル端子は上記CKE端子であり、それがマルチチップモジュールMCMの外部端子MCKEと接続されている。そして、フラッシュメモリの動作を有効/無効にするディスエーブル端子は、リセットパワーダウン端子RPBとチップイネーブル端子CEであり、それぞれが外部端子RPとECEに接続されている。
上記のようにCPU、SDRAM、FLASHメモリへのアクセスに必要な制御線、アドレス線、データ線はCPUとの共通信号としてマルチチップモジュールの端子となっている。この中でSDRAMを停止状態に制御するMCKE端子とFLASHメモリを停止状態に制御するRP端子をCPUとは独立にマルチチップモジュールの外部端子として引き出している。
この実施例のマルチチップモジュールMCMの試験方法は、次の通りである。CPUを単独で試験する場合には、CKEはテスタに接続され、MCKEは接地電位(GND)に接続され、RP端子は接地電位に接続され、CS0とCS2はテスタに接続され、FCEはテスタに接続され、CAはテスタに接続される。これにより、CPUの動作試験でSDRAMやFLASHメモリをアクセスしようとしても、前記図1の実施例と同様にこれらの内臓メモリは応答せず、テスタに設けられた仮想メモリ等がアクセスされることになる。
SDRAMの試験方法は、CKEはオープン、MCKEはテスタに接続され、PRは電源電圧VCCに接続され、CS0とCS2はテスタに接続され、FCEは電源電圧VCCに接続され、CAは接地電位に接続される。これにより、前記図1の実施例と同様にテスタは、MCKE端子を利用してSDRAMを単独で動作させることができる。
FLASHメモリの試験方法は、CKEはオープン、MCKEは接地電位GNDに接続され、PRはテスタに接続され、CS0とCS2は電源電圧VCCに接続される。FCEはテスタに接続され、CAは接地電位に接続される。これにより、テスタは、FCE端子を利用してFLASHメモリを単独で動作させることができる。
マルチチップモジュールMCM全体を試験する方法は2通りある。そのうちの1つは、通常使用状態と同じく、FLASHメモリにプログラムが格納されていることを前提としたものであり、CPUのCS0端子に接続するメモリはブートメモリとして扱われ、CPUへのリセット解除後、最初にプログラムフェッチがブート(Boot) メモリに対して行なわれる。この場合には、CKEはテスタに接続され、MCKEはCKEと外部で接続され、RP、CS0、CS2はテスタに接続され、FCEはCS0と外部で接続され、CAはテスタで接続される。他の1つは、テスト用のものであり、CPUへのリセット解除後、最初にプログラムフェッチをテスタ側の仮想メモリに対して行う。この場合には、前記通常状態において、FCEをCS0からCS2に切り換えればよい。
この実施例では、MCM全体の試験を行うときには、FLASHメモリにはプログラム等が格納されていないのでFCEをCS2に接続し、CPUをリセットして解除すれば、CPUからテスタ側の仮想メモリに起動がかかりそれに対応した動作を行わせることができる。もちろん、FLASHメモリにプログラムを書き込んで、上記CS0をFCEに接続してCPUをリセットしそれを解除すれば、FLASHメモリに格納されたプログラム対応してCPUが動作することも確認ができる。
FLASHメモリのディスエーブル端子は、CE端子の他にRP端子の2つからなるので、この実施例では両方を外部端子に接続しているが、いずれか1つを外部端子として設ければよい。つまり、CPUやSDRAMの単独試験のときに、CE又はRPのいずれかを電源電圧VCCにすればよい。
図3には、この発明に係る半導体装置とそのテスト方法の他の一実施例を説明するための概略ブロック図が示されている。この実施例のマルチチップモジュールMCMは、前記図2と同様にCPUと1つのSDRAMと1つのFLASHメモリとにより構成される。この実施例は、前記図2の実施例の変形例であり、図2の実施例と相違する点は、FLASHメモリのRP端子が内部バスでCPUのPTN2端子に接続されている点である。
前記図2の実施例と同様に、CPUを試験する場合はSDRAMのMCKE端子をロウレベルに、FLASHメモリのFCE端子をハイレベルにする。SDRAMを試験する場合はCPUのCA端子をロウレベルに、FLASHメモリのFCE端子をハイレベルにする。CPUとSDRAM間のインターフェイスを試験する場合はCPUのCKE端子とSDRAMのMCKE端子を接続し、FLASHメモリのFLCE端子をハイレベルにする。CPUとFLASHメモリ間のインターフェイスを試験する場合はCPUのCS0端子とFLASHメモリのFCE端子を接続し、SDRAMのMCKE端子をロウレベルにする。マルチチップモジュール全体を試験する場合はCPUのCKE端子とSDRAMのMCKE端子を接続し、CPUのCS2端子とFLASHメモリのFCE端子を接続する。
CPUのCS0端子に接続するメモリは前記のようにブートメモリとして扱われ、CPUへのリセット解除後、最初にプログラムフェッチがブートメモリに対して行なわれる。一般的にブートメモリにはプログラムが格納されているので、CPUとFLASHメモリ間のインターフェイスを試験する場合に、FLASHメモリがCS0端子に接続されているとFLASHメモリ部で不良が発生した場合に試験プログラム自体を読め出せなくなり、十分な試験ができない。このため、図2や図3の実施形態ではCPUのCS2端子にFLASHメモリのFCE端子を接続し、FLASHメモリをデータ格納メモリとして試験可能となる。
また、CPUの単独試験のときに、CKEやCS0を外部端子に導き、外部でSDRAMやFLASHメモリと選択的に接続する構成を採るので、CPUに対してSDRAMやFLASHメモリをアクセスするような動作試験をしても、SDRAMやFLASHメモリはディスエーブル状態になっているので、テスタ側のいわば仮想のメモリがアクセスされることとなり、CPU単独試験を実施することができる。
図4には、この発明に係る半導体装置とそのテスト方法の他の一実施例を説明するための概略ブロック図が示されている。この実施例のマルチチップモジュールMCMは、前記図2と同様にCPUと1つのSDRAMと1つのFLASHメモリとにより構成される。この実施例では、CE端子に代えてRP端子をディスエーブル端子として用いる。それ故、FLASHメモリのCE端子は内部でCPUのCS0と接続されている。
この実施例のマルチチップモジュールMCMの試験方法は、次の通りである。CPUを単独で試験する場合には、CKEはテスタに接続し、MCKEを接地電位(GND)に接続し、RP端子は接地電位GNDに接続し、CAはテスタに接続する。これにより、CPUの動作試験でSDRAMやFLASHメモリをアクセスしようとしても、MCKEとRPのロウレベルによりSDRAMとFLASHメモリはディスエーブル状態になっており、前記図1の実施例と同様にこれらの内臓メモリは応答せず、テスタに設けられた仮想メモリ等がアクセスされることになる。
SDRAMの試験方法は、CKEをオープンにし、MCKEをテスタに接続し、PRを接地電位GNDに接続し、CAを接地電位に接続する。これにより、前記図1の実施例と同様にテスタは、MCKE端子を利用してSDRAMを単独で動作させることができる。FLASHメモリの試験方法は、CKEはオープン、MCKEは接地電位GNDに接続され、PRはテスタに接続され、CAは接地電位に接続される。これにより、テスタは、RP端子にハイレベルを供給し、CS0端子からチップイネーブル信号を供給してFLASHメモリを単独で動作させることができる。
マルチチップモジュールMCM全体を試験する方法は、CKEをテスタに接続し、MCKEをCKEと接続し、RPをテスタに接続し、CAをテスタに接続させる。この実施例では通常使用状態と同じく、FLASHメモリにプログラムが格納されていることを前提として、CPUのCS0端子はFLASHメモリのCE端子に接続されている。それ故、このままではCPUへのリセット解除後、最初にプログラムフェッチがFLASHメモリに対して行われる。しかし、テスタによりRP端子を接地電位GNDにすれば、FLASHメモリが強制的にディスエーブル状態になり、CS0端子がテスタ側にも伝えられて、最初にプログラムフェッチをテスタ側の仮想メモリに対して行うようにできる。この場合には、前記通常状態において、FCEをCS0からCS2に切り換えればよい。
この実施例では、上記のようにRP端子をテスタで制御して、MCM全体の試験を行うときには、FLASHメモリにはプログラム等が格納されていないのでRP端子をロウレベルにし、CPUをリセットして解除すれば、CPUからテスタ側のメモリに起動がかかりそれに対応した動作を行わせることができる。もちろん、FLASHメモリにプログラムを書き込んで、上記RP端子をハイレベルにし、CPUをリセットしそれを解除すれば、FLASHメモリに格納されたプログラム対応してCPUが動作することも確認ができる。
図5には、この発明に係るマルチチップモジュールの一実施例のブロック図が示されている。この実施例は、前記図1ないし図4の実施例を一般的に表したものである。MCMの形態としては、MCM内のチップを個別にディスエーブル状態にする信号を各チップに独立に持たせる。これだけでは、互いに動作が密接に関係し、その出力信号が他のチップの動作を制御するものがあるときには、単独での試験に障害が生じる。そこで、このような制御信号線は、MCM外部で接続させるように外部端子に導き、外部端子での選択的な信号経路の変更によって、個々のチップ又はチップ相互の動作試験を可能にするものである。
図6には、この発明に係る半導体装置とそのテスト方法の他の一実施例を説明するための概略ブロック図が示されている。この実施例のマルチチップモジュールMCMは、図1の実施例の変形例であり、図1の実施例からSDRAMのCKEに接続されるMCKE端子を削除し、CPUのCKEとSDRAMのCKEとが内部バスで直接に接続される。
前記図1と同等の試験を行うようにするために、CPUにはテスト用の機能と端子が新たに設けられる。つまり、CPUはテストモードにされると、CKEを出力ハイインピーダンス状態にする。これによりSDRAMは、外部端子から供給されるCKEのロウレベルによってディスエーブル状態にすることができる。また、CPUの単独での試験のときには、CPUはCKEを出力ハイインピーダンス状態にし、テスト用端子TCKEからCKEをテスタに向けて出力するようにする。
テスタはマルチチップモジュールMCMの外部からCPUにバス解放を要求するバスリクエスト信号BREQと、CPUからマルチチップモジュールMCMの外部にバス解放受け付けを知らせるバスアクノリッジ信号BACKを追加する。マルチチップモジュールMCMの外部からのバスリクエスト信号BREQのアサートによってCPUがバスを解放し、バスアクノリッジ信号BACKをアサートする。バスアクノリッジ信号BACKのアサートを受けて、マルチチップモジュールMCMの外部デバイスであるテスタから内部のメモリへCPUと内部メモリの共通端子を通じてアクセスできる。これにより、マルチチップモジュールに搭載されたメモリを通常パッケージと等価にし、通常パッケージと同一の試験をメモリ単独で実施できるようになる。このとき、CPUのCKE端子は、上記テスト用の機能によって出力ハイインピーダンス状態にされる。
CPUの単独での動作試験は、テスタによってSDRAMのCKEをロウレベルにしてディスエーブル状態にする。このとき、CPUがSDRAMに向けたメモリアクセスを行う試験は、TCKEからテスタに向けてイネーブル信号が出力されるために、テスタのメモリが前記同様に仮想メモリとしてアクセスされる。他は、前記図1の実施例と同様である。この構成は、実使用時にもCPUを介さずにマルチチップモジュール内のメモリにアクセスできるため、外部に設けられたDMAC等によりCPUのデータ転送実行負荷を軽減できる。
本発明は、前記実施例のように基板に複数の半導体チップを搭載するマルチチップモジュールMCMにおいて、基板上の全てのチップにディスエーブル信号を設け、試験対象チップ以外のディスエーブル信号をアサートし、試験対象チップ以外を機能停止状態にすることによって、マルチチップモジュールMCM内の試験対象チップを通常パッケージと等価な回路として試験できるようにする。この際、機能停止状態になっても出力状態を保持し、かつ、他のチップと接続されている信号はマルチチップモジュールMCM外に一旦出力し、マルチチップモジュール外部で接続するようにする。
このようにマルチチップモジュールに少数の端子を追加することにより、テスト用の回路をチップ内、あるいはマルチチップモジュール内に別チップとして搭載することなく、ノイズ特性を維持したままでマルチチップモジュールに搭載されたチップを個別に試験できるようになる。追加したテスト用端子は接続先端子の近辺に配置する方が電気的特性の面で良いことはいうまでもない。
CPUあるいはASIC(アプリケーション・スペシファイド・インテグレーテッド・サーキッツ)すなわち特定用途ICとメモリから構成されるマルチチップモジュールにおいて、CPUあるいはASICからメモリをアクセスするために必要な制御線とアドレス線とデータ線を共有し、CPUあるいはASICに共有した信号を解放するバスリクエスト信号を設け、マルチチップモジュール外部からこのバスリクエスト信号をアサートすることによりマルチチップモジュール内のメモリにCPUあるいはASICを介さずにアクセスできるようになる。
なお、ASICは、一般的には特定用途に向けられた入出力回路と、論理回路とからなると理解されるであろうけれども、近年の技術進歩は、複数個の中央処理ユニットを含むプロセッサと、その周辺回路とを含むより複雑な構成とすることも可能としている。
これにより、CPUあるいはASICの通常パッケージと同一の端子配置を持ったマルチチップモジュールであり、かつ、内蔵するメモリの試験をCPUあるいはASICのバス解放ルーチンを追加するだけでメモリの通常パッケージの試験パターンを流用することができるようになり、試験パターン作成期間を削減できるようになる。
図7には、この発明に係るマルチチップモジュールの一実施例の製造方法を説明するためのフローチャート図が示されている。SDRAMのようなメモリとCPUとを組み合わせてMCMを構成する場合、個々のチップSDRAM、CPUはプロービング検査P1(高温選別)により良品チップが選ばれる。
上記選別されたSDRAMとCPUとは、MCM組み立てが実施される。MCM組み立て後は、チップの初期不良を除去するための加速試験としてB/Iが実施される。その後、前記のような試験方法を用いて、接続チェック、全ファンクションチェック、AC/DCチェックをMCMの選別として実施する。この実施例のようにマルチチップモジュールに組み立てられた状態で、接続チェック、全ファンクションチェック、AC/DCチェックを実施される構成では、同図に点線で示したようにSDRAMにベアチップ状態で通常パッケージと同等の試験を実施するKGD(Known Good Die) を使用しなくとも、同等、あるいはそれ以上の高信頼性での選別が可能になる。
図8には、マルチチップモジュールの組み立て工程の説明図が示されている。同図には、組み立て工程と、それに対応した熱履歴と概略縦構造が示されている。ベアチップのパッド上にAuパンプを形成する。MCM基板電極に異方導電性フィルムAFGを仮付けし、上記パッド上にAuバンプが形成されたベアチップをMCM基板にマウントし、加熱圧着が実施される。そして、C/R(コンデンサ/抵抗)付けリフローがなされて、最後に外部端子としてのボール付けリフローがなされてMCMが形成される。
図9には本発明のマルチチップモジュール試験方法の一実施例のフローチャート図が示されている。この実施例では、最初にマルチチップモジュールMCMの外部端子接続試験を実施する。つまり、前記図8の組み立て工程において、I/OパッドとAuバンプの接続やボール付けリフローでの電気的接続が正しくがなされかをチェックする。
次に各チップ間の接続試験を実施する。例えば、前記CPUをディスエーブル状態にしてSDRAMのみアクセスして外部端子との接続をテストする。次にCPU単独での試験を実施する。この試験には、CPUに内蔵されるキャッシュメモリ等のRAMテストが最優先で実施される。つまり、CPUの動作試験では、キャッシュメモリにプログラムを取り込んで動作をするので、その前提としてキャッシュメモリ(内蔵RAM)が正しく動作することが試験される。
上記のように外部端子との接続が良好であるものについて、CPU又はSDRAMあるいはFLASHメモリ等を単独でファンクションテストを実施する。このとき、CPUからSDRAM又はFLASHメモリへのリード/ライトを行わせるようなマルチチップモジュール全体の試験も実施する。この後に、AC/DCテストを実施して試験が終了する。
マルチチップモジュールに設けられているデータバスがメモリのデータバスよりも広く、図1の実施例のように複数のメモリのデータバスが平行にマルチチップモジュールから出力されている場合にはマルチチップモジュール内の複数のメモリを同時に試験することにより、マルチチップモジュールとしての試験時間を短縮することができる。
マルチチップモジュールの不良原因としては実装時の接続不良などが第一に考えられ、その他に実装時の応力によるチップの機能不良などが考えられる。したがって、試験を実施する順番としては図9に示すようにチップの接続を試験してから各チップの機能を個別に試験し、その後マルチチップモジュール全体の試験を行なうのが望ましい。
図10には、この発明に係るマルチチップモジュールの一実施例の構成図が示されている。図10(B)のようにCPUとSDRAMからなるマルチチップモジュールを図10(A)のようにCPUのみが搭載れる通常パッケージと同一のパッケージで実現する。つまり、図10(A)と(B)は外部からは同じ端子配列でサイズのものとされる。言い換えるならば、既存のCPUと同じパッケージにCPUとSDRAMを搭載してマルチチップモジュールを構成する。これにより、通常パッケージのCPUで使用している冶工具および試験パターンを流用できるので試験立ち上げ工数を減少させることができる。また、実使用でも通常パッケージを搭載していた半導体回路装置に本マルチチップモジュールを搭載するだけで、メモリ容量を追加することができる。
図11には、この発明に係るマルチチップモジュールの他の一実施例の構成図が示されている。この実施例では、異なるメモリ種類、容量を持つ複数のマルチチップモジュール間で外形と端子配置を同一とし、冶工具と試験パターンを共用する。これにより、製造や組み立ての効率化を図ることができるし、前記のように実使用でもマルチチップモジュールの交換するだけで、メモリ容量を追加することができる。
図12には、この発明に係るマルチチップモジュールの他の一実施例の構成図が示されている。この実施例でも、異なるメモリ種類、容量を持つ複数のマルチチップモジュール間で外形と端子配置を同一とし、冶工具と試験パターンを共用する。これにより、製造や組み立ての効率化を図ることができるし、前記のように実使用でもマルチチップモジュールの交換するだけで、メモリ容量を追加することができる。前記図10や図11のマルチチップモジュールでは、チップと実装基板とはワイヤボンディングにより接続されるが、図12の実施例では前記図8の実施例のようにAuバンプによりICペレットがビルドアップ基板に接続される。
この実施例のように、このマルチチップモジュールを使用者が通常パッケージからマルチチップモジュールに置きかえるだけでCPUあるいはASICとメモリの機能を有することができるようになる。このような、同一の端子配置・パッケージにCPUあるいはASICと異なる容量のメモリを搭載するマルチチップモジュールは、元になるCPUあるいはASICと同一の端子配置・パッケージにするだけでなくマルチチップモジュール間で同一の端子配置・パッケージにしても同様の効果を得られることはいうまでもない。
以上説明したように、本実施形態によれば以下の効果が得られる。
(1)第1半導体チップからの動作の指示を受け、それに対応した信号出力動作を含む第2半導体チップを実装手段に搭載し、かかる実装手段に上記第1と第2半導体チップとを相互に接続させる内部配線及び上記内部配線に接続された外部端子を設けてマルチチップモジュールを構成し、かつモジュール内部に上記第1半導体チップから第2の半導体チップに対する動作の指示を選択的に無効にする信号経路を設けることにより、マルチチップモジュールの性能を維持しつつ、半導体チップ単体での信頼性の高い試験を可能にすることができるという効果が得られる。
(2)上記に加えて、上記第1半導体チップから第2半導体チップに向けて動作の指示を伝達する上記内部配線は第1の外部端子に接続し、第2の外部端子から延びて上記第2半導体チップに向けた動作の指示を伝達する内部配線が上記第2半導体チップに接続することにより、上記第1と第2の外部端子との接続の有無にするという簡単な構成により、マルチチップモジュールの性能を維持しつつ、上記第1半導体チップから第2半導体チップに対する動作の指示を選択的に無効にする信号経路を形成することができるという効果が得られる。
(3)上記に加えて、上記第2半導体チップに、上記第1半導体チップからの動作の指示を無視する制御端子を持たせ,かかる制御端子が上記外部端子に接続させることにより、マルチチップモジュールの性能を維持しつつ、半導体チップ単体での信頼性の高い試験を可能にすることができるという効果が得られる。
(4)上記に加えて、上記第1と第2半導体チップの動作を有効/無効にする制御端子を持たせ、それぞれの制御端子を上記外部端子に接続させることにより半導体チップ単体での信頼性の高い試験及び半導体チップ相互での試験を可能にすることができるという効果が得られる。
(5)上記に加えて、上記第1半導体チップを中央処理ユニットを含むプロセッサとし、上記第2半導体チップをメモリ回路とすることにより、マイクロプロセッサを含むシステムの高速化及び小型化を実現できるという効果が得られる。
(6)上記に加えて、上記第2半導体チップを複数個からなりランダム・アクセス・メモリと不揮発性メモリを含むようにすることにより、使い勝手のよいマルチチップモジュールを得ることができるという効果が得られる。
(7)上記に加えて、上記第1半導体チップとして、それ自体で1つの半導体装置を構成する製品に向けられてものとすることにより、既存のテスト装置及びテストプログラムをそのまま利用することができるという効果が得られる。
(8)上記に加えて、上記第1半導体チップを特定の動作モードに設定されることにより上記第2半導体チップに対する動作の指示に代えて外部端子へそれと同等の信号を出力させる信号経路を含ませることにより、少ない外部端子数によりマルチチップモジュールの性能を維持しつつ、半導体チップ単体での信頼性の高い試験を可能にすることができるという効果が得られる。
(9)上記に加えて、上記第1半導体チップは中央処理ユニットを含むプロセッサとし、バス開放機能を持たせることにより、外部のテスト装置により中央処理ユニットに代わってバス権を獲得して周辺回路の試験を行うようにすることができるという効果が得られる。
(10)第1半導体チップからの動作の指示を受け、それに対応した信号出力動作を含む第2半導体チップを実装手段に搭載し、かかる実装手段に上記第1と第2半導体チップとを相互に接続させる内部配線及び上記内部配線に接続された外部端子を設けてマルチチップモジュールを構成し、かつモジュール内部に上記第1半導体チップから第2の半導体チップに対する動作の指示を選択的に無効にする信号経路を持つ半導体装置のテスト方法として、上記第1半導体チップから第2半導体チップに対する動作の指示を無効にし、第1半導体チップから上記第2半導体チップに向けた動作試験を、上記外部端子に接続されたテスト装置との間で行うようにすることにより、マルチチップモジュールの性能を維持しつつ、半導体チップ単体での信頼性の高い試験を可能にすることができるという効果が得られる。
(11)上記に加えて、第1半導体チップ又は第2半導体チップと上記外部端子との間の接続試験を行い、接続不良が無いことを条件に第1半導体チップ又は第2半導体チップの動作タイミング試験を含む他の動作試験行うようにすることにより、効率的な良/不良の判定を行うことができるという効果返られる。
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えばマルチチップモジュールには、CPUと協同して動作するデジタル・シグナル・プロセッサ(DSP)等のコプロセッサも搭載されるものであってもよい。この場合には、両者を密接に関連して動作させるための制御信号を持つので、かかる信号線は前記のように外部端子を相互に接続することより信号伝達経路を形成するようにすればよい。このようにすることによって、CPUとDPSとの間の互いに関連する動作を、CPUとテスト装置との間や、DSPとテスト装置との間に代えて行うようにすることができる。
マルチチップモジュールのための面付け可能な電極を持つ半導体チップとしては、いわゆるベアチップとともに、CSP構成の半導体チップ、あるいはWPP(Wafer Process Package)と称されるような半導体ウエハ状態で必要な端子、配線、端子の形成及び実質的な封止を行ない、その後チップ分割を行うことによって完成される半導体装置のような、広義のベアチップとも見做せるものであってもよい。半導体チップとしては、搭載基板との電気接続領域を実質的に半導体チップの範囲内に設定することができず、マルチチップモジュールの充分な小型化が可能となるという点で、内面付け構成のチップが望ましい。本発明は、面付け半導体チップのように、その電極が半導体チップそれ自体によって隠れてしまい、また搭載基板での内部配線もその多層配線に隠れてしまう場合に時に好適となる。
半導体チップは、設計から製造までのターンアラウンドタイムの短縮の点で既存の半導体チップの使用も考慮されるというマルチチップモジュールの1つの特徴に応えられるよう、面付け半導体チップだけでなく、その一部あるいは全部がワイヤボンディング技術対応の半導体チップから選ばれてもよい。面付け半導体チップとワイヤボンディング対応の半導体チップとを混載する場合、搭載基板は、例えば、その一方の主面に面付け半導体チップのためのランドと、ワイヤボンディング対応の半導体チップを接着する領域とワイヤボンディング用電極とが設定される。上記搭載基板の他方の主面には、前記実施例と同様な外部端子としての比較的大きなサイズの複数のバンプ電極が設定される。ワイヤボンディング対応の半導体チップは、搭載基板の上記領域に接着剤によって接着固定され、半導体チップのボンディングパッド電極と搭載基板の電極とがワイヤボンディング技術によるコネクタワイヤによって電気的に結合されることになる。
マルチチップモジュールは、CPUを構成する半導体チップ上にメモリチップを積層するような積層構成の半導体チップを使用するものであってもよい。あるいは実装基板の両面に半導体チップを搭載させるものであってもよい。この発明は、マルチチップモジュールを構成する半導体装置及びそのテスト方法として広く利用できる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。第1半導体チップからの動作の指示を受け、それに対応した信号出力動作を含む第2半導体チップを実装手段に搭載し、かかる実装手段に上記第1と第2半導体チップとを相互に接続させる内部配線及び上記内部配線に接続された外部端子を設けてマルチチップモジュールを構成し、かつモジュール内部に上記第1半導体チップから第2の半導体チップに対する動作の指示を選択的に無効にする信号経路を設けることにより、マルチチップモジュールの性能を維持しつつ、半導体チップ単体での信頼性の高い試験を可能にすることができる。
第1半導体チップからの動作の指示を受け、それに対応した信号出力動作を含む第2半導体チップを実装手段に搭載し、かかる実装手段に上記第1と第2半導体チップとを相互に接続させる内部配線及び上記内部配線に接続された外部端子を設けてマルチチップモジュールを構成し、かつモジュール内部に上記第1半導体チップから第2の半導体チップに対する動作の指示を選択的に無効にする信号経路を持つ半導体装置のテスト方法として、上記第1半導体チップから第2半導体チップに対する動作の指示を無効にし、第1半導体チップから上記第2半導体チップに向けた動作試験を、上記外部端子に接続されたテスト装置との間で行うようにすることにより、マルチチップモジュールの性能を維持しつつ、半導体チップ単体での信頼性の高い試験を可能にすることができる。