JPH06186302A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06186302A JPH06186302A JP4355627A JP35562792A JPH06186302A JP H06186302 A JPH06186302 A JP H06186302A JP 4355627 A JP4355627 A JP 4355627A JP 35562792 A JP35562792 A JP 35562792A JP H06186302 A JPH06186302 A JP H06186302A
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- test pattern
- circuit
- pattern signal
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Abstract
(57)【要約】
【目的】 半導体装置本体とリードとの接続や、リード
と回路基板との接続のオープン/ショートの異常を安価
に、かつ容易に確認できるようにする。 【構成】 テストパターン信号発生回路18から出力さ
れたテストパターン信号を半導体装置本体2の外部に導
出した後で、上記半導体装置本体2の内部に再び導入し
て比較手段9に与えるとともに、上記外部に導出した信
号と同じ信号を、上記半導体装置本体2の外部に導出す
ることなく上記比較手段9に直接与えて、これらの信号
の一致/不一致を検出することで、上記半導体装置本体
2と外部回路とを接続するリードのオープン/ショート
状態の異常、および上記リードと基板との間におけるオ
ープン/ショート状態の異常を検出し、半導体装置に関
わる導通状態の良否の判定を行うことができるようにす
る。
と回路基板との接続のオープン/ショートの異常を安価
に、かつ容易に確認できるようにする。 【構成】 テストパターン信号発生回路18から出力さ
れたテストパターン信号を半導体装置本体2の外部に導
出した後で、上記半導体装置本体2の内部に再び導入し
て比較手段9に与えるとともに、上記外部に導出した信
号と同じ信号を、上記半導体装置本体2の外部に導出す
ることなく上記比較手段9に直接与えて、これらの信号
の一致/不一致を検出することで、上記半導体装置本体
2と外部回路とを接続するリードのオープン/ショート
状態の異常、および上記リードと基板との間におけるオ
ープン/ショート状態の異常を検出し、半導体装置に関
わる導通状態の良否の判定を行うことができるようにす
る。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特
に、リードに関わる導通状態を確認する機能を有する半
導体装置に関する。
に、リードに関わる導通状態を確認する機能を有する半
導体装置に関する。
【0002】
【従来の技術】周知の通り、半導体装置を回路基板に実
装した場合に、上記半導体装置本体と外部回路とを接続
しているリードのオープン/ショート状態や、上記リー
ドと回路基板との間のオープン/ショート状態の可否を
チェックすることが要求されることがある。
装した場合に、上記半導体装置本体と外部回路とを接続
しているリードのオープン/ショート状態や、上記リー
ドと回路基板との間のオープン/ショート状態の可否を
チェックすることが要求されることがある。
【0003】このような場合、従来は図6に示すよう
に、基板テスターと呼ばれる装置を用いて上記半導体装
置本体とリードとの間の接続(ILB)や、上記リード
と回路基板との間の接続(OLB)をチェックしてい
た。
に、基板テスターと呼ばれる装置を用いて上記半導体装
置本体とリードとの間の接続(ILB)や、上記リード
と回路基板との間の接続(OLB)をチェックしてい
た。
【0004】すなわち、図6において20は被テスト基
板であり、この上にリードのオープン/ショート状態が
チェックされる半導体装置(図示せず)が実装されてい
る。次いで、21は上記被テスト基板20に所定のデジ
タル信号パターンを出力したり、被テスト基板20から
出力される信号と期待値とを照合する基板テスターであ
り、22は上記基板テスター21と被テスト基板20を
接続するための接続治具である。
板であり、この上にリードのオープン/ショート状態が
チェックされる半導体装置(図示せず)が実装されてい
る。次いで、21は上記被テスト基板20に所定のデジ
タル信号パターンを出力したり、被テスト基板20から
出力される信号と期待値とを照合する基板テスターであ
り、22は上記基板テスター21と被テスト基板20を
接続するための接続治具である。
【0005】上記構成において、上記基板テスター21
内には入力値用メモリおよび期待値用メモリ(共に図示
せず)が設けられている。そして、上記入力値用メモリ
の中に、被テスト基板20上のLSIなどの半導体装置
本体とリードとの間の接続状態や上記リードと回路基板
との接続状態を検査したり、或いは、オープン/ショー
ト等の接続異常の位置等を検出するためのデジタル信号
パターン(以下、入力値)が格納されている。
内には入力値用メモリおよび期待値用メモリ(共に図示
せず)が設けられている。そして、上記入力値用メモリ
の中に、被テスト基板20上のLSIなどの半導体装置
本体とリードとの間の接続状態や上記リードと回路基板
との接続状態を検査したり、或いは、オープン/ショー
ト等の接続異常の位置等を検出するためのデジタル信号
パターン(以下、入力値)が格納されている。
【0006】一方、上記期待値用メモリには、上記基板
テスター21が上記デジタル信号パターンを出力したと
きに、上記被テスト基板20上に実装されている半導体
装置の接続に関し、オープン/ショート等の接続異常が
なくて正しく実装されていた場合にのみ、上記被テスト
基板20から得られるデジタル信号パターン(以下、期
待値)が格納されている。
テスター21が上記デジタル信号パターンを出力したと
きに、上記被テスト基板20上に実装されている半導体
装置の接続に関し、オープン/ショート等の接続異常が
なくて正しく実装されていた場合にのみ、上記被テスト
基板20から得られるデジタル信号パターン(以下、期
待値)が格納されている。
【0007】また、上記接続治具22は、上記被テスト
基板20上の任意の位置に、基板テスター21との入出
力点が設定されている治具であり、上記被テスト基板2
0をこの接続治具22上に載せるだけで、上記基板テス
ター21との接続を容易に行うことができるようになっ
ている。
基板20上の任意の位置に、基板テスター21との入出
力点が設定されている治具であり、上記被テスト基板2
0をこの接続治具22上に載せるだけで、上記基板テス
ター21との接続を容易に行うことができるようになっ
ている。
【0008】このような構成において、上記基板テスタ
ー21は接続治具22を通じて被テスト基板20に上記
入力値を印加する。これにより、一定時間(一定のクロ
ックパルス数に相当する時間)が経過すると、上記被テ
スト基板20からは上記接続治具22を通じてデジタル
信号パターンが得られる。
ー21は接続治具22を通じて被テスト基板20に上記
入力値を印加する。これにより、一定時間(一定のクロ
ックパルス数に相当する時間)が経過すると、上記被テ
スト基板20からは上記接続治具22を通じてデジタル
信号パターンが得られる。
【0009】上記基板テスター21は、この被テスト基
板20から出力される値と、上記期待値用メモリに格納
されている値とを比較照合することにより、半導体装置
本体とリードとの間の接続のオープン/ショートの有無
や、リードと回路基板との接続のオープン/ショートの
有無、および接続異常が生じている位置等を確認するよ
うにしている。
板20から出力される値と、上記期待値用メモリに格納
されている値とを比較照合することにより、半導体装置
本体とリードとの間の接続のオープン/ショートの有無
や、リードと回路基板との接続のオープン/ショートの
有無、および接続異常が生じている位置等を確認するよ
うにしている。
【0010】
【発明が解決しようとする課題】従来は、半導体装置本
体とリードとの間の接続、およびリードと回路基板との
接続におけるオープン/ショートを確認するのに、上述
のように高価な基板テスターが必要であった。また、上
記基板テスター21内に設定する入力値パターンや、期
待値パターンを作成するには膨大な労力と時間が必要で
あった。
体とリードとの間の接続、およびリードと回路基板との
接続におけるオープン/ショートを確認するのに、上述
のように高価な基板テスターが必要であった。また、上
記基板テスター21内に設定する入力値パターンや、期
待値パターンを作成するには膨大な労力と時間が必要で
あった。
【0011】更に、上記接続治具22は被テスト基板2
0の種類毎に製作する必要があるが、上記被テスト基板
20はその種類が多数あるので、接続治具22を多数容
易しておかなければならなかった。このため、接続治具
22を製作するのにも多くの費用がかかるとともに、大
量に製作した接続治具22を収納保管するのが面倒であ
るという問題があった。
0の種類毎に製作する必要があるが、上記被テスト基板
20はその種類が多数あるので、接続治具22を多数容
易しておかなければならなかった。このため、接続治具
22を製作するのにも多くの費用がかかるとともに、大
量に製作した接続治具22を収納保管するのが面倒であ
るという問題があった。
【0012】本発明は上述の問題点にかんがみ、半導体
装置本体とリードとの接続や、リードと回路基板との接
続のオープン/ショートを安価に、かつ容易に確認でき
るようにすることを目的とする。
装置本体とリードとの接続や、リードと回路基板との接
続のオープン/ショートを安価に、かつ容易に確認でき
るようにすることを目的とする。
【0013】
【課題を解決するための手段】本発明の半導体装置は、
半導体装置本体と外部回路とを接続するリードのオープ
ン/ショート状態、および上記リードと基板との間にお
けるオープン/ショート状態を確認するために用いられ
るテストパターン信号を発生させるテストパターン信号
発生回路と、上記テストパターン信号発生回路から出力
されるテストパターン信号を半導体装置の外部に導出す
るための第1のバスと、上記第1のバスを介して外部に
導出された上記テストパターン信号を半導体装置の内部
に再び導入するための第2のバスと、上記第2のバスを
介して半導体装置の内部に導入された上記テストパター
ン信号と上記テストパターン信号発生回路から与えられ
るテストパターン信号とを比較し、これらの一致/不一
致を検出する比較手段と、上記テストパターン信号発生
回路から出力されるテストパターン信号、または半導体
装置本体内に設けられている通常時動作回路からの信号
の何方かを選択して外部に出力する選択回路とを具備し
ている。
半導体装置本体と外部回路とを接続するリードのオープ
ン/ショート状態、および上記リードと基板との間にお
けるオープン/ショート状態を確認するために用いられ
るテストパターン信号を発生させるテストパターン信号
発生回路と、上記テストパターン信号発生回路から出力
されるテストパターン信号を半導体装置の外部に導出す
るための第1のバスと、上記第1のバスを介して外部に
導出された上記テストパターン信号を半導体装置の内部
に再び導入するための第2のバスと、上記第2のバスを
介して半導体装置の内部に導入された上記テストパター
ン信号と上記テストパターン信号発生回路から与えられ
るテストパターン信号とを比較し、これらの一致/不一
致を検出する比較手段と、上記テストパターン信号発生
回路から出力されるテストパターン信号、または半導体
装置本体内に設けられている通常時動作回路からの信号
の何方かを選択して外部に出力する選択回路とを具備し
ている。
【0014】また、本発明の他の特徴とするところは、
半導体装置本体と外部回路とを接続するリードのオープ
ン/ショート状態、および上記リードと基板との間にお
けるオープン/ショート状態を確認するために用いられ
るテストパターン信号を半導体装置本体内に導入するた
めのパターン信号導入用バスと、上記パターン信号導入
用バスを介して入力されたテストパターン信号、または
半導体装置本体内に設けられている通常時動作回路から
の信号の何方かを選択して外部に出力する選択回路と、
上記選択回路によって選択された信号を半導体装置本体
の外部に導出するためのパターン信号導出用バスとを具
備している。
半導体装置本体と外部回路とを接続するリードのオープ
ン/ショート状態、および上記リードと基板との間にお
けるオープン/ショート状態を確認するために用いられ
るテストパターン信号を半導体装置本体内に導入するた
めのパターン信号導入用バスと、上記パターン信号導入
用バスを介して入力されたテストパターン信号、または
半導体装置本体内に設けられている通常時動作回路から
の信号の何方かを選択して外部に出力する選択回路と、
上記選択回路によって選択された信号を半導体装置本体
の外部に導出するためのパターン信号導出用バスとを具
備している。
【0015】
【作用】テストモードには、テストパターン信号発生回
路から出力された信号を半導体装置本体の外部に導出
し、これを上記半導体装置本体の内部に再び導入して比
較手段に与えるとともに、上記外部に導出した信号と同
じ信号を、上記比較手段に直接与えて比較し、これらの
両信号の一致/不一致を検出すると、半導体装置本体と
外部回路とを接続するリードのオープン/ショート状
態、および上記リードと基板との間におけるオープン/
ショート状態に異常が生じていなければ上記比較結果が
一致するが、異常が生じていれば、上記比較結果が不一
致となるので、上記比較結果で半田付けの良否の判定を
行うことが可能となる。
路から出力された信号を半導体装置本体の外部に導出
し、これを上記半導体装置本体の内部に再び導入して比
較手段に与えるとともに、上記外部に導出した信号と同
じ信号を、上記比較手段に直接与えて比較し、これらの
両信号の一致/不一致を検出すると、半導体装置本体と
外部回路とを接続するリードのオープン/ショート状
態、および上記リードと基板との間におけるオープン/
ショート状態に異常が生じていなければ上記比較結果が
一致するが、異常が生じていれば、上記比較結果が不一
致となるので、上記比較結果で半田付けの良否の判定を
行うことが可能となる。
【0016】
【実施例】図1は、本発明の半導体装置の第1の実施例
を示す機能構成図である。図1から明らかなように、本
実施例の半導体装置は、テストパターン信号発生回路1
8と、第1のバス6と、第2のバス7と、比較手段12
と、内部バス15および選択回路9とを具備している。
を示す機能構成図である。図1から明らかなように、本
実施例の半導体装置は、テストパターン信号発生回路1
8と、第1のバス6と、第2のバス7と、比較手段12
と、内部バス15および選択回路9とを具備している。
【0017】テストパターン信号発生回路18は、半導
体装置本体2と外部回路(図示せず)とを接続するリー
ドのオープン/ショート状態や、上記リードと被テスト
基板1との間におけるオープン/ショート状態を確認す
るためのテストパターン信号を発生させるものである。
体装置本体2と外部回路(図示せず)とを接続するリー
ドのオープン/ショート状態や、上記リードと被テスト
基板1との間におけるオープン/ショート状態を確認す
るためのテストパターン信号を発生させるものである。
【0018】また、第1のバス6はテストパターン信号
発生回路18から出力されるテストパターン信号を半導
体装置本体2の外部に導出するためのものである。ま
た、第2のバス7は、第1のバス6を介して半導体装置
本体2の外部に導出されたテストパターン信号を半導体
装置2の内部に再び導入するためのものである。
発生回路18から出力されるテストパターン信号を半導
体装置本体2の外部に導出するためのものである。ま
た、第2のバス7は、第1のバス6を介して半導体装置
本体2の外部に導出されたテストパターン信号を半導体
装置2の内部に再び導入するためのものである。
【0019】比較手段12は、第2のバス7を介して半
導体装置本体2の内部に導入されるテストパターン信号
と、内部バス15を介してテストパターン信号発生回路
18から直接与えられるテストパターン信号とを比較
し、これらの両信号の一致/不一致を検出する。
導体装置本体2の内部に導入されるテストパターン信号
と、内部バス15を介してテストパターン信号発生回路
18から直接与えられるテストパターン信号とを比較
し、これらの両信号の一致/不一致を検出する。
【0020】また、選択回路(セレクタ)9は、上記テ
ストパターン信号発生回路18から出力されるテストパ
ターン信号、または半導体装置本体2内に設けられてい
る通常時動作回路13から出力される信号の何方かを選
択して半導体装置本体2の外部に出力するために設けら
れているものである。
ストパターン信号発生回路18から出力されるテストパ
ターン信号、または半導体装置本体2内に設けられてい
る通常時動作回路13から出力される信号の何方かを選
択して半導体装置本体2の外部に出力するために設けら
れているものである。
【0021】次に、図2の構成図に従って本発明の半導
体装置の第2実施例を説明する。図2に示したように、
本実施例の半導体装置3は通常時動作回路16、選択回
路17、パターン信号導出用バス3a、およびパターン
信号導入用バス3bとにより構成されている。
体装置の第2実施例を説明する。図2に示したように、
本実施例の半導体装置3は通常時動作回路16、選択回
路17、パターン信号導出用バス3a、およびパターン
信号導入用バス3bとにより構成されている。
【0022】パターン信号導入用バス3bは、半導体装
置本体3と外部回路とを接続するリードのオープン/シ
ョート状態、および上記リードと基板との間におけるオ
ープン/ショート状態を確認するために用いられるテス
トパターン信号を半導体装置本体3内に導入するために
設けられているものである。
置本体3と外部回路とを接続するリードのオープン/シ
ョート状態、および上記リードと基板との間におけるオ
ープン/ショート状態を確認するために用いられるテス
トパターン信号を半導体装置本体3内に導入するために
設けられているものである。
【0023】パターン信号導入用バス3bを介して入力
されたテストパターン信号は、選択回路17に与えられ
る。この選択回路17は、パターン信号導入用バス3b
を介して入力されたテストパターン信号と、半導体装置
本体2内に設けられている通常時動作回路16から与え
られる信号の何方かを選択し、パターン信号導出用バス
3aを介して半導体装置3の外部に出力する。
されたテストパターン信号は、選択回路17に与えられ
る。この選択回路17は、パターン信号導入用バス3b
を介して入力されたテストパターン信号と、半導体装置
本体2内に設けられている通常時動作回路16から与え
られる信号の何方かを選択し、パターン信号導出用バス
3aを介して半導体装置3の外部に出力する。
【0024】次に、被テスト基板1上に2個の半導体装
置(LSI)を実装した場合の本発明の実施例を、図3
の配置説明図を参照して詳述する。図3から明らかなよ
うに、この例においては被テスト基板1上に、第1の半
導体装置2(LSI−1)と第2の半導体装置3(LS
I−2)の2個の半導体装置と、これらの半導体装置
2、3にクロック信号8を供給する発振子4を実装して
いる。なお、以上の部品は不図示の電源と、不図示のコ
ネクタ等や基板上の導体パターンを介して接続されてい
る。
置(LSI)を実装した場合の本発明の実施例を、図3
の配置説明図を参照して詳述する。図3から明らかなよ
うに、この例においては被テスト基板1上に、第1の半
導体装置2(LSI−1)と第2の半導体装置3(LS
I−2)の2個の半導体装置と、これらの半導体装置
2、3にクロック信号8を供給する発振子4を実装して
いる。なお、以上の部品は不図示の電源と、不図示のコ
ネクタ等や基板上の導体パターンを介して接続されてい
る。
【0025】第1の半導体装置2および第2の半導体装
置3は、半導体装置本体とリードとの接続、リードと回
路基板との接続のオープン/ショートを確認するモード
(以下、テストモード)に内部回路を切り換えるための
端子(図示せず)を有し、その端子がスイッチ5等によ
り接地GNDに接続された時、テストモードに切り換わ
るように構成されている。
置3は、半導体装置本体とリードとの接続、リードと回
路基板との接続のオープン/ショートを確認するモード
(以下、テストモード)に内部回路を切り換えるための
端子(図示せず)を有し、その端子がスイッチ5等によ
り接地GNDに接続された時、テストモードに切り換わ
るように構成されている。
【0026】次に、図4に従って半導体装置の配置の変
形例を説明する。図3に示した例は、第1の半導体装置
2および第2の半導体装置3をそれぞれ1個づつ被テス
ト基板1上に配設した例を示した。それに対し、この図
4に示した例では、第1の半導体装置2を1個、第2の
半導体装置3を複数個(図の例では4個)配設し、これ
らの半導体装置をバス30を介して閉ループに接続して
いる。
形例を説明する。図3に示した例は、第1の半導体装置
2および第2の半導体装置3をそれぞれ1個づつ被テス
ト基板1上に配設した例を示した。それに対し、この図
4に示した例では、第1の半導体装置2を1個、第2の
半導体装置3を複数個(図の例では4個)配設し、これ
らの半導体装置をバス30を介して閉ループに接続して
いる。
【0027】このように配設することにより、半田付け
の良否をチェックする機能に関して構成が複雑な第1の
半導体装置2の数を減らしてすことができる。なお、こ
のような接続を行っても、それに合ったテストパターン
信号を用いることにより、オープン/ショート状態の異
常が生じている半導体装置や、その異常が生じている位
置等を特定することができる。
の良否をチェックする機能に関して構成が複雑な第1の
半導体装置2の数を減らしてすことができる。なお、こ
のような接続を行っても、それに合ったテストパターン
信号を用いることにより、オープン/ショート状態の異
常が生じている半導体装置や、その異常が生じている位
置等を特定することができる。
【0028】図5は、第1の半導体装置2および第2の
半導体装置3の内部に組み込む回路の一例を示してい
る。図5において、第1のバス6は、テストモード時に
第1の半導体装置2より出力され、第2の半導体装置3
に入力される信号線の集合を示している。
半導体装置3の内部に組み込む回路の一例を示してい
る。図5において、第1のバス6は、テストモード時に
第1の半導体装置2より出力され、第2の半導体装置3
に入力される信号線の集合を示している。
【0029】また、第2のバス7は、テストモード時に
第2の半導体装置3より出力され、第1の半導体装置2
に入力される信号線の集合である。また、本実施例で
は、説明上、第1のバス6の信号線数と第2のバス7の
信号線数は等しいものとする。更に、第1の半導体装置
2および第2の半導体装置3において、第1のバス6、
第2のバス7により接続されている各端子対は、テスト
モード時、通常動作時の両方において、問題が生じない
ように接続されているものとする。
第2の半導体装置3より出力され、第1の半導体装置2
に入力される信号線の集合である。また、本実施例で
は、説明上、第1のバス6の信号線数と第2のバス7の
信号線数は等しいものとする。更に、第1の半導体装置
2および第2の半導体装置3において、第1のバス6、
第2のバス7により接続されている各端子対は、テスト
モード時、通常動作時の両方において、問題が生じない
ように接続されているものとする。
【0030】図の回路において、発振子4から供給され
るクロック信号8は、Dタイプ・フリップフロップ(以
下、DFF)11、10、14、テストパターン発生回
路18、通常時動作回路13、16にそれぞれ供給され
る。
るクロック信号8は、Dタイプ・フリップフロップ(以
下、DFF)11、10、14、テストパターン発生回
路18、通常時動作回路13、16にそれぞれ供給され
る。
【0031】したがって、これらの回路11、10、1
4、18、13、16は、クロック信号8に同期して動
作する。これらの回路のうち、テストパターン発生回路
18はカウンタ等により構成され、テストモード時のみ
動作して、セレクタ9、第1のバス6にオープン/ショ
ートを確認するに十分なテストパターンを出力する。
4、18、13、16は、クロック信号8に同期して動
作する。これらの回路のうち、テストパターン発生回路
18はカウンタ等により構成され、テストモード時のみ
動作して、セレクタ9、第1のバス6にオープン/ショ
ートを確認するに十分なテストパターンを出力する。
【0032】そして、セレクタ9はテストモード時に
は、テストパターン発生回路18の出力を第1のバス6
に出力し、通常動作時には、通常時動作回路13の出力
を第1のバス6に出力する。
は、テストパターン発生回路18の出力を第1のバス6
に出力し、通常動作時には、通常時動作回路13の出力
を第1のバス6に出力する。
【0033】DFF11は、第2のバス7の信号線数ビ
ットあり、第2のバス7の信号をクロック信号8に同期
して取り込み、比較器12に出力する。DFF10は、
内部バス15の信号線数ビットあり、内部バス15の信
号をクロック信号8に同期して取り込み、比較器12に
出力する。
ットあり、第2のバス7の信号をクロック信号8に同期
して取り込み、比較器12に出力する。DFF10は、
内部バス15の信号線数ビットあり、内部バス15の信
号をクロック信号8に同期して取り込み、比較器12に
出力する。
【0034】比較器12は、DFF11、10からそれ
ぞれ与えられる信号を比較し、不一致の場合、エラー信
号をDFF14に出力する。DFF14は、比較器12
から出力されるエラー信号をテストモード時にのみクロ
ック信号8に同期して取り込み、第1の半導体装置2の
外部にエラー信号19として出力する。
ぞれ与えられる信号を比較し、不一致の場合、エラー信
号をDFF14に出力する。DFF14は、比較器12
から出力されるエラー信号をテストモード時にのみクロ
ック信号8に同期して取り込み、第1の半導体装置2の
外部にエラー信号19として出力する。
【0035】一方、第2の半導体装置3の内部に設けら
れているセレクタ17は、テストモード時には、第1の
バス6を介して入力された信号を、第2のバス7に直接
出力する。また、通常動作時には、通常時動作回路16
の出力を第2のバス7に出力するように動作する。
れているセレクタ17は、テストモード時には、第1の
バス6を介して入力された信号を、第2のバス7に直接
出力する。また、通常動作時には、通常時動作回路16
の出力を第2のバス7に出力するように動作する。
【0036】以上の構成において、テストモード時に
は、テストパターン発生回路18の出力は、セレクタ
9、第1の半導体装置2における半導体装置本体とリー
ドとの接続、リードと回路基板との接続を介し、第1の
バス6を通り、更に、第2の半導体装置3における半導
体装置本体とリードとの接続、リードと回路基板との接
続とセレクタ17を介して第2のバス7を通り、再び、
第1の半導体装置2の半導体装置本体とリードとの接
続、リードと回路基板との接続とDFF11を介して、
比較器12の一方の入力に戻ってくる。この経路を第1
の経路とする。
は、テストパターン発生回路18の出力は、セレクタ
9、第1の半導体装置2における半導体装置本体とリー
ドとの接続、リードと回路基板との接続を介し、第1の
バス6を通り、更に、第2の半導体装置3における半導
体装置本体とリードとの接続、リードと回路基板との接
続とセレクタ17を介して第2のバス7を通り、再び、
第1の半導体装置2の半導体装置本体とリードとの接
続、リードと回路基板との接続とDFF11を介して、
比較器12の一方の入力に戻ってくる。この経路を第1
の経路とする。
【0037】比較器12のもう一方の入力には、テスト
パターン発生回路18より、第1の半導体装置2の内部
配線とDFF10を介した信号が入力される。この経路
を第2の経路とする。ここで、第1の経路は第1の半導
体装置2、第2の半導体装置3における半導体装置本体
とリードとの接続、リードと回路基板との接続を経由す
るが、第2の経路は経由しない。
パターン発生回路18より、第1の半導体装置2の内部
配線とDFF10を介した信号が入力される。この経路
を第2の経路とする。ここで、第1の経路は第1の半導
体装置2、第2の半導体装置3における半導体装置本体
とリードとの接続、リードと回路基板との接続を経由す
るが、第2の経路は経由しない。
【0038】また、第1の経路および第2の経路ともテ
ストパターン信号の出力元はテストパターン発生回路1
8であるから、第1の半導体装置2および第2の半導体
装置3における半導体装置本体とリードとの接続、リー
ドと回路基板との接続に生じるオープン/ショート等の
異常は、第1の経路と第2の経路の信号を比較器12で
比較することにより、容易に発見することができる。
ストパターン信号の出力元はテストパターン発生回路1
8であるから、第1の半導体装置2および第2の半導体
装置3における半導体装置本体とリードとの接続、リー
ドと回路基板との接続に生じるオープン/ショート等の
異常は、第1の経路と第2の経路の信号を比較器12で
比較することにより、容易に発見することができる。
【0039】このように、上述のような回路を第1の半
導体装置2、第2の半導体装置3の内部に付加すれば、
テストモード状態にするだけで、半導体装置本体とリー
ドとの接続、リードと回路基板との接続のオープン/シ
ョート状態の接続異常を容易に確認することができる。
導体装置2、第2の半導体装置3の内部に付加すれば、
テストモード状態にするだけで、半導体装置本体とリー
ドとの接続、リードと回路基板との接続のオープン/シ
ョート状態の接続異常を容易に確認することができる。
【0040】また、テストモード状態になった後、何ク
ロック後にエラー信号が出力されたかを記録すれば、そ
のクロックに対応するテストパターン発生回路18が出
力したパターンを照合すると、どの信号線上にエラーが
生じたのかを容易に知ることが可能である。
ロック後にエラー信号が出力されたかを記録すれば、そ
のクロックに対応するテストパターン発生回路18が出
力したパターンを照合すると、どの信号線上にエラーが
生じたのかを容易に知ることが可能である。
【0041】
【発明の効果】本発明は上述したように、導通に関する
自己診断機能を半導体装置の内部に設けたので、上記半
導体装置をテストモード状態にするだけで、上記半導体
装置に取付けられているリードの接続状態に関し、オー
プン/ショート状態の異常を容易に確認することができ
る。したがって、高価な基板テスターを使用することな
く上記半導体装置に関する接続状態の良否を判定するこ
とができる。
自己診断機能を半導体装置の内部に設けたので、上記半
導体装置をテストモード状態にするだけで、上記半導体
装置に取付けられているリードの接続状態に関し、オー
プン/ショート状態の異常を容易に確認することができ
る。したがって、高価な基板テスターを使用することな
く上記半導体装置に関する接続状態の良否を判定するこ
とができる。
【図1】本発明の半導体装置の第1の実施例を示す機能
構成図である。
構成図である。
【図2】本発明の半導体装置の第2の実施例を示す機能
構成図である。
構成図である。
【図3】被テスト基板上に2個の半導体装置を実装した
場合の配置説明図である。
場合の配置説明図である。
【図4】半導体装置の配置の変形例を説明する図であ
る。
る。
【図5】第1の半導体装置および第2の半導体装置の内
部に組み込む回路の一例を示す図である。
部に組み込む回路の一例を示す図である。
【図6】基板テスターを用いて半導体装置本体とリード
との間の接続や、リードと回路基板との間の接続をチェ
ックする従来例を説明する図である。
との間の接続や、リードと回路基板との間の接続をチェ
ックする従来例を説明する図である。
1 被テスト基板 2 第1の半導体装置 3 第2の半導体装置 4 発振子 5 スイッチ 6 第1のバス 7 第2のバス 8 クロック信号 9 選択回路 10 フリップフロップ回路 11 フリップフロップ回路 12 比較回路 13 通常時動作回路 14 フリップフロップ回路 15 内部バス 16 通常時動作回路 17 選択回路 18 テストパターン信号発生回路 19 エラー信号
Claims (2)
- 【請求項1】 半導体装置本体と外部回路とを接続する
リードのオープン/ショート状態、および上記リードと
基板との間におけるオープン/ショート状態を確認する
ために用いられるテストパターン信号を発生させるテス
トパターン信号発生回路と、 上記テストパターン信号発生回路から出力されるテスト
パターン信号を半導体装置の外部に導出するための第1
のバスと、 上記第1のバスを介して外部に導出された上記テストパ
ターン信号を半導体装置の内部に再び導入するための第
2のバスと、 上記第2のバスを介して半導体装置の内部に導入された
上記テストパターン信号と上記テストパターン信号発生
回路から直接与えられるテストパターン信号とを比較
し、これらの一致/不一致を検出する比較手段と、 上記テストパターン信号発生回路から出力されるテスト
パターン信号、または半導体装置本体内に設けられてい
る通常時動作回路からの信号の何方かを選択して外部に
出力する選択回路とを具備することを特徴とする半導体
装置。 - 【請求項2】 半導体装置本体と外部回路とを接続する
リードのオープン/ショート状態、および上記リードと
基板との間におけるオープン/ショート状態を確認する
ために用いられるテストパターン信号を半導体装置本体
内に導入するためのパターン信号導入用バスと、 上記パターン信号導入用バスを介して入力されたテスト
パターン信号、または半導体装置本体内に設けられてい
る通常時動作回路からの信号の何方かを選択して外部に
出力する選択回路と、 上記選択回路によって選択された信号を半導体装置本体
の外部に導出するためのパターン信号導出用バスとを具
備することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4355627A JPH06186302A (ja) | 1992-12-18 | 1992-12-18 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4355627A JPH06186302A (ja) | 1992-12-18 | 1992-12-18 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06186302A true JPH06186302A (ja) | 1994-07-08 |
Family
ID=18444950
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4355627A Withdrawn JPH06186302A (ja) | 1992-12-18 | 1992-12-18 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06186302A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998043101A1 (fr) * | 1997-03-21 | 1998-10-01 | Matsushita Electric Industrial Co., Ltd. | Bloc fonctionnel pour circuit integre, circuit integre a semiconducteur, procede d'inspection de circuits integres a semiconducteur, et procede de conception associe |
JP2009016020A (ja) * | 2007-06-06 | 2009-01-22 | Renesas Technology Corp | 半導体装置と半導体装置の製造方法及びテスト方法 |
KR101045036B1 (ko) * | 2007-04-09 | 2011-06-30 | 요코가와 덴키 가부시키가이샤 | Ic 테스터 |
-
1992
- 1992-12-18 JP JP4355627A patent/JPH06186302A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998043101A1 (fr) * | 1997-03-21 | 1998-10-01 | Matsushita Electric Industrial Co., Ltd. | Bloc fonctionnel pour circuit integre, circuit integre a semiconducteur, procede d'inspection de circuits integres a semiconducteur, et procede de conception associe |
KR101045036B1 (ko) * | 2007-04-09 | 2011-06-30 | 요코가와 덴키 가부시키가이샤 | Ic 테스터 |
JP2009016020A (ja) * | 2007-06-06 | 2009-01-22 | Renesas Technology Corp | 半導体装置と半導体装置の製造方法及びテスト方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |