JP4987043B2 - シフトレジスタ、該シフトレジスタを用いた液晶表示装置、及び液晶装置のスキャンライン駆動方法 - Google Patents
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Description
液晶表示装置は、液晶の特定の分子配列に電圧を印加して異なる分子配列へ変換させ、このような分子配列により発光する液晶セルの複屈折性、旋光性、2色性及び光散乱特性などの光学的性質の変化を視覚変化へ変換することで、液晶セルによる光の変調を利用したディスプレイである。
この二つ方式の大きな差異は、アクティブマトリックス表示方式がTFT(薄膜トランジスタ)をスイッチとして利用して、液晶表示装置を駆動するTFT−LCDに使用される表示方式であるに対し、パッシブマトリックス表示方式がトランジスタを使用しないので、該トランジスタと関連した複雑な回路を必要としない表示方式であるという点である。
a−Si TFT LCDは、大面積化が容易であって生産性が高く、主にノートブックPC、LCDモニター、HDTVなどの大画面ディスプレイ装置に主に適用される。
図1に示すように、poly−Si TFT LCDは、ピクセルアレイが形成されたガラス基板10上にデータ駆動回路12及びゲート駆動回路14を形成し、端子部16と集積プリント回路基板20をフィルムケーブル18により接続する。このような構造は、製造原価を節減し、駆動回路の一体化により電力損失を最少化することができる。
即ち、a−Si TFT LCDは、a−Si 工程の長所である高い生産性を有しているが、poly−Si TFT LCDでの費用及び薄い(Slim)構造に比べて、不利である。
しかし、このような集積プリント回路基板を利用しても、ゲート駆動回路が形成された可撓性プリント回路基板は、そのままに使用する。したがって、複数の可撓性プリント回路基板をガラス基板に組立てる工程を実施するために、a−Si TFT LCDは、poly−Si TFT LCDに比べて、OLB(OUTER LEAD BONDING)工程が複雑であるので、製造原価が高くなる。
しかし、前記のようなa−Si TFT LCDでLCD画面の上下反転を可能にする機能は、未だ実現されていない。
即ち、製品の応用過程でLCD画面の上下反転が必要である場合、既存のゲート駆動回路に使用されるシフトレジスタはシフト方向が固定されていることから、画面の上下反転が必要である場合にも画面上下反転をさせることができなかった。
本発明の別の目的は、LCD画面の上下反転が可能であるようにするために両方向シフト機能を提供するシフトレジスタ及び該シフトレジスタを備えた液晶表示装置を提供することにある。
図3は、本発明によるa−Si TFT 液晶表示装置の分解斜視図を示す。図3に示すように、液晶表示装置100は、液晶表示パネルアセンブリ110、バックライトアセンブリ120、シャーシ130及びカバー140を含む。
バックライトアセンブリ120は、ランプアセンブリ122、導光板124、光学シート126、反射板128、及びモールドフレーム129を含んでいる。
表示セルアレイ150は、列方向に延びられたm個のデータライン(DL1〜DLm)と行方向に延びられたn個のゲートライン(GL1〜GLn)を含む。
本発明の一実施形態では、2インチ液晶表示パネルであり、176個のデータラインおよび192個のゲートラインを有し、525(=176×3)×192の解像度を有する。
これにより、透明画素電極(PE)と透明共通電極(CE)間に印加された電圧により、液晶配列が制御されて通過される光量を制御して、各ピクセルのグレイ表示をすることになる。
各データラインブロック(BLi)は、66個のデータ入力端子により構成された外部接続端子163に66個の入力端子が共通に接続され、対応する66個のデータラインに66個の出力端子が接続される。また、シフトレジスタ164の8個の出力端子のうちの対応する一つの出力端子にブロック選択端子が接続される。
したがって、528個のデータラインは、66個ずつ8個のブロックに分割され、シフトレジスタ164の8個のブロック選択信号により、順次に各ブロックが選択される。
各ステージの制御端子(CT)には、次段ステージの出力信号が制御信号として入力される。これにより、制御端子(CT)に入力される制御信号は、自身の出力信号のデューティサイクル遅延された信号になる。したがって、各ステージの出力信号(ゲートライン駆動信号)が順次にアクティブ(即ち、ハイ状態)となるので、各出力信号のアクティブ区間に対応するデータラインブロックが選択され、イネーブルされることになる。
ダミーステージ(SRH9)は、その前段のステージ(SRH8)の制御端子(CT)に制御信号を提供するためのものである。
各ステージは、入力端子(IN)、出力端子(OUT)、制御端子(CT)、クロック入力端子(CKH)、第1電源電圧端子(VSS)、第2電源電圧端子(VDD)を有する。
各ステージの出力信号(GOUT1〜GOUT192)は、対応する各ゲートラインに接続される。奇数番目ステージ(SRC1、SRC3、...)には、第1クロック(CKV)が提供され、偶数番目ステージ(SRC2、SRC4、...)には、第2クロック(CKVB)が提供される。ここで、第1クロック(CKV)と第2クロック(CKVB)は相補的な位相(反対位相)を有する。また、第1クロック(CKV)と第2クロック(CKVB)のデューティサイクルは、例えば、16.6/192msである。したがって、データ駆動回路のシフトレジスタ164のクロックのデューティサイクルに比べて、ゲート駆動回路のシフトレジスタのクロックのデューティサイクルが約8倍以上になる。
各ステージの出力信号が順次にアクティブ(ハイ状態)となるので、各出力信号のアクティブ区間に対応する水平ラインが選択されることになる。
ダミーステージは、最終ステージ(SRC192)をリセットさせる最終ステージリセット部の役割を有する。即ち、ダミーステージは最終ステージ(SRC192)の出力信号を、ハイ(HIGH)レベルからロー(LOW)レベルに非アクティブ化させる。
図7に示すように、シフトレジスタ164の各ステージは、プルアップ部171、プルダウン部172、プルアップ駆動部173、及びプルダウン駆動部174を含む。
プルダウン部172は出力端子(GOUT[N])にドレインが接続され、第4ノード(N4)にゲートが接続され、ソースが第1電源電圧端子(VSS)に接続された第2NMOSトランジスタ(M2)により構成される。
上述したように、アレイ基板が配置されるガラス上のシフトレジスタには、スキャン開始信号(STV)と共に第1及び第2パワークロック(CKV、CKVB)が供給され、アレイ基板に備えられるTFTのゲートを駆動するためのゲート駆動回路として動作を行う。
図9に示すように、前述したシフトレジスタは、入力される2Hを1周期とする第1パワークロック(CKV)、または第1パワークロック(CKV)に位相が反転する第2パワークロック(CKVB)のうちのいずれか一つが印加されて、複数のゲートライン駆動信号(GOUT1、GOUT2、GOUT3、...)を、TFT−LCDゲートラインに順次に出力する。第1及び第2パワークロック(CKV、CKVB)は、a−TFTを駆動するためにタイミングコントローラ(図示せず)の出力である0〜3V振幅の信号を、例えば、−8〜24V振幅の信号に増幅した信号である。
プルアップ駆動部173のキャパシタ(C)が入力端子(IN)を通じてトランジスタ(M3)のゲートに入力されたスキャン開始信号(STV)の立ち上がりエッジで充電され始める。キャパシタ(C)の充電電圧(Vc1)がプルアップトランジスタ(M1)ゲートソース間スレッショルド電圧以上に充電された以後にプルアップトランジスタ(M1)がターンオンされ、第1クロック信号(CKV)のハイレベル区間が出力端子に示される。その結果、このような遅延特性が示される。
即ち、開始信号が入力されると、プルアップトランジスタ(M1)はターンオンされ、プルダウントランジスタ(M2)はターンオフされ、出力端子には第1クロック信号(CKV)が第2クロック信号(CKVB)のデューティサイクル遅延されて出力される。
また、第4ノード(N4)の電位が第2電源電圧(VON)に上昇されると、プルダウントランジスタ(M2)がターンオンされて、出力端子OUTはターンオン電圧(VON)からターンオフ電圧(VOFF)になる。
上述したように各ステージが動作して、出力信号GOUT[1]〜GOUT[4]が、図8に示したように、順次に安定して発生される。
ダミーステージをリセットするために、図10に示すように、スキャン開始信号(STV)をダミーステージの放電トランジスタ(M5)に接続する構造を採択することが好適である。
図10は、図7によるシフトレジスタを説明するための図面として、特に、TFTゲート駆動ステージの最終ステージとダミーステージの配線を説明するための図面である。図10に示すように、ダミーステージに備えられるキャパシタを放電させるトランジスタ(M5)は、第1ステージに入力されるスキャン開始信号(STV)により放電動作、即ちリセット動作が実施される。
図11に示すように、スキャン開始信号(STV)の立ち上がりエッジに応答して一定時間遅延された後、第1クロック信号(CKV)がハイレベルに変更され、第1クロック(CKV)がハイレベルに変更された後、第1ステージの出力端子に第1ゲートライン駆動信号(GOUT[1])が発生されることが分かる。
即ち、スキャン開始信号(STV)の配線をシフトレジスタ全体にわたって延ばさせなければならないので、レイアウト空間が損失される問題点がある。
また、スキャン開始信号(STV)の配線を縦に配置するために、横ラインとのオーバーラップにより寄生容量が増加し、増加された寄生容量により、信号歪みが生じる可能性が高いという問題点がある。
さらに、消費電力面でも寄生容量を充/放電させるための大きい振幅の第1クロック(CKV)と第2クロック(CKVB)の消費電力増加と共に、ディスプレイブランキング時間に発生されるダミーステージの出力により消費電力が増加するという問題点がある。
図12は本発明の一実施形態によるシフトレジスタを説明するための図面であり、図13は、図12によるシミュレーション結果を説明するための図面である。なお、説明の便宜のために、最終ゲートライン駆動信号である第Nゲートライン駆動信号(GOUT[N])を出力するN番目ステージと、これに接続された一つのダミーステージのみを図示する。
最終ステージに備えられるプルダウン駆動部174の出力信号は、プルダウン部172に印加されると共に、ダミーステージのプルアップ駆動部173に印加される。より詳細には、最終ステージの第6トランジスタ(M6)のソースは、ダミーステージの第5トランジスタ(M5)のゲートに接続される。
したがって、ディスプレイブランキング時間が長くなってもダミーステージの出力はないので、消費電力を節減することができる。即ち、図11では、ブランキング時間の間にもダミーステージから出力されるゲートライン駆動信号が存在したが、図13ではダミーステージから出力されるゲートライン駆動信号が存在しないので、ダミーステージの出力による消費電力を節減することができる。
即ち、図10では、ダミーステージをリセットさせるために、第一ステージにスキャン開始信号(STV)を印加させるので、別途の配線空間を必要とし、各ステージに印加される配線とのオーバーラップを回避することができなかった。しかし、図12によるシフトレジスタによると、最終ゲートライン駆動信号を出力するステージからダミーステージをリセットするための信号を供給することができるので、配線空間を節約することができるだけでなく、各ステージに印加される配線とのオーバーラップを回避することができる。
図14に示すように、本発明の他の実施形態によるシフトレジスタの各ステージは、プルアップ部171、プルダウン部172、プルアップ駆動部173、及びプルダウン駆動部174を含む。図7と比較すると、プルアップ部171、プルダウン部172、プルアップ駆動部173、及びプルダウン駆動部174は同一であるので、同一の符号を付与し、その詳細な説明は省略する。
より詳細には、ダミーステージの第1トランジスタ(M1)のソースまたは第2トランジスタ(M2)のドレインが最終ステージの第5トランジスタ(M5)のゲートに接続され、また、ダミーステージの第5トランジスタ(M5)のゲートに接続される。
ダミーステージの出力信号は、ダミーステージのプルアップ駆動部173中の放電動作を実施する第5トランジスタ(M5)を動作させて、ダミーステージをリセットさせる。
したがって、ディスプレイブランキング時間が長くなってもダミーステージの出力はないので、消費電力を節減することができる。即ち、図11ではブランキング時間の間にもダミーステージから出力される信号が存在したが、図15ではダミーステージから出力される信号が存在しないので、ダミーステージの出力による消費電力を節減することができる。
即ち、図10ではダミーステージをリセットさせるために、第1ステージにスキャン開始信号(STV)を印加させるので、別途の配線空間を必要とし、各ステージに印加される配線とのオーバーラップを回避することができなかった。しかし、図14によるシフトレジスタによると、ダミーステージ自身からダミーステージをリセットするための信号を供給することができるので、配線空間を節約することができるだけでなく、各ステージに印加される配線とのオーバーラップを回避することができる。
以下に、画面の上下反転機能を具現するためのa−Si TFT LCD用ゲート駆動回路の具現例を説明する。
図16に示すように、図6と比較すると、ダミーステージであるダミーステージ1に加えて、ダミーステージ0が第1ステージ先端に追加される。また、シフトレジスタのシフト方向を選択するための第1選択信号(Vbuf)及び第2選択信号(Vdis)が追加的に接続される。
ダミーステージ0は、シフトレジスタのシフト方向が逆方向になる時、第1ステージ(第1端ステージ、SR1)をリセットさせるためのダミー出力信号(第1リセット制御信号)を発生する。
また、第1選択信号(Vbuf)端子に第1電源電圧(VOFF)、第2選択信号(Vdis)端子に第2電源電圧(VON)、CK1に第2クロック信号(CKVB)、CK2に第1クロック信号(CKV)を印加すると、SR4→SR3→SR2→SR1順に各々のステージに相応するゲートライン駆動信号が生成されて逆方向シフト動作を行う。
図17は、図16のシフトレジスタのうち、中間ステージ、即ち、第2及び第3番目ステージの具体回路図を示し、図18は、図16のシフトレジスタのうちのダミーステージ0を示し、図19は、図16のシフトレジスタのうちの第1ステージ、即ち、第1ステージの具体回路図を示し、図20は図16のシフトレジスタのうちの最終ステージ、即ち、第4ステージの具体回路を示す。
Vbufがハイレベルであり、クロック(CKV)入力端にCKVが入力されると、順方向シフト動作を実施する。即ち、前段ステージ出力信号であるGOUT(N−1)によりセット動作を実行し、次段ステージの出力信号GOUT(N+1)によりリセット動作を実行する。
一方、Vdisがハイレベルであり、クロック(CKV)入力端にCKVBが入力されると、逆方向シフト動作を実行する。即ち、次段ステージの出力信号GOUT(N+1)によりセット動作を実行し、前段ステージの出力信号GOUT(N−1)によりリセット動作を実行する。なお、(Vbuf)と(Vdis)は、相補的関係である。
図7の回路との差異点は、VbufをトランジスタM8のゲート入力にすることにより、STV信号を選択するように制御し、VdisをトランジスタM9のゲート入力にすることにより、ダミーステージ0の出力信号であるDUMMY0を選択するように制御するという点である。
一方、Vdisがハイレベルであり、クロック(CK)入力端にCKVBになると、逆方向シフト動作を実行する。即ち、次段ステージの出力信号GOUT[2]によりセット動作を実行し、ダミーステージ0の出力信号であるDUMMY0信号によりリセット動作を実行する。VbufとVdisは相補的関係である。
図7の回路との差異点は第1選択信号VbufをトランジスタM11のゲート入力にすることによりダミーステージ1の出力信号であるDUMMY1信号を選択するように制御し、VdisをトランジスタM10のゲート入力にすることにより、STV信号を選択するように制御するという点である。
一方、Vdisがハイレベルであり、クロック(CKV)入力端にCKVBが入力されると、逆方向シフト動作を実行する。即ち、STV信号によりセット動作を実行し、前段ステージの出力信号であるGOUT[3]信号によりリセット動作を実行する。VbufとVdisは相補的関係である。
図22は、2個のダミーステージと4個のステージからなる図16のa−TFTゲート駆動用シフトレジスタでVbuf=Von、Vdis=Voff、CK1=CKV、CK2=CKVBを印加した場合の順方向シフト動作を示す。ここで、第1クロック信号(CKV)と第2クロック信号(CKVB)は反対位相を有する。
図23に示すように、スキャン開始信号(STV)の立ち上がりエッジに応答して所定時間(t2)遅延された(CKV)がハイレベルに変更された後、第4ステージの出力端子に出力信号GOUT[4]が発生される。続いて、順次に第3、第2、第1ステージの出力端子に出力信号Gout[3]、Gout[2]、Gout[1]が発生され、逆方向シフト動作が実行される。
図24に示すように、ダミーステージ0が第1ステージ前段に追加されるという点は図16と同一であるが、シフトレジスタのシフト方向選択のために、Vbuf代わりにVSEL1、Vdis代わりにVSEL2という、相補関係であるVSEL1、VSEL2信号を、各々のステージに別途のトランジスタM8、M9、M10、M11のゲートを通じて印加する。
図25は、図24のシフトレジスタのうちの第2及び第3ステージの具体回路図を示し、図26は、図24のシフトレジスタのうちの第1ステージの具体回路図を示し、図27は図24のシフトレジスタのうちの第4ステージの具体回路図を示す。
各々のステージSR1、SR2、SR3、SR4では、図16の回路にM3のゲート入力端にM3のゲート入力を選択するためのトランジスタM8及びM9が追加に接続される。また、M5のゲート入力端にM5のゲート入力を選択するためのトランジスタM10及びM11が追加に接続される。ここで、シフト方向選択信号であるVSEL1がトランジスタM8及びM11のゲートに印加され、シフト方向選択信号であるVSEL2がトランジスタM9及びM10のゲートに印加される。
即ち、VSEL1をトランジスタM8及びM11のゲート入力にすることにより、STV及びGout[2]信号を選択するように制御し、VSEL2をトランジスタM9及びM10のゲート入力にすることにより、Gout[2]及びDUMMY0を選択するように制御する。
一方、VSEL2がハイレベルであり、クロック(CK)入力端にCKVBが入力されると、逆方向シフト動作を実行する。即ち、次段ステージの出力Gout[2]によりセット動作を実行し、ダミーステージ0の出力信号であるDUMMY0信号によりリセット動作を実行する。
一方、VSEL2がハイレベルであり、クロック(CK)入力端にCKVBが入力されると、逆方向シフト動作を実行する。即ち、STV信号によりセット動作を実施し、前段ステージの出力信号であるGout[3]信号によりリセット動作を実行する。
ダミーステージ0及びダミーステージ1の回路構成は、図18及び図21のダミーステージ0及びダミーステージ1と同一に構成する。
図28は、2個のダミーステージと4個のステージからなった図24のa−TFTゲート駆動用シフトレジスタの場合であって、VSEL1=Voff、VSEL2=Von、CKV=CKV、CK2VB=CKVBを印加した場合の順方向シフト動作を示す。なお、第1クロック信号(CKV)と第2クロック信号(CKVB)は反対位相である。
図29は、VSEL1=Voff、VSEL2=Von、CKV=CKVB、CKVB=CKVを印加した場合の逆方向シフト動作を示す。
従って、開始信号(STV)代わりに第1ステージの内部制御信号(インバータ出力)を利用して、逆方向シフト動作時にダミーステージ0をリセットさせてダミーステージ0の出力が持続されることを防止することができる。
従って、開始信号(STV)代わりに最終ステージの内部制御信号(インバータ出力)を利用して、順方向シフト動作時にダミーステージ1をリセットさせて、ダミーステージ1の出力が持続されることを防止することができる。
従って、開始信号(STV)代わりにダミーステージ0の出力(DUMMY0)により、逆方向シフト動作時にダミーステージ0をリセットさせ、ダミーステージ0の出力が持続されることを防止することができる。
従って、開始信号(STV)代わりに最終ステージの内部制御信号(インバータ出力)を利用して、順方向シフト動作時にダミーステージ1をリセットさせ、ダミーステージ1の出力が持続されることを防止することができる。
110 液晶表示パネル
112 液晶表示パネル
116 可撓性プリント回路基板
118 制御及びデータ駆動チップ
120 バックライトアセンブリ
122 ランプアセンブリ
124 導光板
126 光学シート
128 反射板
129 モールドフレーム
130 シャーシ
140 カバー
150 表示セルアレイ回路
160 データ駆動回路
169 ゲート駆動回路外部接続端子部
170 ゲート駆動回路
171 プルアップ部
172 プルダウン部
173 プルアップ駆動部
174 プルダウン駆動部
Claims (23)
- 従属的に接続された複数のステージのうち、奇数番目ステージには第1クロック信号が供給され、偶数番目ステージには前記第1クロック信号と位相が反転された第2クロック信号が供給されるシフトレジスタにおいて、
第1選択信号が第1レベルである場合に順方向シフト動作を実行し、第2選択信号が前記第1レベルである場合に逆方向シフト動作を実行する第1ステージと、
前記第1選択信号が前記第1レベルである場合に順方向シフト動作を実行し、第2選択信号が前記第1レベルである場合に逆方向シフト動作を実行する複数個の中間端ステージと、
前記第1選択信号が第1レベルである場合に順方向シフト動作を実行し、第2選択信号が前記第1レベルである場合に逆方向シフト動作を実行する最終ステージと、
前記順方向シフト動作時に前記最終ステージをリセットさせる第1ダミーステージと、
前記逆方向シフト動作時に前記第1ステージをリセットさせる第2ダミーステージと
を含み、両方向シフト機能を有することを特徴とするシフトレジスタ。 - 請求項1記載のシフトレジスタにおいて、前記第1選択信号は、前記第2選択信号と相補的関係であることを特徴とするシフトレジスタ。
- 請求項1記載のシフトレジスタにおいて、前記第1選択信号及び第2選択信号は、前記第1及び第2クロック信号の電位より高いことを特徴とするシフトレジスタ。
- 請求項1記載のシフトレジスタにおいて、前記第1選択信号及び第2選択信号に応じて前記第1及び第2クロック信号を変えて入力することにより、前記シフトレジスタのシフト方向が変更されることを特徴とするシフトレジスタ。
- 請求項1記載のシフトレジスタにおいて、前記シフトレジスタは複数のトランジスタを含み、該トランジスタは、a−Si NMOS TFTにより構成することを特徴とするシフトレジスタ。
- 従属的に接続された複数のステージのうち、奇数番目ステージには第1クロック信号が供給され、偶数番目ステージには前記第1クロック信号と位相が反転された第2クロック信号が供給されるシフトレジスタにおいて、
第1選択信号が第1レベルである場合にスキャン開始信号の入力を受けて第1スキャンライン駆動信号を発生させる第1ステージであって、該第1スキャンライン駆動信号を第2ステージから発生された第2スキャンライン駆動信号に応答して非活性化させ、第2選択信号が前記第1レベルである場合に前記第2スキャンライン駆動信号に応答して前記第1スキャンライン駆動信号を発生させ、第2ダミー出力信号に応答して前記第1スキャンライン駆動信号を非活性化させる第1ステージと、
複数個の中間ステージであって、Nを2以上の整数とするとき、前記第1選択信号が前記第1レベルである場合に第(N−1)ステージのスキャンライン駆動信号に応答して第Nスキャンライン駆動信号を発生させ、第(N+1)ステージのスキャンライン駆動信号に応答して前記第Nスキャンライン駆動信号を非活性化させ、前記第2選択信号が前記第1レベルである場合、前記第(N+1)ステージのスキャンライン駆動信号に応答して第Nスキャンライン駆動信号を発生させ、第(N−1)ステージのスキャンライン駆動信号に応答して第Nスキャンライン駆動信号を非活性化させる、複数個の中間ステージと、
前記第1選択信号が前記第1レベルである場合、最終直前ステージのスキャンライン駆動信号に応答して最終スキャンライン駆動信号を発生させ、第1ダミー出力信号に応答して前記最終スキャンライン駆動信号を非活性化させ、前記第2選択信号が前記第1レベルである場合、前記スキャン開始信号に応答して前記最終スキャンライン駆動信号を発生させ、前記最終直前ステージのスキャンライン駆動信号に応答して前記最終スキャンライン駆動信号を非活性化させる最終ステージと、
前記第1クロック信号及び前記最終ステージから前記最終スキャンライン駆動信号の入力を受けて第1ダミー出力信号を発生し、前記スキャン開始信号に応答して前記第1ダミー出力信号を非活性化させる第1ダミーステージと、
前記第2クロック信号及び前記第1ステージから前記第1スキャンライン駆動信号の入力を受けて第2ダミー出力信号を発生し、前記スキャン開始信号に応答して前記第2ダミー出力信号を非活性化させる第2ダミーステージと
を含み、両方向シフト機能を有することを特徴とするシフトレジスタ。 - 請求項6記載のシフトレジスタにおいて、前記第1ステージは、
該第1ステージの出力端子に前記第1スキャンライン駆動信号を供給するプルアップトランジスタと、
前記出力端子に第1電源電圧を供給するプルダウントランジスタと、
前記第1選択信号が前記第1レベルである場合、第1選択トランジスタを通じて入力された前記スキャン開始信号に応じて前記プルアップトランジスタをターンオンさせ、前記第2選択信号が前記第1レベルである場合、第2選択トランジスタを通じて入力された前記第2ダミー出力信号に応答して前記プルアップトランジスタをターンオフさせる第1プルアップ駆動トランジスタと、
前記第2選択信号が前記第1レベルである場合、第2スキャンライン駆動信号に応答して前記プルアップトランジスタをターンオンさせ、前記第1選択信号が前記第1レベルである場合、前記第2スキャンライン駆動信号に応答して前記プルアップトランジスタをターンオフさせる第2プルアップ駆動トランジスタと、
前記スキャン開始信号または前記第2ダミー出力信号に応答して前記プルダウントランジスタをターンオフさせ、前記第2スキャンライン駆動信号に応答して前記プルダウントランジスタをターンオンさせるプルダウン駆動部と、
前記プルアップトランジスタがターンオンされた場合にターンオフされる第3プルアップ駆動トランジスタと
を含むことを特徴とするシフトレジスタ。 - 請求項6記載のシフトレジスタにおいて、前記第Nステージは、
該ステージの出力端子に前記第Nスキャンライン駆動信号を供給するプルアップトランジスタと、
前記出力端子に第1電源電圧を供給するプルダウントランジスタと、
前記第1選択信号が前記第1レベルである場合、第(N−1)ステージのスキャンライン駆動信号に応答して前記プルアップトランジスタをターンオンさせ、前記第2選択信号が前記第1レベルである場合、前記第(N−1)ステージのスキャンライン駆動信号に応答して前記プルアップトランジスタをターンオフさせる第1プルアップ駆動トランジスタと、
前記第2選択信号が前記第1レベルである場合、第(N+1)ステージのスキャンライン駆動信号に応答して前記プルアップトランジスタをターンオンさせ、前記第1選択信号が前記第1レベルである場合、前記第(N+1)ステージのスキャンライン駆動信号に応答して前記プルアップトランジスタをターンオフさせる第2プルアップ駆動トランジスタと、
前記第(N−1)ステージのスキャンライン駆動信号に応答して前記プルダウントランジスタをターンオフさせ、第(N+1)ステージのスキャンライン駆動信号に応答して前記プルダウントランジスタをターンオンさせるプルダウン駆動部と、
前記プルアップトランジスタがターンオンされた場合、ターンオフされる第3プルアップ駆動トランジスタと
を含むことを特徴とするシフトレジスタ。 - 請求項6記載のシフトレジスタにおいて、前記最終ステージは、
該ステージの出力端子に前記最終スキャンライン駆動信号を供給するプルアップトランジスタと、
前記出力端子に第1電源電圧を供給するプルダウントランジスタと、
前記第1選択信号が前記第1レベルである場合、前記最終直前ステージのスキャンライン駆動信号に応答して前記プルアップトランジスタをターンオンさせ、前記第2選択信号が前記第1レベルである場合、前記最終直前ステージのスキャンライン駆動信号に応答して前記プルアップトランジスタをターンオフさせる第1プルアップ駆動トランジスタと、
前記第2選択信号が前記第1レベルである場合、第3選択トランジスタを通じて入力された前記スキャン開始信号に応答して前記プルアップトランジスタをターンオンさせ、前記第1選択信号が前記第1レベルである場合、第4選択トランジスタを通じて入力された前記第1ダミー出力信号に応答して前記プルアップトランジスタをターンオフさせる第2プルアップ駆動トランジスタと、
前記最終直前のスキャンライン駆動信号に応答して前記プルダウントランジスタをターンオフさせ、前記第1ダミー出力信号及び前記スキャン開始信号に応答して前記プルダウントランジスタをターンオンさせるプルダウン駆動部と、
前記プルアップトランジスタがターンオンされた場合にターンオフされる第3プルアップ駆動トランジスタと
を含むことを特徴とするシフトレジスタ。 - 請求項6記載のシフトレジスタにおいて、前記第1ダミーステージは、
該ダミーステージの出力端子を通じて前記第1ダミー出力信号を供給するプルアップトランジスタと、
前記出力端子に第1電源電圧を供給するプルダウントランジスタと、
前記最終ステージのスキャンライン駆動信号に応答して前記プルアップトランジスタをターンオンさせる第1プルアップ駆動トランジスタと、
前記スキャン開始信号に応答して前記プルアップトランジスタをターンオフさせる第2プルアップ駆動トランジスタと、
前記第1スキャンライン駆動信号に応答して前記プルダウントランジスタをターンオフさせ、前記スキャン開始信号に応答して前記プルダウントランジスタをターンオンさせるプルダウン駆動部と、
前記プルアップトランジスタがターンオンされた場合にターンオフされる第3プルアップ駆動トランジスタと
を含むことを特徴とするシフトレジスタ。 - 請求項6記載のシフトレジスタにおいて、前記第2ダミーステージは、
該ダミーステージの出力端子を通じて前記第2ダミー出力信号を供給するプルアップトランジスタと、
前記出力端子に第1電源電圧を供給するプルダウントランジスタと、
前記第1ステージのスキャンライン駆動信号に応答して前記プルアップトランジスタをターンオンさせる第1プルアップ駆動トランジスタと、
前記スキャン開始信号に応答して前記プルアップトランジスタをターンオフさせる第2プルアップ駆動トランジスタと、
前記第1スキャンライン駆動信号に応答して前記プルダウントランジスタをターンオフさせ、前記スキャン開始信号に応答して前記プルダウントランジスタをターンオンさせるプルダウン駆動部と、
前記プルアップトランジスタがターンオンされた場合にターンオフされる第3プルアップ駆動トランジスタと
を含むことを特徴とするシフトレジスタ。 - 請求項6記載のシフトレジスタにおいて、前記第1選択信号は、前記第2選択信号と相補的関係であることを特徴とするシフトレジスタ。
- 請求項6記載のシフトレジスタにおいて、前記第1選択信号及び第2選択信号は、前記第1及び第2クロック信号の電位より高いことを特徴とするシフトレジスタ。
- 請求項6記載のシフトレジスタにおいて、前記第1選択信号及び第2選択信号に応じて前記第1及び第2クロック信号を変えて入力することにより、前記シフトレジスタのシフト方向が変更されることを特徴とするシフトレジスタ。
- 請求項6記載のシフトレジスタにおいて、該シフトレジスタは複数のトランジスタを含み、該トランジスタはa−Si NMOS TFTにより構成されることを特徴とするシフトレジスタ。
- 透明基板上に形成された表示セルアレイ、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイは前記ゲート駆動回路に結合された複数のデータラインと、前記データ駆動回路に結合された複数ゲートラインを含み、各々のデータライン及びゲートラインに接続された複数のスイッチング素子を含む液晶表示装置において、前記ゲート駆動回路は、
従属接続された第1、第2、・・・、最終ステージからなる複数のステージであって、奇数番目ステージには第1クロック信号が供給され、偶数番目ステージには前記第1クロックと位相が反転された第2クロック信号が供給され、第1選択信号が第1レベルである場合に順方向シフト動作を実行し、第2選択信号が前記第1レベルである場合に逆方向シフト動作を実行する複数のステージと、
前記順方向シフト動作時に最終ステージをリセットさせる第1ダミーステージと、
前記逆方向シフト動作時に前記第1ステージをリセットさせる第2ダミーステージと
を含み、両方向シフト機能を有することを特徴とする液晶表示装置。 - 透明基板上に形成された表示セルアレイ、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイは前記ゲート駆動回路に結合された複数のデータラインと、前記データ駆動回路に結合された複数ゲートラインを含み、各々のデータライン及びゲートラインに接続された複数のスイッチング素子を含む液晶表示装置において、前記ゲート駆動回路は、
従属的に接続された第1、第2、・・・、第N、・・・最終ステージからなり(Nは2以上の整数)、奇数番目ステージには第1クロック信号が供給され、偶数番目ステージには前記第1クロック信号と位相が反転された第2クロック信号が供給される複数のステージであって、
第1ステージは、第1選択信号が第1レベルである場合、スキャン開始信号の入力を受けて第1ゲートライン駆動信号を発生させ、第2ステージから発生された第2ゲートライン駆動信号に応答して前記第1ゲートライン駆動信号を非活性化させ、第2選択信号が前記第1レベルである場合、前記第2ゲートライン駆動信号の入力を受けて前記第1ゲートライン駆動信号を発生させ、第2ダミー出力信号に応答して前記第1ゲートライン駆動信号を非活性化させるよう構成され、
第Nステージは、前記第1選択信号が前記第1レベルである場合、第(N−1)ステージのゲートライン駆動信号の入力を受けて第Nゲートライン駆動信号を発生させ、第N+1ステージのゲートライン駆動信号に応答して前記第Nゲートライン駆動信号を非活性化させ、前記第2選択信号が前記第1レベルである場合、第(N+1)ステージのゲートライン駆動信号の入力を受けて、第Nゲートライン駆動信号を発生させ、第(N−1)ステージのスキャンライン駆動信号に応答して前記第Nスキャンライン駆動信号を非活性化させるよう構成され、
最終ステージは、前記第1選択信号が前記第1レベルである場合、最終直前ステージのゲートライン駆動信号により最終ゲートライン駆動信号を発生させ、第1ダミー出力信号に応答して前記最終ゲートライン駆動信号を非活性化させ、前記第2選択信号が前記第1レベルである場合、前記スキャン開始信号により前記最終ゲートライン駆動信号を発生させ、前記最終直前ステージのゲートライン駆動信号に応答して前記最終ゲートライン駆動信号を非活性化させるよう構成されている複数のステージと、
前記第1クロック信号及び前記最終ステージからの前記最終ゲートライン駆動信号の入力を受けて第1ダミー出力信号を発生し、前記スキャン開始信号に応答して前記第1ダミー出力信号を非活性化させる第1ダミーステージと、
前記第2クロック信号及び前記第1ステージから前記第1ゲートライン駆動信号の入力を受けて第2ダミー出力信号を発生し、前記スキャン開始信号に応答して前記第2ダミー出力信号を非活性化させる第2ダミーステージと
を含むことを特徴とするシフトレジスタ。 - 下部透明基板と上部透明基板との間に液晶を封入した液晶表示モジュールを有する液晶表示装置において、
前記下部透明基板上に形成され、複数のデータラインと複数のゲートラインを含み、複数のスイッチング素子それぞれが対応するデータライン及びゲートラインに接続された表示セルアレイと、
前記下部透明基板上に形成され、複数のステージ、前記複数のステージのうちの最終ステージのゲートライン駆動信号を非活性化させるための第1ダミーステージ、及び、前記複数のステージのうちの第1ステージの第1ゲートライン駆動信号を非活性化させるための第2ダミーステージを備えることにより、前記複数のゲートラインを順方向または逆方向に順次的に出力する両方向シフト動作を実施するゲート駆動回路と、
前記下部透明基板上に形成され、データ入力端子と前記データラインとの間にドレイン及びソースが各々接続され、ゲートがブロック選択端子に共通に接続された複数の駆動トランジスタにより構成された複数のデータラインブロックと、
複数のステージが従属接続され、第1ステージにはブロック選択スキャン開始信号が入力端子に結合され、各ステージの出力信号により前記複数のデータラインブロックを順次に選択するデータ駆動シフトレジスタを含むデータ駆動回路と、
制御及びデータ駆動チップが実装され、前記ゲート駆動回路及びデータ駆動回路の各入力端子に制御信号及びデータ信号を供給する可撓性プリント回路基板とを含むことを特徴とする液晶表示装置。 - ディスプレイパネルの複数のスキャンラインを両方向に駆動するためのスキャンライン駆動方法において、
第1選択信号が第1レベルである場合、順方向シフト動作を実行し、第2選択信号が前記第1レベルである場合、逆方向シフト動作を実行して第1スキャンライン駆動信号を発生させるステップと、
前記第1選択信号が第1レベルである場合、順方向シフト動作を実行し、前記第2選択信号が前記第1レベルである場合、逆方向シフト動作を実行して第2〜第(N−1)(Nは4以上の自然数)のスキャンライン駆動信号を発生させるステップと、
前記第1選択信号が第1レベルである場合、順方向シフト動作を実行し、前記第2選択信号が前記第1レベルである場合、逆方向シフト動作を実行して第Nスキャンライン駆動信号を発生させるステップと、
前記順方向シフト動作時に前記第Nスキャンラインを発生させた後、第1ダミー出力信号を発生させて前記第Nスキャンライン駆動信号を非活性化させるステップと、
前記逆方向シフト動作時に前記第1スキャンライン駆動信号を発生させた後、第2ダミー出力信号を発生させて前記第1スキャンライン駆動信号を非活性化させるステップと
を含むことを特徴とするスキャンライン駆動方法。 - 請求項19記載のスキャンライン駆動方法において、前記第1ダミー出力信号は、スキャン開始信号に応答して非活性化されることを特徴とするスキャンライン駆動方法。
- 請求項19記載のスキャンライン駆動方法において、前記第1ダミー出力信号は、前記第1ダミー出力信号により所定時間遅延された後に非活性化されることを特徴とするスキャンライン駆動方法。
- 請求項19記載のスキャンライン駆動方法において、前記第1ダミー出力信号は、前記Nスキャンライン駆動信号の第1信号レベルより小さい第2信号レベルを有する制御信号に応答して非活性化されることを特徴とするスキャンライン駆動方法。
- ディスプレイパネルの複数のスキャンラインを両方向に駆動するためのスキャンライン駆動方法において、
第1選択信号が第1レベルである場合、順方向シフト動作を実施するためにスキャン開始信号に応答して第1スキャンライン駆動信号を発生させ、第2スキャンライン駆動信号に応答して前記第1スキャンライン駆動信号を非活性化させ、第2選択信号が第1レベルである場合、逆方向シフト動作を実行するために前記第2スキャンライン駆動信号に応答して前記第1スキャンライン駆動信号を発生させ、第2ダミー出力信号に応答して前記第1スキャンライン駆動信号を非活性化させるステップと、
前記第1選択信号が前記第1レベルである場合、順方向シフト動作を実行するために、それぞれの直前のスキャンライン駆動信号に応答して第2〜第(N−1)(Nは4以上の自然数)のスキャンライン駆動信号を発生させ、それぞれの直後のスキャンライン駆動信号に応答して前記第2〜第(N−1)のスキャンライン駆動信号を非活性化させ、前記第2選択信号が前記第1レベルである場合、逆方向シフト動作を実行するために、それぞれの直後のスキャンライン駆動信号に応答して前記第2〜第(N−1)のスキャンライン駆動信号を非活性化させるステップと、
第1選択信号が第1レベルである場合、順方向シフト動作を実行するために、第(N−1)スキャンライン駆動信号に応答して第Nスキャンライン駆動信号を発生させ、第1ダミー出力信号に応答して前記第Nスキャンライン駆動信号を非活性化させ、前記第2選択信号が前記第1レベルである場合、逆方向シフト動作を実行するために、前記スキャン開始信号に応答して前記第Nスキャンライン駆動信号を発生させ、前記第(N−1)スキャンライン駆動信号に応答して前記第Nスキャンライン駆動信号を非活性化させるステップと、
前記順方向シフト動作時に、前記第Nスキャンライン駆動信号に応答して第1ダミー出力信号を発生させ、前記第Nスキャンライン駆動信号を非活性化させるステップと、
前記第1ダミー出力信号を非活性化させるステップと、
前記逆方向シフト動作時に、前記第1スキャンライン駆動信号に応答して第2ダミー出力信号を発生させ、前記第1スキャンライン駆動信号を非活性化させるステップと、
前記第2ダミー出力信号を非活性化させるステップと
を含むことを特徴とするスキャンライン駆動方法。
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