JP3588020B2 - シフトレジスタおよび画像表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、画像表示装置の駆動回路に好適に用いられ、該駆動回路を縮小化でき、出力信号のパルス幅を任意に変えることができるシフトレジスタ、および該シフトレジスタを用いた画像表示装置に関する。
【０００２】
【従来の技術】
画像表示装置のデータ信号線駆動回路や走査信号線駆動回路では、従来より、入力される映像信号をサンプリングする際のタイミングをとるために、あるいは、各走査信号線へ与える走査信号を作成するために、シフトレジスタが広く使われている。
【０００３】
データ信号線駆動回路においては、データ信号線を介して映像信号より得られた映像データを各画素に書き込むために、サンプリング信号を作成する。その際、サンプリング信号が前段や次段のサンプリング信号と重なると、映像データが大きく変動し、誤った映像データをデータ信号線に出力することになってしまう。かかる不具合を回避するため、従来のシフトレジスタ１０１は、例えば、図１７に示されるような回路構成になっている。
【０００４】
図１７を参照して、シフトレジスタ１０１は、ｎ段からなり、各段ごとに、Ｄ型フリップフロップ１０２、ＮＡＮＤ回路１０３、二段のインバータ１０４ａ・１０４ｂ、およびＮＯＲ回路１０５を備えている。シフトレジスタ１０１には、互いに位相が異なる２つのクロック信号ＳＣＫ・ＳＣＫＢと、スタートパルスＳＳＰとが入力される。
【０００５】
クロック信号ＳＣＫ・ＳＣＫＢは、入力される映像信号をサンプリングする半分の周期で与えられ、該クロック信号ＳＣＫ・ＳＣＫＢに同期して、シフトレジスタ１０１の各段から順次パルスが出力される。シフトレジスタ１０１のｉ（１≦ｉ≦ｎ）段目に着目すると、ｉ−１段目のＤ型フリップフロップ１０２の出力Ｑｉ−１とｉ段目のＤ型フリップフロップ１０２の出力Ｑｉとが、ｉ段目のＮＡＮＤ回路１０３に入力され、出力信号ＮＳＯＵＴｉが得られる。
【０００６】
さらに、ｉ段目のサンプリング信号Ｓｉが、ｉ＋１段目のサンプリング信号Ｓｉ＋１と重ならないようにするため、出力信号ＮＳＯＵＴｉは、ｉ段目のＮＯＲ回路１０５の一方の入力端子に直接入力されるのみならず、二段のインバータ１０４ａ・１０４ｂからなる遅延回路にも入力される。該遅延回路の出力がＮＯＲ回路１０５の他方の入力端子に入力されることで、ｉ段目のＮＯＲ回路１０５から出力されるサンプリング信号Ｓｉの幅を小さくできる。
【０００７】
シフトレジスタ１０１の各段において、上記と同様の処理を行うことによって、図１８に示すように、互いに重ならないサンプリング信号Ｓ１〜Ｓｎを得ることができる。
【０００８】
次に、走査信号線駆動回路に設けられる従来のシフトレジスタ１１１について、図１９および図２０に基づいて説明する。
【０００９】
走査信号線駆動回路は、表示部に配置された画素に順次映像データが書き込まれるよう、各走査信号線に走査信号を出力する。このとき、ｉ＋１本目の走査信号は、ｉ本日の走査信号と重ならないように、あるいは、ｉ本日に書き終えたデータ信号線上の映像データをリフレッシュするための処理等を行うために、パルス出力を止めなければならない。
【００１０】
そこで、走査信号線駆動回路に設けられる従来のシフトレジスタ１１１は、図１９に示すように、ｎ段からなり、各段ごとに、Ｄ型フリップフロップ１１２、ＮＡＮＤ回路１１３、およびＮＯＲ回路１１４を備えた構成になっている。また、シフトレジスタ１１１には、互いに位相が異なる２つのクロック信号ＧＣＫ・ＧＣＫＢ、スタートパルスＧＳＰ、およびパルス幅制御信号ＰＷＣが入力される。
【００１１】
シフトレジスタ１１１では、クロック信号ＧＣＫ・ＧＣＫＢに同期して、各段から順次パルスが出力される。シフトレジスタ１１１のｉ（１≦ｉ≦ｎ）段目に着目すると、ｉ−１段目のＤ型フリップフロップ１１２の出力Ｑｉ−１とｉ段目のＤ型フリップフロップ１１２の出力Ｑｉとが、ｉ段目のＮＡＮＤ回路１１３に入力され、出力信号ＮＯＵＴｉが得られる。このようにして得られる各段の出力信号ＮＯＵＴ１〜ＮＯＵＴｎは、それぞれ走査信号ＧＬ１〜ＧＬｎと同じ周期で出力される。
【００１２】
シフトレジスタ１１１では、さらに、パルス幅制御信号ＰＷＣが各段のＮＯＲ回路１１４の一方の入力端子に直接入力される。また、ｉ段目のＮＯＲ回路１１４の他方の入力端子には、ｉ段目のＮＡＮＤ回路１１３の出力信号ＮＯＵＴｉが入力される。これによって、ｉ段目のＮＯＲ回路１１４からは、走査信号ＧＬｉが出力される。
【００１３】
シフトレジスタ１１１の各段において、上記と同様の処理を行うことによって、図２０に示すように、互いに重ならない走査信号ＧＬ１〜ＧＬｎを得ることができる。したがって、ｉ＋１本目の走査信号ＧＬｉ＋１は、ｉ本日の走査信号ＧＬｉと重ならず、ｉ本日に書き終えたデータ信号線上の映像データをリフレッシュするための処理等を行うことが可能になる。
【００１４】
なお、上記Ｄ型フリップフロップ１０２・１１２は、図２１に示すように、Ｄ端子から信号Ａが入力され、他の端子から２つのクロック信号ＣＫ・ＣＫＢが入力されると、Ｑ端子から信号Ｂを出力する回路構成になっている。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記従来のシフトレジスタ１０１・１１１では、図１７および図１９に示すような回路が必要となり、駆動回路が大きくなってしまうという問題が生ずる。
【００１６】
近年では、表示画面がより広く、高精細で、かつ表示領域の周囲を狭くした画像表示装置が求められているため、駆動回路の面積をより小さくする必要がある。また、画像表示装置以外に用いられる場合も、シフトレジスタの回路構成の簡略化の要請は高いといえる。
【００１７】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、各段の出力パルスが重ならず、任意にパルス幅を変更でき、しかも、回路構成の簡略化を実現したシフトレジスタ、および、該シフトレジスタを用いることで駆動回路の簡略化による狭額縁化を実現した画像処理装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明に係るシフトレジスタは、上記の課題を解決するために、クロック信号が入力される複数段のフリップフロップと、前記複数段のフリップフロップ毎に設けられ、前記クロック信号の入力を制御するスイッチ手段とを備え、前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力され、前記複数段のフリップフロップのｉ（ｉは、任意の整数）段目の出力信号に応じてｉ＋１段目の前記スイッチ手段が制御され、ｉ＋１段目の前記フリップフロップへの前記クロック信号の入力が制御されるとともに、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の前記出力パルスが、ｉ段目の前記フリップフロップのリセット端子へ入力されることを特徴としている。
【００１９】
また、本発明に係るシフトレジスタは、上記の課題を解決するために、クロック信号が入力される複数段のフリップフロップと、前記複数段のフリップフロップ毎に設けられ、前記クロック信号の入力を制御するスイッチ手段とを備え、前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力され、前記複数段のフリップフロップのｉ（ｉは、任意の整数）段目の出力信号に応じてｉ＋１段目の前記スイッチ手段が制御され、ｉ＋１段目の前記フリップフロップへの前記クロック信号の入力が制御されるとともに、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、前記複数段のフリップフロップの（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の出力信号が、ｉ段目の前記フリップフロップのリセット端子へ入力されることを特徴としている。
【００２０】
上記の各構成によれば、クロック信号に同期して動作するフリップフロップの出力は、次段のフリップフロップに供給されるクロック信号を、スイッチ手段を介して制御する。また、この制御されたクロック信号が、当該段におけるシフトレジスタの出力となり、その出力はクロック信号と同じパルス幅を持つ。
【００２１】
この結果、従来は前段のフリップフロップの出力と自段の出力の論理演算を行い、クロック信号と同じパルス幅の信号を生成していたが、本発明のシフトレジスタでは、この論理演算を行う回路を必要としない。また、論理演算部内で信号の遅延（信号の立ち上がり、立ち下がりの遅れ）により、論理演算部の出力の一部が重なることを回避できる。さらに、出力パルスの重なりを防ぐための特殊な回路や特殊な信号のための伝送線を必要としないため、シフトレジスタの大幅な縮小化を実現できる。
【００２２】
したがって、各段の出力パルスが重ならず、しかも、回路構成の簡略化を実現したシフトレジスタを提供することができる。
【００２３】
また、本発明のシフトレジスタにおいて、前記クロック信号として、Ｍ（Ｍは、２以上の整数）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力される構成とすることで、複数のクロック信号を用いることになり、周波数を低減することが可能となる。したがって、外部回路からクロック信号を入力する際、周波数を低く抑えることができるので、外部回路の消費電圧低減の一助となる。
【００２４】
また、本発明のシフトレジスタにおいて、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、（ｉ＋ｋ×Ｍ）段目（ｋは、１以上の整数）の前記出力パルスが、ｉ段目の前記フリップフロップのリセット端子へ入力される構成とすることで、各フリップフロップから出力される信号のパルス幅を所望の期間に調節できる。
【００２５】
なお、「セット・リセット型フリップフロップ」とは、一般に、あるタイミングで信号が加えられるたびに、二つの安定状態の間を転移し、前記信号が入力されないときにはそ の状態を保持する回路である。セット・リセット型フリップフロップでは、例えば、入力されるセット信号によって、出力をＨｉｇｈの状態にし、セット信号が非アクティブになっても、その出力状態を保持し続ける。その後、セット信号が非アクティブでリセット信号がアクティブになると、出力をＬｏｗの状態にし、リセット信号が非アクティブになっても、セット信号がアクティブになるまでその状態を保持し続けるフリップフロップである。
【００２６】
また、本発明のシフトレジスタにおいて、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、前記複数段のフリップフロップの（ｉ＋ｋ×Ｍ）段目（ｋは、１以上の整数）の出力信号が、ｉ段目の前記フリップフロップのリセット端子へ入力される構成とすることで、各フリップフロップから出力される信号のパルス幅を所望の期間に調節できる。
【００２７】
また、本発明のシフトレジスタにおいて、好ましくは、前記Ｍ種類のクロック信号は、互いのハイレベルの期間が重ならないような位相または互いのロウレベルの期間が重ならないような位相を有することで、各段から隣接する出力信号と重ならない出力信号を得ることができる。
【００２８】
また、本発明のシフトレジスタにおいて、好ましくは、前記Ｍ種類の各クロック信号のデューティ比が、（１００×１／Ｍ）％以下となるようにすることで、各段から隣接する出力信号と重ならない出力信号を得ることができ、さらに、任意にパルス幅を変えることができる。
【００２９】
なお、「デューテイ比」とは、信号波形のアクティブと非アクティブとの時間的な比率を表す。例えば、ここで、信号波形がＨｉｇｈを示しているときをアクティブ（アクティブとは、信号が作用している状態）とし、信号波形がＬｏｗを示しているときを非アクティブとすると、波形の一周期はアクティブの時間と非アクティブの時間との和になる。例えば、デューテイ比が４０％とは、アクティブの時間が一周期の４０％を占めるということを表している。回路によっては、Ｌｏｗ期間がアクティブとされる。
【００３０】
また、本発明のシフトレジスタにおいて、好ましくは、前記スイッチ手段が開放されている際に、前記複数段のフリップフロップへの入力を安定させるための入力安定手段を備えることで、スイッチ手段が開放されると、フリップフロップヘの入力が予め定められた電位になるため、フリップフロップが誤動作を起こすことを防止できる。
【００３１】
また、本発明に係る画像表示装置は、上記の課題を解決するために、マトリクス状に設けられた複数の画素からなる表示部と、複数のデータ信号線に接続され、前記画素に書き込む映像データを各データ信号線に供給するデータ信号線駆動回路と、複数の走査信号線に接続され、前記映像データの前記画素への書き込みを制御する走査信号を各走査信号線に供給する走査信号線駆動回路とを備えた画像表示装置において、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくともいずれか一方に、上述した本発明のシフトレジスタを備えたことを特徴としている。
【００３２】
上記の構成によれば、本発明のシフトレジスタを用いることで、駆動回路の回路規模を縮小化し、狭額縁化を実現した画像処理装置を提供できる。
【００３３】
また、本発明の画像表示装置において、好ましくは、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方が、前記画素が形成される基板上に形成されている構成とすることで、データ信号線駆動回路と各画素との間の配線、または、走査信号線駆動回路と各画素との間の配線は同一基板上に配され、基板外に出す必要がない。この結果、データ信号線の数および走査信号線の数が増加しても、基板外に出す信号線の数が変化せず、組み立てる必要がないため、各信号線の容量の不所望な増大を防止できるとともに、集積度の低下を防止できる。また、製造時の手間を省くことができる。
【００３４】
また、本発明の画像表示装置において、好ましくは、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方を構成するスイッチ素子が、多結晶シリコン薄膜トランジスタである構成とすることで、表示面積を容易に拡大できる。
【００３５】
ところで、多結晶シリコン薄膜は、単結晶シリコンに比べて面積を拡大しやすい一方で、多結晶シリコントランジスタは、単結晶シリコントランジスタに比べて、例えば、移動度やしきい値などのトランジスタ特性が劣っている。したがって、単結晶シリコントランジスタを用いて各回路を製造すると、表示面積の拡大が難しく、多結晶シリコン薄膜トランジスタを用いて各回路を製造すると、各回路の駆動能力が低下してしまう。なお、両駆動回路と画素とを別の基板上に形成した場合は、各信号線で両基板間を接続する必要があり、製造時に手間がかかるとともに、各信号線の容量が増大してしまう。
【００３６】
したがって、多結晶シリコン薄膜トランジスタからなるスイッチング素子を備えた構成とすることにより、表示面積を容易に拡大できる。また、本発明のシフトレジスタを用いることにより、回路規模の縮小による狭額縁化や消費電力の低減が実現できる。
【００３７】
また、本発明の画像表示装置において、好ましくは、前記スイッチ素子は、６００℃以下の温度で形成されることで、各スイッチング素子の形成される基板として、通常のガラス基板（歪み点が６００度以下のガラス基板）を使用しても、歪み点以上のプロセスに起因する反りやたわみが発生しない。この結果、実装がさらに容易で、より表示面積の広い画像表示装置を実現できる。
【００３８】
【発明の実施の形態】
〔実施形態１〕
本発明の実施の一形態について図１〜図１２に基づいて説明すれば、以下の通りである。
【００３９】
本発明のシフトレジスタは、画像表示装置のデータ信号線駆動回路および走査信号線駆動回路に好適に用いることができるが、画像表示装置以外にも適用可能である。以下では、データ信号線駆動回路に適用される本発明の実施形態に係るシフトレジスタを実施形態１として、また、走査信号線駆動回路に適用される本発明の実施形態に係るシフトレジスタを実施形態２として、説明する。
【００４０】
本実施形態に係るシフトレジスタ１は、図１に示すように、大略的に、スイッチ部２、入力安定部３、およびフリップフロップ部４を備えて構成されており、例えば図２に示される画像表示装置１１のデータ信号線駆動回路１４に用いられる。
【００４１】
上記画像表示装置１１は、図２に示すように、表示部１２、走査信号線駆動回路１３、データ信号線駆動回路１４、および制御回路１５を備えている。
【００４２】
表示部１２は、互いに平行するｎ本の走査信号線ＧＬ…（ＧＬ１、ＧＬ２、…ＧＬｎ）および互いに平行するｎ本のデータ信号線ＳＬ…（ＳＬ１、ＳＬ２、…ＳＬｎ）と、マトリクス状に配置された画素（図中、ＰＩＸ）１６…とを有している。画素１６は、隣接する２本の走査信号線ＧＬ・ＧＬと隣接する２本のデータ信号線ＳＬ・ＳＬとで包囲された領域に形成される。なお、説明の便宜上、走査信号線ＧＬおよびデータ信号線ＳＬの数は同じくｎ本としたが、両線の数が異なっていてもよいことは勿論である。
【００４３】
走査信号線駆動回路１３は、シフトレジスタ１７を備えており、該シフトレジスタ１７は、制御回路１５から入力される二種類のクロック信号ＧＣＫ１・ＧＣＫ２、およびスタートパルスＧＳＰに基づいて各行の画素１６に接続された走査信号線ＧＬ１、ＧＬ２、…に与える走査信号を順次発生するようになっている。なお、シフトレジスタ１７の回路構成については、後の実施形態２において詳述する。
【００４４】
データ信号線駆動回路１４は、シフトレジスタ１およびサンプリング部１８を備えている。制御回路１５からシフトレジスタ１へは、互いに位相が異なる二種類のクロック信号ＳＣＫ・ＳＣＫＢ、およびスタートパルスＳＳＰが入力される一方、制御回路１５からサンプリング部１８へは、映像信号ＤＡＴが入力される。データ信号線駆動回路１４は、シフトレジスタ１の各段から出力される信号Ｓ１〜Ｓｎに基づいて、サンプリング部１８にて映像信号ＤＡＴをサンプリングし、得られた映像データを各列の画素１６に接続されたデータ信号線ＳＬ１、ＳＬ２、…に出力するようになっている。
【００４５】
制御回路１５は、走査信号線駆動回路１３およびデータ信号線駆動回路１４の動作を制御するための各種の制御信号を生成する回路である。制御信号としては、上述のように、クロック信号ＧＣＫ１・ＧＣＫ２・ＳＣＫ・ＳＣＫＢ、スタート信号ＧＳＰ・ＳＳＰ、および映像信号ＤＡＴ等が用意されている。
【００４６】
なお、本画像表示装置１１の走査信号線駆動回路１３、データ信号線駆動回路１４、および表示部１２の各画素１６では、それぞれスイッチ素子が設けられているが、これらスイッチ素子の製造方法については、後の実施形態３において詳述する。
【００４７】
本画像表示装置１１がアクティブマトリクス型液晶表示装置である場合、上記の画素１６は、図３に示すように、電界効果トランジスタからなる画素トランジスタＳＷと、液晶容量ＣL を含む画素容量ＣP （必要に応じて補助容量ＣS が付加される）とによって構成される。このような画素１６において、画素トランジスタＳＷのドレインおよびソースを介してデータ信号線ＳＬと画素容量ＣP の一方の電極とが接続され、画素トランジスタＳＷのゲートが走査信号線ＧＬに接続され、画素容量ＣP の他方の電極が全画素に共通の共通電極線（図示せず）に接続されている。
【００４８】
ここで、ｉ本目のデータ信号線ＳＬｉとｊ本目の走査信号線ＧＬｊとに接続された画素１６をＰＩＸ（ｉ，ｊ）と表すと（ｉ，ｊは、１≦ｉ，ｊ≦ｎの範囲の任意の整数）、当該ＰＩＸ（ｉ，ｊ）において、走査信号線ＧＬｊが選択されると、画素トランジスタＳＷが導通し、データ信号線ＳＬｉに印加された映像データとしての電圧が画素容量ＣP へ印加される。このように画素容量ＣP における液晶容量ＣL に電圧が印加されると、液晶の透過率または反射率が変調される。したがって、走査信号線ＧＬｊを選択し、データ信号線ＳＬｉへ映像データに応じた信号電圧を印加すれば、当該ＰＩＸ（ｉ，ｊ）の表示状態を、映像データに合わせて変化させることができる。
【００４９】
画像表示装置１１では、走査信号線駆動回路１３が走査信号線ＧＬを選択し、選択中の走査信号線ＧＬとデータ信号線ＳＬとの組み合わせに対応する画素１６への映像データが、データ信号線駆動回路１４によってそれぞれのデータ信号線ＳＬへ出力される。これによって、当該走査信号線ＧＬに接続された画素１６へ、それぞれの映像データが書き込まれる。さらに、走査信号線駆動回路１３が走査信号線ＧＬを順次選択し、データ信号線駆動回路１４がデータ信号線ＳＬへ映像データを出力する。この結果、表示部１２の全画素１６にそれぞれの映像データが書き込まれることになり、表示部１２に映像信号ＤＡＴに応じた画像が表示される。
【００５０】
ここで、上記制御回路１５からデータ信号線駆動回路１４までの間、各画素１６への映像データは、映像信号ＤＡＴとして、時分割で伝送されており、データ信号線駆動回路１４は、タイミング信号となる、所定の周期でデューティ比が５０％以下（本実施形態では、Ｌｏｗ期間がＨｉｇｈ期間より短い）のクロック信号ＳＣＫと、該クロック信号ＳＣＫと位相が１８０°異なるクロック信号ＳＣＫＢ（図４参照）と、スタートパルスＳＳＰとに基づいたタイミングで、映像信号ＤＡＴから各映像データを抽出している。
【００５１】
具体的には、データ信号線駆動回路１４のシフトレジスタ１は、クロック信号ＳＣＫ・ＳＣＫＢに同期して、スタートパルスＳＳＰが入力されることによって、順次、クロックの半周期に相当するパルスをシフトさせながら出力し、これにより、１クロックずつタイミングが異なる出力信号Ｓ１〜Ｓｎを生成する。また、データ信号線駆動回路１４のサンプリング部１８は、各出力信号Ｓ１〜Ｓｎのタイミングで、映像信号ＤＡＴから映像データを抽出する。
【００５２】
一方、走査信号線駆動回路１３のシフトレジスタ１７は、クロック信号ＧＣＫ１・ＧＣＫ２に同期して、スタートパルスＧＳＰが入力されることによって、順次、クロックの半周期に相当するパルスをシフトさせながら出力し、これにより、１クロックずつタイミングが異なる走査信号を、各走査信号線ＧＬ１〜ＧＬｎへ出力する。
【００５３】
以下では、データ信号線駆動回路１４に用いられる本実施形態のシフトレジスタ１の構成および動作について説明し、続いて、実施形態２において、走査信号線駆動回路１３に用いられるシフトレジスタ１７の構成および動作について説明する。
【００５４】
図１を参照して、シフトレジスタ１は、ｎ段からなり、上述のように、互いに位相が異なる二種類のクロック信号ＳＣＫ・ＳＣＫＢ、およびスタートパルスＳＳＰが入力される構成になっている。クロック信号ＳＣＫ・ＳＣＫＢは、各段に交互に入力されており、奇数段にはクロック信号ＳＣＫが入力される一方、偶数段にはクロック信号ＳＣＫＢが入力される構成になっている。
【００５５】
シフトレジスタ１は、スイッチ部２、入力安定部３、およびフリップフロップ部４を備えている。スイッチ部２には、各段ごとに、スイッチ手段２１が設けられており、入力安定部３には、各段ごとに、ｐ型トランジスタ（入力安定手段）２２が設けられている。また、フリップフロップ部４には、各段ごとに、セット・リセット型フリップフロップであるフリップフロップ（図中、ＳＲ−ＦＦ）２３、およびインバータ２４が設けられている。
【００５６】
上記フリップフロップ２３は、例えば、図５に示すように、ｐ型ＭＯＳトランジスタであるトランジスタ３１・３４・３５、ｎ型ＭＯＳトランジスタであるトランジスタ３２・３３・３６・３７、およびインバータ３８・３９を備えた構成によって実現できる。
【００５７】
図５を参照して、フリップフロップ２３では、駆動電圧Ｖｃｃと接地レベルとの間に、トランジスタ３１・３２・３３が互いに直列に接続されており、トランジスタ３１・３３のゲートには、負論理のセット信号／Ｓが印加される。また、トランジスタ３２のゲートには、正論理のリセット信号Ｒが印加される。さらに、互いに接続されたトランジスタ３１・３２のドレイン電位は、インバータ３８・３９でそれぞれ反転され、出力信号Ｑとして出力される。
【００５８】
駆動電圧Ｖｃｃと接地レベルとの間には、さらに、それぞれ直列に接続されたトランジスタ３４・３５・３６・３７が設けられている。トランジスタ３５・３６のドレインは、インバータ３８の入力に接続されており、トランジスタ３５・３６のゲートは、インバータ３８の出力に接続されている。さらに、トランジスタ３４のゲートには、リセット信号Ｒが印加されるとともに、トランジスタ３７のゲートには、セット信号／Ｓが印加される。
【００５９】
フリップフロップ２３では、図６に示すように、リセット信号Ｒがインアクティブ（ローレベル）の間に、セット信号／Ｓがアクティブ（ローレベル）に変化すると、トランジスタ３１が導通して、インバータ３８の入力をハイレベルに変化させる。これによって、フリップフロップ２３の出力信号Ｑは、ハイレベルへと変化する。
【００６０】
また、上記の状態では、リセット信号Ｒおよびインバータ３８の出力によって、トランジスタ３４・３５が導通する。また、リセット信号Ｒおよびインバータ３８の出力によって、トランジスタ３２・３６が遮断される。これによって、セット信号／Ｓがインアクティブに変化しても、インバータ３８の入力はハイレベルに維持され、出力信号Ｑはハイレベルのまま保たれる。
【００６１】
その後、リセット信号Ｒがアクティブになると、トランジスタ３４が遮断され、トランジスタ３２が導通する。ここで、セット信号／Ｓがインアクティブのままなので、トランジスタ３１は遮断され、トランジスタ３３が導通する。したがって、インバータ３８の入力がロウレベルに駆動され、出力信号Ｑがロウレベルへと変化する。
【００６２】
再び図１を参照して、各段のフリップフロップ２３の出力信号Ｑ（Ｑ１、Ｑ２、…）は、次段のスイッチ手段２１に入力されるとともに、次段のｐ型トランジスタ２２のゲートに入力される。各スイッチ手段２１は、その開閉により、各段へのクロック信号ＳＣＫまたはＳＣＫＢの入力を制御し、前段のフリップフロップ２３の出力信号Ｑがロウレベルの期間は開放（スイッチオフ）となる一方、出力信号Ｑがハイレベルの期間は閉状態（スイッチオン）となる。各段へ入力されたクロック信号ＳＣＫまたはＳＣＫＢは、セット信号／Ｓとしてフリップフロップ２３に入力され、また、インバータ２４に入力される。
【００６３】
ｐ型トランジスタ２２は、フリップフロップ２３にクロック信号ＳＣＫ・ＳＣＫＢが入力されていない場合に、フリップフロップ２３の入力を安定させるためのものである。ｐ型トランジスタ２２は、出力信号Ｑがハイレベルの期間は、ソース−ドレイン間が非導通状態となり、出力信号Ｑがロウレベルの期間は、ソース−ドレイン間が導通状態となる。
【００６４】
フリップフロップ２３は、１クロック周期幅の開始信号ＳＳＰをクロック信号ＳＣＫ・ＳＣＫＢの立ち下がりごとに次段へ伝送できるように構成されている。具体的には、前段の出力信号Ｑ（初段は、開始信号ＳＳＰ）によって開閉されるスイッチ手段２１によって制御されるクロック信号ＳＣＫ・ＳＣＫＢが、負論理のセット信号／Ｓとしてフリップフロップ２３に印加されるとともに、初段では、インバータ２４を介してシフトレジスタ１の出力Ｓ１として出力される。初段のフリップフロップ２３の出力信号Ｑ１は、次段のスイッチ手段２１の切り換え信号として印加される。
【００６５】
さらに、各フリップフロップ２３には、後段への入力信号のうち、インバータ２４を介してシフトレジスタ１の出力として伝送されるパルス幅だけ遅れた信号がリセット信号Ｒとして印加される。本シフトレジスタ１では、１クロック周期幅のパルスを伝送するので、１クロック周期遅れた信号、すなわち、二段後のスイッチ手段２１によって切り換えられ、当該段のインバータ２４から出力されたシフトレジスタ１の出力信号が正論理のリセット信号Ｒとして印加される。
【００６６】
また、奇数段のフリップフロップ２３がクロック信号ＳＣＫの立ち下がりでセットされるように、奇数段のスイッチ手段２１にはクロック信号ＳＣＫが入力される。一方、偶数段のフリップフロップ２３がクロック信号ＳＣＫＢの立ち下がりでセットされるように、偶数段のスイッチ手段２１にはクロック信号ＳＣＫＢが入力される。
【００６７】
したがって、シフトレジスタ１は、以下のように動作する。
【００６８】
開始信号ＳＳＰがハイレベルになると、接続されている初段のスイッチ手段２１がそれに応じて切り換わり、クロック信号ＳＣＫがフリップフロップ２３に入力される。このとき、入力安定部３の初段のｐ型トランジスタ２２では、ゲートに開始信号ＳＳＰが入力されているため、ソース−ドレイン間は非導通状態となる。よって、初段のスイッチ手段２１の切り換わりにより入力された信号は、インバータ２４を介して、出力Ｓ１として映像データを映像信号ＤＡＴから抽出するサンプリング信号となる。
【００６９】
一方、入力クロック信号ＳＣＫの立ち下がりに応じて、初段のフリップフロップ２３の出力信号Ｑ１がハイレベルとなる。ハイレベルの出力信号Ｑ１は、次段（二段目）のスイッチ手段２１をオン状態にし、クロック信号ＳＣＫＢが入力される。クロック信号ＳＣＫＢは、二段目のフリップフロップ２３に入力され、出力信号Ｑ２が生成されるとともに、一方は、インバータ２４を介して、出力Ｓ２として映像データを映像信号ＤＡＴから抽出するサンプリング信号となる。
【００７０】
さらに、出力信号Ｑ２によって次段（三段目）のスイッチ手段２１がオン状態になると、当該段にはクロック信号ＳＣＫが入力される。クロック信号ＳＣＫは、三段目のフリップフロップ２３に入力され、出力信号Ｑ３が生成されるとともに、一方は、インバータ２４を介して、出力Ｓ３として映像データを映像信号ＤＡＴから抽出するサンプリング信号となる。
【００７１】
また、三段目の信号Ｓ３は、初段のフリップフロップ２３のリセット信号Ｒとして入力され、出力信号Ｑ１はロウレベルになる。出力信号Ｑ１がロウレベルになると、二段目のスイッチ手段２１はオフ状態になる。このとき、二段目のｐ型トランジスタ２２では、ソース−ドレイン間が導通状態となり、二段目のフリップフロップ２３の入力部はハイレベルとなり、安定する。
【００７２】
ここで、初段のフリップフロップ２３の場合は、開始信号ＳＳＰがロウレベルになった時点で、初段のスイッチ手段２１がオフ状態になり、クロック信号ＳＣＫの入力を停止し、さらに、初段のｐ型トランジスタ２２では、ソース−ドレイン間が導通状態となり、初段のフリップフロップ２３の入力部はハイレベルとなり、安定する。
【００７３】
以下、上記と同様に順次信号が生成されることによって、図４に示すように、クロック信号ＳＣＫ・ＳＣＫＢに基づき、互いに重ならない出力信号Ｓ１〜Ｓｎを得ることができる。これは、各スイッチ手段２１が、出力信号Ｓ１〜Ｓｎのパルス幅分は十分に長い期間導通状態となっているため、クロック信号ＳＣＫまたはＳＣＫＢの立ち上がりまたは立ち下がりタイミングがほとんど遅延なくスイッチを通り、その結果、出力信号Ｓ１〜Ｓｎは互いにほとんど重なりがなくなるのである。
【００７４】
これに対し、図１７に示されるような、論理素子によって出力パルスを作成する従来の構成では、各論理素子を構成するトランジスタのスイッチング時間のばらつき等により、パルスの立ち上がりまたは立ち下がりタイミングに遅延が生じ、その結果、出力パルスが互いに重なり合うという不都合が生ずるおそれがある。
【００７５】
なお、本実施形態のシフトレジスタ１では、図１に示すように、最終段にダミー用としてスイッチ手段２１ｘ、ｐ型トランジスタ２２ｘ、フリップフロップ２３ｘ、およびインバータ２４ｘが設けられている。そして、インバータ２４ｘからの出力信号Ｓｘが、ｎ段目のフリップフロップ２３のリセット端子に入力され、最終段のフリップフロップ２３ｘのリセット端子には、フリップフロップ２３ｘ自身の出力信号Ｑｘが入力される構成になっている。よって、最終段のフリップフロップ２３ｘは、セットされて出力信号Ｑｘが生ずると同時にリセットがかかることとなり、出力信号Ｑｘは図４に示すような波形となる。
【００７６】
なお、インバータ２４ｘからの出力信号Ｓｘが、ｎ段目のフリップフロップ２３のリセット端子に入力される構成とせずに、最終段のフリップフロップ２３ｘの出力信号Ｑｘが、ｎ段目のフリップフロップ２３のリセット端子に入力される構成としてもよい。このような構成とした場合、インバータ２４ｘは不要となる。
【００７７】
以上のように、本実施形態のシフトレジスタ１では、各段の出力パルスが重ならず、しかも、論理素子などを設ける必要がないので回路構成の簡略化を実現できる。また、かかるシフトレジスタ１を用いることで、駆動回路の簡略化による狭額縁化を実現した画像処理装置を提供することができる。
【００７８】
なお、本実施形態では、シフトレジスタ１に入力されるクロック信号は２種類であったが、本発明はこれに限定されず、例えば３種類以上であってもよい。
【００７９】
また、シフトレジスタ１に入力されるクロック信号ＳＣＫ・ＳＣＫＢは、Ｌｏｗ期間がＨｉｇｈ期間より短いものであったが、本発明はこれに限定されず、Ｌｏｗ期間とＨｉｇｈ期間との長さが同じであるクロック信号が入力される構成としてもよい。
【００８０】
また、シフトレジスタ１の各フリップフロップ２３のリセット端子には、二段後のインバータ２４からの出力信号が入力される構成であったが、本発明はこれに限定されない。すなわち、Ｍ（Ｍ≧２）種類のクロック信号が入力され、ｋを１以上の任意の整数とすると、（ｉ＋ｋ×Ｍ）段目の出力パルス（（ｉ＋ｋ×Ｍ）段目のインバータ２４の出力信号）が、ｉ段目のフリップフロップ２３のリセット端子へ入力されるいずれの構成としてもよい。例えば、図７に示されるシフトレジスタ２５のように、各フリップフロップ２３のリセット端子に、四段後のインバータ２４からの出力信号が入力される構成としてもよい。
【００８１】
図１に示されるシフトレジスタ１は、ｋ＝１、Ｍ＝２に設定された構成であり、例えば、一段目のフリップフロップ２３のリセット端子には、三段目の出力パルスが入力される構成である。一方、図７に示されるシフトレジスタ２５は、ｋ＝２、Ｍ＝２に設定された構成であり、例えば、１段目のフリップフロップ２３のリセット端子には、五段目の出力パルスが入力される構成である。
【００８２】
図８は、シフトレジスタ２５の動作を示すタイミングチャートであり、同図に示すように、一段目のフリップフロップ２３の出力信号Ｑ１は、五段目の出力パルスＳ５によってリセットされ、二段目のフリップフロップ２３の出力信号Ｑ２は、六段目の出力パルスＳ６によってリセットされる。なお、例えば出力パルスＳ１のように、フリップフロップ２３には２回のセット信号が入力されることとなるが、フリップフロップ２３の動作には何ら影響がない。また、一段目のフリップフロップ２３をリセットするために、五段目の出力パルスＳ５を用いているが、このようにリセット信号が２回入力されても、フリップフロップ２３の動作には支障がない。
【００８３】
また、図７に示されるシフトレジスタ２５をデータ信号線駆動回路１４に用いた場合、出力パルスにより、２回映像信号ＤＡＴをサンプリングすることができる。つまり、１回目のサンプリングを予備的なサンプリングとし、２回目のサンプリングで所望の映像信号ＤＡＴをデータ信号線にサンプリングすることが可能になる。また、上記予備的なサンプリングは、２回目の充電を助ける効果もある。
【００８４】
さらに、本発明のシフトレジスタにおいて、Ｍ（Ｍ≧２）種類のクロック信号が入力され、ｋを１以上の任意の整数とすると、（ｉ＋ｋ×Ｍ）段目のフリップフロップ２３の出力信号が、ｉ段目のフリップフロップ２３のリセット端子へ入力される構成としてもよい。例えば、図９に示されるシフトレジスタ２６のように、各フリップフロップ２３のリセット端子に、二段後のフリップフロップ２３の出力信号が入力される構成としてもよい。また、図１１に示されるシフトレジスタ２７のように、各フリップフロップ２３のリセット端子に、四段後のフリップフロップ２３の出力信号が入力される構成としてもよい。
【００８５】
図９に示されるシフトレジスタ２６は、ｋ＝１、Ｍ＝２に設定された構成であり、例えば、一段目のフリップフロップ２３のリセット端子には、三段目のフリップフロップ２３の出力信号Ｑ３が入力される構成である。一方、図１１に示されるシフトレジスタ２７は、ｋ＝２、Ｍ＝２に設定された構成であり、例えば、１段目のフリップフロップ２３のリセット端子には、五段目のフリップフロップ２３の出力信号Ｑ５が入力される構成である。
【００８６】
図１０は、シフトレジスタ２６の動作を示すタイミングチャートであり、同図に示すように、一段目のフリップフロップ２３は、三段目のフリップフロップ２３の出力信号Ｑ３によってリセットされ、二段目のフリップフロップ２３は、四段目のフリップフロップ２３の出力信号Ｑ４によってリセットされる。また、図１２は、シフトレジスタ２７の動作を示すタイミングチャートであり、同図に示すように、一段目のフリップフロップ２３は、五段目のフリップフロップ２３の出力信号Ｑ５によってリセットされ、二段目のフリップフロップ２３は、六段目のフリップフロップ２３の出力信号Ｑ６によってリセットされる。このような構成によって、シフトレジスタ２６・２７は、上述したシフトレジスタ１・２５と同様の効果を奏する。
【００８７】
なお、上記シフトレジスタ２５・２６・２７の構成・動作を示す図７〜図１２では、ダミー用の最終段をｎ段目として表記している。また、シフトレジスタ２５では、最終ｎ段目のインバータ２４からの出力信号Ｓｎが、ｎ−１段目のフリップフロップ２３のリセット端子に入力される構成であり、シフトレジスタ２６・２７では、最終ｎ段目のフリップフロップ２３の出力信号Ｑｎが、ｎ−１段目のフリップフロップ２３のリセット端子に入力される構成となっている。
【００８８】
〔実施形態２〕
本発明の第２の実施形態について図１３および図１４に基づいて説明すれば、以下の通りである。なお、本実施形態において、前述の実施形態１における要素と同等の機能を有する要素については、同一の符号を付記して、その説明を省略する。
【００８９】
本実施形態に係るシフトレジスタ１７は、上述のように、走査信号線駆動回路１３に用いられるシフトレジスタであり、図１３に示すように、クロック信号として二種類のクロック信号ＧＣＫ１・ＧＣＫ２が入力され、開始信号としてスタートパルスＧＳＰが入力される以外は、実施形態１のシフトレジスタ１の構成と同じである。
【００９０】
上記クロック信号ＧＣＫ１・ＧＣＫ２は、図１４に示すように、互いにロウレベルの期間が重ならないような位相を有しており、具体的には、互いに位相が１８０°ずれた関係になっている。さらに、クロック信号ＧＣＫ１・ＧＣＫ２は、ハイレベルの期間に比べてロウレベルの期間が十分短いものになっている。
【００９１】
走査信号線駆動回路１３の場合は、前後の走査信号が重なると表示上著しく表示が劣化する。そこで、従来は、パルス幅制御信号ＰＷＣ等を用いて走査信号を重ならないように生成している。
【００９２】
本実施形態のシフトレジスタ１７では、上記クロック信号ＧＣＫ１・ＧＣＫ２が用いられる。また、上述したシフトレジスタ１と同様の動作で、各スイッチ手段２１によって、各フリップフロップ２３ヘのクロック信号ＧＣＫ１・ＧＣＫ２の入力が制御されるとともに、各インバータ２４を介して各段から信号ＧＬ１〜ＧＬｎが出力される。したがって、クロック信号ＧＣＫ１・ＧＣＫ２に基づき、図１４に示すように、互いに重ならない出力信号ＧＬ１〜ＧＬｎを得ることができる。
【００９３】
また、これにより、パルス幅制御信号ＰＷＣや論理回路を必要とせず、狭額縁化を容易に実現できる。
【００９４】
なお、シフトレジスタ１７における各フリップフロップ２３のリセット端子への入力を、上記シフトレジスタ２５・２６・２７のように変更した構成としてもよいことは勿論である。
【００９５】
〔実施形態３〕
本発明の第３の実施形態について図１５および図１６に基づいて説明すれば、以下の通りである。なお、本実施形態において、前述の実施形態１・２における要素と同等の機能を有する要素については、同一の符号を付記して、その説明を省略する。
【００９６】
本実施形態に係る画像表示装置は、実施形態１で説明した画像表示装置１１と同様の構成であるが、走査信号線駆動回路１３およびデータ信号線駆動回路１４が、複数の画素１６からなる表示部１２と同一基板上に形成されている。
【００９７】
すなわち、本実施形態の画像表示装置では、走査信号線駆動回路１３およびデータ信号線駆動回路１４が表示部１２とともに、絶縁性基板、例えばガラス基板５１上に形成されている（ドライバモノリシック構造）。絶縁性基板（基板）としては、サファイヤ基板、石英基板、無アルカリガラス等が用いられることが多い。
【００９８】
このように、走査信号線駆動回路１３およびデータ信号線駆動回路１４を表示部１２と同一のガラス基板５１上にモノリシックに形成することにより、製造時の手間と配線容量とを削減できる。また、外付のＩＣをドライバとして用いた画像表示装置に比べ、ガラス基板５１への入力端子数が少なくなる。その結果、ガラス基板５１に部品を実装するためのコストや、その実装に伴う不良の発生を低減することができる。したがって、駆動回路の製造コストや実装コストの低減および駆動回路の信頼性の向上を図ることができる。
【００９９】
また、本画像表示装置では、画素トランジスタＳＷ（図３参照）として薄膜トランジスタが用いられ、走査信号線駆動回路１３およびデータ信号線駆動回路１４は薄膜トランジスタを備えて構成されているが、より多くの画素１６を集積し、表示面積を拡大するために、これら薄膜トランジスタとして多結晶シリコン薄膜トランジスタが採用されている。
【０１００】
上記多結晶シリコン薄膜トランジスタは、例えば図１５に示すような構造であり、この構造においては、ガラス基板５１上に汚染防止用のシリコン酸化膜５２が堆積されており、その上に電界効果トランジスタが形成されている。
【０１０１】
上記の薄膜トランジスタは、シリコン酸化膜５２上に形成されたチャネル領域５３ａ、ソース領域５３ｂおよびドレイン領域５３ｃからなる多結晶シリコン薄膜５３と、さらにその上に形成されたゲート絶縁膜５４、ゲート電極５５、層間絶縁膜５６および金属配線５７・５７により構成されている。
【０１０２】
上記の多結晶シリコン薄膜トランジスタは、絶縁性基板上の多結晶シリコン薄膜を活性層とする順スタガー（トップゲート）構造を成しているが、本実施の形態ではこれに限らず、逆スタガー構造等の他の構造のトランジスタであってよい。また、本画像表示装置では、単結晶シリコン薄膜トランジスタ、非晶質シリコン薄膜トランジスタ、または他の材料からなる薄膜トランジスタも適用することが可能である。
【０１０３】
上記のような多結晶シリコン薄膜トランジスタを用いることによって、実用的な駆動能力を有する走査信号線駆動回路１３およびデータ信号線駆動回路１４を、表示部１２が形成されるガラス基板５１上に、画素１６…とほぼ同一の製造工程で作製することができる。
【０１０４】
図１６は、上記多結晶シリコン薄膜トランジスタの製造工程を示す工程断面図である。本製造工程では、まず、図１６（ａ）に示すガラス基板５１上に、非晶質シリコン薄膜a-Siを堆積させる（図１６（ｂ））。次いで、その非晶質シリコン薄膜a-Siにエキシマレーザを照射することにより、多結晶シリコン薄膜５３を形成する（図１６（ｃ））。この多結晶シリコン薄膜５３を所望の形状にパターニングし（図１６（ｄ））、その上に二酸化シリコンからなるゲート絶縁膜５４を形成する（図１６（ｅ））。
【０１０５】
さらに、ゲート電極５５をアルミニウム等で形成する（図１６（ｆ））。その後、多結晶シリコン薄膜５３においてソース領域５３ｂおよびドレイン領域５３ｃとなるべき部分に不純物（ｎ型領域には燐、ｐ型領域には硼素）を注入する（図１６（ｇ）（ｈ））。ｎ型領域に不純物を注入する際には、ｐ型領域をレジスト５８でマスクし（図１６（ｇ））、ｐ型領域に不純物を注入する際には、ｎ型領域をレジスト５８でマスクする（図１６（ｈ））。
【０１０６】
そして、二酸化シリコン、窒化シリコン等からなる層間絶縁膜５６を堆積させ（図１６（ｉ））、層間絶縁膜５６にコンタクトホール５９…を形成する（図１６（ｊ））。最後に、コンタクトホール５９…にアルミニウム等の金属配線５７…を形成する（図１６（ｋ））。
【０１０７】
上記のプロセスにおける最高温度は、ゲート絶縁膜５４を形成するときの６００℃以下である。したがって、通常のガラス基板（歪み点が６００℃以下のガラス基板）を用いても、歪み点以上のプロセスに起因する反りやたわみが発生しない。すなわち、絶縁性基板として、耐熱性が極めて高い高価な石英基板を用いる必要がなくなり、安価な高耐熱性ガラスを使用することができる。それゆえ、画像表示装置を安価に提供することが可能になる。
【０１０８】
なお、画像表示装置の製造においては、上記のようにして作製された薄膜トランジスタの上に、さらに別の層間絶縁膜を介して、透明電極（透過型液晶表示装置の場合）または反射電極（反射型液晶表示装置の場合）を形成する。
【０１０９】
前記のプロセスを採用することにより、安価で大面積化が可能なガラス基板上に多結晶シリコン薄膜トランジスタを形成することができる。それゆえ、画像表示装置の低コスト化および大型化を容易に実現することができる。
【０１１０】
【発明の効果】
本発明に係るシフトレジスタは、以上のように、クロック信号が入力される複数段のフリップフロップと、前記複数段のフリップフロップ毎に設けられ、前記クロック信号の入力を制御するスイッチ手段とを備え、前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力され、前記複数段のフリップフロップのｉ（ｉは、任意の値）段目の出力信号に応じてｉ＋１段目の前記スイッチ手段が制御され、ｉ＋１段目の前記フリップフロップへの前記クロック信号の入力が制御されるとともに、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の前記出力パルスが、ｉ段目の前記フリップフロップのリセット端子へ入力される構成である。
【０１１１】
また、本発明に係るシフトレジスタは、以上のように、クロック信号が入力される複数段のフリップフロップと、前記複数段のフリップフロップ毎に設けられ、前記クロック信号の入力を制御するスイッチ手段とを備え、前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力され、前記複数段のフリップフロップのｉ（ｉは、任意の値）段目の出力信号に応じてｉ＋１段目の前記スイッチ手段が制御され、ｉ＋１段目の前記フリップフロップへの前記クロック信号の入力が制御されるとともに、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、前記複数段のフリップフロップの（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の出力信号が、ｉ段目の前記フリップフロップのリセット端子へ入力される構成である。
【０１１２】
それゆえ、各段の出力パルスが重ならず、しかも、回路構成の簡略化を実現したシフトレジスタを提供することができるという効果を奏する。
【０１１３】
また、本発明のシフトレジスタにおいて、前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力される構成とすることで、周波数を低減することができ、外部回路からクロック信号を入力する際、外部回路の消費電圧を低減できるという効果を奏する。
【０１１４】
また、本発明のシフトレジスタにおいて、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、（ｉ＋ｋ×Ｍ）段目（ｋは、１以上の整数）の前記出力パルスが、ｉ段目の前記フリップフロップのリセット端子へ入力される構成とすることで、各フリップフロップから出力される信号のパルス幅を所望の期間に調節できるという効果を奏する。
【０１１５】
また、本発明のシフトレジスタにおいて、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、前記複数段のフリップフロップの（ｉ＋ｋ×Ｍ）段目（ｋは、１以上の整数）の出力信号が、ｉ段目の前記フリップフロップのリセット端子へ入力される構成とすることで、各フリップフロップから出力される信号のパルス幅を所望の期間に調節できるという効果を奏する。
【０１１６】
また、本発明のシフトレジスタにおいて、前記Ｍ種類のクロック信号は、互いのハイレベルの期間が重ならないような位相または互いのロウレベルの期間が重ならないような位相を有することで、各段から隣接する出力信号と重ならない出力信号を得ることができるという効果を奏する。
【０１１７】
また、本発明のシフトレジスタにおいて、前記Ｍ種類の各クロック信号のデューティ比が、（１００×１／Ｍ）％以下となるようにすることで、各段から隣接する出力信号と重ならない出力信号を得ることができ、さらに、任意にパルス幅を変えることができるという効果を奏する。
【０１１８】
また、本発明のシフトレジスタにおいて、前記スイッチ手段が開放されている際に、前記複数段のフリップフロップへの入力を安定させるための入力安定手段を備えることで、スイッチ手段が開放されると、フリップフロップヘの入力が予め定められた電位になるため、フリップフロップが誤動作を起こすことを防止できるという効果を奏する。
【０１１９】
また、本発明に係る画像表示装置は、以上のように、データ信号線駆動回路および走査信号線駆動回路の少なくともいずれか一方に、上述した本発明のシフトレジスタを備えた構成である。
【０１２０】
それゆえ、本発明のシフトレジスタを用いることで、駆動回路の回路規模を縮小化し、狭額縁化を実現した画像処理装置を提供できるという効果を奏する。
【０１２１】
また、本発明の画像表示装置において、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方が、前記画素が形成される基板上に形成されている構成とすることで、製造時の手間を省き、各信号線の容量の不所望な増大を防止できるという効果を奏する。
【０１２２】
また、本発明の画像表示装置において、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方を構成するスイッチ素子が、多結晶シリコン薄膜トランジスタである構成とすることで、表示面積を容易に拡大できるという効果を奏する。
【０１２３】
また、本発明の画像表示装置において、前記スイッチ素子は、６００℃以下の温度で形成されることで、基板として安価なガラス基板などを使用することができ、画像表示装置を安価に提供することが可能になるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係るシフトレジスタの構成を概略的に示す回路図である。
【図２】上記シフトレジスタを用いた画像表示装置の概略的構成を示す図である。
【図３】上記画像表示装置における画素の構成を示す図である。
【図４】上記シフトレジスタの動作を示すタイミングチャートである。
【図５】上記シフトレジスタで用いられるセット・リセット型フリップフロップの構成を示す回路図である。
【図６】上記セット・リセット型フリップフロップの動作を示すタイミングチャートである。
【図７】上記シフトレジスタにおける各フリップフロップのリセット端子への入力を変更した構成例を示す回路図である。
【図８】図７のシフトレジスタの動作を示すタイミングチャートである。
【図９】上記シフトレジスタにおける各フリップフロップのリセット端子への入力を変更した他の構成例を示す回路図である。
【図１０】図９のシフトレジスタの動作を示すタイミングチャートである。
【図１１】上記シフトレジスタにおける各フリップフロップのリセット端子への入力を変更した更に他の構成例を示す回路図である。
【図１２】図１１のシフトレジスタの動作を示すタイミングチャートである。
【図１３】本発明の他の実施形態に係るシフトレジスタの構成を概略的に示す回路図である。
【図１４】上記シフトレジスタの動作を示すタイミングチャートである。
【図１５】上記画像表示装置に用いられる多結晶シリコン薄膜トランジスタの構造を示す断面図である。
【図１６】（ａ）ないし（ｋ）は図１５の多結晶シリコン薄膜トランジスタの製造工程における各段階での構造を示す断面図である。
【図１７】データ信号線駆動回路に用いられる従来のシフトレジスタの構成を示す回路図である。
【図１８】上記従来のシフトレジスタの動作を示すタイミングチャートである。
【図１９】走査信号線駆動回路に用いられる従来のシフトレジスタの動作を示す回路図である。
【図２０】上記従来の走査信号線駆動回路におけるシフトレジスタの動作を示すタイミングチャートである。
【図２１】Ｄ型フリップフロップの動作を示すタイミングチャートである。
【符号の説明】
１ シフトレジスタ
１１ 画像表示装置
１２ 表示部
１３ 走査信号線駆動回路
１４ データ信号線駆動回路
１５ 制御回路
１６ 画素
１７ シフトレジスタ
２１ スイッチ手段
２２ ｐ型トランジスタ（入力安定手段）
２３ セット・リセット型フリップフロップ
２４ インバータ
２５〜２７ シフトレジスタ
【発明の属する技術分野】
本発明は、例えば、画像表示装置の駆動回路に好適に用いられ、該駆動回路を縮小化でき、出力信号のパルス幅を任意に変えることができるシフトレジスタ、および該シフトレジスタを用いた画像表示装置に関する。
【０００２】
【従来の技術】
画像表示装置のデータ信号線駆動回路や走査信号線駆動回路では、従来より、入力される映像信号をサンプリングする際のタイミングをとるために、あるいは、各走査信号線へ与える走査信号を作成するために、シフトレジスタが広く使われている。
【０００３】
データ信号線駆動回路においては、データ信号線を介して映像信号より得られた映像データを各画素に書き込むために、サンプリング信号を作成する。その際、サンプリング信号が前段や次段のサンプリング信号と重なると、映像データが大きく変動し、誤った映像データをデータ信号線に出力することになってしまう。かかる不具合を回避するため、従来のシフトレジスタ１０１は、例えば、図１７に示されるような回路構成になっている。
【０００４】
図１７を参照して、シフトレジスタ１０１は、ｎ段からなり、各段ごとに、Ｄ型フリップフロップ１０２、ＮＡＮＤ回路１０３、二段のインバータ１０４ａ・１０４ｂ、およびＮＯＲ回路１０５を備えている。シフトレジスタ１０１には、互いに位相が異なる２つのクロック信号ＳＣＫ・ＳＣＫＢと、スタートパルスＳＳＰとが入力される。
【０００５】
クロック信号ＳＣＫ・ＳＣＫＢは、入力される映像信号をサンプリングする半分の周期で与えられ、該クロック信号ＳＣＫ・ＳＣＫＢに同期して、シフトレジスタ１０１の各段から順次パルスが出力される。シフトレジスタ１０１のｉ（１≦ｉ≦ｎ）段目に着目すると、ｉ−１段目のＤ型フリップフロップ１０２の出力Ｑｉ−１とｉ段目のＤ型フリップフロップ１０２の出力Ｑｉとが、ｉ段目のＮＡＮＤ回路１０３に入力され、出力信号ＮＳＯＵＴｉが得られる。
【０００６】
さらに、ｉ段目のサンプリング信号Ｓｉが、ｉ＋１段目のサンプリング信号Ｓｉ＋１と重ならないようにするため、出力信号ＮＳＯＵＴｉは、ｉ段目のＮＯＲ回路１０５の一方の入力端子に直接入力されるのみならず、二段のインバータ１０４ａ・１０４ｂからなる遅延回路にも入力される。該遅延回路の出力がＮＯＲ回路１０５の他方の入力端子に入力されることで、ｉ段目のＮＯＲ回路１０５から出力されるサンプリング信号Ｓｉの幅を小さくできる。
【０００７】
シフトレジスタ１０１の各段において、上記と同様の処理を行うことによって、図１８に示すように、互いに重ならないサンプリング信号Ｓ１〜Ｓｎを得ることができる。
【０００８】
次に、走査信号線駆動回路に設けられる従来のシフトレジスタ１１１について、図１９および図２０に基づいて説明する。
【０００９】
走査信号線駆動回路は、表示部に配置された画素に順次映像データが書き込まれるよう、各走査信号線に走査信号を出力する。このとき、ｉ＋１本目の走査信号は、ｉ本日の走査信号と重ならないように、あるいは、ｉ本日に書き終えたデータ信号線上の映像データをリフレッシュするための処理等を行うために、パルス出力を止めなければならない。
【００１０】
そこで、走査信号線駆動回路に設けられる従来のシフトレジスタ１１１は、図１９に示すように、ｎ段からなり、各段ごとに、Ｄ型フリップフロップ１１２、ＮＡＮＤ回路１１３、およびＮＯＲ回路１１４を備えた構成になっている。また、シフトレジスタ１１１には、互いに位相が異なる２つのクロック信号ＧＣＫ・ＧＣＫＢ、スタートパルスＧＳＰ、およびパルス幅制御信号ＰＷＣが入力される。
【００１１】
シフトレジスタ１１１では、クロック信号ＧＣＫ・ＧＣＫＢに同期して、各段から順次パルスが出力される。シフトレジスタ１１１のｉ（１≦ｉ≦ｎ）段目に着目すると、ｉ−１段目のＤ型フリップフロップ１１２の出力Ｑｉ−１とｉ段目のＤ型フリップフロップ１１２の出力Ｑｉとが、ｉ段目のＮＡＮＤ回路１１３に入力され、出力信号ＮＯＵＴｉが得られる。このようにして得られる各段の出力信号ＮＯＵＴ１〜ＮＯＵＴｎは、それぞれ走査信号ＧＬ１〜ＧＬｎと同じ周期で出力される。
【００１２】
シフトレジスタ１１１では、さらに、パルス幅制御信号ＰＷＣが各段のＮＯＲ回路１１４の一方の入力端子に直接入力される。また、ｉ段目のＮＯＲ回路１１４の他方の入力端子には、ｉ段目のＮＡＮＤ回路１１３の出力信号ＮＯＵＴｉが入力される。これによって、ｉ段目のＮＯＲ回路１１４からは、走査信号ＧＬｉが出力される。
【００１３】
シフトレジスタ１１１の各段において、上記と同様の処理を行うことによって、図２０に示すように、互いに重ならない走査信号ＧＬ１〜ＧＬｎを得ることができる。したがって、ｉ＋１本目の走査信号ＧＬｉ＋１は、ｉ本日の走査信号ＧＬｉと重ならず、ｉ本日に書き終えたデータ信号線上の映像データをリフレッシュするための処理等を行うことが可能になる。
【００１４】
なお、上記Ｄ型フリップフロップ１０２・１１２は、図２１に示すように、Ｄ端子から信号Ａが入力され、他の端子から２つのクロック信号ＣＫ・ＣＫＢが入力されると、Ｑ端子から信号Ｂを出力する回路構成になっている。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記従来のシフトレジスタ１０１・１１１では、図１７および図１９に示すような回路が必要となり、駆動回路が大きくなってしまうという問題が生ずる。
【００１６】
近年では、表示画面がより広く、高精細で、かつ表示領域の周囲を狭くした画像表示装置が求められているため、駆動回路の面積をより小さくする必要がある。また、画像表示装置以外に用いられる場合も、シフトレジスタの回路構成の簡略化の要請は高いといえる。
【００１７】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、各段の出力パルスが重ならず、任意にパルス幅を変更でき、しかも、回路構成の簡略化を実現したシフトレジスタ、および、該シフトレジスタを用いることで駆動回路の簡略化による狭額縁化を実現した画像処理装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明に係るシフトレジスタは、上記の課題を解決するために、クロック信号が入力される複数段のフリップフロップと、前記複数段のフリップフロップ毎に設けられ、前記クロック信号の入力を制御するスイッチ手段とを備え、前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力され、前記複数段のフリップフロップのｉ（ｉは、任意の整数）段目の出力信号に応じてｉ＋１段目の前記スイッチ手段が制御され、ｉ＋１段目の前記フリップフロップへの前記クロック信号の入力が制御されるとともに、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の前記出力パルスが、ｉ段目の前記フリップフロップのリセット端子へ入力されることを特徴としている。
【００１９】
また、本発明に係るシフトレジスタは、上記の課題を解決するために、クロック信号が入力される複数段のフリップフロップと、前記複数段のフリップフロップ毎に設けられ、前記クロック信号の入力を制御するスイッチ手段とを備え、前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力され、前記複数段のフリップフロップのｉ（ｉは、任意の整数）段目の出力信号に応じてｉ＋１段目の前記スイッチ手段が制御され、ｉ＋１段目の前記フリップフロップへの前記クロック信号の入力が制御されるとともに、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、前記複数段のフリップフロップの（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の出力信号が、ｉ段目の前記フリップフロップのリセット端子へ入力されることを特徴としている。
【００２０】
上記の各構成によれば、クロック信号に同期して動作するフリップフロップの出力は、次段のフリップフロップに供給されるクロック信号を、スイッチ手段を介して制御する。また、この制御されたクロック信号が、当該段におけるシフトレジスタの出力となり、その出力はクロック信号と同じパルス幅を持つ。
【００２１】
この結果、従来は前段のフリップフロップの出力と自段の出力の論理演算を行い、クロック信号と同じパルス幅の信号を生成していたが、本発明のシフトレジスタでは、この論理演算を行う回路を必要としない。また、論理演算部内で信号の遅延（信号の立ち上がり、立ち下がりの遅れ）により、論理演算部の出力の一部が重なることを回避できる。さらに、出力パルスの重なりを防ぐための特殊な回路や特殊な信号のための伝送線を必要としないため、シフトレジスタの大幅な縮小化を実現できる。
【００２２】
したがって、各段の出力パルスが重ならず、しかも、回路構成の簡略化を実現したシフトレジスタを提供することができる。
【００２３】
また、本発明のシフトレジスタにおいて、前記クロック信号として、Ｍ（Ｍは、２以上の整数）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力される構成とすることで、複数のクロック信号を用いることになり、周波数を低減することが可能となる。したがって、外部回路からクロック信号を入力する際、周波数を低く抑えることができるので、外部回路の消費電圧低減の一助となる。
【００２４】
また、本発明のシフトレジスタにおいて、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、（ｉ＋ｋ×Ｍ）段目（ｋは、１以上の整数）の前記出力パルスが、ｉ段目の前記フリップフロップのリセット端子へ入力される構成とすることで、各フリップフロップから出力される信号のパルス幅を所望の期間に調節できる。
【００２５】
なお、「セット・リセット型フリップフロップ」とは、一般に、あるタイミングで信号が加えられるたびに、二つの安定状態の間を転移し、前記信号が入力されないときにはそ の状態を保持する回路である。セット・リセット型フリップフロップでは、例えば、入力されるセット信号によって、出力をＨｉｇｈの状態にし、セット信号が非アクティブになっても、その出力状態を保持し続ける。その後、セット信号が非アクティブでリセット信号がアクティブになると、出力をＬｏｗの状態にし、リセット信号が非アクティブになっても、セット信号がアクティブになるまでその状態を保持し続けるフリップフロップである。
【００２６】
また、本発明のシフトレジスタにおいて、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、前記複数段のフリップフロップの（ｉ＋ｋ×Ｍ）段目（ｋは、１以上の整数）の出力信号が、ｉ段目の前記フリップフロップのリセット端子へ入力される構成とすることで、各フリップフロップから出力される信号のパルス幅を所望の期間に調節できる。
【００２７】
また、本発明のシフトレジスタにおいて、好ましくは、前記Ｍ種類のクロック信号は、互いのハイレベルの期間が重ならないような位相または互いのロウレベルの期間が重ならないような位相を有することで、各段から隣接する出力信号と重ならない出力信号を得ることができる。
【００２８】
また、本発明のシフトレジスタにおいて、好ましくは、前記Ｍ種類の各クロック信号のデューティ比が、（１００×１／Ｍ）％以下となるようにすることで、各段から隣接する出力信号と重ならない出力信号を得ることができ、さらに、任意にパルス幅を変えることができる。
【００２９】
なお、「デューテイ比」とは、信号波形のアクティブと非アクティブとの時間的な比率を表す。例えば、ここで、信号波形がＨｉｇｈを示しているときをアクティブ（アクティブとは、信号が作用している状態）とし、信号波形がＬｏｗを示しているときを非アクティブとすると、波形の一周期はアクティブの時間と非アクティブの時間との和になる。例えば、デューテイ比が４０％とは、アクティブの時間が一周期の４０％を占めるということを表している。回路によっては、Ｌｏｗ期間がアクティブとされる。
【００３０】
また、本発明のシフトレジスタにおいて、好ましくは、前記スイッチ手段が開放されている際に、前記複数段のフリップフロップへの入力を安定させるための入力安定手段を備えることで、スイッチ手段が開放されると、フリップフロップヘの入力が予め定められた電位になるため、フリップフロップが誤動作を起こすことを防止できる。
【００３１】
また、本発明に係る画像表示装置は、上記の課題を解決するために、マトリクス状に設けられた複数の画素からなる表示部と、複数のデータ信号線に接続され、前記画素に書き込む映像データを各データ信号線に供給するデータ信号線駆動回路と、複数の走査信号線に接続され、前記映像データの前記画素への書き込みを制御する走査信号を各走査信号線に供給する走査信号線駆動回路とを備えた画像表示装置において、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくともいずれか一方に、上述した本発明のシフトレジスタを備えたことを特徴としている。
【００３２】
上記の構成によれば、本発明のシフトレジスタを用いることで、駆動回路の回路規模を縮小化し、狭額縁化を実現した画像処理装置を提供できる。
【００３３】
また、本発明の画像表示装置において、好ましくは、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方が、前記画素が形成される基板上に形成されている構成とすることで、データ信号線駆動回路と各画素との間の配線、または、走査信号線駆動回路と各画素との間の配線は同一基板上に配され、基板外に出す必要がない。この結果、データ信号線の数および走査信号線の数が増加しても、基板外に出す信号線の数が変化せず、組み立てる必要がないため、各信号線の容量の不所望な増大を防止できるとともに、集積度の低下を防止できる。また、製造時の手間を省くことができる。
【００３４】
また、本発明の画像表示装置において、好ましくは、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方を構成するスイッチ素子が、多結晶シリコン薄膜トランジスタである構成とすることで、表示面積を容易に拡大できる。
【００３５】
ところで、多結晶シリコン薄膜は、単結晶シリコンに比べて面積を拡大しやすい一方で、多結晶シリコントランジスタは、単結晶シリコントランジスタに比べて、例えば、移動度やしきい値などのトランジスタ特性が劣っている。したがって、単結晶シリコントランジスタを用いて各回路を製造すると、表示面積の拡大が難しく、多結晶シリコン薄膜トランジスタを用いて各回路を製造すると、各回路の駆動能力が低下してしまう。なお、両駆動回路と画素とを別の基板上に形成した場合は、各信号線で両基板間を接続する必要があり、製造時に手間がかかるとともに、各信号線の容量が増大してしまう。
【００３６】
したがって、多結晶シリコン薄膜トランジスタからなるスイッチング素子を備えた構成とすることにより、表示面積を容易に拡大できる。また、本発明のシフトレジスタを用いることにより、回路規模の縮小による狭額縁化や消費電力の低減が実現できる。
【００３７】
また、本発明の画像表示装置において、好ましくは、前記スイッチ素子は、６００℃以下の温度で形成されることで、各スイッチング素子の形成される基板として、通常のガラス基板（歪み点が６００度以下のガラス基板）を使用しても、歪み点以上のプロセスに起因する反りやたわみが発生しない。この結果、実装がさらに容易で、より表示面積の広い画像表示装置を実現できる。
【００３８】
【発明の実施の形態】
〔実施形態１〕
本発明の実施の一形態について図１〜図１２に基づいて説明すれば、以下の通りである。
【００３９】
本発明のシフトレジスタは、画像表示装置のデータ信号線駆動回路および走査信号線駆動回路に好適に用いることができるが、画像表示装置以外にも適用可能である。以下では、データ信号線駆動回路に適用される本発明の実施形態に係るシフトレジスタを実施形態１として、また、走査信号線駆動回路に適用される本発明の実施形態に係るシフトレジスタを実施形態２として、説明する。
【００４０】
本実施形態に係るシフトレジスタ１は、図１に示すように、大略的に、スイッチ部２、入力安定部３、およびフリップフロップ部４を備えて構成されており、例えば図２に示される画像表示装置１１のデータ信号線駆動回路１４に用いられる。
【００４１】
上記画像表示装置１１は、図２に示すように、表示部１２、走査信号線駆動回路１３、データ信号線駆動回路１４、および制御回路１５を備えている。
【００４２】
表示部１２は、互いに平行するｎ本の走査信号線ＧＬ…（ＧＬ１、ＧＬ２、…ＧＬｎ）および互いに平行するｎ本のデータ信号線ＳＬ…（ＳＬ１、ＳＬ２、…ＳＬｎ）と、マトリクス状に配置された画素（図中、ＰＩＸ）１６…とを有している。画素１６は、隣接する２本の走査信号線ＧＬ・ＧＬと隣接する２本のデータ信号線ＳＬ・ＳＬとで包囲された領域に形成される。なお、説明の便宜上、走査信号線ＧＬおよびデータ信号線ＳＬの数は同じくｎ本としたが、両線の数が異なっていてもよいことは勿論である。
【００４３】
走査信号線駆動回路１３は、シフトレジスタ１７を備えており、該シフトレジスタ１７は、制御回路１５から入力される二種類のクロック信号ＧＣＫ１・ＧＣＫ２、およびスタートパルスＧＳＰに基づいて各行の画素１６に接続された走査信号線ＧＬ１、ＧＬ２、…に与える走査信号を順次発生するようになっている。なお、シフトレジスタ１７の回路構成については、後の実施形態２において詳述する。
【００４４】
データ信号線駆動回路１４は、シフトレジスタ１およびサンプリング部１８を備えている。制御回路１５からシフトレジスタ１へは、互いに位相が異なる二種類のクロック信号ＳＣＫ・ＳＣＫＢ、およびスタートパルスＳＳＰが入力される一方、制御回路１５からサンプリング部１８へは、映像信号ＤＡＴが入力される。データ信号線駆動回路１４は、シフトレジスタ１の各段から出力される信号Ｓ１〜Ｓｎに基づいて、サンプリング部１８にて映像信号ＤＡＴをサンプリングし、得られた映像データを各列の画素１６に接続されたデータ信号線ＳＬ１、ＳＬ２、…に出力するようになっている。
【００４５】
制御回路１５は、走査信号線駆動回路１３およびデータ信号線駆動回路１４の動作を制御するための各種の制御信号を生成する回路である。制御信号としては、上述のように、クロック信号ＧＣＫ１・ＧＣＫ２・ＳＣＫ・ＳＣＫＢ、スタート信号ＧＳＰ・ＳＳＰ、および映像信号ＤＡＴ等が用意されている。
【００４６】
なお、本画像表示装置１１の走査信号線駆動回路１３、データ信号線駆動回路１４、および表示部１２の各画素１６では、それぞれスイッチ素子が設けられているが、これらスイッチ素子の製造方法については、後の実施形態３において詳述する。
【００４７】
本画像表示装置１１がアクティブマトリクス型液晶表示装置である場合、上記の画素１６は、図３に示すように、電界効果トランジスタからなる画素トランジスタＳＷと、液晶容量ＣL を含む画素容量ＣP （必要に応じて補助容量ＣS が付加される）とによって構成される。このような画素１６において、画素トランジスタＳＷのドレインおよびソースを介してデータ信号線ＳＬと画素容量ＣP の一方の電極とが接続され、画素トランジスタＳＷのゲートが走査信号線ＧＬに接続され、画素容量ＣP の他方の電極が全画素に共通の共通電極線（図示せず）に接続されている。
【００４８】
ここで、ｉ本目のデータ信号線ＳＬｉとｊ本目の走査信号線ＧＬｊとに接続された画素１６をＰＩＸ（ｉ，ｊ）と表すと（ｉ，ｊは、１≦ｉ，ｊ≦ｎの範囲の任意の整数）、当該ＰＩＸ（ｉ，ｊ）において、走査信号線ＧＬｊが選択されると、画素トランジスタＳＷが導通し、データ信号線ＳＬｉに印加された映像データとしての電圧が画素容量ＣP へ印加される。このように画素容量ＣP における液晶容量ＣL に電圧が印加されると、液晶の透過率または反射率が変調される。したがって、走査信号線ＧＬｊを選択し、データ信号線ＳＬｉへ映像データに応じた信号電圧を印加すれば、当該ＰＩＸ（ｉ，ｊ）の表示状態を、映像データに合わせて変化させることができる。
【００４９】
画像表示装置１１では、走査信号線駆動回路１３が走査信号線ＧＬを選択し、選択中の走査信号線ＧＬとデータ信号線ＳＬとの組み合わせに対応する画素１６への映像データが、データ信号線駆動回路１４によってそれぞれのデータ信号線ＳＬへ出力される。これによって、当該走査信号線ＧＬに接続された画素１６へ、それぞれの映像データが書き込まれる。さらに、走査信号線駆動回路１３が走査信号線ＧＬを順次選択し、データ信号線駆動回路１４がデータ信号線ＳＬへ映像データを出力する。この結果、表示部１２の全画素１６にそれぞれの映像データが書き込まれることになり、表示部１２に映像信号ＤＡＴに応じた画像が表示される。
【００５０】
ここで、上記制御回路１５からデータ信号線駆動回路１４までの間、各画素１６への映像データは、映像信号ＤＡＴとして、時分割で伝送されており、データ信号線駆動回路１４は、タイミング信号となる、所定の周期でデューティ比が５０％以下（本実施形態では、Ｌｏｗ期間がＨｉｇｈ期間より短い）のクロック信号ＳＣＫと、該クロック信号ＳＣＫと位相が１８０°異なるクロック信号ＳＣＫＢ（図４参照）と、スタートパルスＳＳＰとに基づいたタイミングで、映像信号ＤＡＴから各映像データを抽出している。
【００５１】
具体的には、データ信号線駆動回路１４のシフトレジスタ１は、クロック信号ＳＣＫ・ＳＣＫＢに同期して、スタートパルスＳＳＰが入力されることによって、順次、クロックの半周期に相当するパルスをシフトさせながら出力し、これにより、１クロックずつタイミングが異なる出力信号Ｓ１〜Ｓｎを生成する。また、データ信号線駆動回路１４のサンプリング部１８は、各出力信号Ｓ１〜Ｓｎのタイミングで、映像信号ＤＡＴから映像データを抽出する。
【００５２】
一方、走査信号線駆動回路１３のシフトレジスタ１７は、クロック信号ＧＣＫ１・ＧＣＫ２に同期して、スタートパルスＧＳＰが入力されることによって、順次、クロックの半周期に相当するパルスをシフトさせながら出力し、これにより、１クロックずつタイミングが異なる走査信号を、各走査信号線ＧＬ１〜ＧＬｎへ出力する。
【００５３】
以下では、データ信号線駆動回路１４に用いられる本実施形態のシフトレジスタ１の構成および動作について説明し、続いて、実施形態２において、走査信号線駆動回路１３に用いられるシフトレジスタ１７の構成および動作について説明する。
【００５４】
図１を参照して、シフトレジスタ１は、ｎ段からなり、上述のように、互いに位相が異なる二種類のクロック信号ＳＣＫ・ＳＣＫＢ、およびスタートパルスＳＳＰが入力される構成になっている。クロック信号ＳＣＫ・ＳＣＫＢは、各段に交互に入力されており、奇数段にはクロック信号ＳＣＫが入力される一方、偶数段にはクロック信号ＳＣＫＢが入力される構成になっている。
【００５５】
シフトレジスタ１は、スイッチ部２、入力安定部３、およびフリップフロップ部４を備えている。スイッチ部２には、各段ごとに、スイッチ手段２１が設けられており、入力安定部３には、各段ごとに、ｐ型トランジスタ（入力安定手段）２２が設けられている。また、フリップフロップ部４には、各段ごとに、セット・リセット型フリップフロップであるフリップフロップ（図中、ＳＲ−ＦＦ）２３、およびインバータ２４が設けられている。
【００５６】
上記フリップフロップ２３は、例えば、図５に示すように、ｐ型ＭＯＳトランジスタであるトランジスタ３１・３４・３５、ｎ型ＭＯＳトランジスタであるトランジスタ３２・３３・３６・３７、およびインバータ３８・３９を備えた構成によって実現できる。
【００５７】
図５を参照して、フリップフロップ２３では、駆動電圧Ｖｃｃと接地レベルとの間に、トランジスタ３１・３２・３３が互いに直列に接続されており、トランジスタ３１・３３のゲートには、負論理のセット信号／Ｓが印加される。また、トランジスタ３２のゲートには、正論理のリセット信号Ｒが印加される。さらに、互いに接続されたトランジスタ３１・３２のドレイン電位は、インバータ３８・３９でそれぞれ反転され、出力信号Ｑとして出力される。
【００５８】
駆動電圧Ｖｃｃと接地レベルとの間には、さらに、それぞれ直列に接続されたトランジスタ３４・３５・３６・３７が設けられている。トランジスタ３５・３６のドレインは、インバータ３８の入力に接続されており、トランジスタ３５・３６のゲートは、インバータ３８の出力に接続されている。さらに、トランジスタ３４のゲートには、リセット信号Ｒが印加されるとともに、トランジスタ３７のゲートには、セット信号／Ｓが印加される。
【００５９】
フリップフロップ２３では、図６に示すように、リセット信号Ｒがインアクティブ（ローレベル）の間に、セット信号／Ｓがアクティブ（ローレベル）に変化すると、トランジスタ３１が導通して、インバータ３８の入力をハイレベルに変化させる。これによって、フリップフロップ２３の出力信号Ｑは、ハイレベルへと変化する。
【００６０】
また、上記の状態では、リセット信号Ｒおよびインバータ３８の出力によって、トランジスタ３４・３５が導通する。また、リセット信号Ｒおよびインバータ３８の出力によって、トランジスタ３２・３６が遮断される。これによって、セット信号／Ｓがインアクティブに変化しても、インバータ３８の入力はハイレベルに維持され、出力信号Ｑはハイレベルのまま保たれる。
【００６１】
その後、リセット信号Ｒがアクティブになると、トランジスタ３４が遮断され、トランジスタ３２が導通する。ここで、セット信号／Ｓがインアクティブのままなので、トランジスタ３１は遮断され、トランジスタ３３が導通する。したがって、インバータ３８の入力がロウレベルに駆動され、出力信号Ｑがロウレベルへと変化する。
【００６２】
再び図１を参照して、各段のフリップフロップ２３の出力信号Ｑ（Ｑ１、Ｑ２、…）は、次段のスイッチ手段２１に入力されるとともに、次段のｐ型トランジスタ２２のゲートに入力される。各スイッチ手段２１は、その開閉により、各段へのクロック信号ＳＣＫまたはＳＣＫＢの入力を制御し、前段のフリップフロップ２３の出力信号Ｑがロウレベルの期間は開放（スイッチオフ）となる一方、出力信号Ｑがハイレベルの期間は閉状態（スイッチオン）となる。各段へ入力されたクロック信号ＳＣＫまたはＳＣＫＢは、セット信号／Ｓとしてフリップフロップ２３に入力され、また、インバータ２４に入力される。
【００６３】
ｐ型トランジスタ２２は、フリップフロップ２３にクロック信号ＳＣＫ・ＳＣＫＢが入力されていない場合に、フリップフロップ２３の入力を安定させるためのものである。ｐ型トランジスタ２２は、出力信号Ｑがハイレベルの期間は、ソース−ドレイン間が非導通状態となり、出力信号Ｑがロウレベルの期間は、ソース−ドレイン間が導通状態となる。
【００６４】
フリップフロップ２３は、１クロック周期幅の開始信号ＳＳＰをクロック信号ＳＣＫ・ＳＣＫＢの立ち下がりごとに次段へ伝送できるように構成されている。具体的には、前段の出力信号Ｑ（初段は、開始信号ＳＳＰ）によって開閉されるスイッチ手段２１によって制御されるクロック信号ＳＣＫ・ＳＣＫＢが、負論理のセット信号／Ｓとしてフリップフロップ２３に印加されるとともに、初段では、インバータ２４を介してシフトレジスタ１の出力Ｓ１として出力される。初段のフリップフロップ２３の出力信号Ｑ１は、次段のスイッチ手段２１の切り換え信号として印加される。
【００６５】
さらに、各フリップフロップ２３には、後段への入力信号のうち、インバータ２４を介してシフトレジスタ１の出力として伝送されるパルス幅だけ遅れた信号がリセット信号Ｒとして印加される。本シフトレジスタ１では、１クロック周期幅のパルスを伝送するので、１クロック周期遅れた信号、すなわち、二段後のスイッチ手段２１によって切り換えられ、当該段のインバータ２４から出力されたシフトレジスタ１の出力信号が正論理のリセット信号Ｒとして印加される。
【００６６】
また、奇数段のフリップフロップ２３がクロック信号ＳＣＫの立ち下がりでセットされるように、奇数段のスイッチ手段２１にはクロック信号ＳＣＫが入力される。一方、偶数段のフリップフロップ２３がクロック信号ＳＣＫＢの立ち下がりでセットされるように、偶数段のスイッチ手段２１にはクロック信号ＳＣＫＢが入力される。
【００６７】
したがって、シフトレジスタ１は、以下のように動作する。
【００６８】
開始信号ＳＳＰがハイレベルになると、接続されている初段のスイッチ手段２１がそれに応じて切り換わり、クロック信号ＳＣＫがフリップフロップ２３に入力される。このとき、入力安定部３の初段のｐ型トランジスタ２２では、ゲートに開始信号ＳＳＰが入力されているため、ソース−ドレイン間は非導通状態となる。よって、初段のスイッチ手段２１の切り換わりにより入力された信号は、インバータ２４を介して、出力Ｓ１として映像データを映像信号ＤＡＴから抽出するサンプリング信号となる。
【００６９】
一方、入力クロック信号ＳＣＫの立ち下がりに応じて、初段のフリップフロップ２３の出力信号Ｑ１がハイレベルとなる。ハイレベルの出力信号Ｑ１は、次段（二段目）のスイッチ手段２１をオン状態にし、クロック信号ＳＣＫＢが入力される。クロック信号ＳＣＫＢは、二段目のフリップフロップ２３に入力され、出力信号Ｑ２が生成されるとともに、一方は、インバータ２４を介して、出力Ｓ２として映像データを映像信号ＤＡＴから抽出するサンプリング信号となる。
【００７０】
さらに、出力信号Ｑ２によって次段（三段目）のスイッチ手段２１がオン状態になると、当該段にはクロック信号ＳＣＫが入力される。クロック信号ＳＣＫは、三段目のフリップフロップ２３に入力され、出力信号Ｑ３が生成されるとともに、一方は、インバータ２４を介して、出力Ｓ３として映像データを映像信号ＤＡＴから抽出するサンプリング信号となる。
【００７１】
また、三段目の信号Ｓ３は、初段のフリップフロップ２３のリセット信号Ｒとして入力され、出力信号Ｑ１はロウレベルになる。出力信号Ｑ１がロウレベルになると、二段目のスイッチ手段２１はオフ状態になる。このとき、二段目のｐ型トランジスタ２２では、ソース−ドレイン間が導通状態となり、二段目のフリップフロップ２３の入力部はハイレベルとなり、安定する。
【００７２】
ここで、初段のフリップフロップ２３の場合は、開始信号ＳＳＰがロウレベルになった時点で、初段のスイッチ手段２１がオフ状態になり、クロック信号ＳＣＫの入力を停止し、さらに、初段のｐ型トランジスタ２２では、ソース−ドレイン間が導通状態となり、初段のフリップフロップ２３の入力部はハイレベルとなり、安定する。
【００７３】
以下、上記と同様に順次信号が生成されることによって、図４に示すように、クロック信号ＳＣＫ・ＳＣＫＢに基づき、互いに重ならない出力信号Ｓ１〜Ｓｎを得ることができる。これは、各スイッチ手段２１が、出力信号Ｓ１〜Ｓｎのパルス幅分は十分に長い期間導通状態となっているため、クロック信号ＳＣＫまたはＳＣＫＢの立ち上がりまたは立ち下がりタイミングがほとんど遅延なくスイッチを通り、その結果、出力信号Ｓ１〜Ｓｎは互いにほとんど重なりがなくなるのである。
【００７４】
これに対し、図１７に示されるような、論理素子によって出力パルスを作成する従来の構成では、各論理素子を構成するトランジスタのスイッチング時間のばらつき等により、パルスの立ち上がりまたは立ち下がりタイミングに遅延が生じ、その結果、出力パルスが互いに重なり合うという不都合が生ずるおそれがある。
【００７５】
なお、本実施形態のシフトレジスタ１では、図１に示すように、最終段にダミー用としてスイッチ手段２１ｘ、ｐ型トランジスタ２２ｘ、フリップフロップ２３ｘ、およびインバータ２４ｘが設けられている。そして、インバータ２４ｘからの出力信号Ｓｘが、ｎ段目のフリップフロップ２３のリセット端子に入力され、最終段のフリップフロップ２３ｘのリセット端子には、フリップフロップ２３ｘ自身の出力信号Ｑｘが入力される構成になっている。よって、最終段のフリップフロップ２３ｘは、セットされて出力信号Ｑｘが生ずると同時にリセットがかかることとなり、出力信号Ｑｘは図４に示すような波形となる。
【００７６】
なお、インバータ２４ｘからの出力信号Ｓｘが、ｎ段目のフリップフロップ２３のリセット端子に入力される構成とせずに、最終段のフリップフロップ２３ｘの出力信号Ｑｘが、ｎ段目のフリップフロップ２３のリセット端子に入力される構成としてもよい。このような構成とした場合、インバータ２４ｘは不要となる。
【００７７】
以上のように、本実施形態のシフトレジスタ１では、各段の出力パルスが重ならず、しかも、論理素子などを設ける必要がないので回路構成の簡略化を実現できる。また、かかるシフトレジスタ１を用いることで、駆動回路の簡略化による狭額縁化を実現した画像処理装置を提供することができる。
【００７８】
なお、本実施形態では、シフトレジスタ１に入力されるクロック信号は２種類であったが、本発明はこれに限定されず、例えば３種類以上であってもよい。
【００７９】
また、シフトレジスタ１に入力されるクロック信号ＳＣＫ・ＳＣＫＢは、Ｌｏｗ期間がＨｉｇｈ期間より短いものであったが、本発明はこれに限定されず、Ｌｏｗ期間とＨｉｇｈ期間との長さが同じであるクロック信号が入力される構成としてもよい。
【００８０】
また、シフトレジスタ１の各フリップフロップ２３のリセット端子には、二段後のインバータ２４からの出力信号が入力される構成であったが、本発明はこれに限定されない。すなわち、Ｍ（Ｍ≧２）種類のクロック信号が入力され、ｋを１以上の任意の整数とすると、（ｉ＋ｋ×Ｍ）段目の出力パルス（（ｉ＋ｋ×Ｍ）段目のインバータ２４の出力信号）が、ｉ段目のフリップフロップ２３のリセット端子へ入力されるいずれの構成としてもよい。例えば、図７に示されるシフトレジスタ２５のように、各フリップフロップ２３のリセット端子に、四段後のインバータ２４からの出力信号が入力される構成としてもよい。
【００８１】
図１に示されるシフトレジスタ１は、ｋ＝１、Ｍ＝２に設定された構成であり、例えば、一段目のフリップフロップ２３のリセット端子には、三段目の出力パルスが入力される構成である。一方、図７に示されるシフトレジスタ２５は、ｋ＝２、Ｍ＝２に設定された構成であり、例えば、１段目のフリップフロップ２３のリセット端子には、五段目の出力パルスが入力される構成である。
【００８２】
図８は、シフトレジスタ２５の動作を示すタイミングチャートであり、同図に示すように、一段目のフリップフロップ２３の出力信号Ｑ１は、五段目の出力パルスＳ５によってリセットされ、二段目のフリップフロップ２３の出力信号Ｑ２は、六段目の出力パルスＳ６によってリセットされる。なお、例えば出力パルスＳ１のように、フリップフロップ２３には２回のセット信号が入力されることとなるが、フリップフロップ２３の動作には何ら影響がない。また、一段目のフリップフロップ２３をリセットするために、五段目の出力パルスＳ５を用いているが、このようにリセット信号が２回入力されても、フリップフロップ２３の動作には支障がない。
【００８３】
また、図７に示されるシフトレジスタ２５をデータ信号線駆動回路１４に用いた場合、出力パルスにより、２回映像信号ＤＡＴをサンプリングすることができる。つまり、１回目のサンプリングを予備的なサンプリングとし、２回目のサンプリングで所望の映像信号ＤＡＴをデータ信号線にサンプリングすることが可能になる。また、上記予備的なサンプリングは、２回目の充電を助ける効果もある。
【００８４】
さらに、本発明のシフトレジスタにおいて、Ｍ（Ｍ≧２）種類のクロック信号が入力され、ｋを１以上の任意の整数とすると、（ｉ＋ｋ×Ｍ）段目のフリップフロップ２３の出力信号が、ｉ段目のフリップフロップ２３のリセット端子へ入力される構成としてもよい。例えば、図９に示されるシフトレジスタ２６のように、各フリップフロップ２３のリセット端子に、二段後のフリップフロップ２３の出力信号が入力される構成としてもよい。また、図１１に示されるシフトレジスタ２７のように、各フリップフロップ２３のリセット端子に、四段後のフリップフロップ２３の出力信号が入力される構成としてもよい。
【００８５】
図９に示されるシフトレジスタ２６は、ｋ＝１、Ｍ＝２に設定された構成であり、例えば、一段目のフリップフロップ２３のリセット端子には、三段目のフリップフロップ２３の出力信号Ｑ３が入力される構成である。一方、図１１に示されるシフトレジスタ２７は、ｋ＝２、Ｍ＝２に設定された構成であり、例えば、１段目のフリップフロップ２３のリセット端子には、五段目のフリップフロップ２３の出力信号Ｑ５が入力される構成である。
【００８６】
図１０は、シフトレジスタ２６の動作を示すタイミングチャートであり、同図に示すように、一段目のフリップフロップ２３は、三段目のフリップフロップ２３の出力信号Ｑ３によってリセットされ、二段目のフリップフロップ２３は、四段目のフリップフロップ２３の出力信号Ｑ４によってリセットされる。また、図１２は、シフトレジスタ２７の動作を示すタイミングチャートであり、同図に示すように、一段目のフリップフロップ２３は、五段目のフリップフロップ２３の出力信号Ｑ５によってリセットされ、二段目のフリップフロップ２３は、六段目のフリップフロップ２３の出力信号Ｑ６によってリセットされる。このような構成によって、シフトレジスタ２６・２７は、上述したシフトレジスタ１・２５と同様の効果を奏する。
【００８７】
なお、上記シフトレジスタ２５・２６・２７の構成・動作を示す図７〜図１２では、ダミー用の最終段をｎ段目として表記している。また、シフトレジスタ２５では、最終ｎ段目のインバータ２４からの出力信号Ｓｎが、ｎ−１段目のフリップフロップ２３のリセット端子に入力される構成であり、シフトレジスタ２６・２７では、最終ｎ段目のフリップフロップ２３の出力信号Ｑｎが、ｎ−１段目のフリップフロップ２３のリセット端子に入力される構成となっている。
【００８８】
〔実施形態２〕
本発明の第２の実施形態について図１３および図１４に基づいて説明すれば、以下の通りである。なお、本実施形態において、前述の実施形態１における要素と同等の機能を有する要素については、同一の符号を付記して、その説明を省略する。
【００８９】
本実施形態に係るシフトレジスタ１７は、上述のように、走査信号線駆動回路１３に用いられるシフトレジスタであり、図１３に示すように、クロック信号として二種類のクロック信号ＧＣＫ１・ＧＣＫ２が入力され、開始信号としてスタートパルスＧＳＰが入力される以外は、実施形態１のシフトレジスタ１の構成と同じである。
【００９０】
上記クロック信号ＧＣＫ１・ＧＣＫ２は、図１４に示すように、互いにロウレベルの期間が重ならないような位相を有しており、具体的には、互いに位相が１８０°ずれた関係になっている。さらに、クロック信号ＧＣＫ１・ＧＣＫ２は、ハイレベルの期間に比べてロウレベルの期間が十分短いものになっている。
【００９１】
走査信号線駆動回路１３の場合は、前後の走査信号が重なると表示上著しく表示が劣化する。そこで、従来は、パルス幅制御信号ＰＷＣ等を用いて走査信号を重ならないように生成している。
【００９２】
本実施形態のシフトレジスタ１７では、上記クロック信号ＧＣＫ１・ＧＣＫ２が用いられる。また、上述したシフトレジスタ１と同様の動作で、各スイッチ手段２１によって、各フリップフロップ２３ヘのクロック信号ＧＣＫ１・ＧＣＫ２の入力が制御されるとともに、各インバータ２４を介して各段から信号ＧＬ１〜ＧＬｎが出力される。したがって、クロック信号ＧＣＫ１・ＧＣＫ２に基づき、図１４に示すように、互いに重ならない出力信号ＧＬ１〜ＧＬｎを得ることができる。
【００９３】
また、これにより、パルス幅制御信号ＰＷＣや論理回路を必要とせず、狭額縁化を容易に実現できる。
【００９４】
なお、シフトレジスタ１７における各フリップフロップ２３のリセット端子への入力を、上記シフトレジスタ２５・２６・２７のように変更した構成としてもよいことは勿論である。
【００９５】
〔実施形態３〕
本発明の第３の実施形態について図１５および図１６に基づいて説明すれば、以下の通りである。なお、本実施形態において、前述の実施形態１・２における要素と同等の機能を有する要素については、同一の符号を付記して、その説明を省略する。
【００９６】
本実施形態に係る画像表示装置は、実施形態１で説明した画像表示装置１１と同様の構成であるが、走査信号線駆動回路１３およびデータ信号線駆動回路１４が、複数の画素１６からなる表示部１２と同一基板上に形成されている。
【００９７】
すなわち、本実施形態の画像表示装置では、走査信号線駆動回路１３およびデータ信号線駆動回路１４が表示部１２とともに、絶縁性基板、例えばガラス基板５１上に形成されている（ドライバモノリシック構造）。絶縁性基板（基板）としては、サファイヤ基板、石英基板、無アルカリガラス等が用いられることが多い。
【００９８】
このように、走査信号線駆動回路１３およびデータ信号線駆動回路１４を表示部１２と同一のガラス基板５１上にモノリシックに形成することにより、製造時の手間と配線容量とを削減できる。また、外付のＩＣをドライバとして用いた画像表示装置に比べ、ガラス基板５１への入力端子数が少なくなる。その結果、ガラス基板５１に部品を実装するためのコストや、その実装に伴う不良の発生を低減することができる。したがって、駆動回路の製造コストや実装コストの低減および駆動回路の信頼性の向上を図ることができる。
【００９９】
また、本画像表示装置では、画素トランジスタＳＷ（図３参照）として薄膜トランジスタが用いられ、走査信号線駆動回路１３およびデータ信号線駆動回路１４は薄膜トランジスタを備えて構成されているが、より多くの画素１６を集積し、表示面積を拡大するために、これら薄膜トランジスタとして多結晶シリコン薄膜トランジスタが採用されている。
【０１００】
上記多結晶シリコン薄膜トランジスタは、例えば図１５に示すような構造であり、この構造においては、ガラス基板５１上に汚染防止用のシリコン酸化膜５２が堆積されており、その上に電界効果トランジスタが形成されている。
【０１０１】
上記の薄膜トランジスタは、シリコン酸化膜５２上に形成されたチャネル領域５３ａ、ソース領域５３ｂおよびドレイン領域５３ｃからなる多結晶シリコン薄膜５３と、さらにその上に形成されたゲート絶縁膜５４、ゲート電極５５、層間絶縁膜５６および金属配線５７・５７により構成されている。
【０１０２】
上記の多結晶シリコン薄膜トランジスタは、絶縁性基板上の多結晶シリコン薄膜を活性層とする順スタガー（トップゲート）構造を成しているが、本実施の形態ではこれに限らず、逆スタガー構造等の他の構造のトランジスタであってよい。また、本画像表示装置では、単結晶シリコン薄膜トランジスタ、非晶質シリコン薄膜トランジスタ、または他の材料からなる薄膜トランジスタも適用することが可能である。
【０１０３】
上記のような多結晶シリコン薄膜トランジスタを用いることによって、実用的な駆動能力を有する走査信号線駆動回路１３およびデータ信号線駆動回路１４を、表示部１２が形成されるガラス基板５１上に、画素１６…とほぼ同一の製造工程で作製することができる。
【０１０４】
図１６は、上記多結晶シリコン薄膜トランジスタの製造工程を示す工程断面図である。本製造工程では、まず、図１６（ａ）に示すガラス基板５１上に、非晶質シリコン薄膜a-Siを堆積させる（図１６（ｂ））。次いで、その非晶質シリコン薄膜a-Siにエキシマレーザを照射することにより、多結晶シリコン薄膜５３を形成する（図１６（ｃ））。この多結晶シリコン薄膜５３を所望の形状にパターニングし（図１６（ｄ））、その上に二酸化シリコンからなるゲート絶縁膜５４を形成する（図１６（ｅ））。
【０１０５】
さらに、ゲート電極５５をアルミニウム等で形成する（図１６（ｆ））。その後、多結晶シリコン薄膜５３においてソース領域５３ｂおよびドレイン領域５３ｃとなるべき部分に不純物（ｎ型領域には燐、ｐ型領域には硼素）を注入する（図１６（ｇ）（ｈ））。ｎ型領域に不純物を注入する際には、ｐ型領域をレジスト５８でマスクし（図１６（ｇ））、ｐ型領域に不純物を注入する際には、ｎ型領域をレジスト５８でマスクする（図１６（ｈ））。
【０１０６】
そして、二酸化シリコン、窒化シリコン等からなる層間絶縁膜５６を堆積させ（図１６（ｉ））、層間絶縁膜５６にコンタクトホール５９…を形成する（図１６（ｊ））。最後に、コンタクトホール５９…にアルミニウム等の金属配線５７…を形成する（図１６（ｋ））。
【０１０７】
上記のプロセスにおける最高温度は、ゲート絶縁膜５４を形成するときの６００℃以下である。したがって、通常のガラス基板（歪み点が６００℃以下のガラス基板）を用いても、歪み点以上のプロセスに起因する反りやたわみが発生しない。すなわち、絶縁性基板として、耐熱性が極めて高い高価な石英基板を用いる必要がなくなり、安価な高耐熱性ガラスを使用することができる。それゆえ、画像表示装置を安価に提供することが可能になる。
【０１０８】
なお、画像表示装置の製造においては、上記のようにして作製された薄膜トランジスタの上に、さらに別の層間絶縁膜を介して、透明電極（透過型液晶表示装置の場合）または反射電極（反射型液晶表示装置の場合）を形成する。
【０１０９】
前記のプロセスを採用することにより、安価で大面積化が可能なガラス基板上に多結晶シリコン薄膜トランジスタを形成することができる。それゆえ、画像表示装置の低コスト化および大型化を容易に実現することができる。
【０１１０】
【発明の効果】
本発明に係るシフトレジスタは、以上のように、クロック信号が入力される複数段のフリップフロップと、前記複数段のフリップフロップ毎に設けられ、前記クロック信号の入力を制御するスイッチ手段とを備え、前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力され、前記複数段のフリップフロップのｉ（ｉは、任意の値）段目の出力信号に応じてｉ＋１段目の前記スイッチ手段が制御され、ｉ＋１段目の前記フリップフロップへの前記クロック信号の入力が制御されるとともに、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の前記出力パルスが、ｉ段目の前記フリップフロップのリセット端子へ入力される構成である。
【０１１１】
また、本発明に係るシフトレジスタは、以上のように、クロック信号が入力される複数段のフリップフロップと、前記複数段のフリップフロップ毎に設けられ、前記クロック信号の入力を制御するスイッチ手段とを備え、前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力され、前記複数段のフリップフロップのｉ（ｉは、任意の値）段目の出力信号に応じてｉ＋１段目の前記スイッチ手段が制御され、ｉ＋１段目の前記フリップフロップへの前記クロック信号の入力が制御されるとともに、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、前記複数段のフリップフロップの（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の出力信号が、ｉ段目の前記フリップフロップのリセット端子へ入力される構成である。
【０１１２】
それゆえ、各段の出力パルスが重ならず、しかも、回路構成の簡略化を実現したシフトレジスタを提供することができるという効果を奏する。
【０１１３】
また、本発明のシフトレジスタにおいて、前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力される構成とすることで、周波数を低減することができ、外部回路からクロック信号を入力する際、外部回路の消費電圧を低減できるという効果を奏する。
【０１１４】
また、本発明のシフトレジスタにおいて、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、（ｉ＋ｋ×Ｍ）段目（ｋは、１以上の整数）の前記出力パルスが、ｉ段目の前記フリップフロップのリセット端子へ入力される構成とすることで、各フリップフロップから出力される信号のパルス幅を所望の期間に調節できるという効果を奏する。
【０１１５】
また、本発明のシフトレジスタにおいて、前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、前記複数段のフリップフロップの（ｉ＋ｋ×Ｍ）段目（ｋは、１以上の整数）の出力信号が、ｉ段目の前記フリップフロップのリセット端子へ入力される構成とすることで、各フリップフロップから出力される信号のパルス幅を所望の期間に調節できるという効果を奏する。
【０１１６】
また、本発明のシフトレジスタにおいて、前記Ｍ種類のクロック信号は、互いのハイレベルの期間が重ならないような位相または互いのロウレベルの期間が重ならないような位相を有することで、各段から隣接する出力信号と重ならない出力信号を得ることができるという効果を奏する。
【０１１７】
また、本発明のシフトレジスタにおいて、前記Ｍ種類の各クロック信号のデューティ比が、（１００×１／Ｍ）％以下となるようにすることで、各段から隣接する出力信号と重ならない出力信号を得ることができ、さらに、任意にパルス幅を変えることができるという効果を奏する。
【０１１８】
また、本発明のシフトレジスタにおいて、前記スイッチ手段が開放されている際に、前記複数段のフリップフロップへの入力を安定させるための入力安定手段を備えることで、スイッチ手段が開放されると、フリップフロップヘの入力が予め定められた電位になるため、フリップフロップが誤動作を起こすことを防止できるという効果を奏する。
【０１１９】
また、本発明に係る画像表示装置は、以上のように、データ信号線駆動回路および走査信号線駆動回路の少なくともいずれか一方に、上述した本発明のシフトレジスタを備えた構成である。
【０１２０】
それゆえ、本発明のシフトレジスタを用いることで、駆動回路の回路規模を縮小化し、狭額縁化を実現した画像処理装置を提供できるという効果を奏する。
【０１２１】
また、本発明の画像表示装置において、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方が、前記画素が形成される基板上に形成されている構成とすることで、製造時の手間を省き、各信号線の容量の不所望な増大を防止できるという効果を奏する。
【０１２２】
また、本発明の画像表示装置において、前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方を構成するスイッチ素子が、多結晶シリコン薄膜トランジスタである構成とすることで、表示面積を容易に拡大できるという効果を奏する。
【０１２３】
また、本発明の画像表示装置において、前記スイッチ素子は、６００℃以下の温度で形成されることで、基板として安価なガラス基板などを使用することができ、画像表示装置を安価に提供することが可能になるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係るシフトレジスタの構成を概略的に示す回路図である。
【図２】上記シフトレジスタを用いた画像表示装置の概略的構成を示す図である。
【図３】上記画像表示装置における画素の構成を示す図である。
【図４】上記シフトレジスタの動作を示すタイミングチャートである。
【図５】上記シフトレジスタで用いられるセット・リセット型フリップフロップの構成を示す回路図である。
【図６】上記セット・リセット型フリップフロップの動作を示すタイミングチャートである。
【図７】上記シフトレジスタにおける各フリップフロップのリセット端子への入力を変更した構成例を示す回路図である。
【図８】図７のシフトレジスタの動作を示すタイミングチャートである。
【図９】上記シフトレジスタにおける各フリップフロップのリセット端子への入力を変更した他の構成例を示す回路図である。
【図１０】図９のシフトレジスタの動作を示すタイミングチャートである。
【図１１】上記シフトレジスタにおける各フリップフロップのリセット端子への入力を変更した更に他の構成例を示す回路図である。
【図１２】図１１のシフトレジスタの動作を示すタイミングチャートである。
【図１３】本発明の他の実施形態に係るシフトレジスタの構成を概略的に示す回路図である。
【図１４】上記シフトレジスタの動作を示すタイミングチャートである。
【図１５】上記画像表示装置に用いられる多結晶シリコン薄膜トランジスタの構造を示す断面図である。
【図１６】（ａ）ないし（ｋ）は図１５の多結晶シリコン薄膜トランジスタの製造工程における各段階での構造を示す断面図である。
【図１７】データ信号線駆動回路に用いられる従来のシフトレジスタの構成を示す回路図である。
【図１８】上記従来のシフトレジスタの動作を示すタイミングチャートである。
【図１９】走査信号線駆動回路に用いられる従来のシフトレジスタの動作を示す回路図である。
【図２０】上記従来の走査信号線駆動回路におけるシフトレジスタの動作を示すタイミングチャートである。
【図２１】Ｄ型フリップフロップの動作を示すタイミングチャートである。
【符号の説明】
１ シフトレジスタ
１１ 画像表示装置
１２ 表示部
１３ 走査信号線駆動回路
１４ データ信号線駆動回路
１５ 制御回路
１６ 画素
１７ シフトレジスタ
２１ スイッチ手段
２２ ｐ型トランジスタ（入力安定手段）
２３ セット・リセット型フリップフロップ
２４ インバータ
２５〜２７ シフトレジスタ
Claims (9)
- クロック信号が入力される複数段のフリップフロップと、
前記複数段のフリップフロップ毎に設けられ、前記クロック信号の入力を制御するスイッチ手段とを備え、
前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力され、
前記複数段のフリップフロップのｉ（ｉは、任意の値）段目の出力信号に応じてｉ＋１段目の前記スイッチ手段が制御され、ｉ＋１段目の前記フリップフロップへの前記クロック信号の入力が制御されるとともに、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、
前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の前記出力パルスが、ｉ段目の前記フリップフロップのリセット端子へ入力されることを特徴とするシフトレジスタ。 - クロック信号が入力される複数段のフリップフロップと、
前記複数段のフリップフロップ毎に設けられ、前記クロック信号の入力を制御するスイッチ手段とを備え、
前記クロック信号として、Ｍ（Ｍ≧２）種類のクロック信号が、前記複数段のフリップフロップに対し、それぞれ（Ｍ−１）個おきに入力され、
前記複数段のフリップフロップのｉ（ｉは、任意の値）段目の出力信号に応じてｉ＋１段目の前記スイッチ手段が制御され、ｉ＋１段目の前記フリップフロップへの前記クロック信号の入力が制御されるとともに、前記クロック信号のパルス幅と同じ幅の出力パルスが生成され、
前記複数段のフリップフロップは、セット・リセット型フリップフロップであり、前記複数段のフリップフロップの（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の出力信号が、ｉ段目の前記フリップフロップのリセット端子へ入力されることを特徴とするシフトレジスタ。 - 前記Ｍ種類のクロック信号は、互いのハイレベルの期間が重ならないような位相または互いのロウレベルの期間が重ならないような位相を有することを特徴とする請求項１または２記載のシフトレジスタ。
- 前記Ｍ種類の各クロック信号のデューティ比が、（１００×１／Ｍ）％以下であることを特徴とする請求項３記載のシフトレジスタ。
- 前記スイッチ手段が開放されている際に、前記複数段のフリップフロップへの入力を安定させるための入力安定手段を備えることを特徴とする請求項１〜４のいずれか１項に記載のシフトレジスタ。
- マトリクス状に設けられた複数の画素からなる表示部と、複数のデータ信号線に接続され、前記画素に書き込む映像データを各データ信号線に供給するデータ信号線駆動回路と、複数の走査信号線に接続され、前記映像データの前記画素への書き込みを制御する走査信号を各走査信号線に供給する走査信号線駆動回路とを備えた画像表示装置において、
前記データ信号線駆動回路および前記走査信号線駆動回路の少なくともいずれか一方に、請求項１〜５のいずれか１項に記載のシフトレジスタを備えたことを特徴とする画像表示装置。 - 前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方が、前記画 素が形成される基板上に形成されていることを特徴とする請求項６記載の画像表示装置。
- 前記データ信号線駆動回路および前記走査信号線駆動回路の少なくとも一方を構成するスイッチ素子が、多結晶シリコン薄膜トランジスタであることを特徴とする請求項６または７記載の画像表示装置。
- 前記スイッチ素子は、６００℃以下の温度で形成されることを特徴とする請求項８記載の画像表示装置。
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