TWI409787B - 具有克服關機殘影的移位暫存器及消除關機殘影方法 - Google Patents

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Description

具有克服關機殘影的移位暫存器及消除關機殘影方法
本發明是有關於一種顯示器，且特別是有關於一種消除平面顯示器關機殘影的移位暫存器與消除關機殘影方法。
使用非晶矽(a-Si)製作移位暫存器應用在顯示面板的閘極驅動器與源極驅動器上，是目前薄膜電晶體(thin film transistor,TFT)液晶顯示器(liquid crystal display,LCD)技術上的主流。此TFT技術具有(1)節省積體電路(IC)成本、(2)簡化模組段製造流程、(3)增加玻璃基板利用效率等優點。LCD在顯示過程中，是利用TFT內的儲存電容保持畫素電壓，所以相對的如果在關機時沒有將畫素電壓釋放，則會產生所謂的關機殘影現象。一般解決方法是在關機之前利用閘極驅動器將顯示面板的所有閘極線(gate line)電壓由負電壓拉高至高電位，藉此同步開啟所有畫素的TFT。因此，各畫素內電壓可以在關機之前有效宣洩，避免產生關機殘影的現象。然而，使用a-Si製作移位暫存器電路時，傳統移位暫存器的架構無法在關機時將所有閘極線同時由低電壓升至高電壓，所以會有所謂關機殘影問題，這是目前a-Si的移位暫存器所遇到的主要問題之一。
本發明提供一種平面顯示器，其具有克服關機殘影的移位暫存器串。此移位暫存器串搭配適當的訊號，可以在關機時開啟所有的閘極線，如此就可解決a-Si的移位暫存器具有關機殘影的問題。
本發明提供一種顯示面板的消除關機殘影方法，可以在關機時開啟所有的閘極線，以解決關機殘影的問題。
本發明之一實施例提出一種平面顯示器，包括顯示面板、電源供應電路、移位暫存器串、第一電晶體以及電容。顯示面板具有多條閘極線。電源供應電路具有系統電壓端與參考電壓端，其中該電源供應電路在關機期間拉升參考電壓端的電壓。移位暫存器串由該電源供應電路的系統電壓端與參考電壓端所供電。移位暫存器串包含相互串接的多個移位暫存器，該些移位暫存器的輸出端以一對一方式耦接至該些閘極線。該些第一電晶體的第一端以一對一方式耦接至該些移位暫存器的輸出端。該些第一電晶體的第二端耦接至該電源供應電路的系統電壓端或參考電壓端。電容的第一端耦接至各第一電晶體的控制端。電容的第二端耦接至該電源供應電路的參考電壓端。
本發明之一實施例提出一種移位暫存器串，包括多個第一電晶體、多個電容以及多個移位暫存器。電容的第一端以一對一方式耦接至該些第一電晶體的控制端。該些電容的第二端耦接至一參考電壓。該些移位暫存器相互串接。該些移位暫存器的輸出端以一對一方式耦接至該些第一電晶體的第一端。該些移位暫存器中的第n個移位暫存器包括第二電晶體、第三電晶體以及第四電晶體。第二電晶體的第一端耦接至一系統電壓，第二電晶體的控制端耦接至該些移位暫存器中第n-1個移位暫存器的輸出端。第三電晶體的第一端耦接至第二電晶體的第二端。第三電晶體的第二端耦接至參考電壓。第三電晶體的控制端耦接至該些移位暫存器中第n+2個移位暫存器。第四電晶體的第一端接收一時脈。第四電晶體的第二端耦接至該些移位暫存器中第n+1個移位暫存器的輸入端。第四電晶體的控制端耦接至第二電晶體的第二端。
本發明之一實施例提出一種顯示面板的消除關機殘影方法。該顯示面板的閘極線由移位暫存器所驅動。所述消除關機殘影方法包括：配置第一電晶體，其中該第一電晶體的第一端耦接至移位暫存器的輸出端，該第一電晶體的第二端耦接至系統電壓或參考電壓；配置電容，其中該電容的第一端耦接至第一電晶體的控制端，該電容的第二端耦接至參考電壓；以及在一關機期間，拉升該參考電壓。
基於上述，本發明實施例中電源供應電路在關機期間拉升參考電壓端的電壓，使得第一電晶體被導通。因此，第一電晶體可以在關機期間拉高所有的閘極線的電壓，如此就可解決非晶矽(a-Si)的移位暫存器具有關機殘影的問題。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本發明實施例說明一種平面顯示器的電路模塊示意圖。請參照圖1，平面顯示器100包括顯示面板110、源極驅動器120、閘極驅動器130以及電源供應電路140。在正常操作期間NOP，電源供應電路140的系統電壓端穩定地提供高準位Vgh的系統電壓VDD，而電源供應電路140的參考電壓端則穩定地提供低準位Vgl的參考電壓VSS(例如接地電壓或負電壓)，以提供平面顯示器100內部各組件(例如閘極驅動器130)所需的操作電能。
顯示面板110具有多條閘極線(未繪示)。閘極驅動器130具有多個移位暫存器、多個第一電晶體以及多個電容。於圖1中是以移位暫存器SR(n)與SR(n+m)表示多個移位暫存器，而以電晶體T1(n)與T1(n+m)表示多個第一電晶體。於本實施例中，電晶體T1(n)~T1(n+m)均為N通道金屬氧化物半導體(N-channel metal oxide semiconductor,NMOS)電晶體。
於圖1中是以電容C(n)與C(n+m)表示多個電容。其中，雖然圖1繪示了多個電容C(n)~C(n+m)，然而電容C(n)~C(n+m)可以由單一電容所置換。也就是說，將此單一電容的第一端耦接至這些第一電晶體T1(n)~T1(n+m)的控制端，而此單一電容的第二端耦接至電源供應電路140的參考電壓VSS，其效果等同於電容C(n)~C(n+m)。
應用本實施例者可以視其設計需求而以任何方式實現移位暫存器SR(n)~SR(n+m)。例如，移位暫存器SR(n)~SR(n+m)可以是正反器(flip-flop)或閂鎖器(latch)。移位暫存器SR(n)~SR(n+m)相互串接而形成移位暫存器串，其由電源供應電路140的系統電壓VDD與參考電壓VSS所供電。移位暫存器SR(n)~SR(n+m)的輸出端G(n)~G(n+m)以一對一方式耦接至顯示面板110的閘極線(未繪示)。第一電晶體T1(n)~T1(n+m)的第一端以一對一方式耦接至移位暫存器SR(n)~SR(n+m)的輸出端。第一電晶體T1(n)~T1(n+m)的第二端耦接至電源供應電路140的參考電壓VSS。
圖2是依照本發明實施例說明圖1中多個電壓的波形變化示意圖。請參照圖1與圖2，在正常操作期間NOP，電源供應電路140會穩定地輸出高準位Vgh的系統電壓VDD，以及穩定地輸出低準位Vgl的參考電壓VSS。在關機期間POP初期，電源供應電路140會短暫性地拉升其參考電壓端的參考電壓VSS，直到其系統電壓端的系統電壓VDD下降，參考電壓VSS亦隨之下降。應用本實施例者可以依其設計需求而決定參考電壓VSS在關機期間POP被拉升的準位。於本實施例中，電源供應電路140在關機期間POP將其參考電壓端的參考電壓VSS拉升至與系統電壓VDD相同電位(即高準位Vgh)。在電源供應電路140內部所儲存的電能被釋放殆盡後，系統電壓VDD與參考電壓VSS隨之下降。
在參考電壓VSS被拉升的期間，閘時脈(gate clock)CK與垂直起始脈衝(vertical start pulse)STP亦同步地被拉升。在參考電壓VSS被拉升時，透過電容C(n)~C(n+m)的耦合，第一電晶體T1(n)~T1(n+m)的控制端電壓亦被拉升。當第一電晶體T1(n)~T1(n+m)的控制端電壓被拉升到大於臨界電壓(threshold voltage)時，第一電晶體T1(n)~T1(n+m)會被導通(turn on)，使得被拉升至高準位Vgh的參考電壓VSS會經由第一電晶體T1(n)~T1(n+m)而傳送至移位暫存器SR(n)~SR(n+m)的輸出端G(n)~G(n+m)，進而傳送至顯示面板110的所有閘極線。因此，閘極驅動器130可以在關機期間拉高顯示面板110所有的閘極線的電壓，藉此同步開啟顯示面板110所有畫素的薄膜電晶體(TFT，未繪示)。儲存在各畫素內電壓可以在關機之前有效宣洩，如此就可解決非晶矽(a-Si)的移位暫存器具有關機殘影的問題。
上述第一電晶體T1(n)~T1(n+m)的第二端耦接至電源供應電路140的參考電壓VSS，然而本實施例不應因此受限。例如，在其他實施例中，第一電晶體T1(n)~T1(n+m)的第二端可以耦接至電源供應電路140的系統電壓VDD(參照圖5所示)。
圖1中移位暫存器SR(n)~SR(n+m)的實現方式可以是相同的。以下將以其中第n級移位暫存器SR(n)作為說明範例，其餘移位暫存器的實現方式可以參照移位暫存器SR(n)的相關說明。
圖3是依照本發明實施例說明圖1閘極驅動器130中移位暫存器SR(n)~SR(n+3)的電路圖。第n級移位暫存器SR(n)包括第二電晶體T2(n)、第三電晶體T3(n)以及第四電晶體T4(n)。於本實施例中，電晶體T2(n)、T3(n)以及T4(n)均為NMOS電晶體。第二電晶體T2(n)的控制端可以耦接至移位暫存器SR(n)~SR(n+m)中第n-1級移位暫存器的輸出端(也就是前一級移位暫存器的輸出端)。若移位暫存器SR(n)是移位暫存器串的第一級移位暫存器，則第二電晶體T2(n)的控制端可以接收垂直起始脈衝STP。第二電晶體T2(n)的第一端耦接至系統電壓VDD。在其他實施例中，第二電晶體T2(n)的第一端可以耦接至前一級移位暫存器SR(n-1)的輸出端(或垂直起始脈衝STP)。
第n級移位暫存器SR(n)中第三電晶體T3(n)的第一端耦接至第二電晶體T2(n)的第二端。第三電晶體T3(n)的第二端接收電源供應電路140所供應的參考電壓VSS，而第三電晶體T3(n)的控制端耦接至下兩級移位暫存器的輸出端，在此為移位暫存器SR(n)~SR(n+m)中第n+2級移位暫存器SR(n+2)的輸出端G(n+2)。在其他實施例中，第n級移位暫存器SR(n)中第三電晶體T3(n)的控制端是耦接至第n+2級移位暫存器SR(n+2)中第二電晶體T2(n+2)的第二端，以接收移位暫存器SR(n+2)的內部電壓B(n+2)。
第n級移位暫存器SR(n)中第四電晶體T4(n)的控制端耦接至第二電晶體T2(n)的第二端，以接收移位暫存器SR(n)的內部電壓B(n)。第四電晶體T4(n)的第二端耦接至下一級移位暫存器的輸入端，在此為移位暫存器SR(n)~SR(n+m)中第n+1級移位暫存器SR(n+1)的輸入端。第四電晶體T4(n)的第一端接收時脈CK。於本實施例中，時脈CK包含第一時脈CK1與第二時脈CK2，二者互為反相(如圖4所示)。
圖4是依照本發明實施例說明圖3中多個電壓的波形變化示意圖。請參照圖3與圖4，第一時脈CK1被提供給移位暫存器SR(n)、SR(n+2)、...等，而第二時脈CK2被提供給移位暫存器SR(n+1)、SR(n+3)、...等。於正常操作期間NOP，當垂直起始脈衝STP被傳送至第二電晶體T2(n)的控制端時，第二電晶體T2(n)會被導通，使得移位暫存器SR(n)的內部電壓B(n)會被拉升至接近系統電壓VDD的準位，此時內部電壓B(n)會被儲存於移位暫存器SR(n)內部的寄生電容。隨著內部電壓B(n)的拉升，第四電晶體T4(n)將會被導通。當垂直起始脈衝STP結束時，第二電晶體T2(n)會被截止(turn off)，然而移位暫存器SR(n)內部的寄生電容會保持(hold)高準位Vgh的內部電壓B(n)，使得第四電晶體T4(n)保持導通。
第一時脈CK1的脈衝被傳送至第四電晶體T4(n)的第一端，此脈衝會藉由第四電晶體T4(n)閘源極之間寄生電容的耦合而將內部電壓B(n)拉升至接近兩倍系統電壓VDD的準位(即2VDD)。同時，由於第四電晶體T4(n)已被導通，因此第一時脈CK1的脈衝可以通過第四電晶體T4(n)、輸出端G(n)而輸出給下一級移位暫存器SR(n+1)。
上述移位暫存器SR(n)的操作過程同樣地會發生在其他移位暫存器SR(n+1)~SR(n+m)。當第n+2級移位暫存器SR(n+2)的輸出端G(n+2)輸出脈衝時，此脈衝除了被傳送至顯示面板110其中一條對應的閘極線外，還會被傳送至移位暫存器SR(n)中第三電晶體T3(n)的控制端。在移位暫存器SR(n+2)的輸出端G(n+2)電壓被拉伸時，第三電晶體T3(n)會被導通，使得移位暫存器SR(n)的內部電壓B(n)會被拉降至接近參考電壓VSS的準位。因此，第四電晶體T4(n)會被截止。其他移位暫存器SR(n+1)~SR(n+3)中第三電晶體T3(n+1)~T3(n+3)的操作過程類似於第三電晶體T3(n)，故不再贅述。
應用本實施例者可以依據其設計需求而改變本實施例。例如，圖5是依照本發明另一實施例說明圖1閘極驅動器130中移位暫存器SR(n)~SR(n+3)的電路圖。圖5所繪示的實施例相似於圖3，二者不同之處在於第一電晶體T1(n)~T1(n+3)的第二端是耦接至電源供應電路140的系統電壓VDD。在關機期間POP，電源供應電路140拉升參考電壓VSS，使得第一電晶體T1(n)~T1(n+3)會被導通。因此，在關機期間POP系統電壓VDD會經由第一電晶體T1(n)~T1(n+3)而傳送至輸出端G(n)~G(n+3)，進而傳送至顯示面板110的閘極線，如此就可解決顯示面板110關機殘影的問題。
圖5與圖3二者另一不同之處，在於圖5所示實施例中，時脈CK包含第一時脈CK1、第二時脈CK2與第三時脈CK3，如圖6所示。圖6是依照本發明實施例說明圖5中多個電壓的波形變化示意圖。請參照圖5與圖6，第一時脈CK1被提供給移位暫存器SR(n)、SR(n+3)、...等，第二時脈CK2被提供給移位暫存器SR(n+1)等，而第三時脈CK3被提供給移位暫存器SR(n+2)等。圖5所示移位暫存器SR(n)~SR(n+3)的操作過程類似於圖3所示移位暫存器SR(n)~SR(n+3)，故不再贅述。
圖7是依照本發明另一實施例說明圖1閘極驅動器130中移位暫存器SR(n)的電路圖，其餘移位暫存器的實現方式可以參照移位暫存器SR(n)的相關說明。圖7所繪示的移位暫存器SR(n)相似於圖3，故相同的部份不再贅述。二者不同之處在於移位暫存器SR(n)更包括第一下拉開關SW1(n)、第二下拉開關SW2(n)以及開關控制單元CU(n)。第一下拉開關SW1(n)的二端分別耦接至第二電晶體T2(n)的第二端與電源供應電路140所提供的參考電壓VSS。第二下拉開關SW2(n)的二端分別耦接至第四電晶體T4(n)的第二端與電源供應電路140所提供的參考電壓VSS。開關控制單元CU(n)控制下拉開關SW1(n)與SW2(n)。當第二電晶體T2(n)的第二端的電位為邏輯高準位時，開關控制單元CU(n)使下拉開關SW1(n)與SW2(n)截止，否則使下拉開關SW1(n)與SW2(n)導通。因此，當開關控制單元CU(n)偵測到內部電壓B(n)為邏輯低準位時，開關控制單元CU(n)會藉由導通下拉開關SW1(n)，而確保第四電晶體T4(n)處於截止狀態。另外，開關控制單元CU(n)亦可以藉由導通下拉開關SW2(n)，而確保內部電壓B(n)為邏輯低準位時，輸出端G(n)的電壓被下拉至接近參考電壓VSS的準位。
應用本實施例者可以依據其設計需求而以任何方式實現開關控制單元CU(n)。例如，開關控制單元CU(n)可以包括上拉電阻R(n)與第八電晶體T8(n)。上拉電阻R(n)的第一端耦接至系統電壓VDD，而上拉電阻R(n)的第二端耦接至下拉開關SW1(n)與SW2(n)的控制端。第八電晶體T8(n)的控制端耦接至第二電晶體T2(n)的第二端。第八電晶體T8(n)的第一端耦接至下拉開關SW1(n)與SW2(n)的控制端，而第八電晶體T8(n)的第二端則耦接至電源供應電路140的參考電壓端以接收參考電壓VSS。
圖8是依照本發明又一實施例說明圖1中移位暫存器SR(n)的電路圖。圖8所繪示的實施例相似於圖7，二者不同之處在於開關控制單元CU(n)更包括第五電晶體T5(n)、第六電晶體T6(n)以及第七電晶體T7(n)。第五電晶體T5(n)的第一端與控制端接收控制信號C1。第六電晶體T6(n)的第一端接收控制信號C1。第六電晶體T6(n)的控制端耦接至第五電晶體T5(n)的第二端，而第六電晶體T6(n)的第二端則耦接至下拉開關SW1(n)與SW2(n)的控制端，以控制下拉開關SW1(n)與SW2(n)。第七電晶體T7(n)的第一端與第二端分別耦接至第五電晶體T5(n)的第二端與電源供應電路140的參考電壓端。第七電晶體T7(n)的控制端耦接至第二電晶體T2(n)的第二端，以接收內部電壓B(n)。
控制信號C1可以由外部控制器提供，以決定是否致能此開關控制單元CU(n)。應用本實施例者可以依據其設計需求而決定何時致能此開關控制單元CU(n)。例如，於連續100個畫面(frame)期間致能此開關控制單元CU(n)，然後於接下來的100個畫面期間禁能此開關控制單元CU(n)。依此類堆，外部控制器可以透過控制信號C1週而復始地致能/禁能此開關控制單元CU(n)。
當控制信號C1為邏輯高準位，且內部電壓B(n)為邏輯低準位時，電晶體T5(n)與T6(n)為導通，而電晶體T7(n)與T8(n)為截止。因此，邏輯高準位的控制信號C1會使下拉開關SW1(n)與SW2(n)導通，因而確保內部電壓B(n)與輸出端G(n)的電壓被下拉至接近參考電壓VSS的準位。當控制信號C1與內部電壓B(n)均為邏輯高準位時，電晶體T5(n)、T7(n)與T8(n)為導通，而電晶體T6(n)為截止。因此，下拉開關SW1(n)與SW2(n)的控制端電壓被拉下(pull low)，使得下拉開關SW1(n)與SW2(n)被截止。
當控制信號C1為邏輯低準位時，由於開關控制單元CU(n)的輸出端K(n)缺乏拉上(pull high)的電能，使得不論內部電壓B(n)的準位為何，開關控制單元CU(n)均無法使下拉開關SW1(n)與SW2(n)導通。
應用本實施例者可以依據其設計需求而任意修改圖8所示的開關控制單元CU(n)。例如，可以在開關控制單元CU(n)增加第九電晶體T9(n)以及第十電晶體T10(n)。第九電晶體T9(n)的第一端與第二端分別耦接至第五電晶體T5(n)的第二端與電源供應電路140的參考電壓端。第十電晶體T10(n)的第一端與第二端分別耦接至第六電晶體T6(n)的第二端與電源供應電路140的參考電壓端。第九電晶體T9(n)與第十電晶體T10(n)的控制端耦接至下一級移位暫存器(在此為第n+1級移位暫存器SR(n+1))中第二電晶體T2(n+1)的第二端，以接收移位暫存器SR(n+1)的內部電壓B(n+1)。
又例如，可以在移位暫存器SR(n)內部增加第三下拉開關SW3(n)與第四下拉開關SW4(n)。第三下拉開關SW3(n)的二端分別耦接至第二電晶體第二電晶體T2(n)的第二端與電源供應電路140的參考電壓端。第四下拉開關SW4(n)的二端分別耦接至第四電晶體T4(n)的第二端與電源供應電路140的參考電壓端。下拉開關SW3(n)與SW4(n)受控於第n+1個級移位暫存器SR(n+1)中開關控制單元CU(n+1)的輸出端K(n+1)。
以下說明顯示面板110之消除關機殘影方法的實施例。所述消除關機殘影方法包括：配置第一電晶體T1(n)，以及配置電容C(n)。第一電晶體T1(n)的第一端耦接至移位暫存器SR(n)的輸出端G(n)。第一電晶體T1(n)的第二端耦接至系統電壓VDD或參考電壓VSS(例如是接地電壓或是負電壓)。電容C(n)的第一端耦接至第一電晶體T1(n)的控制端。電容C(n)的第二端耦接至參考電壓VSS。在關機期間POP，拉升參考電壓VSS(例如拉升至與系統電壓VDD同準位)，直到電源供應電路140內部所儲存的電能被釋放殆盡。
基於上述，上述諸實施例中電源供應電路140在關機期間POP拉升參考電壓端的電壓VSS，使得第一電晶體T1(n)被導通。因此，第一電晶體T1(n)可以在關機期間POP拉高顯示面板110之對應閘極線的電壓，藉此釋放該閘極線上所有畫素的儲存電壓。其它第一電晶體T1(n+1)~T1(n+m)可類推之。如此，上述諸實施例可解決非晶矽(a-Si)的移位暫存器的關機殘影問題。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．平面顯示器
110．．．顯示面板
120．．．源極驅動器
130．．．閘極驅動器
140．．．電源供應電路
C(n)、C(n+m)．．．電容
CK、CK1、CK2、CK3．．．閘時脈
G(n)、G(n+1)、G(n+2)、G(n+3)、G(n+m)．．．移位暫存器的輸出端
NOP．．．正常操作期間
R(n)．．．上拉電阻
SR(n)、SR(n+1)、SR(n+2)、SR(n+3)、SR(n+m)．．．移位暫存器
STP．．．垂直起始脈衝
SW1(n)、SW2(n)、SW3(n)、SW4(n)．．．下拉開關
T1(n)、T1(n+1)、T1(n+2)、T1(n+3)、T1(n+m)、T2(n)、T2(n+1)、T2(n+2)、T3(n)、T3(n+1)、T3(n+2)、T4(n)、T5(n)、T6(n)、T7(n)、T8(n)、T9(n)、T10(n)‧‧‧電晶體
VDD‧‧‧系統電壓
VSS‧‧‧參考電壓
圖1是依照本發明實施例說明一種平面顯示器的電路模塊示意圖。
圖2是依照本發明實施例說明圖1中多個電壓的波形變化示意圖。
圖3是依照本發明實施例說明圖1閘極驅動器中移位暫存器的電路圖。
圖4是依照本發明實施例說明圖3中多個電壓的波形變化示意圖。
圖5是依照本發明另一實施例說明圖1閘極驅動器中移位暫存器的電路圖。
圖6是依照本發明實施例說明圖5中多個電壓的波形變化示意圖。
圖7是依照本發明另一實施例說明圖1閘極驅動器中移位暫存器的電路圖。
圖8是依照本發明又一實施例說明圖1中移位暫存器的電路圖。
100．．．平面顯示器
110．．．顯示面板
120．．．源極驅動器
130．．．閘極驅動器
140．．．電源供應電路
C(n)、C(n+m)．．．電容
CK．．．閘時脈
G(n)、G(n+m)．．．移位暫存器的輸出端
SR(n)、SR(n+m)．．．移位暫存器
STP．．．垂直起始脈衝
T1(n)、T1(n+m)．．．電晶體
VDD．．．系統電壓
VSS．．．參考電壓

Claims (26)

  1. 一種平面顯示器，包括：一顯示面板，具有多條閘極線；一電源供應電路，具有一系統電壓端與一參考電壓端，其中該電源供應電路在一關機期間，拉升該參考電壓端的電壓；一移位暫存器串，其由該電源供應電路的該系統電壓端與該參考電壓端所供電，其中該移位暫存器串包含相互串接的多個移位暫存器，該些移位暫存器的輸出端以一對一方式耦接至該些閘極線；多個第一電晶體，其第一端以一對一方式耦接至該些移位暫存器的輸出端，該些第一電晶體的第二端耦接至該電源供應電路；以及一電容，其第一端耦接至該些第一電晶體的控制端，該電容的第二端耦接至該電源供應電路的該參考電壓端。
  2. 如申請專利範圍第1項所述之平面顯示器，其中該參考電壓端在一正常操作期間提供接地電壓。
  3. 如申請專利範圍第1項所述之平面顯示器，其中在該關機期間，該電源供應電路將該參考電壓端的電壓拉升至一系統電壓。
  4. 如申請專利範圍第1項所述之平面顯示器，其中該些第一電晶體的第二端耦接至該電源供應電路的參考電壓端。
  5. 如申請專利範圍第1項所述之平面顯示器，其中該些第一電晶體的第二端耦接至該電源供應電路的系統電壓端。
  6. 如申請專利範圍第1項所述之平面顯示器，其中該些移位暫存器為一正反器或一閂鎖器。
  7. 如申請專利範圍第1項所述之平面顯示器，其中該些移位暫存器中的第n個移位暫存器包括：一第二電晶體，該第二電晶體的控制端耦接至該些移位暫存器中第n-1個移位暫存器的輸出端，其中n為整數；一第三電晶體，其第一端耦接至該第二電晶體的第二端，該第三電晶體的第二端耦接至該電源供應電路的該參考電壓端，而該第三電晶體的控制端耦接至該些移位暫存器中第n+2個移位暫存器；以及一第四電晶體，其第一端接收一時脈，該第四電晶體的第二端耦接至該些移位暫存器中第n+1個移位暫存器的輸入端，而該第四電晶體的控制端耦接至該第二電晶體的第二端。
  8. 如申請專利範圍第7項所述之平面顯示器，其中該第n個移位暫存器中該第三電晶體的控制端耦接至該第n+2個移位暫存器的輸出端。
  9. 如申請專利範圍第7項所述之平面顯示器，其中該第n個移位暫存器中該第三電晶體的控制端是耦接至該第n+2個移位暫存器中一第二電晶體的第二端。
  10. 如申請專利範圍第7項所述之平面顯示器，其中該第n個移位暫存器更包括： 一第一下拉開關，其二端分別耦接至該第二電晶體的第二端與該電源供應電路的該參考電壓端；一第二下拉開關，其二端分別耦接至該第四電晶體的第二端與該電源供應電路的該參考電壓端；以及一開關控制單元，其控制該第一與該第二下拉開關，其中當該第二電晶體的第二端的電位為邏輯高準位時，該開關控制單元使該第一與該第二下拉開關截止，否則使該第一與該第二下拉開關導通。
  11. 如申請專利範圍第10項所述之平面顯示器，其中該開關控制單元包括：一第五電晶體，其第一端與控制端接收一控制信號；一第六電晶體，其第一端接收該控制信號，該第六電晶體的控制端耦接至該第五電晶體的第二端，而該第六電晶體的第二端控制該第一與該第二下拉開關；一第七電晶體，其第一端與第二端分別耦接至該第五電晶體的第二端與該電源供應電路的該參考電壓端，而該第七電晶體的控制端耦接至該第二電晶體的第二端；以及一第八電晶體，其第一端與第二端分別耦接至該第六電晶體的第二端與該電源供應電路的該參考電壓端，而該第八電晶體的控制端耦接至該第二電晶體的第二端。
  12. 如申請專利範圍第11項所述之平面顯示器，其中該開關控制單元更包括：一第九電晶體，其第一端與第二端分別耦接至該第五電晶體的第二端與該電源供應電路的該參考電壓端，而該 第九電晶體的控制端耦接至該第n+1個移位暫存器中一第二電晶體的第二端；以及一第十電晶體，其第一端與第二端分別耦接至該第六電晶體的第二端與該電源供應電路的該參考電壓端，而該第十電晶體的控制端耦接至該第n+1個移位暫存器中該第二電晶體的第二端。
  13. 如申請專利範圍第10項所述之平面顯示器，其中該第n個移位暫存器更包括：一第三下拉開關，其二端分別耦接至該第二電晶體的第二端與該電源供應電路的該參考電壓端；以及一第四下拉開關，其二端分別耦接至該第四電晶體的第二端與該電源供應電路的該參考電壓端；其中該第三與該第四下拉開關受控於該第n+1個移位暫存器中的一開關控制單元。
  14. 一種移位暫存器串，包括：多個第一電晶體；多個電容，其第一端以一對一方式耦接至該些第一電晶體的控制端，該些電容的第二端耦接至一參考電壓；以及多個移位暫存器，該些移位暫存器相互串接，該些移位暫存器的輸出端以一對一方式耦接至該些第一電晶體的第一端，其中該些移位暫存器中的第n個移位暫存器包括：一第二電晶體，其第一端耦接至一系統電壓，該第二電晶體的控制端耦接至該些移位暫存器中第n-1個移位暫存器的輸出端，其中n為整數； 一第三電晶體，其第一端耦接至該第二電晶體的第二端，該第三電晶體的第二端耦接至該參考電壓，而該第三電晶體的控制端耦接至該些移位暫存器中第n+2個移位暫存器；以及一第四電晶體，其第一端接收一時脈，該第四電晶體的第二端耦接至該些移位暫存器中第n+1個移位暫存器的輸入端，而該第四電晶體的控制端耦接至該第二電晶體的第二端。
  15. 如申請專利範圍第14項所述之移位暫存器串，其中在一正常操作期間該參考電壓為接地電壓。
  16. 如申請專利範圍第14項所述之移位暫存器串，其中該些第一電晶體的第二端耦接至該參考電壓。
  17. 如申請專利範圍第14項所述之移位暫存器串，其中該些第一電晶體的第二端耦接至該系統電壓。
  18. 如申請專利範圍第14項所述之移位暫存器串，其中該第n個移位暫存器中該第三電晶體的控制端耦接至該第n+2個移位暫存器的輸出端。
  19. 如申請專利範圍第14項所述之移位暫存器串，其中該第n個移位暫存器中該第三電晶體的控制端是耦接至該第n+2個移位暫存器中一第二電晶體的第二端。
  20. 如申請專利範圍第14項所述之移位暫存器串，其中該第n個移位暫存器更包括：一第一下拉開關，其二端分別耦接至該第二電晶體的第二端與該參考電壓； 一第二下拉開關，其二端分別耦接至該第四電晶體的第二端與該參考電壓；以及一開關控制單元，其控制該第一與該第二下拉開關，其中當該第二電晶體的第二端的電位為邏輯高準位時，該開關控制單元使該第一與該第二下拉開關截止，否則使該第一與該第二下拉開關導通。
  21. 如申請專利範圍第20項所述之移位暫存器串，其中該開關控制單元包括：一第五電晶體，其第一端與控制端接收一控制信號；一第六電晶體，其第一端接收該控制信號，該第六電晶體的控制端耦接至該第五電晶體的第二端，而該第六電晶體的第二端控制該第一與該第二下拉開關；一第七電晶體，其第一端與第二端分別耦接至該第五電晶體的第二端與該參考電壓，而該第七電晶體的控制端耦接至該第二電晶體的第二端；以及一第八電晶體，其第一端與第二端分別耦接至該第六電晶體的第二端與該參考電壓，而該第八電晶體的控制端耦接至該第二電晶體的第二端。
  22. 如申請專利範圍第21項所述之移位暫存器串，其中該開關控制單元更包括：一第九電晶體，其第一端與第二端分別耦接至該第五電晶體的第二端與該參考電壓，而該第九電晶體的控制端耦接至該第n+1個移位暫存器中一第二電晶體的第二端；以及 一第十電晶體，其第一端與第二端分別耦接至該第六電晶體的第二端與該參考電壓，而該第十電晶體的控制端耦接至該第n+1個移位暫存器中該第二電晶體的第二端。
  23. 如申請專利範圍第20項所述之移位暫存器串，其中該第n個移位暫存器更包括：一第三下拉開關，其二端分別耦接至該第二電晶體的第二端與該參考電壓；以及一第四下拉開關，其二端分別耦接至該第四電晶體的第二端與該參考電壓；其中該第三與該第四下拉開關受控於該第n+1個移位暫存器中的一開關控制單元。
  24. 一種顯示面板的消除關機殘影方法，該顯示面板的一閘極線由一移位暫存器所驅動，所述消除關機殘影方法包括：配置一第一電晶體，其中該第一電晶體的第一端耦接至該移位暫存器的輸出端，該第一電晶體的第二端耦接至一系統電壓或一參考電壓；配置一電容，其中該電容的第一端耦接至該第一電晶體的控制端，該電容的第二端耦接至該參考電壓；以及在一關機期間，拉升該參考電壓。
  25. 如申請專利範圍第24項所述之消除關機殘影方法，其中在非該關機期間，該參考電壓為接地電壓。
  26. 如申請專利範圍第24項所述之消除關機殘影方法，其中在該關機期間，該參考電壓被拉升至該系統電壓。
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