JP2005017963A - 表示装置 - Google Patents

Abstract

【課題】消費電流が増加することを抑制することが可能な表示装置を提供する。
【解決手段】この表示装置は、画素に映像信号を供給する複数のドレイン線を順次駆動するための複数段のシフトレジスタ回路４ａ１、４ａ２、…および４ａｎと、複数段のシフトレジスタ回路４ａ１、４ａ２、…および４ａｎの動作開始側に設置され、ドレイン線に接続されない２段のダミーシフトレジスタ回路４ｂ１および４ｂ２とを備えている。また、シフトレジスタ回路４ａ１およびダミーシフトレジスタ回路４ｂ１は、負側電位ＨＶＳＳに接続されたｐチャネルトランジスタＰＴ１と、正側電位ＨＶＤＤに接続されたｐチャネルトランジスタＰＴ２と、ｐチャネルトランジスタＰＴ１のゲートと正側電位ＨＶＤＤとの間に接続され、ｐチャネルトランジスタＰＴ２がオン状態のときに、ｐチャネルトランジスタＰＴ１をオフ状態にするためのｐチャネルトランジスタＰＴ３とを有する。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
この発明は、表示装置に関し、特に、シフトレジスタ回路を備えた表示装置に関する。
【０００２】
【従来の技術】
従来、負荷抵抗を有する抵抗負荷型のインバータ回路が知られている（たとえば、非特許文献１参照）。
【０００３】
また、従来、上記非特許文献１に開示された抵抗負荷型のインバータ回路を備えたシフトレジスタ回路が知られている。なお、シフトレジスタ回路は、たとえば、液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いられる。図１３は、従来の抵抗負荷型のインバータ回路を備えたシフトレジスタ回路の回路図である。図１３を参照して、従来の１段目のシフトレジスタ回路１０４ａ１は、第１回路部１０４ｂ１と第２回路部１０４ｃ１とによって構成されている。また、シフトレジスタ回路１０４ａ１の次段のシフトレジスタ回路１０４ａ２は、第１回路部１０４ｂ２と第２回路部１０４ｃ２とによって構成されている。
【０００４】
第１回路部１０４ｂ１は、ｎチャネルトランジスタＮＴ１０１およびＮＴ１０２と、容量Ｃ１０１と、抵抗Ｒ１０１とを備えている。以下、本従来技術の説明においてはｎチャネルトランジスタＮＴ１０１、ＮＴ１０２およびＮＴ１０３は、それぞれ、トランジスタＮＴ１０１、ＮＴ１０２およびＮＴ１０３と称する。トランジスタＮＴ１０１のドレインにはスタート信号ＳＴが入力されるとともに、ソースはノードＮＤ１０１に接続されている。このトランジスタＮＴ１０１のゲートにはクロック信号線ＣＬＫ１が接続されている。また、トランジスタＮＴ１０２のソースは負側電位（ＶＳＳ）に接続されているとともに、ドレインは、ノードＮＤ１０２に接続されている。また、容量Ｃ１０１の一方の電極は負側電位（ＶＳＳ）に接続されているとともに、他方の電極はノードＮＤ１０１に接続されている。また、ノードＮＤ１０２と正側電位（ＶＤＤ）との間には抵抗Ｒ１０１が接続されている。トランジスタＮＴ１０２と抵抗Ｒ１０１とによってインバータ回路が構成されている。
【０００５】
また、１段目のシフトレジスタ回路１０４ａ１の第２回路部１０４ｃ１は、トランジスタＮＴ１０３と、抵抗Ｒ１０２とからなるインバータ回路により構成されている。トランジスタＮＴ１０３のソースは負側電位（ＶＳＳ）に接続されているとともに、ドレインはノードＮＤ１０３に接続されている。また、トランジスタＮＴ１０３のゲートは第１回路部１０４ｂ１のノードＮＤ１０２に接続されている。また、ノードＮＤ１０３と正側電位（ＶＤＤ）との間には抵抗Ｒ１０２が接続されている。また、ノードＮＤ１０３から１段目のシフトレジスタ回路１０４ａ１の出力信号ＳＲ１が出力される。また、ノードＮＤ１０３には２段目のシフトレジスタ回路１０４ａ２の第１回路部１０４ｂ２が接続されている。
【０００６】
また、２段目以降のシフトレジスタ回路も上記した１段目のシフトレジスタ回路１０４ａ１の構成と同様に構成されている。なお、後段のシフトレジスタ回路の第１回路部は、前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。
【０００７】
図１４は、図１３に示した従来のシフトレジスタ回路のタイミングチャートである。次に、図１３および図１４を参照して、従来のシフトレジスタ回路の動作について説明する。
【０００８】
まず、初期状態として、Ｌレベルのスタート信号ＳＴが入力されている。そして、スタート信号ＳＴをＨレベルにした後、クロック信号ＣＬＫ１をＨレベルにする。これにより、１段目のシフトレジスタ回路１０４ａ１の第１回路部１０４ｂ１のトランジスタＮＴ１０１のゲートにＨレベルのクロック信号ＣＬＫ１が供給されるので、トランジスタＮＴ１０１がオン状態となる。このため、トランジスタＮＴ１０２のゲートにＨレベルのスタート信号ＳＴが供給されるので、トランジスタＮＴ１０２がオン状態となる。これにより、ノードＮＤ１０２の電位がＬレベルに降下するので、トランジスタＮＴ１０３がオフ状態となる。これにより、ノードＮＤ１０３の電位が上昇するので、１段目のシフトレジスタ回路１０４ａ１から出力信号ＳＲ１としてＨレベルの信号が出力される。このＨレベルの信号は、２段目のシフトレジスタ回路１０４ａ２の第１回路部１０４ｂ２にも供給される。なお、クロック信号ＣＬＫ１がＨレベルである期間には容量Ｃ１０１にＨレベルの電位が蓄積される。
【０００９】
次に、クロック信号ＣＬＫ１をＬレベルにする。これにより、トランジスタＮＴ１０１はオフ状態となる。この後、スタート信号ＳＴをＬレベルにする。この際、トランジスタＮＴ１０１がオフ状態になったとしても、ノードＮＤ１０１の電位は容量Ｃ１０１に蓄積されたＨレベルの電位によりＨレベルに保持されるので、トランジスタＮＴ１０２はオン状態のまま保持される。これにより、ノードＮＤ１０２の電位はＬレベルに保持されるので、トランジスタＮＴ１０３のゲートの電位はＬレベルに保持される。これにより、トランジスタＮＴ１０３がオフ状態に保持されるので、第２回路部１０４ｃ１からは、出力信号ＳＲ１としてＨレベルの信号が出力され続ける。
【００１０】
次に、２段目のシフトレジスタ回路１０４ａ２の第１回路部１０４ｂ２に入力されるクロック信号ＣＬＫ２をＨレベルにする。これにより、２段目のシフトレジスタ回路１０４ａ２では、１段目のシフトレジスタ回路１０４ａ１からのＨレベルの出力信号ＳＲ１が入力された状態でＨレベルのクロック信号ＣＬＫ２が入力されることによって、上記した１段目のシフトレジスタ回路１０４ａ１と同様の動作が行われる。このため、第２回路部１０４ｃ２からＨレベルの出力信号ＳＲ２が出力される。
【００１１】
この後、クロック信号ＣＬＫ１を、再度、Ｈレベルにする。これにより、第１回路部１０４ｂ１のトランジスタＮＴ１０１はオン状態となる。この際、ノードＮＤ１０１の電位はスタート信号ＳＴがＬレベルとなっていることによりＬレベルに降下する。このため、トランジスタＮＴ１０２はオフ状態となるのでノードＮＤ１０２の電位がＨレベルに上昇する。これにより、トランジスタＮＴ１０３がオン状態となるので、ノードＮＤ１０３の電位がＨレベルからＬレベルに降下する。このため、第２回路部１０４ｃ１からは、Ｌレベルの出力信号ＳＲ１が出力される。上記のような動作によって、各段のシフトレジスタ回路からタイミングのシフトしたＨレベルの出力信号（ＳＲ１、ＳＲ２、ＳＲ３、…）が順次出力される。
【００１２】
【非特許文献１】
岸野正剛著「半導体デバイスの基礎」オーム社出版、１９８５年４月２５日、ｐｐ．１８４−１８７
【発明が解決しようとする課題】
しかしながら、図１３に示した従来のシフトレジスタ回路では、１段目のシフトレジスタ回路１０４ａ１において、出力信号ＳＲ１がＨレベルの期間はトランジスタＮＴ１０２がオン状態に保持されているので、抵抗Ｒ１０１およびトランジスタＮＴ１０２を介して正側電位ＶＤＤと負側電位ＶＳＳとの間に貫通電流が流れるという不都合がある。また、出力信号ＳＲ１がＬレベルの期間は、トランジスタＮＴ１０３がオン状態に保持されているので、抵抗Ｒ１０２およびトランジスタＮＴ１０３を介して正側電位ＶＤＤと負側電位ＶＳＳとの間に貫通電流が流れるという不都合がある。これにより、出力信号ＳＲ１がＨレベルのときもＬレベルのときも、常に、正側電位ＶＤＤと負側電位ＶＳＳとの間に貫通電流が流れるという不都合がある。また、他の段のシフトレジスタ回路においても、１段目のシフトレジスタ回路１０４ａ１と同様の構成を有しているので、１段目のシフトレジスタ回路１０４ａ１と同様に、出力信号がＨレベルのときもＬレベルのときも、常に、正側電位ＶＤＤと負側電位ＶＳＳとの間に貫通電流が流れるという不都合がある。その結果、上記した従来のシフトレジスタ回路を液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いた場合には、液晶表示装置や有機ＥＬ表示装置の消費電流が増加するという問題点があった。
【００１３】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、消費電流が増加することを抑制することが可能な表示装置を提供することである。
【００１４】
【課題を解決するための手段および発明の効果】
上記目的を達成するために、この発明の第１の局面における表示装置は、画素に映像信号を供給する複数のドレイン線を順次駆動するための複数段のシフトレジスタ回路と、複数段のシフトレジスタ回路の動作開始側に設置され、ドレイン線に接続されない複数段の第１ダミーシフトレジスタ回路とを備え、シフトレジスタ回路および第１ダミーシフトレジスタ回路は、第１電位側に接続された第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、第１トランジスタのゲートと第２電位との間に接続され、第２トランジスタがオン状態のときに、第１トランジスタをオフ状態にするための第１導電型の第３トランジスタとを有する第１回路部を含む。
【００１５】
この第１の局面による表示装置では、上記のように、シフトレジスタ回路および第１ダミーシフトレジスタ回路の第１回路部に、第２トランジスタがオン状態のときに、第１トランジスタをオフ状態にするための第３トランジスタを設けることによって、第１電位側に接続される第１トランジスタと第２電位側に接続される第２トランジスタとが同時にオン状態になることが抑制されるので、第１回路部において、第１トランジスタと第２トランジスタとを介して第１電位と第２電位との間に貫通電流が流れることを抑制することができる。また、上記のようなシフトレジスタ回路を複数段接続するとともに、その複数段のシフトレジスタ回路を表示部を構成する画素に接続して表示装置を作製した場合には、表示部の複数段のシフトレジスタ回路の動作開始側から２段目のシフトレジスタ回路に接続されたドレイン線に対応する領域に表示ムラが発生する場合がある。そこで、この第１の局面では、上記のように、複数段のシフトレジスタ回路の動作開始側に、ドレイン線に接続されない複数段の第１ダミーシフトレジスタ回路を設けることによって、動作開始側から２段目のシフトレジスタ回路はドレイン線に接続されていない第１ダミーシフトレジスタ回路になるので、動作開始側から２段目のシフトレジスタ回路に対応する領域に表示ムラが発生することを抑制することができる。
【００１６】
上記第１の局面による表示装置において、好ましくは、複数段のシフトレジスタ回路の動作開始側とは反対側に設置され、ドレイン線に接続されない第２ダミーシフトレジスタ回路をさらに備える。上記のようなシフトレジスタ回路を複数段接続するとともに、その複数段のシフトレジスタ回路を表示部を構成する画素に接続して表示装置を作製した場合には、表示部の複数段のシフトレジスタ回路の動作開始側と反対側の１段（最終段）のシフトレジスタ回路に接続されたドレイン線に対応する領域に表示ムラが発生する場合もある。そこで、上記のように、複数段のシフトレジスタ回路の動作開始側と反対側に、ドレイン線に接続されない第２ダミーシフトレジスタ回路を設けることによって、最終段のシフトレジスタ回路はドレイン線に接続されない第２ダミーシフトレジスタ回路になるので、最終段のシフトレジスタ回路に対応する領域に表示ムラが発生することを抑制することができる。
【００１７】
上記第１の局面による表示装置において、好ましくは、複数段の第１ダミーシフトレジスタ回路の初段には、スタート信号が入力される。このように構成すれば、スタート信号をクロック２個分だけ前にずらすことができるので、容易に、表示ムラの発生する領域もクロック２個分前へずらすことができる。これにより、容易に、表示ムラの発生する領域を、ドレイン線に接続されないダミーシフトレジスタ回路が配置された領域に対応させることができるので、表示ムラを容易に抑制することができる。
【００１８】
上記第１の局面による表示装置において、好ましくは、少なくとも第１トランジスタ、第２トランジスタおよび第３トランジスタは、ｐ型の電界効果型トランジスタである。このように構成すれば、ｐ型の電界効果型トランジスタは、ｎ型の電界効果型トランジスタと異なり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にする必要がないので、製造プロセスを簡略化することができる。
【００１９】
上記第１の局面による表示装置において、好ましくは、第１トランジスタのゲートとソースとの間には、第１容量が接続されている。このように構成すれば、容易に、第１容量が接続された第１トランジスタのゲート−ソース間電圧を維持するように、第１トランジスタのソース電位の上昇または低下に伴って第１トランジスタのゲート電位を上昇または低下させることができる。これにより、容易に、第１トランジスタを、常時オン状態に維持することができる。その結果、第１回路部の出力電位（第１トランジスタのソース電位）を第１電位になるまで上昇または低下させることができる。
【００２０】
上記第１の局面による表示装置において、好ましくは、第３トランジスタは、互いに電気的に接続された２つのゲート電極を有する。このように構成すれば、第３トランジスタに印加されるバイアス電圧が第１電位と第２電位との電位差よりも大きい場合にも、第３トランジスタに印加される電圧は、２つのゲート電極により各ゲート電極に対応するソース−ドレイン間およびゲート−ソース間に分配されるので、第３トランジスタの各ゲート電極に対応するソース−ドレイン間およびゲート−ソース間には、第１電位と第２電位との電位差よりも小さい電圧が印加される。これにより、第３トランジスタに印加されるバイアス電圧が第１電位と第２電位との電位差よりも大きい場合にも、第３トランジスタの特性が劣化することが抑制される。その結果、第３トランジスタの特性が劣化することに起因して、シフトレジスタ回路を含む表示装置のスキャン特性が低下することを抑制することができる。
【００２１】
上記第１の局面による表示装置において、好ましくは、第１トランジスタは、クロック信号に応答してオンする。このように構成すれば、クロック信号のオン状態である期間は所定の期間に限られるので、第１トランジスタをオンさせるために連続的なオン信号を用いる場合に比べて、オン信号を供給している期間が短くなる。これにより、第１回路部において、第３トランジスタがオン状態のときにクロック信号がオン状態となった場合に、第３トランジスタを介して、クロック信号を供給するクロック信号線と第２電位との間に貫通電流が流れる期間を短くすることができる。
【００２２】
上記第１の局面による表示装置において、好ましくは、第１トランジスタのゲートと、クロック信号を供給するクロック信号線との間に接続され、ダイオード接続された第４トランジスタをさらに備える。このように構成すれば、クロック信号線と第１トランジスタのゲートとの間で電流が逆流することが防止されるので、確実に第１トランジスタのゲート−ソース間電圧をしきい値電圧以上に保持することができる。これにより、より確実に、第１トランジスタをオン状態に保持することができる。
【００２３】
この場合、好ましくは、ダイオード接続された第４トランジスタは、互いに電気的に接続された２つのゲート電極を有する。このように構成すれば、第４トランジスタに印加されるバイアス電圧が第１電位と第２電位との電位差よりも大きい場合にも、第４トランジスタに印加される電圧は、２つのゲート電極により各ゲート電極に対応するソース−ドレイン間およびゲート−ソース間に分配されるので、第４トランジスタの各ゲート電極に対応するソース−ドレイン間およびゲート−ソース間には、第１電位と第２電位との電位差よりも小さい電圧が印加される。これにより、第４トランジスタに印加されるバイアス電圧が第１電位と第２電位との電位差よりも大きい場合にも、第４トランジスタの特性が劣化することが抑制される。その結果、第４トランジスタの特性が劣化することに起因して、シフトレジスタ回路を含む表示装置のスキャン特性が低下することを抑制することができる。
【００２４】
上記第１の局面による表示装置において、好ましくは、第１回路部は、第１トランジスタのゲートと、クロック信号を供給するクロック信号線との間に接続され、第３トランジスタがオフ状態のときにオン状態となる信号に応答してオンする第１導電型の第５トランジスタをさらに含む。このように構成すれば、第３トランジスタと第５トランジスタとが同時にオン状態になることがないので、第３トランジスタと第５トランジスタとを介して第２電位とクロック信号線との間に貫通電流が流れることを防止することができる。その結果、第１トランジスタおよび第２トランジスタを介しての第１電位と第２電位との間の貫通電流のみならず、第３トランジスタと第５トランジスタとを介しての第２電位とクロック信号線との間の貫通電流をも抑制することができるので、消費電流が増加することをより抑制することができる。
【００２５】
上記第１の局面による表示装置において、好ましくは、第１回路部は、第１トランジスタのゲートに接続され、第１の信号に応答してオンする第１導電型の第４トランジスタと、第４トランジスタと第１電位との間に接続され、第１の信号がオン状態のときにオフ状態になる第２の信号に応答してオンする第１導電型の第５トランジスタとを有する。このように構成すれば、第１の信号および第２の信号を用いて、第４トランジスタがオン状態のときに第５トランジスタをオフ状態にするとともに、第４トランジスタがオフ状態のときに第５トランジスタをオン状態にすることができる。これにより、第４トランジスタおよび第５トランジスタのどちらか一方は、常にオフ状態になるので、第２電位に接続された第３トランジスタがオン状態である場合にも、第３トランジスタ、第４トランジスタおよび第５トランジスタを介して、第１電位と第２電位との間に貫通電流が流れることを抑制することができる。その結果、第１トランジスタおよび第２トランジスタを介しての第１電位と第２電位との間の貫通電流のみならず、第３トランジスタ、第４トランジスタおよび第５トランジスタを介しての第１電位と第２電位との間の貫通電流をも抑制することができるので、消費電流が増加することをより抑制することができる。
【００２６】
この場合、好ましくは、第１トランジスタのソースと、第４トランジスタおよび第５トランジスタの接続点との間には、第２容量が接続されている。このように構成すれば、第５トランジスタがオン状態のときに、第１電位から供給される電荷を第２容量に蓄積することができるので、その後、第４トランジスタがオン状態になるとともに、第５トランジスタがオフ状態になったときに第２容量に蓄積された電荷により第１トランジスタをオン状態にすることができる。
【００２７】
この発明の第２の局面における表示装置は、画素に映像信号を供給する複数のドレイン線を順次駆動するための複数段のシフトレジスタ回路と、複数段のシフトレジスタ回路の動作開始側とは反対側に設置され、ドレイン線に接続されないダミーシフトレジスタ回路とを備え、シフトレジスタ回路およびダミーシフトレジスタ回路は、第１電位側に接続された第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、第１トランジスタのゲートと第２電位との間に接続され、第２トランジスタがオン状態のときに、第１トランジスタをオフ状態にするための第１導電型の第３トランジスタとを有する第１回路部を含む。
【００２８】
この第２の局面による表示装置では、上記のように、シフトレジスタ回路の第１回路部に、第２トランジスタがオン状態のときに、第１トランジスタをオフ状態にするための第３トランジスタを設けることによって、第１電位側に接続される第１トランジスタと第２電位側に接続される第２トランジスタとが同時にオン状態になることが抑制されるので、第１回路部において、第１トランジスタと第２トランジスタとを介して第１電位と第２電位との間に貫通電流が流れることを抑制することができる。また、上記のようなシフトレジスタ回路を複数段接続するとともに、その複数段のシフトレジスタ回路を表示部を構成する画素に接続して表示装置を作製した場合には、表示部の複数段のシフトレジスタ回路の動作開始側と反対側の１段（最終段）のシフトレジスタ回路に接続されたドレイン線に対応する領域に表示ムラが発生する場合がある。そこで、この第２の局面では、上記のように、複数段のシフトレジスタ回路の動作開始側とは反対側に、ドレイン線に接続されないダミーシフトレジスタ回路を設けることによって、最終段のシフトレジスタ回路はドレイン線に接続されないダミーシフトレジスタ回路になるので、最終段のシフトレジスタ回路に対応する領域に表示ムラが発生することを抑制することができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００３０】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図である。図２は、図１に示した第１実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。図３は、図２に示したシフトレジスタ回路の最終段の回路図である。
【００３１】
まず、図１を参照して、この第１実施形態では、基板５０上に表示部１が設けられている。なお、図１の表示部１は、１画素分の構成を示している。この表示部１には、画素２がマトリクス状に配置されている。各々の画素２は、ｐチャネルトランジスタ２ａ、画素電極２ｂ、それに対向配置され、各画素２に共通の対向電極２ｃ、これら画素電極２ｂと対向電極２ｃとの間に挟持された液晶２ｄ、および補助容量２ｅによって構成されている。ｐチャネルトランジスタ２ａのゲートはゲート線に接続されている。また、ｐチャネルトランジスタ２ａのソースはドレイン線に接続されている。また、ｐチャネルトランジスタ２ａのドレインには画素電極２ｂおよび補助容量２ｃが接続されている。
【００３２】
また、表示部１の一辺に沿うように、基板５０上に、表示部１のドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）３およびＨドライバ４が設けられている。また、表示部１の他の辺に沿うように、基板５０上に表示部１のゲート線を駆動（走査）するためのＶドライバ５が設けられている。なお、図１において、ＨＳＷは２つだけ記載しているが、画素の数に応じた数だけ配置されるものであり、またＨドライバ４およびＶドライバ５についてもそれらを構成するシフトレジスタを２つだけ記載しているが、画素の数に応じた数だけ配置されるものである。また、基板５０の外部には駆動ＩＣ６が設置されている。この駆動ＩＣ６は、信号発生回路６ａおよび電源回路６ｂを備えている。駆動ＩＣ６からＨドライバ４へは、スタート信号ＨＳＴ、クロック信号ＨＣＬＫ、正側電位ＨＶＤＤおよび負側電位ＨＶＳＳが供給される。また、駆動ＩＣ６からＶドライバ５へは、スタート信号ＶＳＴ、クロック信号ＶＣＬＫ、イネーブル信号ＥＮＢ、正側電位ＶＶＤＤおよび負側電位ＶＶＳＳが供給される。
【００３３】
また、図２および図３に示すように、Ｈドライバ４は、ドレイン線に接続された複数段のシフトレジスタ回路４ａ１、４ａ２、…および４ａｎを備えている。
【００３４】
ここで、第１実施形態では、ドレイン線に接続されたシフトレジスタ回路４ａ１、４ａ２、…および４ａｎの前段には、ドレイン線に接続されない２段のダミーシフトレジスタ回路４ｂ１および４ｂ２が設けられている。また、第１実施形態では、図３に示すように、ドレイン線に接続されたシフトレジスタ回路４ａ１、４ａ２、…および４ａｎの最終段の次段には、ダミーシフトレジスタ回路４ｂ３が設けられている。このダミーシフトレジスタ回路４ｂ３の次段には、水平スイッチに接続されないシフトレジスタ回路４ａ（ｎ＋１）が設けられている。なお、ダミーシフトレジスタ回路４ｂ１および４ｂ２は、本発明における「第１ダミーシフトレジスタ回路」の一例である。また、ダミーシフトレジスタ回路４ｂ３は、本発明における「第２ダミーシフトレジスタ回路」の一例である。
【００３５】
また、第１実施形態では、図２に示すように、１段目（初段）のダミーシフトレジスタ回路４ｂ１にスタート信号ＨＳＴが入力されるように構成されている。これにより、２段のダミーシフトレジスタ回路４ｂ１および４ｂ２を設けない場合に比べて、スタート信号が入力されるシフトレジスタ回路の位置を２段分前段側へずらすことができるので、スタート信号ＨＳＴを入力するタイミングをクロック２個分前にずらすことができる。
【００３６】
また、１段目のダミーシフトレジスタ回路４ｂ１は第１回路部４ｂ１１および第２回路部４ｂ１２によって構成されている。なお、この第１回路部４ｂ１１および第２回路部４ｂ１２は、本発明における「第１回路部」の一例である。第１回路部４ｂ１１および第２回路部４ｂ１２は、ｐチャネルトランジスタＰＴ１、ＰＴ２およびＰＴ３と、ダイオード接続されたｐチャネルトランジスタＰＴ４と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１とを含んでいる。なお、ｐチャネルトランジスタＰＴ１、ＰＴ２、ＰＴ３およびＰＴ４は、それぞれ、本発明における「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」、「第４トランジスタ」の一例である。また、容量Ｃ１は本発明における「第１容量」の一例である。また、第２回路部４ｂ１２は第１回路部４ｂ１１と異なり、高抵抗Ｒ１をさらに含んでいる。
【００３７】
ここで、第１実施形態では、第１回路部４ｂ１１および第２回路部４ｂ１２に設けられたｐチャネルトランジスタＰＴ１〜ＰＴ４と、容量Ｃ１を構成するｐチャネルトランジスタとは、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。以下、ｐチャネルトランジスタＰＴ１〜ＰＴ４は、それぞれ、トランジスタＰＴ１〜ＰＴ４と称する。
【００３８】
また、第１実施形態では、トランジスタＰＴ３およびＰＴ４は、図４に示すように、それぞれ、互いに電気的に接続された２つのゲート電極９１および９２を有するように形成されている。具体的には、一方のゲート電極９１および他方のゲート電極９２は、それぞれ、一方のチャネル領域９１ｃおよび他方のチャネル領域９２ｃ上にゲート絶縁膜９０を介して形成されている。そして、一方のチャネル領域９１ｃは、一方のソース領域９１ａと一方のドレイン領域９１ｂとに挟まれるように形成されており、他方のチャネル領域９２ｃは、他方のソース領域９２ａと他方のドレイン領域９２ｂとに挟まれるように形成されている。また、ドレイン領域９１ｂとソース領域９２ａとは共通の不純物領域により構成されている。
【００３９】
また、図２に示すように、第１回路部４ｂ１１において、トランジスタＰＴ１のソースはノードＮＤ２に接続されているとともに、ドレインは負側電位ＨＶＳＳに接続されている。なお、負側電位ＨＶＳＳは本発明における「第１電位」の一例である。このトランジスタＰＴ１のゲートは、ノードＮＤ１に接続されているとともに、トランジスタＰＴ１のゲートにはクロック信号ＨＣＬＫ１が供給される。トランジスタＰＴ２のソースは正側電位ＨＶＤＤに接続されているとともに、ドレインはノードＮＤ２に接続されている。なお、正側電位ＨＶＤＤは本発明における「第２電位」の一例である。このトランジスタＰＴ２のゲートにはスタート信号ＨＳＴが供給される。
【００４０】
ここで、第１実施形態では、トランジスタＰＴ３はトランジスタＰＴ１のゲートと正側電位ＨＶＤＤとの間に接続されている。このトランジスタＰＴ３のゲートにはスタート信号ＨＳＴが供給される。そして、トランジスタＰＴ３は、トランジスタＰＴ２がオン状態のときに、トランジスタＰＴ１をオフ状態にするために設けられている。これにより、トランジスタＰＴ２とトランジスタＰＴ１とが同時にオン状態になることが抑制される。
【００４１】
また、第１実施形態では、容量Ｃ１はトランジスタＰＴ１のゲートとソースとの間に接続されている。また、ダイオード接続されたトランジスタＰＴ４は、トランジスタＰＴ１のゲートとクロック信号線ＨＣＬＫ１との間に接続されている。このダイオード接続されたトランジスタＰＴ４により、クロック信号ＨＣＬＫ１のＨレベルのパルス電圧がクロック信号線ＨＣＬＫ１から容量Ｃ１へ逆流することが抑制される。
【００４２】
また、第２回路部４ｂ１２における回路構成は、基本的に第１回路部４ｂ１１の回路構成と同様である。ただし、第２回路部４ｂ１２では、トランジスタＰＴ１のソースおよびトランジスタＰＴ２のドレインは、それぞれ、ノードＮＤ４に接続されているとともに、トランジスタＰＴ１のゲートはノードＮＤ３に接続されている。また、高抵抗Ｒ１は、トランジスタＰＴ４とクロック信号線ＨＣＬＫ１との間に接続されている。
【００４３】
そして、第２回路部４ｂ１２のノードＮＤ４（出力ノード）からは、１段目のダミーシフトレジスタ回路４ｂ１の出力信号Ｄｕｍｍｙ−ＳＲ１が出力される。また、１段目のダミーシフトレジスタ回路４ｂ１のノードＮＤ４（出力ノード）には、２段目のダミーシフトレジスタ回路４ｂ２が接続されている。
【００４４】
また、２段目のダミーシフトレジスタ回路４ｂ２、複数段のシフトレジスタ回路４ａ１、４ａ２、…、４ａｎおよび４ａ（ｎ＋１）、および、最終段側に設けられたダミーシフトレジスタ回路４ｂ３も、上記した１段目のダミーシフトレジスタ回路４ｂ１と同様の回路構成を有している。すなわち、２段目のダミーシフトレジスタ回路４ｂ２および最終段側に設けられたダミーシフトレジスタ回路４ｂ３は、それぞれ、１段目のダミーシフトレジスタ回路４ｂ１の第１回路部４ｂ１１および第２回路部４ｂ１２と同様の構成を有する第１回路部４ｂ２１および４ｂ３１と、第２回路部４ｂ２２および４ｂ３２とによって構成されている。また、複数段のシフトレジスタ回路４ａ１、４ａ２、…、４ａｎおよび４ａ（ｎ＋１）は、それぞれ、１段目のダミーシフトレジスタ回路４ｂ１の第１回路部４ｂ１１および第２回路部４ｂ１２と同様の構成を有する第１回路部４ａ１１、４ａ２１、…、４ａｎ１および４ａ（ｎ＋１）１と、第２回路部４ａ１２、４ａ２２、…、４ａｎ２および４ａ（ｎ＋１）２とによって構成されている。なお、後段のシフトレジスタ回路の第１回路部は、前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。
【００４５】
また、図２および図３に示すように、水平スイッチ３には、各段毎にトランジスタＰＴ３０が設けられている。各段のトランジスタＰＴ３０のゲートは各段の出力ノードであるノードＮＤ４に接続されている。これにより、各段のトランジスタＰＴ３０には、各段の出力信号（Ｄｕｍｍｙ−ＳＲ１、Ｄｕｍｍｙ−ＳＲ２、ＳＲ１、ＳＲ２、…、ＳＲｎおよびＤｕｍｍｙ−ＳＲ３）が供給される。このトランジスタＰＴ３０のソースはビデオ信号線Ｖｉｄｅｏに接続されているとともに、ドレインはドレイン線に接続されている。
【００４６】
ここで、第１実施形態では、各段毎に設けられたトランジスタＰＴ３０のうち、ダミーシフトレジスタ回路４ｂ１、４ｂ２および４ｂ３に接続されたトランジスタＰＴ３０のドレインは、ドレイン線に接続されていない。なお、ダミーシフトレジスタ回路４ｂ１、４ｂ２および４ｂ３に接続されたトランジスタＰＴ３０のドレインは、表示に寄与する表示領域以外の領域に設けられたドレイン線であればそのドレイン線に接続されてもよい。以下、本願において同様である。
【００４７】
図５は、図１に示した第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。なお、図５において、Ｄｕｍｍｙ−ＳＲ１、Ｄｕｍｍｙ−ＳＲ２、ＳＲ１およびＳＲ２は、それぞれ、１段目および２段目のダミーシフトレジスタ回路４ｂ１および４ｂ２、および、１段目および２段目のシフトレジスタ回路４ａ１および４ａ２からの出力信号を示している。次に、図２、図３および図５を参照して、第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路の動作について説明する。
【００４８】
まず、初期状態として、Ｈレベル（ＨＶＤＤ）のスタート信号ＨＳＴが、１段目のダミーシフトレジスタ回路４ｂ１の第１回路部４ｂ１１に入力されている。これにより、第１回路部４ｂ１１のトランジスタＰＴ２およびＰＴ３がオフ状態になるとともに、トランジスタＰＴ１がオン状態になるため、ノードＮＤ２の電位はＬレベルとなっている。このため、第２回路部４ｂ１２において、トランジスタＰＴ２およびＰＴ３はオン状態になる。これにより、ノードＮＤ３の電位がＨレベルになるので第２回路部４ｂ１２のトランジスタＰＴ１はオフ状態になる。このように、第２回路部４ｂ１２において、トランジスタＰＴ２がオン状態になるとともに、トランジスタＰＴ１がオフ状態になるので、ノードＮＤ４の電位はＨレベルになる。これにより、初期状態では、１段目のダミーシフトレジスタ回路４ｂ１からＨレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が出力されている。
【００４９】
この状態で、Ｌレベル（ＨＶＳＳ）のスタート信号ＨＳＴが入力されると、第１回路部４ｂ１１において、トランジスタＰＴ２およびＰＴ３はオン状態になる。これにより、ノードＮＤ１およびＮＤ２の電位が共にＨレベルになるので、第１回路部４ｂ１１のトランジスタＰＴ１はオフ状態に保持される。そして、ノードＮＤ２の電位がＨレベルになることにより、第２回路部４ｂ１２において、トランジスタＰＴ２およびＰＴ３はオフ状態になる。このとき、ノードＮＤ３の電位がＨレベルの状態で保持されるので、第２回路部４ｂ１２のトランジスタＰＴ１はオフ状態のまま保持される。このため、ノードＮＤ４の電位がＨレベルのまま保持されるので、１段目のダミーシフトレジスタ回路４ｂ１からＨレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が出力される。
【００５０】
次に、第１回路部４ｂ１１において、トランジスタＰＴ４を介してＬレベル（ＨＶＳＳ）のクロック信号ＨＣＬＫ１が入力される。この際、トランジスタＰＴ３がオン状態になっているので、ノードＮＤ１の電位はＨレベルのまま保持される。これにより、第１回路部４ｂ１１のトランジスタＰＴ１はオフ状態のまま保持される。なお、クロック信号ＨＣＬＫ１がＬレベルの期間中、第１回路部４ｂ１１のトランジスタＰＴ４およびＰＴ３を介してクロック信号線ＨＣＬＫ１と正側電位ＨＶＤＤとの間に貫通電流が流れる。しかしながら、クロック信号がＬレベルである期間は、デューティ比が約１／３０（Ｌレベルの期間：約８０ｎｓｅｃ〜約１６０ｎｓｅｃ）となるように設定されているので、クロック信号線ＨＣＬＫ１と正側電位ＨＶＤＤとの間に貫通電流が流れるのは、クロック信号がＬレベルである約８０ｎｓｅｃ〜約１６０ｎｓｅｃの短い期間に限られる。
【００５１】
一方、第２回路部４ｂ１２においても、高抵抗Ｒ１およびトランジスタＰＴ４を介してＬレベル（ＨＶＳＳ）のクロック信号ＨＣＬＫ１が入力される。この際、トランジスタＰＴ３がオフ状態になっているので、ノードＮＤ３の電位がＬレベルになることにより、トランジスタＰＴ１はオン状態になる。この際、高抵抗Ｒ１によりトランジスタＰＴ１がオン状態になりにくいので、トランジスタＰＴ１がオン状態になるときの応答速度が遅くなる。
【００５２】
このとき、第２回路部４ｂ１２において、トランジスタＰＴ２がオフ状態になっているので、オン状態のトランジスタＰＴ１を介してノードＮＤ４の電位は、ＨＶＳＳ側に低下する。この場合、ノードＮＤ３の電位（トランジスタＰＴ１のゲート電位）は、容量Ｃ１によってトランジスタＰＴ１のゲート−ソース間電圧が維持されるように、ノードＮＤ４の電位（トランジスタＰＴ１のソース電位）の低下に伴って低下する。また、第２回路部４ｂ１２のトランジスタＰＴ３がオフ状態であるとともに、トランジスタＰＴ４には、クロック信号線ＨＣＬＫ１からのＨレベルの信号がノードＮＤ３側に逆流することはないので、容量Ｃ１の保持電圧（トランジスタＰＴ１のゲート−ソース間電圧）は維持される。これにより、ノードＮＤ４の電位が低下していくときにトランジスタＰＴ１が常時オン状態に維持されるので、ノードＮＤ４の電位はＨＶＳＳまで低下する。その結果、１段目のダミーシフトレジスタ回路４ｂ１からＬレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が出力される。
【００５３】
なお、第２回路部４ｂ１２において、ノードＮＤ４の電位がＨＶＳＳまで低下したときのノードＮＤ３の電位はＨＶＳＳよりも低くなっている。このため、正側電位ＨＶＤＤに接続されたトランジスタＰＴ３に印加されるバイアス電圧は、ＨＶＤＤとＨＶＳＳとの電位差よりも大きくなる。また、クロック信号ＨＣＬＫ１がＨレベル（ＨＶＤＤ）になった場合には、クロック信号線ＨＣＬＫ１に接続されたトランジスタＰＴ４に印加されるバイアス電圧も、ＨＶＤＤとＨＶＳＳとの電位差よりも大きくなる。
【００５４】
次に、第１回路部４ｂ１１において、Ｈレベル（ＨＶＤＤ）のスタート信号ＨＳＴが入力されると、トランジスタＰＴ２およびＰＴ３がオフ状態になる。この場合には、ノードＮＤ１およびＮＤ２は、Ｈレベルに保持された状態でフローティング状態になる。このため、他の部分へ影響が与えられることはないので、１段目のダミーシフトレジスタ回路４ｂ１からは、Ｌレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が維持される。
【００５５】
次に、第１回路部４ｂ１１において、再度、トランジスタＰＴ４を介して、Ｌレベル（ＨＶＳＳ）のクロック信号ＨＣＬＫ１が入力される。これにより、第１回路部４ｂ１１のトランジスタＰＴ１がオン状態になるので、ノードＮＤ２の電位は、ＨＶＳＳ側に低下する。この場合、ノードＮＤ１の電位は、容量Ｃ１によって、トランジスタＰＴ１のゲート−ソース間電圧が維持されるように、ノードＮＤ２の電位の低下に伴って低下する。また、第１回路部４ｂ１１では、トランジスタＰＴ３がオフ状態であるとともに、トランジスタＰＴ４にはクロック信号線ＨＣＬＫ１からのＨレベルの信号がノードＮＤ１側に逆流することはないので、容量Ｃ１の保持電圧は維持される。これにより、ノードＮＤ２の電位が低下していくときに、トランジスタＰＴ１が常時オン状態に維持されるので、ノードＮＤ２の電位はＨＶＳＳまで低下する。このため、第２回路部４ｂ１２のトランジスタＰＴ２およびＰＴ３はオン状態になる。なお、ノードＮＤ２の電位がＨＶＳＳまで低下したときのノードＮＤ１の電位は、ＨＶＳＳよりも低くなっている。
【００５６】
この際、第１実施形態では、第２回路部４ｂ１２において、トランジスタＰＴ３によって、トランジスタＰＴ１がオフ状態にされるので、トランジスタＰＴ１とトランジスタＰＴ２とが同時にオン状態になることが抑制される。これにより、トランジスタＰＴ１およびＰＴ２を介して正側電位ＨＶＤＤと負側電位ＨＶＳＳとの間に貫通電流が流れるのが抑制される。
【００５７】
そして、第２回路部４ｂ１２において、トランジスタＰＴ２がオン状態になるとともに、トランジスタＰＴ１がオフ状態になることにより、ノードＮＤ４の電位はＨＶＳＳからＨＶＤＤに上昇してＨレベルになる。このため、１段目のダミーシフトレジスタ回路４ｂ１からＨレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が出力される。
【００５８】
以上のように、第１実施形態では、１段目のダミーシフトレジスタ回路４ｂ１の第１回路部４ｂ１１にＬレベルのスタート信号ＨＳＴが入力されているときに、Ｌレベルのクロック信号ＨＣＬＫ１が入力されると、第２回路部４ｂ１２からＬレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が出力される。そして、第２回路部４ｂ１２からＬレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が出力されている状態で、再度、Ｌレベルのクロック信号ＨＣＬＫ１が入力されると、第２回路部４ｂ１２からの出力信号Ｄｕｍｍｙ−ＳＲ１はＨレベルになる。
【００５９】
なお、１段目のダミーシフトレジスタ回路４ｂ１の第２回路部４ｂ１２からの出力信号Ｄｕｍｍｙ−ＳＲ１は、２段目のダミーシフトレジスタ回路４ｂ２の第１回路部４ｂ２１に入力される。２段目のダミーシフトレジスタ回路４ｂ２では、第１回路部４ｂ２１に１段目のダミーシフトレジスタ回路４ｂ１のＬレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が入力されている場合に、Ｌレベルのクロック信号ＨＣＬＫ２が入力されると、第２回路部４ｂ２２からＬレベルの出力信号Ｄｕｍｍｙ−ＳＲ２が出力される。さらに、２段目のダミーシフトレジスタ回路４ｂ２が接続された１段目のシフトレジスタ回路４ａ１では、第１回路部４ａ１１に２段目のダミーシフトレジスタ回路４ｂ２のＬレベルの出力信号Ｄｕｍｍｙ−ＳＲ２が入力されている場合に、Ｌレベルのクロック信号ＨＣＬＫ１が入力されると、第２回路部４ａ１２からＬレベルの出力信号ＳＲ１が出力される。また、１段目のシフトレジスタ回路４ａ１が接続された２段目のシフトレジスタ回路４ａ２では、第１回路部４ａ２１に１段目のシフトレジスタ回路４ａ１のＬレベルの出力信号ＳＲ１が入力されている場合に、Ｌレベルのクロック信号ＨＣＬＫ２が入力されると、第２回路部４ａ２２からＬレベルの出力信号ＳＲ１が出力される。このように、前段のシフトレジスタ回路からの出力信号が次段のシフトレジスタ回路に入力されるとともに、Ｌレベルになるタイミングが互いにずれたクロック信号ＨＣＬＫ１およびＨＣＬＫ２が、各段のシフトレジスタ回路に交互に入力される。これにより、各段のシフトレジスタ回路からＬレベルの出力信号が出力されるタイミングがシフトする。
【００６０】
そして、タイミングがシフトしたＬレベルの信号が水平スイッチ３の各段のトランジスタＰＴ３０に入力されることにより、各段のトランジスタＰＴ３０は、順次、オン状態になる。これにより、各段のドレイン線にビデオ信号線Ｖｉｄｅｏからビデオ信号が供給されるので、各段のドレイン線は順次、駆動（走査）される。なお、ダミーシフトレジスタ回路４ｂ１、４ｂ２および４ｂ３の出力信号Ｄｕｍｍｙ−ＳＲ１、Ｄｕｍｍｙ−ＳＲ２およびＤｕｍｍｙ−ＳＲ３が入力されるトランジスタＰＴ３０では、ドレインがドレイン線に接続されていないので、トランジスタＰＴ３０がオン状態になってもドレイン線にビデオ信号は供給されない。なお、前述のとおり、トランジスタＰＴ３０は、表示領域以外に設けられたドレイン線に接続されていてもよく、またそのドレイン線にはビデオ信号は供給されてもされなくてもよい。
【００６１】
そして、１本のゲート線に繋がる全ての段のドレイン線の走査が終了すると、次のゲート線が選択される。そして、再び各段のドレイン線が順次走査された後、次のゲート線が選択される。この動作が、最後のゲート線に繋がる各段のドレイン線の走査が終了されるまで繰り返されることによって、一画面の走査が終了する。
【００６２】
第１実施形態では、上記のように、第１回路部４ｂ１１および第２回路部４ｂ１２に、トランジスタＰＴ２がオン状態のときに、トランジスタＰＴ１をオフ状態にするためのトランジスタＰＴ３を設けることによって、負側電位ＨＶＳＳに接続されるトランジスタＰＴ１と正側電位ＨＶＤＤに接続されるトランジスタＰＴ２とが同時にオン状態になるのが抑制されるので、第１回路部４ｂ１１および第２回路部４ｂ１２において、トランジスタＰＴ１とトランジスタＰＴ２とを介して負側電位ＨＶＳＳと正側電位ＨＶＤＤとの間に貫通電流が流れるのを抑制することができる。これにより、液晶表示装置の消費電流が増加することを抑制することができる。
【００６３】
また、第１実施形態では、ドレイン線に接続された複数段のシフトレジスタ回路４ａ１、４ａ２、…および４ａｎの前段（動作開始側）に、ドレイン線に接続されない２段のダミーシフトレジスタ回路４ｂ１および４ｂ２を設けることによって、動作開始側から２段目のシフトレジスタ回路はドレイン線に接続されていない２段目のダミーシフトレジスタ回路４ｂ２になるので、動作開始側から２段目のシフトレジスタ回路に対応する領域に表示ムラが発生することを抑制することができる。また、ドレイン線に接続された複数段のシフトレジスタ回路４ａ１、４ａ２、…および４ａｎの最終段（シフトレジスタ回路４ａｎ）の次段に、ドレイン線に接続されないダミーシフトレジスタ回路４ｂ３を設けることによって、最終段のシフトレジスタ回路はドレイン線に接続されないダミーシフトレジスタ回路４ｂ３になるので、最終段のシフトレジスタ回路に対応する領域に表示ムラが発生することを抑制することができる。
【００６４】
また、第１実施形態では、第１回路部４ｂ１１および第２回路部４ｂ１２に設けられたトランジスタＰＴ１〜ＰＴ４と、容量Ｃ１を構成するトランジスタとを、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）で構成することによって、２種類の導電型のトランジスタを含むシフトレジスタ回路を形成する場合に比べて、イオン注入工程の回数およびイオン注入マスクの枚数を減少させることができる。これにより、製造プロセスを簡略化することができるとともに、製造コストを削減することができる。また、ｐ型の電界効果型トランジスタは、ｎ型の電界効果型トランジスタと異なり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にする必要がないので、製造プロセスをより簡略化することができる。この利点を除けば、トランジスタＰＴ１、ＰＴ２およびＰＴ３がｎチャネルトランジスタでもよい。
【００６５】
また、第１実施形態では、トランジスタＰＴ３およびトランジスタＰＴ４を、それぞれ、互いに電気的に接続された２つのゲート電極９１および９２を有するように構成することによって、トランジスタＰＴ３およびトランジスタＰＴ４のソース−ドレイン間に印加される電圧は、一方のゲート電極９１に対応するソース−ドレイン間と他方のゲート電極９２に対応するソース−ドレイン間とに概ね半分程度ずつ（電圧の分配比率はトランジスタサイズなどによって変動）分配される。このため、トランジスタＰＴ３およびＰＴ４のソース−ドレイン間に印加されるバイアス電圧がＨＶＳＳとＨＶＤＤとの電位差よりも大きくなった場合にも、トランジスタＰＴ３およびＰＴ４の一方のゲート電極９１に対応するソース−ドレイン間および他方のゲート電極９２に対応するソース−ドレイン間には、それぞれ、ＨＶＳＳとＨＶＤＤとの電位差よりも小さい電圧が印加される。また、トランジスタＰＴ３およびＰＴ４のゲート−ソース間に印加される電圧は、一方のゲート電極９１に対応するゲート−ソース間と他方のゲート電極９２に対応するゲート−ソース間とに概ね半分程度ずつ（電圧の分配比率はトランジスタサイズなどによって変動）分配される。このため、トランジスタＰＴ３およびＰＴ４のゲート−ソース間に印加されるバイアス電圧がＨＶＳＳとＨＶＤＤとの電位差よりも大きくなった場合にも、トランジスタＰＴ３およびＰＴ４の一方のゲート電極９１に対応するゲート−ソース間および他方のゲート電極９２に対応するゲート−ソース間には、それぞれ、ＨＶＳＳとＨＶＤＤとの電位差よりも小さい電圧が印加される。これにより、トランジスタＰＴ３およびＰＴ４にＨＶＳＳとＨＶＤＤとの電位差よりも大きいバイアス電圧が印加されることに起因して、トランジスタＰＴ３およびＰＴ４の特性が劣化するのが抑制されるので、シフトレジスタ回路を含む液晶表示装置のスキャン特性が低下することを抑制することができる。
【００６６】
（第２実施形態）
図６は、本発明の第２実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。図７は、図６に示したシフトレジスタ回路の最終段の回路図である。図６および図７を参照して、この第２実施形態では、表示ムラの発生を抑制することができるとともに、第１実施形態に比べて貫通電流が流れるのをより抑制することが可能なＨドライバの一例について説明する。まず、図６および図７を参照して、第２実施形態による液晶表示装置のＨドライバの回路構成について説明する。
【００６７】
この第２実施形態による液晶表示装置のＨドライバ１４は、図６および図７に示すように、ドレイン線に接続された複数段のシフトレジスタ回路１４ａ１、１４ａ２、…および１４ａｎを備えている。
【００６８】
ここで、第２実施形態では、ドレイン線に接続されたシフトレジスタ回路１４ａ１、１４ａ２、…および１４ａｎの前段には、ドレイン線に接続されない２段のダミーシフトレジスタ回路１４ｂ１および１４ｂ２が設けられている。また、第２実施形態では、図７に示すように、ドレイン線に接続されたシフトレジスタ回路１４ａ１、１４ａ２、…および１４ａｎの最終段の次段には、ダミーシフトレジスタ回路１４ｂ３が設けられている。なお、ダミーシフトレジスタ回路１４ｂ１および１４ｂ２は、本発明における「第１ダミーシフトレジスタ回路」の一例である。また、ダミーシフトレジスタ回路１４ｂ３は、本発明における「第２ダミーシフトレジスタ回路」の一例である。
【００６９】
また、第２実施形態では、図６に示すように、１段目（初段）のダミーシフトレジスタ回路１４ｂ１にスタート信号ＨＳＴが入力されるように構成されている。これにより、２段のダミーシフトレジスタ回路１４ｂ１および１４ｂ２を設けない場合に比べて、スタート信号ＨＳＴが入力されるシフトレジスタ回路の位置を２段分前段側へずらすことができるので、スタート信号ＨＳＴを入力するタイミングをクロック２個分前にずらすことが可能となる。
【００７０】
また、１段目のダミーシフトレジスタ回路１４ｂ１は、第１回路部１４ｂ１１および第２回路部１４ｂ１２によって構成されている。なお、この第１回路部１４ｂ１１および第２回路部１４ｂ１２は、本発明における「第１回路部」の一例である。この第１回路部１４ｂ１１および第２回路部１４ｂ１２は、ｐチャネルトランジスタＰＴ１、ＰＴ２、ＰＴ３およびＰＴ１０と、ダイオード接続されたｐチャネルトランジスタＰＴ１４と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１とを含んでいる。
【００７１】
すなわち、第２実施形態の第１回路部１４ｂ１１および第２回路部１４ｂ１２では、上記第１実施形態の第１回路部４ｂ１１および第２回路部４ｂ１２（図２参照）の回路構成において、ｐチャネルトランジスタＰＴ１０を追加しているとともに、ｐチャネルトランジスタＰＴ１４を１つのゲート電極のみを有する通常の電界効果型トランジスタによって形成している。また、第２回路部１４ｂ１２は第１回路部１４ｂ１１と異なり、高抵抗Ｒ１をさらに含んでいる。
【００７２】
また、第２実施形態では、第１回路部１４ｂ１１および第２回路部１４ｂ１２に設けられたｐチャネルトランジスタＰＴ１〜ＰＴ３、ＰＴ１０およびＰＴ１４と、容量Ｃ１を構成するｐチャネルトランジスタとは、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。以下、ｐチャネルトランジスタＰＴ１〜ＰＴ３、ＰＴ１０およびＰＴ１４は、それぞれ、トランジスタＰＴ１〜ＰＴ３、ＰＴ１０およびＰＴ１４と称する。
【００７３】
また、第２実施形態では、トランジスタＰＴ３は、上記第１実施形態によるダミーシフトレジスタ回路４ｂ１（図２参照）のトランジスタＰＴ３と同様に、それぞれ、互いに電気的に接続された２つのゲート電極９１および９２（図４参照）を有するように形成されている。
【００７４】
また、図６に示すように、第１回路部１４ｂ１１においてトランジスタＰＴ１のソースはノードＮＤ２に接続されているとともに、ドレインは負側電位ＨＶＳＳに接続されている。トランジスタＰＴ１のゲートはノードＮＤ１に接続されているとともに、トランジスタＰＴ１のゲートにはクロック信号ＨＣＬＫ１が供給される。また、トランジスタＰＴ２のソースは正側電位ＨＶＤＤに接続されているとともに、ドレインはノードＮＤ２に接続されている。このトランジスタＰＴ２のゲートにはスタート信号ＨＳＴが供給される。
【００７５】
また、第２実施形態では、トランジスタＰＴ３は、トランジスタＰＴ１のゲートと正側電位ＨＶＤＤとの間に接続されている。このトランジスタＰＴ３のゲートには、スタート信号ＨＳＴが供給される。そして、トランジスタＰＴ３は、トランジスタＰＴ２がオン状態のときに、トランジスタＰＴ１をオフ状態にするために設けられている。これにより、トランジスタＰＴ２とトランジスタＰＴ１とが同時にオン状態になることが抑制される。
【００７６】
ここで、第２実施形態では、容量Ｃ１はトランジスタＰＴ１のゲートとソースとの間に接続されている。また、トランジスタＰＴ１４のソースはノードＮＤ１側に接続されているとともに、ドレインはクロック信号線ＨＣＬＫ１に接続されている。
【００７７】
また、第２実施形態では、トランジスタＰＴ１０はトランジスタＰＴ１４とノードＮＤ１との間に接続されている。すなわち、トランジスタＰＴ１０のソースはノードＮＤ１に接続されているとともに、ドレインはトランジスタＰＴ１４のソースに接続されている。このトランジスタＰＴ１０のゲートには、次段のダミーシフトレジスタ回路１４ｂ２の出力信号Ｄｕｍｍｙ−ＳＲ２が供給される。なお、トランジスタＰＴ１０は、本発明における「第５トランジスタ」の一例である。
【００７８】
また、第２回路部１４ｂ１２における回路構成は、基本的に第１回路部１４ｂ１１の回路構成と同様である。ただし、第２回路部１４ｂ１２では、トランジスタＰＴ１のソースおよびトランジスタＰＴ２のドレインは、それぞれ、ノードＮＤ４に接続されているとともに、トランジスタＰＴ１のゲートはノードＮＤ３に接続されている。また、第２回路部１４ｂ１２のトランジスタＰＴ１０のゲートには、スタート信号ＨＳＴが供給される。また、高抵抗Ｒ１は、トランジスタＰＴ１４とクロック信号線ＨＣＬＫ１との間に接続されている。
【００７９】
そして、第２回路部１４ｂ１２のノードＮＤ４（出力ノード）からは、１段目のダミーシフトレジスタ回路１４ｂ１の出力信号Ｄｕｍｍｙ−ＳＲ１が出力される。また、１段目のダミーシフトレジスタ回路１４ｂ１のノードＮＤ４（出力ノード）には、２段目のダミーシフトレジスタ回路１４ｂ２が接続されている。
【００８０】
また、２段目のダミーシフトレジスタ回路１４ｂ２、複数段のシフトレジスタ回路１４ａ１、１４ａ２、…、１４ａｎおよび１４ａ（ｎ＋１）、および、最終段側に設けられたダミーシフトレジスタ回路１４ｂ３も、上記した１段目のダミーシフトレジスタ回路１４ｂ１と同様の回路構成を有している。すなわち、２段目のダミーシフトレジスタ回路１４ｂ２および最終段側に設けられたダミーシフトレジスタ回路１４ｂ３は、それぞれ、１段目のダミーシフトレジスタ回路１４ｂ１の第１回路部１４ｂ１１および第２回路部１４ｂ１２と同様の構成を有する第１回路部１４ｂ２１および１４ｂ３１と第２回路部１４ｂ２２および１４ｂ３２とによって構成されている。また、複数段のシフトレジスタ回路１４ａ１、１４ａ２、…、１４ａｎおよび１４ａ（ｎ＋１）は、それぞれ、１段目のダミーシフトレジスタ回路１４ｂ１の第１回路部１４ｂ１１および第２回路部１４ｂ１２と同様の構成を有する第１回路部１４ａ１１、１４ａ２１、…、１４ａｎ１および１４ａ（ｎ＋１）１と第２回路部１４ａ１２、１４ａ２２、…、１４ａｎ２および１４ａ（ｎ＋１）２とによって構成されている。
【００８１】
ここで、第２実施形態では、所定の段（最終段を除く）の第１回路部のトランジスタＰＴ１０のゲートには、次段のシフトレジスタ回路の出力信号が供給され、第２回路部のトランジスタＰＴ１０のゲートには、前段のシフトレジスタ回路の出力信号またはスタート信号ＨＳＴが供給される。
【００８２】
なお、図７に示すように、最終段側のダミーシフトレジスタ回路１４ｂ３に接続されるとともに、水平スイッチ３に接続されないシフトレジスタ回路１４ａ（ｎ＋１）の第１回路部１４ａ（ｎ＋１）１のトランジスタＰＴ１０のゲートは負側電位ＨＶＳＳに接続されている。このため、このシフトレジスタ回路１４ａ（ｎ＋１）の第１回路部１４ａ（ｎ＋１）１のトランジスタＰＴ１０のゲートには、常にＬレベルの信号が供給される。
【００８３】
また、図６および図７に示すように、水平スイッチ３には、各段毎にトランジスタＰＴ３０が設けられている。各段のトランジスタＰＴ３０のゲートは、各段の出力ノードであるノードＮＤ４に接続されている。これにより、各段のトランジスタＰＴ３０には、各段の出力信号（Ｄｕｍｍｙ−ＳＲ１、Ｄｕｍｍｙ−ＳＲ２、ＳＲ１、ＳＲ２、…、ＳＲｎおよびＤｕｍｍｙ−ＳＲ３）が供給される。このトランジスタＰＴ３０のソースはビデオ信号線Ｖｉｄｅｏに接続されているとともに、ドレインはドレイン線に接続されている。なお、各段毎に設けられたトランジスタＰＴ３０のうち、ダミーシフトレジスタ回路１４ｂ１、１４ｂ２および１４ｂ３に接続されたトランジスタＰＴ３０のドレインは、ドレイン線に接続されていない。
【００８４】
図８は、図６に示した第２実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。なお、図８において、Ｄｕｍｍｙ−ＳＲ１、Ｄｕｍｍｙ−ＳＲ２、ＳＲ１およびＳＲ２は、それぞれ、１段目および２段目のダミーシフトレジスタ回路１４ｂ１および１４ｂ２、および、１段目および２段目のシフトレジスタ回路１４ａ１および１４ａ２からの出力信号を示している。次に、図６〜図８を参照して、第２実施形態による液晶表示装置のＨドライバのシフトレジスタ回路の動作について説明する。
【００８５】
まず、初期状態では、全てのダミーシフトレジスタ回路１４ｂ１、１４ｂ２および１４ｂ３と、シフトレジスタ回路１４ａ１〜１４ａｎとの出力信号Ｄｕｍｍｙ−ＳＲ１〜Ｄｕｍｍｙ−ＳＲ３およびＳＲ１〜ＳＲｎがＨレベルとなっている。
【００８６】
この状態で、Ｌレベルのスタート信号ＨＳＴが入力されると、１段目のダミーシフトレジスタ回路１４ｂ１の第１回路部１４ｂ１１において、トランジスタＰＴ２およびＰＴ３がオン状態になる。この後、Ｌレベルのクロック信号ＨＣＬＫ１が第１回路部１４ｂ１１のトランジスタＰＴ１４および第２回路部１４ｂ１２のトランジスタＰＴ１４のゲートに入力される。これにより、第１回路部１４ｂ１１のトランジスタＰＴ１４および第２回路部１４ｂ１２のトランジスタＰＴ１４がオン状態となる。なお、第２回路部１４ｂ１２のトランジスタＰＴ１４がオン状態になるときの応答速度は、高抵抗Ｒ１により遅くなる。
【００８７】
この際、第２実施形態では、１段目のダミーシフトレジスタ回路１４ｂ１の第１回路部１４ｂ１１のトランジスタＰＴ１０のゲートに、２段目のダミーシフトレジスタ回路１４ｂ２のＨレベルの出力信号Ｄｕｍｍｙ−ＳＲ２が供給されるので、トランジスタＰＴ１０がオフ状態となる。このため、第１回路部１４ｂ１１において、トランジスタＰＴ３とトランジスタＰＴ１４とがオン状態であっても、トランジスタＰＴ３およびＰＴ１４を介してＨＶＤＤからクロック信号線ＨＣＬＫ１に貫通電流が流れることはない。
【００８８】
また、第１回路部１４ｂ１１において、トランジスタＰＴ３がオン状態で、トランジスタＰＴ１０がオフ状態であるので、ノードＮＤ１の電位がＨレベルに上昇する。これにより、第１回路部１４ｂ１１のトランジスタＰＴ１がオフ状態となる。この場合、トランジスタＰＴ２はオン状態であるので、ノードＮＤ２の電位がＨレベルに上昇する。これにより、第２回路部１４ｂ１２のトランジスタＰＴ２およびＰＴ３がオフ状態となる。
【００８９】
このとき、第２実施形態では、第２回路部１４ｂ１２のトランジスタＰＴ１０のゲートに、Ｌレベルのスタート信号ＨＳＴが供給されるので、トランジスタＰＴ１０はオン状態になっている。これにより、ノードＮＤ３の電位がＬレベルに降下するので、第２回路部１４ｂ１２のトランジスタＰＴ１がオン状態となる。この状態では、第２回路部１４ｂ１２のトランジスタＰＴ２はオフ状態であるので、ノードＮＤ４の電位がＨＶＳＳ側に低下する。
【００９０】
この際、ノードＮＤ３の電位（トランジスタＰＴ１のゲート電位）は、第２回路部１４ｂ１２の容量Ｃ１によって、トランジスタＰＴ１のゲート−ソース間電圧が維持されるように、ノードＮＤ４の電位（トランジスタＰＴ１のソース電位）の低下に伴って低下する。また、第２回路部１４ｂ１２において、トランジスタＰＴ３がオフ状態であるとともに、トランジスタＰＴ１４には、クロック信号線からのＨレベルのクロック信号ＨＣＬＫ１がノードＮＤ３側に逆流することはないので、容量Ｃ１の保持電圧（トランジスタＰＴ１のゲート−ソース間電圧）は維持される。これにより、ノードＮＤ４の電位が低下していくときに、第２回路部１４ｂ１２のトランジスタＰＴ１が常時オン状態に維持されるので、ノードＮＤ４の電位がＨＶＳＳまで低下する。その結果、１段目のダミーシフトレジスタ回路１４ｂ１からＬレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が出力される。
【００９１】
なお、第２回路部１４ｂ１２において、ノードＮＤ４の電位がＨＶＳＳまで低下したときのノードＮＤ３の電位は、ＨＶＳＳよりも低くなっている。このため、正側電位ＨＶＤＤに接続されたトランジスタＰＴ３に印加されるバイアス電圧は、ＨＶＤＤとＨＶＳＳとの電位差よりも大きくなる。
【００９２】
次に、クロック信号ＨＣＬＫ１がＨレベルになることによって、第１回路部１４ｂ１１のトランジスタＰＴ１４および第２回路部１４ｂ１２のトランジスタＰＴ１４がオフ状態となる。この後、スタート信号ＨＳＴがＨレベルになることによって、第１回路部１４ｂ１１のトランジスタＰＴ２およびＰＴ３と、第２回路部１４ｂ１２のトランジスタＰＴ１０とがオフ状態となる。この場合には、ノードＮＤ１およびＮＤ２がＨレベルに保持された状態でフローティング状態となる。また、第２回路部１４ｂ１２のオフ状態のトランジスタＰＴ１４と容量Ｃ１とにより、ノードＮＤ４の電位がＨＶＳＳ（Ｌレベル）に保持されている。これにより、１段目のダミーシフトレジスタ回路１４ｂ１からは、Ｌレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が出力され続ける。
【００９３】
そして、１段目のダミーシフトレジスタ回路１４ｂ１のＬレベルの出力信号Ｄｕｍｍｙ−ＳＲ１は、２段目のダミーシフトレジスタ回路１４ｂ２の第１回路部１４ｂ２１に供給される。この状態で、２段目のダミーシフトレジスタ回路１４ｂ２にＬレベルのクロック信号ＨＣＬＫ２が入力されると、２段目のダミーシフトレジスタ回路１４ｂ２では、１段目のシフトレジスタ回路１４ｂ１にＬレベルのスタート信号ＨＳＴおよびＬレベルのクロック信号ＨＣＬＫ１が供給された場合の上記した動作と同様の動作が行われる。これにより、２段目のダミーシフトレジスタ回路１４ｂ２からＬレベルの出力信号Ｄｕｍｍｙ−ＳＲ２が出力される。
【００９４】
次に、再度、クロック信号ＨＣＬＫ１がＬレベルになることによって、第１回路部１４ｂ１１のトランジスタＰＴ１４および第２回路部１４ｂ１２のトランジスタＰＴ１４がオン状態となる。
【００９５】
この際、第２実施形態では、１段目のダミーシフトレジスタ回路１４ｂ１の第１回路部１４ｂ１１のトランジスタＰＴ１０のゲートに、２段目のダミーシフトレジスタ回路１４ｂ２のＬレベルの出力信号Ｄｕｍｍｙ−ＳＲ２が供給されるので、第１回路部１４ｂ１１のトランジスタＰＴ１０がオン状態となる。これにより、第１回路部１４ｂ１１のトランジスタＰＴ１がオン状態となるので、ノードＮＤ２がＬレベルになる。その結果、第２回路部１４ｂ１２のトランジスタＰＴ２およびＰＴ３がオン状態となる。
【００９６】
このとき、第２実施形態では、第２回路部１４ｂ１２のトランジスタＰＴ１０のゲートにＨレベルのスタート信号ＨＳＴが供給されるので、トランジスタＰＴ１０がオフ状態となる。このため、第２回路部１４ｂ１２において、トランジスタＰＴ３とトランジスタＰＴ１４とがオン状態であっても、トランジスタＰＴ３およびＰＴ１４を介してＨＶＤＤからクロック信号線ＨＣＬＫ１に貫通電流が流れることはない。
【００９７】
また、第２回路部１４ｂ１２において、トランジスタＰＴ３がオン状態で、トランジスタＰＴ１０がオフ状態であるので、ノードＮＤ３の電位がＨレベルに上昇する。これにより、第２回路部１４ｂ１２のトランジスタＰＴ１がオフ状態となるので、ノードＮＤ４の電位がＨＶＤＤまで上昇する。その結果、１段目のダミーシフトレジスタ回路１４ｂ１からＨレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が出力される。
【００９８】
以上のように、第２実施形態では、１段目のダミーシフトレジスタ回路１４ｂ１の第１回路部１４ｂ１１にＬレベルのスタート信号ＨＳＴが入力されているときに、Ｌレベルのクロック信号ＨＣＬＫ１が入力されると、第２回路部１４ｂ１２からＬレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が出力される。そして、第２回路部１４ｂ１２からＬレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が出力されている状態で、再度、Ｌレベルのクロック信号ＨＣＬＫ１が入力されると、第２回路部１４ｂ１２からの出力信号Ｄｕｍｍｙ−ＳＲ１はＨレベルになる。そして、１段目のダミーシフトレジスタ回路１４ｂ１からの出力信号Ｄｕｍｍｙ−ＳＲ１は、２段目のダミーシフトレジスタ回路１４ｂ２の第１回路部１４ｂ２１に入力される。このように、前段のシフトレジスタ回路からのＬレベルの出力信号が次段のシフトレジスタ回路に入力されるとともに、Ｌレベルになるタイミングが互いにずれたクロック信号ＨＣＬＫ１およびＨＣＬＫ２が、各段のシフトレジスタ回路に交互に入力されることによって、各段のシフトレジスタ回路からＬレベルの出力信号が出力されるタイミングがシフトする。
【００９９】
そして、タイミングがシフトしたＬレベルの信号が水平スイッチ３の各段のトランジスタＰＴ３０に入力されることにより、各段のトランジスタＰＴ３０は、順次、オン状態になる。これにより、各段のドレイン線にビデオ信号線Ｖｉｄｅｏからビデオ信号が供給されるので、各段のドレイン線は、順次、駆動（走査）される。なお、ダミーシフトレジスタ回路１４ｂ１、１４ｂ２および１４ｂ３の出力信号Ｄｕｍｍｙ−ＳＲ１、Ｄｕｍｍｙ−ＳＲ２およびＤｕｍｍｙ−ＳＲ３が入力されるトランジスタＰＴ３０では、ドレインがドレイン線に接続されていないので、トランジスタＰＴ３０がオン状態になってもドレイン線にビデオ信号は供給されない。
【０１００】
そして、一本のゲート線に繋がる全ての段のドレイン線の走査が終了すると、次のゲート線が選択される。そして、再び各段のドレイン線が順次走査された後、次のゲート線が選択される。この動作が最後のゲート線の走査が終了されるまで繰り返されることによって、一画面の走査が終了する。
【０１０１】
なお、図７に示したように、最終段側のダミーシフトレジスタ回路１４ｂ３に接続されるとともに、水平スイッチ３に接続されないシフトレジスタ回路１４ａ（ｎ＋１）の第１回路部１４ａ（ｎ＋１）１のトランジスタＰＴ１０のゲートには、常にＬレベルの信号が供給されている。このため、この第１回路部１４ａ（ｎ＋１）１のトランジスタＰＴ１０は、常にオン状態となっている。
【０１０２】
第２実施形態では、上記のように、次段の出力信号ＳＲ（ｍ＋１）に応答してオンする第１回路部のトランジスタＰＴ１０と、前段の出力信号ＳＲ（ｍ−１）またはスタート信号ＨＳＴに応答してオンする第２回路部のトランジスタＰＴ１０とを設けることによって、次段の出力信号ＳＲ（ｍ＋１）と前段の出力信号ＳＲ（ｍ−１）とは同時にＬレベルになることがないので、第１回路部のトランジスタＰＴ１０と第２回路部のトランジスタＰＴ１０とが同時にオン状態になることがない。そして、第１回路部のトランジスタＰＴ３が前段の出力信号ＳＲ（ｍ−１）またはスタート信号ＨＳＴに応答してオンするので、第１回路部において、トランジスタＰＴ１０とトランジスタＰＴ３とが同時にオン状態になることがない。このため、第１回路部において、トランジスタＰＴ１０とトランジスタＰＴ３とを介して、正側電位ＨＶＤＤとクロック信号線との間に貫通電流が流れることを抑制することができる。また、第２回路部のトランジスタＰＴ３は、前段の出力信号ＳＲ（ｍ−１）またはスタート信号ＨＳＴに応答してオンする第２回路部のトランジスタＰＴ１０がオン状態の期間はオフ状態になるので、第２回路部において、トランジスタＰＴ１０とトランジスタＰＴ３とが同時にオン状態になることがない。このため、第２回路部において、トランジスタＰＴ１０とトランジスタＰＴ３とを介して、正側電位ＨＶＤＤとクロック信号線との間に貫通電流が流れることを抑制することができる。
【０１０３】
また、第２実施形態では、上記第１実施形態と同様、トランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にするためのトランジスタＰＴ３により、トランジスタＰＴ１とトランジスタＰＴ２とを介しての正側電位ＨＶＤＤと負側電位ＨＶＳＳとの間の貫通電流を抑制することができる。これにより、第２実施形態では、トランジスタＰＴ１およびトランジスタＰＴ２を介しての正側電位ＨＶＤＤと負側電位ＨＶＳＳとの間の貫通電流のみならず、トランジスタＰＴ３とトランジスタＰＴ１０とを介しての正側電位ＨＶＤＤとクロック信号線との間の貫通電流をも抑制することができるので、第１実施形態に比べて、液晶表示装置の消費電流が増加することをより抑制することができる。
【０１０４】
また、第２実施形態では、ドレイン線に接続された複数段のシフトレジスタ回路１４ａ１、１４ａ２、…および１４ａｎの前段（動作開始側）に、ドレイン線に接続されない２段のダミーシフトレジスタ回路１４ｂ１および１４ｂ２を設けることによって、動作開始側から２段目のシフトレジスタ回路はドレイン線に接続されていない２段目のダミーシフトレジスタ回路１４ｂ２になるので、動作開始側から２段目のシフトレジスタ回路に対応する領域に表示ムラが発生するのを抑制することができる。また、ドレイン線に接続された複数段のシフトレジスタ回路１４ａ１、１４ａ２、…および１４ａｎの最終段（シフトレジスタ回路１４ａｎ）の次段に、ドレイン線に接続されないダミーシフトレジスタ回路１４ｂ３を設けることによって、最終段のシフトレジスタ回路はドレイン線に接続されないダミーシフトレジスタ回路１４ｂ３になるので、最終段のシフトレジスタ回路に対応する領域に表示ムラが発生するのを抑制することができる。
【０１０５】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【０１０６】
（第３実施形態）
図９は、本発明の第３実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。図１０は、図９に示したシフトレジスタ回路の最終段の回路図である。図９および図１０を参照して、この第３実施形態では、表示ムラの発生を抑制することができるとともに、第１実施形態に比べて、貫通電流が流れるのをより抑制することが可能なＨドライバの他の例について説明する。まず、図９および図１０を参照して、第３実施形態による液晶表示装置のＨドライバの回路構成について説明する。
【０１０７】
この第３実施形態による液晶表示装置のＨドライバ２４は、図９および図１０に示すように、ドレイン線に接続された複数段のシフトレジスタ回路２４ａ１、２４ａ２、…および２４ａｎを備えている。
【０１０８】
ここで、第３実施形態では、ドレイン線に接続されたシフトレジスタ回路２４ａ１、２４ａ２、…および２４ａｎの前段には、ドレイン線に接続されない２段のダミーシフトレジスタ回路２４ｂ１および２４ｂ２が設けられている。また、第３実施形態では、図１０に示すように、ドレイン線に接続されたシフトレジスタ回路２４ａ１、２４ａ２、…および２４ａｎの最終段の次段には、ダミーシフトレジスタ回路２４ｂ３が設けられている。このダミーシフトレジスタ回路２４ｂ３の次段には、水平スイッチ３に接続されないシフトレジスタ回路２４ａ（ｎ＋１）が設けられている。なお、ダミーシフトレジスタ回路２４ｂ１および２４ｂ２は、本発明における「第１ダミーシフトレジスタ回路」の一例である。また、ダミーシフトレジスタ回路２４ｂ３は、本発明における「第２ダミーシフトレジスタ回路」の一例である。
【０１０９】
また、第３実施形態では、図９に示すように、１段目（初段）のダミーシフトレジスタ回路２４ｂ１にスタート信号ＨＳＴが入力されるように構成されている。これにより、２段のダミーシフトレジスタ回路２４ｂ１および２４ｂ２を設けない場合に比べて、スタート信号ＨＳＴが入力されるシフトレジスタ回路の位置を２段分前段側へずらすことができるので、スタート信号ＨＳＴを入力するタイミングをクロック２個分前へずらすことが可能となる。
【０１１０】
また、１段目のダミーシフトレジスタ回路２４ｂ１は、第１回路部２４ｂ１１および第２回路部２４ｂ１２によって構成されている。なお、この第１回路部２４ｂ１１および第２回路部２４ｂ１２は、本発明における「第１回路部」の一例である。第１回路部２４ｂ１１および第２回路部２４ｂ１２は、ｐチャネルトランジスタＰＴ１、ＰＴ２、ＰＴ３、ＰＴ２４およびＰＴ２５と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１およびＣ２とを含んでいる。
【０１１１】
すなわち、第３実施形態の第１回路部２４ｂ１１および第２回路部２４ｂ１２は、上記第１実施形態の第１回路部４ｂ１１および第２回路部４ｂ１２（図２参照）の回路構成において、ｐチャネルトランジスタＰＴ４に代えて、ｐチャネルトランジスタＰＴ２４およびｐチャネルトランジスタＰＴ２５を追加するとともに、ｐチャネルトランジスタＰＴ２４およびｐチャネルトランジスタＰＴ２５の接触点Ｐ１とノードＮＤ２との間に容量Ｃ２を追加した回路構成を有する。なお、ｐチャネルトランジスタＰＴ２４およびＰＴ２５は、本発明における「第４トランジスタ」および「第５トランジスタ」の一例である。また、容量Ｃ２は、本発明における「第２容量」の一例である。
【０１１２】
また、第３実施形態では、第１回路部２４ｂ１１および第２回路部２４ｂ１２に設けられたｐチャネルトランジスタＰＴ１〜ＰＴ３、ＰＴ２４およびＰＴ２５、および、容量Ｃ１およびＣ２を構成するｐチャネルトランジスタは、全てｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。以下、ｐチャネルトランジスタＰＴ１〜ＰＴ３、ＰＴ２４およびＰＴ２５は、それぞれ、トランジスタＰＴ１〜ＰＴ３、ＰＴ２４およびＰＴ２５と称する。
【０１１３】
また、第３実施形態では、トランジスタＰＴ３は、上記第１実施形態によるダミーシフトレジスタ回路４ｂ１（図２参照）のトランジスタＰＴ３と同様に、互いに電気的に接続された２つのゲート電極９１および９２（図４参照）を有するように形成されている。
【０１１４】
また、図９に示すように、第１回路部２４ｂ１１において、トランジスタＰＴ１のソースはノードＮＤ２に接続されているとともに、ドレインは負側電位ＨＶＳＳに接続されている。また、トランジスタＰＴ１のゲートはノードＮＤ１に接続されている。また、トランジスタＰＴ２のソースは正側電位ＨＶＤＤに接続されているとともに、ドレインはノードＮＤ２に接続されている。このトランジスタＰＴ２のゲートにはスタート信号ＨＳＴが供給される。
【０１１５】
ここで、第３実施形態では、トランジスタＰＴ３は、トランジスタＰＴ１のゲートと正側電位ＨＶＤＤとの間に接続されている。このトランジスタＰＴ３のゲートにはスタート信号ＨＳＴが供給される。そして、トランジスタＰＴ３は、トランジスタＰＴ２がオン状態のときに、トランジスタＰＴ１をオフ状態にするために設けられている。これにより、トランジスタＰＴ２とトランジスタＰＴ１とが同時にオン状態になることが抑制される。
【０１１６】
また、第３実施形態では、容量Ｃ１はトランジスタＰＴ１のゲートとソースとの間に接続されている。また、第３実施形態では、トランジスタＰＴ１のゲートが接続されたノードＮＤ１と負側電位ＨＶＳＳとの間には、トランジスタＰＴ２４が接続されている。このトランジスタＰＴ２４のゲートにはクロック信号ＨＣＬＫ１が供給される。また、トランジスタＰＴ２４と負側電位ＨＶＳＳとの間には、トランジスタＰＴ２５が接続されている。このトランジスタＰＴ２５のゲートには、クロック信号ＨＣＬＫ１の反転クロック信号であるクロック信号ＨＣＬＫ２が供給される。なお、クロック信号ＨＣＬＫ１とクロック信号ＨＣＬＫ２とは、駆動ＩＣ６（図１参照）において、１つのクロック信号から生成される。また、クロック信号ＨＣＬＫ１およびクロック信号ＨＣＬＫ２は、本発明における「第１の信号」および「第２の信号」の一例である。
【０１１７】
また、第１回路部２４ｂ１１のノードＮＤ２には、第２回路部２４ｂ１２が接続されている。第２回路部２４ｂ１２における回路構成は、第１回路部２４ｂ１１の回路構成と同様である。ただし、第２回路部２４ｂ１２では、トランジスタＰＴ１のソースおよびトランジスタＰＴ２のドレインは、それぞれ、ノードＮＤ４に接続されているとともに、トランジスタＰＴ１のゲートはノードＮＤ３に接続されている。
【０１１８】
そして、第２回路部２４ｂ１２のノードＮＤ４（出力ノード）からは、１段目のダミーシフトレジスタ回路２４ｂ１の出力信号Ｄｕｍｍｙ−ＳＲ１が出力される。また、１段目のダミーシフトレジスタ回路２４ｂ１のノードＮＤ４（出力ノード）には、２段目のダミーシフトレジスタ回路２４ｂ２が接続されている。
【０１１９】
また、２段目のダミーシフトレジスタ回路２４ｂ２、複数段のシフトレジスタ回路２４ａ１、２４ａ２、…、２４ａｎおよび２４ａ（ｎ＋１）、および、最終段側に設けられたダミーシフトレジスタ回路２４ｂ３も、上記した１段目のダミーシフトレジスタ回路２４ｂ１と同様の回路構成を有している。すなわち、２段目のダミーシフトレジスタ回路２４ｂ２および最終段側に設けられたダミーシフトレジスタ回路２４ｂ３は、それぞれ、１段目のダミーシフトレジスタ回路２４ｂ１の第１回路部２４ｂ１１および第２回路部２４ｂ１２と同様の構成を有する第１回路部２４ｂ２１および２４ｂ３１と第２回路部２４ｂ２２および２４ｂ３２とによって構成されている。また、複数段のシフトレジスタ回路２４ａ１、２４ａ２、…、２４ａｎおよび２４ａ（ｎ＋１）は、それぞれ、１段目のダミーシフトレジスタ回路２４ｂ１の第１回路部２４ｂ１１および第２回路部２４ｂ１２と同様の構成を有する第１回路部２４ａ１１、２４ａ２１、…、２４ａｎ１および２４ａ（ｎ＋１）１と第２回路部２４ａ１２、２４ａ２２、…、２４ａｎ２および２４ａ（ｎ＋１）２とによって構成されている。なお、後段のシフトレジスタ回路の第１回路部は、前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。
【０１２０】
また、図９および図１０に示すように、水平スイッチ３には、各段毎にトランジスタＰＴ３０が設けられている。各段のトランジスタＰＴ３０のゲートは、各段の出力ノードであるノードＮＤ４に接続されている。これにより、各段のトランジスタＰＴ３０には、各段の出力信号（Ｄｕｍｍｙ−ＳＲ１、Ｄｕｍｍｙ−ＳＲ２、ＳＲ１、ＳＲ２、…、ＳＲｎおよびＤｕｍｍｙ−ＳＲ３）が供給される。このトランジスタＰＴ３０のソースはビデオ信号線Ｖｉｄｅｏに接続されているとともに、ドレインはドレイン線に接続されている。なお、各段毎に設けられたトランジスタＰＴ３０のうち、ダミーシフトレジスタ回路２４ｂ１、２４ｂ２および２４ｂ３に接続されたトランジスタＰＴ３０のドレインは、ドレイン線に接続されていない。
【０１２１】
図１１は、図９に示した第３実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。なお、図１１において、Ｄｕｍｍｙ−ＳＲ１、Ｄｕｍｍｙ−ＳＲ２、ＳＲ１およびＳＲ２は、それぞれ、１段目および２段目のダミーシフトレジスタ回路２４ｂ１および２４ｂ２、および、１段目および２段目のシフトレジスタ回路２４ａ１および２４ａ２からの出力信号を示している。次に、図９〜図１１を参照して、第３実施形態による液晶表示装置のＨドライバのシフトレジスタ回路の動作について説明する。
【０１２２】
まず、初期状態として、Ｈレベルのスタート信号ＨＳＴが１段目のダミーシフトレジスタ回路２４ｂ１の第１回路部２４ｂ１１に入力されている。これにより、トランジスタＰＴ２は、オフ状態になるため、ノードＮＤ２の電位はＬレベルとなる。このため、第２回路部２４ｂ１２のトランジスタＰＴ２およびＰＴ３は、オン状態になる。第２回路部２４ｂ１２のトランジスタＰＴ３がオン状態になることにより、ノードＮＤ３の電位はＨレベルになるので、トランジスタＰＴ１はオフ状態になる。このように、第２回路部２４ｂ１２では、トランジスタＰＴ２がオン状態になるとともに、トランジスタＰＴ１がオフ状態になるので、ノードＮＤ４の電位はＨレベルになる。これにより、初期状態では、１段目のダミーシフトレジスタ回路２４ｂ１の第２回路部２４ｂ１２からＨレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が出力されている。
【０１２３】
また、この初期状態において、第１回路部２４ｂ１１および第２回路部２４ｂ１２では、トランジスタＰＴ２４にＨレベルのクロック信号ＨＣＬＫ１が入力されるとともに、トランジスタＰＴ２５にＬレベルのクロック信号ＨＣＬＫ２が入力されている。これにより、第１回路部２４ｂ１１および第２回路部２４ｂ１２では、トランジスタＰＴ２４がオフ状態になるとともに、トランジスタＰＴ２５がオン状態になる。
【０１２４】
この際、第３実施形態では、第１回路部２４ｂ１１および第２回路部２４ｂ１２において、負側電位ＨＶＳＳからトランジスタＰＴ２５を介してＬレベルの電荷が供給されるとともに、そのＬレベルの電荷は、トランジスタＰＴ１のソースと、トランジスタＰＴ２４およびＰＴ２５の接続点Ｐ１との間に接続された容量Ｃ２に蓄積される。
【０１２５】
この状態で、Ｌレベルのスタート信号ＨＳＴが入力されると、第１回路部２４ｂ１１のトランジスタＰＴ２およびＰＴ３はオン状態となる。これにより、ノードＮＤ１およびノードＮＤ２の電位は共にＨレベルとなるので、トランジスタＰＴ１はオフ状態に保持される。そして、ノードＮＤ２の電位がＨレベルになることにより、第２回路部２４ｂ１２のトランジスタＰＴ２およびＰＴ３はオフ状態となる。このとき、ノードＮＤ３の電位はＨレベルの状態で保持されるので、第２回路部２４ｂ１２のトランジスタＰＴ１はオフ状態のまま保持される。このため、ノードＮＤ４の電位はＨレベルのまま保持される。これにより、第２回路部２４ｂ１２からＨレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が出力される。
【０１２６】
次に、第１回路部２４ｂ１１のトランジスタＰＴ２４に入力されるクロック信号ＨＣＬＫ１がＬレベルになるとともに、トランジスタＰＴ２５に入力されるクロック信号ＨＣＬＫ２がＨレベルになる。
【０１２７】
この際、第３実施形態では、第１回路部２４ｂ１１において、トランジスタＰＴ２４がオン状態になるとともに、トランジスタＰＴ２５がオフ状態になる。この場合には、トランジスタＰＴ２５がオフ状態になることによって、トランジスタＰＴ３およびＰＴ２４がオン状態であったとしても、第１回路部２４ｂ１１のトランジスタＰＴ３、トランジスタＰＴ２４およびトランジスタＰＴ２５を介して、負側電位ＨＶＳＳと正側電位ＨＶＤＤとの間に貫通電流が流れることが抑制される。また、第１回路部２４ｂ１１のトランジスタＰＴ３はオン状態であるため、ノードＮＤ１の電位はＨレベルに保持される。これにより、第１回路部２４ｂ１１のトランジスタＰＴ１は、オフ状態に保持される。
【０１２８】
一方、第２回路部２４ｂ１２においても、トランジスタＰＴ２４に入力されるクロック信号ＨＣＬＫ１がＬレベルになるとともに、トランジスタＰＴ２５に入力されるクロック信号ＨＣＬＫ２がＨレベルになる。これにより、第２回路部２４ｂ１２のトランジスタＰＴ２４がオン状態になるとともに、トランジスタＰＴ２５がオフ状態になる。
【０１２９】
この際、第３実施形態では、第２回路部２４ｂ１２において、初期状態で容量Ｃ２に蓄積されたＬレベルの電荷が、トランジスタＰＴ２４を介して供給される。このとき、第２回路部２４ｂ１２のトランジスタＰＴ３は、オフ状態であるのでノードＮＤ３の電位はＬレベルになる。これにより、第２回路部２４ｂ１２のトランジスタＰＴ１がオン状態となる。
【０１３０】
このとき、第２回路部２４ｂ１２のトランジスタＰＴ２は、オフ状態であるため、オン状態のトランジスタＰＴ１を介して、ノードＮＤ４の電位は負側電位ＨＶＳＳ側に低下する。この場合、ノードＮＤ３の電位（トランジスタＰＴ１のゲート電位）は、第２回路部２４ｂ１２の容量Ｃ１によって、トランジスタＰＴ１のゲート−ソース間電圧が維持されるように、ノードＮＤ４の電位（トランジスタＰＴ１のソース電位）の低下に伴って低下する。また、第２回路部２４ｂ１２では、トランジスタＰＴ３とトランジスタＰＴ２５とがオフ状態であるので、容量Ｃ１の保持電圧（トランジスタＰＴ１のゲート−ソース間電圧）は維持される。これにより、ノードＮＤ４の電位が低下していくときに、第２回路部２４ｂ１２のトランジスタＰＴ１が常時オン状態に維持されるので、出力電位であるノードＮＤ４の電位はＨＶＳＳまで低下する。その結果、第２回路部２４ｂ１２からＬレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が出力される。
【０１３１】
なお、第２回路部２４ｂ１２において、ノードＮＤ４の電位がＨＶＳＳまで低下したときのノードＮＤ３の電位は、ＨＶＳＳよりも低くなっている。このため、正側電位ＨＶＤＤに接続されたトランジスタＰＴ３に印加されるバイアス電圧は、ＨＶＤＤとＨＶＳＳとの電位差よりも大きくなる。
【０１３２】
次に、第１回路部２４ｂ１１および第２回路部２４ｂ１２において、トランジスタＰＴ２４に入力されるクロック信号ＨＣＬＫ１がＨレベルになるとともに、トランジスタＰＴ２５に入力されるクロック信号ＨＣＬＫ２がＬレベルになる。これにより、第１回路部２４ｂ１１および第２回路部２４ｂ１２において、トランジスタＰＴ２４がオフ状態になるとともに、トランジスタＰＴ２５がオン状態になる。この場合にも、ノードＮＤ１およびノードＮＤ２の電位は、Ｈレベルに維持される。また、ノードＮＤ３およびノードＮＤ４はＬレベルに保持された状態でフローティング状態となる。このため、第２回路部２４ｂ１２からは、Ｌレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が維持される。
【０１３３】
この際、第３実施形態では、第１回路部２４ｂ１１および第２回路部２４ｂ１２において、クロック信号ＨＣＬＫ１がＨレベルであり、かつ、クロック信号ＨＣＬＫ２がＬレベルである期間に、負側電位ＨＶＳＳからトランジスタＰＴ２５を介してＬレベルの電荷が供給されるとともに、そのＬレベルの電荷が容量Ｃ２に蓄積される。
【０１３４】
次に、第１回路部２４ｂ１１に入力されるスタート信号ＨＳＴがＨレベルになると、第１回路部２４ｂ１１のトランジスタＰＴ２およびＰＴ３がオフ状態になる。この場合には、ノードＮＤ１およびノードＮＤ２はＨレベルに保持された状態でフローティング状態となる。このため、他の部分へ影響が与えられることはないので、第２回路部２４ｂ１２からは、Ｌレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が維持される。
【０１３５】
次に、第１回路部２４ｂ１１において、トランジスタＰＴ２４に入力されるクロック信号ＨＣＬＫ１がＬレベルになるとともに、トランジスタＰＴ２５に入力されるクロック信号ＨＣＬＫ２がＨレベルになる。これにより、第１回路部２４ｂ１１のトランジスタＰＴ２４がオン状態になるとともに、トランジスタＰＴ２５がオフ状態になる。
【０１３６】
この際、第３実施形態では、第１回路部２４ｂ１１の容量Ｃ２に蓄積されたＬレベルの電荷が、トランジスタＰＴ２４を介して供給される。このとき、第１回路部２４ｂ１１のトランジスタＰＴ３はオフ状態であるのでノードＮＤ１の電位はＬレベルとなる。これにより、第１回路部２４ｂ１１のトランジスタＰＴ１がオン状態となる。このため、ノードＮＤ２の電位は、負側電位ＨＶＳＳ側に低下する。この場合、ノードＮＤ１は、容量Ｃ１によって、トランジスタＰＴ１のゲート−ソース間電圧が維持されるように、ノードＮＤ２の電位の低下に伴って電位が低下する。また、トランジスタＰＴ３とトランジスタＰＴ２５とがオフ状態であるので、容量Ｃ１の保持電圧（トランジスタＰＴ１のゲート−ソース間電圧）は維持される。これにより、ノードＮＤ２の電位が低下していくときに、トランジスタＰＴ１が常時オン状態に維持されるので、ノードＮＤ２の電位はＨＶＳＳまで低下してＬレベルになる。このため、第２回路部２４ｂ１２のトランジスタＰＴ２およびＰＴ３はオン状態になる。
【０１３７】
そして、第２回路部２４ｂ１２のトランジスタＰＴ３がオン状態になることにより、ノードＮＤ３の電位がＨレベルに上昇するので、トランジスタＰＴ１はオフ状態にされる。これにより、第２回路部２４ｂ１２のトランジスタＰＴ１とトランジスタＰＴ２とが同時にオン状態になるのが抑制されるので、第２回路部２４ｂ１２のトランジスタＰＴ１およびＰＴ２を介して負側電位ＨＶＳＳと正側電位ＨＶＤＤとの間に貫通電流が流れることが抑制される。
【０１３８】
一方、第２回路部２４ｂ１２においても、トランジスタＰＴ２４に入力されるクロック信号ＨＣＬＫ１がＬレベルになるとともに、トランジスタＰＴ２５に入力されるクロック信号ＨＣＬＫ２がＨレベルになる。
【０１３９】
この際、第３実施形態では、第２回路部２４ｂ１２において、トランジスタＰＴ２４がオン状態になるとともに、トランジスタＰＴ２５がオフ状態になる。この場合には、トランジスタＰＴ２５がオフ状態になることにより、第２回路部２４ｂ１２のトランジスタＰＴ３、ＰＴ２４およびＰＴ２５を介して負側電位ＨＶＳＳと正側電位ＨＶＤＤとの間に貫通電流が流れることが抑制される。
【０１４０】
そして、第２回路部２４ｂ１２のトランジスタＰＴ２がオン状態になるとともに、トランジスタＰＴ１がオフ状態になることにより、ノードＮＤ４の電位はＨＶＳＳからＨＶＤＤに上昇してＨレベルになる。このため、第２回路部２４ｂ１２からＨレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が出力される。
【０１４１】
以上のように、第３実施形態では、１段目のダミーシフトレジスタ回路２４ｂ１の第１回路部２４ｂ１１にＬレベルのスタート信号ＨＳＴが入力されている場合に、Ｌレベルのクロック信号ＨＣＬＫ１が入力されるとともに、Ｈレベルのクロック信号ＨＣＬＫ２が入力されると、第２回路部２４ｂ１２からＬレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が出力される。そして、その後、入力されるクロック信号ＨＣＬＫ１がＨレベルになるとともに、クロック信号ＨＣＬＫ２がＬレベルになった後、再度、クロック信号ＨＣＬＫ１がＬレベルになるとともに、クロック信号ＨＣＬＫ２がＨレベルになると、第２回路部２４ｂ１２からの出力信号Ｄｕｍｍｙ−ＳＲ１はＨレベルになる。
【０１４２】
なお、１段目のダミーシフトレジスタ回路２４ｂ１の第２回路部２４ｂ１２からの出力信号Ｄｕｍｍｙ−ＳＲ１は、２段目のダミーシフトレジスタ回路２４ｂ２の第１回路部２４ｂ２１に入力される。２段目のダミーシフトレジスタ回路２４ｂ２では、第１回路部２４ｂ２１に１段目のダミーシフトレジスタ回路２４ｂ１のＬレベルの出力信号Ｄｕｍｍｙ−ＳＲ１が入力されている場合に、Ｈレベルのクロック信号ＨＣＬＫ１およびＬレベルのクロック信号ＨＣＬＫ２が入力されると、第２回路部２４ｂ２２からＬレベルの出力信号Ｄｕｍｍｙ−ＳＲ２が出力される。さらに、１段目のシフトレジスタ回路２４ａ１では、第１回路部２４ａ１１に２段目のダミーシフトレジスタ回路２４ｂ２のＬレベルの出力信号Ｄｕｍｍｙ−ＳＲ２が入力されている場合に、Ｌレベルのクロック信号ＨＣＬＫ１およびＨレベルのクロック信号ＨＣＬＫ２が入力されると、第２回路部２４ａ１２からＬレベルの出力信号ＳＲ１が出力される。
【０１４３】
また、２段目のシフトレジスタ回路２４ａ２では、第１回路部２４ａ２１に１段目のシフトレジスタ回路２４ａ１のＬレベルの出力信号ＳＲ１が入力されている場合に、Ｌレベルのクロック信号ＨＣＬＫ１およびＨレベルのクロック信号ＨＣＬＫ２が入力されると、第２回路部２４ａ２２からＬレベルの出力信号ＳＲ２が出力される。このように、前段のシフトレジスタ回路からのＬレベルの出力信号が次段のシフトレジスタ回路に入力されるとともに、クロック信号ＨＣＬＫ１およびクロック信号ＨＣＬＫ２が、各段のシフトレジスタ回路に入力されることによって、各段のシフトレジスタ回路からタイミングがシフトしたＬレベルの出力信号が順次出力される。
【０１４４】
そして、タイミングがシフトしたＬレベルの信号が水平スイッチ３の各段のトランジスタＰＴ３０に入力されることにより、各段のトランジスタＰＴ３０は、順次、オン状態になる。これにより、各段のドレイン線にビデオ信号線Ｖｉｄｅｏからビデオ信号が供給されるので、各段のドレイン線は、順次、駆動（走査）される。なお、ダミーシフトレジスタ回路２４ｂ１、２４ｂ２および２４ｂ３の出力信号Ｄｕｍｍｙ−ＳＲ１、Ｄｕｍｍｙ−ＳＲ２およびＤｕｍｍｙ−ＳＲ３が入力されるトランジスタＰＴ３０では、ドレインがドレイン線に接続されていないので、オン状態になってもドレイン線にビデオ信号は供給されない。
【０１４５】
そして、１本のゲート線に繋がる全ての段のドレイン線の走査が終了すると、次のゲート線が選択される。そして、再び各段のドレイン線が順次走査された後、次のゲート線が選択される。この動作が、最後のゲート線に繋がる各段のドレイン線の走査が終了されるまで、繰り返されることによって、一画面の走査が終了する。
【０１４６】
第３実施形態では、上記のように、トランジスタＰＴ１のゲートに接続され、クロック信号ＨＣＬＫ１に応答してオンするトランジスタＰＴ２４と、トランジスタＰＴ２４と負側電位ＨＶＳＳとの間に接続され、クロック信号ＨＣＬＫ１の反転クロック信号であるクロック信号ＨＣＬＫ２に応答してオンするトランジスタＰＴ２５とを設けることによって、クロック信号ＨＣＬＫ１およびクロック信号ＨＣＬＫ２を用いて、トランジスタＰＴ２４がオン状態のときにトランジスタＰＴ２５をオフ状態にするとともに、トランジスタＰＴ２４がオフ状態のときにトランジスタＰＴ２５をオン状態にすることができる。これにより、トランジスタＰＴ２４およびトランジスタＰＴ２５のどちらか一方は、常にオフ状態になるので、正側電位ＨＶＤＤに接続されたトランジスタＰＴ３がオン状態である場合にも、トランジスタＰＴ３、トランジスタＰＴ２４およびトランジスタＰＴ２５を介して、負側電位ＨＶＳＳと正側電位ＨＶＤＤとの間に貫通電流が流れることを抑制することができる。
【０１４７】
また、第３実施形態では、上記第１実施形態と同様、トランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にするためのトランジスタＰＴ３により、トランジスタＰＴ１とトランジスタＰＴ２とを介しての正側電位ＨＶＤＤと負側電位ＨＶＳＳとの間の貫通電流を抑制することができる。その結果、第３実施形態では、トランジスタＰＴ１およびトランジスタＰＴ２を介しての正側電位ＨＶＤＤと負側電位ＨＶＳＳとの間の貫通電流のみならず、トランジスタＰＴ３、トランジスタＰＴ２４およびトランジスタＰＴ２５を介しての正側電位ＨＶＤＤと負側電位ＨＶＳＳとの間の貫通電流をも抑制することができるので、第１実施形態に比べて、液晶表示装置の消費電流が増加することをより抑制することができる。
【０１４８】
また、第３実施形態では、ドレイン線に接続された複数段のシフトレジスタ回路２４ａ１、２４ａ２、…および２４ａｎの前段（動作開始側）に、ドレイン線に接続されない２段のダミーシフトレジスタ回路２４ｂ１および２４ｂ２を設けることによって、動作開始側から２段目のシフトレジスタ回路はドレイン線に接続されていない２段目のダミーシフトレジスタ回路２４ｂ２になるので、動作開始側から２段目のシフトレジスタ回路に対応する領域に表示ムラが発生するのを抑制することができる。また、ドレイン線に接続された複数段のシフトレジスタ回路２４ａ１、２４ａ２、…および２４ａｎの最終段（シフトレジスタ回路２４ａｎ）の次段に、ドレイン線に接続されないダミーシフトレジスタ回路２４ｂ３を設けることによって、最終段のシフトレジスタ回路はドレイン線に接続されないダミーシフトレジスタ回路２４ｂ３になるので、最終段のシフトレジスタ回路に対応する領域に表示ムラが発生することを抑制することができる。
【０１４９】
なお、第３実施形態のその他の効果は、上記第１実施形態と同様である。
【０１５０】
（第４実施形態）
図１２は、本発明の第４実施形態による有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置を示した平面図である。図１２を参照して、この第４実施形態では、本発明を有機ＥＬ表示装置に適用した例について説明する。
【０１５１】
この第４実施形態の有機ＥＬ表示装置では、図１２に示すように、基板６０上に表示部１１が設けられている。なお、図１２の表示部１１は１画素分の構成を示している。また、表示部１１にマトリクス状に配置された各画素１２は、２つのｐチャネルトランジスタ１２ａおよび１２ｂ（以下、トランジスタ１２ａおよび１２ｂという）と、補助容量１２ｃと、陽極１２ｄと、それに対向配置された陰極１２ｅと、これら陽極１２ｄと陰極１２ｅとの間に挟持された有機ＥＬ素子１２ｆとによって構成されている。トランジスタ１２ａのゲートはゲート線に接続されている。また、トランジスタ１２ａのソースはドレイン線に接続されている。また、トランジスタ１２ａのドレインには補助容量１２ｃおよびトランジスタ１２ｂのゲートが接続されている。また、トランジスタ１２ｂのドレインは陽極１２ｄに接続されている。また、Ｈドライバ４内部の回路構成は、図２に示したトランジスタを用いたシフトレジスタ回路によるＨドライバ４の構成と同様である。第４実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図１に示した第１実施形態による液晶表示装置と同様である。
【０１５２】
第４実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、表示部における表示ムラやＨドライバの消費電流の増加を抑制することができるなどの第１実施形態と同様の効果を得ることができる。
【０１５３】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１５４】
たとえば、上記実施形態では、シフトレジスタ回路の動作開始側（初段側）にダミーシフトレジスタ回路を２段配置するとともに、最終段にダミーシフトレジスタ回路を１段配置するようにしたが、本発明はこれに限らず、シフトレジスタ回路の初段側または最終段のみにダミーシフトレジスタ回路を配置するようにしてもよい。また、初段側に３段以上のダミーシフトレジスタ回路を配置するようにしてもよい。
【０１５５】
また、上記実施形態では、本発明を液晶表示装置および有機ＥＬ表示装置に適用した例を示したが、本発明はこれに限らず、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも適用可能である。
【０１５６】
また、上記実施形態では、Ｈドライバのみに本発明のシフトレジスタ回路を適用した例を示したが、本発明はこれに限らず、ＨドライバおよびＶドライバの両方に本発明によるシフトレジスタ回路を適用するようにしてもよい。この場合には、消費電流をより低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による液晶表示装置を示した平面図である。
【図２】図１に示した第１実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図３】図２に示したシフトレジスタ回路の最終段の回路図である。
【図４】２つのゲート電極を有するｐチャネルトランジスタの構造を説明するための模式図である。
【図５】図１に示した第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。
【図６】本発明の第２実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図７】図６に示したシフトレジスタ回路の最終段の回路図である。
【図８】図６に示した第２実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。
【図９】本発明の第３実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図１０】図９に示したシフトレジスタ回路の最終段の回路図である。
【図１１】図９に示した第３実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。
【図１２】本発明の第４実施形態による有機ＥＬ表示装置を示した平面図である。
【図１３】従来の抵抗負荷型のインバータ回路を備えたシフトレジスタ回路の回路図である。
【図１４】図１３に示した従来のシフトレジスタ回路のタイミングチャートである。
【符号の説明】
２、１２ 画素
４ａ１、４ａ２、４ａｎ、４ａ（ｎ＋１）、１４ａ１、１４ａ２、１４ａｎ、１４ａ（ｎ＋１）、２４ａ１、２４ａ２、２４ａｎ、２４ａ（ｎ＋１） シフトレジスタ回路
４ｂ１、４ｂ２、１４ｂ１、１４ｂ２、２４ｂ１、２４ｂ２ 第１ダミーシフトレジスタ回路
４ｂ３、１４ｂ３、２４ｂ３ 第２ダミーシフトレジスタ回路
４ａ１１、４ａ２１、４ａｎ１、４ａ（ｎ＋１）１、４ｂ１１、４ｂ２１、４ｂ３１、１４ａ１１、１４ａ２１、１４ａｎ１、１４ａ（ｎ＋１）１、１４ｂ１１、１４ｂ２１、１４ｂ３１、２４ａ１１、２４ａ２１、２４ａｎ１、２４ａ（ｎ＋１）１、２４ｂ１１、２４ｂ２１、２４ｂ３１ 第１回路部

Claims (13)

1. 画素に映像信号を供給する複数のドレイン線を順次駆動するための複数段のシフトレジスタ回路と、
   前記複数段のシフトレジスタ回路の動作開始側に設置され、前記ドレイン線に接続されない複数段の第１ダミーシフトレジスタ回路とを備え、
   前記シフトレジスタ回路および前記第１ダミーシフトレジスタ回路は、
   第１電位側に接続された第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、前記第１トランジスタのゲートと前記第２電位との間に接続され、前記第２トランジスタがオン状態のときに、前記第１トランジスタをオフ状態にするための第１導電型の第３トランジスタとを有する第１回路部を含むことを特徴とする表示装置。
2. 前記複数段のシフトレジスタ回路の動作開始側とは反対側に設置され、前記ドレイン線に接続されない第２ダミーシフトレジスタ回路をさらに備えることを特徴とする請求項１に記載の表示装置。
3. 前記複数段の第１ダミーシフトレジスタ回路の初段には、スタート信号が入力されることを特徴とする請求項１または２に記載の表示装置。
4. 少なくとも前記第１トランジスタ、前記第２トランジスタおよび前記第３トランジスタは、ｐ型の電界効果型トランジスタであることを特徴とする請求項１〜３のうちいずれか１項に記載の表示装置。
5. 前記第１トランジスタのゲートとソースとの間には、第１容量が接続されていることを特徴とする請求項１〜４のうちいずれか１項に記載の表示装置。
6. 前記第３トランジスタは、互いに電気的に接続された２つのゲート電極を有することを特徴とする請求項１〜５のうちいずれか１項に記載の表示装置。
7. 前記第１トランジスタは、クロック信号に応答してオンすることを特徴とする請求項１〜６のうちいずれか１項に記載の表示装置。
8. 前記第１トランジスタのゲートと、クロック信号を供給するクロック信号線との間に接続され、ダイオード接続された第４トランジスタをさらに備えることを特徴とする請求項１〜７のうちいずれか１項に記載の表示装置。
9. 前記ダイオード接続された第４トランジスタは、互いに電気的に接続された２つのゲート電極を有することを特徴とする請求項８に記載の表示装置。
10. 前記第１回路部は、前記第１トランジスタのゲートと、クロック信号を供給するクロック信号線との間に接続され、前記第３トランジスタがオフ状態のときにオン状態となる信号に応答してオンする第１導電型の第５トランジスタをさらに含むことを特徴とする請求項１〜８のうちいずれか１項に記載の表示装置。
11. 前記第１回路部は、前記第１トランジスタのゲートに接続され、第１の信号に応答してオンする第１導電型の第４トランジスタと、前記第４トランジスタと前記第１電位との間に接続され、前記第１の信号がオン状態のときにオフ状態になる第２の信号に応答してオンする第１導電型の第５トランジスタとを有することを特徴とする請求項１〜６のうちいずれか１項に記載の表示装置。
12. 前記第１トランジスタのソースと、前記第４トランジスタおよび前記第５トランジスタの接続点との間には、第２容量が接続されていることを特徴とする請求項１１に記載の表示装置。
13. 画素に映像信号を供給する複数のドレイン線を順次駆動するための複数段のシフトレジスタ回路と、
    前記複数段のシフトレジスタ回路の動作開始側とは反対側に設置され、前記ドレイン線に接続されないダミーシフトレジスタ回路とを備え、
    前記シフトレジスタ回路および前記ダミーシフトレジスタ回路は、
    第１電位側に接続された第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、前記第１トランジスタのゲートと前記第２電位との間に接続され、前記第２トランジスタがオン状態のときに、前記第１トランジスタをオフ状態にするための第１導電型の第３トランジスタとを有する第１回路部を含むことを特徴とする表示装置。

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