KR100666642B1 - 주사 구동부 및 이를 포함하는 유기 전계발광 표시장치 - Google Patents

주사 구동부 및 이를 포함하는 유기 전계발광 표시장치 Download PDF

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Abstract

시프트 레지스터를 사용하지 않는 주사 구동부 및 이를 포함하는 유기전계발광표시장치가 개시된다. 즉, 주사 구동부는 시프트 레지스터 대신에 래치와 NAND 게이트를 사용하여 설계함으로써, 표시 패널 내에서 구동부가 차지하는 면적을 줄일 수 있다. 또한, 주사 구동부는 클럭신호 및 스타트 펄스만을 사용하여 구동 라인 및 트랜지스터의 개수을 줄일 수 있어 전력손실을 감소시킨다.

Description

주사 구동부 및 이를 포함하는 유기 전계발광 표시장치{Scan Driver and Organic Electro Luminescent Display Device for having the same}
도 1은 종래의 유기 전계발광 표시장치의 구성도이다.
도 2는 본 발명의 실시예에 따른 유기 전계발광 표시장치의 구성도이다.
도 3은 본 발명의 실시예에 따른 주사 구동부의 구성도이다.
도 4는 본 발명의 실시예에 따른 주사 구동부의 래치부의 회로도이다.
도 5는 본 발명의 실시예에 따른 주사 구동부의 NAND게이트 및 버퍼부의 회로도이다.
도 6은 본 발명의 실시예에 따른 주사 구동부의 동작을 설명하는 타이밍도이다.
도 7은 본 발명의 실시예에 따른 발광제어 구동부의 구성도이다.
도 8은 본 발명의 실시예에 따른 발광제어 구동부의 회로도이다.
도 9는 본 발명의 실시예에 따른 발광제어 구동부의 동작을 설명하는 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 화소부 200 : 주사 구동부
300 : 발광제어 구동부 400 : 데이터 구동부
본 발명은 유기 전계발광 표시장치에 관한 것으로서, 더욱 구체적으로는 래치와 NAND게이트를 사용한 주사 구동부를 구비하는 유기 전계발광 표시장치에 관한 것이다.
최근, 경량, 박형 등의 특성으로 휴대용 정보기기에 액정표시장치 LCD와 유기 전계발광 표시장치 OLED 등이 많이 사용되고 있다. 유기 전계발광 표시장치는 액정표시장치에 비하여 휘도 특성 및 시야각 특성이 우수하여 차세대 평판표시장치로 주목받고 있다.
통상, 액티브 매트릭스 유기 전계발광 표시장치 AMOLED에 형성된 화소는 R, G, B 부화소로 구성되고, 각 R, G, B 부화소는 유기 전계발광 표시소자를 구비한다.
각 유기 전계발광 표시소자는 애노드 전극과 캐소드 전극 사이에 각 R, G, B 유기발광층을 개재하고, 애노드 전극과 캐소드 전극에 인가되는 전압에 의해 R, G, B 유기발광층으로 형성된 유기막으로부터 소정의 광을 발광한다.
또한 액티브 매트릭스 유기 전계발광 표시장치 AMOLED는 전압 기입 방식 (Voltage programming method) 또는 전류 기입 방식(Current programming method)을 사용하여 N*M 개의 유기 전계발광 표시소자들을 구동시킨다.
도 1은 종래의 유기 전계발광 표시장치의 구성도이다.
유기 전계발광 표시장치는 화소부(10), 주사·발광제어 구동부(20) 및 데이터 구동부(30)로 구성된다.
화소부(10)는 다수의 주사 라인(S1~Sn)과 다수의 데이터 라인(D1~Dm) 및 다수의 발광제어 라인(E1~En)이 교차하는 영역에 위치한 다수의 화소들(P11~Pnm)로 구성되어 있으며, 다수의 데이터 라인(D1~Dm)을 통해 인가되는 데이터 신호에 따라 소정의 영상을 디스플레이한다.
또한, 하나의 화소(Pnm)는 레드, 그린 및 블루 부화소로 구성되며 화소부(10)의 레드, 그린 및 블루 부화소는 동일한 화소 회로의 구성을 갖고 있으며, 각각의 유기 전계발광 표시소자에 인가되는 신호에 상응하는 레드, 그린 및 블루의 빛을 발광한다. 따라서 각 화소(Pnm)는 레드, 그린 및 블루 부화소가 발광하는 빛을 조합하여 특정한 색을 표시한다.
또한, 데이터 구동부(30)는 타이밍 제어부(미도시)로부터 공급되는 데이터 제어신호에 응답하여 R, G, B 데이터에 상응하는 신호를 데이터 라인(D1~Dm)에 공급한다.
또한, 주사·발광제어 구동부(20)는 타이밍 제어부(미도시)로부터의 데이터 제어신호인 스타트 펄스와 클럭 신호에 응답하며 순차적으로 주사 라인(S1~Sn) 및 발광제어 라인(E1~En)에 주사 신호 및 발광제어 신호를 공급한다. 주사·발광제어 구동부(20)는 발광제어 신호를 발생시키는 시프트 레지스터 및 이전 발광제어 신호와 현재 발광제어신호의 논리 연산을 수행하여 주사 신호를 발생시키는 다수의 논리게이트로 구성된다.
즉, 본 발명과 관련되고, 본 발명에 의해 해결되는 문제점은 다음과 같다.
근래, 유기 전계발광 표시장치는 발광제어 신호의 듀티(duty)를 조절하여 휘도 조절하는 구동 방법이 많이 사용되고 있다. 이러한 구동을 위하여 유기 전계발광 표시장치는 주사 구동부와 발광제어 구동부를 별개로 구성되어야 한다.
이에 따른 시프트 레지스터를 포함하는 주사 구동부는 불필요한 트랜지스터들 및 신호선 라인들이 그 이상으로 사용되므로 불필요한 전력소비와 불필요한 비용이 늘어나며, 주사 구동부의 설계 면적이 커짐에 따라 영상을 디스플레이하는 표시 패널의 영역이 줄어드는 문제점이 있다.
본 발명의 목적은 주사 구동부와 발광제어 구동부를 별개로 구동하는 유기전계발광표시장치에 있어서, 시프트 레지스터를 사용하지 않고 단순화된 주사 구동부를 설계하여 전력 소비를 최적화하고, 비용 절감 및 표시 패널의 영역을 확보하는 것을 제공한다.
각각의 주사신호를 출력하는 다수의 주사신호 발생회로들을 포함하는 주사 구동장치에 있어서, 상기 주사신호 발생회로는, 제 1 주사신호 및 제 3 주사신호를 공급받아 상기 제 1 주사신호의 하강에지에서 동기되어 상기 제 3 주사신호의 하강에지까지 하이레벨의 출력신호를 생성하는 래치부; 및 반주기의 위상차를 가지는 2개의 클럭 신호들 중 하나의 클럭 신호와 상기 래치부의 출력신호를 공급받아 논리연산을 수행하여 제 2 주사신호를 출력하는 NAND 게이트를 포함하고, 상기 제1 주사신호, 상기 제 2 주사신호 및 상기 제 3 주사신호는 순차적으로 출력되는 것을 특징으로 하는 주사 구동장치를 제공한다.
영상을 디스플레이하기 위한 화소부; 상기 화소부로 발광제어신호를 공급하기 위한 발광제어 구동부; 및 상기 화소부로 각각의 주사신호를 공급하기 위한 다수의 주사신호 발생회로들을 가지는 주사 구동부를 포함하며, 상기 각각의 주사신호 발생회로는, 제 1 주사신호 및 제 2 주사신호를 공급받아 상기 제 1 주사신호의 하강에지에서 동기되어 상기 제 2 주사신호의 하강에지까지 하이레벨의 출력신호를 생성하는 래치부; 및 반주기의 위상차를 가지는 2개의 클럭 신호들 중 하나의 클럭 신호와 상기 래치부의 출력신호를 공급받아 논리연산을 수행하여 제 2 주사신호를 출력하는 NAND 게이트를 포함하고, 상기 제 1 주사신호, 상기 제 2 주사신호 및 상기 제 3 주사신호는 순차적으로 출력되는 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
이하, 본 발명의 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 유기 전계발광 표시장치의 구성도이다.
도 2를 참조하면, 유기 전계발광 표시장치는 화소부(100), 주사 구동부(200), 발광제어 구동부(300) 및 데이터 구동부(400)로 구성된다.
상기 화소부(100)는 다수의 주사 라인(S1~Sn), 다수의 발광제어 라인(E1~En) 및 다수의 데이터 라인(D1~Dm)로 정의되는 영역에 형성된 다수의 화소(P11~Pnm)로 구성된다. 각각의 화소(Pnm)는 레드, 그린 및 블루 부화소들로 구성되며, 데이터 구동부(400)로부터 각각의 데이터 신호를 수신하는 각 데이터 라인들과 연결된다.
상기 각 화소(Pnm)의 레드, 그린 및 블루 부화소는 동일한 화소 회로의 구성을 갖고 있다. 상기 레드, 그린 및 블루 부화소는 유기 전계발광 표시소자(OLED)에 인가되는 전류에 상응하는 레드, 그린 및 블루의 빛을 발광하여 특정한 조합색을 디스플레이한다.
상기 주사 구동부(200)는 타이밍 제어부(미도시)로부터 공급되는 타이밍 제어신호인 스타트펄스 및 클럭 신호에 동기되어 다수의 주사 라인(S1~Sn)으로 소정의 주사 신호를 순차적으로 공급한다.
상기 발광제어 구동부(300)는 시프트 레지스터를 포함하며, 상기 타이밍 제어부(미도시)로부터 공급되는 타이밍 제어신호인 스타트 펄스 및 클럭 신호에 동기되어 발광제어 신호를 출력한다. 이 때, 상기 클럭 신호의 듀티는 1 프레임마다 타이밍 제어부(미도시)로부터 각각의 프레임이 동일한 휘도를 유지하도록 제어될 수 있다.
상기 데이터 구동부(400)는 다수의 데이터 라인(D1~Dm)과 연결되어 상기 주사 구동부(200)의 주사 신호에 의해 선택된 화소가 디스플레이되게 하기 위한 데이 터 신호를 인가한다. 즉, 상기 데이터 신호에 상응하는 구동 전류가 상기 화소에 인가되고, 상기 구동 전류는 상기 화소에 형성된 화소 회로에 전기적인 연결흐름에 의해 상기 유기 전계발광 표시소자(OLED)로 전달된다. 그 결과, 상기 유기 전계발광 표시소자(OLED)는 디스플레이된다.
도 3은 본 발명의 실시예에 따른 주사 구동부의 구성도이다.
도 3을 참조하면, 주사 구동부는 다수의 주사신호 발생회로(250)로 구성된다.
제 1 주사신호 발생회로(250)는 제 1 래치부(210), 제 1 NAND 게이트(220) 및 제 1 버퍼부(230)로 구성된다. 제 1 래치부(210)는 타이밍 제어부(미도시)로부터 스타트 펄스(SP)를 공급받고, 제 2 주사신호 발생회로로부터 제 2 주사신호(S2)를 공급받아, 스타트 펄스(SP)의 하강에지에서 제 2 주사신호(S2)의 하강에지까지 하이레벨을 유지하는 출력신호를 상기 제 1 NAND 게이트(220)로 출력한다.
제 1 NAND 게이트(220)는 상기 제 1 래치부(210)의 출력신호 및 제 1 클럭신호(CLK1)를 공급받아 논리연산을 수행하여 출력신호를 생성한다. 이러한 제 1 NAND 게이트(220)는 두 개의 입력신호가 모두 하이레벨을 유지하는 구간에서만 로우레벨의 출력신호를 생성하고, 그 이외의 구간에서는 하이레벨의 출력신호를 생성한다.
제 1 버퍼부(230)는 제 1 NAND 게이트(220)의 출력신호를 공급받아 출력 레벨을 상승 또는 하강하여 제 1 주사신호(S1)를 화소부(100) 및 제 2 주사신호 발생회로의 제 2 래치부(210)로 공급한다.
제 2 주사신호 발생회로(260)는 제 2 래치부(210), 제 2 NAND 게이트(220) 및 제 2 버퍼부(230)로 구성된다. 제 2 래치부(210)는 제 1 주사신호 발생회로(250)로부터 제 1 주사신호(S1)를 공급받고, 제 3 주사신호 발생회로로부터 제 3 주사신호(S3)를 공급받아, 제 1 주사신호의 하강에지에서 제 3 주사신호(S3)의 하강에지까지 하이레벨을 유지하는 출력신호를 제 2 NAND 게이트(220)로 출력한다.
제 2 NAND 게이트(220)는 상기 제 2 래치부(210)의 출력신호 및 제 2 클럭신호(CLK2)를 공급받아 논리연산을 수행하여 출력신호를 생성한다. 제 2 버퍼부(230)는 제 2 NAND 게이트(220)의 출력신호를 공급받아 레벨을 상승 또는 하강하여 제 2 주사신호(S2)를 화소부(100), 제 1 및 제 3 주사신호 발생회로(250,270)의 제 1 및 제 3 래치부(210)로 공급한다.
연속되는 주사신호 발생회로들도 상기와 같이 이전 및 다음 주사신호들(Sn-1,Sn+1)을 래치부(210)로 공급받아 출력신호를 생성하며, 버퍼부(230)에서 화소부(100)는 물론, 이전 및 다음 래치부(210)로 현재 주사신호(Sn)를 공급한다.
즉, 홀수번째 주사신호 발생회로들은 제 1 클럭신호(CLK1)를 NAND 게이트로 공급받고, 짝수번째 주사신호 발생회로들은 제 2 클럭신호(CLK2)를 NAND 게이트로 공급받는다. 이러한 제 2 클럭신호(CLK2)는 제 1 클럭신호(CLK1)에 대하여 반주기만큼 시프트된 신호이며, 경우에 따라서는 반전된 제 1 클럭신호(CLK1)를 사용할 수 있다.
이하, 도 4와 도 5를 통하여 상기 래치부, NAND 게이트 및 버퍼부의 구성에 대하여 좀 더 구체적으로 설명한다.
도 4는 본 발명의 실시예에 따른 주사 구동부의 래치부의 회로도이다.
도 4를 참조하면, 래치부는 입력부(213) 및 음의 전원공급부(215)로 구성된다.
이하에서는, 제 1 주사신호 발생회로(250)의 제 1 래치부(210)를 대표적으로 살펴본다.
먼저, 상기 입력부(213)는 양의 전원전압(VDD)과 음의 전원전달부(215) 사이에 연결된 제 1 트랜지스터(MS1) 및 제 2 트랜지스터(MS2)로 구성된다.
상기 제 1 트랜지스터(MS1)는 소스 전극이 양의 전원전압(VDD)과 연결되고, 드레인전극이 출력단(out1) 및 제 3 트랜지스터(MS3)의 게이트전극과 연결되며, 상기 타이밍 제어부(미도시)로부터 스타트 펄스(SP)를 공급받아 온/오프 동작한다.
상기 제 2 트랜지스터(MS2)는 소스전극이 양의 전원전압(VDD)과 연결되고, 드레인전극이 제 3 트랜지스터(MS3)의 드레인 전극 및 제 4 트랜지스터(MS4)의 게이트전극과 연결되며, 상기 제 2 주사신호 발생회로(260)로부터 제 2 주사신호(S2)를 공급받아 온/오프 동작한다.
또한, 상기 음의 전원전달부(215)는 음의 전원전압(VSS)과 입력부(213) 사이에 연결된 제 3 트랜지스터(MS3) 및 제 4 트랜지스터(MS4)로 구성된다.
상기 제 3 트랜지스터(MS3)는 소스 전극이 음의 전원전압(VSS)과 연결되고, 드레인전극이 상기 제 2 트랜지스터(MS2)의 드레인전극 및 제 4 트랜지스터(MS4)의 게이트전극과 연결된다. 이러한 제 3 트랜지스터(MS3)는 제 1 트랜지스터(MS1)의 출력신호를 공급받아 온/오프 동작하여 제 4 트랜지스터(MS4)의 게이트전극으로 음의 전원전압(VSS)을 공급한다.
상기 제 4 트랜지스터(MS4)는 소스 전극이 음의 전원전압(VSS)과 연결되고, 드레인전극이 출력단(out1)과 연결되며, 상기 제 2 및 제 3 트랜지스터들(MS2,MS3)의 출력신호를 공급받아 온/오프 동작한다.
상기 제 1 래치부(210)의 동작을 살펴보면, 상기 제 1 트랜지스터(MS1)로 로우레벨의 스타트 펄스(SP)가 인가되고, 상기 제 2 트랜지스터(MS2)로 하이레벨의 제 2 주사신호(S2)가 인가되면 제 1 트랜지스터(MS1)가 턴온된다. 따라서 출력단(out1)으로 양의 전원전압(VDD)을 갖는 하이레벨의 출력신호가 생성된다.
상기 제 1 트랜지스터(MS1)로 하이레벨의 스타트 펄스(SP)가 인가되고, 제 2 트랜지스터(MS2)로 하이레벨의 제 2 주사신호(S2)가 인가되면, 상기 제 1 및 제 2 트랜지스터들(MS1,MS2)은 모두 턴오프된다. 이 때, 상기 제 3 트랜지스터(MS3)가 하이레벨의 이전출력신호를 공급받아 턴온되어 제 4 트랜지스터(MS4)로 음의 전원전압(VSS)을 공급한다. 따라서 제 4 트랜지스터(MS4)는 턴오프되므로 출력단(out1)으로는 하이레벨의 이전 출력신호가 그대로 유지된다.
상기 제 1 트랜지스터(MS1)로 하이레벨의 스타트 펄스(SP)가 인가되고 제 2 트랜지스터(MS2)로 로우레벨의 제 2 주사신호(S2)가 인가되면, 제 2 트랜지스터(MS2)가 턴온되어 제 4 트랜지스터(MS4)로 양의 전원전압(VDD)을 공급한다. 따라서 제 4 트랜지스터(MS4)가 턴온되어 출력단(out1)으로는 음의 전원전압(VSS)을 가지는 로우레벨의 출력신호가 출력된다.
따라서 이러한 제 1 래치부(210)는 스타트 펄스(SP)의 하강에지에서부터 제 2 주사신호(S2)의 하강에지까지 하이레벨을 유지하는 출력신호를 제 1 NAND 게이트 (220)로 출력한다.
도 5는 본 발명의 실시예에 따른 주사 구동부의 NAND 게이트 및 버퍼부의 회로도이다.
이하에서는, 주사 구동부의 제 1 NAND 게이트 및 제 1 버퍼부를 대표적으로 살펴본다.
도 5를 참조하면, 제 1 NAND 게이트(220)는 제 1 래치부(210)의 출력신호 및 상기 제 1 클럭신호(CLK1)를 공급받아 양의 전원전압(VDD)을 출력단으로 공급하는 양의 전원전달부(223) 및 제 1 래치부(210)의 출력신호 및 상기 제 1 클럭신호(CLK1)를 공급받아 음의 전원전압(VSS)을 출력단으로 공급하는 음의 전원전달부(225)로 구성된다.
먼저, 양의 전원전달부(223)는 상기 양의 전원전압(VDD)과 출력단 사이에 병렬 연결된 2개의 스위칭 트랜지스터들(MS5,MS6)로 구성된다.
제 1 스위칭 트랜지스터(MS5)는 소스전극이 양의 전원전압(VDD)과 연결되고, 드레인전극이 상기 출력단과 연결되며, 제 1 래치부(210)의 출력신호를 공급받아 온/오프 동작하여 양의 전원전압(VDD)을 출력단으로 전달한다.
제 2 스위칭 트랜지스터(MS6)는 소스전극이 양의 전원전압(VDD)과 연결되고, 드레인전극이 상기 출력단과 연결되며, 제 1 클럭신호(CLK1)를 공급받아 온/오프 동작하여 양의 전원전압(VDD)을 출력단으로 전달한다.
상기 음의 전원전달부(225)는 상기 음의 전원전압(VSS)과 출력단 사이에 직렬 연결된 2개의 스위칭 트랜지스터들(MS7,MS8)로 구성된다.
제 3 스위칭 트랜지스터(MS7)는 소스전극이 제 4 스위칭 트랜지스터(MS8)의 드레인전극과 연결되고, 드레인전극이 출력단과 연결되며, 제 1 래치부(210)의 출력신호를 공급받아 온/오프 동작하여 제 4 스위칭 트랜지스터(MS8)의 출력신호를 출력단으로 전달한다.
제 4 스위칭 트랜지스터(MS8)는 소스전극이 음의 전원전압(VSS)과 연결되고, 드레인전극이 제 3 스위칭 트랜지스터(MS7)와 연결되며, 제 1 클럭신호(CLK1)를 공급받아 온/오프 동작하여 제 3 스위칭 트랜지스터(MS7)로 음의 전원전압(VSS)을 전달한다.
이러한 제 1 NAND 게이트(220)는 제 1 래치부(210)의 출력신호와 제 1 클럭신호(CLK1)가 하이레벨인 경우에만 로우레벨의 출력신호를 출력하고, 그 외의 경우에는 하이레벨의 출력신호를 출력한다. 제 1 NAND 게이트(220)의 양의 전원전달부(223) 및 음의 전원전달부(225)는 서로 다른 전도타입의 트랜지스터들로 구성된다.
본 실시예에서는 신호파형에 따라 양의 전원전달부(223)의 트랜지스터들(MS5,MS6)을 P타입 MOSFET으로, 음의 전원전달부(225)의 트랜지스터들(MS7,MS8)을 N타입 MOSFET으로 형성한다.
이러한 주사신호 발생회로(250)의 경우 제1 NAND 게이트(220)의 출력신호를 화소부(100)의 트랜지스터들을 온/오프 시킬 수 있는 전압레벨로 상승 또는 하강시키는 제 1 버퍼부(230)를 더 포함한다.
이러한 제 1 버퍼부(230)는 2개의 인버터들(233,235)로 구성된다.
제 1 인버터(233)는 제 1 NAND 게이트(220)의 출력신호를 동시에 공급받아 선택적으로 온/오프 동작하여 양의 전원전압(VDD) 또는 음의 전원전압(VSS)을 전달하는 2개의 트랜지스터들(MS9,MS10)로 구성된다. 제 1 인버팅 트랜지스터(MS9)는 소스전극이 양의 전원전압(VDD)과 연결되고, 드레인전극이 출력단과 연결되어, 제 1 NAND 게이트(220)의 출력신호를 공급받아 온/오프 동작하여 상기 양의 전원전압(VDD)을 출력한다.
제 2 인버팅 트랜지스터(MS10)는 소스전극이 음의 전원전압(VSS)과 연결되고, 드레인전극이 출력단과 연결되어, 제 1 NAND 게이트(220)의 출력신호를 공급받아 온/오프 동작하여 상기 음의 전원전압(VSS)을 출력한다.
상기와 같은 제 1 및 제 2 인버팅 트랜지스터들(MS9,MS10)은 서로 반대의 전도 타입인 트랜지스터들로 구성되며, 본 발명에서는 신호파형에 따라 제 1 인버팅 트랜지스터(MS9)를 P타입 MOSFET으로 제 2 인버팅 트랜지스터(MS10)를 N타입 MOSFET으로 형성된다. 제 1 및 제 2 인버팅 트랜지스터들(MS9,MS10)은 제 1 NAND 게이트(220)의 출력신호를 동시에 공급받아 선택적으로 턴온된다. 따라서, 제 1 NAND 게이트(220)의 출력신호가 하이레벨인 경우 제 2 인버팅 트랜지스터(MS10)가 턴온되어 음의 전원전압(VSS)이 출력되며, 제 1 NAND 게이트(220)의 출력신호가 로우 레벨인 경우 제 1 인버팅 트랜지스터(MS9)가 턴온되어 양의 전원전압(VDD)이 출력된다.
제 2 인버터(235)는 제 1 인버터(233)의 출력신호를 공급받아 반전시킨 제 1 주사신호(S[1])를 출력하는 2개의 트랜지스터들(MS11,MS12)로 구성된다.
제 3 인버팅 트랜지스터(MS11)는 소스전극이 양의 전원전압(VDD)과 연결되 고, 드레인전극이 출력단과 연결되어, 제 1 인버터(233)의 출력신호를 공급받아 온/오프 동작하여 상기 양의 전원전압(VDD)을 가지는 하이레벨의 제 1 주사신호(S[1])를 출력한다.
제 4 인버팅 트랜지스터(MS12)는 소스전극이 음의 전원전압(VSS)과 연결되고, 드레인전극이 출력단과 연결되어, 제 1 인버터(233)의 출력신호를 공급받아 온/오프 동작하여 상기 음의 전원전압(VSS)을 가지는 로우레벨의 제 1 주사신호(S1)를 출력한다.
상기와 같은 제 3 및 제 4 인버팅 트랜지스터들(MS11,MS12)은 서로 반대의 전도타입인 트랜지스터들로 구성되며, 본 발명에서는 신호파형에 따라 제 3 인버팅 트랜지스터(MS11)를 P타입 MOSFET으로, 제 4 인버팅 트랜지스터(MS12)를 N타입 MOSFET으로 형성한다. 제 3 및 제 4 인버팅 트랜지스터들(MS11,MS12)은 제 1 인버터(233)의 출력신호를 동시에 공급받아 선택적으로 턴온된다. 따라서 제 1 인버터(233)의 출력신호가 하이레벨인 경우 제 4 인버팅 트랜지스터(MS12)가 턴온되어 음의전원전압(VSS)을 가지는 제 1 주사신호(S1)가 출력되며, 제 1 인버터(233)의 출력신호가 로우레벨인 경우 제 3 인버팅 트랜지스터(MS11)가 턴온되어 양의 전원전압(VDD)을 가지는 제 1 주사신호(S[1])가 출력된다.
따라서, 제 1 버퍼부(230)는 상기 제 1 NAND 게이트(220)의 출력신호를 제 1 인버터(233)에 의해 반전하고, 제 2 인버터(235)에 의해 다시 반전하여 제 1 NAND 게이트(220)의 출력신호와 같은 파형을 가지는 제 1 주사신호(S1)를 출력한다. 이러한 제 1 주사신호(S[1])는 제 1 NAND 게이트(220)의 출력신호와 같은 듀티를 가 지나, 더 큰 진폭을 가지므로 화소부(100)의 트랜지스터들의 온/오프 동작을 확실히 수행할 수 있다.
도 6은 본 발명의 실시예에 따른 주사 구동부의 동작을 설명하는 타이밍도이다.
도 6을 참조하면, 각각의 주사신호 발생회로(250)의 래치부(210)는 이전 주사신호(Sn-1) 및 이후 주사신호(Sn+1)를 공급받는다.
먼저, 스타트 펄스(SP) 및 제 2 주사신호(S2)가 제 1 주사신호 발생회로(250)의 제 1 래치부(210)로 인가되면, 제 1 래치부(210)는 스타트 펄스(SP)의 하강에지에서 제 2 주사신호(S[2])의 하강에지까지 하이레벨을 유지하는 출력신호를 제 1 NAND 게이트(220)로 공급한다.
제 1 NAND 게이트(220)는 제 1 래치부(210)의 출력신호 및 제 1 클럭신호(CLK1)를 공급받는다. 이러한 제 1 NAND 게이트(220)는 제 1 래치부(210)의 출력신호와 제 1 클럭신호(CLK1)의 논리 연산을 수행하여 제 1 클럭신호(CLK1) 및 제 1 래치부(210)의 출력신호가 모두 하이레벨인 구간동안 로우레벨의 출력신호를 제 1 버퍼부(230)로 공급한다.
제 1 버퍼부(230)는 제 1 NAND 게이트(220)의 출력신호를 공급받아, 출력신호가 로우레벨인 동안 화소부(100)의 트랜지스터들을 턴온시키기에 충분한 음의 전원전압(VSS)의 제 1 주사신호(S[1])를 출력한다.
다음으로, 제 1 주사신호(S[1]) 및 제 3 주사신호(S[3])가 제 2 주사신호 발생회로(260)의 제 2 래치부(210)로 인가되면, 제 2 래치부(210)는 제 1 주사신호 (S[1])의 하강에지에서 제 3 주사신호(S[3])의 하강에지까지 하이레벨을 유지하는 출력신호를 제 2 NAND 게이트(220)로 공급한다.
제 2 NAND 게이트(220)는 제 2 래치부(210)의 출력신호 및 제 2 클럭신호(CLK2)를 공급받는다. 제 2 클럭신호(CLK2)는 제 1 클럭신호(CLK1)에 대하여 반주기 시프트되어 제 2 NAND 게이트(220)로 입력된다. 이러한 제 2 NAND 게이트(220)는 제 2 래치부(210)의 출력신호와 제 2 클럭신호(CLK2)의 논리 연산을 수행하여 제 2 클럭신호(CLK2) 및 제 2 래치부(210)의 출력신호가 모두 하이레벨인 구간동안 로우레벨의 출력신호를 제 2 버퍼부(230)로 공급한다.
제 2 버퍼부(230)는 제 2 NAND 게이트(220)의 출력신호를 공급받아, 출력신호가 로우레벨인 동안 화소부(100)의 트랜지스터들을 턴온시키기에 충분한 음의 전원전압(VSS)의 제 2 주사신호(S[2])를 출력한다.
위와 같은 동작을 반복하여, 마지막으로 제 n 주사신호 발생회로가 제 n번째 주사신호(Sn)를 출력하면 화소부(100)에 한 프레임의 영상이 디스플레이된다.
도 7은 본 발명의 실시예에 따른 발광제어 구동부의 구성도이다.
도 7을 참조하면, 발광제어 구동부(300)는 다수의 플립플롭(310;FF1,FF2,FF3,..) 및 다수의 버퍼부(320)로 구성된다.
제 1 플립플롭(FF1)은 스타트 펄스(SP), 클럭신호(CLK) 및 반전된 클럭신호(CLKB)를 입력받아, 스타트 펄스(SP)의 하이레벨을 클럭신호(CLK)의 상승에지까지 유지시킨 제 1 출력신호를 생성한다.
제 2 플립플롭(FF2)은 상기 제 1 플립플롭(FF1)의 제 1 출력신호를 입력신호 로 인가받고, 클럭신호(CLK) 및 반전된 클럭신호(CLKB)에 의해 동기된다. 제 2 플립플롭(FF2)은 클럭신호(CLK) 및 반전된 클럭신호(CLKB)를 제 1 플립플롭(FF1)과 반대의 노드로 공급받아 클럭 반주기 시프트된 반전된 클럭신호(CLKB)의 상승에지에서 제 1 플립플롭(FF1)의 제 1 출력신호를 샘플링하고, 클럭 1 주기동안 유지시킨 제 2 출력신호를 생성한다. 따라서 이러한 제 2 플립플롭(FF2)의 제 2 출력신호는 제 1 플립플롭(FF1)의 제 1 출력신호에 대하여 클럭 반주기만큼 시프트되어 하이레벨에서 로우레벨로 변화된다.
연속되는 플립플롭들(FF3,FF4,...)도 이전 플립플롭의 출력신호를 입력받아 클럭신호(CLK) 또는 반전된 클럭신호(CLKB)의 상승에지에서 샘플링하여, 클럭 반주기만큼 시프트된 출력신호들을 순차적으로 출력한다.
각각의 플립플롭(310)은 상기 플립플롭의 출력신호를 공급받아 화소부(100)의 트랜지스터들을 온/오프 시키기에 충분한 레벨의 전압으로 상승 또는 하강시키기 위한 버퍼부(320)와 연결된다. 각각의 버퍼부(320)는 연결된 플립플롭(310)으로부터 출력신호를 공급받아 출력신호가 하이레벨일 때에는 양의 전원전압을 가지는 하이레벨 발광제어신호(En)를 출력하고, 출력신호가 로우레벨일 때에는 음의 전원전압을 가지는 로우레벨 발광제어신호(En)를 출력한다.
이하 상기 플립플롭(310) 및 버퍼부(320)의 구성에 대해 상세히 설명한다.
도 8은 본 발명의 실시예에 따른 발광제어 구동부의 회로도이다.
도 8을 참조하면, 발광제어 구동부(300)는 이전 출력신호(En-1)를 공급받아 발광제어신호(En)를 생성하는 다수의 발광제어 구동회로들로 구성된다.
도 8에서는 설명의 편의를 돕기 위해 제 1 및 제 2 발광제어 구동회로들을 대표적으로 살펴본다.
제 1 발광제어 구동회로는 클럭신호(CLK)와 반전된 클럭신호(CLKB)를 공급받고, 스타트 펄스(SP)를 공급받아 제 1 플립플롭 출력신호(F1)를 생성하는 제 1 플립플롭(310;FF1)과 상기 제 1 플립플롭 출력신호(F1)를 공급받아 전압 레벨을 조절하여 제 1 발광제어신호(E1)를 생성하는 버퍼부(320)로 구성된다.
제 1 플립플롭(310)은 4개의 전압전달 트랜지스터들(ME1,ME4,ME5,ME8) 및 3개의 스위칭부들(311,313,315)로 구성된다.
제 1 전압전달 트랜지스터(ME1)는 소스전극이 양의 전원전압(VDD)과 연결되고, 드레인전극이 제 1 스위칭부(311)와 연결되어 스타트 펄스(SP)에 의해 온/오프 동작하여 제 1 스위칭부(311)로 양의 전원전압(VDD)을 전달한다.
제 2 전압전달 트랜지스터(ME4)는 소스전극이 음의 전원전압(VSS)과 연결되고, 드레인전극이 제 1 스위칭부(311)와 연결되어 스타트 펄스(SP)에 의해 온/오프 동작하여 제 1 스위칭부(311)로 음의 전원전압(VSS)을 전달한다. 이러한 제 1 및 제 2 전압전달 트랜지스터들(ME1,ME4)은 서로 다른 전도타입의 트랜지스터들로 형성되며, 신호의 파형에 따라 본 발명에서는 제 1 전압전달 트랜지스터(ME1)를 P타입 MOSFET으로 형성하고, 제 2 전압전달 트랜지스터(ME4)를 N타입 MOSFET으로 형성한다.
제 3 전압전달 트랜지스터(ME5)는 소스전극이 양의 전원전압(VDD)과 연결되고, 드레인전극이 제 2 스위칭부(313)와 연결되어 제 1 플립플롭 출력신호(F1)에 의해 온/오프 동작하여 제 2 스위칭부(313)로 양의 전원전압(VDD)을 전달한다.
제 4 전압전달 트랜지스터(ME8)는 소스전극이 음의 전원전압(VSS)과 연결되고, 드레인전극이 제 2 스위칭부(313)와 연결되어 제 1 플립플롭 출력신호(F1)에 의해 온/오프 동작하여 제 2 스위칭부(313)로 음의 전원전압(VSS)을 전달한다. 이러한 제 3 및 제 4 전압전달 트랜지스터들(ME5,ME8)은 서로 다른 전도타입의 트랜지스터들로 형성되며, 신호의 파형에 따라 본 발명에서는 제 3 전압전달 트랜지스터(ME5)를 P타입 MOSFET으로 형성하고, 제 4 전압전달 트랜지스터(ME8)를 N타입 MOSFET으로 형성한다.
제 1 스위칭부(311)는 2개의 서로 다른 전도타입의 트랜지스터들(ME2,ME3)로 형성된다.
제 1 트랜지스터(ME2)는 소스전극이 제 1 전압전달 트랜지스터(ME1)의 드레인전극과 연결되고, 드레인전극이 출력단과 연결되어, 반전된 클럭신호(CLKB)에 의해 온/오프 동작하여 출력단으로 양의 전원전압(VDD)을 출력한다.
제 2 트랜지스터(ME3)는 소스전극이 제 2 전압전달 트랜지스터(ME4)의 드레인전극과 연결되고, 드레인전극이 출력단과 연결되어, 클럭신호(CLK)에 의해 온/오프 동작하여 출력단으로 음의 전원전압(VSS)을 출력한다.
제 2 스위칭부(313)는 2개의 서로다른 전도타입의 트랜지스터들(ME6,ME7)로 형성된다.
제 3 트랜지스터(ME6)는 소스전극이 제 3 전압전달 트랜지스터(ME5)의 드레인전극과 연결되고, 드레인전극이 출력단과 연결되어, 클럭신호(CLK)에 의해 온/오 프 동작하여 출력단으로 양의 전원전압(VDD)을 출력한다.
제 4 트랜지스터(ME7)는 소스전극이 제 4 전압전달 트랜지스터(ME8)의 드레인전극과 연결되고, 드레인전극이 출력단과 연결되어, 반전된 클럭신호(CLKB)에 의해 온/오프 동작하여 출력단으로 음의전원전압(VSS)을 출력한다. 이러한 제 1 및 제 2 스위칭부(311,313)의 출력단은 제 3 스위칭부(315)의 입력단과 연결된다.
제 3 스위칭부(315)는 2개의 서로다른 전도타입의 트랜지스터들(ME9,ME10)로 구성된다.
제 5 트랜지스터(ME9)는 소스전극이 양의 전원전압(VDD)과 연결되고, 드레인전극이 제 1 플립플롭(FF1)의 출력단과 연결되어, 제 1 및 제 2 스위칭부(311,313)의 출력단의 출력신호에 따라 온/오프 동작하여 제 1 플립플롭 출력신호(F1)를 출력한다.
제 6 트랜지스터(ME10)는 소스전극이 음의 전원전압(VSS)과 연결되고, 드레인전극이 제 1 플립플롭(FF1)의 출력단과 연결되어, 제 1 및 제 2 스위칭부(311,313)의 출력단의 출력신호에 따라 온/오프 동작하여 제 1 플립플롭 출력신호(F1)를 출력한다.
상기와 같은 제 1, 2 및 제 3 스위칭부들(311,313,315)의 트랜지스터들(ME2,ME3,ME6,ME7,ME9,ME10)은 신호의 파형에 따라 양의전원전압(VDD)과 연결된 트랜지스터들(ME2,ME6,ME9)이 P타입 MOSFET으로 형성되고, 음의전원전압(VSS)과 연결된 트랜지스터들(ME3,ME7,ME10)이 N타입 MOSFET으로 형성된다.
제 1 버퍼부(320)는 2개의 인버터들(321,323)로 형성된다.
제 1 인버터(321)는 제 1 플립플롭 출력신호(F1)를 공급받아 반전된 레벨의 전원전압을 제 2 인버터(323)로 공급한다.
제 2 인버터(323)는 제 1 인버터(321)의 출력신호를 공급받아 반전된 레벨의 제 1 발광제어신호(E1)를 화소부(100)로 공급한다.
따라서 제 1 플립플롭 출력신호(F1)의 파형과 동일한 파형의 제 1 발광제어신호(E1)가 화소부(100)로 공급되며, 이때의 진폭은 화소부의 트랜지스터를 온/오프 시킬 수 있는 양의 전원전압(VDD) 또는 음의 전원전압(VSS) 레벨을 갖는다.
제 2 발광제어 구동회로는 제 1 발광제어 구동회로와 동일한 구성을 가지며, 단, 제 1 및 제 2 스위칭부(311,313)로 공급되는 클럭신호(CLK) 및 반전된 클럭신호(CLKB)가 제 1 발광제어 구동회로와 반대로 공급된다. 즉 제 1 및 제 4 트랜지스터들(ME2,ME7)로 클럭신호가 공급되고, 제 2 및 제 3 트랜지스터들(ME3,ME6)로 반전된 클럭신호(CLKB)가 공급된다. 또한, 제 2 발광제어 구동회로는 스타트 펄스(SP)가 공급되는 트랜지스터들(ME1,ME4)로 제 1 플립플롭의 출력신호(F1)가 공급된다. 따라서, 제 1 및 제 2 플립플롭들(FF1,FF2)은 클럭 반주기만큼 시프트된 출력신호들(F1,F2)을 연속적으로 출력한다.
연속한 발광제어 구동회로들(FF3,FF4,..)도 홀수번째 발광제어 구동회로들은 제 1 발광제어 구동회로와 같이 클럭신호(CLK) 및 반전된 클럭신호(CLKB)를 공급받고, 짝수번째 발광제어 구동회로들은 제 2 발광제어 구동회로와 같이 반전된 클럭신호(CLKB) 및 클럭신호(CLK)를 공급받는다.
이하 제 1 및 제 2 발광제어 구동회로의 동작을 살펴본다.
먼저, 제 1 발광제어 구동회로의 제 1 플립플롭(FF1)으로 하이레벨의 클럭신호(CLK) 및 로우레벨의 반전된 클럭신호(CLKB)가 공급된다. 이 때, 하이레벨의 스타트 펄스(SP)가 공급되면, 제 2 전압공급 트랜지스터(ME4) 및 제 1 스위칭부(311)의 제 2 트랜지스터(ME3)가 턴온되어 제 3 스위칭부(315)의 입력단으로 음의 전원전압(VSS)이 공급된다.
제 3 스위칭부(315)는 음의 전원전압(VSS)을 공급받아 제 5 트랜지스터(ME9)가 턴온되어 버퍼부(320)로 양의 전원전압(VDD)을 가지는 제 1 플립플롭 출력신호(F1)를 출력한다. 버퍼부(320)는 제 1 플립플롭 출력신호(F1)를 공급받아 이에 상응하는 양의 전원전압(VDD)을 가지는 하이레벨의 제 1 발광제어신호(E1)를 출력한다.
다음으로, 클럭신호(CLK)가 로우레벨로 변화하고, 반전된 클럭신호(CLKB)가 하이레벨로 변화하면 제 1 스위칭부(311)의 2개의 트랜지스터들(ME2,ME3)은 턴오프되고, 제 2 스위칭부(313)의 2개의 트랜지스터들(ME6,ME7)이 턴온된다.
또한, 제 1 플립플롭 출력신호(F1)의 이전 상태인 양의전원전압(VDD)을 공급받아 제 4 전압전달 트랜지스터(ME8)가 턴온된다. 따라서 제 3 스위칭부(315)의 입력단으로 제 4 전압전달 트랜지스터(ME8) 및 제 4 트랜지스터(ME7)를 통하여 음의전원전압(VSS)이 전달되어 양의전원전압(VDD)을 가지는 제 1 플립플롭 출력신호(F1)가 출력된다.
마지막으로, 클럭신호(CLK)가 하이레벨로 변화하고, 반전된 클럭신호(CLKB)가 로우레벨로 변화하면, 제 1 스위칭부(311)의 2개의 트랜지스터들(ME2,ME3)이 턴 온된다. 이때 로우레벨의 스타트 펄스(SP)가 공급되어 양의 전원전압(VDD)이 제 3 스위칭부(315)의 입력단으로 공급된다. 따라서 제 3 스위칭부(315)의 제 6 트랜지스터(ME10)가 턴온되어 음의 전원전압(VSS)을 가지는 제 1 플립플롭 출력신호(F1)가 버퍼부(320)로 출력된다.
따라서 버퍼부(320)에서 출력되는 제 1 발광제어신호(E1)는 스타트 펄스(SP)의 상승에지에서부터 클럭신호(CLK)의 상승에지까지 하이레벨을 유지하고 클럭신호(CLK)의 상승에지에서 로우레벨로 변화하는 펄스파형을 나타낸다.
제 2 발광제어 구동회로는 제 1 발광제어 구동회로로부터 제 1 플립플롭 출력신호(F1)를 공급받고, 타이밍 제어부(미도시)로부터 클럭신호(CLK) 및 반전된 클럭신호(CLKB)를 공급받는다.
먼저 제 2 플립플롭(FF2)으로 로우레벨의 클럭신호(CLK) 및 하이레벨의 반전된 클럭신호(CLKB)가 공급된다. 이때, 하이레벨의 제 1 플립플롭 출력신호(F1)가 공급되면, 제 2 전압공급 트랜지스터(ME4) 및 제 1 스위칭부(311)의 제 2 트랜지스터(ME3)가 턴온되어 제 3 스위칭부(315)의 입력단으로 음의 전원전압(VSS)이 공급된다. 제 3 스위칭부(315)는 음의 전원전압(VSS)을 공급받아 제 5 트랜지스터(ME9)가 턴온되어 버퍼부(320)로 양의 전원전압(VDD)을 가지는 제 2 플립플롭 출력신호(F2)를 출력한다. 버퍼부(320)는 제 2 플립플롭 출력신호(F2)를 공급받아 이에 상응하는 양의 전원전압(VDD)을 가지는 하이레벨의 제 2 발광제어신호(E2)를 출력한다.
다음으로, 클럭신호(CLK)가 하이레벨로 변화하고, 반전된 클럭신호(CLKB)가 로우레벨로 변화하면, 제 1 스위칭부(311)의 2개의 트랜지스터들(ME2,ME3)은 턴오프되고, 제 2 스위칭부(313)의 2개의 트랜지스터들(ME6,ME7)이 턴온된다. 이 때, 제 2 플립플롭 출력신호(F2)의 이전 상태인 양의 전원전압(VDD)을 공급받아 제 4 전압전달 트랜지스터(ME8)가 턴온된다. 따라서 제 3 스위칭부(315)의 입력단으로 제 4 전압전달 트랜지스터(ME8) 및 제 4 트랜지스터(ME7)를 통하여 음의 전원전압(VSS)이 전달되어 양의 전원전압(VDD)을 가지는 제 2 플립플롭 출력신호(F2)가 출력된다.
마지막으로, 클럭신호(CLK)가 다시 로우레벨로 변화하고, 반전된 클럭신호(CLKB)가 하이레벨로 변화하면, 제 1 스위칭부(311)의 2개의 트랜지스터들(ME2,ME3)이 턴온된다. 이 때, 로우레벨의 제 1 발광제어신호(E1)가 공급되어 양의전원전압(VDD)이 제 3 스위칭부(315)의 입력단으로 공급된다. 따라서, 제 3 스위칭부(315)의 제 6 트랜지스터(ME10)가 턴온되어 음의 전원전압(VSS)을 가지는 제 2 플립플롭 출력신호(F2)가 버퍼부(320)로 출력된다.
따라서, 버퍼부(320)에서 출력되는 제 2 발광제어신호(E2)는 제 1 플립플롭 출력신호(F1)를 공급받아 클럭신호(CLK)의 하강에지(반전된 클럭신호의 상승에지)에서 샘플링하여 클럭 1주기동안 하이레벨을 유지하는 펄스 파형을 나타낸다.
도 9는 본 발명의 실시예에 따른 발광제어 구동부의 동작을 설명하는 타이밍도이다.
도 9를 참조하여 도 7 및 도 8의 발광제어 구동부의 동작을 살펴보면, 먼저 제 1 발광제어 구동회로로 하이레벨의 스타트 펄스(SP), 클럭신호(CLK) 및 반전된 클럭신호(CLKB)가 공급된다.
제 1 발광제어 구동회로는 스타트 펄스(SP)의 상승에지에서 클럭신호(CLK)의 하강에지까지 하이레벨을 유지하는 제 1 발광제어신호(E1)를 화소부(100)로 출력한다.
제 2 발광제어 구동회로는 제 1 발광제어 구동회로의 제 1 플립플롭 출력신호(F1)를 공급받고, 클럭신호(CLK) 및 반전된 클럭신호(CLKB)를 공급받는다. 이러한 클럭신호(CLK) 및 반전된 클럭신호(CLKB)는 제 1 발광제어 구동회로와 반대로 공급되어, 제 1 발광제어신호(E1)를 클럭신호(CLK)의 하강에지(반전된 클럭신호의 상승에지)에서 샘플링하여, 클럭 1 주기만큼 하이레벨을 유지하는 제 2 발광제어신호(E2)를 화소부(100)로 출력한다. 이러한 제 1 발광제어신호(E1) 및 제 2 발광제어신호(E2)는 하이레벨에서 로우레벨로 하강하는 지점이 클럭 반주기만큼 시프트된 파형을 나타낸다. 이후의 발광제어 구동회로들도 이전 플립플롭 출력신호(Fn-1)를 공급받아 클럭 반주기만큼 시프트된 발광제어신호(En)를 순차적으로 화소부(100)로 공급한다.
이러한 발광제어 구동부(300)는 주사 구동부(200)와 개별적인 클럭신호들 및 스타트 펄스를 이용하여 구동되어, 휘도조절을 위해 독립적으로 발광제어신호(En)의 듀티를 조절할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 본 발명에 따르면, 유기 전계발광 표시장치의 주사 구동부는 시프트 레지스터를 사용하지 않고 래치와 NAND 게이트를 사용하여 설계함으로써, 구동부가 차지하는 면적을 줄여 표시 패널의 영역을 확보하는 효과를 준다.
또한, 주사 구동부는 클럭신호 및 스타트 펄스만을 사용하여 주사 신호를 생성하므로 구동 라인 및 트랜지스터의 수을 감소시킴으로써, 비용 절감 및 전력손실을 최적화하는 효과를 준다.

Claims (20)

  1. 각각의 주사신호를 출력하는 다수의 주사신호 발생회로들을 포함하는 주사 구동장치에 있어서, 상기 주사신호 발생회로는,
    제 1 주사신호 및 제 3 주사신호를 공급받아 상기 제 1 주사신호의 하강에지에서 동기되어 상기 제 3 주사신호의 하강에지까지 하이레벨의 출력신호를 생성하는 래치부; 및
    반주기의 위상차를 가지는 2개의 클럭 신호들 중 하나의 클럭 신호와 상기 래치부의 출력신호를 공급받아 논리연산을 수행하여 제 2 주사신호를 출력하는 NAND 게이트를 포함하고,
    상기 제 1 주사신호, 상기 제 2 주사신호 및 상기 제 3 주사신호는 순차적으로 출력되는 것을 특징으로 하는 주사 구동장치.
  2. 제 1 항에 있어서, 상기 주사 구동장치는 홀수의 주사신호 발생회로와 짝수의 주사신호 발생회로가 반주기의 위상차를 가지는 서로 다른 클럭신호를 공급받아 논리연산을 수행하는 것을 특징으로 하는 주사 구동장치.
  3. 제 2 항에 있어서, 상기 래치부는,
    상기 이전 주사신호 및 다음 주사신호를 공급받아 출력단으로 양의전원전압을 출력하기 위한 입력부; 및
    상기 입력부로부터 상기 양의전원전압을 공급받아 상기 출력단으로 상기 음의전원전압을 출력하기 위한 음의전원전달부를 포함하는 것을 특징으로 하는 주사 구동장치.
  4. 제 3 항에 있어서, 상기 입력부는,
    상기 양의전원전압과 상기 음의전원전달부 사이에 형성되며, 상기 이전 주사신호에 의해 온/오프 동작하여 상기 양의전원전압을 출력단 및 음의전원전달부로 전달하는 제 1 트랜지스터; 및
    상기 양의전원전압과 상기 음의전원전달부 사이에 형성되며, 상기 다음 주사신호에 의해 온/오프 동작하여 상기 양의전원전압을 상기 음의전원전달부로 전달하는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 주사 구동장치.
  5. 제 4 항에 있어서, 상기 음의전원전달부는,
    상기 제 2 트랜지스터와 상기 음의전원전압 사이에 형성되며, 상기 제 1 트랜지스터로부터의 출력전압에 의해 온/오프 동작하여 상기 음의전원전압을 출력하는 제 3 트랜지스터; 및
    상기 출력단과 상기 음의전원전압 사이에 형성되며, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터의 출력전압에 의해 온/오프 동작하여 상기 음의전원전압을 상기 출력단으로 출력하는 제 4 트랜지스터를 포함하는 것을 특징으로 하는 주사 구동장치.
  6. 제 5 항에 있어서, 상기 제 1 및 제 2 트랜지스터는 제 3 및 제 4 트랜지스터들과 다른 전도타입의 트랜지스터인 것을 특징으로 하는 주사 구동장치.
  7. 제 6 항에 있어서, 상기 NAND게이트는,
    상기 래치부의 출력신호 및 상기 클럭신호를 공급받아 양의전원전압 레벨의 주사신호를 출력하는 양의전원전달부; 및
    상기 래치부의 출력신호 및 상기 클럭신호를 공급받아 음의전원전압 레벨의 주사신호를 출력하는 음의전원전달부를 포함하는 것을 특징으로 하는 주사 구동장치.
  8. 제 7 항에 있어서, 상기 양의전원전달부는 상기 양의전원전압과 출력단 사이에 병렬연결되며, 상기 래치부의 출력신호 및 상기 클럭신호를 각각 공급받아 온/ 오프 동작하여, 상기 양의전원전압을 상기 출력단으로 전달하는 2개의 트랜지스터들을 포함하며,
    상기 음의전원전달부는 상기 음의전원전압과 출력단 사이에 직렬연결되며, 상기 래치부의 출력신호 및 상기 클럭신호를 각각 공급받아 온/오프 동작하여, 상기 음의전원전압을 상기 출력단으로 전달하는 2개의 트랜지스터들을 포함하는 것을 특징으로 하는 주사 구동장치.
  9. 제 8 항에 있어서, 상기 양의전원전달부의 2개의 트랜지스터들은 상기 음의전원전달부의 2개의 트랜지스터들과 다른 전도타입의 트랜지스터인 것을 특징으로 하는 주사 구동장치.
  10. 제 9 항에 있어서, 상기 주사신호 발생회로는 상기 NAND게이트의 출력신호를 공급받아, 화소부의 트랜지스터들의 온/오프 레벨로 상승 또는 하강된 주사신호를 출력하는 버퍼부를 더 포함하는 것을 특징으로 하는 주사 구동장치.
  11. 영상을 디스플레이하기 위한 화소부;
    상기 화소부로 발광제어신호를 공급하기 위한 발광제어 구동부; 및
    상기 화소부로 각각의 주사신호를 공급하기 위한 다수의 주사신호 발생회로들을 가지는 주사 구동부를 포함하며, 상기 각각의 주사신호 발생회로는,
    제 1 주사신호 및 제 2 주사신호를 공급받아 상기 제 1 주사신호의 하강에지에서 동기되어 상기 제 2 주사신호의 하강에지까지 하이레벨의 출력신호를 생성하는 래치부; 및
    반주기의 위상차를 가지는 2개의 클럭 신호들 중 하나의 클럭 신호와 상기 래치부의 출력신호를 공급받아 논리연산을 수행하여 제 2 주사신호를 출력하는 NAND 게이트를 포함하고,
    상기 제 1 주사신호, 상기 제 2 주사신호 및 상기 제 3 주사신호는 순차적으로 출력되는 것을 특징으로 하는 유기전계발광표시장치.
  12. 제 11 항에 있어서, 상기 주사 구동장치는 홀수의 주사신호 발생회로와 짝수의 주사신호 발생회로가 반주기 위상차를 가지는 서로 다른 클럭신호를 공급받아 논리연산을 수행하는 것을 특징으로 하는 유기전계발광표시장치.
  13. 제 12 항에 있어서, 상기 래치부는,
    상기 이전 주사신호 및 다음 주사신호를 공급받아 출력단으로 양의전원전압을 출력하기 위한 입력부; 및
    상기 입력부로부터 상기 양의전원전압을 공급받아 상기 출력단으로 상기 음의전원전압을 출력하기 위한 음의전원전달부를 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  14. 제 13 항에 있어서, 상기 입력부는,
    상기 양의전원전압과 상기 음의전원전달부 사이에 형성되며, 상기 이전 주사신호에 의해 온/오프 동작하여 상기 양의전원전압을 출력단 및 음의전원전달부로 전달하는 제 1 트랜지스터; 및
    상기 양의전원전압과 상기 음의전원전달부 사이에 형성되며, 상기 다음 주사신호에 의해 온/오프 동작하여 상기 양의전원전압을 상기 음의전원전달부로 전달하는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  15. 제 14 항에 있어서, 상기 음의전원전달부는,
    상기 제 2 트랜지스터와 상기 음의전원전압 사이에 형성되며, 상기 제 1 트랜지스터로부터의 출력전압에 의해 온/오프 동작하여 상기 음의전원전압을 출력하는 제 3 트랜지스터; 및
    상기 출력단과 상기 음의전원전압 사이에 형성되며, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터의 출력전압에 의해 온/오프 동작하여 상기 음의전원전압 을 상기 출력단으로 출력하는 제 4 트랜지스터를 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  16. 제 15 항에 있어서, 상기 제 1 및 제 2 트랜지스터는 제 3 및 제 4 트랜지스터들과 다른 전도타입의 트랜지스터인 것을 특징으로 하는 유기전계발광표시장치.
  17. 제 16 항에 있어서, 상기 NAND게이트는,
    상기 래치부의 출력신호 및 상기 클럭신호를 공급받아 양의전원전압 레벨의 주사신호를 출력하는 양의전원전달부; 및
    상기 래치부의 출력신호 및 상기 클럭신호를 공급받아 음의전원전압 레벨의 주사신호를 출력하는 음의전원전달부를 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  18. 제 17 항에 있어서, 상기 양의전원전달부는 상기 양의전원전압과 출력단 사이에 병렬연결되며, 상기 래치부의 출력신호 및 상기 클럭신호를 각각 공급받아 온/오프 동작하여, 상기 양의전원전압을 상기 출력단으로 전달하는 2개의 트랜지스터들을 포함하며,
    상기 음의전원전달부는 상기 음의전원전압과 출력단 사이에 직렬연결되며, 상기 래치부의 출력신호 및 상기 클럭신호를 각각 공급받아 온/오프 동작하여, 상기 음의전원전압을 상기 출력단으로 전달하는 2개의 트랜지스터들을 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  19. 제 18 항에 있어서, 상기 양의전원전달부의 2개의 트랜지스터들은 상기 음의전원전달부의 2개의 트랜지스터들과 다른 전도타입의 트랜지스터인 것을 특징으로 하는 유기전계발광표시장치.
  20. 제 19 항에 있어서, 상기 주사신호 발생회로는 상기 NAND게이트의 출력신호를 공급받아, 상기 화소부의 트랜지스터들의 온/오프 레벨로 상승 또는 하강된 주사신호를 출력하는 버퍼부를 더 포함하는 것을 특징으로 하는 유기전계발광표시장치.
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