TWI556220B - 移位暫存器及其輸出訊號下拉方法 - Google Patents

Description

移位暫存器及其輸出訊號下拉方法

本發明是有關於一種移位暫存器，尤其是有關於一種移位暫存器的下拉電路。

在面板產業的競爭日益激烈下，各家面板廠商所追求的目標不外乎就是輕薄短小，而如果想要使面板達到窄邊框的效果，將閘極驅動電路(gate driver IC)整合到玻璃基板上是一個較佳的技術方案，因此基於窄邊框和低成本的考量之下，GOA(gate driver on array)逐漸成為各家面板廠商所研究的一個技術。一般來說，現今的移位暫存器係依據輸入訊號以及高頻的操作時脈訊號而產生輸出訊號，然而，當下一級移位暫存器產生並輸出所述的輸出訊號之後，上一級的移位暫存器所產生的輸出訊號理想上應該處於邏輯低準位，但由於受到高頻操作時脈訊號或是其它訊號之間在預期外的耦合作用的影響，可能會使得輸出訊號無法穩定地維持在邏輯低準位的狀態，因此為了降低高頻的操作時脈訊號或是其它訊號之間在預期外的耦合作用而產生的雜訊而影響輸出訊號的穩定性，一般都會在移位暫存器當中配置多個下拉電路來將所述的輸出訊號穩定地維持在邏輯低準位的狀態。

傳統的移位暫存器配置了兩組下拉電路，並各自 藉由接收兩組在工作期間互補的低頻訊號當作其下拉控制訊號，然而在此種設計之下的下拉控制訊號的電壓準位將會被限制在整個電路所接收的最高電壓準位，在這種情況下，如果要使下拉電路具有更良好的驅動能力，一般的做法是增加下拉電路中用來將所述的輸出訊號做下拉操作的電晶體的尺寸，然而此種做法除了需要更大的佈線面積之外，同時也可能會使移位暫存器在操作的時候產生更多的漏電流。據此，如何在不增加下拉電路內部的電晶體的尺寸的前提之下，仍舊能夠提升下拉電路的驅動能力以使移位暫存器的輸出訊號更加穩定，便成為各家廠商致力研究的目標。

本發明提供一種移位暫存器，其具有更佳的輸出訊號下拉能力，且不需要增加下拉電路中的電晶體尺寸。

本發明另提供一種移位暫存器的輸出訊號下拉方法，此方法適用於上述的移位暫存器。

本發明提出的一種移位暫存器，其用以接收輸入訊號以及第一操作時脈訊號而產生輸出訊號，所述的移位暫存器包括主下拉控制電路、第一輔助下拉控制電路、第二輔助下拉控制電路以及下拉電路。主下拉控制電路用以接收輸入訊號、下拉時脈訊號以及參考電位，並輸出下拉控制訊號。第一輔助下拉控制電路電連接於主下拉控制電路並接收參考電位。第一輔助下拉控制電路用以控制下拉控制訊號為浮接。第二輔助下拉控制電路用以接收下拉時脈訊號以及第一操作時脈訊號。第二輔助下拉控制電路用以拉升浮接的下拉控制訊號的電位。下拉電路用以接收並依據拉升電位後的下拉控制訊號而將輸入訊號以及輸出訊號的電位下拉至參考電 位。

在本發明的一實施例中，上述之移位暫存器中的第二輔助下拉電路包括耦合控制電晶體以及耦合電容。耦合控制電晶體的控制端接收下拉時脈訊號，耦合控制電晶體的第一端接收第一操作時脈訊號，耦合電容的第一端電連接於耦合控制電晶體的第二端，耦合電容的第二端接收下拉控制訊號。當下拉時脈訊號以及第一操作時脈訊號被致能時，耦合控制電晶體控制耦合電容以便藉由耦合電容的耦合作用而將第一操作時脈訊號的電位耦合至耦合電容的第二端以拉升浮接的下拉控制訊號的電位。

在本發明的一實施例中，上述之移位暫存器中的主下拉控制電路包括第一電晶體、第二電晶體、第三電晶體以及第四電晶體。第一電晶體的控制端以及第一電晶體的第一端接收下拉時脈訊號。第二電晶體的控制端接收輸入訊號，第二電晶體的第一端電連接於第一電晶體的第二端，第二電晶體的第二端接收參考電位。第三電晶體的控制端電連接於第一電晶體的第二端，第三電晶體的第一端接收下拉時脈訊號。第四電晶體的控制端接收輸入訊號，第四電晶體的第一端電連接於第三電晶體的第二端，第四電晶體的第二端接收參考電位。當下拉時脈訊號被致能時，第三電晶體的第二端輸出下拉控制訊號。

在本發明的一實施例中，上述的第一輔助下拉控制電路包括第五電晶體。第五電晶體的控制端接收第一操作時脈訊號，第五電晶體的第一端電連接於第三電晶體的控制端，第五電晶體的第二端接收參考電位，第五電晶體依據第一操作時脈訊號而截止第三電晶體以使下拉控制訊號為浮接。

在本發明另一實施例中，上述的第一輔助下拉控 制電路更包括第六電晶體。第六電晶體的控制端接收第二操作時脈訊號，第六電晶體的第一端電連接於第五電晶體的第一端，第六電晶體的第二端接收參考電位，第二操作時脈訊號係早於第一操作時脈訊號被致能，第六電晶體依據第二操作時脈訊號而在第五電晶體之前先截止第三電晶體以使下拉控制訊號為浮接。

在本發明的又一實施例中，上述的第一輔助下拉控制電路包括第五電晶體、第六電晶體、第七電晶體以及第八電晶體。第五電晶體的第一端電連接於第三電晶體的控制端，第五電晶體的第二端接收參考電位，第六電晶體的控制端以及第六電晶體的第一端接收第一操作時脈訊號，第六電晶體的第二端電連接於第五電晶體的控制端，第七電晶體的控制端以及第七電晶體的第一端接收第二操作時脈訊號，第七電晶體的第二端電連接第五電晶體的控制端，第八電晶體的控制端接收第三操作時脈訊號，第八電晶體的第一端電連接第五電晶體的控制端，第八電晶體的第二端接收參考電位，第二操作時脈訊號係早於該第一操作時脈訊號被致能，第三操作時脈訊號係晚於第一操作時脈訊號被致能，第六電晶體以及第七電晶體分別依據第一操作時脈訊號以及第二操作時脈訊號而導通第五電晶體，藉此截止第三電晶體以使下拉控制訊號為浮接。

本發明提出的一種移位暫存器的輸出訊號下拉方法，適用於包括主下拉控制電路、第一輔助下拉控制電路、第二輔助下拉控制電路以及下拉電路的移位暫存器，第二輔助下拉控制電路包括耦合控制電晶體、耦合電容，下拉電路用以接收移位暫存器的輸出訊號以及參考電位，所述的輸出訊號下拉方法包括下列步驟：提供下拉時脈訊號至主下拉控制電路以使主下拉控制電路輸出下拉控制訊號；提供第一操 作時脈訊號至第一輔助下拉控制電路以控制下拉控制訊號為浮接，並將下拉時脈訊號以及第一操作時脈訊號提供至耦合控制電晶體來控制耦合電容，以便藉由耦合電容的耦合作用而將浮接的下拉控制訊號的電位拉升；以及，下拉電路依據拉升電位後的下拉控制訊號而將移位暫存器的輸出訊號下拉至參考電位。

本發明因採用上述的電路架構以輸出訊號下拉方法，藉由第一輔助下拉控制電路將主下拉控制電路所輸出的下拉控制訊號控制為浮接，再藉由第二輔助下拉控制電路當中的耦合電容將浮接的下拉控制訊號的電位拉升至超過整個電路所接收的最高電壓準位，因此拉升電位後的下拉控制訊號能夠更有效地驅動下拉電路，且不需要增加下拉電路當中的電晶體的尺寸。

100‧‧‧移位暫存器

101、102、401、601‧‧‧穩壓模組

10-1、10-2‧‧‧主下拉控制電路

11-1、11-2‧‧‧第一輔助下拉控制電路

12-1、12-2‧‧‧第二輔助下拉控制電路

13-1、13-2‧‧‧下拉電路

Ta、Tb、Tc、Td、T32、T42、T51、T52、T53、T55、T56、T57、T58、T59‧‧‧電晶體

T51-1、T52-1、T53-1、T54-1、T55-1、T56-1、T57-1、T58-1、T59-1‧‧‧第一端

T51-2、T52-2、T53-2、T54-2、T55-2、T56-2、T57-2、T58-2、T59-2‧‧‧第二端

T51-3、T52-3、T53-3、T54-3、T55-3、T56-3、T57-3、T58-3、T59-3‧‧‧控制端

Ca、Cc‧‧‧電容

VSS‧‧‧參考電位

Q(n)、Q(n+2)‧‧‧輸入訊號

G(n)、G(n+4)‧‧‧輸出訊號

HC(n-1)、HC(n)、HC(n+2)、HC1、HC2、HC3、HC4‧‧‧操作時脈訊號

LC1、LC2‧‧‧下拉時脈訊號

P(n)、K(n)‧‧‧下拉控制訊號

S701、S702、S703‧‧‧步驟

VH、VL、VQ、VH’‧‧‧電位

圖1為本發明一實施例之移位暫存器的方塊圖；圖2為本發明一實施例之移位暫存器的時序圖。

圖3為本發明一實施例之移位暫存器的電路圖；圖4為本發明另一實施例之穩壓模組的電路圖；圖5為本發明一實施例之操作時脈訊號的時序圖；圖6為本發明又一實施例之穩壓模組的電路圖；圖7為本發明一實施例之輸出訊號下拉方法的流程圖。

圖1為本發明一實施例之移位暫存器的方塊圖。如圖1所示，移位暫存器100包括穩壓模組101、穩壓模組 102、電容Ca、電晶體Ta、電晶體Tb、電晶體Tc以及電晶體Td。電晶體Ta依據所接收的輸入訊號Q(n)以及第一操作時脈訊號HC(n)而產生輸出訊號G(n)，電晶體Tb依據所接收之輸入訊號Q(n)以及後四級的輸出訊號G(n+4)而將電晶體Ta閘端的電位下拉至參考電位VSS，n為正整數。電晶體Tc依據所接收之輸入訊號Q(n)而將第一操作時脈訊號HC(n)傳送至電晶體Td的閘端，以使電晶體Td將輸出訊號G(n)傳送至後二級的移位暫存器(圖未式)以做為後二級的移位暫存器之輸入訊號Q(n+2)。

承上述，穩壓模組101包含主下拉控制電路10-1、第一輔助下拉控制電路11-1、第二輔助下拉控制電路12-1以及下拉電路13-1。主下拉控制電路10-1用以接收輸入訊號Q(n)、下拉時脈訊號LC1以及參考電位VSS，並輸出下拉控制訊號P(n)。第一輔助下拉控制電路11-1電連接於主下拉控制電路10-1並接收參考電位VSS。第一輔助下拉控制電路11-1用以將下拉控制訊號P(n)控制為浮接狀態。第二輔助下拉控制電路12-1用以接收下拉時脈訊號LC1以及第一操作時脈訊號HC(n)。第二輔助下拉控制電路12-1用以拉升處於浮接狀態的下拉控制訊號P(n)的電位。下拉電路13-1用以接收並依據拉升電位後的下拉控制訊號P(n)而將輸入訊號Q(n)以及輸出訊號G(n)的電位下拉至參考電位VSS。

類似地，穩壓模組102包含主下拉控制電路10-2、第一輔助下拉控制電路11-2、第二輔助下拉控制電路12-2以及下拉電路13-2。主下拉控制電路10-2用以接收輸入訊號Q(n)、下拉時脈訊號LC2以及參考電位VSS，並輸出下拉控制訊號K(n)。第一輔助下拉控制電路11-2電連接於主下拉控制電路10-2並接收參考電位VSS。第一輔助下拉控制電路11-2用以將下拉控制訊號K(n)控制為浮接狀態。第二輔助 下拉控制電路12-2用以接收下拉時脈訊號LC2以及第一操作時脈訊號HC(n)。第二輔助下拉控制電路12-2用以拉升處於浮接狀態的下拉控制訊號K(n)的電位。下拉電路13-2用以接收並依據拉升電位後的下拉控制訊號K(n)而將輸入訊號Q(n)以及輸出訊號G(n)的電位下拉至參考電位VSS。

圖2為本發明一實施例之移位暫存器的時序圖。如圖2所示，下拉時脈訊號LC1以及下拉時脈訊號LC2的致能期間互補，也就是說，下拉時脈訊號LC1以及下拉時脈訊號LC2係用以輪流驅動穩壓模組101以及穩壓模組102，藉此分別降低穩壓模組101以及穩壓模組102的操作負擔。在某些實施例中，下拉時脈訊號LC1以及下拉時脈訊號LC2的工作週期會設計為大於50%，因此有一部分的時間兩者的致能期間會互相重疊，如此一來可以確保穩壓模組101以及穩壓模組102至少其一處於工作狀態，並藉此提升移位暫存器100在操作上的可靠性。除此之外，下拉時脈訊號LC1以及下拉時脈訊號LC2的致能期間大於第一操作時脈訊號HC(n)的致能期間。

請參照圖1以及圖2，當移位暫存器100接收輸入訊號Q(n)但尚未接收第一操作時脈HC(n)的期間，輸入訊號Q(n)具有電位VQ，而當移位暫存器100接收第一操作時脈HC(n)的期間，輸出訊號G(n)的電位會藉由電晶體Ta而被逐漸拉升至第一操作時脈HC(n)的電位VH，此時藉由電容Ca的耦合而輸入訊號Q(n)由電位VQ提升至電位VH，在輸入訊號Q(n)以及輸出訊號G(n)致能的期間，下拉控制訊號P(n)以及K(n)處於低電位VL而為禁能的狀態。當輸入訊號Q(n)以及輸出訊號G(n)為低電位VL的禁能狀態時，穩壓電路101以及穩壓電路102分別接收下拉時脈訊號LC1以及下拉時脈訊號LC2，以穩壓電路101為例，當穩壓電路101尚未接收 第一操作時脈訊號HC(n)的期間，此時主下拉控制電路10-1所輸出的下拉控制訊號P(n)為高電位VH，而在穩壓電路101接收第一操作時脈訊號HC(n)的期間，此時高電位的下拉控制訊號P(n)受第一輔助下拉電路11-1的控制而為浮接狀態，浮接的下拉控制訊號P(n)的電位會被第二輔助下拉電路12-1拉升至電位VH’，經過拉升後的電位VH’實質上係為未經過拉升時的電位VH的兩倍，拉升電位後的下拉控制訊號P(n)能夠使下拉電路13-1更快速地將輸入訊號Q(n)以及輸出訊號G(n)下拉至參考電位VSS。

接下來將詳細介紹穩壓模組101當中各個電路的電路架構。由於穩壓模組102與穩壓模組101的電路架構大致上相同，差異僅在於兩者分別接收不同的下拉時脈訊號LC1以及下拉時脈訊號LC2而已，因此穩壓模組102當中詳細的電路架構將省略而不再贅述。

圖3為本發明一實施例之移位暫存器的電路圖。請參照圖2以及圖3來閱讀以下說明。如圖3所示，主下拉控制電路10-1包括第一電晶體T51、第二電晶體T52、第三電晶體T53以及第四電晶體T54。第一電晶體T51的控制端T51-3以及第一電晶體T51的第一端T51-1接收下拉時脈訊號LC1。第二電晶體T52的控制端T52-3接收輸入訊號Q(n)，第二電晶體T52的第一端T52-1電連接於第一電晶體T51的第二端T51-2，第二電晶體T52的第二端T52-2接收參考電位VSS。第三電晶體T53的控制端T53-3電連接於第一電晶體T51的第二端T51-2，第三電晶體T53的第一端T53-1接收下拉時脈訊號LC1。第四電晶體T54的控制端T54-3接收輸入訊號Q(n)，第四電晶體T54的第一端T54-1電連接於第三電晶體T53的第二端T53-2，第四電晶體T54的第二端T54-2接收參考電位VSS。當下拉時脈訊號LC1被致能時，第三電 晶體T53的第二端T53-2輸出下拉控制訊號P(n)。

請繼續參照圖2以及圖3，第一輔助下拉控制電路11-1包括第五電晶體T55，第五電晶體T55的控制端T55-3接收第一操作時脈訊號HC(n)，第五電晶體T55的第一端T55-1電連接於第三電晶體T53的控制端T53-3，第五電晶體的第二端T55-2接收參考電位VSS，第五電晶體T55依據第一操作時脈訊號HC(n)而截止第三電晶體T53以使下拉控制訊號P(n)為浮接。第二輔助下拉控制電路包括耦合控制電晶體T56以及耦合電容Cc。耦合控制電晶體T56的控制端T56-3接收下拉時脈訊號LC1，耦合控制電晶體T56的第一端T56-1接收第一操作時脈訊號HC(n)。耦合電容Cc的其中一端電連接於耦合控制電晶體T56的第二端T56-2，耦合電容Cc的另外一端接收下拉控制訊號P(n)，當下拉時脈訊號LC1以及第一操作時脈訊號HC(n)被致能時，耦合控制電晶體T56控制耦合電容Cc將第一操作時脈訊號HC(n)的電位由耦合電容Cc的其中一端耦合至耦合電容Cc的另外一端，以藉此拉升浮接的下拉控制訊號P(n)的電位。如前面所述，由於拉升後的電位VH’實質上為拉升前電位的兩倍，因此可以使下拉電路13-1中的電晶體T42以及電晶體T32能夠更快速地被導通，因此能夠更快速地將輸入訊號Q(n)以及輸出訊號G(n)下拉至參考電位VSS。

圖4為本發明另一實施例之穩壓模組的電路圖。在圖3與圖4之中相同的標號表示相同的元件或訊號。如圖4所示，穩壓模組401與前述的穩壓模組101之間的不同之處僅在於穩壓模組401中的第一輔助下拉控制電路41-1更包括了第六電晶體T57。第六電晶體T57的控制端T57-3接收第二操作時脈訊號HC(n-1)，第六電晶體T57的第一端T57-1電連接於第五電晶體T55的第一端T55-1，第六電晶體T57的 第二端T57-2接收參考電位VSS。第二操作時脈訊號HC(n-1)係早於第一操作時脈訊號HC(n)被致能，第六電晶體T57依據第二操作時脈訊號HC(n-1)而在第五電晶體T55之前先截止第三電晶體T53以使下拉控制訊號為浮接。

圖5為本發明一實施例之操作時脈訊號的時序圖。如圖5所示，假設n等於2，則操作時脈訊號HC1係早於操作時脈訊號HC2被致能，且操作時脈訊號HC1的致能期間係與操作時脈訊號HC2的致能期間部分重疊。請配合參照圖4以及圖5，在本實施例中操作時脈HC1的工作期間實質上有50%與操作時脈HC2的工作期間重疊，因此可以提前將下拉控制訊號P(n)控制為浮接狀態，如此一來將可以確保穩壓模組401在接收到操作時脈訊號HC2的時候，即時地透過耦合電容Cc而將下拉控制訊號P(n)由電位VH拉升至VH’。

圖6為本發明又一實施例之穩壓模組的電路圖。在圖4與圖6之中相同的標號表示相同的元件或訊號。如圖6所示，穩壓模組601與前述的穩壓模組401之間的不同之處僅在於穩壓模組601中的第一輔助下拉控制電路61-1更包括了第七電晶體T58以及第八電晶體T59。第五電晶體T55的第一端T55-1電連接於第三電晶體T53的控制端T53-3，第五電晶體T55的第二端接收參考電位VSS。第六電晶體T57的控制端T57-3以及第六電晶體T57的第一端T57-1接收第一操作時脈訊號HC(n)，第六電晶體T57的第二端T57-2電連接於第五電晶體T55的控制端T55-3。第七電晶體T58的控制端T58-3以及第七電晶體T58的第一端T58-1接收第二操作時脈訊號HC(n-1)，第七電晶體T58的第二端T58-2電連接第五電晶體T55的控制端T55-3。第八電晶體T59的控制端T59-3接收第三操作時脈訊號HC(n+2)，第八電晶體T59的第一端T5 9-1電連接第五電晶體T55的控制端T55-3，第八電晶體T59 的第二端T59-2接收參考電位VSS。

承上述，第二操作時脈訊號HC(n-1)係早於第一操作時脈訊號HC(n)被致能，第三操作時脈訊號HC(n+2)係晚於第一操作時脈訊號HC(n)被致能。第六電晶體T57以及第七電晶體T58分別依據第一操作時脈訊號HC(n)以及第二操作時脈訊號HC(n-1)而導通第五電晶體T55，藉此截止第三電晶體T53以使下拉控制訊號P(n)為浮接。除此之外，第二操作時脈訊號HC(n-1)的致能期間係與第一操作時脈訊號HC(n)的致能期間重疊，而第三操作時脈訊號HC(n+1)的致能期間不與第一操作時脈訊號HC(n)的致能期間重疊。

請參照圖5以及圖6來閱讀以下的說明。如圖5所示，假設n等於2，則操作時脈訊號HC1、操作時脈訊號HC2以及操作時脈訊號HC4係依序被致能，且在本實施例中，操作時脈訊號HC1以及操作時脈訊號HC2的工作期間實質上為50%重疊，因此第七電晶體T58能夠提前導通第五電晶體T55並截止電晶體T53而使下拉控制訊號P(n)提前處於浮接狀態，以確保穩壓模組601在接收到操作時脈訊號HC2的時候，能即時地透過耦合電容Cc而將下拉控制訊號P(n)由電位VH拉升至VH’，且由於操作時脈訊號HC4緊接在操作時脈HC2後被致能，因此能夠使第八電晶體T59在操作時脈HC2為禁能狀態時及時地截止第五電晶體T55而使下拉控制訊號P(n)不處於浮接狀態。

圖7為本發明一實施例之輸出訊號下拉方法的流程圖。如圖7所示，前述的移位暫存器的輸出訊號下拉操作可以歸納出一種輸出訊號的下拉方法，此方法適用於如前所述的移位暫存器，此方法包括步驟S701~S703。步驟S701：提供下拉時脈訊號至主下拉控制電路以使主下拉控制電路輸出下拉控制訊號。步驟S702：提供第一操作時脈訊號至第一 輔助下拉控制電路以控制下拉控制訊號為浮接，並將下拉時脈訊號以及第一操作時脈訊號提供至耦合控制電晶體來控制耦合電容，以便藉由耦合電容的耦合作用而將浮接的下拉控制訊號的電位拉升。步驟S703：下拉電路依據拉升電位後的該下拉控制訊號而將移位暫存器的輸出訊號下拉至參考電位。

綜上所述，本發明藉由上述各種電路架構來實現移位暫存器，配合上述的操作步驟，先藉由第一輔助下拉控制電路來將主下拉控制電路所輸出的下拉控制訊號控制為浮接狀態，接著藉由第二輔助下拉控制電路中的耦合電容將處於浮接狀態的下拉控制訊號的電位拉升，如此一來將可以使下拉控制訊號的電位在拉升後能夠超過整體電路所接收的最高電位，因此不需要增加下拉電路中的電晶體尺寸，亦可以提升下拉電路的訊號下拉能力，使得下拉電路能夠更加快速地將移位暫存器的輸出訊號下拉至參考電位，以確保移位暫存器的輸出穩定。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧移位暫存器

101、102‧‧‧穩壓模組

10-1、10-2‧‧‧主下拉控制電路

11-1、11-2‧‧‧第一輔助下拉控制電路

12-1、12-2‧‧‧第二輔助下拉控制電路

13-1、13-2‧‧‧下拉電路

Ta、Tb、Tc、Td‧‧‧電晶體

Ca‧‧‧電容

VSS‧‧‧參考電位

Q(n)、Q(n+2)‧‧‧輸入訊號

G(n)、G(n+4)‧‧‧輸出訊號

HC(n)‧‧‧操作時脈訊號

LC1、LC2‧‧‧下拉時脈訊號

P(n)、K(n)‧‧‧下拉控制訊號

Claims (11)

1. 一種移位暫存器，接收並依據一輸入訊號以及一第一操作時脈訊號而輸出一輸出訊號，該移位暫存器包括：一主下拉控制電路，用以接收該輸入訊號、一下拉時脈訊號以及一參考電位，並用以輸出一下拉控制訊號；一第一輔助下拉控制電路，電連接於該主下拉控制電路並用以接收該參考電位，該第一輔助下拉控制電路用以控制該下拉控制訊號為浮接；一第二輔助下拉控制電路，用以接收該下拉時脈訊號以及該第一操作時脈訊號，該第二輔助下拉控制電路用以拉升浮接的該下拉控制訊號的電位；以及一下拉電路，用以接收並依據拉升電位後的該下拉控制訊號而將該輸入訊號以及該輸出訊號的電位下拉至該參考電位。
2. 如申請專利範圍第1項所述之移位暫存電路，其中該第二輔助下拉控制電路包括一耦合控制電晶體以及一耦合電容，該耦合控制電晶體的一控制端接收該下拉時脈訊號，該耦合控制電晶體的一第一端接收該第一操作時脈訊號，該耦合電容的一第一端電連接於該耦合控制電晶體的一第二端，該耦合電容的一第二端接收該下拉控制訊號，當該下拉時脈訊號以及該第一操作時脈訊號被致能時，該耦合控制電晶體控制該耦合電容以便藉由該耦合電容的耦合作用而將該第一操作時脈訊號的電位耦合至該耦合電容的該第二端以拉升浮接的該下拉控制訊號的電位。
3. 如申請專利範圍第1項所述之移位暫存器，其中該主下拉控制電路包括一第一電晶體、一第二電晶體、一第三電晶體以及一第四電晶體，該第一電晶體的一控制端以及該第一電晶體的一第一端接收該下拉時脈訊號，該第二電晶體的一控制端接收該輸入訊號，該第二電晶體的一第一端電連接於該第一電晶體的一第二端，該第二電晶體的一第二端接收該參考電位，該第三電晶體的一控制端電連接於該第一電晶體的該第二端，該第三電晶體的一第一端接收該下拉時脈訊號，該第四電晶體的一控制端接收該輸入訊號，該第四電晶體的一第一端電連接於該第三電晶體的一第二端，該第四電晶體的一第二端接收該參考電位，當該下拉時脈訊號被致能時，該第三電晶體的該第二端輸出該下拉控制訊號。
4. 如申請專利範圍第3項所述之移位暫存器，其中該第一輔助下拉控制電路包括一第五電晶體，該第五電晶體的一控制端接收該第一操作時脈訊號，該第五電晶體的一第一端電連接於該第三電晶體的該控制端，該第五電晶體的一第二端接收該參考電位，該第五電晶體依據該第一操作時脈訊號而截止該第三電晶體以使該下拉控制訊號為浮接。
5. 如申請專利範圍第4項所述之移位暫存器，其中該第一輔助下拉控制電路更包括一第六電晶體，該第六電晶體的一控制端接收一第二操作時脈訊號，該第六電晶體的一第一端電連接於該第五電晶體的該第一端，該第六電晶體的一第二端接收該參考電位，該第二操作時脈訊號係早於該第一操作 時脈訊號被致能，該第六電晶體依據該第二操作時脈訊號而在該第五電晶體之前先截止該第三電晶體以使該下拉控制訊號為浮接。
6. 如申請專利範圍第5項所述之移位暫存器，其中該第二操作時脈訊號的致能期間係與該第一操作時脈訊號的致能期間重疊。
7. 如申請專利範圍第3項所述之移位暫存器，其中該第一輔助下拉控制電路包括一第七電晶體、一第八電晶體、一第九電晶體以及一第十電晶體，該第七電晶體的一第一端電連接於該第三電晶體的該控制端，該第七電晶體的一第二端接收該參考電位，該第八電晶體的一控制端以及該第八電晶體的一第一端接收該第一操作時脈訊號，該第八電晶體的一第二端電連接於該第七電晶體的一控制端，該第九電晶體的一控制端以及該第九電晶體的一第一端接收一第二操作時脈訊號，該第九電晶體的一第二端電連接該第七電晶體的該控制端，該第十電晶體的一控制端接收一第三操作時脈訊號，該第十電晶體的一第一端電連接該第七電晶體的該控制端，該第十電晶體的一第二端接收該參考電位，該第二操作時脈訊號係早於該第一操作時脈訊號被致能，該第三操作時脈訊號係晚於該第一操作時脈訊號被致能，該第八電晶體以及該第九電晶體分別依據該第一操作時脈訊號以及該第二操作時脈訊號而導通該第七電晶體，藉此截止該第三電晶體以使該下拉控制訊號為浮接。
8. 如申請專利範圍第7項所述之移位暫存器，其中該第二操作時脈訊號的致能期間係與該第一操作時脈訊號的致能期間重疊，該第三操作時脈訊號的致能期間不與該第一操作時脈訊號的致能期間重疊。
9. 如申請專利範圍第1項所述之移位暫存器，其中該下拉控制訊號經過拉升後的電位實質上係為該下拉控制訊號未經過拉升時的兩倍。
10. 一種移位暫存器的輸出訊號下拉方法，該移位暫存器包括一主下拉控制電路、一第一輔助下拉控制電路、一第二輔助下拉控制電路以及一下拉電路，該第二輔助下拉控制電路包括一耦合控制電晶體以及一耦合電容，該下拉電路用以接收該移位暫存器的輸出訊號以及一參考電位，該輸出訊號下拉方法包括：提供一下拉時脈訊號至該主下拉控制電路以使該主下拉控制電路輸出一下拉控制訊號；提供一第一操作時脈訊號至該第一輔助下拉控制電路以控制該下拉控制訊號為浮接，並將該下拉時脈訊號以及該第一操作時脈訊號提供至該耦合控制電晶體來控制該耦合電容，以便藉由該耦合電容的耦合作用而將浮接的該下拉控制訊號的電位拉升；以及該下拉電路依據拉升電位後的該下拉控制訊號而將該移位暫存器的輸出訊號下拉至該參考電位。
11. 如申請專利範圍第10項所述之移位暫存器的輸出訊 號下拉方法，其中該下拉時脈訊號的致能期間大於該第一操作時脈訊號的致能期間。