KR102028992B1 - 쉬프트 레지스터 - Google Patents

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Abstract

본 발명은 스캔펄스의 하강천이시간(falling edge time)을 줄여 표시장치의 사이즈를 줄일 수 있는 쉬프트 레지스터에 관한 것으로,
캐리펄스와 스캔펄스로 구성된 출력펄스를 순차적으로 출력하는 다수의 스테이지들을 포함하며; 각 스테이지는, 제 1 방전용전압과 그리고 이 제 1 방전용전압과 동일한 레벨의 로우 전압을 갖는 클럭펄스를 근거로 캐리펄스를 생성하고, 이를 자신의 캐리출력단자를 통해 전단 스테이지 및 후단 스테이지 중 적어도 하나로 공급하는 캐리출력부; 상기 제 1 방전용전압보다 더 큰 값을 갖는 제 2 방전용전압과 그리고 상기 클럭펄스를 근거로 스캔펄스를 생성하고, 이를 자신의 스캔출력단자를 통해 해당 게이트 라인으로 공급하는 스캔출력부; 및, 상기 캐리출력부 및 캐리출력부가 접속된 노드의 전압을 제어하는 노드 제어부를 포함함을 특징으로 한다.

Description

쉬프트 레지스터{SHIFT REGISTER}
본 발명은 쉬프트 레지스터에 관한 것으로, 특히 스캔펄스의 하강천이시간(falling time)을 줄여 표시장치의 사이즈를 줄일 수 있는 쉬프트 레지스터에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열된 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스전극 및 드레인전극을 경유하여 상기 데이터 라인에 접속된다. 박막트랜지스터는 게이트 라인을 경유하여 게이트전극에 인가되는 스캔펄스에 의해 턴-온되어, 데이터 라인의 데이터 신호가 화소전극에 충전되도록 한다.
한편, 구동회로는 게이트 라인들을 구동하기 위한 게이트 드라이버와, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 컨트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 여기서, 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.
종래의 쉬프트 레지스터는, 차례로 스캔신호를 출력하는 다수의 스테이지들을 포함한다.
각 스테이지는 출력부(buffer)를 갖는 바, 이 출력부는 스캔펄스를 출력하기 위한 출력 스위칭소자(buffer transistor; 풀업 스위칭소자 및 풀다운 스위칭소자)를 포함한다. 오랜 시간 동안의 구동으로 인해 이 출력 스위칭소자가 열화되면 이로부터 생성되는 스캔펄스의 파형이 왜곡된다. 예를 들어, 이 스캔펄스의 하강천이시간(falling edge time)이 증가할 수 있다.
이를 도 1을 참조로 하여 구체적으로 설명한다.
도 1은 종래의 스캔펄스의 하강천이시간의 증가에 따른 문제점을 설명하기 위한 도면이다.
도 1에는 데이터 신호(Vdata)의 출력 타이밍을 결정하는 소스아웃풋인에이블신호(Source Output Enable signal; SOE)와, 그리고 쉬프트 레지스터로부터 출력된 스캔펄스(Vgate)의 파형이 나타나 있다. 이 스캔펄스(Vgate)는 어느 하나의 게이트 라인으로 공급되어 그 게이트 라인에 접속된 화소 스위칭소자의 동작을 제어한다.
여기서, 특정 화소에 접속된 게이트 라인으로 인가되는 스캔펄스의 하강천이시간이 길어지게 되면, 그 특정 화소내의 화소 스위칭소자의 턴-온 시간이 길어지게 되어 그 특정 화소에 자신의 데이터 신호가 아닌 다른 화소의 데이터 신호가 입력될 수 있다. 그렇게 되면 그 특정 화소가 잘못된 화상을 표시하게 되어 결과적으로 화질이 저하되는 문제점이 발생된다.
한편, 출력 스위칭소자의 크기를 증가시켜 전술된 문제점을 어느 정도 해소할 수도 있으나, 이와 같은 경우 쉬프트 레지스터의 크기가 증가하여 이를 구비한 표시장치의 크기가 증가하는 또 다른 문제점이 발생된다.
본 발명은 상술된 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 출력부를 캐리출력부와 스캔출력부로 분리하고, 각각에 서로 다른 크기의 방전용전압들을 인가하여 스캔펄스의 늘어짐을 방지함과 아울러 표시장치의 크기를 감소시킬 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상술된 바와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 캐리펄스와 스캔펄스로 구성된 출력펄스를 순차적으로 출력하는 다수의 스테이지들을 포함하며; 각 스테이지는, 제 1 방전용전압과 그리고 이 제 1 방전용전압과 동일한 레벨의 로우 전압을 갖는 클럭펄스를 근거로 캐리펄스를 생성하고, 이를 자신의 캐리출력단자를 통해 전단 스테이지 및 후단 스테이지 중 적어도 하나로 공급하는 캐리출력부; 상기 제 1 방전용전압보다 더 큰 값을 갖는 제 2 방전용전압과 그리고 상기 클럭펄스를 근거로 스캔펄스를 생성하고, 이를 자신의 스캔출력단자를 통해 해당 게이트 라인으로 공급하는 스캔출력부; 및, 상기 캐리출력부 및 캐리출력부가 접속된 노드의 전압을 제어하는 노드 제어부를 포함함을 특징으로 한다.
상기 스테이지들 중 하나인 n번째(n은 자연수) 스테이지에 구비된 노드 제어부는, 외부로부터의 스타트 펄스 또는 n-x번째(x는 자연수) 스테이지로부터의 캐리펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자; x+y번째(y는 자연수) 스테이지로부터의 캐리펄스에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 제 2 스위칭소자; 제 1 교류전원라인으로부터의 제 1 교류전압에 따라 제어되며, 상기 제 1 교류전원라인과 제 1 공통 노드 사이에 접속된 제 3 스위칭소자; 상기 세트 노드에 인가된 전압에 따라 제어되며, 상기 제 1 공통 노드와 제 1 방전용전원라인 사이에 접속된 제 4 스위칭소자; 상기 제 1 공통 노드에 인가된 전압에 따라 제어되며, 상기 제 1 교류전원라인과 제 1 리세트 노드 사이에 접속된 제 5 스위칭소자; 상기 세트 노드에 인가된 전압에 따라 제어되며, 상기 제 1 리세트 노드와 제 1 방전용전원라인 사이에 접속된 제 6 스위칭소자; 상기 n-x번째 스테이지로부터의 캐리펄스에 따라 제어되며, 상기 제 1 리세트 노드와 제 1 방전용전원라인 사이에 접속된 제 7 스위칭소자; 제 2 교류전원라인으로부터의 제 2 교류전압에 따라 제어되며, 상기 제 2 교류전원라인과 제 2 공통 노드 사이에 접속된 제 8 스위칭소자; 상기 세트 노드에 인가된 전압에 따라 제어되며, 상기 제 2 공통 노드와 제 1 방전용전원라인 사이에 접속된 제 9 스위칭소자; 상기 제 2 공통 노드에 인가된 전압에 따라 제어되며, 상기 제 2 교류전원라인과 제 2 리세트 노드 사이에 접속된 제 10 스위칭소자; 상기 세트 노드에 인가된 전압에 따라 제어되며, 상기 제 2 리세트 노드와 제 1 방전용전원라인 사이에 접속된 제 11 스위칭소자; 상기 n-x번째 스테이지로부터의 캐리펄스에 따라 제어되며, 상기 제 2 리세트 노드와 제 1 방전용전원라인 사이에 접속된 제 12 스위칭소자; 상기 제 1 리세트 노드에 인가된 전압에 따라 제어되며, 상기 세트 노드와 제 1 방전용전원라인 사이에 접속된 제 13 스위칭소자; 및, 상기 제 2 리세트 노드에 인가된 전압에 따라 제어되며, 상기 세트 노드와 제 1 방전용전원라인 사이에 접속된 제 14 스위칭소자를 포함함을 특징으로 한다.
상기 제 1 스위칭소자를 통해 스타트 펄스를 공급받는 스테이지들을 제외한 나머지 스테이지들에 구비된 노드 제어부는, 상기 스타트 펄스에 따라 제어되며, 상기 세트 노드와 제 1 방전용전원라인 사이에 접속된 제 15 스위칭소자를 더 포함함을 특징으로 한다.
첫 번째 내지 x번째 스테이지에 구비된 제 1 스위칭소자로 스타트 펄스가 공급되며; 그리고, 상기 첫 번째 내지 x번째 스테이지를 제외한 나머지 스테이지들에 구비된 노드 제어부가 상기 제 15 스위칭소자를 더 포함함을 특징으로 한다.
상기 스테이지들 중 하나인 n번째(n은 자연수) 스테이지에 구비된 캐리출력부는, 세트 노드에 인가된 전압에 따라 제어되며, 상기 클럭펄스를 전송하는 클럭전송라인과 상기 n번째 스테이지의 캐리출력단자 사이에 접속된 캐리풀업 스위칭소자; 제 1 리세트 노드에 인가된 전압에 따라 제어되며, 상기 n번째 스테이지의 캐리출력단자와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 제 1 캐리풀다운 스위칭소자; 및, 제 2 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 캐리출력단자와 상기 제 1 방전용전원라인 사이에 접속된 제 2 캐리풀다운 스위칭소자를 포함하며; 상기 n번째 스테이지의 캐리출력단자가 n+x번째(x는 자연수) 스테이지 및 n-y번째(y는 자연수) 스테이지에 접속된 것을 특징으로 한다.
상기 스테이지들 중 하나인 n번째(n은 자연수) 스테이지에 구비된 스캔출력부는, 세트 노드에 인가된 전압에 따라 제어되며, 상기 클럭펄스를 전송하는 클럭전송라인과 상기 n번째 스테이지의 스캔출력단자 사이에 접속된 스캔풀업 스위칭소자; 제 1 리세트 노드에 인가된 전압에 따라 제어되며, 상기 n번째 스테이지의 스캔출력단자와 상기 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 2 스캔풀다운 스위칭소자; 제 2 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 스캔출력단자와 상기 제 2 방전용전원라인 사이에 접속된 제 2 스캔풀다운 스위칭소자를 포함하며; 상기 n번째 스테이지의 스캔출력단자가 n번째 게이트 라인에 접속된 것을 특징으로 한다.
상기 클럭펄스는 서로 다른 위상을 갖는 제 1 내지 제 6 클럭펄스들 중 어느 하나인 것을 특징으로 한다.
상기 제 1 내지 제 6 클럭펄스들 각각은 3수평기간에 해당하는 펄스폭을 가지며; 서로 인접한 기간에 출력되는 클럭펄스들의 펄스폭이 일정 기간 중첩된 것을 특징으로 한다.
상기 중첩 기간이 2수평기간에 해당하는 것을 특징으로 한다.
상기 x는 3이고, 그리고 y는 4 또는 5인 것을 특징으로 한다.
본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.
첫째, 서로 다른 크기를 갖는 2개의 방전용전압들을 사용하여 스캔풀업 스위칭소자의 누설전류를 방지할 수 있다.
둘째, 각 스테이지의 제 1 스위칭소자의 게이트전극으로 캐리출력부로부터 발생된 상대적으로 낮은 방전용전압을 공급함으로써 디스에이블 기간에서의 누설전류를 방지할 수 있다.
셋째, 게이트 라인에 공급되는 스캔펄스의 하강천이시간(falling edge time)을 단축시킬 수 있어 각 스캔펄스간의 여유거리(margin)를 더 많이 확보할 수 있다. 따라서, 본 발명에서는, 종래와 같이 스캔펄스의 하강천이시간을 줄이기 위해 풀업 스위칭소자 및 풀다운 스위칭소자의 사이즈를 크게 설정하지 않아도 되므로, 결과적으로 쉬프트 레지스터의 사이즈를 상당히 줄일 수 있는 바, 또한 그로 인해 표시장치의 베젤(bezel) 사이즈도 줄일 수 있다.
도 1은 종래의 스캔펄스의 하강천이시간의 증가에 따른 문제점을 설명하기 위한 도면
도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 3은 도 1의 쉬프트 레지스터에 구비된 스테이지들로 공급 및 이들로부터 출력되는 각종 신호들의 타이밍도를 나타낸 도면
도 4는 도 1에 구비된 임의의 n번째 스테이지의 구성을 나타낸 도면
도 5는 제 1 내지 제 6 클럭펄스, n-2번째 내지 n+4번째 스캔펄스, 그리고 n-2번째 내지 n+4번째 캐리펄스의 타이밍도를 나타낸 도면
도 6은 본 발명에 따른 쉬프트 레지스터에 구비된 어느 하나의 스테이지로부터 출력된 스캔펄스의 파형을 나타낸 도면
도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 3은 도 1의 쉬프트 레지스터에 구비된 스테이지들로 공급 및 이들로부터 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.
본 발명의 실시예에 따른 쉬프트 레지스터는, 도 2에 도시된 바와 같이, 다수의 스테이지들(..., STn-3 내지 STn+4, ...)을 포함한다.
이들 스테이지들(..., STn-3 내지 STn+4, ...)은 순차적으로 출력펄스들을 출력한다. 즉, 첫 번째 스테이지부터 마지막 번째 스테이지(이하, m번째 스테이지까지 순차적으로 출력펄스들을 출력한다. 구체적으로, 각 스테이지(..., STn-3 내지 STn+4, ...)는 스캔출력단자(SOT)와 캐리출력단자(COT)를 포함하는 바, 각 스테이지(..., STn-3 내지 STn+4, ...)는 자신의 스캔출력단자(SOT)를 통해 한 프레임 기간 동안 한 번의 스캔펄스(SP1 내지 SPm)를 순차적으로 출력함과 아울러, 자신의 캐리출력단자(COT)를 통해 그 한 프레임 기간 동안 한 번의 캐리펄스(CP1 내지 CPn)를 순차적으로 출력한다.
한 프레임 기간을 기준으로, 첫 번째 내지 m번째 스테이지들 중 첫 번째 스테이지가 가장 먼저 스캔펄스 및 캐리펄스를 출력하며, m번째 스테이지가 가장 늦게 스캔펄스 및 캐리펄스를 출력한다. 여기서, 앞으로 설명될 용어 “i번째 스테이지”에서 i는 그 스테이지가 놓인 위치적인 순서를 의미하는 것이 아니라, 그 스테이지로부터 출력되는 스캔펄스(또는 캐리펄스)의 출력 순서가 i번째임을 의미한다. 예를 들어, 2번째(두 번째) 스테이지는, 한 프레임 기간에서 전체 스테이지들 중 2번째로 스캔펄스(또는 캐리펄스)를 출력하는 스테이지로서, 이 2번째 스테이지로부터의 스캔펄스의 출력 타이밍은 1번째(첫 번째) 스테이지의 그것보다 더 늦고 3번째 스테이지의 그것보다 더 빠르다.
하나의 스테이지로부터 출력되는 스캔펄스와 캐리펄스는 동일한 클럭펄스를 근거로 생성된 것으로, 따라서 하나의 스테이지로부터 출력된 스캔펄스와 캐리펄스는 동일 위상을 갖는다. 즉, 하나의 스테이지로부터 생성된 스캔펄스와 캐리펄스는 동시에 출력된다.
각 스테이지(..., STn-3 내지 STn+4, ...)는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다.
한편, 각 스테이지(..., STn-3 내지 STn+4, ...)는 캐리펄스를 이용하여 자신보다 출력 순서가 늦은 후단 스테이지 및 자신보다 출력 순서가 빠른 전단 스테이지 중 적어도 하나의 동작을 제어한다.
예를 들어, n번째 스테이지(STn)는 캐리펄스(CPn)를 생성하고, 이를 자신보다 출력 순서가 늦은 n+3번째 스테이지(STn+3)의 세트단자(S)와 자신보다 출력 순서가 빠른 n-4번째 스테이지(STn-4)의 리세트단자(R)로 공급한다. 이 캐리펄스(CPn)에 의해 n+3번째 스테이지(STn+3)는 세트되는 반면, n-4번째 스테이지(STn-4)는 리세트된다.
한편, 1번째 스테이지에 대한 3번째 전단 스테이지는 존재하지 않으므로, 이 1번째 스테이지의 세트단자(S)에는 타이밍 컨트롤러로부터의 스타트 펄스가 입력된다. 마찬가지로, 2번째 및 3번째 스테이지 각각에 대한 3번째 전단 스테이지 역시 존재하지 않으므로 이들 2번째 및 3번째 스테이지들도 자신의 세트단자를 통해 스타트 펄스를 공급받는다. 예를 들어, 도시되지 않은 n-4번째 스테이지가 1번째 스테이지라면, 이 n-4번째 스테이지를 포함한 n-3번째 스테이지(STn-3) 및 n-2번째 스테이지(STn-2)가 모두 스타트 펄스(Vst)를 공급받아 동시에 세트된다. 이로 인해, 도 3에 도시된 바와 같이, n-4번째 스캔펄스(SPn-4), n-3번째 스캔펄스(SPn-3) 및 n-2번째 스캔펄스(SPn-2)들이 제 2 방전용전압(VSS2) 레벨에서 제 1 방전용전압(VSS1) 레벨로 떨어지는 시점이 모두 동일하다.
한편, 도시되지 않았지만, 이 쉬프트 레지스터는 m-3번째 스테이지를 리세트시키기 위한 제 1 더미펄스를 출력하는 제 1 더미 스테이지, m-2번째 스테이지를 리세트시키기 위한 제 2 더미펄스를 출력하는 제 2 더미 스테이지, m-1번째 스테이지를 리세트시키기 위한 제 3 더미펄스를 출력하는 제 3 더미 스테이지 및 m번째 스테이지를 리세트시키기 위한 제 4 더미펄스를 출력하는 제 4 더미 스테이지를 더 포함한다.
이들 제 1 내지 제 4 더미 스테이지들은 게이트 라인에 접속되지 않는다. 따라서, 이 더미 스테이지들로부터의 더미펄스들은 게이트 라인에 공급되지 않고 전술된 스테이지들로만 공급된다.
이들 제 1 내지 제 4 더미 스테이지들은, 각각 m-2번째 스테이지로부터의 캐리펄스, m-1번째 스테이지로부터의 캐리펄스, m번째 스테이지로부터의 캐리펄스 및 제 1 더미 스테이지로부터의 제 1 더미펄스에 따라 세트된다. 즉, 제 1 더미 스테이지의 세트단자로는 m-2번째 캐리펄스가, 제 2 더미 스테이지의 세트단자로는 m-1번째 캐리펄스가, 제 3 더미 스테이지의 세트단자로는 m번째 캐리펄스가, 그리고 제 4 더미 스테이지의 세트단자로는 제 1 더미펄스가 입력된다.
그리고, 이 제 1 내지 제 4 더미 스테이지들은 타이밍 컨트롤러로부터의 스타트 펄스에 따라 리세트된다. 즉, 제 1 내지 제 4 더미 스테이지의 각 리세트단자(R)에는 타이밍 컨트롤러로부터의 스타트 펄스(Vst)가 입력된다.
한편, 이 제 1 내지 제 4 더미 스테이지들은 캐리펄스에 해당하는 더미펄스만을 생성하며, 스캔펄스는 생성하지 않으므로, 실질적으로 이들 더미 스테이지들의 스캔출력단자(SOT)는 제거될 수 있다.
이러한 쉬프트 레지스터는 액정패널을 포함한 각종 표시장치에 내장될 수 있다. 예를 들어, 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부를 둘러싸는 비표시부를 갖는데, 이 쉬프트 레지스터는 비표시부에 형성될 수 있다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지들(..., STn-3 내지 STn+4, ..., 제 1 내지 제 4 더미 스테이지들)은 충전용전압(VDD), 제 1 방전용전압(VSS1), 제 2 방전용전압(VSS2), 제 1 교류전압(Vac1), 제 2 교류전압(Vac2), 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)들 중 어느 하나를 인가받는다. 한편, 1번째 내지 3번째 스테이지들은 스타트 펄스(Vst)를 더 공급받는다.
충전용전압(VDD)은 주로 각 스테이지(..., STn-3 내지 STn+4, ..., 제 1 내지 제 4 더미 스테이지들)의 노드들을 충전시키는데 사용되며, 제 1 방전용전압(VSS1)은 주로 각 스테이지(..., STn-3 내지 STn+4, ..., 제 1 내지 제 4 더미 스테이지들)의 노드들 및 캐리출력단자(COT)를 방전시키는데 사용된다. 그리고, 제 2 방전용전압(VSS2)은 주로 각 스테이지(..., STn-3 내지 STn+4, ..., 제 1 내지 제 4 더미 스테이지들)의 스캔출력단자(SOT)를 방전시키는데 사용된다.
충전용전압(VDD) 및 제 2 방전용전압(VSS2)은 모두 직류 전압으로서, 충전용전압(VDD)은 정극성을 나타내는 반면 제 2 방전용전압(VSS2)은 부극성을 나타낸다. 한편, 제 2 방전용전압(VSS2)은 접지전압이 될 수 있다. 제 1 방전용전압(VSS1)도 직류 전압으로서, 이 제 1 방전용전압(VSS1)은 제 2 방전용전압(VSS2)보다 더 작은 값을 갖는다. 각 클럭펄스(CLK1 내지 CLK4)의 로우상태의 전압값은 제 1 방전용전압(VSS1)의 전압값과 동일하다. 예를 들어, 충전용전압(VDD)은 28[V], 제 1 방전용전압(VSS1)은 -10[V], 그리고 제 2 방전용전압(VSS2)은 -5[V]로 설정될 수 있다.
제 1 및 제 2 교류전압(Vac1, Vac2)은 주로 각 스테이지(..., STn-3 내지 STn+4, ..., 제 1 내지 제 4 더미 스테이지들)의 노드들 중 리세트 노드들의 충전과 방전을 제어하기 위한 교류 신호들로서, 예를 들어 제 1 교류 전압(Vac1)은 제 2 교류 전압(Vac2)에 대하여 180도 위상 반전된 형태를 갖는다. 제 1 및 제 2 교류 전압(Vac1, Vac2)의 하이상태에서의 전압값은 전술된 충전용전압(VDD)의 전압값과 동일 할 수도 있으며, 제 1 및 제 2 교류 전압(Vac1, Vac2)의 로우상태에서의 전압값은 전술된 제 1 또는 제 2 방전용 전압(VSS1, VSS2)의 전압값과 동일 할 수도 있다. 제 1 및 제 2 교류 전압(Vac1, Vac2)은 p 프레임 기간을 주기로 하여 그들의 상태가 반전된다. 여기서, p는 자연수이다.
제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)는 각 스테이지(..., STn-3 내지 STn+4, ..., 제 1 내지 제 4 더미 스테이지들)의 스캔펄스(..., SPn-3 내지 SPn+4), 캐리펄스(..., CPn-3 내지 CPn+4) 및 더미펄스들을 생성하는데 사용되는 신호들로서, 각 스테이지(..., STn-3 내지 STn+4, ..., 제 1 내지 제 4 더미 스테이지들)는 이들 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)들 중 어느 하나를 공급받아 스캔펄스(..., SPn-3 내지 SPn+4), 캐리펄스(..., CPn-3 내지 CPn+4, ...) 및 더미펄스들을 생성하여 출력한다. 예를 들어, 도 2에 도시된 바와 같이, 6d+1번째 스테이지(예를 들어, STn+2)는 제 1 클럭펄스(CLK1)를 사용하여 스캔펄스 및 캐리펄스를 출력하고, 6d+2번째 스테이지(예를 들어, STn-3)는 제 2 클럭펄스(CLK2)를 사용하여 스캔펄스 및 캐리펄스를 출력하며, 6d+3번째 스테이지(예를 들어, STn-2)는 제 3 클럭펄스(CLK3)를 사용하여 스캔펄스 및 캐리펄스를 출력하며, 6d+4번째 스테이지(예를 들어, STn-1)는 제 4 클럭펄스(CLK4)를 사용하여 스캔펄스 및 캐리펄스를 출력하며, 6d+5번째 스테이지(예를 들어, STn)는 제 5 클럭펄스(CLK5)를 사용하여 스캔펄스 및 캐리펄스를 출력하며, 그리고 6d+6번째 스테이지(예를 들어, STn+1)는 제 6 클럭펄스(CLK6)를 사용하여 스캔펄스 및 캐리펄스를 출력한다.
본 발명에서는 서로 다른 위상차를 갖는 6종의 클럭펄스를 사용하는 예를 나타내었지만, 이 클럭펄스의 종류는 2개 이상이면 몇 개라도 사용할 수 있다.
도 3에 도시된 바와 같이, 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)는 서로 위상차를 갖고 순차적으로 출력된다. 이때, 각 클럭펄스는 3수평기간에 해당하는 펄스폭을 가지며, 서로 인접한 시간에 출력되는 클럭펄스의 펄스폭들은 2수평기간에 해당하는 기간만큼 중첩된다. 예를 들어, 도 3에 도시된 바와 같이, 서로 인접한 기간에 출력되는 제 1 클럭펄스(CLK1)의 펄스폭과 제 2 클럭펄스(CLK2)의 펄스폭이 중첩되어 있다. 즉, 제 1 클럭펄스(CLK1)의 하위 2수평기간에 해당하는 펄스폭이 제 2 클럭펄스(CLK2)의 상위 2수평기간에 해당하는 펄스폭과 중첩된다.
또한, 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)들은 순차적으로 출력됨과 아울러 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 6 클럭펄스(CLK6)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 6 클럭펄스(CLK6)까지 순차적으로 반복하여 출력된다. 따라서, 현재 순환 주기에서의 제 1 클럭펄스(CLK1)는 그 이전 순환 주기의 제 6 클럭펄스(CLK6)와 현재 순환 주기에서의 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다.
스타트 펄스(Vst)는, 도 3에 도시된 바와 같이, 3수평기간에 해당하는 펄스폭을 갖는다. 여기서, 이 스타트 펄스(Vst)는 제 1 내지 제 6 클럭펄스에 앞서 출력되며, 이때 이 스타트 펄스(Vst)는 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)와 그 펄스폭이 중첩하지 않는다. 이 스타트 펄스(Vst)는 하이 상태에서 전술된 충전용전압(VDD)의 레벨을 갖고, 로우 상태에서 전술된 제 1 방전용전압(VSS1) 또는 제 2 방전용전압(VSS2)의 레벨을 가질 수 있다.
제 1 내지 제 6 클럭펄스(CLK1 내지CLK6)는 한 프레임 기간 동안 여러 번 출력되지만, 스타트 펄스(Vst)는 한 프레임 기간 동안 단 한번 출력된다. 다시 말하여, 각 클럭펄스(CLK1 내지 CLK6)는 한 프레임 기간 동안 주기적으로 여러 번의 액티브 상태(하이 상태)를 나타내지만, 스타트 펄스(Vst)는 한 프레임 기간 동안 단 한 번의 액티브상태를 나타낸다.
각 스테이지(..., STn-3 내지 STn+4, ..., 제 1 내지 제 4 더미 스테이지들)가 스캔펄스, 캐리펄스 또는 더미펄스를 출력하기 위해서는 각 스테이지(..., STn-3 내지 STn+4, ..., 제 1 내지 제 4 더미 스테이지들)의 인에이블 동작이 선행되어야 한다. 스테이지가 인에이블된다는 것은, 그 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다. 이를 위해 각 스테이지(..., STn-3 내지 STn+4, ..., 제 1 내지 제 4 더미 스테이지들)는 자신보다 먼저 출력(스캔펄스 또는 캐리펄스)을 발생하는 전단 스테이지로부터 캐리펄스를 공급받아 인에이블된다.
예를 들어, n번째 스테이지는 n-3번째 스테이지로부터의 캐리펄스에 응답하여 인에이블된다. 단, 마이너스 스테이지는 존재하지 않는다는 것을 의미한다. 즉, 1번째 스테이지, 2번째 스테이지 및 3번째 스테이지에 각각에 대한 3번째 전단 스테이지가 존재하지 않으므로, 이들 스테이지들은 타이밍 컨트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.
또한, 각 스테이지(..., STn-3 내지 STn+4, ..., 제 1 내지 제 4 더미 스테이지들)는, 자신보다 늦게 출력을 발생하는 후단 스테이지로부터의 캐리펄스에 응답하여 디스에이블된다. 스테이지가 디스에이블된다는 것은, 그 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스 및 캐리펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다.
예를 들어, n번째 스테이지(STn)는 n+4번째 스테이지(STn+4)로부터의 캐리펄스(CPn+4)에 응답하여 디스에이블된다. 한편, n번째 스테이지(STn)는 n+4번째 스테이지 대신 n+5번째 스테이지(ST5)로부터의 캐리펄스(CPn+5)를 공급받아 디스에이블될 수도 있다.
여기서, m-3번째 스테이지, m-2번째 스테이지, m-1번째 스테이지 및 m번째 스테이지들 각각에 대한 4번째 후단 스테이지는 존재하지 않으므로, 이들 열거된 스테이지들 각각은 타이밍 컨트롤러로부터의 스타트 펄스(Vst)에 의해 디스에이블된다.
이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(..., STn-3 내지 STn+4, ..., 제 1 내지 제 4 더미 스테이지들)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 4는 도 1에 구비된 임의의 n번째 스테이지의 구성을 나타낸 도면이다.
n번째 스테이지(STn)는, 도 4에 도시된 바와 같이, 세트 노드(Q), 제 1 리세트 노드(QB1), 제 2 리세트 노드(QB2), 노드 제어부(NC), 캐리출력부(CO), 및 스캔출력부(SO)를 포함한다.
n번째 스테이지(STn)의 노드 제어부(NC)는 세트 노드(Q), 제 1 리세트 노드(QB1) 및 제 2 리세트 노드(QB2)의 신호 상태를 제어한다.
이러한 n번째 스테이지(STn)의 노드 제어부(NC)는, 예를 들어 도 4에 도시된 바와 같이, 제 1 내지 제 15 스위칭소자(Tr1 내지 Tr15)들을 포함한다. 이들 스위칭소자들에 대하여 구체적으로 설명하면 다음과 같다.
n번째 스테이지(STn)에 구비된 제 1 스위칭소자(Tr1)는 n-3번째 스테이지(STn-3)로부터의 캐리펄스(CPn-3)에 따라 제어되며, 충전용전압(VDD)을 전송하는 충전용전원라인(VDL)과 세트 노드(Q) 사이에 접속된다. 이 제 1 스위칭소자(Tr1)는 n-3번째 캐리펄스(CPn-3)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압(VDD)을 세로 노드(Q)로 공급한다.
단, 1번째 내지 3번째 스테이지에 각각 구비된 제 1 스위칭소자(Tr1)의 게이트전극으로는 스타트 펄스(Vst)가 인가되는 스타트전송라인에 접속된다.
n번째 스테이지(STn)에 구비된 제 2 스위칭소자(Tr2)는 n+4번째 스테이지(STn+4)로부터의 캐리펄스(CPn+4)에 따라 제어되며, 세트 노드(Q)와 제 1 방전용전압(VSS1)을 전송하는 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 2 스위칭소자(Tr2)는 n+4번째 캐리펄스(CPn+4)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 방전용전압(VSS1)을 세트 노드(Q)로 공급한다.
단, m-3번째 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트전극은 제 1 더미펄스를 출력하는 제 1 더미 스테이지의 캐리출력단자에 연결되고, m-2번째 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트전극은 제 2 더미펄스를 출력하는 제 2 더미 스테이지의 캐리출력단자에 연결되고, m-1번째 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트전극은 제 3 더미펄스를 출력하는 제 3 더미 스테이지의 캐리출력단자에 연결되고, 그리고 m번째 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트전극은 제 4 더미펄스를 출력하는 제 4 더미 스테이지의 캐리출력단자에 연결된다.
또한, 제 1 더미 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트전극, 제 2 더미 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트전극, 제 3 더미 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트전극 및 제 4 더미 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트전극은 스타트 펄스(Vst)를 전송하는 스타트전송라인에 접속된다. 여기서, 이 제 1 내지 제 4 더미 스테이지는 제 2 스위칭소자(Tr2)와 제 15 스위칭소자(Tr15) 중 어느 하나만을 선택적으로 포함할 수도 있다.
n번째 스테이지(STn)에 구비된 제 3 스위칭소자(Tr3)는 제 1 교류전원라인(ACL1)으로부터의 제 1 교류전압(Vac1)에 따라 제어되며, 제 1 교류전원라인(ACL1)과 제 1 공통 노드(CN1) 사이에 접속된다. 이 제 3 스위칭소자(Tr3)는 제 1 교류전압(Vac1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 교류전압(Vac1)을 제 1 공통 노드(CN1)로 공급한다.
n번째 스테이지(STn)에 구비된 제 4 스위칭소자(Tr4)는 세트 노드(Q)에 인가된 전압에 따라 제어되며, 제 1 공통 노드(CN1)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 4 스위칭소자(Tr4)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 공통 노드(CN1)로 제 1 방전용전압(VSS1)을 공급한다.
n번째 스테이지(STn)에 구비된 제 5 스위칭소자(Tr5)는 제 1 공통 노드(CN1)에 인가된 전압에 따라 제어되며, 제 1 교류전원라인(ACL1)과 제 1 리세트 노드(QB1) 사이에 접속된다. 이 제 5 스위칭소자(Tr5)는 제 1 공통 노드(CN1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 리세트 노드(QB1)로 제 1 교류전압(Vac1)을 공급한다.
n번째 스테이지(STn)에 구비된 제 6 스위칭소자(Tr6)는 세트 노드(Q)에 인가된 전압에 따라 제어되며, 제 1 리세트 노드(QB1)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 6 스위칭소자(Tr6)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 리세트 노드(QB1)로 제 1 방전용전압(VSS1)을 공급한다.
n번째 스테이지(STn)에 구비된 제 7 스위칭소자(Tr7)는 n-3번째 스테이지(STn-3)로부터의 캐리펄스(CPn-3)에 따라 제어되며, 제 1 리세트 노드(QB1)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 7 스위칭소자(Tr7)는 n-3번째 캐리펄스(CPn-3)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 리세트 노드(QB1)로 제 1 방전용전압(VSS1)을 공급한다.
단, 1번째 내지 3번째 스테이지에 각각 구비된 제 7 스위칭소자(Tr7)의 게이트전극은, 스타트 펄스(Vst)가 인가되는 스타트전송라인에 접속된다.
n번째 스테이지(STn)에 구비된 제 8 스위칭소자(Tr8)는 제 2 교류전원라인(ACL2)으로부터의 제 2 교류전압(Vac2)에 따라 제어되며, 제 2 교류전원라인(ACL2)과 제 2 공통 노드(CN2) 사이에 접속된다. 이 제 8 스위칭소자(Tr8)는 제 2 교류전압(Vac2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 공통 노드(CN2)로 제 2 교류전압(Vac2)을 공급한다.
n번째 스테이지(STn)에 구비된 제 9 스위칭소자(Tr9)는 세트 노드(Q)에 인가된 전압에 따라 제어되며, 제 2 공통 노드(CN2)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 9 스위칭소자(Tr9)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 공통 노드(CN2)로 제 1 방전용전압(VSS1)을 공급한다.
n번째 스테이지(STn)에 구비된 제 10 스위칭소자(Tr10)는 제 2 공통 노드(CN2)에 인가된 전압에 따라 제어되며, 제 2 교류전원라인(ACL2)과 제 2 리세트 노드(QB2) 사이에 접속된다. 이 제 10 스위칭소자(Tr10)는 제 2 공통 노드(CN2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 리세트 노드(QB2)로 제 2 교류전압(Vac2)을 공급한다.
n번째 스테이지(STn)에 구비된 제 11 스위칭소자(Tr11)는 세트 노드(Q)에 인가된 전압에 따라 제어되며, 제 2 리세트 노드(QB2)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 11 스위칭소자(Tr11)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 리세트 노드(QB2)로 제 1 방전용전압(VSS1)을 공급한다.
n번째 스테이지(STn)에 구비된 제 12 스위칭소자(Tr12)는 n-3번째 스테이지(STn-3)로부터의 캐리펄스(CPn-3)에 따라 제어되며, 제 2 리세트 노드(QB2)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 12 스위칭소자(Tr12)는 n-3번째 캐리펄스(CPn-3)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 리세트 노드(QB2)로 제 1 방전용전압(VSS1)을 공급한다.
단, 1번째 내지 3번째 스테이지에 각각 구비된 제 12 스위칭소자(Tr12)의 게이트전극은, 스타트 펄스(Vst)가 인가되는 스타트전송라인에 접속된다.
n번째 스테이지(STn)에 구비된 제 13 스위칭소자(Tr13)는 제 1 리세트 노드(QB1)에 인가된 전압에 따라 제어되며, 세트 노드(Q)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 13 스위칭소자(Tr13)는 제 1 리세트 노드(QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)로 제 1 방전용전압(VSS1)을 공급한다.
n번째 스테이지(STn)에 구비된 제 14 스위칭소자(Tr14)는 제 2 리세트 노드(QB2)에 인가된 전압에 따라 제어되며, 세트 노드(Q)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 14 스위칭소자(Tr14)는 제 2 리세트 노드(QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)로 제 1 방전용전압(VSS1)을 공급한다.
n번째 스테이지(STn)에 구비된 제 15 스위칭소자(Tr15)는 스타트 펄스(Vst)에 따라 제어되며, 세트 노드(Q)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 15 스위칭소자(Tr15)는 스타트 펄스(Vst)에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)로 제 1 방전용전압(VSS1)을 공급한다.
여기서, 이 제 15 스위칭소자(Tr15)는 모든 스테이지들 각각에 구비되지 않고, 특정 스테이지들에만 구비되는 바, 그 특정 스테이지들이란 제 1 스위칭소자(Tr1)를 통해 스타트 펄스(Vst)를 공급받는 스테이지들을 제외한 나머지 스테이지들을 의미한다. 예를 들어, 1번째 내지 3번째 스테이지들은 제 1 스위칭소자(Tr1)로 공급되는 스타트 펄스(Vst)에 세트 동작을 수행하는 바, 이들 1번째 내지 3번째 스테이지들에는 제 15 스위칭소자(Tr15)가 구비되지 않고, 이들 1번째 내지 3번째 스테이지들을 제외한 나머지 스테이지들(더미 스테이지들 포함)에만 구비된다. 한편 전술된 바와 같이, 제 1 내지 제 5 더미 스테이지에는 제 2 스위칭소자(Tr2) 및 제 15 스위칭소자(Tr15) 중 하나만 선택적으로 구비될 수 있다.
각 스테이지(..., STn-3 내지 STn+4, ..., 제 1 내지 제 4 더미 스테이지)의 캐리출력부(CO) 및 스캔출력부(SO)는 전술된 세트 노드(Q), 제 1 리세트 노드(QB1), 및 제 2 리세트 노드(QB2)에 전기적으로 접속된다. 이에 따라, 캐리출력부(CO) 및 스캔출력부(SO)는 노드 제어부(NC)로부터의 제어를 받아 동작한다.
각 스테이지(..., STn-3 내지 STn+4, ..., 제 1 내지 제 4 더미 스테이지)의 캐리출력부(CO)는 캐리풀업 스위칭소자(Uc), 제 1 캐리풀다운 스위칭소자(Dc1) 및 제 2 캐리풀다운 스위칭소자(Dc2)를 포함한다.
n번째 스테이지(STn)의 캐리출력부(CO)에 구비된 캐리풀업 스위칭소자(Uc)는세트 노드(Q)의 신호 상태에 따라 제어되며, 제 1 내지 제 6 클럭펄스들(CLK1 내지 CLK6) 중 어느 하나(예를 들어, CLK5)를 전송하는 클럭전송라인(CL5)과 캐리출력단자(COT) 사이에 접속된다. 이 캐리풀업 스위칭소자(Uc)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 그 클럭펄스(CLK5)를 캐리출력단자(COT)로 공급한다.
n번째 스테이지(STn)의 캐리출력부(CO)에 구비된 제 1 캐리풀다운 스위칭소자(Dc1)는 제 1 리세트 노드(QB1)의 신호 상태에 따라 제어되며, 캐리출력단자(COT)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 1 캐리풀다운 스위칭소자(Dc1)는 제 1 리세트 노드(QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 캐리출력단자(COT)로 제 1 방전용전압(VSS1)을 공급한다.
n번째 스테이지(STn)의 캐리출력부(CO)에 구비된 제 2 캐리풀다운 스위칭소자(Dc2)는 제 2 리세트 노드(QB2)의 신호 상태에 따라 제어되며, 캐리출력단자(COT)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 2 캐리풀다운 스위칭소자(Dc2)는 제 2 리세트 노드(QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 캐리출력단자(COT)로 제 1 방전용전압(VSS1)을 공급한다.
각 스테이지(..., STn-3 내지 STn+4, ..., 제 1 내지 제 4 더미 스테이지)에 구비된 스캔출력부(SO)는 스캔출력단자(SOT), 스캔풀업 스위칭소자(Us), 제 1 스캔풀다운 스위칭소자(Ds1), 및 제 2 스캔풀다운 스위칭소자(Ds2)를 포함한다.
n번째 스테이지(STn)에 구비된 스캔출력부(SO)는 스캔출력단자(SOT)를 통해 스캔펄스 또는 제 2 방전용전압(VSS2)을 출력한다. 스캔출력단자(SOT)는 게이트 라인과 전기적으로 접속된다. 이에 따라 n번째 스테이지(STn)에 구비된 스캔출력부(SO)로부터의 스캔펄스 또는 제 2 방전용전압(VSS2)은 n번째 게이트 라인에 공급된다.
n번째 스테이지(STn)의 스캔출력부(SO)에 구비된 스캔풀업 스위칭소자(Us)는 세트 노드(Q)의 신호 상태에 따라 제어되며, 제 1 내지 제 6 클럭펄스들(CLK1 내지 CLK6) 중 어느 하나(예를 들어, CLK5)를 전송하는 클럭전송라인(CL5)과 스캔출력단자(SOT) 사이에 접속된다. 이 스캔풀업 스위칭소자(Us)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 그 클럭펄스(CLK5)를 스캔출력단자(SOT)로 공급한다. n번째 스테이지(STn)에 구비된 스캔풀업 스위칭소자(Us)와 캐리풀업 스위칭소자(Uc)는 동일한 클럭펄스(예를 들어, CL5)를 공급받는다.
n번째 스테이지(STn)의 스캔출력부(SO)에 구비된 제 1 스캔풀다운 스위칭소자(Ds1)는 제 1 리세트 노드(QB1)의 신호 상태에 따라 제어되며, 스캔출력단자(SOT)와 제 2 방전용전압(VSS2)을 전송하는 제 2 방전용전원라인(VSL2) 사이에 접속된다. 이 제 1 스캔풀다운 스위칭소자(Ds1)는 제 1 리세트 노드(QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 스캔출력단자(SOT)로 제 2 방전용전압(VSS2)을 공급한다.
n번째 스테이지의 스캔출력부(SO)에 구비된 제 2 스캔풀다운 스위칭소자(Ds2)는 제 2 리세트 노드(QB2)의 신호 상태에 따라 제어되며, 스캔출력단자(SOT)와 제 2 방전용전원라인(VSL2)간에 접속된다. 이 제 2 스캔풀다운 스위칭소자(Ds2)는 제 2 리세트 노드(QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 스캔출력단자(SOT)로 제 2 방전용전압(VSS2)을 공급한다.
한편, 제 1 내지 제 4 더미 스테이지는 전술된 캐리출력부(CO)와 스캔출력부(SO) 중 캐리출력부(CO)만을 구비할 수도 있다. 즉, 이 제 1 내지 제 4 더미 스테이지로부터 스캔출력부(SO)는 제거될 수 있다.
이와 같이 구성된 쉬프트 레지스터의 동작을, 도 4 및 도 5를 참조하여 설명하면 다음과 같다.
도 5는 제 1 내지 제 6 클럭펄스, n-2번째 내지 n+4번째 스캔펄스, 그리고 n-2번째 내지 n+4번째 캐리펄스의 타이밍도를 나타낸 도면이다.
먼저, 제 1 프레임 기간에 포함된 초기 기간(T0)에서의 5번째 스테이지(ST5)의 동작을 설명하면 다음과 같다. 여기서, 제 1 프레임 기간 동안에는 제 1 교류전압(Vac1)이 정극성(VDD 레벨)을 나타내며, 제 2 교류전압(Vac2)이 부극성(VSS1 레벨)을 나타내는 것으로 가정한다.
초기 기간( T0 )
초기 기간(T0)은 n번째 스테이지(STn)의 세트 기간에 해당하는 기간이다. 이 기간 동안(T0)에, 도 4 및 도 5에 도시된 바와 같이, n-3번째 스테이지(STn-3)로부터 출력된 하이 상태의 캐리펄스(CPn-3)가 n번째 스테이지(STn)로 입력된다.
즉, 이 n-3번째 캐리펄스(CPn-3)는 n번째 스테이지(STn)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극, 제 12 스위칭소자(Tr12)의 게이트전극 및 제 7 스위칭소자(Tr7)의 게이트전극에 공급된다. 그러면, 제 1 스위칭소자(Tr1), 제 12 스위칭소자(Tr12) 및 제 7 스위칭소자(Tr7)는 턴-온되며, 이때 이 턴-온된 제 1 스위칭소자(Tr1)를 통해 충전용전압(VDD)이 세트 노드(Q)에 인가된다. 이에 따라, 이 세트 노드(Q)가 충전되며, 이 충전된 세트 노드(Q)에 게이트전극이 접속된 캐리풀업 스위칭소자(Uc), 스캔풀업 스위칭소자(Us), 제 9 스위칭소자(Tr9), 제 11 스위칭소자(Tr11), 제 4 스위칭소자(Tr4) 및 제 6 스위칭소자(Tr6)가 턴-온된다.
여기서, 턴-온된 제 6 스위칭소자(Tr6) 및 제 7 스위칭소자(Tr7)를 통해 제 1 방전용전압(VSS1)이 제 1 리세트 노드(QB1)에 공급되어 이 제 1 리세트 노드(QB1)가 방전되고, 그리고 턴-온된 제 11 스위칭소자(Tr11) 및 제 12 스위칭소자(Tr12)를 통해 제 1 방전용전압(VSS1)이 제 2 리세트 노드(QB2)에 공급되어 이 제 2 리세트 노드(QB2)가 방전된다.
이에 따라 이 방전된 제 1 리세트 노드(QB1)에 게이트전극이 접속된 제 13 스위칭소자(Tr13), 제 1 캐리풀다운 스위칭소자(Dc1) 및 제 1 스캔풀다운 스위칭소자(Ds1)가 턴-오프되며, 그리고 방전된 제 2 리세트 노드(QB2)에 게이트전극이 접속된 제 14 스위칭소자(Tr14), 제 2 캐리풀다운 스위칭소자(Dc2) 및 제 2 스캔풀다운 스위칭소자(Ds2)가 턴-오프된다.
한편, 제 1 프레임 기간 동안 정극성으로 유지되는 제 1 교류전압(Vac1)이 제 3 스위칭소자(Tr3)의 게이트전극으로 인가되는 바, 따라서 이 제 3 스위칭소자는 제 1 프레임 기간 동안 턴-온된 상태를 유지한다. 이 정극성의 제 1 교류전압(Vac1)은 턴-온 상태의 제 3 스위칭소자(Tr3)를 통해 제 5 스위칭소자(Tr5)의 게이트전극으로 인가된다. 이때, 이 제 5 스위칭소자(Tr5)의 게이트전극으로는 상기 턴-온된 제 4 스위칭소자(Tr4)를 통해 출력된 제 1 방전용전압(VSS1)도 공급된다. 즉, 제 5 스위칭소자(Tr5)의 게이트전극에는 정극성의 제 1 교류전압(Vac1)과 부극성의 제 1 방전용전압(VSS1)이 함께 공급된다.
그런데, 제 1 방전용전압(VSS1)을 공급하는 제 4 스위칭소자(Tr4)의 사이즈가 제 1 교류전압(Vac1)을 공급하는 제 3 스위칭소자(Tr3)보다 크게 설정되므로, 제 5 스위칭소자(Tr2)의 게이트 전압(게이트전극의 전압)은 제 1 방전용전압(VSS1)으로 유지된다. 따라서, 제 5 스위칭소자(Tr5)는 턴-오프된다.
한편, 이 기간(T0)에 턴-온된 캐리풀업 스위칭소자(Uc) 및 스캔풀업 스위칭소자(Us)를 통해 로우 상태의 캐리펄스(CPn) 및 로우 상태의 스캔펄스(SPn)가 출력되는 바, 이 로우 상태의 캐리펄스(CPn)는 캐리출력단자(COT)를 통해 n-4번째 스테이지 및 n+3번째 스테이지(STn+3)로 공급되며, 그리고 로우 상태의 스캔펄스(SPn)는 스캔출력단자(SOT)를 통해 n번째 게이트 라인으로 공급된다. 이때, 이 로우 상태의 캐리펄스(CPn) 및 스캔펄스(SPn)는 모두 로우 상태의 제 5 클럭펄스(CLK5)를 근거로 발생된 것으로, 따라서 이 로우 상태의 캐리펄스(CPn) 및 스캔펄스(SPn)는 모두 제 1 방전용전압(VSS1)의 레벨을 갖는다. 따라서, 이 기간(T0)에 n번째 스캔펄스(SPn)는, 도 5에 도시된 바와 같이, 제 2 방전용전압(VSS2) 레벨에서 제 1 방전용전압(VSS1) 레벨로 천이한다.
한편, 이 초기 기간(T0)에 n+4번째 스테이지(STn+4)로부터의 캐리펄스(CPn+4)는 로우 상태이므로, 그 기간(T0)에 n번째 스테이지(STn)의 제 2 스위칭소자(Tr2)는 턴-오프상태이다.
또한, 제 1 프레임 기간 동안 제 2 교류전압(Vac2)은 부극성 상태로 유지되므로, 이 초기 기간(T0)에 제 2 교류전압(Vac2)을 공급받는 제 8 스위칭소자(Tr8)는 턴-오프 상태이다. 그리고, 전술된 바와 같이 그 기간(T0)에 제 9 스위칭소자(T9)가 턴-온 상태이므로 제 2 공통 노드(CN2)에 게이트전극이 접속된 제 10 스위칭소자(Tr10)도 턴-오프 상태이다.
또한, 이 초기 기간(T0)에 타이밍 컨트롤러로부터의 스타트 펄스(Vst)는 로우 상태이므로, 그 기간(T0)에 n번째 스테이지(STn)의 제 15 스위칭소자(Tr15)는 턴-오프상태이다.
결국, 초기 기간(T0)에 n번째 스테이지(STn)는 자신의 세트 노드(Q)를 충전시키고, 자신의 제 1 리세트 노드(QB1) 및 제 2 리세트 노드(QB2)를 방전시킨다. 즉, 그 기간(T0)에 n번째 스테이지(STn)는 세트된다. 아울러, 그 기간(T0)에 로우 상태의 n번째 스캔펄스(SPn)의 레벨이 제 2 방전용전압(VSS2)에서 제 1 방전용전압(VSS1)으로 떨어진다.
제 1 기간( T1 )
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)은 n번째 스테이지(STn)의 출력기간에 해당하는 기간으로서, 이 제 1 기간(T1)에는 하이 상태의 제 5 클럭펄스(CLK5)가 n번째 스테이지(STn)로 입력된다.
여기서, n번째 스테이지(STn)의 세트 노드(Q)가 초기 기간(T0) 동안 인가되었던 충전용전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, n번째 스테이지(STn)의 캐리풀업 스위칭소자(Uc) 및 스캔풀업 스위칭소자(Us)는 턴-온 상태를 유지한다. 이 제 1 기간(T1)에 이 턴-온된 캐리풀업 스위칭소자(Uc) 및 스캔풀업 스위칭소자(Us)의 각 드레인전극에 제 5 클럭펄스(CLK5)가 인가됨에 따라, 이 캐리풀업 스위칭소자(Uc) 및 스캔풀업 스위칭소자(Us)는 각각 캐리펄스(CPn)와 스캔펄스(SPn)를 출력한다.
여기서, 캐리풀업 스위칭소자(Uc)를 통해 출력된 하이 상태의 제 5 클럭펄스(CLK5)가 n번째 캐리펄스(CPn)이고, 그리고 스캔풀업 스위칭소자(Us)를 통해 출력된 하이 상태의 제 5 클럭펄스(CLK5)가 n번째 스캔펄스(SPn)이다. n번째 캐리펄스(CPn)는 n+3번째 스테이지(STn+3)에 공급되어 이 n+3번째 스테이지(ST3)를 세트시키는 역할을 함과 아울러, n-4번째 스테이지에 공급되어 이 n-4번째 스테이지를 리세트시키는 역할을 한다. 그리고, n번째 스캔펄스(SPn)는 n번째 게이트 라인에 공급되어 n번째 게이트 라인을 구동시킨다.
이때, 이 기간(T1)에 제 1 스위칭소자(Tr1)가 턴-오프되어 세트 노드(Q)가 플로팅 상태로 유지되기 때문에, 그 기간(T1)에 인가된 하이 상태의 제 5 클럭펄스(CLK5)에 따른 커플링 현상에 의해 그 세트 노드(Q)의 전압이 부트스트랩핑(bootstrapping)되는 바, 이에 따라 캐리펄스(CPn)와 스캔펄스(SPn)가 안정적으로 출력된다.
n번째 스테이지(STn)로부터 출력된 n번째 캐리펄스(CPn)는 n+3번째 스테이지(STn+3)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극으로 공급된다. 이에 따라, 제 1 기간(T1)에 n+3번째 스테이지(STn+3)가 세트된다. 이 제 1 기간(T1)에서의 n+3번째 스테이지(STn+3)의 세트 동작은 전술된 초기 기간(T0)에서의 n번째 스테이지(STn)의 세트 동작과 동일하다.
또한, n번째 스테이지(STn)로부터 출력된 n번째 캐리펄스(CPn)는 n-4번째 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트전극으로 공급된다. 이에 따라, 제 1 기간(T1)에 n-4번째 스테이지(STn-4)가 리세트된다. 이 n-4번째 스테이지의 리세트 동작은 앞으로 설명할 n번째 스테이지의 리세트 동작과 동일하므로, 이에 대해서는 이후의 설명을 참조한다.
한편, 이 제 1 기간(T1)의 종료 시점에 그 제 5 클럭펄스(CLK5)가 하이 상태에서 로우 상태로 천이하기 시작하는 바, 그 시점부터 하이 상태의 캐리펄스(CPn) 및 스캔펄스(SPn)가 로우 상태로 천이하기 시작한다. 이에 따라, 도 4에 도시된 바와 같이, 제 1 기간(T1)의 종료 시점부터 캐리펄스(CPn) 및 스캔펄스(SPn)가 모두 제 1 방전용전압(VSS1)의 레벨로 떨어진다.
제 2 기간( T2 )
다음으로, 제 2 기간(T2) 동안의 동작을 설명하면 다음과 같다.
제 2 기간(T2)은 n번째 스테이지(STn)의 리세트 기간에 해당한다. 이 제 2 기간(T2)에는, n+4번째 스테이지(STn+4)로부터 발생된 하이 상태의 n+4번째 스캔펄스(SPn+4)가 n번째 스테이지(STn)로 입력되어, 이 n번째 스테이지(STn)를 리세트시킨다. 이 리세트 동작을 좀 더 구체적으로 설명하면 다음과 같다.
즉, n+4번째 캐리펄스(CPn+4)는 n번째 스테이지(STn)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극으로 공급된다. 그러면, n번째 스테이지(STn)의 제 2 스위칭소자(Tr2)는 턴-온되고, 이 턴-온된 제 2 스위칭소자(Tr2)를 통해 제 1 방전용전압(VSS1)이 n번째 스테이지(STn)의 세트 노드(Q)에 공급된다. 따라서, 그 세트 노드(Q)는 방전되고, 이 방전된 세트 노드(Q)에 게이트전극이 접속된 캐리풀업 스위칭소자(Uc), 스캔풀업 스위칭소자(Us), 제 4 스위칭소자(Tr4), 제 6 스위칭소자(Tr6), 제 9 스위칭소자(Tr9) 및 제 11 스위칭소자(Tr11)가 턴-오프된다.
여기서, 제 4 스위칭소자(Tr4)가 턴-오프됨에 따라 제 1 공통 노드(CN1)가 하이 상태의 제 1 교류전압(Vac1)으로 충전될 수 있으며, 그 충전된 제 1 공통 노드(CN1)에 게이트전극이 접속된 제 5 스위칭소자(Tr5)가 턴-온된다. 그러면, 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 제 1 교류전압(Vac1)이 제 1 리세트 노드(QB1)로 인가되고, 그에 따라 제 1 리세트 노드(QB1)가 충전되고, 이 충전된 제 1 리세트 노드(QB1)에 게이트전극이 접속된 제 1 캐리풀다운 스위칭소자(Dc1), 제 1 스캔풀다운 스위칭소자(Ds1) 및 제 13 스위칭소자(Tr13)가 모두 턴-온된다.
여기서, 턴-온된 제 13 스위칭소자(Tr13)를 통해 제 1 방전용전압(VSS1)이 세트 노드(Q)에 공급됨으로써, 그 세트 노드(Q)의 방전상태가 더욱 안정적으로 유지된다.
한편, 이 기간(T2)에 제 2 리세트 노드(QB2)는 여전히 방전 상태이므로, 이에 게이트전극이 접속된 제 2 캐리풀다운 스위칭소자(Dc2), 제 2 스캔풀다운 스위칭소자(Ds2) 및 제 14 스위칭소자(Tr14)는 턴-오프 상태를 유지한다.
이와 같이 제 2 기간(T2) 동안 n번째 스테이지(STn)의 제 1 캐리풀다운 스위칭소자(Dc1) 및 제 1 스캔풀다운 스위칭소자(Ds1)가 턴-온됨에 따라, 이들을 통해 제 1 방전용전압(VSS1) 및 제 2 방전용전압(VSS2)가 출력된다. 즉, 턴-온된 제 1 캐리풀다운 스위칭소자(DC1)는 캐리출력단자(COT)를 통해 제 1 방전용전압(VSS1)을 출력하며, 그리고 턴-온된 제 1 스캔풀다운 스위칭소자(Ds1)는 스캔출력단자를 통해 제 2 방전용전압(VSS2)을 출력한다.
제 1 캐리풀다운 스위칭소자(Dc1)를 통해 출력된 제 1 방전용전압(VSS1)은 n+3번째 스테이지(STn+3) 및 n-4번째 스테이지로 공급되며, 그리고 제 1 스캔풀다운 스위칭소자(Ds1)을 통해 출력된 제 2 방전용전압(VSS2)은 n번째 게이트 라인으로 공급된다.
이에 따라, 도 5에 도시된 바와 같이, 제 2 기간(T2)에, n번째 게이트 라인에 인가된 로우 상태의 n번째 스캔펄스(SPn)의 전압이 제 1 방전용전압(VSS1)의 레벨에서 제 2 방전용전압(VSS2)의 레벨로 상승하기 시작한다. 즉, n+4번째 캐리펄스(CPn+4)의 라이징에지(rising edge) 시점에 n번째 게이트 라인의 전압이 제 1 방전용전압(VSS1)의 레벨에서 제 2 방전용전압(VSS2)의 레벨로 상승하기 시작한다.
결국, 제 2 기간(T2)에 n번째 스테이지(STn)는 자신의 세트 노드(Q)를 방전시키고, 자신의 제 1 리세트 노드(QB1)를 충전시키고, 그리고 제 2 리세트 노드(QB2)를 방전로 유지시킨다. 즉, 그 기간(T0)에 n번째 스테이지(STn)는 리세트된다. 아울러, 그 기간(T2)에 로우 상태의 n번째 스캔펄스(SPn)의 전압이 제 1 방전용전압(VSS1)의 레벨에서 제 2 방전용전압(VSS2)의 레벨로 상승하기 시작한다.
이와 같은 방식으로 나머지 스테이지들이 동작한다.
한편, 도 5에 도시된 바와 같이, 초기 기간(T0)과 제 1 기간(T1) 사이에는 중첩 기간(즉, n-3번째 캐리펄스(CPn-3)와 제 5 클럭펄스(CLK5)간의 중첩 기간)이 존재하는 바, 이 중첩 기간에 n번째 스테이지(STn)는 전술된 초기 기간(T0)에서의 동작과 제 1 기간(T1)에서의 동작을 함께 수행한다.
이후, 제 2 프레임 기간에 제 1 교류전압(Vac1)이 부극성으로 변경되고 제 2 교류전압(Vac2)이 정극성으로 변경되면, 그 프레임 기간에 포함된 초기 기간에 n번째 스테이지(STn)의 제 1 리세트 노드(QB1)가 방전되고, 제 2 리세트 노드(QB2)가 충전된다.
즉, 제 2 프레임 기간에는 n번째 스테이지(STn)의 제 2 캐리풀다운 스위칭소자(Dc2), 제 2 스캔풀다운 스위칭소자(Ds2) 및 제 14 스위칭소자(Tr14)가 턴-온되고, 그리고 제 1 캐리풀다운 스위칭소자(Dc1), 제 1 스캔풀다운 스위칭소자(Ds1) 및 제 13 스위칭소자(Tr13)가 턴-오프된다.
다른 스테이지들 역시 이와 같이 동작한다.
이와 같이 본 발명에 따르면 게이트 라인으로 공급되는 스캔펄스의 로우 전압이 2가지 서로 다른 값으로 변화한다. 즉, 로우 상태에서의 스캔펄스의 전압이 시간에 따라 제 1 방전용전압(VSS1)에서 제 2 방전용전압(VSS2)의 레벨로, 또는 제 2 방전용전압(VSS2)에서 제 1 방전용전압(VSS1)의 레벨로 변화한다. 이에 따라, 스캔펄스의 폴링에지(falling edge) 기간을 상당히 줄일 수 있다. 이는 그 폴링에지 시점에 스캔펄스가 목표 레벨(VSS2 레벨) 보다 더 낮은 제 1 방전용전압(VSS1)의 레벨로 급격하게 하강함에 따라 상대적으로 더 짧은 시간에 그 목표 레벨로 도달할 수 있기 때문이다.
또한, 본 발명에 따르면, 그 스캔펄스를 제 1 방전용전압(VSS1)의 레벨까지 하상시킨 다음 이어서 그 보다 높은, 즉 목표 레벨로 끌어 올림으로써 게이트 라인을 정상적인 전압으로 구동할 수 있다.
도 6은 이러한 본 발명의 효과를 설명하기 위한 도면으로서, 즉 이 도 6은 본 발명에 따른 쉬프트 레지스터에 구비된 어느 하나의 스테이지로부터 출력된 스캔펄스의 파형을 나타낸 도면이다.
이 도 6에 도시된 바와 같이, 스캔펄스가 로우 상태로 천이할 때 그 전압의 레벨이 제 1 방전용전압(VSS1)의 레벨까지 떨어졌다가 이어서 제 2 방전용전압(VSS2)의 레벨로 복귀함을 알 수 있다.
또한, 본 발명에서는 누설 전류를 줄임과 동시에 쉬프트 레지스터의 구동능력을 향상시키기 위해, 각 스테이지에 두 종류의 방전용전압들(VSS1, VSS2)을 공급하고, 또한 출력부를 캐리출력부(CO)와 스캔출력부(SO)로 나누어 상대적으로 작은 부하에 접속된 캐리출력부(CO)에는 작은 사이즈의 풀업 스위칭소자 및 제 1 방전용 전압(VSS1)을 제공하고, 상대적으로 큰 부하에 접속된 스캔출력부(SO)에는 큰 사이즈의 풀업 스위칭소자 및 제 2 방전용 전압(VSS2)을 제공함으로써 상기 누설 전류를 방지할 수 있다.
이러한 본 발명의 효과 및 원리를 좀 더 구체적으로 설명하면 다음과 같다.
각 스테이지의 출력에 가장 크게 관여하는 스위칭소자는 스캔출력부(SO)에 구비된 스캔풀업 스위칭소자(Us)와, 캐리출력부(CO)에 구비된 캐리풀업 스위칭소자(Uc)이다.
스캔출력부(SO)에 구비된 스캔풀업 스위칭소자(Us)는 캐리출력부(CO)에 구비된 캐리풀업 스위칭소자(Uc)에 비하여 더 큰 부하에 접속된다. 이는 상기 캐리풀업 스위칭소자(Uc)는 전단 및 후단 스테이지에 접속되는 반면, 상기 스캔펄스 스위칭소자는 게이트 라인과 이 게이트 라인에 연결된 수많은 스위칭소자들에 접속되기 때문이다.
이들 두 풀업 스위칭소자들(Uc, Us) 중 스캔풀업 스위칭소자(Us)는 게이트 라인을 구동하는 소자이므로, 전단 및 후단 스테이지를 제어하기 위한 캐리풀업 스위칭소자(Uc)에 비하여 더 큰 출력이 요구된다. 따라서, 한정된 면적에 최대한의 집적도로 풀업 스위칭소자들을 효과적으로 형성하기 위해서는, 상대적으로 더 큰 부하에 접속되며 또한 큰 출력이 요구되는 스캔풀업 스위칭소자(Us)를 캐리풀업 스위칭소자(Uc)에 비하여 더 크게 만드는 것이 좋다.
한편, 캐리풀업 스위칭소자(Uc)는 스캔풀업 스위칭소자(Us)에 비하여 작은 부하에 접속되며, 그 출력이 상대적으로 약해도 전단 및 후단 스테이지의 동작을 제어하는데 있어서 그리 큰 문제가 되지 않는다.
이와 같은 구조에 따라, 캐리풀업 스위칭소자(Uc)는 스캔풀업 스위칭소자(Us)에 비하여 더 큰 내부저항을 가지므로, 캐리풀업 스위칭소자(Uc)의 턴-오프시 이 캐리풀업 스위칭소자(Uc)의 누설 전류를 감소시킬 수 있다.
한편, 스캔풀업 스위칭소자(Us)는 큰 사이즈를 갖기 때문에 턴-오프시 오히려 누설 전류에 취약한 구조를 가질 수 있다. 그러나, 이 스캔풀업 스위칭소자(Us)는 턴-오프시, 이의 게이트전극과 소스전극에는 서로 다른 종류의 방전용전압이 공급되므로 이러한 누설 전류가 방지된다. 즉, 스캔풀업 스위칭소자(Us)의 턴-오프시, 이 스캔풀업 스위칭소자(Us)의 게이트전극에는 제 1 방전용전압(VSS1)이 공급되고, 소스전극에는 이 제 1 방전용전압(VSS1)보다 더 큰 제 2 방전용전압(VSS2)이 공급되기 때문에 스캔풀업 스위칭소자(Us)의 게이트-소스전극간 전압이 0보다 더 작은 부극성으로 유지된다. 이 스캔풀업 스위칭소자(Us)가 NNOS 트랜지스터라고 가정하면, 스캔풀업 스위칭소자(Us)는 완전히 턴-오프상태로 유지될 수 있다.
한편, 스캔풀업 스위칭소자(Us)를 PMOS 트랜지스터로 사용하는 경우에는, 제 1 방전용전압(VSS1)이 제 2 방전용전압(VSS2)에 비하여 더 큰 값을 갖도록 설정하면 된다. 따라서, 스캔풀업 스위칭소자(Us)는 큰 출력을 위해 큰 사이즈로 제작됨에도 불구하고, 이의 누설 전류가 방지되는 효과를 갖는다.
또한, 상기 제 1 방전용전압(VSS1)이 제 2 방전용전압(VSS2)보다 낮기 때문에, 각 풀다운 스위칭소자(Dc1, Dc2, Ds1, Ds2)에 가해지는 스트레스를 줄일 수 있다.
한편, 스캔풀업 스위칭소자(Us)의 드레인전극에 공급되는 클럭펄스의 로우상태에서의 전압값을 제 2 방전용전압(VSS2)보다 더 작은 값으로 설정하거나 또는 상기 클럭펄스의 로우상태에서의 전압값을 상기 제 1 방전용전압(VSS1)과 동일한 값으로 설정하게 되면 스캔펄스의 하이상태의 전압이 로우상태의 전압으로 빠르게 떨어지므로, 전술된 바와 같이 게이트 라인에 공급되는 스캔펄스의 하강천이시간(falling edge time)을 단축시킬 수 있다. 그러면, 각 스캔펄스간의 여유거리(margin)를 더 많이 확보할 수 있다. 따라서, 본 발명에서는, 종래와 같이 스캔펄스의 하강천이시간을 줄이기 위해 풀업 스위칭소자 및 풀다운 스위칭소자의 사이즈를 크게 설정하지 않아도 되므로, 결과적으로 쉬프트 레지스터의 사이즈를 상당히 줄일 수 있는 바, 또한 그로 인해 표시장치의 베젤(bezel) 사이즈도 줄일 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Tr#: 제 # 스위칭소자 CLK#: 제 # 클럭펄스
Vac#: 제 # 교류전압 ACL#: 제 # 교류전원라인
VDD: 충전용전압 VSS#: 제 # 방전용전압
VSL#: 제 # 방전용전원라인 CP#: #번째 캐리펄스
SP#: #번째 스캔펄스 CN#: 제 # 공통 노드
Q: 세트 노드 QB#: 제 # 리세트 노드
Vst: 스타트 펄스 NC: 노드 제어부
CO: 캐리출력부 SO: 스캔출력부
COT: 캐리출력단자 SOT: 스캔출력단자
Uc: 캐리풀업 스위칭소자 Us: 스캔풀업 스위칭소자
Dc#: 제 # 캐리풀다운 스위칭소자 Ds#: 제 # 스캔풀다운 스위칭소자
VDL; 충전용전원라인

Claims (10)

  1. 캐리펄스와 스캔펄스로 구성된 출력펄스를 순차적으로 출력하는 다수의 스테이지들을 포함하며;
    각 스테이지는,
    제 1 방전용전압과 그리고 이 제 1 방전용전압과 동일한 레벨의 로우 전압을 갖는 클럭펄스를 근거로 캐리펄스를 생성하고, 이를 자신의 캐리출력단자를 통해 전단 스테이지 및 후단 스테이지 중 적어도 하나로 공급하는 캐리출력부;
    상기 제 1 방전용전압보다 더 큰 값을 갖는 제 2 방전용전압과 그리고 상기 클럭펄스를 근거로 스캔펄스를 생성하고, 이를 자신의 스캔출력단자를 통해 해당 게이트 라인으로 공급하는 스캔출력부; 및,
    상기 캐리출력부 및 캐리출력부가 접속된 노드의 전압을 제어하는 노드 제어부를 포함함을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 스테이지들 중 하나인 n번째(n은 자연수) 스테이지에 구비된 노드 제어부는,
    외부로부터의 스타트 펄스 또는 n-x번째(x는 자연수) 스테이지로부터의 캐리펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자;
    x+y번째(y는 자연수) 스테이지로부터의 캐리펄스에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 제 2 스위칭소자;
    제 1 교류전원라인으로부터의 제 1 교류전압에 따라 제어되며, 상기 제 1 교류전원라인과 제 1 공통 노드 사이에 접속된 제 3 스위칭소자;
    상기 세트 노드에 인가된 전압에 따라 제어되며, 상기 제 1 공통 노드와 제 1 방전용전원라인 사이에 접속된 제 4 스위칭소자;
    상기 제 1 공통 노드에 인가된 전압에 따라 제어되며, 상기 제 1 교류전원라인과 제 1 리세트 노드 사이에 접속된 제 5 스위칭소자;
    상기 세트 노드에 인가된 전압에 따라 제어되며, 상기 제 1 리세트 노드와 제 1 방전용전원라인 사이에 접속된 제 6 스위칭소자;
    상기 n-x번째 스테이지로부터의 캐리펄스에 따라 제어되며, 상기 제 1 리세트 노드와 제 1 방전용전원라인 사이에 접속된 제 7 스위칭소자;
    제 2 교류전원라인으로부터의 제 2 교류전압에 따라 제어되며, 상기 제 2 교류전원라인과 제 2 공통 노드 사이에 접속된 제 8 스위칭소자;
    상기 세트 노드에 인가된 전압에 따라 제어되며, 상기 제 2 공통 노드와 제 1 방전용전원라인 사이에 접속된 제 9 스위칭소자;
    상기 제 2 공통 노드에 인가된 전압에 따라 제어되며, 상기 제 2 교류전원라인과 제 2 리세트 노드 사이에 접속된 제 10 스위칭소자;
    상기 세트 노드에 인가된 전압에 따라 제어되며, 상기 제 2 리세트 노드와 제 1 방전용전원라인 사이에 접속된 제 11 스위칭소자;
    상기 n-x번째 스테이지로부터의 캐리펄스에 따라 제어되며, 상기 제 2 리세트 노드와 제 1 방전용전원라인 사이에 접속된 제 12 스위칭소자;
    상기 제 1 리세트 노드에 인가된 전압에 따라 제어되며, 상기 세트 노드와 제 1 방전용전원라인 사이에 접속된 제 13 스위칭소자; 및,
    상기 제 2 리세트 노드에 인가된 전압에 따라 제어되며, 상기 세트 노드와 제 1 방전용전원라인 사이에 접속된 제 14 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 제 1 스위칭소자를 통해 스타트 펄스를 공급받는 스테이지들을 제외한 나머지 스테이지들에 구비된 노드 제어부는,
    상기 스타트 펄스에 따라 제어되며, 상기 세트 노드와 제 1 방전용전원라인 사이에 접속된 제 15 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    첫 번째 내지 x번째 스테이지에 구비된 제 1 스위칭소자로 스타트 펄스가 공급되며; 그리고,
    상기 첫 번째 내지 x번째 스테이지를 제외한 나머지 스테이지들에 구비된 노드 제어부가 상기 제 15 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  5. 제 1 항에 있어서,
    상기 스테이지들 중 하나인 n번째(n은 자연수) 스테이지에 구비된 캐리출력부는,
    세트 노드에 인가된 전압에 따라 제어되며, 상기 클럭펄스를 전송하는 클럭전송라인과 상기 n번째 스테이지의 캐리출력단자 사이에 접속된 캐리풀업 스위칭소자;
    제 1 리세트 노드에 인가된 전압에 따라 제어되며, 상기 n번째 스테이지의 캐리출력단자와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 제 1 캐리풀다운 스위칭소자; 및,
    제 2 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 캐리출력단자와 상기 제 1 방전용전원라인 사이에 접속된 제 2 캐리풀다운 스위칭소자를 포함하며;
    상기 n번째 스테이지의 캐리출력단자가 n+x번째(x는 자연수) 스테이지 및 n-y번째(y는 자연수) 스테이지에 접속된 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 1 항에 있어서,
    상기 스테이지들 중 하나인 n번째(n은 자연수) 스테이지에 구비된 스캔출력부는,
    세트 노드에 인가된 전압에 따라 제어되며, 상기 클럭펄스를 전송하는 클럭전송라인과 상기 n번째 스테이지의 스캔출력단자 사이에 접속된 스캔풀업 스위칭소자;
    제 1 리세트 노드에 인가된 전압에 따라 제어되며, 상기 n번째 스테이지의 스캔출력단자와 상기 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 2 스캔풀다운 스위칭소자;
    제 2 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 스캔출력단자와 상기 제 2 방전용전원라인 사이에 접속된 제 2 스캔풀다운 스위칭소자를 포함하며;
    상기 n번째 스테이지의 스캔출력단자가 n번째 게이트 라인에 접속된 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 1 항에 있어서,
    상기 클럭펄스는 서로 다른 위상을 갖는 제 1 내지 제 6 클럭펄스들 중 어느 하나인 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    상기 제 1 내지 제 6 클럭펄스들 각각은 3수평기간에 해당하는 펄스폭을 가지며;
    서로 인접한 기간에 출력되는 클럭펄스들의 펄스폭이 일정 기간 중첩된 것을 특징으로 하는 쉬프트 레지스터.
  9. 제 8 항에 있어서,
    상기 중첩 기간이 2수평기간에 해당하는 것을 특징으로 하는 쉬프트 레지스터.
  10. 제 2 항 및 제 6 항 중 한 항에 있어서,
    상기 x는 3이고, 그리고 y는 4 또는 5인 것을 특징으로 하는 쉬프트 레지스터.
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