TWI690932B

TWI690932B - 移位暫存器

Info

Publication number: TWI690932B
Application number: TW108132028A
Authority: TW
Inventors: 林煒力; 葉彥緯
Original assignee: 友達光電股份有限公司
Priority date: 2019-09-05
Filing date: 2019-09-05
Publication date: 2020-04-11
Also published as: TW202111718A

Abstract

本發明實施例提供一種移位暫存器，包括第一上拉電路、下拉電路、第二上拉電路、第一下拉控制電路與第一下拉補償電路。第一下拉控制電路用以接收第一時脈訊號，並根據第一控制訊號以決定是否輸出第一箝制訊號。第一下拉補償電路耦接於第一下拉控制電路與第一上拉電路，用以接受第二時脈訊號，並根據第一箝制訊號以決定是否將第一控制訊號的電壓準位調整為第二時脈訊號的電壓準位，且將驅動訊號的電壓準位調整至第二參考電壓，其中第二時脈訊號為第一時脈訊號的反向訊號。

Description

移位暫存器

本發明是有關於一種移位暫存器，且特別是一種能自我恢復因正偏壓應力效應所造成臨界電壓偏移的移位暫存器。

現今的液晶顯示器擁有輕薄短小、高對比、廣視野範圍以及低耗電量等優點。然而，液晶顯示器需要設計適當的移位暫存器電路以確保液晶顯示器的品質與生命週期。傳統移位暫存器在穩壓電路的設計上，使用兩組互補的低頻訊號進行運作，以降低下拉電路中電晶體元件所承受的正偏壓應力效應。然而在下拉電路中，有部份電晶體的閘級偏壓在操作區間內高達60伏特。這些過高的閘級偏壓將使得這些電晶體伴隨著嚴重的正偏壓應力效應。若這些正偏壓應力效應無法恢復，將導致電晶體的電氣特性產生偏移，將造成臨界電壓逐漸劣化，並且對後級電路的驅動能力也大幅度地降低，甚至無法正常運作。因此，如何提供一種能夠自我恢復電晶體至初始狀態之電氣特性的能力，以有效的消除或降低正偏壓應力效應對電晶體及後級電路所造成的影響，將是本案所要著重的問題與解決的重點。

有鑑於此，本發明實施例提供一種移位暫存器，包括第一上拉電路、下拉電路、第二上拉電路、第一下拉控制電路與第一下拉補償電路。第一上拉電路用以接收參考訊號，並根據第一控制訊號以決定是否輸出驅動訊號；下拉電路耦接於第一上拉電路，並根據第一致能訊號以決定是否將第一控制訊號的電壓準位調整至第一參考電壓；第二上拉電路耦接於第一上拉電路，用以接收參考訊號，並根據第一控制訊號以決定是否輸出第二控制訊號；第一下拉控制電路用以接收第一時脈訊號，並根據第一控制訊號以決定是否輸出第一箝制訊號；第一下拉補償電路耦接於第一下拉控制電路與第一上拉電路，用以接受第二時脈訊號，並根據第一箝制訊號以決定是否將第一控制訊號的電壓準位調整為第二時脈訊號的電壓準位，且將驅動訊號的電壓準位調整至第二參考電壓，其中第二時脈訊號為第一時脈訊號的反向訊號。

在本發明的一實施例中，移位暫存器更包括第二下拉控制電路與第二下拉補償電路。第二下拉控制電路，用以接收第二時脈訊號，並根據第一控制訊號以決定是否輸出第二箝制訊號。第二下拉補償電路，耦接於第二下拉控制電路與第一上拉電路，用以接受第一時脈訊號，並根據第二箝制訊號以決定是否將第一控制訊號的電壓準位調整為第一時脈訊號的電壓準位，且將驅動訊號的電壓準位調整至第二參考電壓。

在本發明的一實施例中，第一下拉控制電路包括第一電晶體、第二電晶體、第三電晶體與第四電晶體。第一電晶體具有控制端、第一端與第二端，第二電晶體具有控制端、第一端與第二端，第三電晶體具有控制端、第一端與第二端，第四電晶體具有控制端、第一端與第二端，第一電晶體的控制端用以接收第一時脈訊號，且耦接至第一電晶體的第一端與第二電晶體的第一端，第一電晶體的第二端耦接至第二電晶體的控制端與第三電晶體的第一端，第三電晶體的控制端用以接收第一控制訊號，且耦接至第四電晶體的控制端，第三電晶體的第二端耦接至第一參考電壓與第四電晶體的第二端，第四電晶體的第一端用以輸出第一箝制訊號，且耦接至第二電晶體的第二端。

在本發明的一實施例中，第一下拉補償電路包括第五電晶體與第六電晶體。第五電晶體具有控制端、第一端與第二端，第六電晶體具有控制端、第一端與第二端，第五電晶體的控制端用以接收第一箝制訊號，且耦接至第六電晶體的控制端，第五電晶體的第一端耦接至驅動訊號，第五電晶體的第二端耦接至第二參考電壓，第六電晶體的第一端用以接收第一控制訊號，第六電晶體的第二端用以接收第二時脈訊號。

在本發明的一實施例中，第一下拉補償電路更包括第七電晶體。第七電晶體具有控制端、第一端與第二端，第七電晶體的控制端用以接收第一箝制訊號，第七電晶體的第一端耦接至第二致能訊號，第七電晶體的第二端用以接收第二時脈訊號。

在本發明的一實施例中，第二下拉控制電路包括第八電晶體、第九電晶體、第十電晶體與第十一電晶體。第八電晶體具有控制端、第一端與第二端，第九電晶體具有控制端、第一端與第二端，第十電晶體具有控制端、第一端與第二端，第十一電晶體具有控制端、第一端與第二端，第八電晶體的控制端用以接收第二時脈訊號，且耦接至第八電晶體的第一端與第九電晶體的第一端，第八電晶體的第二端耦接至第九電晶體的控制端與第十電晶體的第一端，第十電晶體的控制端用以接收第一控制訊號，且耦接至第十一電晶體的控制端，第十電晶體的第二端耦接至第一參考電壓與第十一電晶體的第二端，第十一電晶體的第一端用以輸出第二箝制訊號，且耦接至第九電晶體的第二端。

在本發明的一實施例中，第二下拉補償電路包括第十二電晶體與第十三電晶體。第十二電晶體具有控制端、第一端與第二端，第十三電晶體具有控制端、第一端與第二端，第十二電晶體的控制端用以接收第二箝制訊號，且耦接至第十三電晶體的控制端，第十二電晶體的第一端耦接至驅動訊號，第十二電晶體的第二端耦接至第二參考電壓，第十三電晶體的第一端用以接收第一控制訊號，第十三電晶體的第二端用以接收第一時脈訊號。

在本發明的一實施例中，第一上拉電路包括第十五電晶體。第十五電晶體具有控制端、第一端與第二端，第十五電晶體的控制端用以接收第一控制訊號，第十五電晶體的第一端用以接收參考訊號，第十五電晶體的第二端用以輸出驅動訊號。

在本發明的一實施例中，下拉電路包括第十六電晶體。第十六電晶體具有控制端、第一端與第二端，第十六電晶體的控制端用以接收第一致能訊號，第十六電晶體的第一端耦接至第一上拉電路的第十五電晶體的控制端，第十六電晶體的第二端耦接至第一參考電壓。

在本發明的一實施例中，第二上拉電路包括第十七電晶體與第十八電晶體。第十七電晶體具有控制端、第一端與第二端，第十八電晶體具有控制端、第一端與第二端，第十七電晶體的第一端用以接收參考訊號，第十八電晶體的控制端用以接收第二致能訊號，且耦接至第十七電晶體的第二端，第十八電晶體的第一端耦接至第一電壓源，第十八電晶體的第二端用以輸出第二控制訊號。

本發明實施例所提供的移位暫存器，可藉由將第一下拉補償電路耦接至具有與第一時脈訊號互補、反向的第二時脈訊號，並且在第二週期時，將第二時脈訊號的負極電壓施加於受正偏壓應力效應影響的電晶體，以補償或抵消因正極電荷持續累積在這些電晶體上而產生臨界電壓偏移的現象。此外，也可藉由將第二下拉補償電路耦接至具有與第二時脈訊號互補、反向的第一時脈訊號，並且在第二週期時將第一時脈訊號的負極電壓，施加於受正偏壓應力效應影響的電晶體，以補償或抵消因正極電荷持續累積在這些電晶體上而產生臨界電壓偏移的現象。藉此，使這些受正偏壓應力效應影響的電晶體之臨界電壓回歸到初始的參數值或者非常接近於初始的參數值，以達到自我消除或低消正偏壓應力效應的功能。

上述說明僅是本發明技術方案的概述，為了能夠更清楚瞭解本發明的技術手段，而可依照說明書的內容予以實施，並且為了讓本發明的上述和其他目的、特徵和優點能夠更明顯易懂，以下特舉較佳實施例，並配合附圖，詳細說明如下。為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下。

本發明實施例所提供之移位暫存器，其可應用於諸如電視、顯示器、電腦螢幕或其他內部會使用移位暫存器的電子產品。本發明實施例可以根據電路的設計而有不同電路結構的移位暫存器，初步可以分為兩大類，第一大類的移位暫存器包含一組下拉控制電路及下拉補償電路；第二大類的移位暫存器包含二組下拉控制電路及下拉補償電路。第一大類又可分為兩種型式：第一種型式是下拉補償電路具有兩個電晶體且分別耦接於第二參考電壓與第二時脈訊號或者是下拉補償電路具有三個電晶體，並且分別耦接於第一參考電壓、第二參考電壓與第二時脈訊號；第二種型式是下拉補償電路具有三個電晶體，其中一個電晶體是耦接於第二參考電壓，其餘兩個電晶體是耦接於第二時脈訊號。同樣的，第二大類也可分為兩種型式：第一種型式是兩組下拉補償電路皆具有兩個電晶體，並且分別耦接於第二參考電壓與第二時脈訊號或者是兩組下拉補償電路皆具有三個電晶體，並且分別耦接於第一參考電壓、第二參考電壓與第二時脈訊號；第二種型式是兩組下拉補償電路皆具有三個電晶體，其中一個電晶體是耦接於第二參考電壓，其餘兩個電晶體是耦接於第二時脈訊號。

此外，需要注意的是，第二大類的兩組下拉補償電路可以是對稱的電路架構，也可以是非對稱的電路架構，例如第一組下拉補償電路是使用第一種型式，而第二組下拉補償電路是使用第二種型式。或者第一組下拉補償電路是使用第二種型式，而第二組下拉補償電路是使用第一種型式。

首先要說明的是，第一大類第一種型式的移位暫存器的第一種實作方式，其下拉補償電路具有兩個電晶體，其中這兩個電晶體分別是耦接於第二參考電壓與第二時脈訊號。請參閱圖1，圖1是依照本發明實施例所繪示之移位暫存器的第一種實作方式的電路示意圖。並請同時參閱圖2A至2C以便理解移位暫存器的運作流程。圖2A是依照本發明實施例所繪示之移位暫存器第一週期的訊號時序圖。圖2B是依照本發明實施例所繪示之移位暫存器第二週期的訊號時序圖。圖2C是依照本發明實施例所繪示之移位暫存器第三週期的訊號時序圖。

移位暫存器1的電路架構包括第一上拉電路10、下拉電路20、第二上拉電路30、第一下拉控制電路40與第一下拉補償電路50。首先說明，第一下拉控制電路40的功用及其內部等效電路。第一下拉控制電路40的主要功用是接收第一時脈訊號LC1，並根據第一控制訊號Q(n)以決定是否輸出第一箝制訊號P(n)以觸發下一級的電路(亦即第一下拉補償電路50)。需說明的是，第一時脈訊號LC1可以為低頻訊號，此訊號的電壓準位可以是介於27V至-10.5V之間；第一控制訊號Q(n) 表示本級(亦即第n級)之移位暫存器1的控制訊號。

第一下拉控制電路40包括第一電晶體T41、第二電晶體T42、第三電晶體T43與第四電晶體T44，第一電晶體T41具有控制端、第一端與第二端，第二電晶體T42具有控制端、第一端與第二端，第三電晶體T43具有控制端、第一端與第二端，第四電晶體T44具有控制端、第一端與第二端。第一電晶體T41至第四電晶體T44例如可以是具有汲極(例如是第一電晶體T41第一端)、源極(例如是第一電晶體T41的第二端)與閘極(例如是第一電晶體T41的控制端)的薄膜電晶體(thin-film transistor)。第一電晶體T41的控制端用以接收第一時脈訊號LC1，且耦接至第一電晶體T41的第一端與第二電晶體T42的第一端，第一電晶體T41的第二端耦接至第二電晶體T42的控制端與第三電晶體T43的第一端，第三電晶體T43的控制端用以接收第一控制訊號Q(n)，且耦接至第四電晶體T44的控制端，第三電晶體T43的第二端耦接至第一參考電壓VREF1(例如是-10.5V)與第四電晶體T44的第二端，第四電晶體T44的第一端用以輸出第一箝制訊號P(n)，且耦接至第二電晶體T42的第二端。

接著說明，第一下拉補償電路50的功用及其內部等效電路。第一下拉補償電路50的主要功用是耦接於第一下拉控制電路40與第一上拉電路10，用以接受第二時脈訊號LC2，並根據第一箝制訊號P(n)以決定是否將第一控制訊號Q(n)的電壓準位調整為第二時脈訊號LC2的電壓準位(亦即第一控制訊號Q(n)被拉低至低電位)，且將驅動訊號G(n)的電壓準位調整至第二參考電壓VREF2(例如是-8V)，亦即驅動訊號G(n) 被拉低至低電位。需說明的是，第二時脈訊號LC2可以為低頻訊號，此訊號的電壓準位可以是介於27V至-10.5V之間。另外，第二時脈訊號LC2為第一時脈訊號LC1的反向訊號，亦即當第一時脈訊號LC1為高電位(例如是27V)時，此時第二時脈訊號LC2為低電位(例如是-10.5V)。反之，當第一時脈訊號LC1為低電位(例如是-10.5V)時，此時第二時脈訊號LC2為高電位(例如是27V)。

第一下拉補償電路50包括第五電晶體T51、第六電晶體T52，第五電晶體T51具有控制端、第一端與第二端，第六電晶體T52具有控制端、第一端與第二端。第五電晶體T51與第六電晶體T52例如可以是具有汲極、源極與閘極的薄膜電晶體。第五電晶體T51的控制端用以接收第一箝制訊號P(n)，且耦接至第六電晶體T52的控制端，第五電晶體T51的第一端耦接至驅動訊號G(n)並耦接至電容C1的一端，第五電晶體T51的第二端耦接至第二參考電壓VREF2(例如是-8V)，第六電晶體T52的第一端用以接收第一控制訊號Q(n) 並耦接至電容C1的另一端，第六電晶體T52的第二端用以接收第二時脈訊號LC2。

然後說明，第一上拉電路10的功用及其內部等效電路。第一上拉電路10的主要功用是用以接收參考訊號HC(n)，並根據第一控制訊號Q(n)以決定是否輸出驅動訊號G(n)至下一級的電路。需說明的是，參考訊號HC(n)是一種時脈訊號，為移位暫存器1的參考頻率或者可以是整個系統的參考頻率；驅動訊號G(n)表示本級(亦即第n級)移位暫存器1的驅動訊號。第一上拉電路10包括第十五電晶體T11，第十五電晶體T11具有控制端、第一端與第二端。第十五電晶體T11例如可以是具有汲極、源極與閘極的薄膜電晶體。第十五電晶體T11的控制端用以接收第一控制訊號Q(n)，第十五電晶體T11的第一端用以接收參考訊號HC(n)，第十五電晶體T11的第二端用以輸出驅動訊號G(n)。

接著說明，下拉電路20的功用及其內部等效電路。下拉電路20的主要功用是耦接於第一上拉電路10，並根據第一致能訊號ST(n+4)以決定是否將第一控制訊號Q(n)的電壓準位調整至第一參考電壓VREF1，例如-10.5V。需說明的是，第一致能訊號ST(n+4)可用以提供後五級之移位暫存器1的輸入訊號。下拉電路20包括第十六電晶體T21，第十六電晶體T21具有控制端、第一端與第二端。第十六電晶體T21例如可以是具有汲極、源極與閘極的薄膜電晶體。第十六電晶體T21的控制端用以接收第一致能訊號ST(n+4)，第十六電晶體T21的第一端耦接至第一上拉電路10的第十五電晶體T11的控制端，第十六電晶體T21的第二端耦接至第一參考電壓VREF1。

緊接著說明，第二上拉電路30的功用及其內部等效電路。第二上拉電路30的主要功用是耦接於第一上拉電路10，用以接收參考訊號HC(n)，並根據第一控制訊號Q(n)以決定是否輸出第二控制訊號Q(n+4)。需說明的是，第二控制訊號Q(n+4)表示第(n+4)級之移位暫存器1的控制訊號。第二上拉電路30包括第十七電晶體T31與第十八電晶體T32。第十七電晶體T31具有控制端、第一端與第二端，第十八電晶體T32具有控制端、第一端與第二端。第十七電晶體T31與第十八電晶體T32例如可以是具有汲極、源極與閘極的薄膜電晶體。第十七電晶體T31的第一端用以接收參考訊號HC(n)，第十七電晶體T31的控制端用以接收第一控制訊號Q(n)，第十八電晶體T32的控制端用以接收第二致能訊號ST(n)，且耦接至第十七電晶體T31的第二端，第十八電晶體T32的第一端耦接至第一電壓源VDD(例如是24V)，第十八電晶體T32的第二端用以輸出第二控制訊號Q(n+4)。需說明的是，第二致能訊號ST(n) 表示本級(亦即第n級)之移位暫存器1的致能訊號。

接下來要說明的是，移位暫存器1的運作狀態。如圖2A所示，第一週期，又稱為操作週期。此時，第一時脈訊號LC1為高電位(亦即工作在操作區)，第一控制訊號Q(n)為高電位。因此，第一電晶體T41、第二電晶體T42、第三電晶體T43、第四電晶體T44、第十七電晶體T31與第十五電晶體T11皆為導通狀態。此刻，第一箝制訊號P(n)從高電位變為低電位，同時Q(n)進入第一階段的高電位。然後當Q(n)進入第二階段的高電位時，此時驅動訊號G(n) 從低電位變為高電位，以驅動下一級的電路。此外，有關拉升Q(n)第一階段與第二階段之電壓準位的運作，以及如何通過觸發第一致能訊號ST(n+4)將第十六電晶體T21導通，使得第一控制訊號Q(n)在第一週期與第二週期的交界處被下拉至低電位，此乃本技術領域中具有通常知識者所熟悉，在此不再贅述。

如圖2B所示，在第二週期，又稱為應力週期。此時，第一時脈訊號LC1為高電位，第一控制訊號Q(n) 為低電位，而第二時脈訊號LC2為低電位。因此，第一電晶體T41、第二電晶體T42為導通狀態，而第三電晶體T43、第四電晶體T44為截止狀態，使得第一箝制訊號P(n)從低電位變為高電位，並使第六電晶體T52的控制端也變為高電位。由於第六電晶體T52的控制端與第二端之間的電壓差(亦即閘極與源極之間的正偏壓)極高，此時的正偏壓例如是37.5V，使得第六電晶體T52有很嚴重的正偏壓應力效應，使得第六電晶體T52的臨界電壓產生偏移，亦即使得第六電晶體T52的導通呈現不穩定的狀態，從而造成移位暫存器1無法正常的運作。

如圖2C所示，在第三週期，又稱為恢復週期。此時，第一時脈訊號LC1為低電位(亦即工作在非操作區)，第一控制訊號Q(n)為低電位，而第一時脈訊號LC2為高電位(亦即工作在操作區)。因此，第一電晶體T41、第二電晶體T42、第三電晶體T43、第四電晶體T44皆為截止狀態，使第一箝制訊號P(n)從高電位變為低電位，並使第六電晶體T52的控制端也變為低電位。此時，第六電晶體T52的控制端與第二端之間的電壓差(亦即閘極與源極之間的負偏壓)極高，此刻的負偏壓例如是-37.5V，使得第六電晶體T52具有相對應的負偏壓應力效應，亦即補償在第二週期時(亦即第一時脈訊號LC1工作在操作區)第六電晶體T52所承受大部分的正偏壓應力效應，從而有效地消除原本累積在第六電晶體T52的電荷，而使第六電晶體T52之臨界電壓的偏移量能縮小，甚至回歸到起初的參數值，而達到自我恢復的能力。藉此，大幅度地改善移位暫存器1之正偏壓應力效應所造成的影響，同時延長移位暫存器1的生命週期。

此外，需注意的是，圖2A至圖2C的第一時脈訊號LC1與第二時脈訊號LC2並不以此為限。舉例來說，在第一及第二週期時，第一時脈訊號LC1可以是低電位，同時第二時脈訊號LC2可以是高電位。然後在第三週期時，第一時脈訊號LC1可以是高電位，同時第二時脈訊號LC2可以是低電位。此時，移位暫存器1的補償運作，將改為在第二週期時(亦即第一時脈訊號LC1工作在非操作區)對第六電晶體T52在第一時脈訊號LC1工作在操作區時所承受大部分的正偏壓應力效應進行補償。藉此，消除原本累積在第六電晶體T52的電荷，而使第六電晶體T52之臨界電壓的偏移量能縮小，甚至回歸到起初的參數值，而達到自我恢復的能力。

接著說明的是，第一大類第一種型式的移位暫存器之第二種實作的方式，其下拉補償電路具有三個電晶體，並且分別耦接於第一參考電壓、第二參考電壓與第二時脈訊號。請參閱圖3，圖3是依照本發明實施例所繪示之移位暫存器的第二種實作方式的電路示意圖，並請同時參閱圖2A至2C以便理解移位暫存器的運作流程。需要說明的是，由於移位暫存器的電路架構及內部等效電路與運作狀態，已於前述實施例所詳加敘述，在此不再贅述，僅作重點概述。

移位暫存器2包括五個主要的電路，亦即第一上拉電路10、下拉電路20、第二上拉電路30、第一下拉控制電路40與第一下拉補償電路50，其中第一下拉補償電路50之第七電晶體T53的控制端用以接收第一箝制訊號P(n)，第七電晶體T53的第一端耦接至第二致能訊號ST(n)，第七電晶體T53的第二端耦接至第一參考電壓VREF1。

然後說明的是，移位暫存器2的運作狀態。如圖2B所示，在第二週期中，第六電晶體T52與第七電晶體T53皆承受正偏壓應力效應。如圖2C所示，在第三週期中，只有第六電晶體T52承受負偏壓應力效應，而第七電晶體T53並沒有承受負偏壓應力效應。這是因為第七電晶體T53的第二端並非耦接至第二時脈訊號LC2，因此第七電晶體T53的控制端與第二端之間的電壓差(亦即閘極與源極之間的偏壓)並非是負偏壓，而是接近於0V的偏壓。更進一步地說，只有第六電晶體T52具有相對應的負偏壓應力效應，以補償在第二週期時第六電晶體T52所承受大部分的正偏壓應力效應，從而有效地消除原本累積在第六電晶體T52的電荷，而使第六電晶體T52之臨界電壓的偏移量能縮小，甚至回歸到起初的參數值，而達到自我恢復的能力。藉此，可以改善移位暫存器2之正偏壓應力效應所造成的影響，並延長移位暫存器2的生命週期。

接下來要說明的是，第一大類第二種型式的移位暫存器，其下拉補償電路具有三個電晶體，這三個電晶體中的其中一個電晶體是耦接於第二參考電壓，而其餘兩個電晶體是耦接於第二時脈訊號。請參閱圖4，圖4是依照本發明另一實施例所繪示之移位暫存器的電路示意圖，並請同時參閱圖2A至2C以便理解移位暫存器的運作流程。需要說明的是，由於移位暫存器的電路架構及內部等效電路與運作狀態，已於前述實施例所詳加敘述，在此不再贅述，僅作重點概述。

移位暫存器3包括五個主要的電路，亦即第一上拉電路10、下拉電路20、第二上拉電路30、第一下拉控制電路40與第一下拉補償電路50，其中第一下拉補償電路50除了包括第五電晶體T51、第六電晶體T52之外，更包括第七電晶體T53、第七電晶體T53具有控制端、第一端與第二端，第七電晶體T53的控制端用以接收第一箝制訊號P(n)，第七電晶體T53的第一端耦接至第二致能訊號ST(n)，第七電晶體T53的第二端用以接收第二時脈訊號LC2。

接著說明，移位暫存器3的運作狀態。如圖2B所示，在第二週期中。第六電晶體T52與第七電晶體T53皆承受同樣的正偏壓應力效應。第六電晶體T52的運作狀態，已於前述實施例所詳加敘述，在此不再贅述。由於第七電晶體T53的控制端與第二端之間的電壓差(亦即閘極與源極之間的正偏壓)極高，此時的正偏壓例如是37.5V，使得第七電晶體T53有很嚴重的正偏壓應力效應，使得第七電晶體T53的臨界電壓產生偏移，亦即使得第七電晶體T53的導通呈現不穩定的狀態，從而造成移位暫存器3無法正常的運作。另外，如圖2C所示，在第三週期中。第六電晶體T52與第七電晶體T53皆承受同樣的負偏壓應力效應。第六電晶體T52的運作狀態，已於前述實施例所詳加敘述，在此不再贅述。由於第七電晶體T53的控制端與第二端之間的電壓差(亦即閘極與源極之間的負偏壓)極高，此時的負偏壓例如是-37.5V使得第七電晶體T53具有相對應的負偏壓應力效應，亦即補償在第二週期時第七電晶體T53所承受大部分的正偏壓應力效應，從而有效地消除原本累積在第七電晶體T53的電荷，並且使第七電晶體T53之臨界電壓的偏移量能縮小，達到自我恢復的能力。藉此，大幅度地改善移位暫存器3之正偏壓應力效應所造成的影響，並延長移位暫存器3的生命週期。

接下來要說明的是，第二大類第一種型式的移位暫存器的第一種實作方式，其具有兩組下拉補償電路，其中每一組下拉補償電路皆具有兩個電晶體，這兩個電晶體分別是耦接於第二參考電壓與第二時脈訊號。請參閱圖5，圖5是依照本發明另一實施例所繪示之具有兩組下拉電路之移位暫存器的第一種實作方式的電路示意圖，並請同時參閱圖6A至6C以便理解移位暫存器的運作流程。圖6A是依照本發明另一實施例所繪示之移位暫存器第一週期的訊號時序圖。圖6B是依照本發明另一實施例所繪示之移位暫存器第二週期的訊號時序圖。圖6C是依照本發明另一實施例所繪示之移位暫存器第三週期的訊號時序圖。需要說明的是，由於移位暫存器的電路架構及內部等效電路與運作狀態，已於前述實施例所詳加敘述，在此不再贅述，僅作重點概述。

移位暫存器4包括七個主要的電路，亦即第一上拉電路10、下拉電路20、第二上拉電路30、第一下拉控制電路40、第一下拉補償電路50、第二下拉控制電路60與第二下拉補償電路70，其中第一組下拉電路包括第一下拉控制電路40與第一下拉補償電路50，而第二組下拉電路包括第二下拉控制電路60與第二下拉補償電路70。

首先說明，第二下拉控制電路60的功用及其內部等效電路。第二下拉控制電路60的主要功能是，用以接收第二時脈訊號LC2，並根據第一控制訊號Q(n)以決定是否輸出第二箝制訊號K(n)。第二下拉控制電路60包括第八電晶體T61、第九電晶體T62、第十電晶體T63與第十一電晶體T64，第八電晶體T61具有控制端、第一端與第二端，第九電晶體T62具有控制端、第一端與第二端，第十電晶體T63具有控制端、第一端與第二端，第十一電晶體T64具有控制端、第一端與第二端，其中第八電晶體T61至第十一電晶體T64例如可以是具有汲極、源極與閘極的薄膜電晶體。第八電晶體T61的控制端用以接收第二時脈訊號LC2，且耦接至第八電晶體T61的第一端與第九電晶體T62的第一端，第八電晶體T61的第二端耦接至第九電晶體T62的控制端與第十電晶體T63的第一端，第十電晶體T63的控制端用以接收第一控制訊號Q(n)，且耦接至第十一電晶體T64的控制端，第十電晶體T63的第二端耦接至第一參考電壓VREF1與第十一電晶體T64的第二端，第十一電晶體T64的第一端用以輸出第二箝制訊號K(n)，且耦接至第九電晶體T62的第二端。

接著說明，第二下拉補償電路70的功用及其內部等效電路。第二下拉補償電路70的主要功能是，耦接於第二下拉控制電路60與第一上拉電路10，用以接受第一時脈訊號LC1，並根據第二箝制訊號K(n)以決定是否將第一控制訊號Q(n)的電壓準位調整為第一時脈訊號LC1的電壓準位，且將驅動訊號G(n)的電壓準位調整至第二參考電壓VREF2。第二下拉補償電路70包括第十二電晶體T71與第十三電晶體T72，第十二電晶體T71具有控制端、第一端與第二端，第十三電晶體T72具有控制端、第一端與第二端，其中第十二電晶體T71與第十三電晶體T72例如可以是具有汲極、源極與閘極的薄膜電晶體。第十二電晶體T71的控制端用以接收第二箝制訊號K(n)，且耦接至第十三電晶體T72的控制端，第十二電晶體T71的第一端耦接至驅動訊號G(n)，第十二電晶體T71的第二端耦接至第二參考電壓VREF2，第十三電晶體T72的第一端用以接收第一控制訊號Q(n)，第十三電晶體T72的第二端用以接收第一時脈訊號LC1。

然後說明，移位暫存器4的運作狀態。有關第一組下拉電路的運作狀態已於前述實施例所詳加敘述，在此不再贅述。現在主要是說明第二組下拉電路的運作狀態。如圖6A所示，在第一週期時，此時第二時脈訊號LC2為高電位(亦即工作在操作區)，而第一控制訊號Q(n)為高電位。因此，第八電晶體T61至第十一電晶體T64、第十七電晶體T31與第十五電晶體T11皆為導通狀態。此時，第二箝制訊號K(n) )從高電位變為低電位，同時Q(n)進入第一階段的高電位。然後當Q(n)進入第二階段的高電位時，此時驅動訊號G(n) 從低電位變為高電位，以驅動下一級的電路。此外，有關拉升Q(n)第一階段與第二階段之電壓準位的運作，此乃本技術領域中具有通常知識者所熟悉，在此不再贅述。

如圖6B所示，在第二週期時，又稱為應力週期。此時第二時脈訊號LC2為高電位，第一控制訊號Q(n) 為低電位。因此，第八電晶體T61、第九電晶體T62為導通狀態，而第十電晶體T63、第十一電晶體T64為截止狀態，使得第二箝制訊號K(n) )從低電位變為高電位，並使第十二電晶體T71與第十三電晶體T72的控制端也變為高電位。此時，第十三電晶體T72的控制端與第二端之間的電壓差(亦即閘極與源極之間的負偏壓)極高，此時的正偏壓例如是37.5V，使得第十三電晶體T72處於正偏壓應力效應，造成第十三電晶體T72的臨界電壓產生偏移，並使第十三電晶體T72的導通呈現不穩定的狀態，從而造成移位暫存器4無法正常的運作。

如圖6C所示，在第三週期，又稱為恢復週期。此時，第二時脈訊號LC2為低電位(亦即工作在非操作區)，第一控制訊號Q(n)為低電位，而第一時脈訊號LC1為高電位(亦即工作在操作區)。因此，第八電晶體T61至第十電晶體T64皆為截止狀態，使得第二箝制訊號K(n) 從高電位變為低電位，並使第十二電晶體T71與第十三電晶體T72的控制端也變為低電位。此刻，第十三電晶體T72的控制端與第二端之間的電壓差(亦即閘極與源極之間的負偏壓)極高，此時的正偏壓例如是-37.5V，亦即第十三電晶體T72處在負偏壓應力效應的階段，亦即補償在第二週期時第十三電晶體T72所承受大部分的正偏壓應力效應，從而有效地消除原本累積在第十三電晶體T72的電荷，而使第十三電晶體T72之臨界電壓的偏移量能縮小，而達到自我恢復的能力。藉此，大幅度地改善移位暫存器4之正偏壓應力效應所造成的影響，同時延長移位暫存器4的生命週期。

接著說明的是，第二大類第一種型式的移位暫存器之第二種實作的方式，其兩組下拉補償電路皆具有三個電晶體，並且分別耦接於第一參考電壓、第二參考電壓與第二時脈訊號。請參閱圖7，圖7是依照本發明另一實施例所繪示之具有兩組下拉電路之移位暫存器的第二種實作方式的電路示意圖，並請同時參閱圖6A至6C以便理解移位暫存器的運作流程。需要說明的是，由於移位暫存器的電路架構及內部等效電路與運作狀態，已於前述實施例所詳加敘述，在此不再贅述，僅作重點概述。

移位暫存器5包括七個主要的電路，亦即第一上拉電路10、下拉電路20、第二上拉電路30、第一下拉控制電路40、第一下拉補償電路50、第二下拉控制電路60與第二下拉補償電路70，其中第二下拉補償電路70之第十四電晶體T73的控制端用以接收第一箝制訊號P(n)，第十四電晶體T73的第一端耦接至第二致能訊號ST(n)，第十四電晶體T73的第二端耦接至第一參考電壓VREF1。

然後說明的是，移位暫存器5的運作狀態。如圖6B所示，在第二週期中，第十三電晶體T72與第十四電晶體T73皆承受正偏壓應力效應。如圖6C所示，在第三週期中，只有第十三電晶體T72承受負偏壓應力效應，而第十四電晶體T73並沒有承受負偏壓應力效應。這是因為第十四電晶體T73的第二端並非耦接至第二時脈訊號LC1，因此第十四電晶體T73的控制端與第二端之間的電壓差(亦即閘極與源極之間的偏壓)並非是負偏壓，而是接近於0V的偏壓。更進一步地說，只有第十三電晶體T72具有相對應的負偏壓應力效應，以補償在第二週期時第十三電晶體T72所承受大部分的正偏壓應力效應，從而有效地消除原本累積在第十三電晶體T72的電荷，而使第十三電晶體T72之臨界電壓的偏移量能縮小，甚至回歸到起初的參數值，而達到自我恢復的能力。藉此，可以改善移位暫存器5之正偏壓應力效應所造成的影響，並延長移位暫存器5的生命週期。

接下來要說明的是，第二大類第二種型式的移位暫存器，其具有兩組下拉補償電路，其中每一組下拉補償電路皆具有三個電晶體。這三個電晶體的其中一個電晶體是耦接於第二參考電壓，其餘兩個電晶體是耦接於第二時脈訊號。請參閱圖8，圖8是依照本發明另一實施例所繪示之具有兩組下拉電路之移位暫存器的電路示意圖，並請同時參閱圖6A至6C以便理解移位暫存器的運作流程。需要說明的是，由於移位暫存器的電路架構及內部等效電路與運作狀態，已於前述實施例所詳加敘述，在此不再贅述，僅作重點概述。

移位暫存器6包括七個主要的電路，亦即第一上拉電路10、下拉電路20、第二上拉電路30、第一下拉控制電路40、第一下拉補償電路50、第二下拉控制電路60與第二下拉補償電路70，其中第二下拉補償電路70包括第十二電晶體T71與第十三電晶體T72之外，更包括第十四電晶體T73、第十四電晶體T73具有控制端、第一端與第二端，第十四電晶體T73的控制端用以接收第二箝制訊號K(n)，第十四電晶體T73的第一端耦接至第二致能訊號ST(n)，第十四電晶體T73的第二端用以接收第一時脈訊號LC1。

接著說明，移位暫存器6的運作狀態。如圖6B所示，在第二週期中。第十三電晶體T72與第十四電晶體T73皆承受同樣的正偏壓應力效應。第十三電晶體T72的運作狀態，已於前述實施例所詳加敘述，在此不再贅述。由於第十四電晶體T73的控制端與第二端之間的電壓差(亦即閘極與源極之間的正偏壓)極高，此時的正偏壓例如是37.5V，使得第十四電晶體T73有很嚴重的正偏壓應力效應，使得第十四電晶體T73的臨界電壓產生偏移，亦即使得第十四電晶體T73的導通呈現不穩定的狀態，從而造成移位暫存器6無法正常的運作。另外，如圖6C所示，在第三週期中。第十三電晶體T72與第十四電晶體T73皆承受同樣的負偏壓應力效應。第十三電晶體T72的運作狀態，已於前述實施例所詳加敘述，在此不再贅述。由於第十四電晶體T73的控制端與第二端之間的電壓差(亦即閘極與源極之間的負偏壓)極高，此時的負偏壓例如是-37.5V使得第十四電晶體T73具有相對應的負偏壓應力效應，亦即補償在第二週期時第十四電晶體T73所承受大部分的正偏壓應力效應，從而有效地消除原本累積在第十四電晶體T73的電荷，並且使第十四電晶體T73之臨界電壓的偏移量能縮小，達到自我恢復的能力。藉此，大幅度地改善移位暫存器6之正偏壓應力效應所造成的影響，並延長移位暫存器6的生命週期。

綜上所述，本發明實施例所提供的移位暫存器，可以是單獨使用第一下拉補償電路或者是同時使用第一下拉補償電路與第二下拉補償電路。藉由將第一下拉補償電路耦接至具有與第一時脈訊號互補、反向的第二時脈訊號，並且在第二週期時，將第二時脈訊號的負電壓施加於受正偏壓應力效應影響的電晶體，以補償或抵消因正極電荷持續累積在這些電晶體上所產生臨界電壓偏移的現象。此外，也可藉由將第二下拉補償電路耦接至具有與第二時脈訊號互補、反向的第一時脈訊號，並且在第三週期時將第一時脈訊號的正電壓，施加於受正偏壓應力效應影響的電晶體，以補償或抵消因正極電荷持續累積在這些電晶體上所產生臨界電壓偏移的現象。藉此，使這些受正偏壓應力效應影響的電晶體之臨界電壓能回歸到初始的參數值或者非常接近於初始的參數值，亦即臨界電壓的偏移量接近於零或者非常小，使移位暫存器具備自我消除正偏壓應力效應或者抵消正偏壓應力效應的功能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1～6:移位暫存器 10:第一上拉電路 20:下拉電路 30:第二上拉電路 40:第一下拉控制電路 50:第一下拉補償電路 60:第二下拉控制電路 70:第二下拉補償電路 C1:電容 G(n):驅動訊號 HC(n):參考訊號 LC1:第一時脈訊號 LC2:第二時脈訊號 P(n):第一箝制訊號 K(n):第二箝制訊號 Q(n):第一控制訊號 Q(n+4):第二控制訊號 ST(n+4):第一致能訊號 ST(n):第二致能訊號 T41:第一電晶體 T42:第二電晶體 T43:第三電晶體 T44:第四電晶體 T51:第五電晶體 T52:第六電晶體 T53:第七電晶體 T61:第八電晶體 T62:第九電晶體 T63:第十電晶體 T64:第十一電晶體 T71:第十二電晶體 T72:第十三電晶體 T73:第十四電晶體 T11:第十五電晶體 T21:第十六電晶體 T31:第十七電晶體 T32:第十八電晶體 VDD:第一電壓源 VREF1:第一參考電壓 VREF2:第二參考電壓

圖1是依照本發明實施例所繪示之移位暫存器的第一種實作方式的電路示意圖。圖2A是依照本發明實施例所繪示之移位暫存器第一週期的訊號時序圖。圖2B是依照本發明實施例所繪示之移位暫存器第二週期的訊號時序圖。圖2C是依照本發明實施例所繪示之移位暫存器第三週期的訊號時序圖。圖3是依照本發明實施例所繪示之移位暫存器的第二種實作方式的電路示意圖。圖4是依照本發明另一實施例所繪示之移位暫存器的電路示意圖。圖5是依照本發明另一實施例所繪示之具有兩組下拉電路之移位暫存器的第一種實作方式的電路示意圖。圖6A是依照本發明另一實施例所繪示之移位暫存器第一週期的訊號時序圖。圖6B是依照本發明另一實施例所繪示之移位暫存器第二週期的訊號時序圖。圖6C是依照本發明另一實施例所繪示之移位暫存器第三週期的訊號時序圖。圖7是依照本發明另一實施例所繪示之具有兩組下拉電路之移位暫存器的第二種實作方式的電路示意圖。圖8是依照本發明另一實施例所繪示之具有兩組下拉電路之移位暫存器的電路示意圖。

3:移位暫存器

10:第一上拉電路

20:下拉電路

30:第二上拉電路

40:第一下拉控制電路

50:第一下拉補償電路

C1:電容

G(n):驅動訊號

HC(n):參考訊號

LC1:第一時脈訊號

LC2:第二時脈訊號

P(n):第一箝制訊號

Q(n):第一控制訊號

Q(n+4):第二控制訊號

ST(n+4):第一致能訊號

ST(n):第二致能訊號

T41:第一電晶體

T42:第二電晶體

T43:第三電晶體

T44:第四電晶體

T51:第五電晶體

T52:第六電晶體

T53:第七電晶體

T11:第十五電晶體

T21:第十六電晶體

T31:第十七電晶體

T32:第十八電晶體

VDD:第一電壓源

VREF1:第一參考電壓

VREF2:第二參考電壓

Claims

一種移位暫存器，包括：一第一上拉電路，用以接收一參考訊號，並根據一第一控制訊號以決定是否輸出一驅動訊號；一下拉電路，耦接於該第一上拉電路，並根據一第一致能訊號以決定是否將該第一控制訊號的電壓準位調整至一第一參考電壓；一第二上拉電路，耦接於該第一上拉電路，用以接收該參考訊號，並根據該第一控制訊號以決定是否輸出一第二控制訊號；一第一下拉控制電路，用以接收一第一時脈訊號，並根據該第一控制訊號以決定是否輸出一第一箝制訊號；以及一第一下拉補償電路，耦接於該第一下拉控制電路與該第一上拉電路，用以接受一第二時脈訊號，並根據該第一箝制訊號以決定是否將該第一控制訊號的電壓準位調整為該第二時脈訊號的電壓準位，且將該驅動訊號的電壓準位調整至一第二參考電壓；其中，該第二時脈訊號為該第一時脈訊號的反向訊號。
如申請專利範圍第1項所述之移位暫存器，更包括：一第二下拉控制電路，用以接收該第二時脈訊號，並根據該第一控制訊號以決定是否輸出一第二箝制訊號；以及一第二下拉補償電路，耦接於該第二下拉控制電路與該第一上拉電路，用以接受該第一時脈訊號，並根據該第二箝制訊號以決定是否將該第一控制訊號的電壓準位調整為該第一時脈訊號的電壓準位，且將該驅動訊號的電壓準位調整至該第二參考電壓。
如申請專利範圍第1項所述之移位暫存器，其中該第一下拉控制電路包括一第一電晶體、一第二電晶體、一第三電晶體與一第四電晶體，該第一電晶體具有一控制端、一第一端與一第二端，該第二電晶體具有一控制端、一第一端與一第二端，第三電晶體具有一控制端、一第一端與一第二端，第四電晶體具有一控制端、一第一端與一第二端，該第一電晶體的該控制端用以接收該第一時脈訊號，且耦接至該第一電晶體的該第一端與該第二電晶體的該第一端，該第一電晶體的該第二端耦接至該第二電晶體的該控制端與該第三電晶體的該第一端，該第三電晶體的該控制端用以接收該第一控制訊號，且耦接至該第四電晶體的該控制端，該第三電晶體的該第二端耦接至該第一參考電壓與該第四電晶體的該第二端，該第四電晶體的該第一端用以輸出該第一箝制訊號，且耦接至該第二電晶體的該第二端。
如申請專利範圍第1項所述之移位暫存器，其中該第一下拉補償電路包括一第五電晶體與一第六電晶體，該第五電晶體具有一控制端、一第一端與一第二端，該第六電晶體具有一控制端、一第一端與一第二端，該第五電晶體的該控制端用以接收該第一箝制訊號，且耦接至該第六電晶體的該控制端，該第五電晶體的該第一端耦接至該驅動訊號，該第五電晶體的該第二端耦接至該第二參考電壓，該第六電晶體的該第一端用以接收該第一控制訊號，該第六電晶體的該第二端用以接收該第二時脈訊號。
如申請專利範圍第4項所述之移位暫存器，其中該第一下拉補償電路更包括一第七電晶體，該第七電晶體具有一控制端、一第一端與一第二端，該第七電晶體的該控制端用以接收該第一箝制訊號，該第七電晶體的該第一端耦接至一第二致能訊號，該第七電晶體的該第二端用以接收該第二時脈訊號。
如申請專利範圍第2項所述之移位暫存器，其中該第二下拉控制電路包括一第八電晶體、一第九電晶體、一第十電晶體與一第十一電晶體，該第八電晶體具有一控制端、一第一端與一第二端，該第九電晶體具有一控制端、一第一端與一第二端，第十電晶體具有一控制端、一第一端與一第二端，第十一電晶體具有一控制端、一第一端與一第二端，該第八電晶體的該控制端用以接收該第二時脈訊號，且耦接至該第八電晶體的該第一端與該第九電晶體的該第一端，該第八電晶體的該第二端耦接至該第九電晶體的該控制端與該第十電晶體的該第一端，該第十電晶體的該控制端用以接收該第一控制訊號，且耦接至該第十一電晶體的該控制端，該第十電晶體的該第二端耦接至該第一參考電壓與該第十一電晶體的該第二端，該第十一電晶體的該第一端用以輸出該第二箝制訊號，且耦接至該第九電晶體的該第二端。
如申請專利範圍第2項所述之移位暫存器，其中該第二下拉補償電路包括一第十二電晶體與一第十三電晶體，該第十二電晶體具有一控制端、一第一端與一第二端，該第十三電晶體具有一控制端、一第一端與一第二端，該第十二電晶體的該控制端用以接收該第二箝制訊號，且耦接至該第十三電晶體的該控制端，該第十二電晶體的該第一端耦接至該驅動訊號，該第十二電晶體的該第二端耦接至該第二參考電壓，該第十三電晶體的該第一端用以接收該第一控制訊號，該第十三電晶體的該第二端用以接收該第一時脈訊號。
如申請專利範圍第1項所述之移位暫存器，其中該第一上拉電路包括一第十五電晶體，該第十五電晶體具有一控制端、一第一端與一第二端，該第十五電晶體的該控制端用以接收該第一控制訊號，該第十五電晶體的該第一端用以接收該參考訊號，該第十五電晶體的該第二端用以輸出該驅動訊號。
如申請專利範圍第1項所述之移位暫存器，其中該下拉電路包括一第十六電晶體，該第十六電晶體具有一控制端、一第一端與一第二端，該第十六電晶體的該控制端用以接收該第一致能訊號，該第十六電晶體的該第一端耦接至該第一上拉電路的該第十五電晶體的該控制端，該第十六電晶體的該第二端耦接至該第一參考電壓。
如申請專利範圍第1項所述之移位暫存器，其中該第二上拉電路包括一第十七電晶體與一第十八電晶體，該第十七電晶體具有一控制端、一第一端與一第二端，該第十八電晶體具有一控制端、一第一端與一第二端，該第十七電晶體的該第一端用以接收該參考訊號，該第十八電晶體的該控制端用以接收該第二致能訊號，且耦接至該第十七電晶體的該第二端，該第十八電晶體的該第一端耦接至一第一電壓源，該第十八電晶體的該第二端用以輸出該第二控制訊號。