JP4858538B2 - 多層セラミック電子部品、多層セラミック基板、および多層セラミック電子部品の製造方法 - Google Patents

多層セラミック電子部品、多層セラミック基板、および多層セラミック電子部品の製造方法 Download PDF

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Description

本願発明は、多層セラミック電子部品、多層セラミック基板、および多層セラミック電子部品の製造方法に関する。
近年、エレクトロニクス分野における電子部品の性能は著しく向上しており、大型コンピュータ、移動通信端末、パーソナルコンピュータなどの情報処理装置における情報処理速度の高速化、装置の小型化、多機能化に貢献している。
このような電子部品の一つとして、ＶＬＳＩ、ＵＬＳＩなどの半導体デバイスをセラミック基板上に複数実装したマルチチップモジュール（ＭＣＭ）が挙げられる。このようなモジュールにおいては、ＬＳＩの実装密度を高め、各ＬＳＩ間を電気的に確実に接続するために、配線導体を３次元的に配置したセラミック多層基板が広く用いられている。
このセラミック多層基板は、複数のセラミック層を積層することにより形成されており、その表面や内部に回路構成用の配線導体を備えたものであるが、携帯電話や自動車用無線通信機器などに代表される移動通信端末においては、高機能高密度実装の要求も厳しくなり、さらなる小型化が求められている。また、その用途などから、セラミック多層基板を用いた製品の耐衝撃性に対する要求はますます高まっている。
ところで、半導体デバイスなどを基板上に実装する方法として、図１１に示すように、基板５１上にビア電極や印刷電極などを用いて形成した導体パターン（バンプ）５２上に、半導体素子５３に設けられたはんだボール５４を溶融接合するとともに、耐衝撃性を向上させるために、基板５１と半導体素子５３の間に熱硬化性樹脂５５を衝撃緩和層として充填するようにした実装方法が提案されている（特許文献１）。
このような実装方法あるいは実装構造は、耐衝撃性の向上に有効であり、セラミック多層基板を用いた製品の耐衝撃性の向上にも寄与しうるものであるが、このような実装構造を採用しようとした場合、製品の小型化を図るため、はんだボール５４の大きさや、はんだボール間ギャップなどをさらに縮小化することが必要になる。
しかしながら、はんだボール径を小さくすると、導電性確保のための電極接合面積（バンプの面積）が減少すると同時に、基板５１と半導体素子５３の間に充填された熱硬化性樹脂（衝撃緩和層）５５の厚みが薄くなり、特許文献１のような実装構造を備えたセラミック多層基板をもってしても、耐衝撃性が不十分になるという事態が生じるに至っている。
また、従来の半導体素子の実装構造として、例えば、図１２に示すように、半導体素子６１の裏面に形成された電極６２を、導電性接着剤により形成された先端部が面一にレベル調節された複数の突起状電極６３を表面に有する多層配線基板６４上に搭載し、半導体素子６１の電極６２と、突起状電極６３の先端部とを電気的接合するとともに、半導体素子６１と多層配線基板６４との間隙に、収縮性絶縁樹脂層６５を充填するようにした実装構造（半導体装置）が提案されている（特許文献２）。
そして、この特許文献２の実装構造の場合、半導体素子６１を多層配線基板６４に実装した半導体装置において、多層配線基板６４に対する厳しい平坦性を要求することなく、信頼性の高い半導体素子６１の実装を行うことができるとされている。
しかしながら、上記従来の実装構造の場合、突起状電極（柱状電極）６３の小径化や、突起状電極（柱状電極）６３の高さと径の比（高さ／径）であるアスペクト比の向上、隣り合う突起状電極（柱状電極）６３の間隔の縮小などに限界が生じ、より小径でアスペクト比の高い突起状電極（柱状電極）６３に対する要求に十分に応えることができなくなっているのが実情である。
実開平４−９９８３４号公報 特開平１１−２６６３１号公報
本願発明は、上記課題を解決するものであり、耐衝撃性や、小型化対応性に優れ、かつ、寸法精度が良好で、信頼性の高い多層セラミック電子部品、多層セラミック基板、および多層セラミック電子部品の製造方法を提供することを目的とする。
上記課題を解決するために、本願請求項１の多層セラミック電子部品は、
セラミック基材層と、前記セラミック基材層の平面方向の収縮を抑制するための収縮抑制層とを積層することにより形成され、所定の導体パターンを有する多層セラミック素体と、
前記多層セラミック素体の第１主面の一部領域に設けられ、ポーラスなセラミック成形体に樹脂が含浸された構造を有し、かつ、少なくとも前記樹脂により前記第１主面に固着されてなる台座部と、
一方側端面が前記台座部の表面に露出するような態様で、前記台座部に設けられたビアホール導体と、
前記台座部の表面に露出した前記ビアホール導体の前記一方側端面に導電性接合材を介して接続された表面実装型電子部品と
を具備することを特徴としている。
また、請求項２の多層セラミック電子部品は、請求項１の発明の構成において、前記表面実装型電子部品と前記台座部との間に、前記台座部における前記樹脂と同組成の樹脂が充填されていることを特徴としている。
また、請求項３の多層セラミック電子部品は、請求項１または２の発明の構成において、前記台座部の表面に露出した前記ビアホール導体の前記一方側端面に、導電性接合材を介して接続された表面実装型電子部品が、半導体素子であることを特徴としている。
また、請求項４の多層セラミック電子部品は、請求項１〜３のいずれかの発明の構成において、前記多層セラミック素体の第１主面の、前記台座部が設けられていない領域にも、表面実装型電子部品が搭載されていることを特徴としている。
また、請求項５の多層セラミック電子部品は、請求項１〜４のいずれかの発明の構成において、前記ビアホール導体が前記台座部を貫通するように設けられており、前記台座部の表面に露出していない他方側端面が、前記多層セラミック素体の前記導体パターンに接続されていることを特徴としている。
また、請求項６の多層セラミック電子部品は、請求項１〜５のいずれかの発明の構成において、前記多層セラミック素体の前記第１主面には、前記収縮抑制層が配設されていることを特徴としている。
また、請求項７の多層セラミック電子部品は、請求項１〜６のいずれかの発明の構成において、前記台座部の面積が前記台座部上に搭載される表面実装型電子部品の面積よりも小さいことを特徴としている。
また、請求項８の多層セラミック電子部品は、請求項１〜７のいずれかの発明の構成において、前記台座部の厚みが３０〜１５０μmであることを特徴としている。
また、請求項９の多層セラミック電子部品は、請求項１〜８のいずれかの発明の構成において、前記セラミック基材層が、低温焼結セラミックを主成分としており、前記収縮抑制層が、前記低温焼結セラミックの焼結温度では実質的に焼結しない難焼結性セラミックを主成分としていることを特徴としている。
また、請求項１０の多層セラミック電子部品は、請求項１〜９のいずれかの発明の構成において、前記台座部を構成する前記ポーラスなセラミック成形体が、前記セラミック基材層を構成するセラミックの焼結温度では実質的に焼結しないセラミック粉末の集合体であることを特徴としている。
また、請求項１１の多層セラミック基板は、
セラミック基材層と、前記セラミック基材層の平面方向の収縮を抑制するための収縮抑制層とを積層することにより形成され、所定の導体パターンを有する多層セラミック素体と、
前記多層セラミック素体の第１主面の一部領域に設けられ、ポーラスなセラミック成形体に樹脂が含浸された構造を有し、かつ、少なくとも前記樹脂により前記第１主面に固着されてなる台座部と、
一方側端面が前記台座部の表面に露出するような態様で、前記台座部に設けられたビアホール導体と、
を具備することを特徴としている。
また、請求項１２の多層セラミック電子部品の製造方法は、
未焼結セラミック基材層と、前記未焼結セラミック基材層の平面方向の収縮を抑制するための収縮抑制層とが積層され、所定の導体パターンを有する、未焼成の多層セラミック素体を作製する工程と、
前記多層セラミック素体の第１主面の一部領域に、ポーラスなセラミック成形体からなり、一方側端面がその表面に露出するビアホール導体を備えた台座部を設ける工程と、
前記台座部を備えた未焼成の多層セラミック素体を焼成する工程と、
前記台座部の表面に露出した前記ビアホール導体の一方側端面に、導電性接合材を介して表面実装型電子部品を搭載する工程と、
前記台座部と前記表面実装型電子部品との間、ならびに、ポーラスなセラミック成形体からなる前記台座部に樹脂を充填し、硬化させることにより、前記ポーラスなセラミック成形体に樹脂が含浸された構造を有する台座部を形成する工程と
を具備することを特徴としている。
本願請求項１の多層セラミック電子部品は、セラミック基材層と、収縮抑制層とを積層することにより形成され、所定の導体パターンを有する多層セラミック素体の第１主面の一部領域に、ポーラスなセラミック成形体に樹脂が含浸された構造を有し、かつ、少なくとも前記樹脂により該第１主面に固着されてなる台座部を設けるとともに、一方側端面が台座部の表面に露出するように、台座部にビアホール導体を配設し、台座部の表面に露出したビアホール導体の前記一方側端面に、導電性接合材を介して半導体素子などの表面実装型電子部品を接合するようにしているので、耐衝撃性や、小型化対応性に優れ、かつ、寸法精度が良好で、信頼性の高い多層セラミック電子部品を提供することが可能になる。
すなわち、台座部が、ポーラスなセラミック成形体に樹脂が含浸された構造をとっているので、少なくとも該樹脂により多層セラミック素体の第１主面に固着された構成となり、機械的強度が高く、多層セラミック素体への接合強度に優れており、一方側端面が台座部の表面に露出するように配設されたビアホール導体（柱状電極）の、前記一方側端面に例えば、はんだなどの導電性接合材を介して表面実装型電子部品が接合されていることから、表面実装型電子部品が台座部を介して多層セラミック素体に確実に接合されるため、従来の、表面実装型電子部品と基板の薄板状の電極とが、直接電気的な接合を形成している場合に比べて、優れた耐衝撃性を実現することが可能になる。したがって、多層セラミック素体に衝撃が加えられた場合においても、台座部によって、衝撃が、表面実装型電子部品と導電性接合材との接合部に伝わることを抑制して、より大きな衝撃に対しても接合信頼性を損ねることのない、表面実装型電子部品の接続構造を得ることが可能になる。
なお、台座部の構成例としては、例えば、多層セラミック素体の第１主面に配置した未焼成のセラミック成形体を熱処理して、主要部または一部を焼結させ、あるいは、実質的に焼結していないが所定形状を保つようなポーラス状態にした、非金属無機粉末であるセラミック粉末の集合体、すなわち、ポーラスなセラミック成形体に、樹脂を含浸、硬化させることにより、多層セラミック素体の第１主面に少なくとも樹脂により固着させた台座部が例示される。なお、台座部を構成するセラミックが多層セラミック素体を構成するセラミックとともに焼結するものである場合には、上記樹脂による接着力のみではなく、台座部を構成するセラミックと、多層セラミック素体を構成するセラミックによる固着力によっても台座部が多層セラミック素体に固着される場合がある。
さらに、この台座部にビアホール導体が、その一方側端面を露出させるように配設（埋設）されていることから、ビアホール導体全体を露出させた状態で形成する場合に比べて、ビアホール導体の小径化、ビアホール導体の高さと径の比（高さ／径）であるアスペクト比の向上、隣り合うビアホール導体（柱状電極）の間隔の縮小などを図ることが可能になるとともに、表面実装型電子部品の実装時にビアホール導体の倒れなどの発生を防止することが可能になり、製品の小型化や信頼性の向上を実現することが可能になる。
また、本願発明においては、台座部の表面に露出させたビアホール導体の前記一方側端面に、はんだなどの導電性接合材を介して表面実装型電子部品を接合するようにしているので、表面実装型電子部品との接合に用いられる、はんだなどの導電性接合材がビアホール導体と接し、多層セラミック素体には接しないようにすることが可能になるため、多層セラミック素体の表面に収縮抑制層が配設されているような場合にも、表面実装型電子部品の実装によって収縮抑制層と表面実装型電子部品の間に無用な引っ張り応力が生じることを抑制、防止することが可能になる。その結果、収縮抑制層近傍の表面実装型電子部品が実装されている領域、すなわち、収縮抑制層と導体パターンの界面などからの破断の発生を防止して、耐衝撃性を向上させることが可能になる。
また、本願発明の多層セラミック電子部品は、その素体中に収縮抑制層を備えているため、素体のゆがみが小さい。その結果、寸法精度が良好で、信頼性の高い多層セラミック電子部品を提供することが可能になる。
なお、本願発明において、台座上に搭載される表面実装型電子部品としては、例えば、トランジスタ、ＩＣ、ＬＳＩなどが例示されるが、本願発明の多層セラミック電子部品の構造は、高密度に狭ギャップＩ／Ｏ端子を、ほぼ同一平面内に多数有する表面実装型電子部品の実装構造に適していることから、例えば、ＩＣ、ＬＳＩなどのＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）接続型の大型半導体素子をベアチップで搭載する場合に特に有意義である。
また、請求項２の多層セラミック電子部品のように、請求項１の発明の構成において、表面実装型電子部品と台座部との間に、台座部における樹脂と同組成の樹脂を充填するようにした場合、台座部を構成する樹脂との親和性の高い樹脂層を表面実装型電子部品と台座部との間に形成することが可能になり、さらに耐衝撃性に優れた信頼性の高い多層セラミック電子部品を得ることが可能になる。
また、請求項３の多層セラミック電子部品のように、請求項１または２の発明の構成において、台座部の表面に露出したビアホール導体の一方側端面に、導電性接合材を介して接続される表面実装型電子部品が半導体素子である場合、上述のように高密度に狭ギャップＩ／Ｏ端子をほぼ同一平面内に多数有するＢＧＡ接続型の半導体素子のベアチップ実装が可能になるため、本願発明をより実効あらしめることができる。
また、請求項４の多層セラミック電子部品のように、請求項１〜３のいずれかの発明の構成において、多層セラミック素体の第１主面の、台座部が設けられていない領域にも、表面実装型電子部品を搭載するようにした場合、部品搭載密度が高く、さらに小型、高性能の多層セラミック電子部品を得ることが可能になる。
なお、この表面実装型電子部品は、チップコンデンサ、チップ抵抗、チップサーミスタ、チップインダクタなどの、台座上に配置される表面実装部品に比べて、Ｉ／Ｏ端子の数が少ない受動素子であってよい。
また、請求項５の多層セラミック電子部品のように、請求項１〜４のいずれかの発明の構成において、ビアホール導体を台座部を貫通するように配設し、台座部の表面に露出していない他方側端面を、多層セラミック素体の導体パターンに接続するようにした場合、表面実装型電子部品を、ビアホール導体を介して多層セラミック素体の導体パターンに電気的に接続することが可能になり、構成が簡潔で、耐衝撃性にさらに優れ、しかも小型の多層セラミック電子部品を提供することが可能になり、本願発明をさらに実効あらしめることが可能になる。
また、請求項６の多層セラミック電子部品は、請求項１〜５のいずれかの発明の構成において、多層セラミック素体の第１主面に、収縮抑制層を配設するようにしているので、焼成工程における多層セラミック素体の平面方向の収縮をより確実に抑制、防止するとともに、機械的強度の大きい多層セラミック素体を得ることが可能になり、寸法精度が良好で、信頼性の高い多層セラミック電子部品を提供することが可能になる。
すなわち、多層セラミック素体の表面である第１主面にも収縮抑制層を配設するようにした場合、収縮抑制層に対してはセラミック層によって圧縮応力が発生し、逆に、セラミック層に対しては収縮抑制層から、無収縮化のための引っ張り応力が発生する。そして、一般的に、セラミック基板の強度は、その表面に圧縮応力が作用している状態における方が大きくなる。したがって、多層セラミック素体の強度を向上させる見地からは、多層セラミック素体の表面である第１主面側にも収縮抑制層が位置していることが好ましい。
また、請求項７の多層セラミック電子部品のように、請求項１〜６のいずれかの発明の構成において、台座部の面積を台座部上に搭載される半導体素子などの表面実装型電子部品の面積よりも小さくすることにより、多層セラミック素体の表面の、台座部が配設されていない領域、すなわち、他の表面実装型電子部品を実装することが可能な領域を拡げることが可能になり、より多くの表面実装型電子部品が実装された、小型、高密度で信頼性の高い多層セラミック電子部品を得ることが可能になる。
また、請求項８の多層セラミック電子部品のように、請求項１〜７のいずれかの発明の構成において、台座部の厚みを３０〜１５０μmの範囲とすることにより、耐衝撃性や、小型化対応性に優れ、かつ、寸法精度が良好で、信頼性の高い多層セラミック電子部品を提供することが可能になる。
なお、台座部の厚みが３０μm未満になると、落下時などにおける衝撃が、台座部とセラミック素体との接合部に集中しやすくなるため、衝撃に対する破断抑制効果が減少して、耐衝撃性が不十分になり、また、台座部の厚みが１５０μmを超えると、半導体素子などの表面実装型電子部品と台座部との間に、十分に樹脂を充填することが困難になるため好ましくない。したがって、台座部の厚みは３０〜１５０μmの範囲とすることが望ましい。
また、請求項９の多層セラミック電子部品のように、請求項１〜８のいずれかの発明の構成において、セラミック基材層として、低温焼結セラミックを主成分とするものを用い、収縮抑制層として、低温焼結セラミックの焼結温度では実質的に焼結しない難焼結性セラミックを主成分とするものを用いた場合、比較的低い温度で、平面方向の収縮を引き起こすことなく、確実に焼成することが可能で、製造コストの削減を図りつつ、優れた特性を実現することが可能な多層セラミック電子部品を提供することが可能になる。
また、請求項１０の多層セラミック電子部品のように、請求項１〜９のいずれかに記載の発明の構成において、台座部を構成するポーラスなセラミック成形体を、セラミック基材層を構成するセラミックの焼結温度では実質的に焼結しないセラミック粉末の集合体とすることにより、台座部と多層セラミック素体とを同時焼成することができるため、焼成収縮挙動の相違による実装領域の歪みや位置ずれを抑制することが可能になり、さらに、実質的に焼成しないセラミック粉末の集合物には、この未焼結層が崩壊しない程度の空隙が存在しているため、ここに樹脂を容易に浸透させることができ、本願発明をさらに実効あらしめることが可能になる。
また、請求項１１の多層セラミック基板は、セラミック基材層と、収縮抑制層とを積層することにより形成され、所定の導体パターンを有する多層セラミック素体の第１主面の一部領域に、ポーラスなセラミック成形体に樹脂が含浸された構造を有し、かつ、少なくとも前記樹脂により該第１主面に固着されてなる台座部を設けるとともに、一方側端面が台座部の表面に露出するように、台座部にビアホール導体を配設するようにしているので、例えば、最終製品の製造工程で、台座部の表面に露出したビアホール導体の一方側端面に、導電性接合材を介して半導体素子などの表面実装型電子部品を接合することにより、所望の特性を備えた多層セラミック電子部品を効率よく製造することが可能になる。
なお、この請求項１１の多層セラミック基板を用いた場合にも、例えば、台座部の表面に露出したビアホール導体の一方側端面に、導電性接合材を介して半導体素子などの表面実装型電子部品が接合された、耐衝撃性や、小型化対応性に優れ、かつ、寸法精度が良好で、信頼性の高い多層セラミック電子部品を得ることができる。
また、請求項１２の多層セラミック電子部品の製造方法は、未焼結セラミック基材層と、未焼結セラミック基材層の平面方向の収縮を抑制するための収縮抑制層とが積層され、所定の導体パターンを有する、未焼成の多層セラミック素体の第１主面の一部領域に、ポーラスなセラミック成形体からなり、一方側端面がその表面に露出するビアホール導体を備えた台座部を設け、台座部を備えた未焼成の多層セラミック素体を焼成し、台座部の表面に露出したビアホール導体の一方側端面に、導電性接合材を介して半導体素子などの表面実装型電子部品を搭載した後、台座部と表面実装型電子部品との間、ならびに、ポーラスなセラミック成形体からなる台座部に樹脂を充填し、硬化させることにより、ポーラスなセラミック成形体に樹脂が含浸された構造を有する台座部を形成するようにしているので、半導体素子などの表面実装型電子部品と台座部との間に、耐衝撃層として樹脂が充填され、耐衝撃性や、小型化対応性に優れ、かつ、寸法精度が良好で、信頼性の高い多層セラミック電子部品を効率よく製造することができる。
本願発明の実施例１にかかる多層セラミック電子部品（多層セラミック基板）の構成を示す図である。 (ａ)は図１の多層セラミック電子部品の要部構成を示す図であり、(ｂ)は(ａ)の要部をさらに拡大して示す図である。 本願発明の実施例１にかかる多層セラミック電子部品の製造方法の一工程を示す図である。 本願発明の実施例１にかかる多層セラミック電子部品の製造方法の他の工程を示す図である。 本願発明の実施例１にかかる多層セラミック電子部品の製造方法のさらに他の工程を示す図である。 本願発明の実施例１にかかる多層セラミック電子部品の製造方法のさらに他の工程を示す図である。 本願発明の実施例１にかかる多層セラミック電子部品の製造方法のさらに他の工程を示す図である。 本願発明の実施例１にかかる多層セラミック電子部品の製造方法により、多層セラミック電子部品が製造された状態を示す図である。 (ａ)〜(ｅ)は実施例１の多層セラミック電子部品を構成する台座部の形成方法を説明する図である。 本願発明の実施例１にかかる多層セラミック電子部品の製造方法により製造された多層セラミック電子部品の耐衝撃性を調べるために作製した試料を模式的に示す図である。 従来の半導体デバイスなどの実装方法を示す図である。 従来の他の半導体素子の実装構造を示す図である。
１ 第１のセラミック層
２ 第２のセラミック層
３ 内部面内導体
４ 多層セラミック素体
５ 外部導体
６ 端子電極
７ ビアホール導体
１０ 多層セラミック基板
１１ 台座部
１３ 半導体素子
１４ 多層セラミック素体の上面（第１主面）
１５ はんだ
１５ａ はんだペースト
１６ 樹脂層
１７ 台座部用ビアホール導体
１７ａ 一方側端面（上側端面）
１７ｂ 他方側端面
２１ 非金属無機粉末（セラミック粉末）
２２ 樹脂
２３ 表面実装型電子部品
３１ キャリアフィルム
３２ グリーンシート
３３ 貫通孔
３４ 導電性ペースト
３５ 研磨ロール
４０ プリント配線基板
４１ 樹脂製筐体
Ａ 多層セラミック電子部品
本願発明においては、セラミック基材層を構成する第１のセラミック材料として、低温焼結セラミック原料粉末を用いることが望ましい。低温焼結セラミック原料粉末は、低抵抗のＡｇやＣｕなどと同時焼成することが可能で、高周波特性に優れた多層セラミック電子部品を実現することができる。
また、収縮抑制層（すなわち、第２のセラミック層）を構成する第２のセラミック材料としては、アルミナやジルコニア、シリカなどの、セラミック基材層を構成するセラミックの焼結温度では実質的に焼結しない種々の難焼結性セラミックを主成分とする物質を用いることが可能である。第１のセラミック材料よりも高い焼結温度を有する第２のセラミック材料を未焼結のままで含有することにより、第２のセラミック層は第１のセラミック層に対して、焼成過程での平面方向の収縮を抑制する機能を発揮する。
さらに、本願発明においては、ポーラスなセラミック成形体からなる台座部を構成する非金属無機粉末材料として、上記収縮抑制層（すなわち、第２のセラミック層）を構成する第２のセラミック材料と同じ材料を用いることが可能である。
また、台座部を構成する非金属無機粉末材料として、第２のセラミック層を構成するセラミック材料とは組成の異なる種々のセラミックグリーンシートを用いることも可能である。
また、台座部を構成する非金属無機粉末材料としては、第１のセラミック層を焼成する際に焼結しないセラミック材料に、ガラスなどの非金属無機成分を含んでいてもよい。
例えば、セラミック材料１００重量部に対して、０．３〜５０重量部のガラス材料を含有していると、焼成によりセラミック粉末がガラスにより固着された状態になり、台座部の強度を大幅に向上させることが可能になるため好ましい。
なお、ガラス材料の含有量が０．３重量部未満の場合、台座部の強度が不十分になり、ハンドリング性に劣る場合がある。また、ガラス材料の含有量が５０重量部を超えると、焼成によって台座部に空隙が十分に生じず、樹脂の含浸が妨げられる場合がある。なお、ガラス材料の種類や組成にもよるが、ガラス材料の含有量は通常１〜１５重量部の範囲とすることがより好ましい。
なお、ガラス材料に加えて、あるいはガラス材料に替えて、焼成によって液相を生じ得る添加物、例えば、アルカリ金属酸化物、アルカリ土類金属酸化物、酸化ホウ素などの添加物が０．１〜１０重量部の範囲で添加されていてもよい。
また、台座部に配設される台座部用ビアホール導体は、径を５０〜１２０μmの範囲とすることが望ましい。また、台座部用ビアホール導体の高さは、台座部の厚みに支配されることから、通常は、台座部の厚みに準じて３０〜１５０μmの範囲とされる。台座部の厚みを３０〜１５０μmの範囲とすることにより、耐衝撃性、小型化対応性に優れ、寸法精度が良好で、信頼性の高い多層セラミック電子部品を得ることが可能になる。
また、本願発明においては、セラミック基材層または収縮抑制層に、ビアホール導体および導体パターンのうち少なくとも一方が形成されていてもよい。そして、セラミック基材層が低温焼結セラミック原料粉末を主成分とするものである場合には、ビアホール導体および導体パターンの主構成材料を、高周波特性に優れたＡｇ、Ａｕ、Ｃｕからなる群より選ばれる少なくとも１種を主成分として含む金属または合金から選択することができる。この合金は、Ｐｄ、Ｗ、Ｎｉなどを含んでいてもよい。
上記のＡｇ、Ａｕ、Ｃｕからなる群より選ばれる少なくとも１種を主成分として含む金属または合金から選択される材料は、台座部に配設される台座部用ビアホール導体の好ましい構成材料として用いることができる。
本願発明の多層セラミック電子部品において、収縮抑制層を構成する第２のセラミック材料は、第１のセラミック層から軟化流動して浸透してきた第１のセラミック材料の一部（例えばガラス成分）により固着され、これにより、第２のセラミック層が固化するとともに、第１のセラミック層と第２のセラミック層とが接合される。
したがって、第１のセラミック材料には、軟化流動して第２のセラミック層に浸透する軟化流動成分を含ませることが望ましい。ところで、一般に、低温焼結セラミック原料粉末の焼結温度は８００〜１０００℃程度であることから、第１のセラミック材料に含ませるべき軟化流動成分としては、軟化点７００〜８００の非晶質ガラス粉末や、拘束層を緻密化した後、８００℃以上での結晶析出によって粘度上昇する結晶化ガラス粉末、８００〜１０００℃の間の焼結完了前に液相を生成し得る酸化物粉末などが例示される。
特に好適な軟化流動性粉末としては、ＳｉＯ2、Ｂ2Ｏ3、ＧｅＯ2、ＺｒＯ2、Ａｌ2Ｏ3、Ｐ2Ｏ3およびＶ2Ｏ3のうち少なくとも１種の無機酸化物を含有したガラス粉末が挙げられる。これらの酸化物は、ガラス成分の網目形成酸化物として作用する。
また、第１のセラミック材料である低温焼結セラミック原料粉末は、非ガラス系低温焼結セラミック原料粉末であることが望ましい。すなわち、本願発明によれば、非ガラス系低温焼結セラミックのように、焼成中に液相成分（ガラス成分）を生成する組成のセラミック材料を選定することにより、原料粉末中にガラス粉末を含有しない場合でも、収縮抑制層を十分に緻密化することができる。
また、本願発明において、セラミック基材層である第１のセラミック層の厚みは、焼成後において１０μm〜１００μmの範囲にあることが好ましい。厚みがこの範囲にある場合、収縮抑制層（すなわち、第２のセラミック層）により焼成工程における収縮を効率よく抑制することが可能になり、好ましい。
また、収縮抑制層の厚みは０．５〜５０μmの範囲にあることが望ましい。収縮抑制層の厚みがこのような範囲内であれば、セラミック基材層に対する拘束力を十分に発揮することができる。なお、収縮抑制層のより好ましい厚みは１〜１０μmの範囲である。
以下に本願発明の実施例を示して、本願発明の特徴とするところをさらに詳しく説明する。
図１は本願発明の一実施例にかかる多層セラミック電子部品である多層セラミック基板の全体構造を示す断面図、図２(ａ)は、図１の多層セラミック電子部品における多層セラミック基板上に実装部品が実装された領域を部分的に拡大して示す図、図２(ｂ)は、本願発明の一実施例にかかる多層セラミック電子部品を構成する台座部の一部を拡大して示す概略断面図である。
図１に示すように、この実施例１の多層セラミック電子部品Ａ（多層セラミック基板１０）は、セラミック基材層である第１のセラミック層１と、第１のセラミック層の主面に接するように積層された、焼成工程でセラミック基材層の平面方向の収縮を抑制するために配設された収縮抑制層である第２のセラミック層２と、第１のセラミック層１と第２のセラミック層２との層間に形成された導体パターンである内部面内導体３とを備えている。
また、第１および第２のセラミック層１，２および内部面内導体３を備えた多層セラミック素体４の表面には外部導体５，端子電極６が形成され、第１のセラミック層１および／または第２のセラミック層２を貫通するようにしてビアホール導体７が形成されている。そして、異なる層に配置されている内部面内導体３どうし、あるいは内部面内導体３と外部電極５または端子電極６とは、必要に応じてビアホール導体７を介して互いに電気的に接続されている。
そして、この実施例１の多層セラミック電子部品Ａは、第１および第２のセラミック層１，２および内部面内導体３を備えた多層セラミック素体４の上面（第１主面）１４の一部領域に、非金属無機粉末（セラミック粉末）２１（図２(ｂ)）と樹脂２２（図２(ｂ)）とを含む材料からなる台座部１１、すなわち、この実施例１では非金属無機粉末２１の集合体（ポーラスなセラミック成形体）が樹脂２２により第１主面１４に固着されてなる台座部１１を備えており、台座部１１には、その一方側端面（上側端面）１７ａが台座部１１の上面側に露出し、他方側端面１７ｂが多層セラック素体４に配設されたビアホール導体７を介して内部面内導体３に接続するように設けられた台座部用ビアホール導体１７を備えている。
そして、この台座部１１上には、表面実装型電子部品として、半導体素子１３が配設されており、半導体素子１３は、導電性接合材であるはんだ１５を介して、台座部１１に配設された台座部用ビアホール導体１７に電気的に接続されている。
さらに、台座部１１と半導体素子１３の隙間には、台座部１１に用いられている樹脂と同組成の樹脂が充填されてなる樹脂層１６が配設されている。
なお、第１のセラミック層１は、第１のセラミック材料が焼結されてなり、多層セラミック基板１０の基板特性を支配する。この第１のセラミック層１の厚みは、焼成後において１０μm〜１００μmの範囲にあることが好ましい。第１のセラミック層１の厚みは、必ずしも上記の範囲に限定されるものではないが、収縮抑制層（すなわち、第２のセラミック層）２によって収縮を抑制することが可能な厚み以下の厚みとすることが好ましい。また、第１のセラミック層１の厚みは、必ずしも各層が同じである必要はない。
第１のセラミック材料としては、焼成中にその一部（例えば、ガラス成分）が第２のセラミック層２に浸透するものが用いられる。また、第１のセラミック材料としては、銀や銅などの低融点金属からなる導体と同時焼成を行うことができるように、比較的低温、例えば１０００℃以下で焼成可能なＬＴＣＣ（低温焼成セラミック；Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃ）を用いることが好ましい。具体的には、アルミナとホウケイ酸系ガラスとを混合したガラスセラミックや、焼成中にガラス成分を生成するＢａ−Ａｌ−Ｓｉ−Ｏ系セラミックなどを用いることができる。
収縮抑制層（すなわち、第２のセラミック層）２を構成する第２のセラミック材料は、第１のセラミック層１から浸透してきた第１のセラミック材料の一部（ガラス成分）により固着され、これにより、第２のセラミックク層が固化するとともに、第１のセラミック層１と第２のセラミック層２とが接合される。
この収縮抑制層（すなわち、第２のセラミック層）２を構成する第２のセラミック材料としては、アルミナやジルコニア、シリカなどを用いることが可能である。第１のセラミック材料よりも高い焼結温度を有する第２のセラミック材料を未焼結のままで含有することより、第２のセラミック層２は第１のセラミック層１に対して、焼成過程での平面方向の収縮を抑制する機能を発揮する。また前述したように、第２のセラミック層２は、第１のセラミック材料の一部が浸透することによって第１のセラミック層１に固着、接合される。そのため、厳密には第１のセラミック層１と第２のセラミック層２の状態や、拘束力、焼成条件にも依存するが、第２のセラミック層２の厚みは、焼成後に１μm〜１０μmの範囲にあることが好ましい。
なお、第２のセラミック層２には、第２のセラミック層が焼成中に収縮挙動を生じない範囲で、第２のセラミック層の固着部材となるガラス成分が含まれていても構わない。このガラス成分としては、第１のセラミック層１に添加されるガラス成分や、焼成中に第１のセラミック層１に生成されるガラス成分とほぼ同組成のガラスを用いることが望ましい。
なお、この実施例１では、第１のセラミック層１として、Ｂａ−Ａｌ−Ｓｉ−Ｏ系セラミック材料を用い、第２のセラミック層２を構成するセラミック材料としてアルミナを用いた。また、第１のセラミック層１の厚みは、焼成後に５０μmとなるように調整し、第２のセラミック層２の厚みは、焼成後に５μmとなるように調整した。
また、内部面内導体３、外部導体５、端子電極６などの各導体部に関しては、第１のセラミック層１と同時焼成が可能な導電性成分を主成分とするものであれば、公知の種々の材料を使用することが可能である。具体的には、Ｃｕ、Ａｇ、Ｎｉ、Ｐｄ、およびそれらの酸化物、合金などを使用することが可能である。なお、この実施例１では、Ｃｕ成分を主成分とする材料（例えばＣｕ粉末を導電成分とする導電性ペースト）を用いて導体部を形成した。
次に、この実施例１の多層セラミック電子部品Ａの製造方法について説明する。
(１)まず、図３に示すように、第１のセラミック層１および第２のセラミック層２となるセラミックグリーンシートの所定の位置に、Ｃｕ粉末を導電成分とする導電性ペーストを印刷して、内部面内導体３、外部導体５、端子電極６、ビアホール導体７などを配設する。
(２)次いで、得られたセラミックグリーンシートを所定の順序と方向に従って積層、圧着し、グリーンシート成形体（未焼成の多層セラミック素体４）を形成する。
(３)それから、図４，図５に示すように、台座部１１を未焼成の多層セラミック素体４（グリーンシート成形体）の所定の位置に配設する。
なお、台座部１１としては、第１のセラミック材料の焼成温度では焼結しない非金属無機粉末（例えば、アルミナ、ジルコニア、ＧａＮのようなセラミック粉末）を主成分とするグリーンシートに、例えば、ＡｇまたはＣｕを主成分とするビアホール導体を設けたものを用意し、これを図５に示すように、未焼成の多層セラミック素体４の所定の位置に配設し、未焼成の多層セラミック素体４とともに焼成することにより形成することができる。台座部１１の厚みは、焼成後において、３０〜１５０μmの範囲になるような厚みとすることが好ましい。
なお、未焼成の多層セラミック素体４の第１主面１４上に配置されるべき台座部１１（焼成前の台座部）は、例えば、以下に説明するような方法により製造することができる。
まず、図９(ａ)に示すように、キャリアフィルム３１上に、台座部形成用のグリーンシート、例えば、第１のセラミック材料の焼成温度では焼結しない非金属無機粉末（例えば、アルミナ、ジルコニア、ＧａＮのようなセラミック粉末）を主成分とするグリーンシート３２を形成した後、図９(ｂ)に示すように、例えば、グリーンシート３２の所定の位置にレーザ加工法によりビアホール導体配設用の貫通孔３３を形成する。なお、この実施例では、台座部形成用のグリーンシートとしてアルミナを主成分とするグリーンシートを用いた。
それから、図９(ｃ)に示すように、貫通孔３３に導電性ペースト３４を充填する。
なお、図９(ｃ)の状態のままでは、各貫通孔３３に充填された導電性ペースト３４どうしが短絡するおそれがあるので、図９(ｄ)に示すように、研磨ロール３５によりグリーンシート３２の表面を研削し、表面を覆う導電性ペースト３４とグリーンシート３２の上面側の一部を除去するとともに、上面の平坦化を行う。これにより、図９(ｅ)に示すような、上面が平坦で、短絡のおそれのない、狭ピッチのビアホール導体を有する台座部（未焼成の台座部）１１が形成される。
そして、図９(ｅ)における未焼成の台座部１１の上面が、図５に示すように、未焼成の多層セラミック素体４の第１主面１４に接合するように、多層セラミック素体４の第１主面１４上に配設し、キャリアフィルム３１（図９(ｅ)）を除去することにより、図５に示すような、台座部１１が未焼成の多層セラミック素体４の所定の位置に配設された状態とすることができる。
なお、台座部形成用のグリーンシートとしては、第２のセラミック層を形成するために用いられるセラミックグリーンシートと同じセラミックグリーンシートをキャリアフィルム上に成形したものを用いることも可能である。
また、第２のセラミック層を構成するセラミック材料と同じセラミック材料からなるセラミックグリーンシートを、台座部形成用のグリーンシートとして用いることも可能である。
また、第２のセラミック層を構成するセラミック材料とは組成の異なる種々のセラミックグリーンシートを用いることも可能である。
(４)それから、上記未焼成の多層セラミック素体４を、所定の温度と雰囲気に制御された条件下にて焼成し、多層セラミック素体４の上面（第１主面）１４に台座部１１を備えた多層セラミック基板１０を得る（図５参照）。なお、この状態において、台座部１１は、セラミック粒子が集合したポーラスな成形体として存在している。
また、このとき、多層セラミック素体４は、第１のセラミック材料が焼結し、かつ、第２のセラミック材料が焼結しない温度で焼成される。これにより、第１のセラミック材料からなる第１のセラミック層１が収縮しようとする際に、第２のセラミック材料からなる収縮抑制層である第２のセラミック層２は、第１のセラミック層１の収縮を抑制するように作用する。これにより、寸法精度の高い多層セラミック基板１０を作製することが可能になる。この実施例１の場合のような方法で焼成を行った場合、厚み方向には収縮する（未焼成時の厚みの４５〜６５％程度にまで収縮する）が、厚み方向と直交する平面方向にはほとんど収縮しないように焼成することができる。
なお、焼成雰囲気は、第１のセラミック材料の種類や導電性ペースト膜に含まれる導電性粉末の種類などに応じて、適宜調整される。
(５)次に、得られた多層セラミック基板１０に対して、必要に応じて表面処理を行った後、表面実装型電子部品の実装をおこなう。
表面実装型電子部品としては、形成される回路に応じて、種々のものを実装することができる。具体的には、トランジスタ、ＩＣ、ＬＳＩなどの能動素子や、チップコンデンサ、チップ抵抗、チップサーミスタ、チップインダクタなどの受動素子が例示される。
この実施例１では、特にＩＣ、ＬＳＩなどのベアチップ実装タイプの半導体素子を実装する場合を例にとって説明する。
(５−１)まず、図６に示すように、台座部用ビアホール導体１７に対し、その上側端面１７ａにはんだペースト１５ａを塗布する。なお、塗布方法に特別の制約はなく、印刷、ディップ、ディスペンスなどの公知の種々の方法を用いることが可能である。
なお、このとき、多層セラミック素体４の第１主面１４の台座部１１が配設されていない領域に配設された、他の表面実装型電子部品（積層セラミックコンデンサなど）２３（図７参照）を実装するための外部導体５にもはんだペースト１５ａを塗布する。
(５−２)その後、図７に示すように、はんだペースト１５ａ上に半導体素子１３を実装するとともに、多層セラミック素体４の上面（第１主面）１４の台座部１１が配設されていない領域に、他の表面実装型電子部品（例えば、積層セラミックコンデンサなど）２３を搭載し、所定の温度プロファイルに設定されたリフロー炉にてはんだペースト１５ａを溶融させ、図８に示すように、半導体素子１３を台座部用ビアホール導体１７の上側端面１７ａに接合させるとともに、他の表面実装型電子部品２３を多層セラミック素体４の第１主面１４の、台座部１１が配設された領域の周辺領域に配設された外部導体５に接続する。
(５−３)それから、半導体素子１３と台座部１１との間に樹脂を注入することにより、半導体素子１３と台座部１１との間に樹脂層１６を形成するとともに、台座部１１を構成するポーラスなセラミック成形体の下面側にまで樹脂を浸透させる。樹脂は、毛管現象によりポーラスな台座部１１、半導体素子１３と台座部１１との間に選択的に浸透、浸入するため、他の領域に流れ出す量は少ない。
そして、樹脂を加熱硬化させることにより、台座部１１を樹脂により多層セラミック素体４の第１主面１４に固着させる。なお、この実施例１では、樹脂としてシリカフィラーおよびエポキシ樹脂を用いた。
これにより、多層セラミック素体４の第１主面１４の一部領域に、非金属無機粉末２１（図２(ｂ)）の集合体（ポーラスなセラミック成形体）が樹脂２２（図２(ｂ)）により固着された状態の台座部１１に半導体素子１３が搭載された多層セラミック電子部品Ａが形成される。
すなわち、台座部１１は、セラミック粒子の集合体と、シリカフィラーと、これらの無機成分を互いに固着している樹脂とからなっており、台座部１１と半導体素子１３との間に、シリカフィラーが分散した状態の樹脂層１６が形成された構造となっている。
また、この多層セラミック電子部品Ａにおいては、半導体素子１３が、樹脂層１６によって、台座１１を介して多層セラミック素体４（多層セラミック基板１０）に機械的に確実に接続されるとともに、台座部用ビアホール導体１７と、はんだ１５を介して、多層セラミック素体４（多層セラミック基板１０）に機械的かつ電気的に確実に接続されることになり、耐衝撃性や、小型化対応性に優れ、かつ、寸法精度が良好で、信頼性の高い多層セラミック電子部品Ａを得ることができる。
［特性の評価］
上述のようにして作製した実施例１の多層セラミック電子部品Ａを、図１０に示すように、厚み１．０mmのプリント配線基板４０上に、はんだペーストを用いてリフロー実装した後、多層セラミック電子部品Ａが下面側になるように、概略直方体の樹脂製筐体４１に、プリント配線基板４０上に実装された多層セラミック電子部品Ａを収納することにより、多層セラミック電子部品Ａが樹脂製筐体４１中に収納された構造を有する試料を作製した。
なお、試料は、多層セラミック電子部品Ａ、プリント配線基板４０、樹脂製筐体４１の総重量が約１００ｇとなるように調整した。
また、多層セラミック基板１０を構成する台座部用ビアホール導体１７の直径は１００μmとなるようにした。
そして、この試料を所定高さに保持し、上面が水平になるように静置したコンクリートブロック上に、樹脂製筐体４１の下面が水平な状態で衝突するように１０回落下させた後、半導体素子１３と多層セラミック基板１０の接続部における破断状況を調べた。
なお、落下高さは０．５０ｍから、０．１０ｍずつ段階的に高くし、破断が発生した落下高さを破断発生高さとして、耐衝撃性を評価した。その結果を表１に示す。
なお、比較のため、台座部１１を有していない以外は、図８と同様の多層セラミック電子部品をプリント配線基板上に実装し、樹脂製筐体に収容した試料（比較例）を作製し、同様の試験を行い、耐衝撃性を評価した。その結果を表１に併せて示す。
なお、この比較例で用いた多層セラミック電子部品は、台座部、台座部用ビアホール導体を備えていないことを除いては上記実施例１の多層セラミック電子部品と、概略同様の条件のものを作製して用いた。
Figure 0004858538
なお、表１においては、耐衝撃性の評価が特に良好なものを「◎」で示し、良好なものを「○」で示し、不良であるものを「×」で示している。
また、樹脂注入性は、樹脂が台座部に浸透する度合いを示しており、十分に浸透したものを「良好」、十分に浸透しなかったものを「注入不十分」として評価している。
表１に示すように、本願発明の実施例にかかる多層セラミック電子部品の場合、比較例と比べて、耐衝撃性が向上していることがわかる。
ただし、台座部用ビアホール導体の高さが１５０μmにまで高くなる（すなわち台座部の厚みが大きくなる）と、樹脂が十分に台座部内に浸透しなくなるため、耐衝撃性は特に良好といえるほどではなくなる。ただし、実用上可能な耐衝撃性は備えている。
一方、台座部用ビアホール導体の高さが１５〜１００μmの範囲においては、樹脂の注入性が良好で、耐衝撃性も特に良好、あるいは良好な結果が得られている。
また、表１より、樹脂を台座部に十分に浸透させることが可能な台座部の厚みは、樹脂の注入量にもよるが、台座部と半導体素子間の隙間が８０μmの場合に、台座部の厚みが１５０μmを超えると樹脂の注入量が不足する傾向のあることがわかる。そのため、台座部の厚みは１５０μm以下に抑えておくことが好ましい。
なお、上記実施例１では、台座部用ビアホール導体１７と半導体素子１３とを、はんだペーストを用いて電気的に接合する方法を例にとって説明したが、はんだペーストに代えて、予め半導体素子１３上にはんだボールを配置しておき、このはんだボールを溶解させることにより台座部用ビアホール導体１７と半導体素子１３とを接合するように構成することも可能である。
本願発明は、さらにその他の点においても上記実施例に限定されるものではなく、台座部を構成する非金属無機粉末（セラミック粉末）および樹脂の種類、台座部に設けられたビアホール導体の配設態様、寸法、構成材料の種類、セラミック基材層および収縮抑制層の構成材料や組成、台座部に搭載される表面実装型電子部品の種類、などに関し、発明の範囲内において、種々の応用、変形を加えることが可能である。
本願発明によれば、耐衝撃性や、小型化対応性に優れ、かつ、寸法精度が良好で、信頼性の高い多層セラミック電子部品を得ることが可能になる。
したがって、本願発明は、多層セラミック基板や、多層セラミック基板に半導体素子その他の表面実装型電子部品を搭載した多層セラミック電子部品や多層モジュールなどの分野に広く適用することが可能である。

Claims (12)

  1. セラミック基材層と、前記セラミック基材層の平面方向の収縮を抑制するための収縮抑制層とを積層することにより形成され、所定の導体パターンを有する多層セラミック素体と、
    前記多層セラミック素体の第１主面の一部領域に設けられ、ポーラスなセラミック成形体に樹脂が含浸された構造を有し、かつ、少なくとも前記樹脂により前記第１主面に固着されてなる台座部と、
    一方側端面が前記台座部の表面に露出するような態様で、前記台座部に設けられたビアホール導体と、
    前記台座部の表面に露出した前記ビアホール導体の前記一方側端面に導電性接合材を介して接続された表面実装型電子部品と
    を具備することを特徴とする多層セラミック電子部品。
  2. 前記表面実装型電子部品と前記台座部との間に、前記台座部における前記樹脂と同組成の樹脂が充填されていることを特徴とする、請求項１記載の多層セラミック電子部品。
  3. 前記台座部の表面に露出した前記ビアホール導体の前記一方側端面に、導電性接合材を介して接続された表面実装型電子部品が、半導体素子であることを特徴とする、請求項１または２記載の多層セラミック電子部品。
  4. 前記多層セラミック素体の第１主面の、前記台座部が設けられていない領域にも、表面実装型電子部品が搭載されていることを特徴とする、請求項１〜３のいずれかに記載の多層セラミック電子部品。
  5. 前記ビアホール導体が前記台座部を貫通するように設けられており、前記台座部の表面に露出していない他方側端面が、前記多層セラミック素体の前記導体パターンに接続されていることを特徴とする、請求項１〜４のいずれかに記載の多層セラミック電子部品。
  6. 前記多層セラミック素体の前記第１主面には、前記収縮抑制層が配設されていることを特徴とする、請求項１〜５のいずれかに記載の多層セラミック電子部品。
  7. 前記台座部の面積が前記台座部上に搭載される表面実装型電子部品の面積よりも小さいことを特徴とする、請求項１〜６のいずれかに記載の多層セラミック電子部品。
  8. 前記台座部の厚みが３０〜１５０μmであることを特徴とする、請求項１〜７のいずれかに記載の多層セラミック電子部品。
  9. 前記セラミック基材層が、低温焼結セラミックを主成分としており、前記収縮抑制層が、前記低温焼結セラミックの焼結温度では実質的に焼結しない難焼結性セラミックを主成分としていることを特徴とする、請求項１〜８のいずれかに記載の多層セラミック電子部品。
  10. 前記台座部を構成する前記ポーラスなセラミック成形体が、前記セラミック基材層を構成するセラミックの焼結温度では実質的に焼結しないセラミック粉末の集合体であることを特徴とする、請求項１〜９のいずれかに記載の多層セラミック電子部品。
  11. セラミック基材層と、前記セラミック基材層の平面方向の収縮を抑制するための収縮抑制層とを積層することにより形成され、所定の導体パターンを有する多層セラミック素体と、
    前記多層セラミック素体の第１主面の一部領域に設けられ、ポーラスなセラミック成形体に樹脂が含浸された構造を有し、かつ、少なくとも前記樹脂により前記第１主面に固着されてなる台座部と、
    一方側端面が前記台座部の表面に露出するような態様で、前記台座部に設けられたビアホール導体と、
    を具備することを特徴とする多層セラミック基板。
  12. 未焼結セラミック基材層と、前記未焼結セラミック基材層の平面方向の収縮を抑制するための収縮抑制層とが積層され、所定の導体パターンを有する、未焼成の多層セラミック素体を作製する工程と、
    前記多層セラミック素体の第１主面の一部領域に、ポーラスなセラミック成形体からなり、一方側端面がその表面に露出するビアホール導体を備えた台座部を設ける工程と、
    前記台座部を備えた未焼成の多層セラミック素体を焼成する工程と、
    前記台座部の表面に露出した前記ビアホール導体の一方側端面に、導電性接合材を介して表面実装型電子部品を搭載する工程と、
    前記台座部と前記表面実装型電子部品との間、ならびに、前記ポーラスなセラミック成形体からなる前記台座部に樹脂を充填し、硬化させることにより、前記ポーラスなセラミック成形体に樹脂が含浸された構造を有する台座部を形成する工程と
    を具備することを特徴とする多層セラミック電子部品の製造方法。
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