JP4946225B2 - 多層セラミック電子部品、多層セラミック基板、および多層セラミック電子部品の製造方法 - Google Patents

多層セラミック電子部品、多層セラミック基板、および多層セラミック電子部品の製造方法 Download PDF

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Description

本願発明は、多層セラミック基板、その表面に表面実装型電子部品を搭載した多層セラミック電子部品、および、多層セラミック電子部品の製造方法に関する。
近年、エレクトロニクス分野における電子部品の性能は著しく向上しており、大型コンピュータ、移動通信端末、パーソナルコンピュータなどの情報処理装置における情報処理速度の高速化、装置の小型化、多機能化に貢献している。
このような電子部品の一つとして、ＶＬＳＩ、ＵＬＳＩなどの半導体デバイスをセラミック基板上に複数実装したマルチチップモジュール（ＭＣＭ）が挙げられる。そして、このようなモジュールにおいては、ＬＳＩの実装密度を高め、各ＬＳＩ間を電気的に確実に接続するために、配線導体を３次元的に配置した多層セラミック基板が広く用いられている。
ところで、近年、小型、高性能化への要求に応えるため、多層セラミック基板上に半導体素子の実装が盛んに行なわれている。
一方、セラミック電子部品としての低背化への要求も大きく、半導体素子において大型化しているのに対し、多層セラミック基板においては薄型化が進行している。
その結果、特に携帯機器に実装されるセラミック電子部品においては、落下時などの衝撃印加時に、多層セラミック基板と半導体素子との接合部から破断が生じる場合も多くなっている。
なお、落下時に、衝撃が印加されると、多層セラミック基板が実装されているプリント配線基板に対し、高速度での繰り返し曲げ応力が加えられることになり、セラミック基板に対しても、曲げ応力が加わることになる。
しかし、多層セラミック基板上に平面面積の大きい半導体素子が実装されている場合には、半導体素子自体が多層セラミック基板の曲げを抑止する機能を果たすため、結果として、多層セラミック基板と半導体素子間に曲げに対する変形挙動の不一致が生じてしまい、最も不一致が大きくなる半導体素子外周領域の多層セラミック基板側の、実装用の電極が配設された領域から破断が生じやすくなる。
これに対し、図１５に示すように、内部導体パターン６０を有するセラミック基板５１の一方主面５２に、上方に突出するように配設された柱状導体バンプ５３上に、半導体素子５４の電極パッド５５が接合された構造を有する半導体素子実装基板が提案されている（特許文献１参照）。
この半導体素子実装基板においては、セラミック基板５１上に、内部導体パターン６０と導通し、上方に突出するするように柱状導体バンプ５３を形成し、この柱状導体バンプ５３の上側端面に対して、はんだバンプ５６を介して半導体素子５４を実装するようにしているため、セラミック基板５１と半導体素子５４間に、柱状導体バンプ５３の高さと半導体素子５４の電極パッド５５の厚みを加えた分の間隔が生じ、セラミック基板５１に変形応力が加わった場合にも、半導体素子５４によってセラミック基板５１の変形が抑止されることが少なくなる、すなわち、柱状導体バンプ５３および電極パッド５５が変形挙動の不一致を緩和するように作用するため、セラミック基板５１に破断が生じにくくなり、耐変形性が向上するという特徴を有している。
しかしながら、上記従来の半導体素子実装基板の構成においては、以下に説明するような問題点がある。
(１)必要な高さの柱状導体バンプ５３を形成しようとすると、半導体素子５４とセラミック基板５１間に、柱状導体バンプ５３と電極パッド５５を加えた分だけの間隔が必要となり、モジュール基板としての低背化が困難になる。
(２)半導体素子５４の電極パッド５５が半導体素子の下面に均一に分散して形成されていない場合、半導体素子５４を実装する際に、はんだ接合のためのリフロー工程中に半導体素子５４の傾きが生じ、接続信頼性が低下する。
(３)上記従来例では、焼成工程において焼結せずに残る未焼結シートに柱状厚膜導体を配置し、焼成後に未焼結シートを除去することにより柱状導体バンプを形成するようにしているため、柱状導体バンプの高さが高くなると、未焼結シートの除去時に柱状導体バンプの脱落が発生しやすくなり、不良率が増加する。
(４)また、未焼結シートに形成した貫通孔に導電性ペーストを充填し、焼成することにより柱状導体バンプを得るようにしているため、焼成過程において導電性ペーストが未焼結シートに拘束され、焼成後に得られる柱状導体バンプの表面が、導電性ペーストを単体で焼成した場合に比べて粗化した状態となったり、内部に大規模な空隙が形成されたりして、導通信頼性の低下や、機械的強度の不足を生じる。
(５)また、半導体素子の固定のため、セラミック基板と半導体素子との間にアンダーフィル樹脂が充填されることが多いが、柱状導体バンプの高さが高くなる、すなわち、半導体素子とセラミック基板の間の距離が大きくなりすぎると、毛管現象を利用した樹脂の充填が困難になる。
なお、上記特許文献１には、セラミック基板の表面に設けられた電極パッド（ビアホール導体）上に、はんだにより直接に半導体素子を実装した半導体素子実装基板も提案されているが、その場合には、セラミック基板の表面に配置された電極パッド（ビアホール導体）に直接はんだによって半導体素子を実装すると、ビアホール導体が基板に拘束されて焼結するため、ビアホール導体の緻密化が阻害され、ビアホール導体内に空隙が形成されていたり、ビアホールとビアホール導体の間に隙間が存在したりすることに起因して、溶融はんだ内に気体が溜まり、はんだ内にボイドが発生するという問題点がある。
また、ビアホール導体の表面に印刷パッドを形成すれば、ビアホール導体内のボイドの発生による問題を解消することは可能であるが、印刷パッドの配置精度や折り返し量によっては、電極の狭ギャップ化が困難になり、高密度化が妨げられることになる。
特開平５−２１８１３３号公報
本願発明は、上記課題を解決するものであり、表面実装型電子部品を実装するためのセラミック台座部を備え、高密度実装が可能で、信頼性の高い多層セラミック電子部品、それに用いられる多層セラミック基板、および前記多層セラミック電子部品を効率よく製造することが可能な多層セラミック電子部品の製造方法を提供することを目的とする。
上記課題を解決するために、本願発明（請求項１）の多層セラミック電子部品は、
セラミック基材層と、前記セラミック基材層の平面方向の収縮を抑制するための収縮抑制層とを積層してなり、所定の導体パターンを有する、多層セラミック素体と、
前記多層セラミック素体の第１主面に設けられ、セラミック材料からなる台座部本体と、前記多層セラミック素体側端面である下側端面と対向する上側端面が前記台座部本体から露出し、前記下側端面の面積が前記上側端面の面積より大きい柱状厚膜導体とを備え、前記柱状厚膜導体が、前記多層セラミック素体側において前記台座部本体に保持されたセラミック台座部であって、前記柱状厚膜導体の少なくとも上部外周面と、前記台座部本体との間に空隙を有するセラミック台座部と、
前記セラミック台座部に、前記柱状厚膜導体を介して搭載された第１の表面実装型電子部品と
を具備することを特徴としている。
また、請求項２の多層セラミック電子部品は、請求項１の発明の構成において、前記柱状厚膜導体が、積層方向断面形状が略台形で、前記柱状厚膜導体の外周面と前記台座部本体との間の空隙が、前記多層セラミック素体に近い下部から前記多層セラミック素体に遠い上部に向かって大きくなっていることを特徴としている。
また、請求項３の多層セラミック電子部品は、請求項１または２の発明の構成において、前記多層セラミック素体の前記第１主面には、前記収縮抑制層が位置するように、前記多層セラミック素体を構成する前記セラミック基材層と、前記収縮抑制層とが積層されていることを特徴としている。
また、請求項４の多層セラミック電子部品は、請求項１〜３のいずれかに記載の発明の構成において、前記第１の表面実装型電子部品が、前記セラミック台座部から露出した前記柱状厚膜導体の少なくとも上側端面に、導電性接合材を介して接続されていることを特徴としている。
また、請求項５の多層セラミック電子部品は、請求項１〜４のいずれかの発明の構成において、前記セラミック台座部と前記第１の表面実装型電子部品との間に、封止樹脂が充填されていることを特徴としている。
また、請求項６の多層セラミック電子部品は、請求項１〜５のいずれかの発明の構成において、前記セラミック台座部の厚み寸法が、前記柱状厚膜導体の高さ寸法よりも小さいことを特徴としている。
また、請求項７の多層セラミック電子部品は、請求項１〜６のいずれかの発明の構成において、前記セラミック台座部の表面に、平面状厚膜導体が配設されていることを特徴としている。
また、請求項８の多層セラミック電子部品は、請求項１〜７のいずれかの発明の構成において、前記セラミック台座部が、前記多層セラミック素体の前記第１主面の一部領域に設けられていることを特徴としている。
また、請求項９の多層セラミック電子部品は、請求項８の発明の構成において、前記多層セラミック素体の前記第１主面の前記セラミック台座部が設けられていない領域に、第２の表面実装型電子部品が搭載されていることを特徴としている。
また、請求項１０の多層セラミック電子部品は、請求項１〜９のいずれかの発明の構成において、前記第１の表面実装型電子部品が半導体素子であることを特徴としている。
また、請求項１１の多層セラミック電子部品は、請求項１〜１０のいずれかの発明の構成において、前記セラミック基材層が、低温焼結セラミックを主成分とし、前記収縮抑制層が、前記低温焼結セラミックの焼結温度では実質的に焼結しない難焼結性セラミックを主成分とするものであることを特徴としている。
また、請求項１２の多層セラミック基板は、
セラミック基材層と、前記セラミック基材層の平面方向の収縮を抑制するための収縮抑制層とを積層してなり、所定の導体パターンを有する、多層セラミック素体と、
前記多層セラミック素体の第１主面に設けられ、セラミック材料からなる台座部本体と、前記多層セラミック素体側の端面である下側端面の面積が、前記下側端面と対向する上側端面の面積より大きい柱状厚膜導体とを備え、前記柱状厚膜導体が、前記多層セラミック素体側において前記台座部本体に保持されたセラミック台座部であって、前記柱状厚膜導体の少なくとも上部外周面と、前記台座部本体との間に空隙を有するセラミック台座部と
を具備することを特徴としている。
また、請求項１３の多層セラミック電子部品の製造方法は、
未焼結セラミック基材層と、前記未焼結セラミック基材層の平面方向の収縮を抑制するための収縮抑制層とが積層され、所定の導体パターンを有する、未焼結多層セラミック素体の第１主面に、セラミック材料からなる未焼結台座部本体と、前記未焼結多層セラミック素体側端面である下側端面と対向する上側端面が前記台座部本体から露出し、前記下側端面の面積が前記上側端面の面積より大きい未焼結柱状厚膜導体とを備えた未焼結セラミック台座部が、前記未焼結柱状厚膜導体の端面面積の大きい側が前記未焼結多層セラミック素体側となるように配設された、未焼結セラミック台座部付きの未焼結多層セラミック素体を作製する工程と、
前記未焼結セラミック台座部を備えた前記未焼結多層セラミック素体を、前記未焼結セラミック基材層、前記未焼結柱状厚膜導体および前記未焼結セラミック台座部が焼結し、前記収縮抑制層が焼結しない温度にて焼成し、前記未焼結柱状厚膜導体と前記未焼結セラミック台座部との焼成収縮挙動の差により、焼結後の前記柱状厚膜導体の少なくとも上部外周面と、焼結後の前記台座部本体との間に空隙を生じさせる工程と、
焼結済みの前記セラミック台座部の表面側に、焼結済みの前記柱状厚膜導体を介して、表面実装型電子部品を搭載する工程と
を具備することを特徴としている。
また、請求項１４の多層セラミック電子部品の製造方法は、請求項１３記載の発明の構成において、前記未焼結柱状厚膜導体の積層方向断面形状を略台形とし、焼成後の前記柱状厚膜導体の積層方向断面形状が略台形となり、焼成後の前記柱状厚膜導体の外周面と焼成後の前記台座部本体との間の空隙が、前記多層セラミック素体に近い下部から前記多層セラミック素体に遠い上部に向かって大きくなるようにすることを特徴としている。
また、請求項１５の多層セラミック電子部品の製造方法は、請求項１３または１４の発明の構成において、前記未焼結セラミック台座部の直下に前記収縮抑制層が位置するように、前記未焼結セラミック基材層と前記収縮抑制層とを積層することにより、未焼結多層セラミック素体を形成することを特徴としている。
また、請求項１６の多層セラミック電子部品の製造方法は、請求項１３〜１５のいずれかの発明の構成において、前記表面実装型電子部品を、前記セラミック台座部から露出した前記柱状厚膜導体の端面に、導電性接合材を介して接続することを特徴としている。
また、請求項１７の多層セラミック電子部品の製造方法は、請求項１３〜１６のいずれかの発明の構成において、前記セラミック台座部と、前記表面実装型電子部品との間に液状樹脂を充填し、硬化させる工程をさらに有することを特徴としている。
本願発明（請求項１）の多層セラミック電子部品は、セラミック基材層と、収縮抑制層とを積層してなる多層セラミック素体の第１主面に、セラミック材料からなる台座部本体と、上側端面が台座部本体から露出し、下側端面の面積が上側端面の面積より大きい柱状厚膜導体とを備え、柱状厚膜導体が、多層セラミック素体側において台座部本体に保持されたセラミック台座部であって、柱状厚膜導体の少なくとも上部外周面と台座部本体との間に空隙を有するセラミック台座部を配設し、セラミック台座部上に、柱状厚膜導体と導通するように表面実装型電子部品を実装するようにしているので、柱状厚膜導体により、柱状厚膜導体の近傍からの破断に対する耐変形性を確保することが可能になり、信頼性の高い多層セラミック電子部品を提供することが可能になる。
すなわち、本願発明においては、セラミック台座部（を構成する台座部本体）に柱状厚膜導体を保持させるようにしているので、所望の高さを有する柱状厚膜導体を形成し、その近傍からの破断に対する耐変形性を確保しつつ、多層セラミック電子部品全体としての高さが増大することを抑制して、製品の低背化を図ることが可能になる。
なお、本願発明においては、セラミック台座部を構成するセラミック材料と、多層セラミック素体を構成するセラミック材料とは、同じ材料とすることが可能である。そして、その場合には、セラミック台座部と多層セラミック素体が、全体として１つの多層セラミック基板を構成していると考えることが可能であり、一体としての多層セラミック素体中に柱状厚膜導体が配設された構成のものと考えることができる。
なお、本願発明は、セラミック台座部を構成するセラミック材料と、多層セラミック素体を構成するセラミック材料とが同じである場合に限られるものではなく、互いに異なるセラミック材料を用いることも可能である。
また、柱状厚膜導体の下側端面の面積を、上側端面の面積より大きくするとともに、柱状厚膜導体の少なくとも上部外周面と、台座部本体との間に空隙を形成することにより、焼成過程や実装工程での柱状厚膜導体の倒れを防止することが可能になるとともに、柱状厚膜導体の周辺のセラミック基材層にクラックが発生することを防止することが可能になる。
また、上記従来の半導体素子実装基板の場合、焼成後に柱状導体バンプの周囲の未焼結シートを除去する工程が必要になるが、本願発明においてはそのような工程が不要で、工数の削減を図ることが可能になるともに、未焼結シートを除去する際の柱状厚膜導体の脱落の問題を回避することが可能になり、信頼性を向上させることができる。
また、柱状厚膜導体が未焼結シートによって拘束されることがないので、緻密で、表面の粗化や、内部空隙の発生の少ない、柱状厚膜導体を得ることが可能になり、結果として、はんだバンプ実装を行った場合のボイド発生を低減して、信頼性の高い実装を行うことが可能になる。
また、柱状厚膜導体の少なくとも上部外周面と、台座部本体との間に空隙を有した構造を備えているので、実装工程で、分解ガスなどの気体の滞留がなく、この面からも、はんだバンプ実装を行った場合におけるボイド発生を低減することが可能になる。
また、上記従来の半導体素子実装基板の製造方法において使用されている焼成後に除去される未焼結シートが不要になるが、この未焼結シートをセラミック基材層とすることにより、１層分配線層を増やすことが可能になる。
また、セラミック台座部を備えており、台座部本体がその上に実装される表面実装型電子部品を支持する機能を果たすので、例えば、半導体素子などの表面実装型電子部品の入出力用の電極パッドが面内に不均一に存在する場合、上記従来の半導体素子実装基板においては、表面実装型電子部品の実装時に傾きが生じ、実装が困難になるような場合でも、高さ調整用のダミーバンプなどを設ける必要がなく、入出力パッドに対応した部分にのみ柱状厚膜導体を設けることにより、半導体素子などの表面実装型電子部品の良好な実装が可能になる。
また、請求項２の多層セラミック電子部品のように、柱状厚膜導体が、積層方向断面形状が略台形で、柱状厚膜導体の外周面と台座部本体との間の空隙が、多層セラミック素体に近い下部から多層セラミック素体に遠い上部に向かって大きくなるような構成とした場合、焼成過程や実装工程における柱状厚膜導体の倒れや、柱状厚膜導体の周辺のセラミック基材層へのクラックの発生などのない、信頼性の高い多層セラミック電子部品をより確実に提供することが可能になり、本願発明をさらに実効あらしめることができる。
また、請求項３の多層セラミック電子部品のように、請求項１または２の発明の構成において、多層セラミック素体の第１主面に、収縮抑制層が位置するように、多層セラミック素体を構成するセラミック基材層と、収縮抑制層とを積層して多層セラミック素体を形成するようにした場合、多層セラミック素体側の端面である下側端面の面積が上側端面の面積より大きく、積層方向断面形状が台形状で、かつ、柱状厚膜導体の外周面と、台座部本体との間に、多層セラミック素体に近い下部から多層セラミック素体に遠い上部に向かって大きくなるような空隙を備えた構造を有する多層セラミック電子部品を効率よく実現することが可能になり、本願発明をより実効あらしめることができる。
すなわち、未焼結セラミック台座部が、下面側が多層セラミック素体の上面を構成する収縮抑制層と接するように配設されることにより、下面側では未焼結柱状厚膜導体の平面方向への収縮挙動が抑制されるが、未焼結柱状厚膜導体の上面側は収縮抑制層に拘束されることがないため、上面側に向かうにつれて未焼結柱状厚膜導体は収縮挙動を示し、結果的に、積層方向断面形状が台形の柱状厚膜導体が形成されることになる。また、セラミック材料からなる未焼結台座部本体も、下面側が多層セラミック素体の上面を構成する収縮抑制層と接するように配設されるため、平面方向への収縮挙動が抑制されるが、未焼結台座部本体の上面側は収縮抑制層に拘束されることがないため、上面側に向かうにつれて未焼結台座部本体は収縮挙動を示し、結果的に、柱状厚膜導体の外周面と、台座部本体との間に、下部から上部に向かって大きくなるような空隙が形成されることになる。
また、請求項４の多層セラミック電子部品のように、請求項１〜３のいずれかに記載の発明の構成において、第１の表面実装型電子部品が、セラミック台座部から露出した柱状厚膜導体の少なくとも上側端面に、導電性接合材を介して接続された構成とすることにより、例えば、半導体素子などの第１の表面実装型電子部品を、傾きを生じたりすることなく、セラミック台座上に確実に実装することが可能になり、本願発明を実効あらしめることができる。
また、請求項５の多層セラミック電子部品のように、請求項１〜４のいずれかの発明の構成において、セラミック台座部と第１の表面実装型電子部品との間に、封止樹脂を充填するようにした場合、耐変形性を確保しつつ、第１の表面実装型電子部品を確実にセラミック台座部上に保持、固定することが可能になり、実装信頼性をさらに向上させることが可能になる。特に、この構造の場合、柱状厚膜導体の高さを高くすることが可能になり、耐変形性を確保しやすくなる。
また、請求項６の多層セラミック電子部品のように、請求項１〜５のいずれかの発明の構成において、セラミック台座部の厚み寸法を、柱状厚膜導体の高さ寸法よりも小さくする、すなわち、柱状厚膜導体の高さをセラミック台座部よりも高くすることにより、セラミック台座部上に実装される表面実装型電子部品の入出力電極を確実に柱状厚膜導体の上側端面に接続することが可能になり、表面実装型電子部品の実装信頼性の高い多層セラミック電子部品を得ることが可能になる。
また、請求項７の多層セラミック電子部品のように、請求項１〜６のいずれかの発明の構成において、セラミック台座部の表面に、平面状厚膜導体が配設された構成とすることにより、例えば、セラミック台座部上に配線電極となる平面状厚膜導体が形成された高密度の多層セラミック電子部品を構成することが可能になり、本願発明をより実効あらしめることが可能になる。なお、本願発明の多層セラミック電子部品においては、セラミック台座部が除去されないことから、その上面に平面状厚膜導体を形成することが可能になる。
また、請求項８の多層セラミック電子部品のように、請求項１〜７のいずれかの発明の構成において、セラミック台座部を、多層セラミック素体の第１主面の一部領域に設けるようにした場合、請求項８の構成のように、セラミック台座部の配設されていない領域に他の表面実装型電子部品を実装したりすることが可能になり、多層セラミック電子部品の構成の自由度を向上させることが可能になる。
また、請求項９の多層セラミック電子部品のように、請求項８の発明の構成において、多層セラミック素体の第１主面のセラミック台座部が設けられていない領域に、第２の表面実装型電子部品を搭載するようにした場合、より実装密度が高く、高特性の多層セラミック電子部品を提供することが可能になる。
また、請求項１０の多層セラミック電子部品のように、請求項１〜９のいずれかの発明の構成において、第１の表面実装型電子部品を半導体素子とした場合、本願発明をより実効あらしめることができる。すなわち、本願発明にかかる多層セラミック電子部品は、柱状厚膜導体を有するセラミック台座部を備えているため、狭ギャップＩ／Ｏ端子をほぼ同一平面内に多数、高密度に有するＢＧＡ接続型の半導体素子のベアチップ実装に適しており、例えば、ＩＣ、ＬＳＩなどのＢＧＡ接続型の大型半導体素子などをベアチップで搭載する場合に、高密度で高精度の実装を行うことが可能になり、特に有意義である。
また、再配線層を備えていないなどの理由で、面内に不均一に入出力電極が配設されたような半導体素子を実装する場合にも、傾きが生じないように確実な実装を行うことができる。
また、請求項１１の多層セラミック電子部品のように、請求項１〜１０のいずれかの発明の構成において、セラミック基材層として、低温焼結セラミックを主成分とする材料からなるものを用い、収縮抑制層として、低温焼結セラミックの焼結温度では実質的に焼結しない難焼結性セラミックを主成分とする材料からなるものを用いるようにした場合、比較的低い温度で、平面方向の収縮を引き起こすことなく、確実に焼成することが可能になるため、製造コストの削減を図りつつ、平面方向の寸法精度が高く、所望の特性を確実に備えた、信頼性の高い多層セラミック電子部品を提供することが可能になる。
また、請求項１２の多層セラミック基板は、セラミック基材層と、セラミック基材層の平面方向の収縮を抑制するための収縮抑制層とを積層してなり、所定の導体パターンを有する、多層セラミック素体と、多層セラミック素体の第１主面に設けられ、セラミック材料からなる台座部本体と、多層セラミック素体側の端面である下側端面の面積が、下側端面と対向する上側端面の面積より大きい柱状厚膜導体とを備え、柱状厚膜導体が、多層セラミック素体側において台座部本体に保持されたセラミック台座部であって、柱状厚膜導体の少なくとも上部外周面と、台座部本体との間に空隙を有するセラミック台座部とを備えているので、例えば、最終製品の製造工程で、柱状厚膜導体を備えたセラミック台座部上に半導体素子などの表面実装型電子部品を実装することにより、所望の特性を備えた多層セラミック電子部品を効率よく製造することが可能になる。そして、このようにして得られる多層セラミック電子部品においても、上述の請求項１の多層セラミック電子部品の場合と同様の作用効果を得ることができる。
また、請求項１３の多層セラミック電子部品の製造方法は、未焼結セラミック基材層と、収縮抑制層とが積層され、所定の導体パターンを有し、未焼結多層セラミック素体の第１主面に、セラミック材料からなる未焼結台座部本体と、下側端面の面積が上側端面の面積より大きい未焼結柱状厚膜導体とを備えた未焼結セラミック台座部が、未焼結柱状厚膜導体の下側端面が未焼結多層セラミック素体側となるように配設された、未焼結セラミック台座部付きの未焼結多層セラミック素体を作製し、この未焼結多層セラミック素体を、未焼結セラミック基材層、未焼結柱状厚膜導体および未焼結セラミック台座部が焼結し、収縮抑制層が焼結しない温度にて焼成し、前記未焼結柱状厚膜導体と前記未焼結セラミック台座部との焼成収縮挙動の差により、焼結後の柱状厚膜導体の少なくとも上部外周面と、焼結後の台座部本体との間に空隙を生じさせた後、セラミック台座部の表面側に、焼結済みの柱状厚膜導体を介して、表面実装型電子部品を搭載するようにしているので、半導体素子などの表面実装型電子部品がセラミック台座部上に実装された構造を有する、高密度実装が可能で信頼性の高い多層セラミック電子部品を効率よく製造することが可能になる。
なお、焼結後の柱状厚膜導体の少なくとも上部外周面と、焼結後の台座部本体との間に空隙を生じさせる方法としては、例えば、ビアホール導体のような態様で未焼結柱状厚膜導体が配設された未焼結セラミック台座部を、収縮抑制層を備えた未焼結多層セラミック素体上に配置した状態で焼成することにより、焼成工程で、未焼結多層セラミック素体に接する下面側では、台座部本体（セラミック層）および柱状厚膜導体を、平面方向に少ししか収縮させないようにする一方で、未焼結多層セラミック素体に接していない上面側では、台座部本体（セラミック層）および柱状厚膜導体を、平面方向に大きく収縮させることにより、焼結後の柱状厚膜導体の外周面と、焼結後の台座部本体との間に空隙を生じさせる方法などが例示される。
なお、この方法によれば、柱状厚膜導体の積層方向断面形状が略台形で、焼成後の柱状厚膜導体の外周面と焼成後の台座部本体との間の空隙が、多層セラミック素体に近い下部から多層セラミック素体に遠い上部に向かって大きくなるような構成を同時に実現することができる。
また、請求項１４の多層セラミック電子部品の製造方法のように、請求項１３の発明の構成において、未焼結柱状厚膜導体の積層方向断面形状を略台形とし、焼成後の柱状厚膜導体の積層方向断面形状が略台形となり、焼成後の柱状厚膜導体の外周面と焼成後の台座部本体との間の空隙が、多層セラミック素体に近い下部から多層セラミック素体に遠い上部に向かって大きくなるようにすることにより、請求項２の多層セラミック電子部品のような構成を有する、信頼性の高い多層セラミック電子部品を効率よく製造することが可能になる。
また、未焼結柱状厚膜導体の積層方向断面形状を略台形とし、かつ、その周囲に存在する台座部本体を構成するセラミック材料と、柱状厚膜導体を構成する厚膜導体材料とを、焼結収縮挙動を考慮して適宜選択して使用することにより、さらに効率よく、下部から上部に向かって大きくなるような空隙を周囲に有する柱状厚膜導体を得ることができる。
また、請求項１５の多層セラミック電子部品の製造方法のように、請求項１３または１４の発明の構成において、未焼結セラミック台座部の直下に収縮抑制層が位置するように、未焼結セラミック基材層と収縮抑制層とを積層することにより、未焼結多層セラミック素体を形成するようにした場合、多層セラミック素体側の端面である下側端面の面積が上側端面の面積より大きく、積層方向断面形状が台形状で、かつ、柱状厚膜導体の外周面と、台座部本体との間に、多層セラミック素体に近い下部から多層セラミック素体に遠い上部に向かって大きくなるような空隙を備えた構造を有する多層セラミック電子部品を効率よく製造することが可能になる。
すなわち、未焼結セラミック台座部が、下面側が多層セラミック素体の上面を構成する収縮抑制層と接するように配設されることにより、下面側では未焼結柱状厚膜導体の平面方向への収縮挙動が抑制されるが、未焼結柱状厚膜導体の上面側は収縮抑制層に拘束されることがないため、積層方向断面形状が台形の柱状厚膜導体を形成することが可能になり、未焼結台座部本体も、下面側が多層セラミック素体の上面を構成する収縮抑制層と接するように配設されるため、平面方向への収縮挙動が抑制されるが、未焼結台座部本体の上面側は収縮抑制層に拘束されることがないため、未焼結台座部本体も上面側に向かうにつれて収縮挙動を示し、結果的に、柱状厚膜導体の外周面と、台座部本体との間に、下部から上部に向かって大きくなるような空隙を形成することが可能になり、請求項２のような構成を有する多層セラミック電子部品を効率よく製造することが可能になる。
また、請求項１６の多層セラミック電子部品の製造方法のように、請求項１３〜１５のいずれかの発明の構成において、表面実装型電子部品を、セラミック台座部から露出した柱状厚膜導体の端面に、導電性接合材を介して接続することにより、半導体素子などの表面実装型電子部品を、セラミック台座部上に確実に実装することが可能になり、表面実装型電子部品と柱状厚膜導体との導通信頼性が高く、高密度実装が可能な多層セラミック電子部品を効率よく製造することが可能になる。
また、請求項１７の多層セラミック電子部品の製造方法のように、請求項１３〜１６のいずれかの発明の構成において、セラミック台座部と、表面実装型電子部品との間に液状樹脂を充填し、硬化させるようにした場合、表面実装型電子部品の実装信頼性をさらに向上させることが可能になり、本願発明をより実効あらしめることができる。
以下に本願発明の実施例を示して、本願発明の特徴とするところをさらに詳しく説明する。
図１は、本願発明の一実施例（実施例１）にかかる多層セラミック電子部品を示す全体構造図である。
図２は、セラミック多層基板上に実装部品が実装された状態を部分的に拡大して示す概略断面図である。
図１に示すように、この実施例１の多層セラミック電子部品Ｅは、セラミック基材層１と、セラミック基材層１の平面方向の収縮を抑制するための収縮抑制層２とを積層することにより形成され、所定の導体パターン２１を有する、多層セラミック素体３と、多層セラミック素体３の第１主面４に設けられ、セラミック材料からなる台座部本体５と、多層セラミック素体側端面である下側端面６および下側端面６と対向する上側端面７が台座部本体５から露出し、下側端面６の面積が上側端面７の面積より大きい柱状厚膜導体８とを備えたセラミック台座部９と、セラミック台座部９に、柱状厚膜導体８を介して搭載された第１の表面実装型電子部品である半導体素子１０を備えている。
なお、半導体素子１０は、導電性接合材であるはんだ２０を介して、柱状厚膜導体８に機械的、電気的に接続されている。
また、多層セラミック素体３の、セラミック台座部９が配設されていない領域には、さらに第２の表面実装型電子部品１１であるチップコンデンサや抵抗などが配設されている。
なお、この多層セラミック電子部品Ｅにおいて、導体パターン２１は、面内導体１２，多層セラミック素体３の表面に配設された外部導体１３、ビアホール１４に充填され、異なる層に存在する面内導体１２を層間接続し、あるいは面内導体１２と外部導体１３を接続するビアホール導体１５などから形成されている。
また、柱状厚膜導体８は、台座部本体５に設けられた貫通孔２４内に配設されており、その下側端面６が、多層セラミック素体３の導体パターン２１の一部であるビアホール導体１５に接続、固定されている。
さらに、この実施例１の多層セラミック電子部品Ｅにおいては、セラミック台座部９を構成する台座部本体５の上面に、平面状厚膜導体（配線電極）１６が配設されている（図２）。
さらに、第１の表面実装型電子部品である半導体素子１０と、セラミック台座部９の間には、樹脂１７が充填されており、半導体素子１０が樹脂１７を介して、セラミック台座部９に接合されている。
また、柱状厚膜導体８の外周面と、台座部本体５との間には、多層セラミック素体３に近い下部から、多層セラミック素体３に遠い上部に向かって大きくなるような空隙Ｇが形成されており、空隙Ｇにも、半導体素子１０とセラミック台座部９との間に充填された樹脂１７と同じ樹脂１７が充填されている。
また、多層セラミック素体３の第１主面４には、収縮抑制層２が位置するように、多層セラミック素体３を構成するセラミック基材層１と収縮抑制層２とが積層されており、セラミック台座部９の直下には、焼成工程では焼結せず、セラミック基材層１（ひいては多層セラミック素体３）の平面方向への収縮を抑制する収縮抑制層２が位置している。
セラミック基材層１は、セラミック材料が焼結されてなり、この多層セラミック基板の特性を支配する。
セラミック基材層１の厚みは、焼成後に１０〜１００μｍであることが好ましい。このセラミック基材層１の焼成後の厚みは、必ずしも１０〜１００μｍの範囲内に限定されるものではないが、収縮抑制層２によって平面方向の収縮を抑制することが可能な最大厚み以下に抑えることが好ましい。また、セラミック基材層１は、各層が同じ厚みである必要はなく、各セラミック基材層１間でその厚みを異ならせることも可能である。
また、セラミック基材層１を構成するセラミック材料としては、焼成中にその一部（例えば、ガラス成分）が、収縮抑制層２に浸透するものを用いることが望ましい。
また、セラミック基材層１を構成するセラミック材料としては、銀や銅などの低融点金属からなる導体と同時焼成することができるように、比較的低温、例えば１０５０℃以下で焼成可能なＬＴＣＣ（低温焼成セラミック；Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃ）を用いることが好ましい。具体的には、アルミナとホウケイ酸系ガラスとを混合したガラスセラミックや、上述のように、焼成中にガラス成分を生成するＢａ−Ａｌ−Ｓｉ−Ｏ系セラミックなどを用いることができる。なお、この実施例１では、セラミック基材層１を構成するセラミック材料として、焼成中にガラス成分を生成するＢａ−Ａｌ−Ｓｉ−Ｏ系セラミックを用いている。
収縮抑制層２を構成する材料としては、特にセラミック基材層１にＬＴＣＣを用いる場合、アルミナ、ジルコニア、シリカなどの難焼結性セラミックを用いることが望ましい。この実施例１では、収縮抑制層２を構成する材料としてアルミナを用いている。
また、収縮抑制層２は、セラミック基材層１から浸透してきた、セラミック基材層１を構成するセラミック材料の一部（例えばガラス）により固着され、固化するとともに、セラミック基材層１と収縮抑制層２の接合がもたらされる。なお、収縮抑制層中に、あらかじめ焼成時に収縮抑制層を焼結させない程度のガラスが含まれていてもよい。
収縮抑制層２は、セラミック基材層１を構成するセラミック材料よりも高い焼結温度を有する材料を含有しているため、焼成工程において、セラミック基材層１の平面方向への収縮を抑制する機能を発揮する。また前述したように、収縮抑制層２は、セラミック基材層１を構成するセラミック材料の一部が浸透することによってセラミック基材層１に固着、接合される。そのため、厳密にはセラミック基材層１と収縮抑制層２の状態や所望の収縮抑制効果（拘束力）、焼成条件などにも依存するが、収縮抑制層２の厚みは、概ね焼成後に１μｍ〜５μｍであることが好ましい。
この実施例１では、セラミック基材層１の厚みは、焼成後に５０μｍとなるように設定し、収縮抑制層２の厚みは、焼成後に５μｍとなるように設定した。
また、前述の面内導体１２，ビアホール１４に充填されたビアホール導体１５、外部導体１３を形成するための材料としては、セラミック基材層１と同時焼成が可能な導電性成分を主成分とするものであれば、広く公知のものを使用することができる。具体的には、Ｃｕ、Ａｇ、Ｎｉ、Ｐｄ、およびそれらの酸化物や合金成分などを使用することが可能である。
なお、この実施例１では、各導体部を形成するのに、Ｃｕを主成分とする導電性ペーストを用いている。
以下、この多層セラミック電子部品Ｅの製造方法について、図３〜８の各断面図を参照しつつ説明する。
(１)まず、図３に模式的に示すように、セラミック基材層用のセラミックグリーンシート１ａと収縮抑制層２が接合されたセラミックグリーンシート２２に対し、導体パターン２１ａを構成する面内導体用の導電性ペースト１２ａ，未焼結セラミック基材層（セラミックグリーンシート）１ａおよび収縮抑制層２に形成された貫通孔１４ａに充填されたビアホール導体用の導電性ペースト１５ａ、未焼結多層セラミック素体１の表面に配設された外部導体用の導電性ペースト１３ａを配設する。
(２)上記の、セラミック基材層用のセラミックグリーンシート１ａと収縮抑制層２が接合された上記セラミックグリーンシート２２とは別に、セラミック台座部用のセラミックグリーンシートとして、収縮抑制層２が接合されていないセラミック基材層用のセラミックグリーンシート１ａと同じ組成のセラミックグリーンシート５ａを用意する。
そして、このセラミック台座部用のセラミックグリーンシート５ａに、下面側の開口面積が上面側の開口面積より大きいテーパ形状の貫通孔２４ａを形成し、貫通孔２４ａ内に柱状厚膜導体形成用の導電性ペースト（未焼結柱状厚膜導体）８ａを充填する。
セラミック台座部用のセラミックグリーンシート５ａの貫通孔２４ａは、炭酸ガスレーザなどを用いたレーザ加工法により形成されており、図３に示すように、炭酸ガスレーザの照射側である下面側の開口面積が、上面側の開口面積より大きいテーパ形状となっている。
この貫通孔２４ａを備えたセラミック台座部用のセラミックグリーンシート５ａは、例えば、図９(ａ)〜(ｄ)に示すような方法により形成することができる。
すなわち、図９(ａ)に示すように、キャリアフィルム４１に保持されたセラミックグリーンシート５ａに、キャリアフィルム４１側からレーザ光を照射し、図９(ｂ)に示すように、照射側の開口面積が大きく、逆側の開口面積が小さい、テーパ状の貫通孔２４ａを形成し、図９(ｃ)に示すように、この貫通孔２４ａに柱状厚膜導体形成用の導電性ペースト８ａを充填した後、図９(ｄ)に示すように、キャリアフィルム４１を剥がすことにより形成することができる。
それから、貫通孔２４ａに導電性ペースト８ａが充填されたセラミックグリーンシート５ａの主面部に、平面状電極（配線電極）用の導電性ペースト１６ａを付与する。
なお、この実施例では、セラミック台座部用セラミックグリーンシート（未焼結台座部本体）５ａの表面に平面状電極（配線電極）用の導電性ペースト１６ａを付与しているが、導電性ペースト１６ａを付与しない構成とすることも可能である。
なお、この実施例１では、上述の未焼結セラミック基材層１ａおよび収縮抑制層２の貫通孔１４ａも、炭酸ガスレーザを用いたレーザ加工法により形成されており、炭酸ガスレーザの照射側である下面側の開口面積が、上面側の開口面積より大きいテーパ形状を有している。
(３)それから、各セラミックグリーンシートを所定の順序と方向に従って積層、圧着し、図４に示すように、未焼結多層セラミック素体３ａの第１主面４ａに未焼結セラミック台座部９ａが配設された未焼結セラミック台座部付きの未焼結多層セラミック素体３０ａを形成する。
この未焼結セラミック台座部付きの未焼結多層セラミック素体３０ａは、未焼結セラミック基材層１ａと、未焼結セラミック基材層１ａの平面方向の収縮を抑制するための収縮抑制層２とが積層され、所定の導体パターン２１ａを有する、未焼結多層セラミック素体３ａを備えている。
そして、未焼結多層セラミック素体３ａの第１主面４ａには、セラミック材料からなる未焼結台座部本体５ａと、未焼結多層セラミック素体３ａと対向する側の端面である下側端面６ａおよび下側端面６ａと対向する上側端面７ａが未焼結台座部本体５ａから露出し、下側端面６ａの面積が上側端面７ａの面積より大きい未焼結柱状厚膜導体８ａとを備えた未焼結セラミック台座部９ａが配設されている。
なお、未焼結セラミック台座部９ａは、未焼結柱状厚膜導体８ａの面積の大きい下側端面６ａ側が未焼結多層セラミック素体３ａと対向する側となるように配設されている。
(４)つぎに、未焼結セラミック台座部付きの未焼結多層セラミック素体３０ａを、所定の温度と雰囲気に制御された条件下にて焼成する。焼成雰囲気は、セラミック基材層の種類や導電性ペーストに含まれる導電性粉末の種類などに応じて、適宜調整される。
これにより、図５に示すようなセラミック多層基板３０（すなわち、焼結後のセラミック台座部付きの多層セラミック素体３）が得られる。
この未焼結セラミック台座部付きの未焼結多層セラミック素体３０ａは、焼成工程において、未焼結セラミック基材層１ａが焼結し、かつ、収縮抑制層２が焼結しない温度で焼成される。これにより、未焼結セラミック基材層１ａが収縮しようとする際に、収縮抑制層２がその収縮を抑制するように作用する。その結果、平面方向の収縮が抑制された状態で、未焼結セラミック台座部付きの未焼結多層セラミック素体３０ａが全体として一体的に焼成され、寸法精度の高いセラミック多層基板３０（セラミック台座部付きの多層セラミック素体３）を得ることが可能になる。
また、未焼結セラミック台座部９ａは、図４，５に示すように、下面側が多層セラミック素体３（３ａ）の上面を構成する収縮抑制層２と接するように配設されているため、平面方向への収縮挙動が抑制されるが、未焼結セラミック台座部９ａの上面側は収縮抑制層と接していないため、上面側に向かうにつれて大きな収縮挙動を示すようになる。
そして、このとき、未焼結セラミック台座部９ａが、下面側が多層セラミック素体３（３ａ）の上面を構成する収縮抑制層２と接するように配設されることにより、下面側では未焼結柱状厚膜導体８ａの平面方向への収縮挙動が抑制されるが、未焼結柱状厚膜導体８ａの上面側は収縮抑制層に拘束されることがないため、上面側に向かうにつれて未焼結柱状厚膜導体８ａは収縮挙動を示し、結果的に、積層方向断面形状が台形の柱状厚膜導体８が形成されることになる。また、セラミック材料からなる未焼結台座部本体５ａも、下面側が多層セラミック素体３（３ａ）の上面を構成する収縮抑制層２と接するように配設されるため、平面方向への収縮挙動が抑制されるが、未焼結台座部本体５ａの上面側は収縮抑制層に拘束されることがないため、上面側に向かうにつれて未焼結台座部本体５ａは収縮挙動を示し、結果的に、柱状厚膜導体８の外周面と、台座部本体５との間に、下部から上部に向かって大きくなるような空隙Ｇが形成されることになる。
なお、柱状厚膜導体形成用の導電性ペースト（未焼結柱状厚膜導体）８ａとしては、周囲の台座部本体５ａを形成するセラミックとの接合を防ぎ、良好な表面処理性を維持する観点から、ガラス類が添加されていない導電性ペースト、もしくは、ガラス類の添加の少ない導電性ペーストを用いることが好ましい。
一方、柱状厚膜導体８と接続される、多層セラミック素体３の面内導体用の導電性ペースト１２ａ，未焼結セラミック基材層１ａおよび収縮抑制層２に形成された貫通孔１４に充填されたビアホール導体用の導電性ペースト１５ａ、未焼結多層セラミック素体１の表面に配設された外部導体用の導電性ペースト１３ａとしては、ビアホール（貫通孔１４ａ）の内周壁や層間接合面との接合性を向上させる見地から、ガラス類が添加されているものを用いることも可能である。ただし、本願発明の効果を損なわない限りにおいて、導電性ペーストの組成は自由に調整することが可能である。
さらに、柱状厚膜導体形成用の導電性ペーストに、焼成工程で焼失する樹脂ビーズなどを添加することにより、焼成後の柱状厚膜導体の高さを調整して、柱状厚膜導体上面部と台座部本体の上面との高さを調整することが可能である。
樹脂ビーズとしては、ポリエチレン、ポリスチレン、ポリプロピレン、ポリエステル、セルロース樹脂など、公知の種々の樹脂からなるビーズを広く利用することが可能である。
この実施例１では、台座部本体５の高さが約５０μｍである場合において、樹脂ビーズの添加量を調整することにより、柱状厚膜導体８の上側端面７が、周囲の台座部本体５の上面よりも高くなるようにした。
また、この実施例１では、台座部本体５の高さが約５０μｍである場合において、樹脂ビーズの添加量を調整することにより、柱状厚膜導体８の上側端面７と、周囲の台座部本体５の上面の高さの差を±２５μｍの範囲で調整することができた。なお、この調整可能範囲は、台座部本体の高さ、および、柱状厚膜導体の高さなどによって変化する。
また、この実施例１では、多層セラミック素体３の第１主面４の一部領域にセラミック台座部９を配設するようにしているが、第１主面４の全面に、セラミック台座部を配設するように構成することも可能である。
また、セラミック台座部９を、例えば、キャビティの底面などの、他の部位に配設することも可能である。
また、図１０の断面図に示すように、未焼結セラミック台座部９ａの上面の、未焼結柱状厚膜導体８ａを配設した領域の近傍を含まない領域に収縮抑制層２（２ｂ）を配設し、セラミック台座部全体としての平面方向の焼結収縮を少なくするように構成することも可能である。この場合、空隙Ｇ（図８など参照）が形成されやすくなるように、未焼結セラミック台座部９ａの上面の、未焼結柱状厚膜導体８ａが配設された貫通孔２４ａの周囲に３０μm程度の、収縮抑制層２（２ｂ）が配設されていない領域Ｒが形成されるようにすることが望ましい。
なお、セラミック台座部は、上面側が収縮抑制層により拘束されておらず、下面側が、収縮抑制作用のある多層セラミック素体の上面に接するような構成が実現される限りにおいて、セラミックグリーンシートの厚み、柱状厚膜導体の配設態様などに関し、種々の変形を加えることができる。
(５)次に、得られた多層セラミック基板３０に対して、必要に応じて表面処理を行った後、表面実装型電子部品１０の実装を行う。
なお、柱状厚膜導体の側面へのはんだレジストの形成を行うことも可能である。なお、上述の表面処理や、はんだレジストの形成などの処理は、状況によっては省略することも可能である。
また、第１の表面実装型電子部品としては、この多層セラミック電子部品において形成されるべき回路に応じた、種々の表面実装型電子部品を実装することができる。例えば、トランジスタ、ＩＣ、ＬＳＩなどの能動素子や、チップコンデンサ、チップ抵抗、チップサーミスタ、チップインダクタなどの受動素子を実装することができる。
以下に、表面実装型電子部品として、ＩＣ、ＬＳＩなどの半導体素子を実装する方法について説明する。
(５−１)図６に示すように、柱状厚膜導体８の上側端面７に、はんだペースト２０ａを塗布する。なお、塗布方法は、印刷、ディップ、ディスペンスなどの方法を用いることが可能であり、その方法に特別の制約はない。
(５−２)その後、図７に示すように、はんだペースト２０ａ上に半導体素子１０を搭載し、所定の温度プロファイルに設定されているリフロー炉にてはんだを溶融させ、半導体素子１０をはんだペースト２０ａを介して柱状厚膜導体８に接合させ、しかる後、固化させる。
なお、このようにして製造した多層セラミック電子部品を実施例Ａの試料とし、後述の特性評価に供した。なお、特性評価に供した実施例Ａの試料の柱状厚膜導体の高さは５０μmとした。
(５−３)それから、図８に示すように、セラミック台座部９と半導体素子１０の間に樹脂１７を注入することにより、柱状厚膜導体８間、柱状厚膜導体８と台座部本体５との間の空隙Ｇに樹脂１７が入り込み、かつ、樹脂１７が半導体素子１０の下面と接触する程度にまで樹脂充填を行った。
その後、全体を加熱して、樹脂１７を硬化させることにより、半導体素子１０と多層セラミック基板３０とを、樹脂１７によって機械的に接続するとともに、柱状厚膜導体８とはんだ２０により、半導体素子１０を多層セラミック基板３０に電気的に接続させる。これにより、図１に示すような構造を有する多層セラミック電子部品Ｅが得られる。
なお、このようにして製造した多層セラミック電子部品Ｅを実施例Ｂの試料とし、後述の特性評価に供した。なお、特性評価に供した実施例Ｂの試料においても、柱状厚膜導体の高さは５０μmとした。
なお、この実施例１では、上述のように、はんだペーストを用いて柱状厚膜導体と半導体素子とを電気的に接合するようにしているが、はんだペーストに代えて、予め半導体素子上にはんだボールを配設しておき、このはんだボールを溶融させることにより、柱状厚膜導体と半導体素子とを電気的に接合することも可能である。
また、例えば、３００℃以下で焼結可能な導電性ペーストを用いて、柱状厚膜導体と半導体素子とを電気的に接合することも可能である。
また、比較例Ａとして、上記実施例１で収縮抑制層として用いたセラミック層と同組成のセラミックグリーンシートを用いて、上記実施例１の場合と同様の方法でセラミック台座部を形成し、焼成して柱状厚膜導体を焼結させた後、セラミック台座部を構成している未焼結のセラミック層（収縮抑制層と同じ組成のセラミック層）を除去することにより、表面に柱状厚膜導体を備えた多層セラミック基板（図１５に示す従来の多層セラミック基板と同じ構成を有する多層セラミック基板）を形成し、この多層セラミック基板の柱状厚膜導体上に半導体素子を搭載することにより、多層セラミック電子部品を作製した。なお、この比較例Ａの試料においても、柱状厚膜導体の高さは５０μmとした。
さらに、比較例Ｂとして、柱状厚膜導体を備えておらず、上面に表面実装型電子部品を実装するための実装用電極を備えた多層セラミック基板を形成し、この多層セラミック基板の上面に露出した実装電極上に半導体素子を実装することにより、多層セラミック電子部品を作製した。
［特性の評価］
上述の実施例Ａ，Ｂ、および比較例Ａ，Ｂの試料を、図１１に示すように、基板厚み１．０ｍｍ、長辺長さ８０．０ｍｍのプリント配線基板４０の中央部に、はんだペーストを用いてリフロー実装し、プリント配線基板４０の両端を実装部品が中央に位置するように、５０ｍｍの間隔をおいて配設した支持部材４３により支持し、プリント配線基板４０の中央部を、上記の各試料（多層セラミック電子部品）が配設された方の面側から押圧してプリント配線基板４０をたわませ、図１２に示すように、多層セラミック電子部品が破断するまでの押し込み量を測定した。
その結果を表１に示す。
Figure 0004946225
表１に示すように、耐変形性に関し、実施例Ａ，Ｂの多層セラミック電子部品は、比較例Ａ，Ｂと比較して、同等以上の性能が得られることが確認された。
また、上記の実施例Ａ，Ｂ、および比較例Ａでは、柱状厚膜導体の高さを全て５０μｍとなるように形成したが、比較例Ａでは、焼成後に、柱状厚膜導体の周囲の未焼結のセラミック層（収縮抑制と同じ組成のセラミック層）を除去する際に、柱状厚膜導体の脱落が生じた。具体的には、１個の多層セラミック基板あたり、４本の柱状厚膜導体が脱落した。
なお、実施例Ａ、Ｂの多層セラミック電子部品の場合、柱状厚膜導体の周囲のセラミック層（収縮抑制と同じ組成のセラミック層）を除去する工程自体がないため、脱落の発生は認められなかった。
次に、上記実施例Ａ，Ｂ、比較例Ａ，Ｂの別の試料について、柱状厚膜導体と半導体素子のはんだ接続部および柱状厚膜導体をＸ線透過観察し、ボイドの発生状態を調べた。ボイドの大きさが、柱状厚膜導体と半導体素子のはんだ接続部の幅（積層方向に直交する方向の距離）の１／２を超えるものをボイド発生有りとしてカウントした。
その結果を表２に示す。
Figure 0004946225
表２に示すように、実施例Ａ，Ｂの試料の場合、ボイドの発生は認められなかった。これは、実施例Ａ，Ｂの場合、構造的に、柱状厚膜導体とその周囲のセラミック製の台座部本体の間に、焼成工程において脱気ガスが発生しないほど大きな空隙が予め設けられていることによる。
一方、台座部本体を備えず、柱状厚膜導体（柱状バンプ）のみを備えた、比較例Ａの試料の場合、４個のボイドが発生することが確認された。これは、焼成過程において、柱状電極が焼成後でも未焼結なセラミック層に拘束され、自由に収縮できなかった結果、柱状電極の表面がポーラスになってしまったことによるものと考えられる。
また、柱状厚膜導体を備えておらず、上面に表面実装型電子部品の実装用電極を備えた比較例Ｂの試料の場合、収縮が抑制された基板内部に配設された実装用電極内はもちろん、実装用電極と周囲の基板の間隙からも脱気ガス成分の発生があり、これが溶融したはんだ内に滞留するため、多くのボイドが発生した。
以上の結果より、本願発明によれば、耐変形性と半導体素子との接続信頼性に優れ、かつ、配線効率にも優れた多層セラミック電子部品を効率よく製造できることが確認された。
さらに、比較のため、多層セラミック素体側端面である下側端面の面積が、上側端面の面積よりも小さく、積層方向断面形状が逆台形状の貫通孔を形成し、導電性ペーストを充填して未焼結柱状厚膜導体を形成し、これを焼成してセラミック台座部を備えた多層セラミック電子部品を作製したところ、この多層セラミック電子部品の場合、柱状厚膜導体の下側端面（小径側端面）の径と、柱状厚膜導体の高さの比が１：１程度になると、柱状厚膜導体の倒れが多発し（不良率９０％以上）、好ましくないことが確認された。
図１３、１４は、本願発明の多層セラミック電子部品の製造方法の他の実施例（実施例２）を示す図である。
上記実施例１では、セラミック台座部用のセラミックグリーンシート５ａの貫通孔２４ａを、炭酸ガスレーザを用いたレーザ加工法により形成し、図３に示すように、炭酸ガスレーザの照射側である下面側の開口面積が、上面側の開口面積より大きいテーパ形状を有する貫通孔２４ａを形成するようにしているが、この実施例２では、パンチングなどの方法で、図１３に示すように、下面側から上面側にわたって、直径が一定の貫通孔２４ｂを形成している。
このように、未焼結セラミック台座部９ａにテーパを有しない貫通孔２４ｂを配設し、柱状厚膜導体用の導電性ペースト８ａを充填するようにした場合にも、図１３に示すように、上面に収縮抑制層２が位置する未焼結の多層セラミック素体３ａ上に未焼結セラミック台座部９ａを配置し、焼成することにより、図１４に示すように、多層セラミック素体側端面である下側端面６の面積が上側端面７の面積より大きい柱状厚膜導体８を備え、かつ、柱状厚膜導体８の外周面と、台座部本体５との間に、下部から上部に向かって大きくなるような空隙Ｇを備えた構造を実現することができる。
これは、未焼結セラミック台座部９ａは、図１３に示すように、下面側が多層セラミック素体３（３ａ）の上面を構成する収縮抑制層２と接するように配設されているため、未焼結柱状厚膜導体８ａの平面方向への収縮挙動が抑制されるが、未焼結柱状厚膜導体８ａの上面側は収縮抑制層に拘束されることがないため、上面側に向かうにつれて未焼結柱状厚膜導体８ａは収縮挙動を示し、結果的に、積層方向断面形状が台形の柱状厚膜導体８（図１４）が形成され、また、セラミック材料からなる未焼結台座部本体５ａも、下面側が多層セラミック素体３（３ａ）の上面を構成する収縮抑制層２と接するように配設されているため、平面方向への収縮挙動が抑制されるが、未焼結台座部本体５ａの上面側は収縮抑制層に拘束されることがないため、上面側に向かうにつれて未焼結台座部本体５ａは収縮挙動を示し、結果的に、柱状厚膜導体８の外周面と、台座部本体５との間に、下部から上部に向かって大きくなるような空隙Ｇが形成されることによる。
その他の構成は上記実施例１の場合と同様であることから、重複を避けるため説明を省略する。なお、図１３，１４において、図１〜３と同一符号を付した部分は、図１〜３において同一符号を付した部分と同一または相当する部分を示している。
上記実施例１および２では、セラミック台座部と、多層セラミック素体を形成するための材料として、同じセラミック材料を用いたセラミックグリーンシートを用いているが、両者を異なるセラミック材料から構成することも可能である。 ただし、いずれのセラミック材料も、焼成工程で焼結するものであることが必要である。
本願発明は、さらにその他の点においても上記実施例に限定されるものではなく、セラミック台座部を構成する台座部本体および柱状厚膜導体の形状や構成材料、多層セラミック素体を構成するセラミック基材層および収縮抑制層の構成材料や組成、セラミック台座部に搭載される表面実装型電子部品の種類などに関し、発明の範囲内において、種々の応用、変形を加えることが可能である。
本願発明によれば、半導体素子などの表面実装型電子部品が接続される柱状厚膜導体を有するセラミック台座部を備え、表面実装型電子部品の実装信頼性や、耐衝撃性、小型化対応性に優れ、かつ、寸法精度が良好で、信頼性の高い多層セラミック電子部品を効率よく製造することが可能になる。
したがって、本願発明は、多層セラミック基板上に半導体素子その他の表面実装型電子部品を搭載した多層セラミック電子部品やその製造分野に広く適用することが可能である。
本願発明の実施例（実施例１）にかかる多層セラミック電子部品を示す全体構造図である。 多層セラミック電子部品を構成するセラミック多層基板上に実装部品が実装された状態を部分的に拡大して示す概略断面図である。 本願発明の実施例１にかかる多層セラミック電子部品の製造工程のうちの一工程を示す図である。 本願発明の実施例１にかかる多層セラミック電子部品の製造工程において形成された、未焼結のセラミック台座部付きの未焼結多層セラミック電子部品を示す断面図である。 本願発明の実施例１にかかる多層セラミック電子部品の製造工程において形成された、焼結済みのセラミック台座部付き多層セラミック電子部品を示す断面図である。 本願発明の実施例１にかかる多層セラミック電子部品の製造工程の他の一工程で、柱状厚膜導体にはんだペーストを塗布した状態を示す断面図である。 図６の、はんだペーストが塗布された柱状厚膜導体上に表面実装型電子部品を搭載した状態を示す断面図である。 本願発明の実施例１にかかる多層セラミック電子部品の製造工程において、実装された表面実装型電子部品とセラミック台座部の隙間に樹脂を注入した状態を示す断面図である。 (ａ)〜(ｄ)は本願発明の実施例１にかかる多層セラミック電子部品の製造工程において、セラミック台座部用の、柱状厚膜導体が配設されたセラミックグリーンシートを形成する方法を示す断面図である。 本願発明の実施例にかかる多層セラミック電子部品の製造方法の変形例を示す断面図である。 本願発明の実施例にかかる多層セラミック電子部品の評価方法を説明する図である。 本願発明の実施例にかかる多層セラミック電子部品の評価方法を説明する他の図である。 本願発明の他の実施例（実施例２）にかかる多層セラミック電子部品の製造方法の一工程を示す断面図である。 本願発明の実施例２の多層セラミック電子部品の製造方法の一工程で形成された焼結済みの多層セラミック素体の要部を示す断面図である。 従来の多層セラミック電子部品（半導体素子実装基板）の要部を示す断面図である。
１ セラミック基材層
１ａ セラミックグリーンシート（未焼結セラミック基材層）
２ 収縮抑制層
２ｂ 収縮抑制層
３ 多層セラミック素体
３ａ 未焼結多層セラミック素体
４ 多層セラミック素体の第１主面
４ａ 未焼結多層セラミック素体の第１主面
５ 台座部本体
５ａ セラミックグリーンシート（未焼結台座部本体）
６ 柱状厚膜導体の下側端面
６ａ 柱状厚膜導体の下側端面
７ 柱状厚膜導体の上側端面
７ａ 柱状厚膜導体の上側端面
８ 柱状厚膜導体
８ａ 柱状厚膜導体形成用の導電性ペースト（未焼結柱状厚膜導体）
９ セラミック台座部
９ａ 未焼結セラミック台座部
１０ 第１の表面実装型電子部品（半導体素子）
１１ 第２の表面実装型電子部品
１２ 面内導体
１２ａ 面内導体用の導電性ペースト
１３ 外部導体
１３ａ 外部導体用の導電性ペースト
１４ ビアホール
１４ａ 貫通孔
１５ ビアホール導体
１５ａ ビアホール導体用の導電性ペースト
１６ 平面状厚膜導体（配線電極）
１６ａ 平面状電極（配線電極）用の導電性ペースト
１７ 樹脂
２０ はんだ
２０ａ はんだペースト
２１ 導体パターン
２２ セラミックグリーンシート
２４ 台座部本体の貫通孔
２４ａ 未焼結台座部本体の貫通孔
２４ｂ 台座部本体の貫通孔
３０ 多層セラミック基板
３０ａ 未焼結多層セラミック素体
４０ プリント配線基板
４１ キャリアフィルム
４３ 支持部材
Ｅ 多層セラミック電子部品
Ｇ 空隙
Ｒ 収縮抑制層が配設されていない領域

Claims (17)

  1. セラミック基材層と、前記セラミック基材層の平面方向の収縮を抑制するための収縮抑制層とを積層してなり、所定の導体パターンを有する、多層セラミック素体と、
    前記多層セラミック素体の第１主面に設けられ、セラミック材料からなる台座部本体と、前記多層セラミック素体側端面である下側端面と対向する上側端面が前記台座部本体から露出し、前記下側端面の面積が前記上側端面の面積より大きい柱状厚膜導体とを備え、前記柱状厚膜導体が、前記多層セラミック素体側において前記台座部本体に保持されたセラミック台座部であって、前記柱状厚膜導体の少なくとも上部外周面と、前記台座部本体との間に空隙を有するセラミック台座部と、
    前記セラミック台座部に、前記柱状厚膜導体を介して搭載された第１の表面実装型電子部品と
    を具備することを特徴とする多層セラミック電子部品。
  2. 前記柱状厚膜導体が、積層方向断面形状が略台形で、前記柱状厚膜導体の外周面と前記台座部本体との間の空隙が、前記多層セラミック素体に近い下部から前記多層セラミック素体に遠い上部に向かって大きくなっていることを特徴とする請求項１記載の多層セラミック電子部品。
  3. 前記多層セラミック素体の前記第１主面には、前記収縮抑制層が位置するように、前記多層セラミック素体を構成する前記セラミック基材層と、前記収縮抑制層とが積層されていることを特徴とする、請求項１または２記載の多層セラミック電子部品。
  4. 前記第１の表面実装型電子部品が、前記セラミック台座部から露出した前記柱状厚膜導体の少なくとも上側端面に、導電性接合材を介して接続されていることを特徴とする、請求項１〜３のいずれかに記載の多層セラミック電子部品。
  5. 前記セラミック台座部と前記第１の表面実装型電子部品との間に、封止樹脂が充填されていることを特徴とする、請求項１〜４のいずれかに記載の多層セラミック電子部品。
  6. 前記セラミック台座部の厚み寸法が、前記柱状厚膜導体の高さ寸法よりも小さいことを特徴とする、請求項１〜５のいずれかに記載の多層セラミック電子部品。
  7. 前記セラミック台座部の表面に、平面状厚膜導体が配設されていることを特徴とする、請求項１〜６のいずれかに記載の多層セラミック電子部品。
  8. 前記セラミック台座部が、前記多層セラミック素体の前記第１主面の一部領域に設けられていることを特徴とする、請求項１〜７のいずれかに記載の多層セラミック電子部品。
  9. 前記多層セラミック素体の前記第１主面の前記セラミック台座部が設けられていない領域に、第２の表面実装型電子部品が搭載されていることを特徴とする、請求項８記載の多層セラミック電子部品。
  10. 前記第１の表面実装型電子部品が半導体素子であることを特徴とする、請求項１〜９のいずれかに記載の多層セラミック電子部品。
  11. 前記セラミック基材層が、低温焼結セラミックを主成分とし、前記収縮抑制層が、前記低温焼結セラミックの焼結温度では実質的に焼結しない難焼結性セラミックを主成分とするものであることを特徴とする、請求項１〜１０のいずれかに記載の多層セラミック電子部品。
  12. セラミック基材層と、前記セラミック基材層の平面方向の収縮を抑制するための収縮抑制層とを積層してなり、所定の導体パターンを有する、多層セラミック素体と、
    前記多層セラミック素体の第１主面に設けられ、セラミック材料からなる台座部本体と、前記多層セラミック素体側の端面である下側端面の面積が、前記下側端面と対向する上側端面の面積より大きい柱状厚膜導体とを備え、前記柱状厚膜導体が、前記多層セラミック素体側において前記台座部本体に保持されたセラミック台座部であって、前記柱状厚膜導体の少なくとも上部外周面と、前記台座部本体との間に空隙を有するセラミック台座部と
    を具備することを特徴とする多層セラミック基板。
  13. 未焼結セラミック基材層と、前記未焼結セラミック基材層の平面方向の収縮を抑制するための収縮抑制層とが積層され、所定の導体パターンを有する、未焼結多層セラミック素体の第１主面に、セラミック材料からなる未焼結台座部本体と、前記未焼結多層セラミック素体側端面である下側端面と対向する上側端面が前記台座部本体から露出し、前記下側端面の面積が前記上側端面の面積より大きい未焼結柱状厚膜導体とを備えた未焼結セラミック台座部が、前記未焼結柱状厚膜導体の端面面積の大きい側が前記未焼結多層セラミック素体側となるように配設された、未焼結セラミック台座部付きの未焼結多層セラミック素体を作製する工程と、
    前記未焼結セラミック台座部を備えた前記未焼結多層セラミック素体を、前記未焼結セラミック基材層、前記未焼結柱状厚膜導体および前記未焼結セラミック台座部が焼結し、前記収縮抑制層が焼結しない温度にて焼成し、前記未焼結柱状厚膜導体と前記未焼結セラミック台座部との焼成収縮挙動の差により、焼結後の前記柱状厚膜導体の少なくとも上部外周面と、焼結後の前記台座部本体との間に空隙を生じさせる工程と、
    焼結済みの前記セラミック台座部の表面側に、焼結済みの前記柱状厚膜導体を介して、表面実装型電子部品を搭載する工程と
    を具備することを特徴とする多層セラミック電子部品の製造方法。
  14. 前記未焼結柱状厚膜導体の積層方向断面形状を略台形とし、焼成後の前記柱状厚膜導体の積層方向断面形状が略台形となり、焼成後の前記柱状厚膜導体の外周面と焼成後の前記台座部本体との間の空隙が、前記多層セラミック素体に近い下部から前記多層セラミック素体に遠い上部に向かって大きくなるようにすることを特徴とする請求項１３記載の多層セラミック電子部品の製造方法。
  15. 前記未焼結セラミック台座部の直下に前記収縮抑制層が位置するように、前記未焼結セラミック基材層と前記収縮抑制層とを積層することにより、未焼結多層セラミック素体を形成することを特徴とする、請求項１３または１４記載の多層セラミック電子部品の製造方法。
  16. 前記表面実装型電子部品を、前記セラミック台座部から露出した前記柱状厚膜導体の端面に、導電性接合材を介して接続することを特徴とする、請求項１３〜１５のいずれかに記載の多層セラミック電子部品の製造方法。
  17. 前記セラミック台座部と、前記表面実装型電子部品との間に液状樹脂を充填し、硬化させる工程をさらに有することを特徴とする、請求項１３〜１６のいずれかに記載の多層セラミック電子部品の製造方法。
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