CN101371352A - 多层陶瓷电子部件和多层陶瓷基片以及多层陶瓷电子部件的制造方法 - Google Patents
多层陶瓷电子部件和多层陶瓷基片以及多层陶瓷电子部件的制造方法 Download PDFInfo
- Publication number
- CN101371352A CN101371352A CNA2006800526345A CN200680052634A CN101371352A CN 101371352 A CN101371352 A CN 101371352A CN A2006800526345 A CNA2006800526345 A CN A2006800526345A CN 200680052634 A CN200680052634 A CN 200680052634A CN 101371352 A CN101371352 A CN 101371352A
- Authority
- CN
- China
- Prior art keywords
- electronic component
- pedestal portion
- layer
- ceramic
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000919 ceramic Substances 0.000 title claims abstract description 329
- 239000000758 substrate Substances 0.000 title claims abstract description 102
- 238000000034 method Methods 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 229920005989 resin Polymers 0.000 claims abstract description 71
- 239000011347 resin Substances 0.000 claims abstract description 71
- 239000004020 conductor Substances 0.000 claims abstract description 67
- 239000000463 material Substances 0.000 claims abstract description 53
- 239000000843 powder Substances 0.000 claims abstract description 50
- 239000004065 semiconductor Substances 0.000 claims abstract description 44
- 239000000203 mixture Substances 0.000 claims abstract description 36
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims description 168
- 238000005245 sintering Methods 0.000 claims description 67
- 230000001629 suppression Effects 0.000 claims description 39
- 239000011159 matrix material Substances 0.000 claims description 27
- 229910052755 nonmetal Inorganic materials 0.000 claims description 27
- 230000033228 biological regulation Effects 0.000 claims description 10
- 208000034189 Sclerosis Diseases 0.000 claims description 5
- 238000004382 potting Methods 0.000 claims description 4
- 238000005549 size reduction Methods 0.000 abstract 1
- 229910010293 ceramic material Inorganic materials 0.000 description 33
- 239000011521 glass Substances 0.000 description 25
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 21
- 239000004615 ingredient Substances 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 230000008602 contraction Effects 0.000 description 9
- 239000010949 copper Substances 0.000 description 9
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 8
- 238000009434 installation Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 238000004220 aggregation Methods 0.000 description 6
- 230000002776 aggregation Effects 0.000 description 6
- 238000005476 soldering Methods 0.000 description 6
- 239000002585 base Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000000654 additive Substances 0.000 description 3
- 230000000996 additive effect Effects 0.000 description 3
- 238000000280 densification Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007791 liquid phase Substances 0.000 description 3
- 238000007639 printing Methods 0.000 description 3
- 229910018557 Si O Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000003985 ceramic capacitor Substances 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 239000002241 glass-ceramic Substances 0.000 description 2
- 238000011835 investigation Methods 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000000452 restraining effect Effects 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910005793 GeO 2 Inorganic materials 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 150000007513 acids Chemical class 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910000272 alkali metal oxide Inorganic materials 0.000 description 1
- 229910000287 alkaline earth metal oxide Inorganic materials 0.000 description 1
- 238000006664 bond formation reaction Methods 0.000 description 1
- 229910052810 boron oxide Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000002788 crimping Methods 0.000 description 1
- JKWMSGQKBLHBQQ-UHFFFAOYSA-N diboron trioxide Chemical compound O=BOB=O JKWMSGQKBLHBQQ-UHFFFAOYSA-N 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000001802 infusion Methods 0.000 description 1
- 229910052809 inorganic oxide Inorganic materials 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000010422 painting Methods 0.000 description 1
- 230000037361 pathway Effects 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000009707 resistance sintering Methods 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/15—Ceramic or glass substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
- H05K3/4694—Partitioned multilayer circuits having adjacent regions with different properties, e.g. by adding or inserting locally circuit layers having a higher circuit density
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
- H05K1/113—Via provided in pad; Pad over filled via
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0183—Dielectric layers
- H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09009—Substrate related
- H05K2201/09045—Locally raised area or protrusion of insulating substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10378—Interposers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0017—Etching of the substrate by chemical or physical means
- H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
- H05K3/0029—Etching of the substrate by chemical or physical means by laser ablation of inorganic insulating material
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
- Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
- Y10T428/24926—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
提供一种抗冲击性和小型化适应性优良而且尺寸精度良好、可靠性高的多层陶瓷电子部件、多层陶瓷基片和多层陶瓷电子部件的制造方法。在通过叠积陶瓷基体材料层和收缩抑制层而形成并具有规定的导体图案的多层陶瓷基件(4)的第1主面(14)的部分区域,设置含非金属无机粉末和树脂且利用树脂固定在该第1主面(14)的台座部(11),并在台座部(11)将通路孔导体(17)配置成一方端面露出在台座部(11)的表面,在台座部11的表面上露出的通路孔导体(17)的一方端面(17a)以导电连接材料为中介连接半导体元件(13)等表面安装型电子元件。取表面安装型电子元件与台座部之间填充与台座部的树脂成分相同的树脂的结构。作为表面安装型电子元件,在台座部装载半导体元件。
Description
技术领域
本发明涉及多层陶瓷电子部件、多层陶瓷基片、以及多层陶瓷电子部件的制造方法。
背景技术
近年,电子技术领域的电子部件性能显著提高,为大型计算机、移动通信终端、个人计算机等信息处理装置的信息处理速度的高速化、装置的小型化、多功能化作贡献。
作为这种电子部件之一,可举出在陶瓷基片上安装多个VLSI、ULSI等半导体器件的多片模件(MCM)。这种模件中,为了提高LSI的安装密度并使各LSI之间可靠地电连接,广泛使用3维配置布线导体的陶瓷多层基片。
通过叠积多个陶瓷层形成此陶瓷多层基片,并在其表面配备电路组成部分用的布线导体,但以便携电话和汽车用无线通信设备等为代表的移动通信终端中,高功能、高密度化的要求严格,要求进一步小型化。而且,由于其用途等,对使用陶瓷多层基片的产品的抗冲击性的要求日益提高。
可是,作为将半导体器件等安装在基片上的方法,已提出的安装方法如图11所示,在基片51上用通路电极和印刷电极形成的导体图案(焊块)52上,融接设置在半导体元件53的焊球54,并在基片51与半导体元件53之间填充热硬化树脂55作为冲击减缓层,以提高抗冲击性(参考专利文献1)。
这种安装方法或安装结构对提高抗冲击性有效,能有助于提高使用陶瓷多层基片的产品的抗冲击性,但要采用这种安装结构的情况下,为了谋求产品小型化,需要进一步减小焊球54的规模和焊球之间的间隙。
然而,减小焊球直径时,确保导电性用的电极接合面积(焊块面积)减小,填充在基片51与半导体元件53之间的热硬化树脂(冲击减缓层)55的厚度也同时变薄,即使具有配备专利文献1那样的安装结构的陶瓷多层基片,也导致发生抗冲击性不够的事态。
又,作为已有半导体元件安装结构,已提出的安装结构(半导体器件)例如图12所示那样,将形成在半导体元件61的背面的电极62装载在表面上具有将利用导电粘接剂形成的前端部水平调节成拉平的多个凸起状电极63的多层布线电路板64上,使半导体元件61的电极62与凸起状电极63的前端部电连接,并在半导体元件61与多层布线电路板64的间隙填充收缩性绝缘树脂65(专利文献2)。
于是,此专利文献2的安装结构的情况下,将半导体元件61安装在多层布线电路板64的半导体器件中,能进行可靠性高的半导体元件61的安装,而不要求对多层布线电路板的严格平坦性。
然而,上述已有的安装结构的情况下,凸起状电极(柱状电极)63的小直径化、凸起状电极(柱状电极)63的高度与直径之比(高度/直径)(即纵横比)的改善、相邻凸起状电极(柱状电极)63的间隔的缩小等都有限,实际上不能充分满足对直径较小且纵横比大的凸起状电极(柱状电极)63的要求。
专利文献1:日本国实开平4—99834号公报
专利文献2:日本国特开平11—26631号公报
发明内容
本申请发明是解决上述课题的,其目的在于提供一种抗冲击性和小型化适应性优良而且尺寸精度良好、可靠性高的多层陶瓷电子部件、多层陶瓷基片和多层陶瓷电子部件的制造方法。
为了解决上述课题,本申请发明第1方面的多层陶瓷电子部件,具备:
通过叠积陶瓷基体材料层和抑制所述陶瓷基体材料层的平面方向收缩用的收缩抑制层而形成,并具有规定的导体图案的多层陶瓷基件;
设置在所述多层陶瓷基件的第1主面的部分区域,并包含非金属无机粉末和树脂,且至少利用所述树脂固定在所述第1主面的台座部;
以一方端面露出在所述台座表面的状态设置在所述台座部的通路孔导体;、以及
以导电连接材料为中介,连接露出在所述台座部的表面的所述通路孔导通的所述一方端面的表面安装型电子元件。
又,本申请发明第2方面的多层陶瓷电子部件,是在本发明第1方面的组成中,在所述表面安装型电子元件与所述台座部之间,填充与所述台座部的所述树脂成分相同的树脂。
又,本申请发明第3方面的多层陶瓷电子部件,是在本发明第1方面或第2方面的组成中,露出在所述台座的表面的所述通路孔导通的所述一方端面上,以导电连接材料为中介连接的表面安装型电子元件是半导体元件。
又,本申请发明第4方面的多层陶瓷电子部件,是在本发明第1至3方面的任一发明的组成中,所述多层陶瓷基件的第1主面的、不设置所述台座部的区域中,也装载表面安装型电子元件。
又,本申请发明第5方面的多层陶瓷电子部件,是在本发明第1至4方面的任一发明的组成中,将所述通路孔导体设置成贯穿所述台座部,并将未露出所述台座部的表面的另一方端面连接到所述多层陶瓷基件的所述导体图案。
又,本申请发明第6方面的多层陶瓷电子部件,是在本发明第1至5方面的任一发明的组成中,在所述多层陶瓷基件的所述第1主面,配置所述收缩抑制层。
又,本申请发明第7方面的多层陶瓷电子部件,是在本发明第1至6方面的任一发明的组成中,所述台座部的面积小于装载在所述台座部上的表面安装型电子元件的面积。
又,本申请发明第8方面的多层陶瓷电子部件,是在本发明第1至7方面的任一发明的组成中,所述台座部的厚度为30微米~150微米。
又,本申请发明第9方面的多层陶瓷电子部件,是在本发明第1至8方面的任一发明的组成中,所述陶瓷基体材料层以低温烧结陶瓷为主成分,所述收缩抑制层以在所述低温烧结陶瓷的烧结温度下实质上不烧结的难烧结性陶瓷为主成分。
又,本申请发明第10方面的多层陶瓷电子部件,是在本发明第1至9方面的任一发明的组成中,构成所述台座部的所述非金属无机粉末,是在构成所述陶瓷基体材料层的陶瓷的烧结温度下实质上不烧结的陶瓷粉末。
又,本申请发明第11方面的多层陶瓷基片,具备:
通过叠积陶瓷基体材料层和抑制所述陶瓷基体材料层的平面方向收缩用的收缩抑制层而形成,并具有规定的导体图案的多层陶瓷基件;
设置在所述多层陶瓷基件的第1主面的部分区域,并包含非金属无机粉末和树脂,且至少利用所述树脂固定在所述第1主面的台座部;以及
以一方端面露出在所述台座表面的状态设置在所述台座部的通路孔导体。
又,本申请发明第12方面的多层陶瓷电子部件的制造方法,具备以下工序:
制作通过叠积未烧结陶瓷基体材料层和抑制所述未烧结陶瓷基体材料层的平面方向收缩用的收缩抑制层而形成并具有规定的导体图案的未烧结的多层陶瓷基件的工序;
在所述多层陶瓷基件的第1主面的部分区域以非金属无机粉末为主成分设置具有一方端面露出在其表面的通路孔导体的台座部的工序;
对具有所述台座部的未烧结的多层陶瓷基件进行烧结的工序;
在露出所述台座部的表面的所述通路孔导体的一方端面上以导电连接材料为中介装载表面安装型电子元件的工序;以及
在所述台座部与所述表面安装型电子部件之间、和以所述非金属无机粉末为主成分的所述台座部,填充树脂并使其硬化的工序。
本申请发明第1方面的多层陶瓷电子部件,在通过叠积陶瓷基体材料层和抑制陶瓷基体材料层的平面方向收缩用的收缩抑制层而形成并具有规定的导体图案的多层陶瓷基件的第1主面的部分区域,设置包含非金属无机粉末和树脂且至少利用树脂固定在第1主面的台座部,并在台座部将通路孔导体配置成一方端面露出在所述台座表面,在露出在台座部的表面的通路孔导通的一方端面上以导电连接材料为中介连接半导体元件等表面安装型电子元件;所以能提供抗冲击性和小型化适应性优良而且尺寸精度良好、可靠性高的多层陶瓷电子部件。
即,台座部取非金属无机粉末的聚集体等中浸渗树脂的结构,因此形成至少利用树脂固定在多层陶瓷基件的第1主面的组成,机械强度高且对多层陶瓷基件的接合强度优良;由于在配置成一方端面露出在台座部表面的通路孔导体(柱状电极)的所述一方端面,以例如焊锡等导电连接材料为中介连接表面安装型电子元件,将表面安装型电子元件以台座部为中介可靠地连接在多层陶瓷基件,所以与以往表面安装型电子元件和基片的薄片状电极形成直接电连接的情况相比,能实现优良的抗冲击性。因而,即使在对多层陶瓷基件施加冲击的情况下,也由台座部抑制冲击传到表面安装型电子元件与导电连接材料的连接部,能得到对较大的冲击也不使连接可靠性受损的表面安装型电子元件的连接结构。
再者,作为包含非金属无机粉末和树脂并至少利用树脂固定在第1主面的台座部组成例,示出例如在对配置在多层陶瓷基件的第1主面的未烧结的陶瓷成形体进行热处理并使关键部或局部烧结或者实质上未烧结但形成保持规定形状的多孔状态的非金属无机粉末聚集体(即多孔陶瓷成形体)中浸渗树脂并使其硬化从而至少利用树脂固定在多层陶瓷基件的第1主面的台座部等。再者,构成台座部的陶瓷与构成多层陶瓷基件的陶瓷一起烧结时,存在的情况不仅由所述树脂的粘接力,而且由构成台座部的陶瓷与构成多层陶瓷基件的陶瓷的粘聚力,将台座部固定在多层陶瓷基件。
又,此台座部上配置(填埋)通路孔导体,使其一方端面露出,所以与使整个通路孔导体露出的状态下形成时相比,可谋求通路孔导体直径小、作为通路孔导体的高度与直径之比(高度/直径)的纵横比高、相邻通路孔导体(柱状电极)的间隔小,还能防止安装表面安装型电子元件时发生通路孔导体倒塌,可实现产品的小型化和可靠性的提高。
又,本申请发明中,露出在台座部表面的通路孔导体的所述一方端面上,以焊锡等为中介连接表面安装型电子元件,所以能做成用于与表面安装型电子元件连接的焊锡等导电连接材料与通路孔导体连接,而不连接多层陶瓷基件。因此,在多层陶瓷基件的表面配置收缩抑制层的情况下,能抑制并防止收缩抑制层与表面安装型电子元件之间产生无用的拉伸应力。其结果,能防止收缩抑制层附近的安装表面安装型电子元件的区域(即收缩抑制层与导体图案的界面)等发生断裂,使抗冲击性提高。
又,本申请发明的多层陶瓷电子部件在其基件中配备收缩抑制层,所以基件的形变小,其结果,能提供尺寸精度良好且可靠性高的多层陶瓷电子部件。
再者,本申请发明中,作为装载在台座部的表面安装型电子元件,示出例如晶体管、IC、LSI等,但本发明的多层陶瓷电子部件的结构适合大致同一平面内高密度地具有多个小间隙输入输出(I/O)端子的表面安装型电子元件的安装结构,所以例如对裸片上装载IC、LSI等的BGA(Ball GridArray:球栅阵)连接型的大型半导体元件的情况特别有意义。
又,本发明第2方面的多层陶瓷电子部件那样,在本发明第1方面的发明的组成中表面安装型电子元件与台座部之间填充与台座部的树脂成分相同的树脂的情况下,可在表面安装型电子元件与台座部之间形成与构成台座部的树脂的亲合性高的树脂层,能得到抗冲击性进一步优良的可靠性高的多层陶瓷电子元件。
又,本发明第3方面的多层陶瓷电子部件那样,在本发明第1方面或第2方面的组成中露出在台座的表面的通路孔导通的一方端面上以导电连接材料为中介连接的表面安装型电子元件是半导体元件的情况下,能实现上文所述那样在大致同一平面内高密度地具有多个小间隙输入输出(I/O)端子的BGA连接型的半导体元件的裸片安装,所以能使本发明更有效。
又,本发明第4方面的多层陶瓷电子部件那样,在本发明第1至3的方面任一发明的组成中多层陶瓷基件的第1主面的不设置台座部的区域中也装载表面安装型电子元件的情况下,能得到元件装载密度高且进一步小型、高性能的多层陶瓷电子部件。
再者,此表面安装型电子元件可以是片电容器、片电阻、片热敏电阻、片电感器等比配置在台座部上的表面安装型电子元件I/O端子数量少的无源元件。
又,本发明第5方面的多层陶瓷电子部件那样,在本发明第1至4方面的任一发明的组成中将通路孔导体设置成贯穿所述台座部,并将未露出台座部的表面的另一方端面连接到多层陶瓷基件的导体图案的情况下,可通过通路孔导体将表面安装型电子元件电连接多层陶瓷基件的导体图案,能提供组成简洁、抗冲击性进一步提高而且小型的多层陶瓷电子部件,使本申请发明更有效。
又,本发明第6方面的多层陶瓷电子部件,在本发明第1至5方面的任一发明的组成中在多层陶瓷基件的所述第1主面配置收缩抑制层,所以能进一步可靠地抑制并防止烧结工序中多层陶瓷基件的平面方向的收缩,并能得到机械强度大的多层陶瓷基件,可提供尺寸精度良好且可靠性高的多层陶瓷电子部件。
即,在作为多层陶瓷基件的表面的第1主面配置收缩抑制层的情况下,陶瓷层对收缩抑制层产生压缩应力,收缩抑制层反过来对陶瓷层产生用于不发生收缩的拉伸应力。于是,陶瓷基片的强度一般为在其表面作用压缩应力的状态下较大。因而,从提高多层陶瓷基件的强度的观点出发,最好收缩抑制层也位于作为多层陶瓷基件的表面的第1主面方。
又,本发明第7方面的多层陶瓷电子部件那样,在本发明第1至6方面的任一发明的组成中台座部的面积小于装载在台座部上的表面安装型电子元件的面积,从而能扩大多层陶瓷基件表面的不配置台座部的区域,即可扩大能安装其它表面安装型电子元件的区域,能得到安装较多表面安装型电子元件、小型、规模大且可靠性高的多层陶瓷电子部件。
又,本发明第8方面的多层陶瓷电子部件那样,在本发明第1至7方面的任一发明的组成中将台座部的厚度取为30微米(μm)~150微米的范围,从而能提供抗冲击性和小型化适应性优良而且尺寸精度良好、可靠性高的多层陶瓷电子部件。
再者,台座部的厚度小于30微米,则跌落时等情况的冲击容易集中在台座部与陶瓷基件的连接部,所以对冲击抑制断裂的效果减小。抗冲击性不够;台座部的厚度超过150微米时,半导体元件等表面安装型电子元件与台座部之间难充分填充树脂,欠佳。因而,最好将台座部的厚度取为30微米~150微米的范围。
又,本发明第9方面的多层陶瓷电子部件那样,在本发明第1至8方面的任一发明的组成中作为陶瓷基体材料层,使用以低温烧结陶瓷为主成分的这种基体材料层,并且作为收缩抑制层,使用以在低温烧结陶瓷的烧结温度下实质上不烧结的难烧结性陶瓷为主成分的收缩抑制层;此情况在较低的温度不引起平面方向的收缩,能可靠地进行烧结,可提供一面谋求削减制造成本一面能实现优良的特性的多层陶瓷电子部件。
又,发明第10方面的多层陶瓷电子部件那样,在本发明第1至9方面的任一发明的组成中作为构成台座部的非金属无机粉末,使用在构成陶瓷基体材料层的陶瓷的烧结温度下实质上不烧结的陶瓷粉末,从而能将台座部和多层陶瓷基件同时烧结,所以能抑制烧结收缩性能不同的安装区的形变和位置偏移;由于实质上未烧结的陶瓷粉末的聚集体中存在此未烧结层不溃散程度的空隙,该处容易浸透树脂,能使本申请发明更有效。
又,本发明第11方面的多层陶瓷基片,在通过叠积陶瓷基体材料层和抑制陶瓷基体材料层的平面方向收缩用的收缩抑制层而形成并具有规定的导体图案的多层陶瓷基件的第1主面的部分区域,设置包含非金属无机粉末和树脂且至少利用树脂固定在第1主面的台座部,并在台座部将通路孔导体配置成一方端面露出在所述台座表面,所以例如最终产品制造工序中,在露出在台座部表面的通路孔导体的一方端面,以导电连接材料为中介连接半导体元件等表面安装型电子元件,从而能效率良好地制造具有所希望特性的多层陶瓷电子部件。
再者,使用此本发明第11方面的多层陶瓷基片的情况下,能得到例如以导电连接材料为中介连接半导体元件等表面安装型电子元件的抗冲击性和小型化适应性优良而且尺寸精度良好、可靠性高的多层陶瓷电子部件。
又,本发明第12方面的多层陶瓷电子部件的制造方法通过叠积未烧结陶瓷基体材料层和抑制未烧结陶瓷基体材料层的平面方向收缩用的收缩抑制层而形成并具有规定的导体图案的未烧结的多层陶瓷基件的第1主面的部分区域中,以非金属无机粉末为主成分设置一方端面露出在其表面的通路孔导体的台座部,对具有台座部的未烧结的多层陶瓷基件进行烧结,在露出台座部的表面的通路孔导体的一方端面上以导电连接材料为中介装载表面安装型电子元件后,在台座部与表面安装型电子部件之间和以非金属无机粉末为主成分的台座部填充树脂并使其硬化;所以能效率良好地制作抗冲击性抗冲击性和小型化适应性优良而且尺寸精度良好、可靠性高的多层陶瓷电子部件。
附图说明
图1是示出本申请发明实施例1的多层陶瓷电子部件(多层陶瓷基片)的组成的图。
图2(a)是示出图1的多层陶瓷电子部件的关键部组成的图,(b)是将(a)的关键部进一步放大后示出的图。
图3是示出一本申请发明实施例1的多层陶瓷电子部件的制造方法的工序的图。
图4是示出另一本申请发明实施例1的多层陶瓷电子部件的制造方法的工序的图。
图5是示出又一本申请发明实施例1的多层陶瓷电子部件的制造方法的工序的图。
图6是示出又一本申请发明实施例1的多层陶瓷电子部件的制造方法的工序的图。
图7是示出又一本申请发明实施例1的多层陶瓷电子部件的制造方法的工序的图。
图8是示出利用本申请发明实施例1的多层陶瓷电子部件的制造方法制作多层陶瓷电子部件的状态的图。
图9(a)~(e)是说明构成实施例1的多层陶瓷电子部件的台座部的形成方法的图。
图10是以图解方式示出为调查利用本发明实施例1的多层陶瓷电子部件的制造方法制作的多层陶瓷电子部件的抗冲击性而制作的试样的图。
图11是示出已有半导体器件等的安装方法的图。
图12是示出已有的另一半导体元件安装结构的图。
标号说明
1 是第 1 陶瓷层,2 是第 2 陶瓷层,3 是内部面内导通,4 是多层陶瓷基件,5 是外部导体,6 是端子电极,7 是通路孔导体,10 是多层陶瓷基片。11 是台座部,13 是半导体元件,14 是多层陶瓷基件的上表面(第1主面),15 是焊锡,15a 是焊膏,16 是树脂层,17 是台座部用通路孔导体,17a 是一方端面,17b 是另一方端面,21 是非金属无机粉末,22 是树脂,23 是表面安装型电子元件,31 是载体膜,32 是生片,33 是贯通孔,34 是导电糊,35 是研磨滚筒,40 是印刷布线电路板,41 是树脂制壳体,A 是多层陶瓷电子部件。
具体实施方式
本申请发明中,作为构成陶瓷基体材料层的第1陶瓷材料,最好使用低温烧结陶瓷原料粉末。低温烧结陶瓷原料粉末能与电阻小的Ag、Cu同时烧结,能实现高频特性优良的多层陶瓷电子部件。
而且,作为构成收缩抑制层(即第2陶瓷层)的第2陶瓷材料,可用以氧化铝、氧化锆、氧化硅等在构成陶瓷基体材料层的陶瓷的烧结温度下实质上不烧结的各种难烧结陶瓷为主成分的物质。通过未烧结地原样包含具有比第1陶瓷材料高的烧结温度的第2陶瓷材料,第2陶瓷层对第1陶瓷层发挥抑制烧结过程中平面方向的收缩的作用的功能。
又,本申请发明中,作为构成台座部的非金属无机粉末材料,可用与构成所述收缩抑制层(即第2陶瓷层)的第2陶瓷材料相同的材料。
而且,作为构成台座部的金属无机粉末材料,也可以与构成第2同形词的陶瓷材料成分不同的陶瓷生片。
又,作为构成台座部的金属无机粉末材料,可在烧结第1陶瓷层时未烧结的陶瓷材料中包含玻璃等非金属无机成分。
例如,对陶瓷材料100重量配份包含0.3~50重量配份的玻璃材料时,能利用烧结形成由玻璃粘合陶瓷粉末的状态,使台座部的强度大幅度提高,较佳。
再者,玻璃材料含有量少于0.3重量配份的情况下,台座部的强度变成不够,存在操作性差的情况。玻璃材料含有量超过50重量配份时,烧结在台座部产生的空隙不够,存在妨碍树脂浸渗的情况。再者,玻璃材料的含有量取决于玻璃材料的种类和成分,但通常取1~15重量配份较佳。
再者,除玻璃材料外,还可在1~10重量配份的范围添加因烧结而能产生液相的添加物,例如碱金属氧化物、碱土金属氧化物、氧化硼的添加物,或用该添加物代替玻璃材料。
又,配置在台座部的台座部用通路孔导体最好将直径取为50微米~120微米的范围。台座部用通路孔导体的高度支配台座部的厚度,所以通常以台座部厚度为基准,取为30微米~150微米的范围。将台座部的厚度取为30微米~150微米的范围,能得到抗冲击性和小型化实用性优良、尺寸精度良好且可靠性高的多层陶瓷电子部件。
本申请发明中,可在陶瓷基体材料层或收缩抑制层形成通路孔导体和导体图案中至少一方。而且,陶瓷基体材料层以低温烧结陶瓷原料粉末为主成分的情况下,能从包含以从高频特性优良的Ag、Au、Cu组成的群选择的至少1种为主成分的金属或合金选择。此合金可包含Pd、W、Ni等。
上述从包含以从Ag、Au、Cu组成的群选择的至少1种为主成分的金属或合金选择的材料也能用作配置在台座部的台座部用通路孔导体的较佳组成材料。
本申请发明的多层陶瓷电子部件中,被从第1陶瓷层软化后流动并浸透的部分第1陶瓷材料(例如玻璃成分)粘合,从而使第2陶瓷层固化,并将第1陶瓷层和第2陶瓷层连接。
因而,第1陶瓷材料中最好包含软化流动并将第2陶瓷层浸透的软化流动成分。可是,低温烧结陶瓷原料粉末的烧结温度一般为800℃~1000℃的程度,所以作为第1陶瓷材料应包含的软化流动成分,示例软化点700℃~800℃的非晶玻璃粉末、将约束层致密化后利用高于800℃下的结晶析出使粘度升高的结晶化粉末、能在800℃~1000℃之间的烧结完成前产生液相的粉末等。
作为特别适合的软化流动性粉末,可列举包含SiO2、B2O3、GeO2、ZrO2、Al2O3、P2O3和V2O3中至少1种的无机氧化物的玻璃粉末。这些氧化物作为玻璃成分形成网孔的氧化物起作用。
又,作为第1陶瓷材料的低温烧结陶瓷原料粉末,最好是非玻璃类低温烧结陶瓷原料粉末。也就是说,根据本申请发明,选定非玻璃类低温烧结陶瓷那样在烧结中产生液相成分(玻璃成分)的组分的陶瓷材料,从而原料粉末中不包含玻璃粉末的情况下也能使收缩抑制层充分致密化。
又,本申请发明中,作为陶瓷基体材料层的第1陶瓷层的厚度,最好烧结后处在10微米~100微米的范围。厚度在此范围的情况下,能利用收缩抑制层(即第2陶瓷层)效率良好地抑制烧结工序中的收缩,较佳。
又,收缩抑制层的厚度处在0.5微米~50微米的范围较佳。收缩抑制层厚度为此范围,则能充分发挥对陶瓷基体材料层层的约束力。收缩抑制层更好的厚度为1微米~10微米的范围。
下面示出本申请发明的实施例,进一步详细说明作为本申请发明特征的地方。
实施例1
图1是示出一本申请发明实施例的多层陶瓷电子部件(多层陶瓷基片)的总体结构的剖视图,图2(a)是局部放大地示出图1的多层陶瓷电子部件的多层陶瓷基片上安装安装部件的区域的图,图2(b)是放大并示出构成一本申请发明实施例多层陶瓷电子部件的台座部的一部分的概略剖视图。
如图1所示,此实施例1的多层陶瓷电子部件A(多层陶瓷基片10),配备:作为陶瓷基体材料层的第1陶瓷层1、叠积成连接第1陶瓷层的主面的配置用于在烧结工序抑制陶瓷基体材料层的平面方向收缩的收缩抑制层(即第2陶瓷层2)、以及形成在第1陶瓷层1与第2陶瓷层2之间的作为导体图案的内部面内导体3。
又,在配备第1和第2陶瓷层1、2以及内部面内导体3的多层陶瓷基件4的表面,形成外部导体5、端子电极6,并形成通路孔导体7,使其贯穿第1陶瓷层1和/或第2陶瓷层2。然后,按照需要,以通路孔导体7为中介,将配置在不同层的各内部面内导体3连接,或者将内部面内导体3与外部导体5或端子电极6电连接。
而且,此实施例1的多层陶瓷电子部件A在配备第1和第2陶瓷层1、2以及内部面内导体3的多层陶瓷基件4的上表面(第1主面)14的部分区域配备由包含非金属无机粉末21(图2(b))和树脂22(图2(b))的材料组成的台座11,即配备此实施例1中利用树脂22将非金属无机粉末21的聚集体粘合在第1主面14的台座部11。台座部11中,配备设置成一方端面(上侧端面)17a露出在台座部11的上表面方而另一方端面17b通过配置在多层陶瓷基件4的通路孔导体7接触内部面内导体3的台座部用通路孔导体17。
然后,此台座部11上,作为表面安装型电子元件,配置半导体元件13;以作为导电连接材料的焊锡为中介,将半导体元件13电连接到配置在台座部11的台座部用通路孔导体17。
还在台座部11与半导体元件13的间隙配置填充成分与台座部11用的树脂相同的树脂的树脂层16。
再者,第1陶瓷层1烧结第1陶瓷材料,支配多层陶瓷基片10的基片特性。此第1陶瓷层1的厚度最好在烧结后处在10微米~100微米的范围。第1陶瓷层1的厚度未必限于上述范围,但最好取为不大于能利用收缩抑制层(即第2陶瓷层)2抑制收缩的厚度的厚度。而且,第1陶瓷层1的厚度未必需要各层相同。
作为第1陶瓷材料,使用其一部分(例如玻璃成分)在烧结中浸透第2陶瓷层2的材料。而且,作为第1陶瓷材料,最好使用能在不高于例如1000℃的较低温度烧结的LTCC(Low Temperature Co-fired Ceramic:低温烧结陶瓷),以便能与银、铜等低熔点金属组成的导体同时进行烧结。具体而言,可用将氧化铝与硼硅酸类玻璃混合的玻璃陶瓷、烧结中产生玻璃成分的Ba-Al-Si-O类陶瓷。
利用从第1陶瓷层1浸透的部分第1陶瓷材料(玻璃成分),粘合构成收缩抑制层(即第2陶瓷层)2的第2陶瓷材料,从而使第2陶瓷层固化,并将第1陶瓷层1和第2陶瓷层2连接。
作为构成此收缩抑制层(即第2陶瓷层)2的第2陶瓷材料,可用氧化铝、氧化锆、氧化硅等。通过未烧结地原样包含具有比第1陶瓷材料高的烧结温度的第2陶瓷材料,第2陶瓷层2料对第1陶瓷层1发挥抑制烧结过程中平面方向的收缩的作用。而且,如上文所述,利用部分第1陶瓷材料浸透,将第2陶瓷层2粘合并连接在第1陶瓷层1。因此,严格而言,第2陶瓷层2的厚度依赖于第1陶瓷层1和第2陶瓷层2的状态、约束力、烧结条件,但最好烧结后处在1微米~10微米的范围。
再者,在第2陶瓷层烧结中不产生收缩行为的范围,第2陶瓷层2可包含成为第2陶瓷层粘合材料的玻璃成分。作为此玻璃成分,最好使用成分与第1陶瓷层1中添加的玻璃成分、烧结中在第1陶瓷层1产生的玻璃成分大致相同的玻璃。
此实施例1中,作为第1陶瓷层1,使用Ba-Al-Si-O类陶瓷,并将氧化铝用作构成第2陶瓷层2的陶瓷材料。而且,将第1陶瓷层1的厚度调整成烧结后为50微米,将第2陶瓷层2的厚度调整成烧结后为5微米。
关于内部面内导体3、外部导体5、端子电极6等各导体部,只要是以能与第1陶瓷层1同时烧结的导电成分为主成分的材料,可用公知的各种材料。具体而言,可用Cu、Ag、Ni、Pd和它们的氧化物、合金等。此实施例1中,使用与Cu为主成分的材料(例如将Cu粉末作为导电成分的导电糊)形成导体部。
接着,说明此实施例1的多层陶瓷电子部件A的制造方法。
(1)首先,如图3所示,在成为第1陶瓷层1和第2陶瓷层2的陶瓷生片的规定位置,印刷以Cu粉末为导电成分导电糊,并配置内部面内导体3、外部导体5、端子电极6、通路孔导体7。
(2)接着,按照规定的顺序和方向叠积叠积并压接得到的陶瓷生片,从而形成生片成形体(未烧结的多层陶瓷基件4)。
(3)然后,如图4、图5所示,将台座部11配置在未烧结的多层陶瓷基件4(生片成形体)的规定位置。
再者,作为台座部11,准备以在第1陶瓷材料的烧结温度下不烧结的非金属无机粉末(例如氧化铝、氧化锆、GaN那样的陶瓷粉末)为主成分的生片上设置以例如Ag或Cu为主成分的通路孔导体的构件,将其配置在未烧结的多层陶瓷基件4的规定位置(如图5所示),与未烧结的多层陶瓷基件4一起进行烧结,从而能形成该台座部11。此台座部11的厚度最好烧结后为30微米~150微米的范围的厚度。
再者,能利用例如下面说明的方法制作应配置在未烧结的多层陶瓷基件4的第1主面14上的台座部11(烧结前的台座部)。
首先,如图9(a)所示,载体膜31上形成用于形成台座部的生片,例如形成以第1陶瓷材料的烧结温度下不烧结的非金属无机粉末(例如氧化铝、氧化锆、GaN那样的陶瓷粉末)为主成分的生片32后,如图9(b)所示,例如在生片2的规定位置利用激光加工法形成贯通孔33。此实施例中,将以氧化铝为主成分的生片用作形成台座部用的生片。
然后,如图9(c)所示,对贯通孔33填充导电糊34。
图9(c)的状态原样不再加工,可能各贯通孔33中填充的导电糊34之间短路,因此如图9(d)所示,利用研磨滚筒35磨削生片32的表面,去除覆盖表面的导电糊34和生片32的上表面方的一部分,并进行上表面的平坦化。由此,形成具有图9(e)所示上表面平坦且不担心短路的小间距通路孔导体的台座部(未烧结的台座部)11。
然后,将图9(e)的未烧结的台座部11的上表面配置在多层陶瓷基件4的第1主面14上,使其与未烧结的多层陶瓷基件的第1主面连接(如图5所示)后,去除载体膜31(图9(e)),从而能做成图5所示的将台座部11配置在未烧结的多层陶瓷基件4的规定位置的状态。
再者,作为形成台座部用的生片,也可用在载体膜上将与用于形成第2陶瓷层的陶瓷生片相同的陶瓷生片成形的生片。
又,可将与构成第2陶瓷层的陶瓷材料相同的陶瓷材料组成的陶瓷生片用作形成台座部用的生片。
还可用与构成第2陶瓷层的陶瓷材料成分不同的各种陶瓷生片。
(4)其后,对上述未烧结的多层陶瓷基件4在控制于规定温度和氛围的条件下进行烧结,从而得到配备在多层陶瓷基件4的上表面(第1主面)的多层陶瓷基片10(参考图5)。此状态下,台座部11作为陶瓷粒子聚集的多孔成形体存在。
这时,以第1陶瓷材料烧结而且第2陶瓷材料不烧结的温度对多层陶瓷基件4进行烧结。由此,在作为第1陶瓷材料组成的第1陶瓷层1要收缩时,作为第2陶瓷材料组成的收缩抑制层的第2陶瓷层起作用,以抑制第1陶瓷层1的收缩。由此,能制作尺寸精度高的多层陶瓷基片10。用此实施例1情况下的方法进行烧结时,厚度方向进行收缩(收缩达未烧结时的厚度的45%~65%的程度),但能烧结成与厚度方向正交的平面方向大体上没有收缩。
再者,按照第1陶瓷材料的种类和导电糊膜中包含的导电粉末的种类等,适当调整烧结氛围。
(5)接着,按照需要对得到的多层陶瓷基片10进行表面处理后,进行表面安装型电子元件的安装。
作为表面安装型电子元件,可按照形成的电路安装各种元件。具体而言,可示例晶体管、IC、LSI等有源元件、片电容器、片电阻、片热敏电阻、片电感器等无源元件。
此实施例1中,尤其取安装IC、LSI等裸片安装型半导体元件的情况为例进行说明。
(5—1)首先,如图6所示,对台座部用通路孔导体17在其上侧端面17a涂覆焊膏15a。涂覆方法无特别规定,可用印刷、浸渍、喷涂等公知的各种方法。
这时,也对多层陶瓷基件4的第1主面14的未配置台座部11的区域中设置的安装其它表面安装型电子元件(叠层陶瓷电容器等)23(参考图7)23用的外部导体5涂覆焊膏15a。
(5—2)其后,如图7所示,在焊膏15a上安装半导体元件13,并在多层陶瓷基件4的上表面(第1主面)14的未设置台座部11的区域装载其它表面安装型电子元件(例如叠层陶瓷电容器等)23,使焊膏15a在设定于规定温度的回熔炉中融化,如图8所示那样使半导体元件13与台座部用通路孔导体17的上侧端面17a接合,并将其它表面安装型电子元件23连接到设置在多层陶瓷基件4的第1主面14的配置台座部11的区域的周边区的外部导体5。
(5—3)此后,在半导体元件13与台座部11之间注入树脂,从而在半导体元件13与台座部11之间形成树脂层16,并使树脂浸透到构成台座部11的多孔陶瓷成形体的下表面方。树脂利用毛细管现象有选择地浸透并浸入多孔台座部11、半导体元件13与台座部11之间,所以流出到其它区的量少。
然后,对树脂加热,使其硬化,从而利用树脂将台座部11固定在多层陶瓷基件4的第1主面14。再者,实施例1中,作为树脂,使用氧化硅填充剂和环氧树脂。
由此,形成多层陶瓷基件4的第1主面14的部分区域中在利用树脂22(图2(b))粘合非金属无机粉末21(图2(b))的聚集体的状态的台座部11装载半导体元件13的多层陶瓷电子部件A。
即,台座部11包含陶瓷粒子的聚集体、氧化硅填充剂和将这些无机成分相互粘合的树脂,成为在台座部11与半导体元件13之间形成散布氧化硅填充剂的状态的树脂层16的结构。
又,此多层陶瓷电子部件A中,利用树脂层16,以台座部11为中介,将半导体元件13机械上可靠地连接在多层陶瓷基件4(多层陶瓷基片10),并以台座部用通路孔导体17和焊锡15为中介,将其机械上且电上可靠地连接在多层陶瓷基件4(多层陶瓷基片10),从而能得到抗冲击性和小型化适应性优良而且尺寸精度良好、可靠性高的多层陶瓷电子部件A。
〔特性评价〕
将上述那样装载的实施例1的多层陶瓷电子部件A用焊膏进行回熔并安装在厚1.0毫米(mm)的印刷布线电路板40上(如图10所示)后,把安装在印刷布线电路板40上的多层陶瓷电子部件A收装到大致长方体的树脂制壳体41中,使多层陶瓷电子部件A成为下表面方,从而制作具有将多层陶瓷电子部件A收装在树脂制壳体41中的结构的试样。
再者,将试样调整成多层陶瓷电子部件A、印刷布线电路板40、树脂制壳体41的总重量为约100克(g)。
构成多层陶瓷基片10的台座部用通路孔导体14的直径为100微米。
然后,将此试样保持在规定高度,使其跌落10次,以树脂制壳体41的下表面为水平的状态碰撞在静置成上表面为水平的混凝土块上后,调查半导体元件13与多层陶瓷级联10的连接部的断裂状况。
[表1]
试样编号 | 断裂发生高度(米) | 台座部用通路孔导体高度(微米) | 树脂注入性 | 抗冲击性 |
1(实施例) | 1.40 | 150 | 注入不充分 | ○ |
2(实施例) | 1.50 | 100 | 良好 | ◎ |
3(实施例) | 1.50 | 50 | 良好 | ◎ |
4(实施例) | 1.50 | 30 | 良好 | ◎ |
5(实施例) | 1.50 | 15 | 良好 | ○ |
6(比较例) | 0.50 | — | 未注入树脂 | × |
再者,跌落的高度从0.50米(m)开始,逐级升高各0.10米,将发生断裂的跌落高度表为断裂发生高度,对抗冲击性进行评价。表1示出其结果。
为了比较,制作将没有台座部11而其它方面与图8相同的多层陶瓷电子部件安装在印刷布线电路板上并收装在树脂制壳体的试样(比较例),进行同样地试验,对抗冲击性进行评价。表1同时示出其结果。
此比较例用的多层陶瓷电子部件制作并使用除没有台座部、台座部用通路孔导体外其它条件与上述实施例1的多层陶瓷电子部件大致相同的部件。
再者,表1中,用“◎”表示抗冲击性的评价特别好,用“○”表示良好,用“×”表示不好。
树脂注入性表示树脂浸透台座部的程度,将充分浸透评价为“良好”,浸透不够作为“注入不充分”评价。
如表1所示,判明与比较例相比,本申请发明实施例的多层陶瓷电子部件的情况的抗冲击性提高。
但是,台座部用通路孔导体的高度加大到150微米(即台座部的厚度加大)时,树脂不充分浸透到台座部内,所以不能说抗冲击性特别好。但是,具备实用上可行的抗冲击性。
另一方面,台座部用通路孔导体的高度在15微米~100微米范围中,得到树脂的注入性良好且抗冲击性特别好或良好的结果。
又,根据表1,判明能使树脂充分浸透台座部的台座部厚度取决于树脂的注入量,但台座部与半导体元件之间的间隙为80微米的情况下,台座部的厚度超过150微米时,存在树脂注入量不足的趋势。由此,最好将台座部的厚度抑制成小于150微米。
再者,上述实施例1中,取使用焊膏将台座部用通路孔导体17与半导体元件13连接为例进行了说明,但也可构成将焊膏代之以预先在半导体元件13上配置焊球,并使焊球溶解,从而把台座部用通路孔导体17与半导体元件13连接。
本申请发明的其它方面中,也不限于上述实施例,关于构成台座部的非金属无机粉末和树脂的种类、设置在台座部的通路孔导体的配置状态、尺寸和构成材料的种类、陶瓷基体材料层和收缩抑制层的构成材料和成分、装载在台座部的表面安装型电子元件的种类等,在发明的范围内可增加各种应用、变换。
工业上的实用性
根据本申请发明,能得到抗冲击性和小型化适应性优良而且尺寸精度良好、可靠性高的多层陶瓷电子部件。
因而,本申请发明能广泛用于多层陶瓷基片、在多层陶瓷基片装载半导体元件等表面安装型电子元件的多层陶瓷电子部件、以及多层模件等领域。
Claims (12)
1.一种多层陶瓷电子部件,其特征在于,具备:
通过叠积陶瓷基体材料层和抑制所述陶瓷基体材料层的平面方向收缩用的收缩抑制层而形成,并具有规定的导体图案的多层陶瓷基件;
设置在所述多层陶瓷基件的第1主面的部分区域,并包含非金属无机粉末和树脂,且至少利用所述树脂固定在所述第1主面的台座部;
以一方端面露出在所述台座表面的状态设置在所述台座部的通路孔导体;以及
以导电连接材料为中介,连接露出在所述台座部的表面的所述通路孔导通的所述一方端面的表面安装型电子元件。
2.如权利要求1中所述的多层陶瓷电子部件,其特征在于,
在所述表面安装型电子元件与所述台座部之间,填充与所述台座部的所述树脂成分相同的树脂。
3.如权利要求1或2中所述的多层陶瓷电子部件,其特征在于,
露出在所述台座的表面的所述通路孔导通的所述一方端面上,以导电连接材料为中介连接的表面安装型电子元件是半导体元件。
4.如权利要求1至3中任一项所述的多层陶瓷电子部件,其特征在于,
所述多层陶瓷基件的第1主面的、不设置所述台座部的区域中,也装载表面安装型电子元件。
5.如权利要求1至4中任一项所述的多层陶瓷电子部件,其特征在于,
将所述通路孔导体设置成贯穿所述台座部,并将未露出所述台座部的表面的另一方端面连接到所述多层陶瓷基件的所述导体图案。
6.如权利要求1至5中任一项所述的多层陶瓷电子部件,其特征在于,
在所述多层陶瓷基件的所述第1主面,配置所述收缩抑制层。
7.如权利要求1至6任一项所述的多层陶瓷电子部件,其特征在于,
所述台座部的面积小于装载在所述台座部上的表面安装型电子元件的面积。
8.如权利要求1至7中任一项所述的多层陶瓷电子部件,其特征在于,所述台座部的厚度为30微米~150微米。
9.如权利要求1至8中任一项所述的多层陶瓷电子部件,其特征在于,
所述陶瓷基体材料层以低温烧结陶瓷为主成分,所述收缩抑制层以在所述低温烧结陶瓷的烧结温度下实质上不烧结的难烧结性陶瓷为主成分。
10.如权利要求1至9中任一项所述的多层陶瓷电子部件,其特征在于,
构成所述台座部的所述非金属无机粉末,是在构成所述陶瓷基体材料层的陶瓷的烧结温度下实质上不烧结的陶瓷粉末。
11.一种多层陶瓷基片,其特征在于,具备:
通过叠积陶瓷基体材料层和抑制所述陶瓷基体材料层的平面方向收缩用的收缩抑制层而形成,并具有规定的导体图案的多层陶瓷基件;
设置在所述多层陶瓷基件的第1主面的部分区域,并包含非金属无机粉末和树脂,且至少利用所述树脂固定在所述第1主面的台座部;以及
以一方端面露出在所述台座表面的状态设置在所述台座部的通路孔导体。
12.一种多层陶瓷电子部件的制造方法,其特征在于,具备以下工序:
制作通过叠积未烧结陶瓷基体材料层和抑制所述未烧结陶瓷基体材料层的平面方向收缩用的收缩抑制层而形成并具有规定的导体图案的未烧结的多层陶瓷基件的工序;
在所述多层陶瓷基件的第1主面的部分区域以非金属无机粉末为主成分设置具有一方端面露出在其表面的通路孔导体的台座部的工序;
对具有所述台座部的未烧结的多层陶瓷基件进行烧结的工序;
在露出所述台座部的表面的所述通路孔导体的一方端面上以导电连接材料为中介装载表面安装型电子元件的工序;以及
在所述台座部与所述表面安装型电子部件之间、和以所述非金属无机粉末为主成分的所述台座部,填充树脂并使其硬化的工序。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006037105 | 2006-02-14 | ||
JP037105/2006 | 2006-02-14 | ||
JP2006122595 | 2006-04-26 | ||
JP122595/2006 | 2006-04-26 | ||
PCT/JP2006/325805 WO2007094123A1 (ja) | 2006-02-14 | 2006-12-25 | 多層セラミック電子部品、多層セラミック基板、および多層セラミック電子部品の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101371352A true CN101371352A (zh) | 2009-02-18 |
CN101371352B CN101371352B (zh) | 2010-11-10 |
Family
ID=38371311
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2006800526345A Active CN101371352B (zh) | 2006-02-14 | 2006-12-25 | 多层陶瓷电子部件和多层陶瓷基片以及多层陶瓷电子部件的制造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7595997B2 (zh) |
JP (1) | JP4858538B2 (zh) |
CN (1) | CN101371352B (zh) |
WO (1) | WO2007094123A1 (zh) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101467246B (zh) * | 2006-06-02 | 2010-12-22 | 株式会社村田制作所 | 多层陶瓷电子器件及其制造方法 |
US8018047B2 (en) * | 2007-08-06 | 2011-09-13 | Infineon Technologies Ag | Power semiconductor module including a multilayer substrate |
US8154114B2 (en) * | 2007-08-06 | 2012-04-10 | Infineon Technologies Ag | Power semiconductor module |
JP4337949B2 (ja) * | 2007-09-06 | 2009-09-30 | 株式会社村田製作所 | 回路基板及び回路基板の製造方法 |
JP5397742B2 (ja) * | 2008-12-26 | 2014-01-22 | 日立金属株式会社 | 多層セラミック基板および電子部品 |
JP5397744B2 (ja) * | 2009-01-23 | 2014-01-22 | 日立金属株式会社 | 多層セラミック基板およびこれを用いた電子部品並びに多層セラミック基板の製造方法 |
US8207453B2 (en) | 2009-12-17 | 2012-06-26 | Intel Corporation | Glass core substrate for integrated circuit devices and methods of making the same |
US9420707B2 (en) * | 2009-12-17 | 2016-08-16 | Intel Corporation | Substrate for integrated circuit devices including multi-layer glass core and methods of making the same |
US9240526B2 (en) * | 2010-04-23 | 2016-01-19 | Cree, Inc. | Solid state light emitting diode packages with leadframes and ceramic material |
JP5598452B2 (ja) * | 2011-10-14 | 2014-10-01 | 株式会社村田製作所 | 電子部品及びその製造方法 |
WO2013061946A1 (ja) * | 2011-10-27 | 2013-05-02 | 株式会社村田製作所 | 多層配線基板、プローブカード及び多層配線基板の製造方法 |
KR20130097481A (ko) * | 2012-02-24 | 2013-09-03 | 삼성전자주식회사 | 인쇄회로기판(pcb) 및 그 pcb를 포함한 메모리 모듈 |
WO2013133827A1 (en) | 2012-03-07 | 2013-09-12 | Intel Corporation | Glass clad microelectronic substrate |
US9001520B2 (en) | 2012-09-24 | 2015-04-07 | Intel Corporation | Microelectronic structures having laminated or embedded glass routing structures for high density packaging |
JP6269661B2 (ja) | 2013-05-08 | 2018-01-31 | 株式会社村田製作所 | 多層配線基板 |
TWI549576B (zh) * | 2013-06-14 | 2016-09-11 | 財團法人工業技術研究院 | 軟性電子元件模組及其拼接結構 |
JP6032229B2 (ja) * | 2014-03-04 | 2016-11-24 | 株式会社村田製作所 | 積層型セラミック電子部品 |
JP6614240B2 (ja) * | 2015-09-18 | 2019-12-04 | 株式会社村田製作所 | セラミック多層基板 |
WO2018139046A1 (ja) * | 2017-01-27 | 2018-08-02 | 株式会社村田製作所 | インターポーザ基板、回路モジュール、インターポーザ基板の製造方法 |
WO2018186154A1 (ja) * | 2017-04-04 | 2018-10-11 | 株式会社村田製作所 | 高周波モジュール及び通信装置 |
KR102455842B1 (ko) * | 2018-09-28 | 2022-10-19 | 가부시키가이샤 무라타 세이사쿠쇼 | 회로 모듈 및 통신 장치 |
MY202414A (en) | 2018-11-28 | 2024-04-27 | Intel Corp | Embedded reference layers fo semiconductor package substrates |
CN112993066B (zh) * | 2021-04-16 | 2021-07-27 | 国开启科量子技术(北京)有限公司 | 用于光电器件的制冷***及其制作方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61287190A (ja) * | 1985-06-13 | 1986-12-17 | イビデン株式会社 | 電子回路用基板 |
US5076876A (en) * | 1989-06-21 | 1991-12-31 | Diemat, Inc. | Method of attaching an electronic device to a substrate |
US4933030A (en) * | 1989-06-21 | 1990-06-12 | Dietz Raymond L | Low temperature glass composition, paste and method of use |
JP2803755B2 (ja) * | 1989-09-22 | 1998-09-24 | イビデン株式会社 | 多層電子回路基板 |
JPH0499834U (zh) | 1991-02-12 | 1992-08-28 | ||
DE69626747T2 (de) * | 1995-11-16 | 2003-09-04 | Matsushita Electric Ind Co Ltd | Gedruckte Leiterplatte und ihre Anordnung |
JPH1126631A (ja) * | 1997-07-02 | 1999-01-29 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
JP3656484B2 (ja) * | 1999-03-03 | 2005-06-08 | 株式会社村田製作所 | セラミック多層基板の製造方法 |
JP3666321B2 (ja) * | 1999-10-21 | 2005-06-29 | 株式会社村田製作所 | 多層セラミック基板およびその製造方法 |
JP3633435B2 (ja) * | 2000-04-10 | 2005-03-30 | 株式会社村田製作所 | 多層セラミック基板、その製造方法および設計方法、ならびに電子装置 |
JP2002368422A (ja) * | 2001-04-04 | 2002-12-20 | Murata Mfg Co Ltd | 多層セラミック基板及びその製造方法 |
JP4029163B2 (ja) * | 2002-07-18 | 2008-01-09 | 株式会社村田製作所 | 積層型セラミック電子部品およびその製造方法 |
US7226654B2 (en) * | 2003-07-29 | 2007-06-05 | Kyocera Corporation | Laminated wiring board and its mounting structure |
JP4383113B2 (ja) * | 2003-07-29 | 2009-12-16 | 京セラ株式会社 | 積層型配線基板の製造方法 |
US7033864B2 (en) * | 2004-09-03 | 2006-04-25 | Texas Instruments Incorporated | Grooved substrates for uniform underfilling solder ball assembled electronic devices |
-
2006
- 2006-12-25 CN CN2006800526345A patent/CN101371352B/zh active Active
- 2006-12-25 WO PCT/JP2006/325805 patent/WO2007094123A1/ja active Application Filing
- 2006-12-25 JP JP2008500410A patent/JP4858538B2/ja active Active
-
2008
- 2008-07-01 US US12/165,700 patent/US7595997B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP4858538B2 (ja) | 2012-01-18 |
CN101371352B (zh) | 2010-11-10 |
JPWO2007094123A1 (ja) | 2009-07-02 |
US7595997B2 (en) | 2009-09-29 |
WO2007094123A1 (ja) | 2007-08-23 |
US20080261005A1 (en) | 2008-10-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101371352B (zh) | 多层陶瓷电子部件和多层陶瓷基片以及多层陶瓷电子部件的制造方法 | |
JP4862893B2 (ja) | 多層セラミック電子部品およびその製造方法 | |
JP4677991B2 (ja) | 電子部品及びその製造方法 | |
CN100556234C (zh) | 混合型电子部件及其制造方法 | |
JP4946225B2 (ja) | 多層セラミック電子部品、多層セラミック基板、および多層セラミック電子部品の製造方法 | |
US11419211B2 (en) | Circuit module and manufacturing method for circuit module | |
JP4509550B2 (ja) | 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体 | |
JP4826356B2 (ja) | セラミック基板の製造方法 | |
JP5293605B2 (ja) | セラミック多層基板及びその製造方法 | |
JP3574738B2 (ja) | 配線基板 | |
JP2007173651A (ja) | 積層セラミックコンデンサ、コンデンサ内蔵多層配線基板、および積層電子装置 | |
JP5248941B2 (ja) | セラミック部品及びその製造方法 | |
JP4535801B2 (ja) | セラミック配線基板 | |
WO2008004423A1 (fr) | Carte de câblage ayant un conducteur en forme de colonne et son procédé de fabrication | |
JP2001143527A (ja) | 導電ペースト及びそれを用いたセラミック配線基板 | |
JP4405253B2 (ja) | 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体 | |
JP3643264B2 (ja) | 導体ペーストおよびこれを用いた配線基板 | |
JP2005294674A (ja) | 多層基板、半導体パッケージおよびモジュールの製造方法 | |
JP2011029534A (ja) | 多層配線基板 | |
JP2001102754A (ja) | 多層配線基板 | |
JPH0544838B2 (zh) | ||
JP2005136043A (ja) | 配線基板及び電気装置 | |
KR100828925B1 (ko) | 복합형 전자부품 및 그 제조방법 | |
JP2005072326A (ja) | 積層型配線基板およびその製造方法、並びに電気装置とその実装構造 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |