JP4758228B2 - 半導体メモリ装置のレイテンシ制御回路 - Google Patents
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Description
20 リフレッシュ周期検出部
30 レイテンシデコーダ
40 レイテンシ制御部
Claims (15)
- リフレッシュ信号とノーマルアクティブ信号とに応じてリフレッシュ動作を行うバースト読み出し区間の間、レイテンシを拡張するためのプリチャージリセット信号を出力するプリチャージ部と、
前記レイテンシの拡張情報を含むレイテンシセット信号と前記プリチャージリセット信号とに応じてリフレッシュ周期を検出して、前記バースト読み出し区間では、レイテンシ拡張信号をアクティブにし、前記プリチャージリセット信号のアクティブの際に、前記レイテンシ拡張信号を非アクティブにするリフレッシュ周期検出部と、
外部アドレスをデコードして、固定されたレイテンシ情報を含むレイテンシプリ信号を出力するレイテンシデコーダと、
前記リフレッシュ動作が行われない区間では、前記レイテンシプリ信号に応じて固定されたレイテンシ信号を出力し、前記リフレッシュ動作が行われる区間では、前記レイテンシ拡張信号に応じて前記レイテンシ信号のサイクルを拡張させて出力するレイテンシ制御部と、
を備えることを特徴とする半導体メモリ装置のレイテンシ制御回路。 - 前記プリチャージ部は、
前記リフレッシュ信号がアクティブになれば、前記バースト読み出し区間の開始時点からプリチャージ信号がアクティブになるまで、前記プリチャージリセット信号をディスエセーブルさせて、前記レイテンシ拡張信号のアクティブ状態を維持できるようにすることを特徴とする請求項1に記載の半導体メモリ装置のレイテンシ制御回路。 - 前記プリチャージ部は、
センスアンプの動作完了を通知するセンシング信号と前記リフレッシュ信号とを論理組み合わせて、プリチャージ信号を出力するプリチャージ信号発生部と、
前記センシング信号とプリチャージ待機信号とを論理組み合わせて、前記プリチャージリセット信号を出力するプリチャージリセット信号発生部と、
チップ選択信号と書き込みイネーブル信号及びアドレス遷移検出信号に応じて、第1電圧を供給する第1駆動部と、
前記ノーマルアクティブ信号に応じて前記第1電圧をラッチすることにより、前記プリチャージ待機信号を出力する第2駆動部と、
を備えることを特徴とする請求項1または2に記載の半導体メモリ装置のレイテンシ制御回路。 - 前記プリチャージ信号発生部は、
前記リフレッシュ信号と一定時間遅延された前記センシング信号とを論理組み合わせする第1論理組み合わせ部と、
該第1論理組み合わせ部の出力に応じて、駆動電圧を選択的に供給する第1電圧駆動部と、
該第1電圧駆動部の出力をラッチして、リフレッシュセット信号を出力する第1ラッチと、
前記リフレッシュセット信号とプリチャージセット信号とを論理組み合わせて、一定時間遅延する第2論理組み合わせ部と、
該第2論理組み合わせ部の出力とプリチャージリセット信号発生部の出力とを論理組み合わせて、前記プリチャージ信号を出力する第3論理組み合わせ部と、
を備えることを特徴とする請求項3に記載の半導体メモリ装置のレイテンシ制御回路。 - 前記プリチャージリセット信号発生部は、
前記センシング信号を遅延する第1遅延部と、
該第1遅延部の出力に応じて、駆動電圧を選択的に供給する第2電圧駆動部と、
該第2電圧駆動部の出力をラッチして、プリチャージセット信号を出力する第2ラッチと、
前記プリチャージセット信号とプリチャージ待機信号とを論理組み合わせて、一定時間遅延する第3論理組み合わせ部と、
該第3論理組み合わせ部の出力を一定時間遅延して、プリチャージリセット信号を出力する第2遅延部と、
を備えることを特徴とする請求項3に記載の半導体メモリ装置のレイテンシ制御回路。 - 第1駆動部は、
前記チップ選択信号と前記書き込みイネーブル信号及び前記アドレス遷移検出信号とを論理組み合わせする第4論理組み合わせ部と、
該第4論理組み合わせ部の出力に応じて、接地電圧を供給する第3電圧駆動部と、
を備えることを特徴とする請求項3に記載の半導体メモリ装置のレイテンシ制御回路。 - 前記第2駆動部は、
前記ノーマルアクティブ信号と前記プリチャージ信号発生部の出力とを論理演算する第5論理組み合わせ部と、
該第5論理組み合わせ部の出力に応じて、駆動電圧を供給する第4電圧駆動部と、
該第4電圧駆動部の出力をラッチして、プリチャージ待機信号を出力する第3ラッチと、
を備えることを特徴とする請求項3に記載の半導体メモリ装置のレイテンシ制御回路。 - 前記リフレッシュ周期検出部は、
前記レイテンシセット信号がハイであり、バースト書き込み区間で前記レイテンシ拡張信号を非アクティブにし、前記レイテンシセット信号がローであり、前記バースト読み出し区間で前記レイテンシ拡張信号をアクティブにすることを特徴とする請求項1に記載の半導体メモリ装置のレイテンシ制御回路。 - 前記リフレッシュ周期検出部は、
前記レイテンシセット信号と書き込みイネーブル信号とを論理組み合わせする第6論理組み合わせ部と、
前記第1論理組み合わせ部の結果に応じて、バースト書き込み区間でセットされたレイテンシ拡張信号を出力し、前記バースト読み出し区間で前記プリチャージリセット信号をラッチ及び遅延して、拡張された前記レイテンシ拡張信号を出力する第3駆動部と、
を備えることを特徴とする請求項4または8に記載の半導体メモリ装置のレイテンシ制御回路。 - 前記第6論理組み合わせ部は、
前記レイテンシセット信号と反転された前記書き込みイネーブル信号とをNOR演算するNORゲートと、
該NORゲートの出力を反転するインバータと、
を備えることを特徴とする請求項9に記載の半導体メモリ装置のレイテンシ制御回路。 - 前記第3駆動部は、
前記プリチャージリセット信号のアクティブの時、電源電圧を供給する第1駆動素子と、
前記リフレッシュスタート信号のアクティブの時、接地電圧を供給する第2駆動素子と、
前記第1駆動素子の出力と前記第2駆動素子の出力とをラッチする第4ラッチと、
前記第1論理組み合わせ部の出力に応じて、前記第4ラッチの出力を選択的に制御する伝送ゲートと、
前記第1論理組み合わせ部の出力に応じて、前記伝送ゲートの出力ノードをプリチャージする第3駆動素子と、
前記伝送ゲートの出力を一定時間遅延して、前記レイテンシ拡張信号を出力する第3遅延部と、
を備えることを特徴とする請求項9に記載の半導体メモリ装置のレイテンシ制御回路。 - 前記レイテンシ制御部は、
前記レイテンシ拡張信号がローである時、前記レイテンシプリ信号を前記固定されたレイテンシ信号のまま出力し、前記レイテンシ拡張信号がハイである時、前記固定されたレイテンシ信号の出力経路を遮断し、前記レイテンシ信号の出力時点を一定クロック増加させて出力するデコード手段を備えることを特徴とする請求項1に記載の半導体メモリ装置のレイテンシ制御回路。 - 前記デコード手段は、
第1レイテンシプリ信号と第2レイテンシプリ信号及び前記レイテンシ拡張信号をデコードして、第1レイテンシ信号と前記第2レイテンシ信号とを出力する第1デコード手段と、
第3レイテンシプリ信号と第4レイテンシプリ信号及び前記レイテンシ拡張信号をデコードして、第3レイテンシ信号と前記第4レイテンシ信号とを出力する第2デコード手段と、
を備えることを特徴とする請求項12に記載の半導体メモリ装置のレイテンシ制御回路。 - 前記第1デコード手段は、
前記第1レイテンシプリ信号と反転された前記レイテンシ拡張信号とをNAND演算する第1NANDゲートと、
該第1NANDゲートの出力を遅延して、前記第1レイテンシ信号を出力する第4遅延部と、
前記第2レイテンシプリ信号と反転された前記レイテンシ拡張信号とをNAND演算する第2NANDゲートと、
前記第1レイテンシプリ信号と前記レイテンシ拡張信号とをNAND演算する第3NANDゲートと、
前記第2NANDゲートの出力と前記第3NANDゲートの出力とをNAND演算する第4NANDゲートと、
前記第4NANDゲートの出力を非反転遅延して、前記第2レイテンシ信号を出力する第4遅延部と、
を備えることを特徴とする請求項13に記載の半導体メモリ装置のレイテンシ制御回路。 - 前記第2デコード手段は、
前記第3レイテンシプリ信号と反転された前記レイテンシ拡張信号とをNAND演算する第5NANDゲートと、
該第5NANDゲートの出力を遅延して、前記第3レイテンシ信号を出力する第5遅延部と、
前記第4レイテンシプリ信号と反転された前記レイテンシ拡張信号とをNAND演算する第6NANDゲートと、
前記第3レイテンシプリ信号と前記レイテンシ拡張信号とをNAND演算する第7NANDゲートと、
前記第6NANDゲートの出力と前記第7NANDゲートの出力とをNAND演算する第8NANDゲートと、
該第8NANDゲートの出力を非反転遅延して、前記第4レイテンシ信号を出力する第5遅延部と、
を備えることを特徴とする請求項13に記載の半導体メモリ装置のレイテンシ制御回路。
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