JP6894459B2 - 疑似スタティックランダムアクセスメモリとその動作方法 - Google Patents
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Description
110_0、110_1、210、310 メモリチップ
120 バス
130 読み書きデータストローブピン
212 モードレジスタ
214 制御論理回路
316 不揮発性メモリ
400 信号発生回路
410 出力制御回路
420 遅延回路
430 RWDS信号制御回路
440 読み出しレイテンシ決定回路
450 パルス発生回路
500 メモリコントローラ
CE、CE_t、CE_c、CED_c、CED2_c、CK、CK#、CK0、CK1、CK2、CLK、CLK_t、CLK2F_t、CLK1R_t、CLK2R_t、CS#、DIESEL、DIESEL_t、DIE_STK[1:0]、die_add、DIEOUT_t、DISLTNCY、DISLTNCY_c、DQ[7:0]、LTNCY、LTNCY2_t、LTNCY2A_c、LTNCY2B_t、LTNCYSEL_c、OE、OUTQSLZ_t、PSC、PSC#、RWDS、RESET#、SPI、SPI_t、SPIOUT_t、VINT、VIOUT、WRITE、WRITE_t、WROUT_t 信号
S100、S110、S120 方法ステップ
Claims (19)
- メモリコントローラに結合される疑似スタティックランダムアクセスメモリであって、前記疑似スタティックランダムアクセスメモリは、
同じバスを使用して複数の読み書きデータストローブ信号を前記メモリコントローラに送信し、セルフリフレッシュ衝突を発生するか否かにかかわらず、読み出し動作を行う時、読み出しレイテンシは、何れもセルフリフレッシュを完了させることができる固定時間に設定され、前記固定時間は、初期レイテンシよりも大きい複数のメモリチップと、
前記固定時間を定義するための情報を記憶するように配置された情報記憶素子と、
を含み、前記読み出しレイテンシの前、前記メモリコントローラは、制御信号を前記メモリチップに出力し、前記制御信号が第1レベルから第2レベルになる時、前記メモリチップが出力する前記読み書きデータストローブ信号のレベルは同じであり、且つ前記読み出しレイテンシにおける前記読み書きデータストローブ信号のレベルは、変化しない、疑似スタティックランダムアクセスメモリ。 - 前記情報記憶素子は、モードレジスタである請求項1に記載の疑似スタティックランダムアクセスメモリ。
- 前記情報記憶素子は、不揮発性メモリである請求項1に記載の疑似スタティックランダムアクセスメモリ。
- 前記制御信号が前記第1レベルから前記第2レベルに変化する時、前記メモリチップは、前記第1レベルの前記読み書きデータストローブ信号を前記メモリコントローラに出力する請求項1記載の疑似スタティックランダムアクセスメモリ。
- 前記メモリチップは、第1メモリチップ及び第2メモリチップを含み、前記第1メモリチップは、前記読み出し動作を行うために選択され、前記第2メモリチップは、選択されずに待機状態にあり、前記読み出しレイテンシの前、前記第1メモリチップが出力する前記読み書きデータストローブ信号は、前記第1レベルから前記第2レベルになり、且つ前記第2メモリチップが出力する前記読み書きデータストローブ信号は、前記第1レベルからハイインピーダンス状態になる請求項4記載の疑似スタティックランダムアクセスメモリ。
- 前記第1メモリチップが前記第2レベルの前記読み書きデータストローブ信号を出力するタイミングは、ダイアドレスを判定するタイミングよりも遅い請求項5に記載の疑似スタティックランダムアクセスメモリ。
- 前記第1メモリチップが前記第2レベルの前記読み書きデータストローブ信号を出力するタイミングは、前記第2メモリチップが前記ハイインピーダンス状態の前記読み書きデータストローブ信号を出力するタイミングよりも早くない請求項5に記載の疑似スタティックランダムアクセスメモリ。
- 前記制御信号が前記第1レベルから前記第2レベルになる時、前記メモリチップが出力する前記読み書きデータストローブ信号のレベルは、同じであるが、前記第1レベルではない請求項1記載の疑似スタティックランダムアクセスメモリ。
- 前記制御信号が前記第1レベルから前記第2レベルになる時、前記メモリチップは、前記第2レベルの前記読み書きデータストローブ信号を前記メモリコントローラに出力する請求項8記載の疑似スタティックランダムアクセスメモリ。
- 前記メモリチップは、第1メモリチップ及び第2メモリチップを含み、前記第1メモリチップは、前記読み出し動作を行うために選択され、前記第2メモリチップは、選択されずに待機状態にあり、前記読み出しレイテンシの終了後、前記第1メモリチップは、前記第1レベルの前記読み書きデータストローブ信号を出力し、前記読み出しレイテンシの前、前記第2メモリチップの前記読み書きデータストローブ信号は、前記第2レベルからハイインピーダンス状態になる請求項9に記載の疑似スタティックランダムアクセスメモリ。
- メモリコントローラに結合される疑似スタティックランダムアクセスメモリであって、前記疑似スタティックランダムアクセスメモリは、
同じバスを使用して複数の読み書きデータストローブ信号を前記メモリコントローラに送信し、セルフリフレッシュ衝突を発生するか否かにかかわらず、読み出し動作を行う時、読み出しレイテンシは、何れもセルフリフレッシュを完了させることができる固定時間に設定され、前記固定時間は、初期レイテンシよりも大きい複数のメモリチップと、
前記固定時間を定義するための情報を記憶するように配置された情報記憶素子と、
を含み、前記読み出しレイテンシの前、前記メモリコントローラは、制御信号を前記メモリチップに出力し、
前記制御信号が第1レベルから第2レベルになる時、各前記メモリチップの読み書きデータストローブピンは、ハイインピーダンス状態、且つ前記読み出しレイテンシにおける前記読み書きデータストローブ信号の状態は、変化しない、
前記メモリチップは、第1メモリチップを含み、前記第1メモリチップは、読み出し動作を行うために選択され、前記読み出しレイテンシの終了後、前記第1メモリチップが出力する読み書きデータストローブ信号は、前記ハイインピーダンス状態から前記第2レベルになる疑似スタティックランダムアクセスメモリ。 - 各前記メモリチップは、信号発生回路を含み、前記信号発生回路は、前記読み書きデータストローブ信号を発生するか、各前記メモリチップの読み書きデータストローブピンをハイインピーダンス状態にすることに用いられ、
前記メモリチップは、第2メモリチップを含み、前記第2メモリチップは、選択されず待機状態にあり、前記読み出しレイテンシの前、前記第2メモリチップの前記読み書きデータストローブピンは、前記ハイインピーダンス状態に維持され、
前記信号発生回路は、読み書きデータストローブ信号制御回路を含み、前記読み書きデータストローブ信号制御回路は、ダイ選択信号を受信してダイ出力信号を生成し、
前記第2レベルの前記ダイ選択信号に反応して、前記第2メモリチップの前記信号発生回路は、前記第2レベルの前記ダイ出力信号を生成し、前記第2メモリチップの前記読み書きデータストローブピンを前記ハイインピーダンス状態に維持させる請求項11記載の疑似スタティックランダムアクセスメモリ。 - 各前記メモリチップは、信号発生回路を含み、前記信号発生回路は、前記読み書きデータストローブ信号を発生するか、各前記メモリチップの読み書きデータストローブピンをハイインピーダンス状態にすることに用いられる請求項1記載の疑似スタティックランダムアクセスメモリ。
- 疑似スタティックランダムアクセスメモリの動作方法であって、前記疑似スタティックランダムアクセスメモリは、複数のメモリチップと、情報記憶素子と、を含み、前記疑似スタティックランダムアクセスメモリの動作方法は、
固定時間を定義するための情報を記憶するステップと、前記メモリチップがセルフリフレッシュ衝突を発生するか否かにかかわらず、前記メモリチップが読み出し動作を行う時、前記メモリチップの読み出しレイテンシは、セルフリフレッシュを完了させることができる固定時間に設定し、前記固定時間は、初期レイテンシよりも大きいステップと、同じバスを使用して複数の読み書きデータストローブ信号をメモリコントローラに送信するステップと、を含み、
前記読み出しレイテンシの前、前記メモリコントローラは、制御信号を前記メモリチップに出力し、前記制御信号が第1レベルから第2レベルになる時、前記メモリチップが出力する前記読み書きデータストローブ信号のレベルは同じであり、且つ前記読み出しレイテンシにおいて、前記読み書きデータストローブ信号のレベルは、変化しない、疑似スタティックランダムアクセスメモリの動作方法。 - 前記情報記憶素子は、モードレジスタであり、前記固定時間を定義するための情報を記憶するステップにおいて、前記固定時間を定義するための情報を前記モードレジスタに記憶する請求項14に記載の疑似スタティックランダムアクセスメモリの動作方法。
- 前記情報記憶素子は、不揮発性メモリであり、前記固定時間を定義するための情報を記憶するステップにおいて、前記固定時間を定義するための情報を前記不揮発性メモリに記憶する請求項14に記載の疑似スタティックランダムアクセスメモリの動作方法。
- 前記メモリコントローラは、制御信号を前記メモリチップに出力し、前記疑似スタティックランダムアクセスメモリの動作方法は、
前記制御信号が第1レベルから第2レベルに変化する時、前記第1レベルの前記読み書きデータストローブ信号を前記メモリコントローラに出力するステップを更に含む請求項14記載の疑似スタティックランダムアクセスメモリの動作方法。 - 前記メモリコントローラは、制御信号を前記メモリチップに出力し、前記疑似スタティックランダムアクセスメモリの動作方法は、
前記制御信号が第1レベルから第2レベルに変化する時、前記第2レベルの読み書きデータストローブ信号を前記メモリコントローラに出力するステップを更に含む請求項14に記載の疑似スタティックランダムアクセスメモリの動作方法。 - 疑似スタティックランダムアクセスメモリの動作方法であって、前記疑似スタティックランダムアクセスメモリは、複数のメモリチップと、情報記憶素子と、を含み、前記疑似スタティックランダムアクセスメモリの動作方法は、
固定時間を定義するための情報を記憶するステップと、前記メモリチップがセルフリフレッシュ衝突を発生するか否かにかかわらず、前記メモリチップが読み出し動作を行う時、前記メモリチップの読み出しレイテンシは、セルフリフレッシュを完了させることができる固定時間に設定し、前記固定時間は、初期レイテンシよりも大きいステップと、同じバスを使用して複数の読み書きデータストローブ信号をメモリコントローラに送信するステップと、を含み、
前記読み出しレイテンシの前、前記メモリコントローラは、制御信号を前記メモリチップに出力し、前記制御信号が第1レベルから第2レベルに変化する時、各前記メモリチップの読み書きデータストローブピンをハイインピーダンス状態、且つ前記読み出しレイテンシにおいて、前記読み書きデータストローブ信号の状態は、変化しない、
前記メモリチップは、第1メモリチップを含み、前記第1メモリチップは、読み出し動作を行うために選択され、前記読み出しレイテンシの終了後、前記第1メモリチップが出力する読み書きデータストローブ信号は、前記ハイインピーダンス状態から前記第2レベルになる疑似スタティックランダムアクセスメモリの動作方法。
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Families Citing this family (7)
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Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
US6038651A (en) * | 1998-03-23 | 2000-03-14 | International Business Machines Corporation | SMP clusters with remote resource managers for distributing work to other clusters while reducing bus traffic to a minimum |
JP4106811B2 (ja) * | 1999-06-10 | 2008-06-25 | 富士通株式会社 | 半導体記憶装置及び電子装置 |
US7043599B1 (en) | 2002-06-20 | 2006-05-09 | Rambus Inc. | Dynamic memory supporting simultaneous refresh and data-access transactions |
US6762973B2 (en) * | 2002-12-17 | 2004-07-13 | Giga Semiconductor, Inc. | Data coherent logic for an SRAM device |
US6996016B2 (en) * | 2003-09-30 | 2006-02-07 | Infineon Technologies Ag | Echo clock on memory system having wait information |
US7042777B2 (en) * | 2004-01-28 | 2006-05-09 | Infineon Technologies Ag | Memory device with non-variable write latency |
JP2005222581A (ja) * | 2004-02-03 | 2005-08-18 | Renesas Technology Corp | 半導体記憶装置 |
US6967886B2 (en) * | 2004-02-13 | 2005-11-22 | Elite Semiconductor Memory Technology, Inc. | Pseudo static random access memory and data refresh method thereof |
JP4275033B2 (ja) * | 2004-08-23 | 2009-06-10 | Necエレクトロニクス株式会社 | 半導体記憶装置とテスト回路及び方法 |
KR100574989B1 (ko) * | 2004-11-04 | 2006-05-02 | 삼성전자주식회사 | 데이터 스트로브 버스라인의 효율을 향상시키는메모리장치 및 이를 구비하는 메모리 시스템, 및 데이터스트로브 신호 제어방법 |
JP4620504B2 (ja) * | 2005-03-10 | 2011-01-26 | 富士通セミコンダクター株式会社 | 半導体メモリおよびシステム装置 |
KR100670665B1 (ko) * | 2005-06-30 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 레이턴시 제어 회로 |
KR101458381B1 (ko) * | 2006-04-24 | 2014-11-07 | 샌디스크 테크놀로지스, 인코포레이티드 | 고성능 플래시 메모리 데이터 전송 |
JP5157207B2 (ja) | 2007-03-16 | 2013-03-06 | 富士通セミコンダクター株式会社 | 半導体メモリ、メモリコントローラ、システムおよび半導体メモリの動作方法 |
JP5228468B2 (ja) * | 2007-12-17 | 2013-07-03 | 富士通セミコンダクター株式会社 | システム装置およびシステム装置の動作方法 |
JP5303985B2 (ja) * | 2008-03-27 | 2013-10-02 | 富士通セミコンダクター株式会社 | 半導体記憶装置、半導体記憶装置の動作方法およびメモリシステム |
CN101788963B (zh) * | 2010-03-18 | 2012-05-02 | 烽火通信科技股份有限公司 | Dram存储控制方法及装置 |
US9223726B2 (en) * | 2010-09-10 | 2015-12-29 | Cypress Semiconductor Corporation | Apparatus and method for programmable read preamble with training pattern |
KR101780422B1 (ko) * | 2010-11-15 | 2017-09-22 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 |
US8593902B2 (en) * | 2011-09-06 | 2013-11-26 | Mediatek Inc. | Controller and access method for DDR PSRAM and operating method thereof |
CN105304117B (zh) * | 2014-06-03 | 2018-09-07 | 华邦电子股份有限公司 | 存储器自我刷新装置及方法 |
US20160350002A1 (en) | 2015-05-29 | 2016-12-01 | Intel Corporation | Memory device specific self refresh entry and exit |
US10153014B1 (en) * | 2017-08-17 | 2018-12-11 | Micron Technology, Inc. | DQS-offset and read-RTT-disable edge control |
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