JP2004318500A - メモリ回路 - Google Patents
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Abstract
【課題】メモリ回路において、ＳＲＡＭをＤＲＡＭに容易に置き換えることができるようにする。
【解決手段】リフレッシュサイクル、プリチャージサイクル、ＲＡＳレイテンシ、ＣＡＳレイテンシ、またはＲＡＳ ｔｏ ＣＡＳディレイが生じた場合、リフレッシュ／クロック制御回路２が、遅延に応じた時間、レジスタ２１〜３１に供給する内部クロックＳ１０を停止する。レジスタ２１〜３１が停止している期間に、外部Ｉ／Ｆからメモリ回路１００にデータが供給されないように、または、メモリ回路１００から外部Ｉ／Ｆにデータ出力されないように、ハンドシェイク制御回路１が、ハンドシェイク信号により外部Ｉ／Ｆとやり取りを行う。
【選択図】 図１
【解決手段】リフレッシュサイクル、プリチャージサイクル、ＲＡＳレイテンシ、ＣＡＳレイテンシ、またはＲＡＳ ｔｏ ＣＡＳディレイが生じた場合、リフレッシュ／クロック制御回路２が、遅延に応じた時間、レジスタ２１〜３１に供給する内部クロックＳ１０を停止する。レジスタ２１〜３１が停止している期間に、外部Ｉ／Ｆからメモリ回路１００にデータが供給されないように、または、メモリ回路１００から外部Ｉ／Ｆにデータ出力されないように、ハンドシェイク制御回路１が、ハンドシェイク信号により外部Ｉ／Ｆとやり取りを行う。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、メモリ回路に関し、特に、ＤＲＡＭを有するメモリ回路に適用して好適なものである。
【０００２】
【従来の技術】
従来、高速メモリアクセスを目的としたメモリ回路においては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）をメモリとして搭載することが一般的である。これは、ＳＲＡＭはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に比べ、高速メモリアクセスが可能であり、所望の回路スピードを得られるためである。
【０００３】
図５に、ＳＲＡＭを搭載したメモリ回路の構成を示す。図５に示すように、このメモリ回路は、ハンドシェイク制御回路１０１、ＳＲＡＭ１０２、コンビネーションロジック（組み合わせ論理）１１１〜１１９、レジスタ１２１〜１３１、入力端子１４１〜１５２、および出力端子１６１〜１６４を備える。
【０００４】
コンビネーションロジック１１１、１１２および１１３は、入力端子１４１〜１４５から供給されるデータに対して、所定の論理処理を行い、レジスタ１２１、１２２および１２３に供給する。レジスタ１２１は、コンビネーションロジック１１１から供給されるデータを一時格納し、コンビネーションロジック１１６および１１８に供給する。レジスタ１２２および１２３は、コンビネーションロジック１１２および１１３から供給されデータを一時格納し、コンビネーションロジック１１６および１１７に供給する。
【０００５】
コンビネーションロジック１１６および１１７は、レジスタ１２１、１２２および１２３から供給されるデータに対して、所定の論理処理を行い、レジスタ１２６および１２７に供給する。レジスタ１２６および１２７は、コンビネーションロジック１１６および１１７から供給されるデータを一時格納し、コンビネーションロジック１１８に供給する。コンビネーションロジック１１８は、レジスタ１２１、１２６および１２７から供給されるデータに対して所定の論理処理を行い、レジスタ１３０に供給する。レジスタ１３０は、コンビネーションロジック１１８から供給されるデータを一時格納し、出力端子１６２に供給する。
【０００６】
コンビネーションロジック１１４は、入力端子１４６および１４７から供給されるデータに対して所定の論理処理を行い、レジスタ１２４に供給する。レジスタ１２４は、コンビネーションロジック１１４から供給されるデータを一時格納し、ＳＲＡＭ１０２に供給する。
【０００７】
コンビネーションロジック１１５は、入力端子１４８および１４９から供給されるアドレスに対して所定の論理処理を行い、レジスタ１２５に供給する。レジスタ１２５は、コンビネーションロジック１１５から供給されるアドレスを一時格納し、ＳＲＡＭ１０２に供給する。
【０００８】
レジスタ１２８および１２９は、ＳＲＡＭ１０２から供給されるデータを一時格納し、コンビネーションロジック１１９に供給する。コンビネーションロジック１１９は、レジスタ１２８および１２９から供給されるデータに対して、所定の論理処理を行い、レジスタ１３１に供給する。レジスタ１３１は、コンビネーションロジック１１９から供給されたデータを一時格納し、出力端子１６３に供給する。
【０００９】
ハンドシェイク制御回路１０１は、ハンドシェイク信号により外部インタフェース（以下、Ｉ／Ｆ）とのやり取りを行う。ここで、ハンドシェイク信号は、ＲＥＡＤ ＲＥＡＤＹ信号Ｓ１０１、ＲＥＡＤ ＶＡＬＩＤ信号Ｓ１０２、ＷＲＩＴＥ ＲＥＡＤＹ信号Ｓ１０３およびＷＲＩＴＥ ＶＡＬＩＤ信号Ｓ１０４である。
【００１０】
ＲＥＡＤ ＲＥＡＤＹ信号Ｓ１０１は、メモリ回路から外部Ｉ／Ｆに対してデータの供給を要求するための信号である。また、ＲＥＡＤ ＶＡＬＩＤ信号Ｓ１０２は、外部Ｉ／Ｆからメモリ回路に供給されるデータが有効なデータであるか否かを示す信号である。また、ＷＲＩＴＥ ＲＥＡＤＹ信号Ｓ１０３は、外部Ｉ／Ｆからメモリ回路に対してデータの読み出しを要求する信号である。また、ＷＲＩＴＥ ＶＡＬＩＤ信号Ｓ１０４は、メモリ回路から外部Ｉ／Ｆに供給されるデータが有効であるか否かを示す信号である。
【００１１】
ＳＲＡＭ１０２は、データ書き込み時には、レジスタ１２５から供給される行アドレスおよび列アドレスに基づき、レジスタ１２４から供給されるデータを適宜記憶する。また、データ読み出し時には、レジスタ１２５から供給される行アドレスおよび列アドレスに基づき、適宜データを読み出し、レジスタ１２８および１２９に供給する。
【００１２】
図６に、ＳＲＡＭを搭載したメモリ回路の動作を説明するためのタイミングチャートを示す。以下、図６を参照しながら、ＳＲＡＭを搭載したメモリ回路のリード／ライト時の動作について説明する。
【００１３】
ライト時の動作
クロックｎにおいて、ハンドシェイク制御回路１０１が、出力端子１６１を介して外部Ｉ／Ｆに供給するＲＥＡＤ ＲＥＡＤＹ信号Ｓ１０１をアクティブにする。これにより、次のクロックｎ＋１において、入力端子１４１〜１４７を介して外部Ｉ／Ｆからメモリ回路にＲＥＡＤ ＤＡＴＡが供給される。また、これに伴って、入力端子１５１を介して外部Ｉ／Ｆからハンドシェイク制御回路１０１に供給されるＲＥＡＤ ＶＡＬＩＤ信号Ｓ１０２が有効になる。
【００１４】
リード時の動作
クロックｎ＋２において、入力端子１５２を介して外部Ｉ／Ｆからハンドシェイク制御回路１０１に供給されるＷＲＩＴＥ ＲＥＡＤＹ信号Ｓ１０３がアクティブになったのに応じて、出力端子１６２および１６３を介してメモリ回路から外部Ｉ／ＦにＷＲＩＴＥ ＤＡＴＡが供給される。また、これに伴って、ハンドシェイク制御回路１０１が、出力端子１６４を介して外部Ｉ／Ｆに供給するＷＲＩＴＥ ＶＡＬＩＤ信号Ｓ１０４をアクティブにする。
【００１５】
したがって、ＳＲＡＭ１０２を搭載したメモリ回路では、ＤＲＡＭにおけるようなリフレッシュサイクルがなく、ＲＥＡＤＹ信号やＶＡＬＩＤ信号などのハンドシェイク信号により外部Ｉ／Ｆとのやりとりが行われるため、メモリ回路をシンプルにすることができる、という利点を有する。その一方で、このメモリ回路では、ＳＲＡＭ１０２が１ビットの記録に６個のトランジスタを必要とするために、メモリ回路の面積が大きくなり、且つ、メモリ回路の価格上昇を招いてしまう、という問題を有している。
【００１６】
ところで、近年では、ＤＲＡＭのプロセスなどの進歩により、ＤＲＡＭにおいても、ＳＲＡＭにおけるように高速アクセスが可能となっている。また、メモリ回路を小型化し、且つ、安価にする要求も高まっている。
【００１７】
そこで、上述したＳＲＡＭを搭載したメモリ回路の問題点を解決するために、ＳＲＡＭに換えてＤＲＡＭをメモリ回路に搭載することが提案されている。ＤＲＡＭでは、１ビットの情報を記憶するメモリセルが、コンデンサとトランジスタ１つずつで構成されているため、同程度の製造技術を用いて、ＤＲＡＭはＳＲＡＭの約４倍の記録密度を実現できる、すなわち、メモリ回路の面積を縮小し、且つ、単位容量あたりのコストもＳＲＡＭに比して安価にできる。
【００１８】
【発明が解決しようとする課題】
ところが、ＳＲＡＭに換えてＤＲＡＭをメモリ回路に搭載した場合、ＳＲＡＭにはない遅延が問題となる。この遅延として、（１）リフレッシュサイクル、（２）ＲＡＳ、ＣＡＳレイテンシ、（３）ＲＡＳ ｔｏ ＣＡＳディレイ、（４）プリチャージ、を挙げることができる。
【００１９】
（１）リフレッシュサイクル
ＤＲＡＭでは、コンデンサに電荷を蓄積するか否かにより、「１」および「０」のデータが書き込まれる。このＤＲＡＭ内部のコンデンサは、放置しておくと自然に放電してデータを失ってしまうという特性がある。そのため、完全に放電してしまう前にコンデンサを再充電する動作、所謂リフレッシュ動作を行う必要がある。ＤＲＡＭには、必ず一定期間内にリフレッシュサイクルを必要なだけ与えなければならない。
【００２０】
（２）ＲＡＳ、ＣＡＳレイテンシ
ＤＲＡＭの制御信号として、ＲＡＳ（ｒｏｗ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）信号とＣＡＳ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）信号とがある。ＣＡＳ信号は、ＤＲＡＭに対して列アドレス（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ）を与えるタイミングを伝えるための信号である。一方、ＲＡＳ信号は、行アドレス（Ｒｏｗ Ａｄｄｒｅｓｓ）のタイミングを伝えるための信号である。
【００２１】
一般的に、ＤＲＡＭの記憶セルアレイは、その中の一意のセルを選択するのに、行アドレスと列アドレスという２種類のアドレスを必要とする構造になっている。従来、ＤＲＡＭでは、この２種類のアドレスを、同一の信号ピン上で、時分割により与えるようになっている。このような構成にすることにより、パッケージのピン数を減らすことも可能となっている。そして、メモリコントローラは、アドレス信号ピンに行アドレスが与えられている時にはＲＡＳ信号をアクティブにし、一方、列アドレスが与えられている時にはＣＡＳ信号をアクティブにする、という具合にＤＲＡＭをコントロールする。
【００２２】
図７に示すように、ＣＡＳレイテンシ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ Ｌａｔｅｎｃｙ）は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）がデータの列アドレス指定を行ってからメモリが応答するまでの遅延をいう。一方、ＲＡＳレイテンシ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ Ｌａｔｅｎｃｙ）は、ＣＰＵがデータの行アドレス指定を行ってからメモリが応答するまでの遅延をいう。
【００２３】
（３）ＲＡＳ ｔｏ ＣＡＳディレイ
図７に示すように、ＲＡＳ（Ｒｏｗ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）信号が送信されたクロックからＣＡＳ信号が送信されたクロックまでのクロック差をＲＡＳ ｔｏ ＣＡＳディレイと称する。
【００２４】
（４）プリチャージ
データを読み出すときに、コンデンサ内の電荷が失われる（破壊読み出しされる）ので、１回データを読み出した後にプリチャージ動作が必要となる。プリチャージ中やリフレッシュ動作中は、データの読み書きは行えない。
【００２５】
したがって、ＳＲＡＭをＤＲＡＭに置き換えた場合、リフレッシュサイクルなどの遅延が生じている間に処理できないデータを保持するためのＦＩＦＯ（ｆｉｒｓｔ ｉｎ ｆｉｒｓｔ ｏｕｔ）などのバッファやパイプラインのイネーブル制御回路などが必要となり、大規模なシステムの変更を余儀なくされる。また、その変更による弊害がないことを確認するためのテストも、タイミングが変わるために全パターンテストを行う必要もある。
【００２６】
すなわち、従来のメモリ回路に搭載されたメモリを、ＳＲＡＭからＤＲＡＭに置き換えることは、メモリ回路を新規に作製するのと変わらないような作業が必要となってしまう。
【００２７】
したがって、この発明の目的は、メモリ回路において、ＳＲＡＭをＤＲＡＭに大幅なシステム変更なく置き換えることにより実現することができるメモリ回路を提供することにある。
【００２８】
【課題を解決するための手段】
上記課題を解決するために、この発明は、データを記憶するメモリと、
メモリに供給されるデータ、および／またはメモリから出力されるデータを少なくとも処理するデータ処理手段と、
メモリの動作に遅延が生じた場合、遅延に応じた時間、データ処理手段に供給されるクロックを停止するクロック制御手段と
を備えることを特徴とするメモリ回路である。
【００２９】
この発明によれば、メモリの動作に遅延が生じた場合、この遅延に応じた時間、データ処理手段に提供するクロックが停止されるため、遅延に応じた時間、データ処理手段を停止することができる。
【００３０】
【発明の実施の形態】
以下、この発明の一実施形態について図面を参照しながら説明する。図１に、この発明の一実施形態によるメモリ回路１００の構成の一例を示す。図１に示すように、このメモリ回路１００は、ハンドシェイク制御回路１と、リフレッシュ／クロック制御回路２と、メモリであるＤＲＡＭ３と、コンビネーションロジック１１〜１９およびレジスタ２１〜３１からなるデータ処理手段と、入力端子４１〜５３と、出力端子６１〜６４とを備える。
【００３１】
コンビネーションロジック１１、１２および１３は、入力端子４１〜４５から供給されるデータに対して、所定の論理処理を行い、レジスタ２１、２２および２３に供給する。レジスタ２１は、コンビネーションロジック１１から供給されるデータを一時格納し、コンビネーションロジック１６および１８に供給する。レジスタ２２および２３は、コンビネーションロジック１２および１３から供給されデータを一時格納し、コンビネーションロジック１６および１７に供給する。
【００３２】
コンビネーションロジック１６および１７は、レジスタ２１、２２および２３から供給されるデータに対して、所定の論理処理を行い、レジスタ２６および２７に供給する。レジスタ２６および２７は、コンビネーションロジック１６および１７から供給されるデータを一時格納し、コンビネーションロジック１８に供給する。コンビネーションロジック１８は、レジスタ２１、２６および２７から供給されるデータに対して所定の論理処理を行い、レジスタ３０に供給する。レジスタ３０は、コンビネーションロジック１８から供給されるデータを一時格納し、出力端子６２に供給する。
【００３３】
コンビネーションロジック１４は、入力端子４６および４７から供給されるデータに対して所定の論理処理を行い、レジスタ２４に供給する。レジスタ２４は、コンビネーションロジック１４から供給されるデータを一時格納し、ＤＲＡＭ３に供給する。
【００３４】
コンビネーションロジック１５は、入力端子４８および４９から供給されるアドレスに対して所定の論理処理を行い、レジスタ２５に供給する。レジスタ２５は、コンビネーションロジック１５から供給されるアドレスを一時格納し、ＤＲＡＭ３に供給する。
【００３５】
レジスタ２８および２９は、ＤＲＡＭ３から供給されるデータを一時格納し、コンビネーションロジック１９に供給する。コンビネーションロジック１９は、レジスタ３１から供給されるデータに対して、所定の論理処理を行い、レジスタ３１に供給する。レジスタ３１は、コンビネーションロジック１９から供給されたデータを一時格納し、出力端子６３に供給する。
【００３６】
ハンドシェイク制御回路１は、リフレッシュ／クロック制御回路２から供給されるハンドシェイク制御信号Ｓ７に基づき、ハンドシェイク信号により外部Ｉ／Ｆとのやり取りを行う。ここで、ハンドシェイク信号は、ＲＥＡＤ ＲＥＡＤＹ信号Ｓ３、ＲＥＡＤ ＶＡＬＩＤ信号Ｓ４、ＷＲＩＴＥ ＲＥＡＤＹ信号Ｓ５およびＷＲＩＴＥ ＶＡＬＩＤ信号Ｓ６である。
【００３７】
ＲＥＡＤ ＲＥＡＤＹ信号Ｓ３は、メモリ回路１００から外部Ｉ／Ｆに対してデータの供給を要求するための信号である。また、ＲＥＡＤ ＶＡＬＩＤ信号Ｓ４は、外部Ｉ／Ｆからメモリ回路１００に供給されるデータが有効なデータであるか否かを示す信号である。また、ＷＲＩＴＥ ＲＥＡＤＹ信号Ｓ５は、外部Ｉ／Ｆからメモリ回路１００に対してデータの読み出しを要求する信号である。また、ＷＲＩＴＥ ＶＡＬＩＤ信号Ｓ６は、メモリ回路１００から外部Ｉ／Ｆに供給されるデータが有効であるか否かを示す信号である。
【００３８】
例えば、メモリ回路１００から外部Ｉ／Ｆに対してデータの供給を要求する場合には、ハンドシェイク制御回路１は、出力端子６１を介して外部Ｉ／Ｆに供給するＲＥＡＤ ＲＥＡＤＹ信号Ｓ３をアクティブにする。これにより、外部Ｉ／Ｆからメモリ回路１００に入力端子４１〜４７を介してＲＥＡＤ ＤＡＴＡが供給される。この際、外部Ｉ／Ｆからハンドシェイク制御回路１に入力端子５２を介して供給されるＲＥＡＤ ＶＡＬＩＤ信号Ｓ４は、入力端子４１〜４７を介して外部Ｉ／Ｆからメモリ回路１００に供給されるＲＥＡＤ ＤＡＴＡが有効であることを示すアクティブになる。
【００３９】
また、メモリ回路１００から外部Ｉ／Ｆに対してデータの供給を停止するように要求する場合には、ハンドシェイク制御回路１は、出力端子６１を介して外部Ｉ／Ｆに供給するＲＥＡＤ ＲＥＡＤＹ信号Ｓ３を非アクティブにする。これにより、入力端子４１〜４７を介して、外部Ｉ／Ｆからメモリ回路１００に供給されるＲＥＡＤ ＤＡＴＡが停止される。この際、外部Ｉ／Ｆからハンドシェイク制御回路１に入力端子５２を介して供給されるＲＥＡＤ ＶＡＬＩＤ信号Ｓ４は、入力端子４１〜４７を介して外部Ｉ／Ｆからメモリ回路１００に供給されるＲＥＡＤ ＤＡＴＡが無効であることを示す非アクティブになる。
【００４０】
リフレッシュ／クロック制御回路２は、入力端子５１を介して外部Ｉ／Ｆからリフレッシュ／クロック制御回路２に供給される制御信号Ｓ２に応じて、ＤＲＡＭ３に対してタイミング信号Ｓ９を供給する。ここで、タイミング信号Ｓ９は、例えばリフレッシュパルス、ＲＡＳ信号またはＣＡＳ信号などである。
【００４１】
例えば、リフレッシュ／クロック制御回路２は、入力端子５１を介して外部Ｉ／Ｆから供給される制御信号Ｓ２に応じて、ＤＲＡＭリテンションを満たすために必要な回数分リフレッシュパルスを生成し、ＤＲＡＭ３に供給する。また、リフレッシュ／クロック制御回路２は、入力端子５１を介して外部Ｉ／Ｆから供給される制御信号Ｓ２に基づき、ＲＡＳ信号およびＣＡＳ信号などを生成し、ＤＲＡＭ３に供給する。
【００４２】
また、リフレッシュ／クロック制御回路２は、入力端子５０を介して外部Ｉ／Ｆから供給されるクロックＳ１をレジスタ２１〜３１およびＤＲＡＭ３に分配する。以下、リフレッシュ／クロック制御回路２からレジスタ２１〜３１に供給されるクロックを内部クロックＳ１０と称し、リフレッシュ／クロック制御回路２からＤＲＡＭ３に供給されるクロックをＤＲＡＭクロックＳ８と称する。
【００４３】
また、リフレッシュ／クロック制御回路２は、ＤＲＡＭ３の動作に遅延が生じた場合には、遅延に応じた時間、レジスタ２１〜３１に供給する内部クロックＳ１０を停止する。ここで、遅延は、例えば、データの書き込みに関する遅延であるリフレッシュサイクルおよびプリチャージサイクル、読み出しを要求してからデータが出力されるまでに必要な時間、すなわちデータの読み出しに関する遅延であるＣＡＳレイテンシ、または、行アドレスを指定して列アドレスを指定するまでに要する時間、すなわちアドレスの指定に関する遅延であるＲＡＳ ｔｏ ＣＡＳディレイを示す。
【００４４】
ＤＲＡＭ３は、例えば同期ＤＲＡＭであるＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）である。データ書き込み時には、レジスタ２５から供給される行アドレスおよび列アドレスに基づき、レジスタ２４から供給されるデータを適宜記憶する。また、データ読み出し時には、レジスタ２５から供給される行アドレスおよび列アドレスに基づき、適宜データを読み出し、レジスタ２８および２９に供給する。また、リフレッシュ／クロック制御回路２から供給されるリフレッシュパルスＳ９に応じて、ＤＲＡＭ３は、リフレッシュ動作を行う。なお、ＤＲＡＭ３における処理は、リフレッシュ／クロック制御回路２から供給されるＤＲＡＭクロックＳ８に同期して行われる。
【００４５】
図２に、リフレッシュに１サイクルを必要とするメモリ回路のリード／ライト時の動作を説明するためのタイミングチャートを示す。図３に、リフレッシュに２サイクルを必要とするメモリ回路のリード／ライト時の動作を説明するためのタイミングチャートを示す。
【００４６】
以下、図２を用いて、リフレッシュに１サイクルを必要とするメモリ回路のリード／ライト時の動作の一例について説明する。
【００４７】
１．ライト時の動作
まず、クロックｎにおいて、ハンドシェイク制御回路１が、リフレッシュ／クロック制御回路２から供給されるハンドシェイク制御信号Ｓ７に基づき、出力端子６１を介してハンドシェイク制御回路１から外部Ｉ／Ｆに供給するＲＥＡＤ ＲＥＡＤＹ信号Ｓ３を非アクティブにする。これにより、次にクロックｎ＋１において、入力端子４１〜４７を介して外部Ｉ／Ｆからメモリ回路１００に供給されるＲＥＡＤ ＤＡＴＡが停止される。また、これに伴って、入力端子５２を介して外部Ｉ／Ｆからハンドシェイク制御回路１に供給されるＲＥＡＤ ＶＡＬＩＤ信号Ｓ４が非アクティブとなる。
【００４８】
次のクロックｎ＋１において、リフレッシュ／クロック制御回路２が、リフレッシュパルスをＤＲＡＭ３に供給する。また、このクロックｎ＋１において、ハンドシェイク制御回路１が、リフレッシュ／クロック制御回路２から供給されるハンドシェイク制御信号Ｓ７に基づき、出力端子６１を介して外部Ｉ／Ｆに供給するＲＥＡＤ ＲＥＡＤＹ信号Ｓ３をアクティブにする。これにより、次のクロックｎ＋２において、入力端子４１〜４７を介して外部Ｉ／Ｆからメモリ回路１００に有効なＲＥＡＤ ＤＡＴＡが供給される。また、これに伴って、入力端子５２を介して外部Ｉ／Ｆからハンドシェイク制御回路１に供給されるＲＥＡＤ ＶＡＬＩＤ信号Ｓ４がアクティブになる。
【００４９】
次のクロックｎ＋２において、ＤＲＡＭ３が、リフレッシュ／クロック制御回路２から供給されるリフレッシュパルスに応じてリフレッシュを行う。このリフレッシュが行われている間、すなわち１クロックの間、リフレッシュ／クロック制御回路２が、レジスタ２１〜３１に供給する内部クロックＳ１０を停止する。
【００５０】
２．リード時の動作
まず、クロックｎ−１において、入力端子５３を介して外部Ｉ／Ｆからハンドシェイク制御回路１に供給されるＷＲＩＴＥ ＲＥＡＤＹ信号Ｓ５がアクティブになったのに応じて、次のクロックｎにおいて、メモリ回路１００から外部Ｉ／Ｆに出力端子６２および６３を介してＷＲＩＴＥ ＤＡＴＡが供給される。また、これに伴って、ハンドシェイク制御回路１が、出力端子６４を介して外部Ｉ／Ｆに供給するＷＲＩＴＥ ＶＡＬＩＤ信号をアクティブにする。
【００５１】
そして、クロックｎ＋１において、リフレッシュ／クロック制御回路２が、リフレッシュパルスをＤＲＡＭ３に供給する。また、このクロックｎ＋１において、出力端子６２および６３を介してメモリ回路１００から外部Ｉ／Ｆに供給されるＷＲＩＴＥ ＤＡＴＡが停止される。また、これに伴って、ハンドシェイク制御回路１が、リフレッシュ／クロック制御回路２から供給されるハンドシェイク制御信号Ｓ７に基づき、出力端子６４を介して外部Ｉ／Ｆに供給するＷＲＩＴＥ
ＶＡＬＩＤ信号を非アクティブにする。
【００５２】
次のクロックｎ＋２において、ＤＲＡＭ３が、リフレッシュ／クロック制御回路２から供給されるリフレッシュパルスに応じてリフレッシュを行う。このリフレッシュが行われている間、すなわち１クロックの間、リフレッシュ／クロック制御回路２が、レジスタ２１〜３１に供給する内部クロックＳ１０を停止する。また、このクロックｎ＋２において、ハンドシェイク制御回路１が、リフレッシュ／クロック制御回路２から供給されるハンドシェイク制御信号Ｓ７に基づき、出力端子６４を介して外部Ｉ／Ｆに供給するＷＲＩＴＥ ＶＡＬＩＤ信号をアクティブにする。
【００５３】
次のクロックｎ＋３において、出力端子６２および６３を介してメモリ回路１００から外部Ｉ／ＦにＷＲＩＴＥ ＤＡＴＡが供給される。
【００５４】
なお、リフレッシュに２サイクルを必要とするメモリ回路の動作は、リフレッシュに１サイクルを必要とする、上述のメモリ回路の動作と略同様であるので、説明を省略する。
【００５５】
図４は、ＲＡＳ信号およびＣＡＳ信号に応じたメモリ回路のリード／ライト時の動作の一例を示すタイミングチャートである。以下、図４を用いて、ＲＡＳ信号およびＣＡＳ信号に応じたメモリ回路の動作として、リード動作を一例として説明する。
【００５６】
まず、クロックｎにおいて、リフレッシュ／クロック制御回路２が、ＤＲＡＭ３に供給するＲＡＳ信号を非アクティブにし、ＣＡＳ信号をアクティブにすることにより、ＤＲＡＭ３に対して行アドレスを指定する。
【００５７】
次のクロックｎ＋１において、リフレッシュ／クロック制御回路２が、ＤＲＡＭ３に供給するＲＡＳ信号をアクティブにする。
【００５８】
次のクロックｎ＋２において、リフレッシュ／クロック制御回路２が、ＤＲＡＭ３に供給するＣＡＳ信号を非アクティブにすることにより、ＤＲＡＭ３に対して列アドレスを指定する。
【００５９】
また、クロックｎ＋２において、リフレッシュ／クロック制御回路２が、レジスタ２１〜３１に供給する内部クロックＳ１０を、ＲＡＳ ｔｏ ＣＡＳディレイに応じた時間、例えば１クロックの間停止する。
【００６０】
次のクロックｎ＋３において、リフレッシュ／クロック制御回路２が、ＤＲＡＭ３に供給するＣＡＳ信号をアクティブにする。
【００６１】
次のクロックｎ＋４において、ＤＲＡＭ３が、指定された列アドレスおよび行アドレスに基づき、データ（ＤＡＴＡ）を読み出す。
【００６２】
また、クロックｎ＋４において、リフレッシュ／クロック制御回路２が、レジスタ２１〜３１に供給する内部クロックＳ１０を、ＣＡＳレイテンシに応じた時間、例えば１クロックの間停止する。
【００６３】
この発明の一実施形態によれば、以下の効果を得ることができる。
リフレッシュサイクル、プリチャージサイクル、ＲＡＳレイテンシ、ＣＡＳレイテンシ、またはＲＡＳ ｔｏ ＣＡＳディレイが生じた場合、リフレッシュ／クロック制御回路２が、遅延に応じた時間、レジスタ２１〜３１に供給する内部クロックＳ１０を停止する。レジスタ２１〜３１が停止している期間に、外部Ｉ／Ｆからメモリ回路１００にデータが供給されないように、または、メモリ回路１００から外部Ｉ／Ｆにデータ出力されないように、ハンドシェイク制御回路１が、ハンドシェイク信号により外部Ｉ／Ｆとやり取りを行う。これにより、メモリ回路において、ＳＲＡＭをＤＲＡＭに容易に置き換えることができる。
【００６４】
また、ＤＲＡＭ３の動作に遅延が発生する期間に応じて、ロジック側の全クロックが停止されるため、ロジック側からは遅延を見えないようにすることができる。したがって、ＳＲＡＭとＤＲＡＭとのアクセスタイミングを擬似的に同等にできる。すなわち、タイミングの変更によるシステムへの弊害をなくし、その確認のためのテスト時間も大幅に削減することができ、また、従来のメモリ回路に備えられたメモリを、大規模ＳＲＡＭから面積の小さいＤＲＡＭに容易に変更することができる。
【００６５】
また、システム変更に伴う論理処理の変更をなくすことができる。すなわち、システム変更後に、新たにシステムのテストをする必要をなくし、更に、テストコストも削減することができる。
【００６６】
以上、この発明の一実施形態について具体的に説明したが、この発明は、上述の一実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００６７】
例えば、上述の一実施形態において挙げた数値、メモリ回路の構成などはあくまでも例に過ぎず、必要に応じてこれと異なる数値、メモリ回路の構成などを用いてもよい。
【００６８】
また、この発明は、ＤＲ ＤＲＡＭ（Ｄｉｒｅｃｔ Ｒａｍｂｕｓ ＤＲＡＭ）またはＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ）を備えるメモリ回路に対して適用可能であることは言うまでもない。
【００６９】
【発明の効果】
以上説明したように、この発明によれば、メモリの動作に遅延が生じた場合、この遅延に応じた時間、データ処理手段に提供されるクロックが停止されるため、遅延に応じた時間、データ処理手段を停止することができる。よって、メモリ回路のメモリを容易に置き換えることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態によるメモリ回路の構成の一例を示すブロック図である。
【図２】この発明の一実施形態によるメモリ回路の動作の一例を説明するためのタイミングチャートである。
【図３】この発明の一実施形態によるメモリ回路の動作の一例を説明するためのタイミングチャートである。
【図４】この発明の一実施形態によるメモリ回路の動作の一例を説明するためのタイミングチャートである。
【図５】従来のメモリ回路の構成を示すブロック図である。
【図６】従来のメモリ回路の動作を説明するためのタイミングチャートである。
【図７】従来のメモリ回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１・・・ハンドシェイク制御回路、２・・・リフレッシュ／クロック制御回路、３・・・ＤＲＡＭ、１１〜１９・・・コンビネーションロジック、２１〜３１・・・レジスタ、４１〜５３・・・入力端子、６１〜６４・・・出力端子
【発明の属する技術分野】
この発明は、メモリ回路に関し、特に、ＤＲＡＭを有するメモリ回路に適用して好適なものである。
【０００２】
【従来の技術】
従来、高速メモリアクセスを目的としたメモリ回路においては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）をメモリとして搭載することが一般的である。これは、ＳＲＡＭはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に比べ、高速メモリアクセスが可能であり、所望の回路スピードを得られるためである。
【０００３】
図５に、ＳＲＡＭを搭載したメモリ回路の構成を示す。図５に示すように、このメモリ回路は、ハンドシェイク制御回路１０１、ＳＲＡＭ１０２、コンビネーションロジック（組み合わせ論理）１１１〜１１９、レジスタ１２１〜１３１、入力端子１４１〜１５２、および出力端子１６１〜１６４を備える。
【０００４】
コンビネーションロジック１１１、１１２および１１３は、入力端子１４１〜１４５から供給されるデータに対して、所定の論理処理を行い、レジスタ１２１、１２２および１２３に供給する。レジスタ１２１は、コンビネーションロジック１１１から供給されるデータを一時格納し、コンビネーションロジック１１６および１１８に供給する。レジスタ１２２および１２３は、コンビネーションロジック１１２および１１３から供給されデータを一時格納し、コンビネーションロジック１１６および１１７に供給する。
【０００５】
コンビネーションロジック１１６および１１７は、レジスタ１２１、１２２および１２３から供給されるデータに対して、所定の論理処理を行い、レジスタ１２６および１２７に供給する。レジスタ１２６および１２７は、コンビネーションロジック１１６および１１７から供給されるデータを一時格納し、コンビネーションロジック１１８に供給する。コンビネーションロジック１１８は、レジスタ１２１、１２６および１２７から供給されるデータに対して所定の論理処理を行い、レジスタ１３０に供給する。レジスタ１３０は、コンビネーションロジック１１８から供給されるデータを一時格納し、出力端子１６２に供給する。
【０００６】
コンビネーションロジック１１４は、入力端子１４６および１４７から供給されるデータに対して所定の論理処理を行い、レジスタ１２４に供給する。レジスタ１２４は、コンビネーションロジック１１４から供給されるデータを一時格納し、ＳＲＡＭ１０２に供給する。
【０００７】
コンビネーションロジック１１５は、入力端子１４８および１４９から供給されるアドレスに対して所定の論理処理を行い、レジスタ１２５に供給する。レジスタ１２５は、コンビネーションロジック１１５から供給されるアドレスを一時格納し、ＳＲＡＭ１０２に供給する。
【０００８】
レジスタ１２８および１２９は、ＳＲＡＭ１０２から供給されるデータを一時格納し、コンビネーションロジック１１９に供給する。コンビネーションロジック１１９は、レジスタ１２８および１２９から供給されるデータに対して、所定の論理処理を行い、レジスタ１３１に供給する。レジスタ１３１は、コンビネーションロジック１１９から供給されたデータを一時格納し、出力端子１６３に供給する。
【０００９】
ハンドシェイク制御回路１０１は、ハンドシェイク信号により外部インタフェース（以下、Ｉ／Ｆ）とのやり取りを行う。ここで、ハンドシェイク信号は、ＲＥＡＤ ＲＥＡＤＹ信号Ｓ１０１、ＲＥＡＤ ＶＡＬＩＤ信号Ｓ１０２、ＷＲＩＴＥ ＲＥＡＤＹ信号Ｓ１０３およびＷＲＩＴＥ ＶＡＬＩＤ信号Ｓ１０４である。
【００１０】
ＲＥＡＤ ＲＥＡＤＹ信号Ｓ１０１は、メモリ回路から外部Ｉ／Ｆに対してデータの供給を要求するための信号である。また、ＲＥＡＤ ＶＡＬＩＤ信号Ｓ１０２は、外部Ｉ／Ｆからメモリ回路に供給されるデータが有効なデータであるか否かを示す信号である。また、ＷＲＩＴＥ ＲＥＡＤＹ信号Ｓ１０３は、外部Ｉ／Ｆからメモリ回路に対してデータの読み出しを要求する信号である。また、ＷＲＩＴＥ ＶＡＬＩＤ信号Ｓ１０４は、メモリ回路から外部Ｉ／Ｆに供給されるデータが有効であるか否かを示す信号である。
【００１１】
ＳＲＡＭ１０２は、データ書き込み時には、レジスタ１２５から供給される行アドレスおよび列アドレスに基づき、レジスタ１２４から供給されるデータを適宜記憶する。また、データ読み出し時には、レジスタ１２５から供給される行アドレスおよび列アドレスに基づき、適宜データを読み出し、レジスタ１２８および１２９に供給する。
【００１２】
図６に、ＳＲＡＭを搭載したメモリ回路の動作を説明するためのタイミングチャートを示す。以下、図６を参照しながら、ＳＲＡＭを搭載したメモリ回路のリード／ライト時の動作について説明する。
【００１３】
ライト時の動作
クロックｎにおいて、ハンドシェイク制御回路１０１が、出力端子１６１を介して外部Ｉ／Ｆに供給するＲＥＡＤ ＲＥＡＤＹ信号Ｓ１０１をアクティブにする。これにより、次のクロックｎ＋１において、入力端子１４１〜１４７を介して外部Ｉ／Ｆからメモリ回路にＲＥＡＤ ＤＡＴＡが供給される。また、これに伴って、入力端子１５１を介して外部Ｉ／Ｆからハンドシェイク制御回路１０１に供給されるＲＥＡＤ ＶＡＬＩＤ信号Ｓ１０２が有効になる。
【００１４】
リード時の動作
クロックｎ＋２において、入力端子１５２を介して外部Ｉ／Ｆからハンドシェイク制御回路１０１に供給されるＷＲＩＴＥ ＲＥＡＤＹ信号Ｓ１０３がアクティブになったのに応じて、出力端子１６２および１６３を介してメモリ回路から外部Ｉ／ＦにＷＲＩＴＥ ＤＡＴＡが供給される。また、これに伴って、ハンドシェイク制御回路１０１が、出力端子１６４を介して外部Ｉ／Ｆに供給するＷＲＩＴＥ ＶＡＬＩＤ信号Ｓ１０４をアクティブにする。
【００１５】
したがって、ＳＲＡＭ１０２を搭載したメモリ回路では、ＤＲＡＭにおけるようなリフレッシュサイクルがなく、ＲＥＡＤＹ信号やＶＡＬＩＤ信号などのハンドシェイク信号により外部Ｉ／Ｆとのやりとりが行われるため、メモリ回路をシンプルにすることができる、という利点を有する。その一方で、このメモリ回路では、ＳＲＡＭ１０２が１ビットの記録に６個のトランジスタを必要とするために、メモリ回路の面積が大きくなり、且つ、メモリ回路の価格上昇を招いてしまう、という問題を有している。
【００１６】
ところで、近年では、ＤＲＡＭのプロセスなどの進歩により、ＤＲＡＭにおいても、ＳＲＡＭにおけるように高速アクセスが可能となっている。また、メモリ回路を小型化し、且つ、安価にする要求も高まっている。
【００１７】
そこで、上述したＳＲＡＭを搭載したメモリ回路の問題点を解決するために、ＳＲＡＭに換えてＤＲＡＭをメモリ回路に搭載することが提案されている。ＤＲＡＭでは、１ビットの情報を記憶するメモリセルが、コンデンサとトランジスタ１つずつで構成されているため、同程度の製造技術を用いて、ＤＲＡＭはＳＲＡＭの約４倍の記録密度を実現できる、すなわち、メモリ回路の面積を縮小し、且つ、単位容量あたりのコストもＳＲＡＭに比して安価にできる。
【００１８】
【発明が解決しようとする課題】
ところが、ＳＲＡＭに換えてＤＲＡＭをメモリ回路に搭載した場合、ＳＲＡＭにはない遅延が問題となる。この遅延として、（１）リフレッシュサイクル、（２）ＲＡＳ、ＣＡＳレイテンシ、（３）ＲＡＳ ｔｏ ＣＡＳディレイ、（４）プリチャージ、を挙げることができる。
【００１９】
（１）リフレッシュサイクル
ＤＲＡＭでは、コンデンサに電荷を蓄積するか否かにより、「１」および「０」のデータが書き込まれる。このＤＲＡＭ内部のコンデンサは、放置しておくと自然に放電してデータを失ってしまうという特性がある。そのため、完全に放電してしまう前にコンデンサを再充電する動作、所謂リフレッシュ動作を行う必要がある。ＤＲＡＭには、必ず一定期間内にリフレッシュサイクルを必要なだけ与えなければならない。
【００２０】
（２）ＲＡＳ、ＣＡＳレイテンシ
ＤＲＡＭの制御信号として、ＲＡＳ（ｒｏｗ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）信号とＣＡＳ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）信号とがある。ＣＡＳ信号は、ＤＲＡＭに対して列アドレス（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ）を与えるタイミングを伝えるための信号である。一方、ＲＡＳ信号は、行アドレス（Ｒｏｗ Ａｄｄｒｅｓｓ）のタイミングを伝えるための信号である。
【００２１】
一般的に、ＤＲＡＭの記憶セルアレイは、その中の一意のセルを選択するのに、行アドレスと列アドレスという２種類のアドレスを必要とする構造になっている。従来、ＤＲＡＭでは、この２種類のアドレスを、同一の信号ピン上で、時分割により与えるようになっている。このような構成にすることにより、パッケージのピン数を減らすことも可能となっている。そして、メモリコントローラは、アドレス信号ピンに行アドレスが与えられている時にはＲＡＳ信号をアクティブにし、一方、列アドレスが与えられている時にはＣＡＳ信号をアクティブにする、という具合にＤＲＡＭをコントロールする。
【００２２】
図７に示すように、ＣＡＳレイテンシ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ Ｌａｔｅｎｃｙ）は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）がデータの列アドレス指定を行ってからメモリが応答するまでの遅延をいう。一方、ＲＡＳレイテンシ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ Ｌａｔｅｎｃｙ）は、ＣＰＵがデータの行アドレス指定を行ってからメモリが応答するまでの遅延をいう。
【００２３】
（３）ＲＡＳ ｔｏ ＣＡＳディレイ
図７に示すように、ＲＡＳ（Ｒｏｗ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）信号が送信されたクロックからＣＡＳ信号が送信されたクロックまでのクロック差をＲＡＳ ｔｏ ＣＡＳディレイと称する。
【００２４】
（４）プリチャージ
データを読み出すときに、コンデンサ内の電荷が失われる（破壊読み出しされる）ので、１回データを読み出した後にプリチャージ動作が必要となる。プリチャージ中やリフレッシュ動作中は、データの読み書きは行えない。
【００２５】
したがって、ＳＲＡＭをＤＲＡＭに置き換えた場合、リフレッシュサイクルなどの遅延が生じている間に処理できないデータを保持するためのＦＩＦＯ（ｆｉｒｓｔ ｉｎ ｆｉｒｓｔ ｏｕｔ）などのバッファやパイプラインのイネーブル制御回路などが必要となり、大規模なシステムの変更を余儀なくされる。また、その変更による弊害がないことを確認するためのテストも、タイミングが変わるために全パターンテストを行う必要もある。
【００２６】
すなわち、従来のメモリ回路に搭載されたメモリを、ＳＲＡＭからＤＲＡＭに置き換えることは、メモリ回路を新規に作製するのと変わらないような作業が必要となってしまう。
【００２７】
したがって、この発明の目的は、メモリ回路において、ＳＲＡＭをＤＲＡＭに大幅なシステム変更なく置き換えることにより実現することができるメモリ回路を提供することにある。
【００２８】
【課題を解決するための手段】
上記課題を解決するために、この発明は、データを記憶するメモリと、
メモリに供給されるデータ、および／またはメモリから出力されるデータを少なくとも処理するデータ処理手段と、
メモリの動作に遅延が生じた場合、遅延に応じた時間、データ処理手段に供給されるクロックを停止するクロック制御手段と
を備えることを特徴とするメモリ回路である。
【００２９】
この発明によれば、メモリの動作に遅延が生じた場合、この遅延に応じた時間、データ処理手段に提供するクロックが停止されるため、遅延に応じた時間、データ処理手段を停止することができる。
【００３０】
【発明の実施の形態】
以下、この発明の一実施形態について図面を参照しながら説明する。図１に、この発明の一実施形態によるメモリ回路１００の構成の一例を示す。図１に示すように、このメモリ回路１００は、ハンドシェイク制御回路１と、リフレッシュ／クロック制御回路２と、メモリであるＤＲＡＭ３と、コンビネーションロジック１１〜１９およびレジスタ２１〜３１からなるデータ処理手段と、入力端子４１〜５３と、出力端子６１〜６４とを備える。
【００３１】
コンビネーションロジック１１、１２および１３は、入力端子４１〜４５から供給されるデータに対して、所定の論理処理を行い、レジスタ２１、２２および２３に供給する。レジスタ２１は、コンビネーションロジック１１から供給されるデータを一時格納し、コンビネーションロジック１６および１８に供給する。レジスタ２２および２３は、コンビネーションロジック１２および１３から供給されデータを一時格納し、コンビネーションロジック１６および１７に供給する。
【００３２】
コンビネーションロジック１６および１７は、レジスタ２１、２２および２３から供給されるデータに対して、所定の論理処理を行い、レジスタ２６および２７に供給する。レジスタ２６および２７は、コンビネーションロジック１６および１７から供給されるデータを一時格納し、コンビネーションロジック１８に供給する。コンビネーションロジック１８は、レジスタ２１、２６および２７から供給されるデータに対して所定の論理処理を行い、レジスタ３０に供給する。レジスタ３０は、コンビネーションロジック１８から供給されるデータを一時格納し、出力端子６２に供給する。
【００３３】
コンビネーションロジック１４は、入力端子４６および４７から供給されるデータに対して所定の論理処理を行い、レジスタ２４に供給する。レジスタ２４は、コンビネーションロジック１４から供給されるデータを一時格納し、ＤＲＡＭ３に供給する。
【００３４】
コンビネーションロジック１５は、入力端子４８および４９から供給されるアドレスに対して所定の論理処理を行い、レジスタ２５に供給する。レジスタ２５は、コンビネーションロジック１５から供給されるアドレスを一時格納し、ＤＲＡＭ３に供給する。
【００３５】
レジスタ２８および２９は、ＤＲＡＭ３から供給されるデータを一時格納し、コンビネーションロジック１９に供給する。コンビネーションロジック１９は、レジスタ３１から供給されるデータに対して、所定の論理処理を行い、レジスタ３１に供給する。レジスタ３１は、コンビネーションロジック１９から供給されたデータを一時格納し、出力端子６３に供給する。
【００３６】
ハンドシェイク制御回路１は、リフレッシュ／クロック制御回路２から供給されるハンドシェイク制御信号Ｓ７に基づき、ハンドシェイク信号により外部Ｉ／Ｆとのやり取りを行う。ここで、ハンドシェイク信号は、ＲＥＡＤ ＲＥＡＤＹ信号Ｓ３、ＲＥＡＤ ＶＡＬＩＤ信号Ｓ４、ＷＲＩＴＥ ＲＥＡＤＹ信号Ｓ５およびＷＲＩＴＥ ＶＡＬＩＤ信号Ｓ６である。
【００３７】
ＲＥＡＤ ＲＥＡＤＹ信号Ｓ３は、メモリ回路１００から外部Ｉ／Ｆに対してデータの供給を要求するための信号である。また、ＲＥＡＤ ＶＡＬＩＤ信号Ｓ４は、外部Ｉ／Ｆからメモリ回路１００に供給されるデータが有効なデータであるか否かを示す信号である。また、ＷＲＩＴＥ ＲＥＡＤＹ信号Ｓ５は、外部Ｉ／Ｆからメモリ回路１００に対してデータの読み出しを要求する信号である。また、ＷＲＩＴＥ ＶＡＬＩＤ信号Ｓ６は、メモリ回路１００から外部Ｉ／Ｆに供給されるデータが有効であるか否かを示す信号である。
【００３８】
例えば、メモリ回路１００から外部Ｉ／Ｆに対してデータの供給を要求する場合には、ハンドシェイク制御回路１は、出力端子６１を介して外部Ｉ／Ｆに供給するＲＥＡＤ ＲＥＡＤＹ信号Ｓ３をアクティブにする。これにより、外部Ｉ／Ｆからメモリ回路１００に入力端子４１〜４７を介してＲＥＡＤ ＤＡＴＡが供給される。この際、外部Ｉ／Ｆからハンドシェイク制御回路１に入力端子５２を介して供給されるＲＥＡＤ ＶＡＬＩＤ信号Ｓ４は、入力端子４１〜４７を介して外部Ｉ／Ｆからメモリ回路１００に供給されるＲＥＡＤ ＤＡＴＡが有効であることを示すアクティブになる。
【００３９】
また、メモリ回路１００から外部Ｉ／Ｆに対してデータの供給を停止するように要求する場合には、ハンドシェイク制御回路１は、出力端子６１を介して外部Ｉ／Ｆに供給するＲＥＡＤ ＲＥＡＤＹ信号Ｓ３を非アクティブにする。これにより、入力端子４１〜４７を介して、外部Ｉ／Ｆからメモリ回路１００に供給されるＲＥＡＤ ＤＡＴＡが停止される。この際、外部Ｉ／Ｆからハンドシェイク制御回路１に入力端子５２を介して供給されるＲＥＡＤ ＶＡＬＩＤ信号Ｓ４は、入力端子４１〜４７を介して外部Ｉ／Ｆからメモリ回路１００に供給されるＲＥＡＤ ＤＡＴＡが無効であることを示す非アクティブになる。
【００４０】
リフレッシュ／クロック制御回路２は、入力端子５１を介して外部Ｉ／Ｆからリフレッシュ／クロック制御回路２に供給される制御信号Ｓ２に応じて、ＤＲＡＭ３に対してタイミング信号Ｓ９を供給する。ここで、タイミング信号Ｓ９は、例えばリフレッシュパルス、ＲＡＳ信号またはＣＡＳ信号などである。
【００４１】
例えば、リフレッシュ／クロック制御回路２は、入力端子５１を介して外部Ｉ／Ｆから供給される制御信号Ｓ２に応じて、ＤＲＡＭリテンションを満たすために必要な回数分リフレッシュパルスを生成し、ＤＲＡＭ３に供給する。また、リフレッシュ／クロック制御回路２は、入力端子５１を介して外部Ｉ／Ｆから供給される制御信号Ｓ２に基づき、ＲＡＳ信号およびＣＡＳ信号などを生成し、ＤＲＡＭ３に供給する。
【００４２】
また、リフレッシュ／クロック制御回路２は、入力端子５０を介して外部Ｉ／Ｆから供給されるクロックＳ１をレジスタ２１〜３１およびＤＲＡＭ３に分配する。以下、リフレッシュ／クロック制御回路２からレジスタ２１〜３１に供給されるクロックを内部クロックＳ１０と称し、リフレッシュ／クロック制御回路２からＤＲＡＭ３に供給されるクロックをＤＲＡＭクロックＳ８と称する。
【００４３】
また、リフレッシュ／クロック制御回路２は、ＤＲＡＭ３の動作に遅延が生じた場合には、遅延に応じた時間、レジスタ２１〜３１に供給する内部クロックＳ１０を停止する。ここで、遅延は、例えば、データの書き込みに関する遅延であるリフレッシュサイクルおよびプリチャージサイクル、読み出しを要求してからデータが出力されるまでに必要な時間、すなわちデータの読み出しに関する遅延であるＣＡＳレイテンシ、または、行アドレスを指定して列アドレスを指定するまでに要する時間、すなわちアドレスの指定に関する遅延であるＲＡＳ ｔｏ ＣＡＳディレイを示す。
【００４４】
ＤＲＡＭ３は、例えば同期ＤＲＡＭであるＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）である。データ書き込み時には、レジスタ２５から供給される行アドレスおよび列アドレスに基づき、レジスタ２４から供給されるデータを適宜記憶する。また、データ読み出し時には、レジスタ２５から供給される行アドレスおよび列アドレスに基づき、適宜データを読み出し、レジスタ２８および２９に供給する。また、リフレッシュ／クロック制御回路２から供給されるリフレッシュパルスＳ９に応じて、ＤＲＡＭ３は、リフレッシュ動作を行う。なお、ＤＲＡＭ３における処理は、リフレッシュ／クロック制御回路２から供給されるＤＲＡＭクロックＳ８に同期して行われる。
【００４５】
図２に、リフレッシュに１サイクルを必要とするメモリ回路のリード／ライト時の動作を説明するためのタイミングチャートを示す。図３に、リフレッシュに２サイクルを必要とするメモリ回路のリード／ライト時の動作を説明するためのタイミングチャートを示す。
【００４６】
以下、図２を用いて、リフレッシュに１サイクルを必要とするメモリ回路のリード／ライト時の動作の一例について説明する。
【００４７】
１．ライト時の動作
まず、クロックｎにおいて、ハンドシェイク制御回路１が、リフレッシュ／クロック制御回路２から供給されるハンドシェイク制御信号Ｓ７に基づき、出力端子６１を介してハンドシェイク制御回路１から外部Ｉ／Ｆに供給するＲＥＡＤ ＲＥＡＤＹ信号Ｓ３を非アクティブにする。これにより、次にクロックｎ＋１において、入力端子４１〜４７を介して外部Ｉ／Ｆからメモリ回路１００に供給されるＲＥＡＤ ＤＡＴＡが停止される。また、これに伴って、入力端子５２を介して外部Ｉ／Ｆからハンドシェイク制御回路１に供給されるＲＥＡＤ ＶＡＬＩＤ信号Ｓ４が非アクティブとなる。
【００４８】
次のクロックｎ＋１において、リフレッシュ／クロック制御回路２が、リフレッシュパルスをＤＲＡＭ３に供給する。また、このクロックｎ＋１において、ハンドシェイク制御回路１が、リフレッシュ／クロック制御回路２から供給されるハンドシェイク制御信号Ｓ７に基づき、出力端子６１を介して外部Ｉ／Ｆに供給するＲＥＡＤ ＲＥＡＤＹ信号Ｓ３をアクティブにする。これにより、次のクロックｎ＋２において、入力端子４１〜４７を介して外部Ｉ／Ｆからメモリ回路１００に有効なＲＥＡＤ ＤＡＴＡが供給される。また、これに伴って、入力端子５２を介して外部Ｉ／Ｆからハンドシェイク制御回路１に供給されるＲＥＡＤ ＶＡＬＩＤ信号Ｓ４がアクティブになる。
【００４９】
次のクロックｎ＋２において、ＤＲＡＭ３が、リフレッシュ／クロック制御回路２から供給されるリフレッシュパルスに応じてリフレッシュを行う。このリフレッシュが行われている間、すなわち１クロックの間、リフレッシュ／クロック制御回路２が、レジスタ２１〜３１に供給する内部クロックＳ１０を停止する。
【００５０】
２．リード時の動作
まず、クロックｎ−１において、入力端子５３を介して外部Ｉ／Ｆからハンドシェイク制御回路１に供給されるＷＲＩＴＥ ＲＥＡＤＹ信号Ｓ５がアクティブになったのに応じて、次のクロックｎにおいて、メモリ回路１００から外部Ｉ／Ｆに出力端子６２および６３を介してＷＲＩＴＥ ＤＡＴＡが供給される。また、これに伴って、ハンドシェイク制御回路１が、出力端子６４を介して外部Ｉ／Ｆに供給するＷＲＩＴＥ ＶＡＬＩＤ信号をアクティブにする。
【００５１】
そして、クロックｎ＋１において、リフレッシュ／クロック制御回路２が、リフレッシュパルスをＤＲＡＭ３に供給する。また、このクロックｎ＋１において、出力端子６２および６３を介してメモリ回路１００から外部Ｉ／Ｆに供給されるＷＲＩＴＥ ＤＡＴＡが停止される。また、これに伴って、ハンドシェイク制御回路１が、リフレッシュ／クロック制御回路２から供給されるハンドシェイク制御信号Ｓ７に基づき、出力端子６４を介して外部Ｉ／Ｆに供給するＷＲＩＴＥ
ＶＡＬＩＤ信号を非アクティブにする。
【００５２】
次のクロックｎ＋２において、ＤＲＡＭ３が、リフレッシュ／クロック制御回路２から供給されるリフレッシュパルスに応じてリフレッシュを行う。このリフレッシュが行われている間、すなわち１クロックの間、リフレッシュ／クロック制御回路２が、レジスタ２１〜３１に供給する内部クロックＳ１０を停止する。また、このクロックｎ＋２において、ハンドシェイク制御回路１が、リフレッシュ／クロック制御回路２から供給されるハンドシェイク制御信号Ｓ７に基づき、出力端子６４を介して外部Ｉ／Ｆに供給するＷＲＩＴＥ ＶＡＬＩＤ信号をアクティブにする。
【００５３】
次のクロックｎ＋３において、出力端子６２および６３を介してメモリ回路１００から外部Ｉ／ＦにＷＲＩＴＥ ＤＡＴＡが供給される。
【００５４】
なお、リフレッシュに２サイクルを必要とするメモリ回路の動作は、リフレッシュに１サイクルを必要とする、上述のメモリ回路の動作と略同様であるので、説明を省略する。
【００５５】
図４は、ＲＡＳ信号およびＣＡＳ信号に応じたメモリ回路のリード／ライト時の動作の一例を示すタイミングチャートである。以下、図４を用いて、ＲＡＳ信号およびＣＡＳ信号に応じたメモリ回路の動作として、リード動作を一例として説明する。
【００５６】
まず、クロックｎにおいて、リフレッシュ／クロック制御回路２が、ＤＲＡＭ３に供給するＲＡＳ信号を非アクティブにし、ＣＡＳ信号をアクティブにすることにより、ＤＲＡＭ３に対して行アドレスを指定する。
【００５７】
次のクロックｎ＋１において、リフレッシュ／クロック制御回路２が、ＤＲＡＭ３に供給するＲＡＳ信号をアクティブにする。
【００５８】
次のクロックｎ＋２において、リフレッシュ／クロック制御回路２が、ＤＲＡＭ３に供給するＣＡＳ信号を非アクティブにすることにより、ＤＲＡＭ３に対して列アドレスを指定する。
【００５９】
また、クロックｎ＋２において、リフレッシュ／クロック制御回路２が、レジスタ２１〜３１に供給する内部クロックＳ１０を、ＲＡＳ ｔｏ ＣＡＳディレイに応じた時間、例えば１クロックの間停止する。
【００６０】
次のクロックｎ＋３において、リフレッシュ／クロック制御回路２が、ＤＲＡＭ３に供給するＣＡＳ信号をアクティブにする。
【００６１】
次のクロックｎ＋４において、ＤＲＡＭ３が、指定された列アドレスおよび行アドレスに基づき、データ（ＤＡＴＡ）を読み出す。
【００６２】
また、クロックｎ＋４において、リフレッシュ／クロック制御回路２が、レジスタ２１〜３１に供給する内部クロックＳ１０を、ＣＡＳレイテンシに応じた時間、例えば１クロックの間停止する。
【００６３】
この発明の一実施形態によれば、以下の効果を得ることができる。
リフレッシュサイクル、プリチャージサイクル、ＲＡＳレイテンシ、ＣＡＳレイテンシ、またはＲＡＳ ｔｏ ＣＡＳディレイが生じた場合、リフレッシュ／クロック制御回路２が、遅延に応じた時間、レジスタ２１〜３１に供給する内部クロックＳ１０を停止する。レジスタ２１〜３１が停止している期間に、外部Ｉ／Ｆからメモリ回路１００にデータが供給されないように、または、メモリ回路１００から外部Ｉ／Ｆにデータ出力されないように、ハンドシェイク制御回路１が、ハンドシェイク信号により外部Ｉ／Ｆとやり取りを行う。これにより、メモリ回路において、ＳＲＡＭをＤＲＡＭに容易に置き換えることができる。
【００６４】
また、ＤＲＡＭ３の動作に遅延が発生する期間に応じて、ロジック側の全クロックが停止されるため、ロジック側からは遅延を見えないようにすることができる。したがって、ＳＲＡＭとＤＲＡＭとのアクセスタイミングを擬似的に同等にできる。すなわち、タイミングの変更によるシステムへの弊害をなくし、その確認のためのテスト時間も大幅に削減することができ、また、従来のメモリ回路に備えられたメモリを、大規模ＳＲＡＭから面積の小さいＤＲＡＭに容易に変更することができる。
【００６５】
また、システム変更に伴う論理処理の変更をなくすことができる。すなわち、システム変更後に、新たにシステムのテストをする必要をなくし、更に、テストコストも削減することができる。
【００６６】
以上、この発明の一実施形態について具体的に説明したが、この発明は、上述の一実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００６７】
例えば、上述の一実施形態において挙げた数値、メモリ回路の構成などはあくまでも例に過ぎず、必要に応じてこれと異なる数値、メモリ回路の構成などを用いてもよい。
【００６８】
また、この発明は、ＤＲ ＤＲＡＭ（Ｄｉｒｅｃｔ Ｒａｍｂｕｓ ＤＲＡＭ）またはＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ）を備えるメモリ回路に対して適用可能であることは言うまでもない。
【００６９】
【発明の効果】
以上説明したように、この発明によれば、メモリの動作に遅延が生じた場合、この遅延に応じた時間、データ処理手段に提供されるクロックが停止されるため、遅延に応じた時間、データ処理手段を停止することができる。よって、メモリ回路のメモリを容易に置き換えることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態によるメモリ回路の構成の一例を示すブロック図である。
【図２】この発明の一実施形態によるメモリ回路の動作の一例を説明するためのタイミングチャートである。
【図３】この発明の一実施形態によるメモリ回路の動作の一例を説明するためのタイミングチャートである。
【図４】この発明の一実施形態によるメモリ回路の動作の一例を説明するためのタイミングチャートである。
【図５】従来のメモリ回路の構成を示すブロック図である。
【図６】従来のメモリ回路の動作を説明するためのタイミングチャートである。
【図７】従来のメモリ回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１・・・ハンドシェイク制御回路、２・・・リフレッシュ／クロック制御回路、３・・・ＤＲＡＭ、１１〜１９・・・コンビネーションロジック、２１〜３１・・・レジスタ、４１〜５３・・・入力端子、６１〜６４・・・出力端子
Claims (4)
- データを記憶するメモリと、
上記メモリに供給されるデータ、および／または上記メモリから出力されるデータを少なくとも処理するデータ処理手段と、
上記メモリの動作に遅延が生じた場合、上記遅延に応じた時間、上記データ処理手段に供給されるクロックを停止するクロック制御手段と
を備えることを特徴とするメモリ回路。 - 上記遅延が、アドレスの指定、データ書き込み、またはデータ読み出しに関する遅延であることを特徴とする請求項１記載のメモリ回路。
- 上記メモリがＤＲＡＭであることを特徴とする請求項１記載のメモリ回路。
- 上記遅延が、リフレッシュサイクル、プリチャージサイクル、ＲＡＳレイテンシ、ＣＡＳレイテンシ、またはＲＡＳ ｔｏ ＣＡＳディレイであることを特徴とする請求項３記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003111630A JP2004318500A (ja) | 2003-04-16 | 2003-04-16 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003111630A JP2004318500A (ja) | 2003-04-16 | 2003-04-16 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004318500A true JP2004318500A (ja) | 2004-11-11 |
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ID=33472124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003111630A Abandoned JP2004318500A (ja) | 2003-04-16 | 2003-04-16 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004318500A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7301842B2 (en) | 2005-06-30 | 2007-11-27 | Hynix Semiconductor Inc. | Synchronous pseudo static random access memory |
| US7898835B2 (en) | 2007-06-21 | 2011-03-01 | Sony Corporation | Semiconductor memory device and method for operating semiconductor memory device |
| US8140743B2 (en) | 2007-06-21 | 2012-03-20 | Sony Corporation | Semiconductor memory device and method for operating semiconductor memory device |
-
2003
- 2003-04-16 JP JP2003111630A patent/JP2004318500A/ja not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7301842B2 (en) | 2005-06-30 | 2007-11-27 | Hynix Semiconductor Inc. | Synchronous pseudo static random access memory |
| US7898835B2 (en) | 2007-06-21 | 2011-03-01 | Sony Corporation | Semiconductor memory device and method for operating semiconductor memory device |
| US8140743B2 (en) | 2007-06-21 | 2012-03-20 | Sony Corporation | Semiconductor memory device and method for operating semiconductor memory device |
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