KR100294450B1 - 반도체메모리장치의어레이내부전원전압발생회로 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는 클럭 제어 회로, 행 어드레스 버퍼, 열 어드레스 버퍼, 어레이 내부 전원 전압 발생 회로, 행 디코더, 메모리 셀 어레이, 센스 앰프, 열 디코더, 데이터 입출력 버퍼들 및 어레이 내부 전원 전압 제어 회로를 제공한다. 상기 클럭 제어 회로는 외부로부터의 행 어드레스 스트로브, 열 어드레스 스트로브 및 기입 활성화 신호를 받아들여서 행 활성화 신호 및 제어 클럭을 출력한다. 상기 어드레스 버퍼들은 상기 제어 클럭의 제어에 의해 외부로부터의 어드레스들을 버퍼링하여 대응되는 상기 디코더들로 각각 공급한다. 상기 어레이 내부 전원 전압 발생 회로는 상기 내부 전원 전압 제어 회로로부터의 어레이 내부 전원 전압 제어 신호의 제어에 의해 외부 전원 전압보다 낮은 소정의 전압 레벨을 가지는 어레이 내부 전원 전압을 출력한다. 상기 디코더들은 상기 제어 클럭의 제어에 의해 상기 어드레스 버퍼들로부터의 상기 어드레스들을 대응되는 워드 라인 및 상기 비트 라인으로 공급한다. 상기 센스 앰프는 상기 열 어드레스에 의해 선택된 상기 워드 라인 및 비트 라인에 연결된 메모리 셀에 저장된 데이터를 센싱하여 출력한다. 상기 어레이 내부 전원 전압 제어 회로는 상기 행 활성화 신호가 활성화될 때, 활성화되고 그리고 상기 행 활성화 신호가 비활성화된 후, 소정의 지연 시간 후에 비활성화되는 상기 내부 전원 전압 제어 신호를 출력한다.

Description

반도체 메모리 장치의 어레이 내부 전원 전압 발생 회로(A CIRCUIT FOR GENERATING ARRAY INTERNAL VOLTAGE OF SEMICONDUCTOR MEMORY DEVICE)
본 발명은 반도체 메모리 장치(semiconductor memory device)에 관한 것으로서, 구체적으로는 다이나믹 랜덤 억세스 메모리(dynamic random access memory;DRAM) 장치의 어레이 내부 전원 전압 발생 회로(a circuit for generating array internal voltage)에 관한 것이다.
반도체 메모리 장치의 고집적화에 따른 집적도(density)의 증가는 칩(chip) 내에 사용되는 전원의 증가를 초래한다. 특히, 메모리 셀 어레이(memory cell array)에 공급되는 어레이 내부 전원 전압(array internal voltage;AIVC; 이하, 내부 전원 전압)은 메모리 셀의 챠지(charge)를 유지시키는 것 뿐만 아니라, 메모리 셀 어레이에 관련되는 신호(signal) 등에도 사용된다. 256M(mega)급 DRAM과 같이 고집적화 및 저전압화로 설계된 장치의 경우에는 상기 내부 전원 전압(AIVC)이 사용되는 장치의 동작 요건이 점차 까다로워지고 있다.
도 1 내지 도 3을 참조하면, 도 1의 일반적인 DRAM 장치는 행 어드레스 스트로브(row address strobe;), 열 어드레스 스트로브(column address strobe;) 및 기입 활성화 신호(write enable;)를 받아들여서, 주변 회로들을 제어하기 위한 제어 클럭(control clock;CLK) 및 내부 전원 전압 제어 신호(PAIVCE)를 출력하는 클럭 제어 회로(10), 행 어드레스(row address;R_ADDR)를 받아들이기 위한 행 어드레스 버퍼(21), 열 어드레스(column address;C_ADDR)를 받아들이기 위한 열 어드레스 버퍼(22), 내부 전원 전압(AIVC)을 발생하는 내부 전원 전압 발생 회로(30), 워드 라인(wordline)을 선택하기 위한 행 디코더(40), 데이터를 저장하는 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이(50), 상기 메모리 셀에 저장된 데이터를 센싱하기 위한 센스 앰프(60), 비트 라인(bitline)을 선택하기 위한 열 디코더(70) 및 데이터를 입출력시키기 위한 데이터 입출력 버퍼들(81, 82)을 구비한다.
도 2의 상기 내부 전원 전압(AIVC)은 소정의 전압 레벨(예를 들어, 2.5 볼트)까지는 상기 외부 전원 전압(external voltage;EVC)을 따라 상승한다. 그러나 상기 전압 레벨(2.5 볼트)에 이르면, 상기 내부 전원 전압(AIVC)은 일정한 내부 전원 전압(AIVC) 레벨을 유지한다. 도 3에서, 상기 DRAM 장치의 기입 및 독출 동작은 상기 행 어드레스 스트로브()가 활성화되면서 시작된다. 상기 행 어드레스 스트로브()는 상기 행 어드레스(R_ADDR)를 받아들이기 위해 하이 레벨이나 로우 레벨로 활성화된다. 상기 행 어드레스 스트로브()가 활성화되면, 상기 기입 및 독출 동작을 위해 행 활성화 신호(PR)가 활성화된다. 행 활성화 신호(PR)가 활성화되면, 상기 기입 및 독출 동작을 위해 상기 어드레스 버퍼들(21, 22)로 상기 어드레스들(R_ADDR, C_ADDR)이 입력된다.
상기 어드레스 버퍼들(21, 22)은 상기 제어 클럭(CLK)의 제어에 의해 상기 어드레스들(R_ADDR, C_ADDR)을 상기 디코더들(40, 70)로 각각 공급한다. 상기 디코더들(40, 70)은 상기 어드레스들(R_ADDR, C_ADDR)을 디코딩하여 상기 어드레스들(R_ADDR, C_ADDR)에 대응되는 상기 워드 라인(WL) 및 비트 라인(BL)을 선택한다. 상기 워드 라인(WL) 및 비트 라인(BL)이 선택되면, 상기 워드 라인(WL) 및 비트 라인(BL)에 연결된 메모리 셀의 기입 및 독출이 수행된다. 예를 들어, 선택된 워드 라인(W/L0) 및 비트 라인(BL)에 연결된 메모리 셀(memory cell;MC0)에 저장된 데이터가 1이고, 그리고 상기 메모리 셀(MC0)에 저장된 데이터를 독출하는 독출 동작을 수행한다고 하면, 상기 행 디코더(40)는 상기 워드 라인(WL0)을 선택하고 그리고 상기 열 디코더(70)는 상기 비트 라인(BL)에 연결된 센스 앰프(60)를 선택한다.
상기 비트 라인들(BL, BLB)은 상기 독출 동작이 수행되기 전에 소정의 프리챠지 전압 레벨(약AIVC)로 프리챠지되어 있다. 상기 메모리 셀(MC0)에 연결된 상기 워드 라인(WL0)이 선택되면, 상기 비트 라인(BL)은 메모리 셀 트랜지스터(MCN0)의 전류 통로가 도통됨으로 인해 상기 프리챠지 전압 레벨보다 미세하게 상승된 전압 레벨을 가진다. 그러나, 상기 비트 라인(BLB)은 메모리 셀(MC1)에 연결된 워드 라인(WL1)이 선택되지 않음으로 인해서, 상기 프리챠지 전압 레벨을 유지한다. 이로써, 상기 비트 라인들(BL, BLB)은 미세한 전압차를 가지게 된다.
상기 센스 앰프(60)는 독출 동작 동안에 상기 비트 라인들(BL, BLB)의 미세한 전압차를 센싱하여 상기 메모리 셀(MC0)의 데이터를 독출한다. 이때, 상기 내부 전원 전압 발생 회로(30)에서 공급되는 상기 내부 전원 전압(AIVC)은 상기 메모리 셀(MC0)의 데이터 및 상기 비트 라인(BLB)에 발생되는 기생 커패시턴스(parasitic capacitance)를 채우는데 사용되어 큰 소모량을 갖게 된다. 상기 센싱 동작이 종료되면, 상기 내부 전원 전압 발생 회로(30)는 소모된 상기 내부 전원 전압(AIVC)을 상기 센싱 동작 이전의 상태로 복구해야 한다.
도 3에서 알 수 있는 바와 같이, 비트 라인(BL)을 챠지 시키기 위해서 상당한 양의 전하가 소비되기 때문에, 비트 라인(BL) 전압이 증가함에 따라 내부 전원 전압(AIVC)이 낮아진다. 상기 복구 동작을 완벽하게 수행하기 위해서는 내부 전원 전압 제어 신호(PAIVCE)가 비활성화 되기 전에 내부 전압(AIVC)이 목표 전압(예를 들면, 2.5V)까지 회복되어야 한다.
그러나 일반적인 DRAM 장치에서는 내부 전원 전압 제어 신호(PAIVCE)가 활성화 되어 있는 동안에 위와 같이 낮아진 내부 전원 전압(AIVC)을 목표 전압까지 회복시키지 못하는 문제점이 발생한다. 그 결과, 메모리 셀이 다음 활성화 주기 동안에 다시 선택될 때, 정상적인 챠지 쉐어링 동작(normal charge sharing operation)을 수행하는 것이 어렵게 되거나 불가능하게 되고, 행 어드레스 스트로브()의 활성화 시간 또한 감소하게 된다. 이와 같은 문제점은 상기 내부 전원 전압(AIVC)이 낮아지게 되면 더욱 심화된다.
따라서 본 발명의 목적은 행 활성화 시간이 짧아지고 전원 전압이 낮아지더라도 완벽한 복구 동작을 수행할 수 있는 DRAM 장치를 제공하는 것이다.
제1도는 일반적인 DRAM 장치의 구성을 보여주는 블록도;
제2도는 외부 전원 전압과 어레이 내부 전원 전압의 관계를 보여주는 파형도;
제3도는 제1도의 DRAM 장치의 동작을 보여주는 동작 타이밍도;
제4도는 본 발명에 따른 DRAM 장치의 구성을 보여주는 블록도;
제5도는 제4도에 도시된 어레이 내부 전원 전압 발생 회로의 구성을 보여주는 회로도;
제6도는 제4도에 도시된 센스 앰프의 구성을 보여주는 회로도;
제7도는 제4도에 도시된 DRAM 장치에 구비되는 어레이 내부 전원 전압 제어 회로의 상세 회로도 및;
제8도는 제4도에 도시된 DRAM 장치의 동작을 보여주는 동작 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 클럭 제어 회로 210, 220 : 어드레스 버퍼
300 : 내부 전원 전압 발생 회로 400 : 행 디코더
500 : 메모리 셀 어레이 600 : 센스 앰프
700 : 열 디코더 810, 820 : 데이터 입출력 버퍼
900 : 내부 전원 전압 제어 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 반도체 메모리 장치는 데이터를 저장하는 메모리 셀 어레이와; 상기 메모리 셀 어레이로부터의 데이터를 센싱하는 센싱 회로와; 외부 전원 전압을 받아들이고, 내부 전원 전압 제어 신호에 응답해서 외부 전원 전압보다 낮은 소정의 전압 레벨을 가지는 내부 전원 전압을 발생하는 내부 전원 전압 발생 회로와; 외부로부터의 행 어드레스 스트로브 신호에 응답해서 데이터 독출 동작을 알리는 행 활성화 신호를 발생하는 행 활성화 신호 발생 회로 및; 상기 행 활성화 신호에 응답해서 상기 센싱 회로의 센싱 동작 후, 상기 센싱 동작에 의해 소모된 상기 내부 전원 전압을 복구하기에 충분한 활성화 구간을 가지는 상기 내부 전원 전압 제어 신호를 출력하는 내부 전원 전압 제어 회로를 포함한다.
이 실시예에 있어서, 상기 내부 전원 전압 제어 회로는 상기 클럭 제어 회로로부터의 상기 행 활성화 신호를 지연시키는 지연 회로 및, 상기 클럭 제어 회로로부터의 상기 행 활성화 신호 및 상기 지연 회로에 의해서 지연된 상기 행 활성화 신호를 조합해서 상기 내부 전원 전압 제어 신호를 발생하는 클럭 발생 회로를 포함한다.
이 실시예에 있어서, 상기 지연 회로는 상기 클럭 제어 회로와 상기 클럭 발생 회로의 사이에 직렬로 연결된 짝수 개의 인버터들을 포함한다.
이 실시예에 있어서, 상기 클럭 발생 회로는 상기 행 활성화 신호 및 지연된 상기 행 활성화 신호를 조합하는 노어 게이트 및, 상기 노어 게이트의 출력 신호를 반전시키는 인버터를 포함한다.
(작용)
이와 같은 장치에 의해서, 센싱 동작이 종료된 후에도 소정의 시간 동안 내부 전원 전압 발생 회로를 활성화시킴으로써, 센싱 동작 동안 소모된 내부 전원 전압을 완전히 복구할 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 도 4 내지 도 8에 의거하여 상세히 설명한다.
도 4를 참조하면, 본 발명에 따른 신규한 DRAM 장치는 클럭 제어 회로(100), 행 어드레스 버퍼(210), 열 어드레스 버퍼(220), 내부 전원 전압 발생 회로(300), 행 디코더(400), 메모리 셀 어레이(500), 센스 앰프(600), 열 디코더(700), 데이터 입출력 버퍼들(810, 820) 및 내부 전원 전압 제어 회로(900)를 포함한다. 상기 클럭 제어 회로(100)는 외부로부터의 행 어드레스(R_ADDR)를 받아들이기 위한 행 어드레스 스트로브(), 열 어드레스(C_ADDR)를 받아들이기 위한 열 어드레스 스트로브() 및 기입동작을 위한 기입 활성화 신호()를 받아들여서 상기 행 어드레스 버퍼(210), 상기 열 어드레스 버퍼(220), 상기 행 디코더(400), 상기 센스 앰프(600) 그리고 상기 열 디코더(700)를 제어하기 위한 제어 클럭(CLK) 및 상기 내부 전원 전압 제어 회로(900)를 제어하기 위한 행 활성화 신호(PR)를 출력한다.
상기 행 어드레스 버퍼(210)는 상기 제어 클럭(CLK)의 제어에 의해 외부로부터 공급되는 상기 행 어드레스(R_ADDR)를 버퍼링(buffering)하여 상기 행 디코더(400)로 공급한다. 상기 열 어드레스 버퍼(220)는 상기 제어 클럭(CLK)의 제어에 의해 외부로부터의 상기 열 어드레스(C_ADDR)를 버퍼링하여 상기 열 디코더(700)로 공급한다. 상기 내부 전원 전압 발생 회로(300)는 상기 내부 전원 전압 제어 회로(900)로부터의 내부 전원 전압 제어 신호(PAIVCE)의 제어에 의해 외부로부터의 외부 전원 전압(EVC)보다 낮은 소정의 전압 레벨을 가지는 상기 내부 전원 전압(AIVC)을 출력한다. 상기 행 디코더(400)는 상기 제어 클럭(CLK)의 제어에 의해 상기 행 어드레스 버퍼(210)로부터의 상기 행 어드레스(R_ADDR)를 디코딩하여 상기 메모리 셀 어레이(500)의 대응되는 워드 라인(WL)으로 공급한다.
상기 메모리 셀 어레이(500)는 행의 방향을 따라 신장하는 복수 개의 워드 라인들과, 상기 워드 라인들에 교차되도록 열의 방향을 따라 신장하는 복수 쌍의 비트 라인들 및 대응되는 상기 워드 라인과 상기 비트 라인에 연결되는 트랜지스터와 커패시터를 가지는 복수 개의 메모리 셀들을 구비한다. 상기 메모리 셀 어레이(500)는 상기 데이터 입력 버퍼(810)를 통해 입력되는 데이터를 상기 행 디코더(400) 및 상기 열 디코더(700)에 의해 선택된 상기 메모리 셀에 저장한다. 상기 센스 앰프(600)는 상기 제어 클럭(CLK)의 제어에 의해 상기 어드레스들(R_ADDR, C_ADDR)에 대응되는 메모리 셀에 저장된 데이터를 상기 메모리 셀에 연결된 상기 비트 라인들(BL, BLB)의 전압 차를 이용하여 센싱한다.
상기 열 디코더(700)는 상기 제어 클럭(CLK)의 제어에 의해 상기 열 어드레스 버퍼(220)로부터의 상기 열 어드레스(C_ADDR)를 디코딩하여 상기 메모리 셀 어레이(500)로 공급한다. 상기 데이터 입력 버퍼(810)는 데이터 입출력 패드(DQ)를 통해 입력되는 입력 데이터를 상기 센스 앰프(600)로 공급한다. 상기 데이터 출력 버퍼(820)는 상기 센스 앰프(600)로부터의 출력 데이터를 상기 입출력 패드(DQ)를 통해 외부로 출력한다. 상기 내부 전원 전압 제어 회로(900)는 상기 클럭 제어 회로(100)로부터의 상기 행 활성화 신호(PR)에 응답해서 상기 내부 전원 전압 발생 회로(300)를 제어하기 위한 상기 내부 전원 전압 제어 신호(PAIVCE)를 출력한다.
도 5를 참조하면, 상기 내부 전원 전압 발생 회로(300)는 MOS 트랜지스터들(PM1, PM2, PM3, NM1, NM2, NM3)을 포함한다. 상기 MOS 트랜지스터들(PM1, PM2)은 상기 외부 전원 전압(EVC)과 상기 MOS 트랜지스터들(NM1, NM2)의 드레인들 사이에 각각 형성되는 전류 통로들 및 상기 MOS 트랜지스터(PM2)의 드레인에 연결된 게이트들을 가진다. 상기 MOS 트랜지스터들(NM1, NM2)은 상기 MOS 트랜지스터들(PM1, PM2)의 드레인들과 상기 MOS 트랜지스터(NM3)의 드레인 사이에 각각 형성되는 전류 통로들 및 기준 전압(VREF)과 상기 내부 전원 전압(AIVC)에 의해서 각각 제어되는 게이트들을 가진다. 상기 MOS 트랜지스터(NM3)는 상기 MOS 트랜지스터들(NM1, NM2)의 소오스들의 접속점과 상기 접지 전압(VSS) 사이에 형성되는 전류 통로 및 상기 내부 전원 전압 제어 신호(PAIVCE)에 의해 제어되는 게이트를 가진다. 상기 MOS 트랜지스터(PM3)는 상기 외부 전원 전압(EVC)과 상기 MOS 트랜지스터(NM2)의 게이트 사이에 형성되는 전류 통로 및 노드(ND1)에 챠지되는 전압 레벨에 따라 제어되는 게이트를 가진다.
도 6을 참조하면, 상기 센스 앰프(600)는 MOS 트랜지스터들(PM1, PM2, PM3, NM1, NM2, NM3)로 구성된다. 상기 PMOS 트랜지스터들(PM1, PM2)은 상기 PMOS 트랜지스터(PM3)의 드레인과 상기 비트 라인들(BL, BLB)의 사이에 형성되는 전류 통로들 및 상기 비트 라인들(BL, BLB)에 연결된 게이트들을 가진다. 상기 NMOS 트랜지스터들(NM1, NM2)은 상기 NMOS 트랜지스터(NM3)의 소오스와 상기 비트 라인들(BL, BLB)의 사이에 형성되는 전류 통로들 및 상기 비트 라인들(BL, BLB)에 연결된 게이트들을 가진다. 상기 PMOS 트랜지스터(PM3)는 상기 내부 전원 전압 발생 회로(300)의 출력 단자(도시되지 않음)와 상기 PMOS 트랜지스터들(PM1, PM2)의 접속점 즉, 노드(ND3) 사이에 형성되는 전류 통로 및 신호(LAPG)에 의해 제어되는 게이트를 가진다. 상기 NMOS 트랜지스터(NM3)는 상기 NMOS 트랜지스터들(NM1, NM2)의 접속점 즉 노드(ND4)와 접지 전압(VSS)의 사이에 형성되는 전류 통로 및 신호(LANG)에 의해 제어되는 게이트를 가진다.
도 7을 참조하면, 상기 내부 전원 전압 제어 회로(900)는 지연 회로(910) 및 클럭 발생 회로(920)를 포함한다. 상기 지연 회로(910)는 인버터들(911, 912)을 포함한다. 상기 인버터(911)의 입력 단자는 도 4의 상기 클럭 제어 회로(100)에 연결되고 그리고 출력 단자는 상기 인버터(912)의 입력 단자에 연결된다. 상기 인버터(912)의 입력 단자는 상기 인버터(911)의 출력 단자에 연결되고 그리고 출력 단자는 상기 클럭 발생 회로(920)의 노어 게이트(921)의 제 1 입력 단자에 연결된다. 상기 클럭 발생 회로(920)는 노어 게이트(921) 및 인버터(922)를 포함한다. 상기 노어 게이트(921)의 제 1 입력 단자는 상기 인버터(912)의 상기 출력 단자에 연결되고, 제 2 입력 단자는 상기 클럭 제어 회로(100)에 연결되고 그리고 출력 단자는 상기 인버터(922)의 입력 단자에 연결된다. 상기 인버터(922)의 입력 단자는 상기 노어 게이트(921)의 출력 단자에 연결되고 그리고 출력 단자는 도 5의 상기 MOS 트랜지스터(NM3)의 게이트에 연결된다.
상기 내부 전원 전압 제어 회로(900)는, 행 활성화 신호(PR)가 로우 레벨에서 하이 레벨로 천이되는 것에 응답해서 내부 전원 전압 제어 신호(PAIVCE)를 활성화시키고, 지연회로(910)에 의해서 지연된 행 활성화 신호(PR)가 하이 레벨에서 로우 레벨로 천이되는 것에 응답해서 내부 전원 전압 제어 신호(PAIVCE)를 비활성화시킨다.
상기와 같은 구성에 따르면, 행 활성화 신호(PR)가 로우 레벨일 때, 내부 전원 전압 제어 신호(PAIVCE)는 로우 레벨이고, 클럭 발생회로(920)에 구비된 노어 게이트(921)의 입력 단자들은 각각 로우 레벨을 유지한다. 행 활성화 신호(PR)가 로우 레벨에서 하이 레벨로 천이될 때, 내부 전원 전압 제어 신호(PAIVCE)가 로우 레벨에서 하이 레벨로 천이될 때, 내부 전원 전압 제어 신호(PAIVCE)는 클럭 발생회로(920)의 노어 게이트(921) 및 인버터(922)를 통해 하이 레벨로 천이 된다. 이 때, 노어 게이트(921)의 입력 단자들은 각각 하이 레벨을 유지한다. 그리고, 행 활성화 신호(PR)가 하이 레벨에서 로우 레벨로 천이 되더라도, 상기 내부 전원 전압 제어 신호(PAIVCE)는 계속해서 하이 레벨을 유지한다. 따라서, 본 발명에 의한 내부 전원 전압 제어 회로(300)는 종래의 DRAM 장치와 달리 행 어드레스 스트로브()가 비활성 되더라도 활성화 상태를 유지한다. 그리고, 상기 내부 전원 전압 제어 신호(PAIVCE)는 상기 인버터들(911, 912, 922) 및 노어 게이트(921)에 의해 결정된 시간이 지나면 비활성화 된다.
이하, 도 4 내지 도 8을 참조하여 본 발명의 실시예에 따른 DRAM 장치의 내부 전원 전압 발생 회로의 동작이 설명된다.
도 4 내지 도 8을 참조하면, 본 발명의 실시예에 따른 DRAM 장치의 동작은 크게 기입 동작과 독출 동작으로 구분될 수 있다. 상기 내부 전원 전압(AIVC)은 상기 기입 및 독출 동작 동안에 상기 메모리 셀들에 데이터를 기입하거나 상기 메모리 셀들에 저장된 데이터를 독출할 때 사용된다. 상기 기입 및 독출 동작 동안에, 상기 행 어드레스 스트로브()는 상기 행 어드레스(R_ADDR)를 받아들이기 위해 로우 레벨로 활성화된다. 상기 행 어드레스 스트로브()가 활성화되면, 상기 기입 및 독출 동작을 위해 행 활성화 신호(PR)가 활성화된다. 행 활성화 신호(PR)가 활성화되면, 상기 어드레스 버퍼들(210, 220)로 상기 어드레스들(R_ADDR, C_ADDR)이 입력된다.
상기 디코더들(400, 700)은 상기 어드레스들(R_ADDR, C_ADDR)에 의해 대응되는 상기 워드 라인(WL) 및 비트 라인(BL)을 선택된다. 상기 워드 라인(WL) 및 비트 라인(BL)이 선택되면, 상기 워드 라인(WL) 및 비트 라인(BL)에 연결된 메모리 셀의 기입 및 독출이 수행된다. 이때, 도 7의 상기 내부 전원 전압 제어 회로(900)는 상기 클럭 제어 회로(100)로부터의 상기 행 활성화 신호(PR)가 활성화될 때, 활성화되고 그리고 상기 행 활성화 신호(PR)가 비활성화된 후, 소정의 지연 시간후에 비활성화되는 상기 내부 전원 전압 제어 신호(PAIVCE)를 출력한다. 도 8의 로우 레벨의 상기 행 어드레스 스트로브()가 활성화되면, 상기 클럭 제어 회로(100)는 상기 행 어드레스 스트로브()와 동일한 펄스 폭을 가지는 하이 레벨의 상기 행 활성화 신호(PR)를 출력한다.
상기 내부 전원 전압 제어 회로(900)의 상기 지연 회로(910)는 하이 레벨의 상기 행 활성화 신호(PR)를 지연시켜 상기 클럭 발생 회로(920)의 상기 노어 게이트(921)로 공급한다. 상기 노어 게이트(921)는 상기 지연 회로(910)에 의해 지연된 상기 행 활성화 신호(PR)에 상관없이 로우 레벨의 상기 내부 전원 전압 제어 신호(PAIVCE)를 출력한다. 상기 인버터(922)는 로우 레벨의 상기 내부 전원 전압 제어 신호(PAIVCE)를 반전시켜 하이 레벨의 상기 내부 전원 전압 제어 신호(PAIVCE)를 도 5에 도시된 MOS 트랜지스터(NM3)로 공급한다.
도 5의 상기 내부 전원 전압 발생 회로(300)는 하이 레벨의 상기 내부 전원 전압 제어 신호(PAIVCE)의 제어에 의해 상기 내부 전원 전압(AIVC)을 상기 센스 앰프(600)로 공급한다. 상기 내부 전원 전압 발생 회로(300)의 상기 MOS 트랜지스터들(PM1, PM2)은 상기 외부 전원 전압(EVC)보다 소정의 전압 레벨만큼 낮은 전압에 상응하는 전하들을 상기 MOS 트랜지스터들(NM1, NM2)의 드레인들로 전달한다. 상기 MOS 트랜지스터들(NM1, NM2)은 상기 기준 전압(VREF)과 상기 내부 전원 전압(AIVC)의 전압 레벨들에 따라 상기 MOS 트랜지스터들(PM1, PM2)을 통해 전달되는 전하들을 상기 NMOS 트랜지스터(NM3)로 전달한다. 상기 MOS 트랜지스터(NM3)는 상기 내부 전원 전압 제어 신호(PAIVCE)의 제어에 의해 상기 MOS 트랜지스터들(NM1, NM2)로부터 전달되는 전하들을 상기 접지 전압(VSS)으로 디스챠지한다. 상기 MOS 트랜지스터(PM3)는 노드(ND1)의 전압 레벨에 따라 상기 외부 전원 전압(EVC)으로부터 상기 내부 전원 전압 레벨에 상응하는 전하들을 상기 노드(ND2)로 전달한다. 이로써, 상기 노드(ND2)에 챠지된 상기 내부 전원 전압(AIVC) 레벨에 상응하는 전하들이 상기 센스 앰프(600)로 공급된다.
상기 내부 전원 전압(AIVC)이 상기 센스 앰프(600)로 공급된 후, 상기 메모리 셀 어레이(500)의 메모리 셀(MC0)에 저장된 데이터를 독출하는 센싱 동작이 시작되면, 상기 행 디코더(400)는 상기 워드 라인(WL0)을 선택하고 그리고 상기 열 디코더(700)는 상기 비트 라인(BL)에 연결된 센스 앰프(600)를 선택한다. 상기 메모리 셀(MC0)에 연결된 상기 비트 라인들(BL, BLB)은 상기 독출 동작이 수행되기 전에 소정의 프리챠지 전압 레벨(약AIVC)로 프리챠지되어 있다. 상기 메모리 셀(MC0)에 연결된 상기 워드 라인(WL0)이 선택되면, 메모리 셀 트랜지스터(MCN0)의 전류 통로가 도통되어 상기 비트 라인(BL)은 상기 프리챠지 전압 레벨보다 미세하게 상승된 전압 레벨을 가진다. 그러나, 상기 비트 라인(BLB)은 메모리 셀(MC1)의 워드 라인(WL1)이 선택되지 않음으로 인해서, 상기 프리챠지 전압 레벨을 유지한다. 이로써, 상기 비트 라인들(BL, BLB)은 미세한 전압차를 가지게 된다.
도 6의 상기 센스 앰프(600)는 독출 동작 동안에 상기 어드레스들(R_ADDR, C_ADDR)에 의해 선택된 메모리 셀에 연결된 상기 비트 라인들(BL, BLB)의 미세한 전압차를 센싱하여 상기 메모리 셀(MC0)의 데이터를 독출한다. 상기 워드 라인(WL0)이 선택되면, 상기 센스 앰프(500)의 트랜지스터들(PM3, NM3)의 게이트들에 상기 신호들(LAPG, LANG)이 각각 공급된다. 상기 신호들(LAPG, LANG)이 공급되면, 상기 센스 앰프(600)의 상기 노드(ND3)는 상기 PMOS 트랜지스터(PM3)의 전류 통로를 통해 상기 내부 전원 전압(AIVC) 레벨로 챠지되고 그리고 상기 노드(ND4)는 상기 NMOS 트랜지스터들(NM3)의 전류 통로를 통해 상기 접지 전압(VSS) 레벨로 디스챠지된다. 상기 노드들(ND3, ND4)의 전압 레벨이 결정되면, 상기 비트 라인들(BL, BLB)의 전압 레벨은 상기 MOS 트랜지스터들(PM1, PM2, NM1, NM2)에 의해 하이 레벨과 로우 레벨로 크게 벌어진다.
상기 센싱 동작이 종료되면, 상기 행 어드레스 스트로브()가 하이 레벨로 비활성화되고, 이에 따라 상기 행 활성화 신호(PR)도 로우 레벨로 비활성화된다. 도 7의 상기 내부 전원 전압 제어 회로(900)의 상기 지연 회로(910)는 로우 레벨로 천이되는 상기 행 활성화 신호(PR)를 지연시킨다. 상기 클럭 발생 회로(920)의 상기 노어 게이트(921)는 지연된 로우 레벨의 상기 행 활성화 신호(PR)가 입력될 때까지 로우 레벨의 상기 내부 전원 전압 제어 신호(PAIVCE)를 출력하고 그리고 상기 로우 레벨의 상기 행 활성화 신호(PR)가 입력되면, 하이 레벨의 상기 내부 전원 전압 제어 신호(PAIVCE)를 출력한다.
상기 내부 전원 전압 제어 회로(900)의 상기 인버터(922)는 상기 노어 게이트(921)로부터의 상기 내부 전원 전압 제어 신호(PAIVCE)를 반전시킨다. 이로써, 상기 내부 전원 전압 제어 회로(900)에서 출력되는 상기 내부 전원 전압 제어 신호(PAIVCE)의 펄스 폭 즉, 활성화 구간이 길어진다. 상기 내부 전원 전압 제어 신호(PAIVCE)의 활성화 구간이 길어짐으로써, 상기 센싱 동작이 종료된 후, 상기 내부 전원 전압 발생 회로(300)는 상기 센싱 동작에 의해 소모된 상기 내부 전원 전압(AIVC)을 센싱 동작전의 상기 내부 전원 전압 레벨로 완전히 복구한다.
상술한 바와 같이, 센싱 동작이 수행되는 동안, 상기 어드레스된 메모리셀과 관련된 복구 동작이 수행된다. 도 8을 통해 알 수 있는 바와 같이, 상기 비트 라인이 증가함에 따라 내부 전원 전압(AIVC)은 낮아진다. 이는 상기 비트 라인(BL)을 챠지시키기 위해 상당한 양의 전하들이 소비되기 때문이다. 그러므로, 상기 복구 동작을 완벽하게 수행하기 위해서는 내부 전원 전압 제어 신호(PAIVCE) 또는 상기 신호들(LANG, LAPG)이 비활성화 되기 전에 내부 전원 전압(AIVC)을 목표 전압(예를 들면, 2.5V)까지 회복시켜야 한다.
종래의 DRAM 장치의 경우, 센싱 동작에 의해 낮아진 내부 전원 전압(AIVC)을 목표 전압까지 회복시키기 전에 행 어드레스 스트로브()의 활성화 시간에 대응하는 펄스 폭을 가지는 내부 전원 전압 제어 신호(PAIVCE)가 비활성 된다 (도 3 참조). 그러나, 본 발명에 의한 DRAM 장치의 경우, 내부 전원 전압 제어 신호(PAIVCE)의 비활성 시간이 소정의 시간 동안 지연되어 상기 냅 전원 전압을 목표 전압까지 회복시키는데 요구되는 시간에 대응된다. 즉, 사이 신호들(RS,)이 비활성 되더라도 내부 전원 전압 제어 신호(PAIVCE)는 활성화 상태를 유지한다. 따라서, 내부 전원 전압(AIVC)이 목표 전압까지 충분히 회복되도록 함으로써, 목표 전압 레벨을 갖는 내부 전원 전압(AIVC)에서 상기 비트 라인(BL)이 챠지 된다. 그 결과, 어드레스 메모리 셀을 위한 복구 동작이 완벽하게 수행될 수 있다. 상기 DRAM 장치에 있어서, 상기 목표 전압 레벨까지 내부 전원 전압을 회복시키기 위해 요구되는 시간이 경과한 후에는, 상기 신호들(PAIVCE, LANG, LAPG)이 비활성 되고, 선택된 워드라인(WL0)이 비활성 되어, 센싱 동작이 완료 된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 본 발명의 DRAM 장치에 따르면, 행 활성화 시간, 즉 행 어드레스 스트로브()의 펄스 폭이 감소되더라도 복구 동작 또는 리프레쉬 동작이 수행될 수 있다. 그리고, 상기 DRAM 장치의 내부 전원 전압이 낮아지더라도 내부 전원 전압 제어 신호(PAIVCE)의 펄스 폭을 조절함으로써 DRAM의 복구 동작 또는 리프레쉬 동작을 완벽하게 수행할 수 있으므로 DRAM 장치의 신뢰성이 향상된다.

Claims (4)

  1. 데이터를 저장하는 메모리 셀 어레이와;
    상기 메모리 셀 어레이로부터의 데이터를 센싱하는 센싱 회로와;
    외부 전원 전압을 받아들이고, 내부 전원 전압 제어 신호에 응답해서 외부 전원 전압보다 낮은 소정의 전압 레벨을 가지는 내부 전원 전압을 발생하는 내부 전원 전압 발생 회로와;
    외부로부터의 행 어드레스 스트로브 신호에 응답해서 데이터 독출 동작을 알리는 행 활성화 신호를 발생하는 행 활성화 신호 발생 회로 및;
    상기 행 활성화 신호에 응답해서 상기 센싱 회로의 센싱 동작 후, 상기 센싱 동작에 의해 소모된 상기 내부 전원 전압을 복구하기에 충분한 활성화 구간을 가지는 상기 내부 전원 전압 제어 신호를 출력하는 내부 전원 전압 제어 회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 내부 전원 전압 제어 회로는
    상기 클럭 제어 회로로부터의 상기 행 활성화 신호를 지연시키는 지연 회로 및,
    상기 클럭 제어 회로로부터의 상기 행 활성화 신호 및 상기 지연 회로에 의해서 지연된 상기 행 활성화 신호를 조합해서 상기 내부 전원 전압 제어 신호를 발생하는 클럭 발생 회로를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 지연 회로는,
    상기 클럭 제어 회로와 상기 클럭 발생 회로의 사이에 직렬로 연결된 짝수 개의 인버터들을 포함하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 클럭 발생 회로는,
    상기 행 활성화 신호 및 지연된 상기 행 활성화 신호를 조합하는 노어 게이트 및,
    상기 노어 게이트의 출력 신호를 반전시키는 인버터를 포함하는 반도체 메모리 장치.
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