KR100670665B1 - 반도체 메모리 장치의 레이턴시 제어 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 레이턴시 제어 회로에 관한 것으로서, 특히, 동기식 슈도우 SRAM(Pseudo Static Random Access Memory)에서 리드 동작시 동작 성능을 향상시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명의 프리차지부는 리프레쉬 동작을 수행하는 버스트 리드 구간 동안 레이턴시를 확장하기 위한 프리차지 리셋신호를 출력하고, 리프레쉬 주기 검출부는 리프레쉬 주기를 검출하고 버스트 리드 구간에서는 레이턴시 확장신호를 활성화시키며, 레이턴시 제어부는 리프레쉬 동작이 수행되지 않는 구간에서는 고정된 레이턴시 신호를 출력하고, 리프레쉬 동작이 수행되는 구간에서는 레이턴시 신호의 사이클을 확장시켜 출력하게 된다.
Pseudo SRAM, 레이턴시, 사이클, 확장

Description

반도체 메모리 장치의 레이턴시 제어 회로{Latency control circuit of semiconductor memory device}
도 1은 종래의 반도체 메모리 장치의 레이턴시 제어 회로에 관한 구성도.
도 2는 종래의 반도체 메모리 장치의 레이턴시 제어 회로에 관한 동작 타이밍도.
도 3은 본 발명에 따른 반도체 메모리 장치의 레이턴시 제어 회로에 관한 구성도.
도 4는 도 3의 프리차지부에 관한 상세 회로도.
도 5는 도 3의 리프레쉬 주기 검출부에 관한 상세 회로도.
도 6은 도 3의 레이턴시 제어부에 관한 상세 회로도.
도 7은 본 발명에 따른 반도체 메모리 장치의 레이턴시 제어 회로에 관한 동작 타이밍도.
도 8은 본 발명의 버스트 라이트/리드 동작에 관한 시뮬레이션도.
본 발명은 반도체 메모리 장치의 레이턴시 제어 회로에 관한 것으로서, 특히, 동기식 슈도우 SRAM(Pseudo Static Random Access Memory)에서 리드 동작시 동작 성능을 향상시킬 수 있도록 하는 기술이다.
일반적으로 디램(DRAM;Dynamic Random Access Memory)은 캐패시터에 전하의 형태로 정보를 저장하고, 이 캐패시터의 축적 전하를 트랜지스터를 통해 대응하는 비트라인에 전하분배 한 후, 감지 증폭기에 의해 증폭하여 데이타를 판독한다. 이러한 디램에 있어서 메모리 셀은 한개의 트랜지스터와 한개의 캐패시터로 구성되기 때문에, 큰 기억 용량의 메모리를 적은 면적으로 실현할 수 있다.
한편, 최근의 메모리 장치는 고속 동작, 소비 전류의 절감 및 처리 시스템의 소형화 등의 목적을 달성하기 위해서 메모리 소자의 미세화를 진행하고 있다. 이러한 소자의 미세화에 따라 메모리 셀 캐패시터의 면적이 작아지고 이에 따라 메모리 셀 캐패시터의 용량값이 작아지게 되었다. 따라서, 메모리 셀 캐패시터의 용량 값이 작아지게 되면, 캐패시터에 대해서 동일한 전압 레벨의 데이타를 기입하더라도 유지할 수 있는 전하량이 저감된다.
이러한 캐패시터의 유지 전하량이 저감되는 것을 보상하기 위해서 주기적으로 리프레쉬 동작이 실행된다. 여기서, 리프레쉬 동작은 메모리 셀의 저장 캐패시터에 저장된 데이타를 비트라인을 통해 판독한 후 감지 증폭기에 의해 증폭하고, 이 증폭 데이타를 본래의 메모리 셀 캐패시터에 재기입(rewrite) 하는 것이다.
따라서, 미세화된 소자에 있어서 데이타 유지 특성이 열화된 경우 이러한 데 이타 유지 특성의 열화를 보상하기 위해서는 리프레쉬 주기를 짧게 할 필요가 있다. 그러나, 리프레쉬 주기를 짧게 한 경우 리프레쉬 동작을 수행하는 동안 외부의 처리 장치가 디램에 엑세스할 수 없기 때문에 처리 시스템의 성능이 저하된다.
또한, 리프레쉬 간격이 짧아진 경우 리프레쉬 동작을 위한 소비 전류가 증가하게 된다. 특히, 배터리 구동형 휴대 기기 등의 데이타 유지 모드에서 요구되는 낮은 대기(Standby) 전류의 조건을 만족시킬 수 없다. 이에 따라, 이러한 저소비 전류가 요구되는 배터리 구동형 휴대 기기 등의 용도로 디램을 적용할 수 없게 된다.
이러한 디램의 리프레쉬 문제를 해소하는 방법 중의 하나로 디램을 SRAM(Static Random Access Memory)과 같이 동작시키는 PSRAM(Pseudo Static Random Access Memory)이 알려져 있다.
PSRAM은 메모리 엑세스 사이클 중 한 사이클 내에서 통상의 데이타의 리드 및 라이트 동작을 실행하는 사이클과 리프레쉬를 실행하는 리프레쉬 사이클이 연속해서 실행된다. 즉, 한개의 엑세스 사이클에서 리프레쉬가 실행되기 때문에 외부 엑세스 동작에 대해 리프레쉬를 숨길 수 있어 디램을 외관상 SRAM으로 동작시킬 수 있게 된다.
도 1은 이러한 종래의 PSRAM에 있어서 레이턴시 제어 회로에 관한 구성도이다.
종래의 레이턴시 제어 회로는 레이턴시 디코더(1)를 구비한다. 이러한 레이턴시 디코더(1)는 레이턴시 셋팅신호 BCR[13:11]를 디코딩하여 고정된 레이턴시 LT<2:6>를 출력한다. 여기서, 레이턴시 셋팅신호 BCR(Bus Configuration Register)[13:11]는 레이턴시를 셋팅하기 위한 모드 레지스터 셋트(MRS;Mode Register Set)의 설정시 외부 어드레스 A11,A12,A13를 인가받아 생성된 신호이다.
통상적으로 비동기(Asynchronous)로 페이지 동작을 수행하는 PSRAM에 있어서, 리드 동작시 입력되는 페이지 어드레스의 토글(Toggle)이 있을 경우 워드라인을 인에이블 하기 위한 정상 어드레스가 먼저 토글하고, tRC(일반적으로, 70~85㎱) 만큼의 시간 후에 페이지 어드레스가 토글해야 한다.
이러한 tRC는 두개의 사이클로 구성되는데, 그 하나는 엑세스를 수행하기 위한 어드레스를 엑티브 하기 위한 사이클이며, 또 하나는 캐패시턴스로 이루어진 디램 셀을 리프레쉬하기 위한 사이클이다.
또한, 동기식(Synchronous) 슈도우 SRAM에서는 데이타가 출력되는 tRC 시간을 확보하기 위해 초기 레이턴시(Initial latency)를 설정하게 된다. 여기서, 초기 레이턴시란 버스트 동작의 시작 시점부터 유효한 데이타가 출력되는 시점까지의 클럭 수를 말한다.
그런데, 종래의 반도체 메모리 장치의 레이턴시 제어 회로는 도 2의 타이밍도에서 보는 바와 같이 레이턴시 디코더(1)에 의해 초기 레이턴시를 고정하여 고정된 레이턴시(Fixed latency)를 출력하게 된다.
통상적으로 리프레쉬 동작은 매 사이클마다 수행되는 것이 아니며, 수 내지 수십 ㎲의 간격으로 가끔식 수행된다. 그럼에도 불구하고, 종래의 레이턴시 제어장치는 버스트 리드 동작시 초기 레이턴시가 고정되기 때문에 리프레쉬를 위한 레 이턴시 사이클을 항상 확보하고 있어야만 한다.
예를 들어, 도 2의 타이밍도에서 클럭 사이클이 20㎱이고 디바이스의 속도가 70㎱인 경우 버스트 리드 동작의 초기 레이턴시가 4로 고정된다. 그리고, 디바이스의 속도가 85㎱인 경우에는 버스트 리드 동작의 초기 레이턴시가 5로 고정된다.
이에 따라, 종래의 레이턴시 제어 장치는 리프레쉬의 수행 주기와 무관하게 일정한 레이턴시를 확보하기 때문에 이에 따른 동작 성능이 감소하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 동기식 슈도우 SRAM(Pseudo Static Random Access Memory)에서 버스트 리드 동작시 리프레쉬에 따라 레이턴시를 가변하여 동작 성능을 향상시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 레이턴시 제어 회로는, 리프레쉬 신호와 노말 엑티브 신호에 따라 리프레쉬 동작을 수행하는 버스 리드 구간 동안 레이턴시를 확장하기 위한 프리차지 리셋신호를 출력하는 프리차지부; 레이턴시의 확장 정보를 포함하는 레이턴시 셋팅신호와 프리차지 리셋신호에 따라 리프레쉬 주기를 검출하여, 버스트 리드 구간에서는 레이턴시 확장신호 를 활성화시키고, 프리차지 리셋신호의 활성화시 레이턴시 확장신호를 비활성화시키는 리프레쉬 주기 검출부; 외부 어드레스를 디코딩하여 고정된 레이턴시 정보를 포함하는 레이턴시 프리신호를 출력하는 레이턴시 디코더; 및 리프레쉬 동작이 수행되지 않는 구간에서는 레이턴시 프리신호에 따라 고정된 레이턴시 신호를 출력하고, 리프레쉬 동작이 수행되는 구간에서는 레이턴시 확장신호에 따라 레이턴시 신호의 사이클을 확장시켜 출력하는 레이턴시 제어부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 레이턴시 제어 회로에 관한 구성도이다.
본 발명은 프리차지부(10), 리프레쉬 주기 검출부(20), 레이턴시 디코더(30) 및 레이턴시 제어부(40)를 구비한다.
여기서, 프리차지부(10)는 리프레쉬 신호 REFb, 상위/하위 어드레스 천이 검출신호 ATD_U,ATD_L, 센싱신호 SEN, 노말 엑티브 신호 NATV, 칩 선택신호 CS_P 및 라이트 인에이블 신호 WEB_P에 따라 프리차지 동작을 제어하여 프리차지 신호 PCG와 프리차지 리셋신호 PCG_E_RE를 출력한다.
여기서, 칩 선택신호 CS_P는 칩을 비선택할 경우 로우 펄스가 발생하는 신호이다. 그리고, 라이트 인에이블 신호 WEB_P는 라이트 인에이블 /WE 핀이 로우에서 하이로 천이한 경우 로우 펄스가 발생하는 신호이다.
즉, 프리차지부(10)는 종래기술과 같이 리프레쉬 워드라인 또는 노말 워드라 인이 모두 디스에이블 될 경우에 프리차지 신호 PCG를 출력하는 것이 아니라, 노말 워드라인의 디스에이블시에만 프리차지 리셋신호 PCG_E_RE를 활성화시키도록 한다. 이에 따라, 리프레쉬를 수행하는 버스트 리드 구간 동안 레이턴시가 그대로 유지될 수 있도록 한다.
그리고, 리프레쉬 주기 검출부(20)는 프리차지 리셋신호 PCG_E_RE, 레이턴시 셋팅신호 BCR(Bus Configuration Register)[14], 리프레쉬 시작신호 REF_S, 파워-업 신호 PWRUP 및 라이트 인에이블 신호 WEB에 따라 리프레쉬 주기를 검출하여 레이턴시 확장신호 LT_E를 출력한다.
즉, 리프레쉬 주기 검출부(20)는 리드 동작시 모드 레지스트 셋트 MRS 신호인 레이턴시 셋팅신호 BCR[14]를 인가받는다. 여기서, 레이턴시 셋팅신호 BCR[14]는 고정된 레이턴시를 출력할 것인지 가변적인 레이턴시를 출력할 것인지를 구분하기 위해 모스 레지스트 셋트 MRS시 입력되는 어드레스 A14를 나타낸다.
이에 따라, 리프레쉬 주기 검출부(20)는 리프레쉬 동작을 수행하는 버스트 리드 구간에서는 레이턴시 확장신호 LT_E를 하이로 출력하고, 버스트 리드 구간이 종료됨을 알리는 프리차지 리셋신호 PCG_E_RE의 활성화시 레이턴시 확장신호 LT_E를 로우로 출력한다.
또한, 레이턴시 디코더(30)는 레이턴시 셋팅신호 BCR[13:11]를 디코딩하여 레이턴시 프리 신호 LT_PRE<2:6>를 출력한다. 여기서, 레이턴시 셋팅신호 BCR(Bus Configuration Register)[13:11]는 레이턴시를 셋팅하기 위한 모드 레지스터 셋트(MRS;Mode Register Set)의 설정시 외부 어드레스 A11,A12,A13를 인가받아 생성된 신호이다.
또한, 레이턴시 제어부(40)는 레이턴시 확장신호 LT_E와 레이턴시 프리 신호 LT_PRE<2:6>에 따라 레이턴시를 제어하여 레이턴시 신호 LT<2:6>를 출력한다. 즉, 레이턴시 제어부(40)는 리프레쉬 동작을 수행하지 않는 구간에서는 셋팅된 레이턴시 신호 LT를 출력한다. 그리고, 리프레쉬를 수행하는 사이클에서는 레이턴시 확장신호 LT_E가 하이가 되어 정해진 클럭 수만큼 레이턴시 사이클을 확장시켜 출력한다. 이에 따라, PSRAM에서 초기 엑세스 동작의 지연을 유발하는 레이턴시를 줄여 동작 성능을 향상시킬 수 있도록 한다.
도 4는 도 3의 프리차지부(10)에 관한 상세 회로도이다.
프리차지부(10)는 프리차지 신호 발생부(11), 프리차지 리셋신호 발생부(12), 구동부(13,14)를 구비한다.
여기서, 프리차지 신호 발생부(11)는 복수개의 인버터 IV1~IV7, 복수개의 낸드게이트 ND1~ND3, PMOS트랜지스터 P1, NMOS트랜지스터 N1 및 지연부(11~12)를 구비한다.
낸드게이트 ND1는 인버터 IV1에 의해 반전된 리프레쉬 신호 REFb와 인버터 IV8의 출력을 낸드연산한다. PMOS트랜지스터 P1는 지연부(11)의 출력에 의해 제어되어 래치부 R1에 전원전압을 공급한다. NMOS트랜지스터 N1는 인버터 IV2의 출력에 의해 제어되어 래치부 R1에 접지전압을 공급한다. 인버터 IV3,IV4로 구성된 래치부 R1는 PMOS트랜지스터 P1와 NMOS트랜지스터 N1의 공통 드레인 단자를 통해 출력되는 신호의 전위를 래치하여 리프레쉬 셋트신호 REF_SET를 출력한다.
낸드게이트 ND2는 리프레쉬 셋트신호 REF_SET와 프리차지 셋트신호 PCG_SET를 낸드연산한다. 인버터 IV5는 낸드게이트 ND2의 출력을 반전한다. 지연부(12)는 인버터 IV5의 출력을 일정시간 지연한다. 낸드게이트 ND3는 지연부(12)의 출력과 지연부(14)의 출력을 낸드연산한다. 인버터 IV6는 낸드게이트 ND3의 출력을 반전하여 지연부(11)에 출력한다. 인버터 IV7는 인버터 IV6의 출력을 반전하여 프리차지 신호 PCG를 출력한다.
프리차지 리셋신호 발생부(12)는 복수개의 인버터 IV8~IV14, 낸드게이트 ND4, PMOS트랜지스터 P2, NMOS트랜지스터 N2 및 지연부(13~14)를 구비한다.
여기서, 지연부(13)는 센싱신호 SEN를 일정시간 지연한다. PMOS트랜지스터 P2는 지연부(11)의 출력에 의해 제어되어 래치부 R2에 전원전압을 공급한다. NMOS트랜지스터 N2는 인버터 IV8의 출력에 의해 제어되어 래치부 R2에 접지전압을 공급한다. 인버터 IV9,IV10로 구성된 래치부 R2는 PMOS트랜지스터 P2와 NMOS트랜지스터 N2의 공통 드레인 단자를 통해 출력되는 신호의 전위를 래치하여 프리차지 셋트신호 PCG_SET를 출력한다.
낸드게이트 ND4는 프리차지 셋트신호 PCG_SET와 프리차지 대기신호 PCG_STB를 낸드연산한다. 인버터 IV11는 낸드게이트 ND4의 출력을 반전한다. 지연부(14)는 인버터 IV11의 출력을 일정시간 지연한다. 인버터 IV12~IV14는 지연부(14)의 출력을 반전 지연하여 프리차지 리셋신호 PCG_E_RE를 출력한다.
그리고, 구동부(13)는 복수개의 인버터 IV15~IV17, 낸드게이트 ND5, PMOS트랜지스터 P3 및 NMOS트랜지스터 N3를 구비한다.
여기서, 낸드게이트 ND5는 지연부(11)의 출력과 노말 엑티브 신호 NATV를 낸드연산한다. PMOS트랜지스터 P3는 지연부(11)의 출력에 의해 제어되어 래치부 R3에 전원전압을 공급한다. NMOS트랜지스터 N3는 인버터 IV15의 출력에 의해 스위칭 제어된다. 인버터 IV16,IV17로 구성된 래치부 R3는 PMOS트랜지스터 P3와 NMOS트랜지스터 N3의 공통 드레인 단자를 통해 출력되는 신호의 전위를 래치하여 프리차지 대기신호 PCG_STB를 출력한다.
또한, 구동부(14)는 낸드게이트 ND6,ND7, NMOS트랜지스터 N4,N5를 구비한다.
여기서, 낸드게이트 ND6는 칩 선택신호 CS_P와 라이트 인에이블 신호 WEB_P를 낸드연산한다. NMOS트랜지스터 N4는 낸드게이트 ND6의 출력에 따라 제어되어 NMOS트랜지스터 N3에 접지전압을 공급한다. 낸드게이트 ND7는 노말 어드레스가 천이될 경우 토글 신호를 검출하는 상위 어드레스 천이 검출신호 ATD_U와 하위 어드레스 천이 검출신호 ATD_L를 낸드연산한다. NMOS트랜지스터 N5는 낸드게이트 ND7의 출력에 따라 제어되어 NMOS트랜지스터 N3에 접지전압을 공급한다.
도 5는 도 3의 리프레쉬 주기 검출부(20)에 관한 상세 회로도이다.
리프레쉬 주기 검출부(20)는 복수개의 인버터 IV18~IV27, 복수개의 PMOS트랜지스터 P4~P6, NMOS트랜지스터 N6, 전송게이트 T1, 노아게이트 NOR1를 구비한다.
여기서, PMOS트랜지스터 P4는 인버터 IV18에 의해 반전된 프리차지 리셋신호 PCG_E_RE에 의해 스위칭 동작한다. PMOS트랜지스터 P4와 병렬 연결된 PMOS트랜지스터 P5는 내부 전원의 인가시 활성화되는 파워-업 신호 PWRUP에 의해 스위칭 동작한다.
그리고, 인버터 IV19,IV20으로 이루어진 래치 R4는 PMOS트랜지스터 P4,P5의 출력을 일정시간 래치하여 출력한다. 인버터 IV21는 래치 R4의 출력을 반전한다.
NMOS트랜지스터 N6는 리프레쉬 동작의 시작을 알리는 리프레쉬 시작신호 REF_S에 의해 스위칭 동작한다. 노아게이트 NOR1는 레이턴시 셋팅신호 BCR(Bus Configuration Register)[14]와 인버터 IV23에 의해 반전된 라이트 인에이블 신호 WEB를 노아연산한다. 인버터 IV24는 노아게이트 NOR1의 출력을 반전한다.
또한, 전송게이트 T1는 인버터 IV22,IV24에 따라 인버터 IV21의 출력을 선택적으로 제어한다. PMOS트랜지스터 P6는 인버터 IV22의 출력에 따라 스위칭 동작하여 전송게이트 T1의 출력단에 전원전압을 선택적으로 공급한다. 인버터 IV25~IV27는 전송게이트 T1의 출력을 반전 지연하여 레이턴시 확장신호 LT_E를 출력한다.
도 6은 도 3의 레이턴시 제어부(40)에 관한 상세 회로도이다.
레이턴시 제어부(40)는 복수개의 낸드게이트 ND8~ND15와 복수개의 인버터 IV28~IV39를 구비한다.
여기서, 낸드게이트 ND8는 레이턴시 프리 신호 LT_PRE<2>와 인버터 IV28의 출력을 낸드연산한다. 인버터 IV30~IV32는 낸드게이트 ND8의 출력을 반전지연하여 레이턴시 신호 LT<2>를 출력한다.
낸드게이트 ND9는 레이턴시 프리 신호 LT_PRE<4>와 인버터 IV28에 의해 반전된 레이턴시 확장신호 LT_E를 낸드연산한다. 낸드게이트 ND10는 레이턴시 프리 신호 LT_PRE<2>와 레이턴시 확장신호 LT_E를 낸드연산한다. 낸드게이트 ND14는 낸드게이트 ND9,ND10의 출력을 낸드연산한다. 인버터 IV33,IV34는 낸드게이트 ND14의 출력을 지연하여 레이턴시 신호 LT<4>를 출력한다.
그리고, 낸드게이트 ND11는 레이턴시 프리 신호 LT_PRE<3>와 인버터 IV29를 낸드연산한다. 인버터 IV35~IV37는 낸드게이트 ND11의 출력을 반전 지연하여 레이턴시 신호 LT<3>를 출력한다.
낸드게이트 ND12는 레이턴시 프리 신호 LT_PRE<6>와 인버터 IV29에 의해 반전된 레이턴시 확장신호 LT_E를 낸드연산한다. 낸드게이트 ND13는 레이턴시 프리 신호 LT_PRE<3>와 레이턴시 확장신호 LT_E를 낸드연산한다. 낸드게이트 ND15는 낸드게이트 ND12,ND13의 출력을 낸드연산한다. 인버터 IV38,IV39를 지연하여 레이턴시 신호 LT<6>를 출력한다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 7의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 노말 동작 모드시 노말 워드라인이 활성화되면 엑티브 동작이 시작되어 노말 엑티브 신호 NATV가 하이가 된다. 여기서, 노말 엑티브 신호 NATV는 외부 엑티브 신호가 하이일 경우 활성화되고 프리차지 신호 PCG가 하이가 되면 로우로 비활성화되는 신호이다.
이에 따라, 프리차지부(10)는 칩 선택신호 /CS가 하이로 천이할 경우 발생되는 칩 선택신호 CS_P와, 라이트 인에이블 신호 /WE가 하이로 천이할 경우 발생되는 라이트 인에이블 신호 WEB_P 및 어드레스가 천이할 경우 발생하는 상위/하위 어드레스 천이 검출신호 ATD_U,ATD_L에 따라 프리차지 대기신호 PCG_STB를 하이로 출력한다.
이후에, 워드라인의 인에이블에 따라 데이타가 인가될 경우 비트라인 센스앰프의 동작이 완료되었음을 알리는 센싱신호 SEN가 활성화된다. 이에 따라, 프리차지 셋트신호 PCG_SET와 프리차지 대기신호 PCG_STB가 하이가 되어 프리차지 신호 PCG가 하이가 된다. 이때, 노말 동작 모드시에는 리프레쉬 신호 REFb가 하이 상태를 유지한다.
한편, 리프레쉬 동작 모드시 프리차지부(10)에서 리프레쉬 신호 REFb가 로우로 활성화되고, 워드라인이 디스에이블될 경우 프리차지 리셋신호 PCG_E_RE가 활성화된다.
이에 따라, 리프레쉬 동작이 시작되는 버스트 시작 구간에서 버스트 구간이 끝나고 프리차지 신호 PCG가 활성화 되기 이전까지 레이턴시 확장신호 LT_E가 활성화 상태를 유지할 수 있도록 한다.
이후에, 리프레쉬 주기 검출부(20)에서 레이턴시 셋팅신호 BCR[14]가 하이가 되어 고정된 레이턴시 신호 LT가 출력되는 경우와, 레이턴시 셋팅신호 BCR[14]가 로우이고 라이트 인에이블 신호 /WE가 로우인 라이트 구간에서 전송게이트 T1가 턴오프된다. 그리고, PMOS트랜지스터 P6가 턴온되어 레이턴시 확장신호 LT_E가 로우가 되면 셋팅된 레이턴시로 동작하게 된다.
반면에, 레이턴시 셋팅신호 BCR[14]가 로우이고 라이트 인에이블 신호 /WE가 하이인 리드 구간에서는 전송게이트 T1가 턴온된다. 그리고, 리프레쉬 동작시 리프레쉬 시작신호 REF_S가 인에이블 되면, 레이턴시 확장신호 LT_E가 하이가 된다.
이어서, 레이턴시 제어부(40)는 리프레쉬를 수행하는 버스트 리드 동작 구간 에서 레이턴시 확장 신호 LT_E를 입력받아 레이턴시를 정해진 클럭수 만큼 확장하게 된다.
예를 들어, 레이턴시 확장신호 LT_E가 로우인 경우에는 레이턴시 프리신호 LT_PRE<2>, 레이턴시 프리신호 LT_PRE<3>, 레이턴시 프리신호 LT_PRE<4> 및 레이턴시 프리신호 LT_PRE<6>가 각각 레이턴시 신호 LT<2>, 레이턴시 신호 LT<3>, 레이턴시 신호 LT<4> 및 레이턴시 신호 LT<6>로 출력된다.
반면에, 레이턴시 확장 신호 LT_E가 하이이고 레이턴시가 2로 셋팅된 경우, 레이턴시 프리신호 LT_PRE<2>가 하이이면 레이턴시 신호 LT<2>가 로우가 된다. 그리고, 레이턴시 프리신호 LT_PRE<2>가 하이일 경우 레이턴시 신호 LT<4>로 경로가 형성되어 레이턴시 신호 LT<4>가 하이가 된다.
즉, 리프레쉬가 수행되지 않는 구간에서는 레이턴시 2로 빠르게 동작하고, 리프레쉬가 수행되는 구간에서는 웨이트 신호 WAIT가 지연되어, 레이턴시 4 시점에서 실제 데이타가 출력된다.
도 8은 본 발명의 버스트 라이트/리드 동작에 관한 시뮬레이션도이다.
도 8의 시뮬레이션도를 보면, 리프레쉬가 수행되지 않는 버스트 라이트/리드 구간에서는 레이턴시가 2로 설정되지만, 리프레쉬가 수행되는 버스트 리드 구간에서는 레이턴시가 확장되어 레이턴시 4로 가변됨을 알 수 있다.
비동기식 PSRAM과는 달리 동기식 PSRAM에서는 데이타 충돌을 방지하기 위해 웨이트 핀(Wait Pin)을 통해 유효한 데이타가 출력되는 시점을 모니터링하여 데이타를 입/출력하게 된다.
이러한 경우 리프레쉬가 수행되는 경우에는 두 사이클이 수행되어 70~85㎱의 초기 레이턴시가 필요하다. 하지만, 리프레쉬가 수행되지 않는 경우에는 40~45㎱의 초기 레이턴시가 필요하게 된다. 따라서, 본 발명은 리프레쉬가 수행되는 버스트 리드 구간에서는 레이턴시 사이클을 확장시켜 데이타 출력의 대역 폭을 향상시키도록 하고, 리프레쉬가 수행되지 않는 구간에서는 한 사이클 동안만 리드 동작을 수행하도록 한다.
이상에서 설명한 바와 같이, 본 발명은 동기식 슈도우 SRAM(Pseudo Static Random Access Memory)에서 리드 동작시 리프레쉬에 따라 레이턴시를 가변하여 동작 성능을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (15)

  1. 리프레쉬 신호와 노말 엑티브 신호에 따라 리프레쉬 동작을 수행하는 버스트 리드 구간 동안 레이턴시를 확장하기 위한 프리차지 리셋신호를 출력하는 프리차지부;
    상기 레이턴시의 확장 정보를 포함하는 레이턴시 셋팅신호와 상기 프리차지 리셋신호에 따라 리프레쉬 주기를 검출하여, 상기 버스트 리드 구간에서는 레이턴시 확장신호를 활성화시키고, 상기 프리차지 리셋신호의 활성화시 상기 레이턴시 확장신호를 비활성화시키는 리프레쉬 주기 검출부;
    외부 어드레스를 디코딩하여 고정된 레이턴시 정보를 포함하는 레이턴시 프리신호를 출력하는 레이턴시 디코더; 및
    상기 리프레쉬 동작이 수행되지 않는 구간에서는 상기 레이턴시 프리신호에 따라 고정된 레이턴시 신호를 출력하고, 상기 리프레쉬 동작이 수행되는 구간에서는 상기 레이턴시 확장신호에 따라 상기 레이턴시 신호의 사이클을 확장시켜 출력하는 레이턴시 제어부를 구비함을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  2. 제 1항에 있어서, 상기 프리차지부는
    상기 리프레쉬 신호가 활성화되면 상기 버스트 리드 구간의 시작 시점에서 프리차지 신호가 활성화 되기 이전까지 상기 프리차지 리셋신호를 디스에이블시켜 상기 레이턴시 확장신호의 활성화 상태를 유지할 수 있도록 하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  3. 제 1항 또는 제 2항에 있어서, 상기 프리차지부는
    센스앰프의 동작 완료를 알리는 센싱신호와 상기 리프레쉬 신호를 논리조합하여 프리차지 신호를 출력하는 프리차지 신호 발생부;
    상기 센싱신호와 프리차지 대기신호를 논리조합하여 상기 프리차지 리셋신호를 출력하는 프리차지 리셋신호 발생부;
    칩 선택신호와 라이트 인에이블 신호 및 어드레스 천이 검출신호에 따라 제 1전압을 공급하는 제 1구동부; 및
    상기 노말 엑티브 신호에 따라 상기 제 1전압을 래치하여 상기 프리차지 대기신호를 출력하는 제 2구동부를 구비함을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  4. 제 3항에 있어서, 상기 프리차지 신호 발생부는
    상기 리프레쉬 신호와 일정시간 지연된 상기 센싱신호를 논리조합하는 제 1논리조합부;
    상기 제 1논리조합부의 출력에 따라 구동전압을 선택적으로 공급하는 제 1전압 구동부;
    상기 제 1전압구동부의 출력을 래치하여 리프레쉬 셋트신호를 출력하는 제 1래치;
    상기 리프레쉬 셋트신호와 프리차지 셋트신호를 논리조합하여 일정시간 지연하는 제 2논리조합부; 및
    상기 제 2논리조합부의 출력과 프리차지 리셋신호 발생부의 출력을 논리조합하여 상기 프리차지 신호를 출력하는 제 3논리조합부를 구비함을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  5. 제 3항에 있어서, 상기 프리차지 리셋신호 발생부는
    상기 센싱신호를 지연하는 제 1지연부;
    상기 제 1지연부의 출력에 따라 구동전압을 선택적으로 공급하는 제 2전압 구동부;
    상기 제 2전압구동부의 출력을 래치하여 프리차지 셋트신호를 출력하는 제 2래치;
    상기 프리차지 셋트신호와 프리차지 대기신호를 논리조합하여 일정시간 지연하는 제 3논리조합부; 및
    상기 제 3논리조합부의 출력을 일정시간 지연하여 프리차지 리셋신호를 출력 하는 제 2지연부를 구비함을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  6. 제 3항에 있어서, 제 1구동부는
    상기 칩 선택신호와 상기 라이트 인에이블 신호 및 상기 어드레스 천이 검출신호를 논리조합하는 제 4논리조합부; 및
    상기 제 4논리조합부의 출력에 따라 접지전압을 공급하는 제 3전압 구동부를 구비함을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  7. 제 3항에 있어서, 상기 제 2구동부는
    상기 노말 엑티브 신호와 상기 프리차지 신호 발생부의 출력을 논리연산하는 제 5논리조합부;
    상기 제 5논리조합부의 출력에 따라 구동전압을 공급하는 제 4전압 구동부; 및
    상기 제 4전압 구동부의 출력을 래치하여 프리차지 대기신호를 출력하는 제 3래치를 구비함을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  8. 제 1항에 있어서, 상기 리프레쉬 주기 검출부는
    상기 레이턴시 셋팅신호가 하이이고 버스트 라이트 구간에서 상기 레이턴시 확장신호를 비활성화시키고, 상기 레이턴시 셋팅신호가 로우이고 상기 버스트 리드 구간에서 상기 레이턴시 확장신호를 활성화시킴을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  9. 제 1항에 있어서, 상기 리프레쉬 주기 검출부는
    상기 레이턴시 셋팅신호와 라이트 인에이블 신호를 논리조합하는 제 6논리조합부; 및
    상기 제 1논리조합부의 결과에 따라 버스트 라이트 구간에서 셋팅된 레이턴시 확장신호를 출력하고, 상기 버스트 리드 구간에서 상기 프리차지 리셋신호를 래치 및 지연하여 확장된 상기 레이턴시 확장신호를 출력하는 제 3구동부를 구비함을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  10. 제 9항에 있어서, 상기 제 6논리조합부는
    상기 레이턴시 셋팅신호와 반전된 상기 라이트 인에이블 신호를 노아연산하는 노아게이트; 및
    상기 노아게이트의 출력을 반전하는 인버터를 구비함을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  11. 제 9항에 있어서, 상기 제 3구동부는
    상기 프리차지 리셋신호의 활성화시 전원전압을 공급하는 제 1구동소자;
    상기 리프레쉬 시작신호의 활성화시 접지전압을 공급하는 제 2구동소자;
    상기 제 1구동소자와 상기 제 2구동소자의 출력을 래치하는 제 4래치;
    상기 제 1논리조합부의 출력에 따라 상기 제 4래치의 출력을 선택적으로 제어하는 전송게이트;
    상기 제 1논리조합부의 출력에 따라 상기 전송게이트의 출력노드를 프리차지하는 제 3구동소자; 및
    상기 전송게이트의 출력을 일정시간 지연하여 상기 레이턴시 확장신호를 출력하는 제 3지연부를 구비함을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  12. 제 1항에 있어서, 상기 레이턴시 제어부는
    상기 레이턴시 확장신호가 로우인 경우 상기 레이턴시 프리신호를 상기 고정된 레이턴시 신호로 그대로 출력하고, 상기 레이턴시 확장신호가 하이인 경우 상기 고정된 레이턴시 신호의 출력경로를 차단하고 상기 레이턴시 신호의 출력 시점을 일정 클럭 증가시켜 출력하는 디코딩 수단을 구비함을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  13. 제 12항에 있어서, 상기 디코딩 수단은
    제 1레이턴시 프리신호와 제 2레이턴시 프리신호 및 상기 레이턴시 확장신호를 디코딩하여 제 1레이턴시 신호와 상기 제 2레이턴시 신호를 출력하는 제 1디코딩수단; 및
    제 3레이턴시 프리신호와 제 4레이턴시 프리신호 및 상기 레이턴시 확장신호를 디코딩하여 제 3레이턴시 신호와 상기 제 4레이턴시 신호를 출력하는 제 2디코딩수단을 구비함을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  14. 제 13항에 있어서, 상기 제 1디코딩수단은
    상기 제 1레이턴시 프리신호와 반전된 상기 레이턴시 확장신호를 낸드연산하는 제 1낸드게이트;
    상기 제 1낸드게이트의 출력을 지연하여 상기 제 1레이턴시 신호를 출력하는 제 4지연부;
    상기 제 2레이턴시 프리신호와 반전된 상기 레이턴시 확장신호를 낸드연산하는 제 2낸드게이트;
    상기 제 1레이턴시 프리신호와 상기 레이턴시 확장신호를 낸드연산하는 제 3낸드게이트;
    상기 제 2낸드게이트와 상기 제 3낸드게이트의 출력을 낸드연산하는 제 4낸 드게이트; 및
    상기 제 4낸드게이트의 출력을 비반전 지연하여 상기 제 2레이턴시 신호를 출력하는 제 4지연부를 구비함을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
  15. 제 13항에 있어서, 상기 제 2디코딩수단은
    상기 제 3레이턴시 프리신호와 반전된 상기 레이턴시 확장신호를 낸드연산하는 제 5낸드게이트;
    상기 제 5낸드게이트의 출력을 지연하여 상기 제 3레이턴시 신호를 출력하는 제 5지연부;
    상기 제 4레이턴시 프리신호와 반전된 상기 레이턴시 확장신호를 낸드연산하는 제 6낸드게이트;
    상기 제 3레이턴시 프리신호와 상기 레이턴시 확장신호를 낸드연산하는 제 7낸드게이트;
    상기 제 6낸드게이트와 상기 제 7낸드게이트의 출력을 낸드연산하는 제 8낸드게이트; 및
    상기 제 8낸드게이트의 출력을 비반전 지연하여 상기 제 4레이턴시 신호를 출력하는 제 5지연부를 구비함을 특징으로 하는 반도체 메모리 장치의 레이턴시 제어 회로.
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