JP2004005821A - 同期型半導体記憶装置 - Google Patents
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Abstract
【解決手段】クロックに同期して外部から入力するコマンドをデコードし、リードコマンドおよびその他のコマンドを同期型半導体記憶回路へ出力するコマンドデコーダと、ファンクションピン10と、ファンクションピンに外部から入力するファンクション制御信号およびコマンドデコーダ13から出力するリードコマンドに基づいてリードサイクルにおけるCASレーテンシを設定するCLデコーダ回路14を具備する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特にクロックに同期してコマンド入力およびデータ出力が行われる同期型半導体記憶装置におけるCASレーテンシ設定の切換回路に関するもので、例えばシンクロナスDRAM(SDRAM)、高速サイクルRAM(FCRAM)、ダブルデータレートSDRAM(DDR−SDRAM)、ダブルデータレートFCRAM(DDR−FCRAM)などに使用されるものである。
【0002】
【従来の技術】
近年、各方面でIT(情報技術)化が進むに連れて半導体メモリに対する需要が高くなると同時に、メモリに対する高度技術、特に高速化に対する要求が高くなっている。
【0003】
このような流れの中で、外部クロックに非同期の非同期メモリ(EDO等)とは異なり、コマンド入力およびデータ出力が外部クロック(CLK)に同期したシンクロナスDRAM(SDRAM)が発案されている。このSDRAMは、4M/16MDRAM世代より既に実用化され、64M世代では全DRAM使用量の大部分をSDRAMが占めている。最近では、SDRAMをさらに高速化するために、従来の2倍のデータレートで動作するダブルデータレートSDRAM(DDR−SDRAM)が提案され、DRAM使用量の中心になりつつある。
【0004】
さらに、コアのアクセスおよびプリチャージ動作をパイプライン化し、従来のSDRAMのtRC(アクセスタイム)を1/2以下に短縮した高速サイクル(Fast Cycle)タイプのRAM(FCRAM)およびデータレートを2倍にしたDDR−FCRAMが提案されている。このようなFCRAMは、ランダムデータを高速に転送するようなネットワークの分野で、従来のSRAMが用いられてきたランスイッチ(LAN Switch)やルーターなどを中心に、その製品化が始まろうとしている。
【0005】
上述したような同期型半導体記憶装置において、リードコマンドが入力されてからファーストデータを出力するまでのクロックサイクル数を規定するCASレーテンシ(CL)は、どの製品においてもリードサイクルの前にモードレジスタセットコマンドを入力することにより設定されている。
【0006】
図9は、従来の同期型半導体記憶装置においてモードレジスタセットコマンドによりCL設定を行うシステムを示す。
【0007】
図9に示すシステムは、複数のインプットレシーバ回路(Input Receiver)91、複数のインプットラッチ回路(Input Latch) 92、コマンドデコーダ回路(CommandDecoder) 93、CLデコーダ回路(CL Decoder)94により構成される。
【0008】
前記インプットレシーバ回路91は、外部クロック入力信号VCLK、VBCLKを受けて内部クロック信号CLKINTを出力する回路と、外部コマンド制御信号VCOM1、VCOM2、VCOM3を受けて内部コマンド制御信号COMIN1、COMIN2、COMIN3を各々出力する回路と、外部アドレス信号VA1、VA2を受けて内部アドレス信号AIN1、AIN2を各々出力する回路を含む。
【0009】
前記インプットラッチ回路92は、前記COMIN1、COMIN2、COMIN3およびCLKINTを受けてコマンド制御ラッチ信号COMLTC1、COMLTC2、COMLTC3を各々出力する回路と、前記AIN1、AIN2およびCLKINTを受けてアドレスラッチ信号AILTC1、AILTC2を各々出力する回路を含む。
【0010】
前記コマンドデコーダ回路93は、前記COMLTC1、COMLTC2、COMLTC3およびCLKINTを受けて各種のコマンドACTV、PREC、WRITE、READ、REFR、MRS(モードレジスタセット)を出力するものである。前記CLデコーダ94は、前記AILTC1、AILTC2およびモードレジスタセットコマンドMRSを受けて各種のCL制御信号CL4、CL5、CL6を出力するものである。
【0011】
上記システムにおいて、モードレジスタセットコマンドによりCL設定を行う際は、システム外部コマンド制御信号VCOM1、VCOM2、VCOM3における”H”あるいは”L”レベルの任意の組み合わせによりモードレジスタセットサイクルになり、MRSの”H”がCLデコーダ94に入力される。これと同時に、外部アドレスVA1、VA2の”H”あるいは”L”レベルの任意の組み合わせを受けてCLデコーダ94によりCLを決定し、任意のCL信号の”H”を出力する。
【0012】
ところで、上記システムにおいて、リードサイクル毎にCLを切り換えるような制御を行う場合には、リードサイクルを行う前に必ずモードレジスタセットコマンドを入力する必要があるので、1サイクル分の余計なクロックサイクル数を必要とする。
【0013】
さらに、ファーストコマンドとセカンドコマンドの組み合わせによりコマンドを決定するFCRAM等の製品では、ファーストコマンドのみではリードサイクルとモードレジスタセットコマンドの区別ができないので、モードレジスタセットコマンドを判別するためにさらに1サイクル分の余計なクロックサイクル数を必要とする。
【0014】
【発明が解決しようとする課題】
上記したように従来の同期型半導体記憶装置は、リードサイクル毎にCLを切り換えるような制御を行う場合には、リードサイクルを行う前に必ずモードレジスタセットコマンドを入力する必要があるので、1サイクル分の余計なクロックサイクル数を必要とするという問題があった。
【0015】
また、ファーストコマンドとセカンドコマンドの組み合わせによりコマンドを決定するFCRAM等の製品では、ファーストコマンドのみではリードサイクルとモードレジスタセットコマンドの区別ができないので、リードサイクル毎にCLを切り換えるような制御を行う場合には、モードレジスタセットコマンドを判別するためにさらに1サイクル分の余計なクロックサイクル数を必要とするという問題があった。
【0016】
本発明は上記の問題点を解決すべくなされたもので、CASレーテンシ(CL)を制御する際に、モードレジスタセットコマンド以外の任意のコマンドを使用して高速にCLを切り換えることを可能とした同期型半導体記憶装置を提供することを目的とする。
【0017】
また、本発明の他の目的は、CASレーテンシ(CL)を制御する際に、チップ内部でクロック周波数に応じて自動的に適切なCL設定となるように切り換えることを可能とした同期型半導体記憶装置を提供することにある。
【0018】
【課題を解決するための手段】
本発明の第1の同期型半導体記憶装置は、クロックに同期して外部から入力するコマンドをデコードし、リードコマンドおよびその他のコマンドを同期型半導体記憶回路へ出力するコマンドデコーダと、ファンクションピンと、前記ファンクションピンに外部から入力するファンクション制御信号および前記コマンドデコーダから出力するモードレジスタセットコマンド以外の任意のコマンドに基づいてリードサイクルにおけるCASレーテンシを設定するCASレーテンシ設定回路とを具備することを特徴とする。
【0019】
本発明の第2の同期型半導体記憶装置は、クロックに同期して外部から入力するコマンドをデコードし、リードコマンドおよびその他のコマンドを同期型半導体記憶回路へ出力するコマンドデコーダと、ファンクションピンと、前記ファンクションピンに外部から入力するファンクション制御信号および前記コマンドデコーダから出力するリードコマンド以外、モードレジスタセットコマンド以外の任意のコマンドに基づいて次のリードサイクルにおけるCASレーテンシを設定するCASレーテンシ設定回路とを具備することを特徴とする。
【0020】
本発明の第3の同期型半導体記憶装置は、クロックに同期して外部から入力するコマンドをデコードし、リードコマンドおよびその他のコマンドを同期型半導体記憶回路へ出力するコマンドデコーダと、ファンクションピンと、前記ファンクションピンに外部から入力するファンクション制御信号および前記コマンドデコーダから出力する複数のコマンドに基づいてリードサイクルにおけるCASレーテンシを設定するCASレーテンシ設定回路とを具備することを特徴とする。
【0021】
本発明の第4の同期型半導体記憶装置は、同期型半導体記憶回路で使用するクロックの周波数を検知するクロック周波数検知回路と、前記クロック周波数検知回路により検知されたクロック周波数の高低に対応してCASレーテンシの長短を切り換えるCASレーテンシ設定回路とを具備することを特徴とする。
【0022】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0023】
本発明は、同期型半導体記憶回路を有する同期型半導体記憶装置において、リードサイクルにおけるCASレーテンシ(CL)の設定を行うシステムを採用したSDRAM、FCRAM、DDR−SDRAM、DDR−FCRAMなどに適用されるものである。
【0024】
<第1の実施形態>
図1は、本発明の第1の実施形態に係るFCRAMにおけるCL設定の切り換えを制御する部分を示す。
【0025】
図1に示すシステムは、複数のインプットレシーバ回路(Input Receiver)11、複数のインプットラッチ回路(Input Latch) 12、コマンドデコーダ回路(Command
Decoder) 13、CLデコーダ回路(CL Decoder)14を備えている。
【0026】
さらに、リードコマンド毎にCLの設定を実現するために、外部ピンであるファンクションピン10から入力する外部ファンクション制御信号VFCN1、VFCN2の”H”あるいは”L”レベルの任意の組み合わせと、コマンドデコーダ回路13から出力するリードコマンドREADを受けてCLデコーダ14によりCLを決定し、任意のCL信号(例えばCL4、CL5、CL6)の”H”を出力するように構成されている。
【0027】
前記インプットレシーバ回路11は、外部クロック入力信号VCLK、VBCLKを受けて内部クロック信号CLKINTを出力する回路と、外部コマンド制御信号VCOM1、VCOM2、VCOM3を受けて内部コマンド制御信号COMIN1、COMIN2、COMIN3を各々出力する回路を含み、さらに、外部ファンクション制御信号VFCN1、VFCN2を受けて内部ファンクション制御信号FCNIN1、FCNIN2を各々出力する回路11a、11bが付加されている。
【0028】
前記インプットラッチ回路12は、前記COMIN1、COMIN2、COMIN3およびCLKINTを受けてコマンド制御ラッチ信号COMLTC1、COMLTC2、COMLTC3を各々出力する回路のほか、さらに、前記FCNIN1、FCNIN2およびCLKINTを受けてファンクションラッチ信号FCNLTC1、FCNLTC2を各々出力する回路12a、12bが付加されている。
【0029】
前記コマンドデコーダ回路13は、前記COMLTC1、COMLTC2、COMLTC3およびCLKINTを受けてバンクアクティブコマンド(ACTV)、バンクプリチャージコマンド(PREC)、ライトコマンド(WRITE)、リードコマンド(READ)、リフレッシュコマンド(REFR)、モードレジスタセットコマンド(MRS)などの各種のコマンドを出力し、同期型半導体記憶回路(図示せず)に供給するものである。
【0030】
前記CLデコーダ14は、前記FCNLTC1、FCNLTC2およびリードコマンドREADを受けて各種のCL制御信号CL4、CL5、CL6を出力し、同期型半導体記憶回路(図示せず)に供給するものである。
【0031】
なお、図9中に91で示したインプットレシーバ回路のうちで外部アドレス信号VA1、VA2を受けて内部アドレス信号AIN1、AIN2を各々出力する回路と、図9中に92で示したインプットラッチ回路のうちで前記AIN1、AIN2およびCLKINTを受けてアドレスラッチ信号AILTC1、AILTC2を各々出力する回路も設けられており、このインプットラッチ回路から出力するアドレスラッチ信号AILTC1、AILTC2は、別途、同期型半導体記憶回路(図示せず)で使用される。
【0032】
上記システムは、外部コマンド制御信号VCOM1、VCOM2、VCOM3の”H”あるいは”L”レベルの任意の組み合わせによりリードサイクルになり、コマンドデコーダ回路13から出力するリードコマンドREADの”H”がCLデコーダ14に伝播される。これと同時に、上記システムが外部ファンクション制御信号VFCN1、VFCN2の”H”あるいは”L”レベルの任意の組み合わせを受けると、CLデコーダ14は、CLを決定し、任意のCL制御信号(本例ではCL4、CL5、CL6のいずれか)を”H”にする。これにより、モードレジスタセットコマンドを使用することなく、リードサイクル毎のCL設定が可能になるので、高速にCLを切り換えることが可能になる。
【0033】
上記した第1の実施形態では、リードサイクル毎にCL設定を行う例を示したが、例えばFCRAMにおいては、リードサイクルになってコマンドデコーダ回路13から出力するリードコマンドREAD以外、モードレジスタセットコマンドMRS以外のコマンドをCLデコーダ14で利用するように変更することにより、次のリードサイクルに対して事前にCL設定を行うことが可能になる。このように変更する第2の実施形態について以下に説明する。
【0034】
<第2の実施形態>
図2は、本発明の第2の実施形態に係るFCRAMにおけるCL設定の切り換えを制御する部分を示す。
【0035】
図2に示すシステムは、ライトコマンド毎にCLの設定を実現したものであり、図1を参照して前述したシステムと比べて、外部ファンクション制御信号VFCN1、VFCN2の”H”あるいは”L”レベルの任意の組み合わせと、コマンドデコーダ回路13から出力するライトコマンドWRITEを受けてを受けてCLデコーダ14によりCLを決定し、任意のCL信号(例えばCL4、CL5、CL6)の”H”を出力するように変更されており、図1中と同一部分には同一符号を付している。
【0036】
このシステムは、外部コマンド制御信号VCOM1、VCOM2、VCOM3の”H”あるいは”L”レベルの任意の組み合わせによりライトサイクルになり、コマンドデコーダ回路13から出力するライトコマンドWRITEの”H”がCLデコーダ14に伝播される。これと同時に、上記システムが外部ファンクション制御信号VFCN1、VFCN2の”H”あるいは”L”レベルの任意の組み合わせを受けると、CLデコーダ14は、CLを決定し、任意のCL制御信号(本例ではCL4、CL5、CL6のいずれか)を”H”にする。これにより、ライトサイクル毎のCL設定が可能になる。
【0037】
なお、上記第2の実施形態において、ライトコマンドWRITEによるCL設定を、バンクアクティブコマンド(ACTV)、バンクプリチャージコマンド(PREC)、リフレッシュコマンド(REFR)のいずれか1つに切り換えることにより、各々のコマンド入力におけるCL設定の切替えを実現することができる。
【0038】
上記した第1および第2の実施形態では、リードサイクルになってコマンドデコーダ回路14から出力するリードコマンドREAD毎、あるいは、ライトサイクルになってリードコマンドREAD以外、モードレジスタセットコマンドMRS以外の任意のコマンド毎にCL設定を行う例を示したが、モードレジスタセットコマンド以外の任意のコマンド(例えばライトコマンドWRITE)のいずれかの入力毎にCLを設定するように変更することも可能である。このように変更する第3の実施形態について以下に説明する。
【0039】
<第3の実施形態>
図3は、本発明の第3の実施形態に係るFCRAMにおけるCL設定の切り換えを制御する部分を示す。
【0040】
図3に示すシステムは、リードコマンドおよびライトコマンド毎にCLの設定を実現したものであり、図1を参照して前述したシステムと比べて、(1)コマンドデコーダ回路13から出力するリードコマンドREADおよびライトコマンドWRITEが入力する二入力のオア回路30(二入力のノア回路31とインバータ回路32)が設けられ、(2)外部ファンクション制御信号VFCN1、VFCN2の”H”あるいは”L”レベルの任意の組み合わせと、二入力のオア回路30の出力WRTRDを受けてCLデコーダ14によりCLを決定し、任意のCL信号(例えばCL4、CL5、CL6)の”H”を出力するように変更されており、図1中と同一部分には同一符号を付している。
【0041】
このシステムは、外部コマンド制御信号VCOM1、VCOM2、VCOM3の”H”あるいは”L”レベルの任意の組み合わせによりリードサイクルあるいはライトサイクルになり、READあるいはWRITEの”H”が二入力のオア回路30に入力され、その出力WRTRDが”H”に切替わる。これと同時に、外部ファンクション制御信号VFCN1、VFCN2の”H”あるいは”L”レベルの任意の組み合わせを受けると、CLデコーダ14は、CLを決定し、任意のCL制御信号(本例ではCL4、CL5、CL6のいずれか)を”H”にする。これにより、リードサイクル毎あるいはライトサイクル毎のCL設定が可能になる。
【0042】
なお、上記第3の実施形態において、二入力のオア回路30の入力をリードコマンドREAD、ライトコマンドWRITE以外のコマンドに切り換えることにより、任意の2つのコマンドによるCL設定の切替えを実現することができる。
【0043】
また、二入力のオア回路30を、三入力のオア回路あるいは四入力のオア回路に切り換えることにより、任意の3種類あるいは4種類のコマンドによるCL設定の切替えを実現することができる。
【0044】
上記した第1〜第3の実施形態では、外部入力によるCL設定の切替えのタイミングを、モードレジスタセットコマンドMRS以外のコマンド(リードコマンド等)と同時にセットする例を示したが、モードレジスタセットコマンドMRSを使用せずに、かつ、外部ファンクションピン(図示せず)を使用することなく、クロック周波数に対応した適切なCL設定の切替えを実現するように変更することも可能である。このように変更する第4の実施形態について以下に説明する。
【0045】
<第4の実施形態>
図4(a)は、本発明の第4の実施形態に係るFCRAMにおけるCL設定の切り換えを制御する部分を示す。
【0046】
図4(a)に示すシステムは、インプットレシーバ(Input Receiver)41、クロック周波数検知回路42、状態保持回路43、状態保持制御回路44、論理回路(CASレーテンシ設定回路)45により構成される。
【0047】
前記インプットレシーバ(Input Receiver)41は、外部クロック入力VCLKおよびVBCLKを受けて信号CLKINTを出力するものである。
【0048】
前記クロック周波数検知回路42は、同期型半導体記憶回路で使用されるクロックを受けてクロック周波数を検知するものであり、本例では同一構成を有する複数段の遅延回路からなり、前記CLKINTを受けてN段の遅延信号CL4INおよびM段の遅延信号CL5INを出力するものである。ここで、N>Mである。
【0049】
前記状態保持回路43は、前記CL4INおよびCL5INを受け、信号CL4および信号PRECL5を出力するとともに保持するものである。
【0050】
前記状態保持制御回路44は、コマンドなどのコントロール信号(Control Signal)を受けてセット信号SET、リセット信号RESETを出力し、前記状態保持回路43の制御を行うものである。
【0051】
前記論理回路45は、前記クロック周波数検知回路42の複数の遅延信号の保持出力の論理処理を行ってCL設定切換信号を生成するものであり、本例では、信号PRECL5を受けて信号bPRECL5を出力するインバータ回路451と、信号PRECL5と信号CL4を受けて信号CL6を出力する二入力のノア(NOR)回路452と、信号bPRECL5と信号CL4を受けて信号CL5を出力する二入力のノア回路453からなり、CL4、CL5、CL6の切り換え制御を行う。
【0052】
図4(b)は、図4(a)中の論理回路45の動作を示す真理値表である。
【0053】
上記システムを使用することにより、クロック周波数が低い場合にはファーストデータ出力までのCLが最も短いCL4が設定され、クロック周波数が中間の場合にはCL5が設定され、クロック周波数が高い場合にはファーストデータ出力までのCLが最も長いCL6が設定される。
【0054】
即ち、仕様で規定されている範囲内でユーザーが選択使用するクロック周波数を半導体チップの内部で検知し、クロック周波数の高低に応じて自動的にCASレーテンシの長短を切り換えることが可能になる。
【0055】
図5は、図4(a)のシステムにおけるCL4設定時の動作例を示している。
【0056】
内部クロック信号CLKINTを受けて伝播信号がクロック周波数検知回路42の遅延段を伝播する際、低速周波数においてはN段の遅延段まで伝播される。これにより、CL4INおよびCL5INが共に”H”になり、その状態が状態保持制御回路44で保持され、PRECL5およびCL4が共に”H”になる。論理回路45は、上記PRECL5およびCL4を受けてCL6、CL5を非選択状態にし、CL4を選択する。
【0057】
図6は、図4(a)のシステムにおけるCL5設定時の動作例を示している。
【0058】
内部クロック信号CLKINTを受けて伝播信号がクロック周波数検知回路42の遅延段を伝播する際、中速周波数においては、M段の遅延段までは伝播されるがN段の遅延段までは伝播されない。これにより、CL5INが”H”、CL4INが”L”になり、その状態が状態保持制御回路44で保持され、PRECL5が”H”、CL4が”L”になる。論理回路45は、上記PRECL5およびCL4を受けてCL6、CL4を非選択状態にし、CL5を選択する。
【0059】
上記動作に際して適切なタイミングで状態保持制御回路44のセット、クロック周波数検知回路42のリセットが行われる。また、CL切替え後に適切なタイミングで状態保持制御回路44のリセットが行われる。
【0060】
図7は、図4(a)のシステムにおけるCL6設定時の動作例を示している。
【0061】
内部クロック信号CLKINTを受けて伝播信号がクロック周波数検知回路42の遅延段を伝播する際、高速周波数においては、M段の遅延段までは伝播されない。これにより、CL5INおよびCL4INは共に”L”になり、その状態が状態保持制御回路44で保持され、PRECL5およびCL4が共に”L”になる。論理回路45は、上記PRECL5およびCL4を受けてCL5、CL4を非選択状態にし、CL6を選択する。
【0062】
なお、図4(a)のシステムにおけるクロック周波数検知回路42は、前記半導体チップに搭載されているクロック位相制御回路(例えば特開平10−69326号公報)に開示されているSTBD回路)の一部を兼用することが可能になり、その一例を以下に説明する。
【0063】
図8は、図4のシステムにおけるクロック周波数検知回路と兼用したSTBD回路の一例のブロック回路を示している。
【0064】
図8において、80はレシーバ、81はディレイモニタ、82aおよび82bはゲート回路、83は前進パルス用遅延回路群、84は状態保持部、85は状態保持部初期化回路、86は後進パルス用遅延回路群、87は制御パルス生成回路、88はゲート制御信号GATEA生成用のゲートA制御回路、89はゲート制御信号GATEBT生成用のゲートB制御回路、90はドライバである。
【0065】
ここで、前進パルス用遅延回路群83または後進パルス用遅延回路群86および状態保持部84を、図4(a)のシステムにおけるクロック周波数検知回路42および状態保持回路43と兼用することにより、図4に示したシステムの構築を容易に実現でき、かつ、回路の増加も抑えることが可能である。また、図8中の状態保持部初期化回路85を、図4(a)のシステムにおける状態保持回路43を初期化する回路として兼用することも可能である。
【0066】
【発明の効果】
上述したように本発明の同期型半導体記憶装置によれば、CASレーテンシ(CL)を制御する際に、モードレジスタセットコマンド以外の任意のコマンドを使用して高速にCLを切り換えることができる。
【0067】
また、本発明の同期型半導体記憶装置によれば、CASレーテンシ(CL)を制御する際に、チップ内部でクロック周波数に応じて自動的に適切なCL設定となるように切り換えることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るFCRAMにおけるCL設定切換制御部分を示すブロック回路図。
【図2】本発明の第2の実施形態に係るFCRAMにおけるCL設定切換制御部分を示すブロック回路図。
【図3】本発明の第3の実施形態に係るFCRAMにおけるCL設定切換制御部分を示すブロック回路図。
【図4】本発明の第4の実施形態に係るFCRAMにおけるCL設定切換制御部分を示すブロック回路図および図中の論理回路の動作を示す真理値表を示す図。
【図5】図4のシステムにおけるCL4設定時の動作例を示すタイミング波形図。
【図6】図4のシステムにおけるCL5設定時の動作例を示すタイミング波形図。
【図7】図4のシステムにおけるCL6設定時の動作例を示すタイミング波形図。
【図8】図4のシステムにおけるクロック周波数検知回路と兼用したSTBD回路の一例の示すブロック回路図。
【図9】従来の同期型半導体記憶装置においてモードレジスタセットコマンドMRSによりCASレーテンシ(CL)設定を行うシステムを示すブロック回路図。
【符号の説明】
10…ファンクションピン、
11…インプットレシーバ回路、
11a、11b…インプットレシーバ回路、
12…インプットラッチ回路、
12a、12b…インプットラッチ回路、
13…コマンドデコーダ回路、
14…CLデコーダ回路。
Claims (9)
- クロックに同期して外部から入力するコマンドをデコードし、リードコマンドおよびその他のコマンドを同期型半導体記憶回路へ出力するコマンドデコーダと、
ファンクションピンと、
前記ファンクションピンに外部から入力するファンクション制御信号および前記コマンドデコーダから出力するモードレジスタセットコマンド以外の任意のコマンドに基づいてリードサイクルにおけるCASレーテンシを設定するCASレーテンシ設定回路
とを具備し、モードレジスタセットコマンドを使用することなくCL設定を切り換えることを可能としたことを特徴とする同期型半導体記憶装置。 - 前記任意のコマンドはリードコマンドであることを特徴とする請求項1記載の同期型半導体記憶装置。
- クロックに同期して外部から入力するコマンドをデコードし、リードコマンドおよびその他のコマンドを同期型半導体記憶回路へ出力するコマンドデコーダと、
ファンクションピンと、
前記ファンクションピンに外部から入力するファンクション制御信号および前記コマンドデコーダから出力するリードコマンド以外、モードレジスタセットコマンド以外の任意のコマンドに基づいて次のリードサイクルにおけるCASレーテンシを設定するCASレーテンシ設定回路
とを具備することを特徴とする同期型半導体記憶装置。 - 前記任意のコマンドは、
バンクアクティブコマンド(ACTV)、バンクプリチャージコマンド(PREC)、ライトコマンド(WRITE)、リフレッシュコマンド(REFR)のいずれか1つであることを特徴とする請求項3記載の同期型半導体記憶装置。 - クロックに同期して外部から入力するコマンドをデコードし、リードコマンドおよびその他のコマンドを同期型半導体記憶回路へ出力するコマンドデコーダと、
ファンクションピンと、
前記ファンクションピンに外部から入力するファンクション制御信号および前記コマンドデコーダから出力する複数のコマンドに基づいてリードサイクルにおけるCASレーテンシを設定するCASレーテンシ設定回路
とを具備することを特徴とする同期型半導体記憶装置。 - 前記複数のコマンドは、モードレジスタセットコマンド以外の任意のコマンドであることを特徴とする請求項5記載の同期型半導体記憶装置。
- 同期型半導体記憶回路で使用するクロックの周波数を検知するクロック周波数検知回路と、
前記クロック周波数検知回路により検知されたクロック周波数の高低に対応してCASレーテンシの長短を切り換えるCASレーテンシ設定回路
とを具備することを特徴とする同期型半導体記憶装置。 - 前記クロック周波数検知回路は、同一構成を有する複数段の遅延回路からなり、
前記CASレーテンシ設定回路は、前記複数段の遅延回路における複数の遅延出力の論理処理を行ってCL設定切換信号を生成する
ことを特徴とする請求項7記載の同期型半導体記憶装置。 - 前記クロック周波数検知回路は、前記半導体チップに搭載されているクロック位相制御回路の前進パルス用遅延線あるいは後進パルス用遅延線を兼用していることを特徴とする請求項7または8記載の同期型半導体記憶装置。
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