KR100772541B1 - 반도체 메모리 소자 및 그 구동방법 - Google Patents

반도체 메모리 소자 및 그 구동방법 Download PDF

Info

Publication number
KR100772541B1
KR100772541B1 KR1020060050041A KR20060050041A KR100772541B1 KR 100772541 B1 KR100772541 B1 KR 100772541B1 KR 1020060050041 A KR1020060050041 A KR 1020060050041A KR 20060050041 A KR20060050041 A KR 20060050041A KR 100772541 B1 KR100772541 B1 KR 100772541B1
Authority
KR
South Korea
Prior art keywords
pull
driving
inverter
output signal
voltage
Prior art date
Application number
KR1020060050041A
Other languages
English (en)
Other versions
KR20070036647A (ko
Inventor
강상희
한희현
조호엽
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to US11/529,570 priority Critical patent/US7450455B2/en
Publication of KR20070036647A publication Critical patent/KR20070036647A/ko
Application granted granted Critical
Publication of KR100772541B1 publication Critical patent/KR100772541B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 비트라인 감지증폭기 제어에 관한 것이다. 본 발명은 센싱 노이즈에 의한 리프레시 특성 저하를 방지할 수 있는 반도체 메모리 소자 및 그 구동방법을 제공하는데 그 목적이 있다. 본 발명에서는 비트라인 감지증폭기의 풀다운 전원으로서 서로 분리된 제1 풀다운 전원 및 제2 풀다운 전원을 마련하고, 제1 풀다운 전원 및 제2 풀다운 전원을 서로 다른 동작 구간에서 사용함으로써 해당 뱅크가 아닌 타 뱅크의 동작에 의한 노이즈로부터 데이터를 보호한다. 한편, 동작 구간을 나눔에 있어서, 전류 소모가 많고 노이즈가 크게 발생하는 구간(센싱 초기 구간)과 이후의 안정화된 구간으로 구분하는 것이 가능하고, 프리차지 이전 구간과 프리차지 이후 구간으로 구분하는 것도 가능하다.
비트라인 감지증폭기 제어회로, 오버 드라이빙, 센싱 노이즈, 풀다운 전원, 분리

Description

반도체 메모리 소자 및 그 구동방법{SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}
도 1은 종래의 오버 드라이빙 방식을 채택한 DRAM 코어의 구성을 나타낸 도면.
도 2는 도 1의 비트라인 감지증폭기 제어부의 로직 구성도.
도 3은 도 2의 비트라인 감지증폭기 제어부의 동작 타이밍 다이어그램.
도 4는 도 1의 동작 타이밍 다이어그램.
도 5는 종래기술에 따른 센싱 노이즈 발생 원리를 설명하기 위한 신호 파형도.
도 6은 본 발명의 일 실시예에 따른 DRAM 코어의 구성을 나타낸 도면.
도 7은 도 6의 비트라인 감지증폭기 제어부의 제1 로직 구현예를 나타낸 회로도.
도 8은 도 7의 비트라인 감지증폭기 제어부의 동작 타이밍 다이어그램.
도 9는 제1 로직 구현예에 따른 도 6의 동작 타이밍 다이어그램.
도 10은 제1 로직 구현예에 따른 센싱 노이즈 방지 원리를 설명하기 위한 신호 파형도.
도 11은 도 6의 비트라인 감지증폭기 제어부의 제2 로직 구현예를 나타낸 회로도.
도 12는 도 11의 비트라인 감지증폭기 제어부의 동작 타이밍 다이어그램.
도 13은 제2 로직 구현예에 따른 도 6의 동작 타이밍 다이어그램.
도 14는 제2 로직 구현예에 따른 센싱 노이즈 방지 원리를 설명하기 위한 신호 파형도.
* 도면의 주요 부분에 대한 부호의 설명
300: 비트라인 감지증폭기
400: 메모리 셀
600: 비트라인 감지증폭기 제어부
700: 비트라인 감지증폭기 전원라인 구동부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 비트라인 감지증폭기 제어에 관한 것이다.
반도체 메모리 칩을 구성하는 선폭 및 셀 사이즈의 지속적인 스케일링 다운이 진행됨에 따라 외부 전원전압(VDD)의 저전압화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다.
현재 대부분의 반도체 메모리 칩은 외부 전원전압(VDD)을 인가받아 내부전압을 발생시키기 위한 내부전압 발생회로를 칩 내에 탑재하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하도록 하고 있다. 그 중에서도 DRAM과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우, 셀 데이터를 감지하기 위하여 코어전압(VCORE)을 사용하고 있다. 코어전압(VCORE)은 데이터 '1'에 대응하는 전압 레벨이다.
로우 어드레스에 의해서 선택된 워드라인이 활성화되면 그 워드라인에 연결된 다수 개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다. 이러한 비트라인 감지증폭기 수천 개가 한꺼번에 동작하게 되는데, 이때 비트라인 감지증폭기의 풀업 전원라인(통상, RTO 라인이라 함)을 구동하는데 사용되는 코어전압단(VCORE)으로부터 많은 양의 전류가 소모된다. 그런데, 외부 전원전압(VDD)이 낮아지는 추세에서는 코어전압(VCORE) 역시 상대적으로 낮아질 수밖에 없으며, 이러한 코어전압(VCORE)을 이용하여 짧은 시간에 많은 셀의 데이터를 증폭하는데는 무리가 따른다.
이러한 문제점을 해결하기 위해, 비트라인 감지증폭기의 동작 초기(메모리 셀과 비트라인간 전하공유 직후)에 비트라인 감지증폭기의 RTO 라인을 일정 시간 동안 코어전압(VCORE)보다 높은 전압(통상적으로 외부 전원전압(VDD))으로 구동하는 비트라인 감지증폭기 오버드라이빙 방식을 채택하게 되었다.
도 1은 오버 드라이빙 방식을 채택한 DRAM 코어의 구성을 나타낸 도면이다.
도 1을 참조하면, DRAM 코어에는 오버 드라이빙의 채택 여부와 관계없이 메모리 셀(400)과, 비트라인 감지증폭기(300)와, 비트라인 감지증폭기 전원라인 구동부(200)와, 비트라인 감지증폭기 제어부(100)가 배치된다.
여기에서는, 비트라인 감지증폭기(300)의 주변 구조를 단순화하여 도시하였기 때문에 비트라인 분리부, 비트라인 이퀄라이즈/프리차지부, 컬럼 선택부 등이 생략되어 있다.
메모리 셀(400)은 워드라인(WL)에 게이트가 접속되고, 비트라인(BL, BLB)과 스토리지 노드(SN) 사이에 소오스-드레인 경로를 갖는 셀 NMOS 트랜지스터(N1)와, 스토리지 노드(SN)와 셀 플레이트 - 셀 플레이트 전압(VCP)가 인가됨 - 사이에 접속된 캐패시터(C1)로 구성된다.
비트라인 감지증폭기(300)는 풀다운 전원라인(통상, SB 라인이라 함)에 접속된 두 개의 풀업 PMOS 트랜지스터(P3, P4)와, 풀다운 전원라인(RTO 라인)에 접속된 두 개의 풀다운 NMOS 트랜지스터(N2, N3)가 크로스 접속된 래치 구조를 가지며, 인에이블 신호가 활성화되어 SB 라인 및 RTO 라인이 예정된 전압 레벨로 구동되면 비트라인 쌍(BL, BLB) - 전하공유 상태로 미세한 전압차를 가짐 - 의 전압차를 감지하여, 하나는 접지전압(VSS) 레벨로 하나는 코어전압(VCORE) 레벨로 증폭한다.
비트라인 감지증폭기 전원라인 구동부(200)는 제1 RTO 라인 구동 제어신호(SAP1B)에 응답하여 RTO 라인을 외부 전원전압(VDD)으로 구동하기 위한 오버 드라이빙 PMOS 트랜지스터(P1), 제2 RTO 라인 구동 제어신호(SAP2B)에 응답하여 RTO 라인을 코어전압(VCORE)으로 구동하기 위한 노말 드라이빙 PMOS 트랜지스터(P2)와, SB 라인 구동 제어신호(SAN)에 응답하여 SB 라인을 접지전압(VSS)으로 구동하기 위한 노말 드라이빙 NMOS 트랜지스터(N4)로 구성된다.
한편, 도 2에 비트라인 감지증폭기 제어부(100)의 로직 구성을 나타내었다.
도 2를 참조하면, 종래의 비트라인 감지증폭기 제어부(100)는, 액티브 커맨드 신호(ACT)를 입력으로 하는 인버터(IV0)와, 인버터(IV0)의 출력신호에 제어받는 풀업 PMOS 트랜지스터(P11), 프리차지 커맨드 신호(PCG)에 제어받는 풀다운 NMOS 트랜지스터(N11)와, 풀업 PMOS 트랜지스터(P11)와 풀다운 NMOS 트랜지스터(N11)의 공통 출력 노드에 접속된 인버터 래치(IV5 및 IV6)와, 인버터 래치(IV5 및 IV6)의 출력신호의 폴링 에지를 tDelay2만큼 지연시키기 위한 딜레이2(30)를 구비한다.
또한, 종래의 비트라인 감지증폭기 제어부(100)는, 딜레이2(30)의 출력신호(A)의 폴링 에지를 받는 펄스를 생성하는 폴링 펄스 발생기(10)와, 폴링 펄스 발생기(10)의 출력신호를 셋신호로 사용하고 자신의 출력신호가 딜레이1(20, tDelay1의 지연시간을 가짐) 및 인버터(IV4)를 통해 반전 지연된 신호를 리셋신호로 사용하는 크로스 커플드 낸드 래치(ND1 및 ND2)와, 크로스 커플드 낸드 래치(ND1 및 ND2)의 출력신호를 입력으로 하는 인버터(IV1)와, 인버터(IV1)의 출력신호(C)를 입력으로 하는 인버터(IV2)와, 인버터(IV2)의 출력신호를 입력으로 하여 제1 RTO 라인 구동 제어신호(SAP1B)를 출력하기 위한 인버터(IV3)를 구비한다.
또한, 종래의 비트라인 감지증폭기 제어부(100)는, 딜레이2(30)의 출력신호(A)의 라이징 에지를 tDelay3만큼 지연시키기 위한 딜레이3(40)와, 딜레이3(40)의 출력신호(B)의 폴링 에지를 tDelay4만큼 지연시키기 위한 딜레이4(50)와, 딜레 이4(50)의 출력신호를 입력으로 하는 인버터(IV7)와, 인버터(IV7)의 출력신호(D)와 인버터(IV1)의 출력신호(C)를 입력으로 하는 낸드 게이트(ND3)와, 낸드 게이트(ND3)의 출력신호를 입력으로 하는 인버터(IV8)와, 인버터(IV8)의 출력신호를 입력으로 하여 제2 RTO 라인 구동 제어신호(SAP2B)를 출력하기 위한 인버터(IV9)와, 딜레이3(40)의 출력신호(B)를 입력으로 하여 SB 라인 구동 제어신호(SAN)를 출력하기 위한 반전 인버터 체인(IV10, IV11, IV12)을 구비한다.
도 3은 도 2의 비트라인 감지증폭기 제어부(100)의 동작 타이밍 다이어그램이다.
도 3을 참조하면, 풀업 PMOS 트랜지스터(P11)와 풀다운 NMOS 트랜지스터(N11), 그리고 인버터 래치(IV5 및 IV6)는 액티브 커맨드 신호(ACT)의 활성화 시점으로부터 프리차지 커맨드 신호(PCG)의 활성화 시점까지의 윈도우를 갖는 신호를 생성한다.
한편, 딜레이2(30)는 인버터 래치(IV5 및 IV6)의 출력신호의 폴링 에지를 tDelay2만큼 지연시켜 액티브 커맨드 신호(ACT)의 활성화 시점으로부터 tDelay2 이후에 천이되는 신호(A)를 정의하며, 딜레이3(40)은 딜레이2(30)의 출력신호(A)의 라이징 에지를 tDelay3만큼 지연시켜 프리차지 커맨드 신호(PCG)의 활성화 시점으로부터 tDelay3 이후에 천이되는 신호(B)를 정의한다.
또한, 폴링 에지를 받는 펄스를 생성하는 폴링 펄스 발생기(10), 딜레이1(20), 인버터(IV4), 크로스 커플드 낸드 래치(ND1 및 ND2)와, 인버터(IV1)는 딜레이2(30)의 출력신호(A)의 폴링 에지로부터 대략 tDelay1의 윈도우를 갖는 신호(C) 를 정의한다.
한편, 딜레이4(50) 및 인버터(IV7)는 딜레이3(40)의 출력신호(B) 폴링 에지를 tDelay4만큼 지연시킨 후 반전시켜 인버터(IV1)의 출력신호(C)의 윈도우 구간에서 천이되는 신호(D)를 정의한다.
결국, 제1 RTO 라인 구동 제어신호(SAP1B)는 액티브 시점으로부터 tDelay2 이후에 tDelay1 동안 유지되는 오버 드라이빙 구간을 정의하며, 제2 RTO 라인 구동 제어신호(SAP2B)는 제1 RTO 라인 구동 제어신호(SAP1B)의 비활성화 시점으로부터 프리차지 이후 tDelay3 동안 유지되는 노말 드라이빙 구간을 정의한다. 또한, SB 라인 구동 제어신호(SAN)는 제1 및 제2 RTO 라인 구동 제어신호(SAP1B 및 SAP2B)에 의해 정의되는 오버 드라이빙 구간 및 노말 드라이빙 구간동안 논리레벨 하이로 활성화된다. 참고적으로, 앞에서 설명한 각 신호의 타이밍은 이해를 돕기 위하여 로직 게이트에 의한 지연시간을 고려하지 않은 것이다.
도 4는 도 1의 동작 타이밍 다이어그램이다.
도 4를 참조하면, 액티브 커맨드가 인가되어 워드라인(WL)이 인에이블 되면 스토리지 노드(SN)와 비트라인(BL, BLB) 사이에 전하 공유가 일어나, 비트라인쌍(BL, BLB) 간에 미세한 전압차가 유기된다.
이후 감지증폭기(300)가 인에이블 되면, 앞서 살펴본 바와 같은 파형을 가지는 제1 및 제2 RTO 라인 구동 제어신호(SAP1B 및 SAP2B)와 SB 라인 구동 제어신호(SAN)를 이용하여 오버 드라이빙 PMOS 트랜지스터(P1), 노말 드라이빙 PMOS 트랜지스터(P2), 노말 드라이빙 NMOS 트랜지스터(N4)가 RTO 라인 및 SB 라인을 구동하 게 된다.
한편, 오버 드라이빙 및 노말 드라이빙의 수행을 통해 증폭된 데이터를 재기입하는 과정을 거치고, 이후 프리차지 커맨드가 인가되면 워드라인(WL) 및 감지증폭기(300)를 디스에이블 시키고 비트라인(BL, BLB)을 VCORE/2 레벨로 이퀄라이즈/프리차지 시키게 된다.
도 5는 종래기술에 따른 센싱 노이즈 발생 원리를 설명하기 위한 신호 파형도이다.
종래기술의 문제점은 비트라인 감지증폭기(300)의 풀업/풀다운 전원을 모든 뱅크(Bank)가 공유하고 있다는 것에 기인한다. 즉, 풀업/풀다운 전원으로 사용되는 코어전압(VCORE) 및 접지전압(VSS)를 모든 뱅크가 공유하고 있어, 도 5에 나타낸 바와 같이 프리차지 커맨드에 의해 특정 뱅크의 워드라인(WL)이 디스에이블 되면서 셀 NMOS 트랜지스터(N1)를 오프시키는 시점에 다른 뱅크의 액티브에 동작에 의한 센싱 노이즈가 유입되면, 데이터가 노이즈에 의해 손실을 입은 채로 스토리지 노드(SN)에 저장된다는 것이다. 이 경우, 데이터 보존 시간(Data Retention Time)이 줄어들게 되어 결국 리프레시 특성을 저하시키는 요인이 되고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 센싱 노이즈에 의한 리프레시 특성 저하를 방지할 수 있는 반도체 메모리 소자 및 그 구동방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 뱅크를 구비한 반도체 메모리 소자에 있어서, 비트라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭 수단과, 제1 구동 구간에서 상기 비트라인 감지증폭 수단의 풀업 전원라인 및 풀다운 전원라인을 풀업 전압 및 제1 풀다운 전압으로 구동하고, 제2 구동 구간에서 상기 풀업 전원라인 및 상기 풀다운 전원라인을 상기 풀업 전압 및 제2 풀다운 전압 - 상기 제1 풀다운 전압과 분리된 독립적인 전압임 - 으로 구동하기 위한 전원라인 구동 수단을 구비하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 다수의 뱅크를 구비한 반도체 메모리 소자에 있어서, 비트라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭 수단; 풀업 구동 제어신호에 응답하여 상기 비트라인 감지증폭 수단의 풀업 전원라인을 풀업 전압으로 구동하기 위한 풀업 구동 수단; 제1 풀다운 구동 제어신호 - 제1 구동 구간에서 활성화됨 - 에 응답하여 상기 비트라인 감지증폭 수단의 풀다운 전원라인을 제1 풀다운 전압으로 구동하기 위한 제1 풀다운 구동 수단; 제2 풀다운 구동 제어신호 - 제2 구동 구간에서 활성화됨 - 에 응답하여 상기 풀다운 전원라인을 제2 풀다운 전압 - 상기 제1 풀다운 전압과 분리된 독립적인 전압임 - 으로 구동하기 위한 제2 풀다운 구동 수단; 및 액티브 커맨드 신호 및 프리차지 커맨드 신호에 응답하여 상기 풀업 구동 제어신호, 상기 제1 및 제2 풀다운 구동 제어신호를 생성하기 위한 구동 제어 수단을 구비하는 반도체 메모리 소자가 제공된 다.
또한, 본 발명의 또 다른 측면에 따르면, 다수의 뱅크를 구비한 반도체 메모리 소자의 구동방법에 있어서,
비트라인 감지증폭기의 풀업 전원라인을 풀업 전압으로 구동하고, 상기 비트라인 감지증폭기의 풀다운 전원라인을 제1 풀다운 전압으로 구동하는 단계와,
상기 비트라인 감지증폭기의 풀업 전원라인을 상기 풀업 전압으로 구동하고, 상기 비트라인 감지증폭기의 풀다운 전원라인을 제2 풀다운 전압 - 상기 제1 풀다운 전압과 분리된 독립적인 전압임 - 으로 구동하는 단계를 포함하는 반도체 메모리 소자의 구동방법이 제공된다.
본 발명에서는 비트라인 감지증폭기의 풀다운 전원으로서 서로 분리된 제1 풀다운 전원 및 제2 풀다운 전원을 마련하고, 제1 풀다운 전원 및 제2 풀다운 전원을 서로 다른 동작 구간에서 사용함으로써 해당 뱅크가 아닌 타 뱅크의 동작에 의한 노이즈로부터 데이터를 보호한다. 한편, 동작 구간을 나눔에 있어서, 전류 소모가 많고 노이즈가 크게 발생하는 구간(센싱 초기 구간)과 이후의 안정화된 구간으로 구분하는 것이 가능하고, 프리차지 이전 구간과 프리차지 이후 구간으로 구분하는 것도 가능하다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 6은 본 발명의 일 실시예에 따른 DRAM 코어의 구성을 나타낸 도면이다.
도 6을 참조하면, 본 실시예에 따른 DRAM 코어에는, 메모리 셀(400)과, 비트라인 감지증폭기(300)와, 비트라인 감지증폭기 전원라인 구동부(700)와, 비트라인 감지증폭기 제어부(600)가 배치된다.
여기서, 메모리 셀(400)과, 비트라인 감지증폭기(300)는 종래기술(도 1 참조)과 비교하여 변경 사항이 없으며, 비트라인 감지증폭기 전원라인 구동부(700)와 비트라인 감지증폭기 제어부(600)를 다르게 설계하였다.
구체적으로, 비트라인 감지증폭기 전원라인 구동부(700)를 살펴보면, 제1 RTO 라인 구동 제어신호(SAP1B)에 응답하여 RTO 라인을 외부 전원전압(VDD)으로 구동하기 위한 오버 드라이빙 PMOS 트랜지스터(P21), 제2 RTO 라인 구동 제어신호(SAP2B)에 응답하여 RTO 라인을 코어전압(VCORE)으로 구동하기 위한 노말 드라이빙 PMOS 트랜지스터(P22)와, 제1 SB 라인 구동 제어신호(SAN1)에 응답하여 SB 라인을 제1 접지전압(VSS1)으로 구동하기 위한 제1 드라이빙 NMOS 트랜지스터(N24)와, 제2 SB 라인 구동 제어신호(SAN2)에 응답하여 SB 라인을 제2 접지전압(VSS2)으로 구동하기 위한 제2 드라이빙 NMOS 트랜지스터(N25)를 구비한다.
여기서, 제1 접지전압(VSS1)과 제2 접지전압(VSS2)은 서로 분리된 독립적인 전원이며, 제1 SB 라인 구동 제어신호(SAN1)과 제2 SB 라인 구동 제어신호(SAN2)는 서로 다른 구간에 활성화되는 신호이다.
프리차지 상태에서 액티브 커맨드가 인가되면, 액티브 커맨드 신호(ACT)가 논리레벨 하이로 활성화되고, 이후 워드라인(WL)이 인에이블 되어 셀 NMOS 트랜지 스터(N1)가 턴온되어 셀 캐패시터(C1)에 저장된 데이터가 비트라인(BL, BLB)에 실리게 된다. 워드라인(WL)이 인에이블 되면 스토리지 노드(SN)와 비트라인(BL, BLB) 사이에 전하 공유가 일어나, 비트라인쌍(BL, BLB) 간에 미세한 전압차가 유기된다.
이후 감지증폭기(300)가 인에이블 되면, 먼저 제1 RTO 라인 구동 제어신호(SAP1B)는 논리레벨 로우로 활성화되고, 제1 SB 라인 구동 제어신호(SAN1)는 논리레벨 하이로 활성화된다. 이에 따라, 오버 드라이빙 PMOS 트랜지스터(P11)가 외부 전원전압(VDD)으로 RTO 라인을 구동하고, 제1 드라이빙 NMOS 트랜지스터(N24)가 제1 접지전압(VSS1)으로 구동한다.
이후 예정된 오버 드라이빙 구간이 종료되면, 오버 드라이빙 PMOS 트랜지스터(P11)는 턴오프되고, 제2 RTO 라인 구동 제어신호(SAP2B)가 논리레벨 로우로 활성화됨에 따라 노말 드라이빙 PMOS 트랜지스터(P12)가 RTO 라인을 코어전압(VCORE)으로 구동하게 된다.
한편, 초기 감지 및 증폭 구간에서 논리레벨 하이로 활성화된 제1 SB 라인 구동 제어신호(SAN1)에 의해 SB 라인이 제1 접지전압(VSS1)으로 구동되다가, 일정 시간 이후에 증폭된 데이터가 안정화된 상태에서 제1 SB 라인 구동 제어신호(SAN1)가 논리레벨 로우로 비활성화되고 제2 SB 라인 구동 제어신호(SAN2)가 논리레벨 하이로 활성화되어 SB 라인이 제2 접지전압(VSS2)으로 구동된다.
참고적으로, 제2 RTO 라인 구동 제어신호(SAP2B)가 활성화되는 시점과 제2 SB 라인 구동 제어신호(SAN2)가 활성화되는 시점이 데이터의 증폭이 안정화된 시점으로 유사할 수 있으나, 엄밀하게 두 신호의 활성화 시점은 직접적인 연관성이 없 다.
도 7은 도 6의 비트라인 감지증폭기 제어부(600)의 로직 구현예를 나타낸 회로도이다.
도 7을 참조하면, 비트라인 감지증폭기 제어부(600)는, 크게 액티브 커맨드 신호(ACT) 및 프리차지 커맨드 신호(PCG)에 응답하여 제1 및 제2 RTO 라인 구동 제어신호(SAP1B 및 SAP2B)를 생성하기 위한 RTO 라인 구동 제어신호 생성부(630)와, SB 라인 구동 제어신호 생성부(630)의 출력신호(중간 노드 신호)에 응답하여 제1 및 제2 SB 라인 구동 제어신호(SAN1 및 SAN2)를 생성하기 위한 SB 라인 구동 제어신호 생성부(620)를 구비한다.
우선, RTO 라인 구동 제어신호 생성부(630)는 종래기술(도 2 참조)에서 제1 및 제2 RTO 라인 구동 제어신호(SAP1B 및 SAP2B)를 생성하기 위한 로직 구성과 동일한 구성을 가진다.
그리고, SB 라인 구동 제어신호 생성부(620)는 RTO 라인 구동 제어신호 생성부(630)의 폴링 펄스 발생기(10)의 출력신호를 셋신호로 사용하고 자신의 출력신호가 딜레이5(60, tDelay5의 지연시간을 가짐) 및 인버터(IV24)를 통해 반전 지연된 신호를 리셋신호로 사용하는 크로스 커플드 낸드 래치(ND5 및 ND6)와, 크로스 커플드 낸드 래치(ND5 및 ND6)의 출력신호를 입력으로 하는 인버터(IV22)와, 인버터(IV22)의 출력신호(F)를 입력으로 하여 제1 SB 라인 구동 제어신호(SAN1)를 출력하기 위한 인버터(IV23)를 구비한다.
또한, SB 라인 구동 제어신호 생성부(620)는 RTO 라인 구동 제어신호 생성 부(630)의 인버터(IV7)의 출력신호(D) 및 인버터(IV22)의 출력신호(F)를 입력으로 하는 낸드 게이트(ND4)와, 낸드 게이트(ND4)의 출력신호를 입력으로 하여 제2 SB 라인 구동 제어신호(SAN2)를 출력하기 위한 인버터(IV21)를 구비한다.
도 8은 도 7의 비트라인 감지증폭기 제어부(600)의 동작 타이밍 다이어그램이다.
도 8에서 신호 A, B, C, D와, 제1 및 제2 RTO 라인 구동 제어신호(SAP1B 및 SAP2B)의 생성 과정 및 파형은 앞선 도 3에서 설명한 바와 같다. 한편, SB 라인 구동 제어신호 생성부(620)의 인버터(IV22)의 출력신호(F)의 파형을 살펴보면 RTO 라인 구동 제어신호 생성부(630)의 인버터(IV1)의 출력신호(C)의 파형과 유사함을 알 수 있다. 그러나, 딜레이1(20)과 딜레이5(60)의 지연시간이 반드시 같을 필요는 없으며, 필요에 따라 각각 제1 RTO 라인 구동 제어신호(SAP1B)의 펄스폭과 제1 SB 라인 구동 제어신호(SAN1)의 펄스폭에 적합하게 설정할 수 있다.
도 9는 제1 로직 구현예에 따른 도 6의 동작 타이밍 다이어그램이다.
도 9를 참조하면, 비트라인 감지증폭기가 인에이블 된 이후의 초기 감지 및 증폭 구간에서는 제1 SB 라인 구동 제어신호(SAN1)와 제1 RTO 라인 구동 제어신호(SAP1B)에 의한 오버 드라이빙 동작 등의 증폭 동작이 수행되고, 제1 SB 라인 구동 제어신호(SAN1)와 제2 SB 라인 구동 제어신호(SAN2)가 천이하는 순간에 비트라인 감지증폭기의 풀다운 파워가 제1 접지전압(VSS1)에서 제2 접지전압(VSS2)으로 전환된다.
한편, 해당 뱅크 동작시 제1 접지전압(VSS1)은 초기 증폭에 의한 노이즈로 순간적으로 상승하게 되지만, 이후 이내 안정화된다. 또한, 도시되지는 않았으나, 제1 및 제2 RTO 라인 구동 제어신호(SAP1B 및 SAP2B)가 전환할 때 순간적으로 코어전압(VCORE) 레벨 역시 순간적으로 불안정하게 되지만 이내 안정화되므로 이후 동작에는 문제가 없다.
도 10은 제1 로직 구현예에 따른 센싱 노이즈 방지 원리를 설명하기 위한 신호 파형도이다.
도 10에 도시된 바와 같이, 해당 뱅크의 프리차지 동작이 시작되면서 워드라인(WL)이 비활성화 되는 시점에 타 뱅크의 센싱 노이즈가 발생하더라도 해당 뱅크의 비트라인 감지증폭기의 SB 라인은 제2 접지전압(VSS2)으로 구동되고 있고, 타 뱅크의 비트라인 감지증폭기의 SB 라인은 제1 접지전압(VSS2)으로 구동될 것이므로 문제를 유발하지 않는다.
도 11은 도 6의 비트라인 감지증폭기 제어부의 제2 로직 구현예를 나타낸 회로도이다.
도 11을 참조하면, 제2 로직 구현예에 따른 비트라인 감지증폭기 제어부(600A) 역시 액티브 커맨드 신호(ACT) 및 프리차지 커맨드 신호(PCG)에 응답하여 제1 및 제2 RTO 라인 구동 제어신호(SAP1B 및 SAP2B)를 생성하기 위한 RTO 라인 구동 제어신호 생성부(630A)와, SB 라인 구동 제어신호 생성부(630A)의 중간 노드 신호에 응답하여 제1 및 제2 SB 라인 구동 제어신호(SAN1 및 SAN2)를 생성하기 위한 SB 라인 구동 제어신호 생성부(640A)를 구비한다.
우선, RTO 라인 구동 제어신호 생성부(630)는 종래기술(도 2 참조) 및 제1 로직 구현예(도 7 참조)에서 제1 및 제2 RTO 라인 구동 제어신호(SAP1B 및 SAP2B)를 생성하기 위한 로직 구성과 동일한 구성을 가진다.
그리고, SB 라인 구동 제어신호 생성부(640A)는 프리차지 커맨드 신호(PCG)를 입력으로 하는 인버터(IN32)와, 인버터(IN32)의 출력신호를 셋신호로 사용하고 자신의 출력신호가 딜레이6(70, tDelay6의 지연시간을 가짐) 및 인버터(IV35)를 통해 반전 지연된 신호를 리셋신호로 사용하는 크로스 커플드 낸드 래치(ND8 및 ND9)와, 크로스 커플드 낸드 래치(ND8 및 ND9)의 출력신호를 입력으로 하는 인버터(IV33)와, 인버터(IV33)의 출력신호(H)를 입력으로 하여 제2 SB 라인 구동 제어신호(SAN2)를 출력하기 위한 인버터(IV34)를 구비한다.
또한, SB 라인 구동 제어신호 생성부(640A)는 RTO 라인 구동 제어신호 생성부(630A)의 딜레이3(40)의 출력신호(B)를 입력으로 하는 인버터(IN30)와, 인버터(IN30)의 출력신호(G) 및 인버터(IV33)의 출력신호(H)를 입력으로 하는 낸드 게이트(ND7)와, 낸드 게이트(ND7)의 출력신호를 입력으로 하여 제1 SB 라인 구동 제어신호(SAN1)를 출력하기 위한 인버터(IV31)를 구비한다.
제2 로직 구현예서는 제1 및 제2 SB 라인 구동 제어신호(SAN1, SAN2)를 생성하는데 있어서 프리차지 커맨드 신호(PCG)를 사용한다. 즉, 프리차지 커맨드 인가 시점을 기준으로 하여 제1 및 제2 SB 라인 구동 제어신호(SAN1, SAN2)를 천이시킨다.
도 12는 도 11의 비트라인 감지증폭기 제어부의 동작 타이밍 다이어그램이다.
도 12에서 신호 A, B, C, D와, 제1 및 제2 RTO 라인 구동 제어신호(SAP1B 및 SAP2B)의 생성 과정 및 파형은 앞선 도 3에서 설명한 바와 같다. 그리고, RTO 라인 구동 제어신호 생성부(630A)의 딜레이3(40)의 출력신호(B)를 이용하여 제1 SB 라인 구동 제어신호(SAN1)를 논리레벨 하이로 활성화시키는 것 또한 제1 로직 구현예(도 8 참조)와 동일하다.
그러나, 제2 로직 구현예에서는 제1 SB 라인 구동 제어신호(SAN1)의 비활성화 시점 및 제2 SB 라인 구동 제어신호(SAN2)의 활성화 시점을 제1 로직 구현예와 같이 딜레이를 이용하여 정의하지 않고 프리차지 커맨드 신호(PCG)를 이용하여 정의하였다.
SB 라인 구동 제어신호 생성부(640A)의 딜레이6(70)는 제2 SB 라인 구동 제어신호(SAN2)의 펄스폭을 정의하며, 제2 RTO 라인 구동 제어신호(SAP2B)의 비활성화 시점에 맞춰 적절한 값으로 설정하면 된다.
도 13은 제2 로직 구현예에 따른 도 6의 동작 타이밍 다이어그램이며, 도 14는 제2 로직 구현예에 따른 센싱 노이즈 방지 원리를 설명하기 위한 신호 파형도이다.
도 13 및 도 14를 참조하면, 비트라인 감지증폭기가 인에이블 된 이후의 초기 감지 및 증폭 구간에서는 제1 SB 라인 구동 제어신호(SAN1)와 제1 RTO 라인 구동 제어신호(SAP1B)에 의한 오버 드라이빙 동작이 수행되고, 이후 제1 SB 라인 구동 제어신호(SAN1)와 제2 RTO 라인 구동 제어신호(SAP2B)에 의한 노말 드라이빙 동작이 수행된다. 한편, 프리차지 커맨드가 인가되면 제2 SB 라인 구동 제어신 호(SAN2)와 제2 RTO 라인 구동 제어신호(SAP2B)에 의해 비트라인 감지증폭기가 구동된다.
결국, 프리차지 커맨드 인가됨에 따라 비트라인 감지증폭기의 풀다운 파워가 제1 접지전압(VSS1)에서 제2 접지전압(VSS2)으로 전환된다. 따라서, 해당 뱅크의 프리차지 동작이 시작되면서 워드라인(WL)이 비활성화 되는 시점에 타 뱅크의 센싱 노이즈가 발생하더라도 해당 뱅크의 비트라인 감지증폭기의 SB 라인은 제2 접지전압(VSS2)으로 구동되고 있고, 타 뱅크의 비트라인 감지증폭기의 SB 라인은 제1 접지전압(VSS2)으로 구동될 것이므로 문제를 유발하지 않는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 실시예와 같이 RTO 라인을 노말 드라이버와 오버 드라이버로 구동하는 오버 드라이빙 방식 외에 RTO 라인을 노말 드라이버가 구동하고 노말 전압단을 오버 드라이버가 구동하는 방식을 적용하는 경우에도 본 발명은 적용된다. 뿐만 아니라, 오버 드라이빙 전압으로 외부 전원전압(VDD)을 사용하고 노말 드라이빙 전압으로 코어전압(VCORE)을 사용하는 것 역시 변경이 가능한 사항이다.
또한, 전술한 실시예에서는 오버 드라이빙 구조를 적용하는 경우를 일례로 들어 설명하였으나, 본 발명의 기술적 원리는 오버 드라이빙 수행 여부와 직접적인 관련이 없으므로, 본 발명은 오버 드라이빙 구조를 적용하지 않는 경우에도 적용된다.
또한, 전술한 실시예에서는 SB 라인의 풀다운 전압으로 제1 및 제2 접지전압(VSS1, VSS2)를 사용하는 경우를 일례로 들어 설명하였으나, SB 라인의 풀다운 전압으로 접지전압이 아닌 다른 기저 전압을 사용할 수 있다.
또한, 전술한 실시예에서 소개한 제1 및 제2 로직 구현예는 가능한 수많은 구현예 중 일부에 지나지 않으며, 사용되는 신호의 종류 및 액티브 극성에 따라 다른 로직으로의 변경이 불가피하다.
본 발명은 비트라인 감지증폭기의 동작 구간을 구분하고 각 동작 구간에서 분리된 전원을 사용함으로써 해당 뱅크에서 발생한 센싱 노이즈가 타 뱅크의 동작에 지장을 초래하는 것을 방지하는 효과가 있다. 특히, 본 발명은 프리차지 동작에서의 전원을 안정화시켜 메모리 셀에 저장되는 데이터의 손실을 막아 데이터 보존 시간(data retention time)을 증가시키는 효과가 있으며, 그에 따라 리프레시 특성 개선을 기대할 수 있다.

Claims (20)

  1. 다수의 뱅크를 구비한 반도체 메모리 소자에 있어서,
    비트라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭 수단과,
    제1 구동 구간에서 상기 비트라인 감지증폭 수단의 풀업 전원라인 및 풀다운 전원라인을 풀업 전압 및 제1 풀다운 전압으로 구동하고, 제2 구동 구간에서 상기 풀업 전원라인 및 상기 풀다운 전원라인을 상기 풀업 전압 및 제2 풀다운 전압 - 상기 제1 풀다운 전압과 분리된 독립적인 전압임 - 으로 구동하기 위한 전원라인 구동 수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 구동 구간은 상기 비트라인 감지증폭 수단의 초기 감지 및 증폭 구간이며, 상기 제2 구동 구간은 상기 초기 감지 및 증폭 구간 이후의 안정화 구간인 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 제1 구동 구간은 상기 비트라인 감지증폭 수단의 인에이블 시점으로부터 프리차지 커맨드 인가 시점까지의 구간이며, 상기 제2 구동 구간은 상기 프리차지 커맨드 인가 시점으로부터 상기 비트라인 감지증폭기의 디스에이블 시점까지의 구간인 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 풀업 전압은 오버 드라이빙 전압 또는 노말 드라이빙 전압인 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 오버 드라이빙 전압은 외부 전원전압이며, 상기 노말 드라이빙 전압은 코어전압인 것을 특징으로 하는 반도체 메모리 소자.
  6. 다수의 뱅크를 구비한 반도체 메모리 소자에 있어서,
    비트라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭 수단;
    풀업 구동 제어신호에 응답하여 상기 비트라인 감지증폭 수단의 풀업 전원라 인을 풀업 전압으로 구동하기 위한 풀업 구동 수단;
    제1 풀다운 구동 제어신호 - 제1 구동 구간에서 활성화됨 - 에 응답하여 상기 비트라인 감지증폭 수단의 풀다운 전원라인을 제1 풀다운 전압으로 구동하기 위한 제1 풀다운 구동 수단;
    제2 풀다운 구동 제어신호 - 제2 구동 구간에서 활성화됨 - 에 응답하여 상기 풀다운 전원라인을 제2 풀다운 전압 - 상기 제1 풀다운 전압과 분리된 독립적인 전압임 - 으로 구동하기 위한 제2 풀다운 구동 수단; 및
    액티브 커맨드 신호 및 프리차지 커맨드 신호에 응답하여 상기 풀업 구동 제어신호, 상기 제1 및 제2 풀다운 구동 제어신호를 생성하기 위한 구동 제어 수단
    을 구비하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 제1 구동 구간은 상기 비트라인 감지증폭 수단의 초기 감지 및 증폭 구간이며, 상기 제2 구동 구간은 상기 초기 감지 및 증폭 구간 이후의 안정화 구간인 것을 특징으로 하는 반도체 메모리 소자.
  8. 제6항에 있어서,
    상기 제1 구동 구간은 상기 비트라인 감지증폭 수단의 인에이블 시점으로부 터 프리차지 커맨드 인가 시점까지의 구간이며, 상기 제2 구동 구간은 상기 프리차지 커맨드 인가 시점으로부터 상기 비트라인 감지증폭기의 디스에이블 시점까지의 구간인 것을 특징으로 하는 반도체 메모리 소자.
  9. 제7항에 있어서,
    상기 풀업 구동 수단은,
    제1 풀업 구동 제어신호에 응답하여 오버 드라이빙 구간 동안 상기 비트라인 감지증폭 수단의 풀업 전원라인을 제1 풀업 전압으로 구동하기 위한 제1 풀업 구동 수단과,
    제2 풀업 구동 제어신호에 응답하여 노말 드라이빙 구간 동안 상기 비트라인 감지증폭 수단의 풀업 전원라인을 제2 풀업 전압으로 구동하기 위한 제2 풀업 구동 수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제8항에 있어서,
    상기 풀업 구동 수단은,
    제1 풀업 구동 제어신호에 응답하여 오버 드라이빙 구간 동안 상기 비트라인 감지증폭 수단의 풀업 전원라인을 제1 풀업 전압으로 구동하기 위한 제1 풀업 구동 수단과,
    제2 풀업 구동 제어신호에 응답하여 노말 드라이빙 구간 동안 상기 비트라인 감지증폭 수단의 풀업 전원라인을 제2 풀업 전압으로 구동하기 위한 제2 풀업 구동 수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제7항 또는 제8항에 있어서,
    상기 제1 풀다운 구동 수단은, 제1 풀다운 구동 제어신호를 게이트 입력으로 하고, 그 소오스가 제1 풀다운 전압단에 접속되고, 그 드레인이 상기 풀다운 전원라인에 접속된 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 제2 풀다운 구동 수단은, 제2 풀다운 구동 제어신호를 게이트 입력으로 하고, 그 소오스가 제2 풀다운 전압단에 접속되고, 그 드레인이 상기 풀다운 전원라인에 접속된 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제6항 또는 제7항에 있어서,
    상기 제1 풀다운 전압은 제1 접지전압이고, 제2 풀다운 전압은 제2 접지전압인 것을 특징으로 하는 반도체 소자.
  14. 제9항에 있어서,
    상기 구동 제어 수단은,
    액티브 커맨드 신호를 입력으로 하는 제1 인버터;
    상기 제1 인버터의 출력신호에 제어받는 풀업 PMOS 트랜지스터;
    프리차지 커맨드 신호에 제어받는 풀다운 NMOS 트랜지스터;
    상기 풀업 PMOS 트랜지스터와 상기 풀다운 NMOS 트랜지스터의 공통 출력 노드에 접속된 인버터 래치;
    상기 인버터 래치의 출력신호의 폴링 에지를 지연시키기 위한 제1 딜레이;
    상기 제1 딜레이의 출력신호의 폴링 에지를 받는 펄스를 생성하는 폴링 펄스 발생기;
    상기 폴링 펄스 발생기의 출력신호를 셋신호로 사용하고 자신의 출력신호가 제2 딜레이 및 제2 인버터를 통해 반전 지연된 신호를 리셋신호로 사용하는 제1 크로스 커플드 낸드 래치;
    상기 제1 크로스 커플드 낸드 래치의 출력신호를 입력으로 하는 제3 인버터;
    상기 제3 인버터의 출력신호를 입력으로 하는 제4 인버터;
    상기 제4 인버터의 출력신호를 입력으로 하여 상기 제1 풀업 구동 제어신호 를 출력하기 위한 제5 인버터;
    상기 제1 딜레이의 출력신호의 라이징 에지를 지연시키기 위한 제3 딜레이;
    상기 제3 딜레이의 출력신호의 폴링 에지를 지연시키기 위한 제4 딜레이;
    상기 제4 딜레이의 출력신호를 입력으로 하는 제6 인버터;
    상기 제6 인버터의 출력신호와 상기 제3 인버터의 출력신호를 입력으로 하는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력신호를 입력으로 하는 제7 인버터;
    상기 제7 인버터의 출력신호를 입력으로 하여 상기 제2 풀업 구동 제어신호를 출력하기 위한 제8 인버터;
    상기 폴링 펄스 발생기의 출력신호를 셋신호로 사용하고 자신의 출력신호가 제5 딜레이 및 제9 인버터를 통해 반전 지연된 신호를 리셋신호로 사용하는 제2 크로스 커플드 낸드 래치;
    상기 제2 크로스 커플드 낸드 래치의 출력신호를 입력으로 하는 제10 인버터;
    상기 제10 인버터의 출력신호를 입력으로 하여 상기 제1 풀다운 구동 제어신호를 출력하기 위한 제11 인버터;
    상기 제6 인버터의 출력신호 및 상기 제11 인버터의 출력신호를 입력으로 하는 제2 낸드 게이트;
    상기 제2 낸드 게이트의 출력신호를 입력으로 하여 상기 제2 풀다운 구동 제어신호를 출력하기 위한 제12 인버터를 구비하는 것을 특징으로 하는 반도체 메모 리 소자.
  15. 제10항에 있어서,
    상기 구동 제어 수단은,
    액티브 커맨드 신호를 입력으로 하는 제1 인버터;
    상기 제1 인버터의 출력신호에 제어받는 풀업 PMOS 트랜지스터;
    프리차지 커맨드 신호에 제어받는 풀다운 NMOS 트랜지스터;
    상기 풀업 PMOS 트랜지스터와 상기 풀다운 NMOS 트랜지스터의 공통 출력 노드에 접속된 인버터 래치;
    상기 인버터 래치의 출력신호의 폴링 에지를 지연시키기 위한 제1 딜레이;
    상기 제1 딜레이의 출력신호의 폴링 에지를 받는 펄스를 생성하는 폴링 펄스 발생기;
    상기 폴링 펄스 발생기의 출력신호를 셋신호로 사용하고 자신의 출력신호가 제2 딜레이 및 제2 인버터를 통해 반전 지연된 신호를 리셋신호로 사용하는 제1 크로스 커플드 낸드 래치;
    상기 제1 크로스 커플드 낸드 래치의 출력신호를 입력으로 하는 제3 인버터;
    상기 제3 인버터의 출력신호를 입력으로 하는 제4 인버터;
    상기 제4 인버터의 출력신호를 입력으로 하여 상기 제1 풀업 구동 제어신호를 출력하기 위한 제5 인버터;
    상기 제1 딜레이의 출력신호의 라이징 에지를 지연시키기 위한 제3 딜레이;
    상기 제3 딜레이의 출력신호의 폴링 에지를 지연시키기 위한 제4 딜레이;
    상기 제4 딜레이의 출력신호를 입력으로 하는 제6 인버터;
    상기 제6 인버터의 출력신호와 상기 제3 인버터의 출력신호를 입력으로 하는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력신호를 입력으로 하는 제7 인버터;
    상기 제7 인버터의 출력신호를 입력으로 하여 상기 제2 풀업 구동 제어신호를 출력하기 위한 제8 인버터;
    상기 프리차지 커맨드 신호를 입력으로 하는 제9 인버터;
    상기 제9 인버터의 출력신호를 셋신호로 사용하고 자신의 출력신호가 제5 딜레이 및 제10 인버터를 통해 반전 지연된 신호를 리셋신호로 사용하는 제2 크로스 커플드 낸드 래치;
    상기 제2 크로스 커플드 낸드 래치의 출력신호를 입력으로 하는 제11 인버터;
    상기 제11 인버터의 출력신호를 입력으로 하여 상기 제2 풀다운 구동 제어신호를 출력하기 위한 제12 인버터;
    상기 제2 딜레이의 출력신호를 입력으로 하는 제13 인버터;
    상기 제13 인버터의 출력신호 및 상기 제11 인버터의 출력신호를 입력으로 하는 제2 낸드 게이트;
    상기 제2 낸드 게이트의 출력신호를 입력으로 하여 상기 제1 풀다운 구동 제어신호를 출력하기 위한 제14 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  16. 제9항 또는 제10항에 있어서,
    상기 풀업 구동 수단은,
    제1 풀업 구동 제어신호를 게이트 입력으로 하고, 그 소오스가 외부 전원전압단에 접속되고 그 드레인이 상기 풀업 전원라인 사이에 접속된 제1 PMOS 트랜지스터와,
    제2 풀업 구동 제어신호를 게이트 입력으로 하고, 그 소오스가 코어전압단에 접속되고 그 드레인이 상기 풀업 전원라인 사이에 접속된 제1 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  17. 다수의 뱅크를 구비한 반도체 메모리 소자의 구동방법에 있어서,
    비트라인 감지증폭기의 풀업 전원라인을 풀업 전압으로 구동하고, 상기 비트라인 감지증폭기의 풀다운 전원라인을 제1 풀다운 전압으로 구동하는 단계와,
    상기 비트라인 감지증폭기의 풀업 전원라인을 상기 풀업 전압으로 구동하고, 상기 비트라인 감지증폭기의 풀다운 전원라인을 제2 풀다운 전압 - 상기 제1 풀다운 전압과 분리된 독립적인 전압임 - 으로 구동하는 단계
    를 포함하는 반도체 메모리 소자의 구동방법.
  18. 제17항에 있어서,
    상기 제1 풀다운 전압으로 구동하는 단계는 상기 비트라인 감지증폭기의 초기 감지 및 증폭 구간 동안 수행되며, 상기 제2 풀다운 전압으로 구동하는 단계는 상기 초기 감지 및 증폭 구간 이후의 안정화 구간 동안 수행되는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
  19. 제17항에 있어서,
    상기 제1 풀다운 전압으로 구동하는 단계는 상기 비트라인 감지증폭기의 인에이블 시점으로부터 프리차지 커맨드 인가 시점까지 수행되며, 상기 제2 풀다운 전압으로 구동하는 단계는 상기 프리차지 커맨드 인가 시점으로부터 상기 비트라인 감지증폭기의 디스에이블 시점까지 수행되는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
  20. 제17항 내지 제19항 중 어느 한 항에 있어서,
    상기 풀업 전압은 오버 드라이빙 전압 또는 노말 드라이빙 전압인 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
KR1020060050041A 2005-09-29 2006-06-02 반도체 메모리 소자 및 그 구동방법 KR100772541B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/529,570 US7450455B2 (en) 2005-09-29 2006-09-29 Semiconductor memory device and driving method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20050091685 2005-09-29
KR1020050091685 2005-09-29

Publications (2)

Publication Number Publication Date
KR20070036647A KR20070036647A (ko) 2007-04-03
KR100772541B1 true KR100772541B1 (ko) 2007-11-02

Family

ID=38158774

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060050041A KR100772541B1 (ko) 2005-09-29 2006-06-02 반도체 메모리 소자 및 그 구동방법

Country Status (1)

Country Link
KR (1) KR100772541B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960012019A (ko) * 1994-09-26 1996-04-20 김주용 감지 증폭기 구동회로
KR20020058505A (ko) * 2000-12-30 2002-07-12 박종섭 비트라인 센스앰프 제어장치
KR20040038067A (ko) * 2002-10-31 2004-05-08 주식회사 하이닉스반도체 노이즈가 감소된 반도체 메모리 장치
KR20050097153A (ko) * 2004-03-31 2005-10-07 주식회사 하이닉스반도체 반도체 메모리 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960012019A (ko) * 1994-09-26 1996-04-20 김주용 감지 증폭기 구동회로
KR20020058505A (ko) * 2000-12-30 2002-07-12 박종섭 비트라인 센스앰프 제어장치
KR20040038067A (ko) * 2002-10-31 2004-05-08 주식회사 하이닉스반도체 노이즈가 감소된 반도체 메모리 장치
KR20050097153A (ko) * 2004-03-31 2005-10-07 주식회사 하이닉스반도체 반도체 메모리 소자

Also Published As

Publication number Publication date
KR20070036647A (ko) 2007-04-03

Similar Documents

Publication Publication Date Title
JP4758228B2 (ja) 半導体メモリ装置のレイテンシ制御回路
JP5595236B2 (ja) 半導体装置
US7505341B2 (en) Low voltage sense amplifier and sensing method
US7196965B2 (en) Over driving control signal generator in semiconductor memory device
US7599238B2 (en) Semiconductor memory device and driving method thereof
US20120008446A1 (en) Precharging circuit and semiconductor memory device including the same
JP2011076696A (ja) 半導体メモリ装置及びビットライン感知増幅回路の駆動方法
US20190156880A1 (en) Timing control circuit shared by a plurality of banks
JP4629249B2 (ja) 半導体記憶装置及びその情報読み出し方法
KR20100052885A (ko) 반도체 메모리 장치
KR20000071340A (ko) 오버드라이빙 센스 앰프를 구비한 반도체 집적 회로 및반도체 메모리 장치
KR20060018972A (ko) 비트 라인 감지 증폭기 제어 회로
KR102375030B1 (ko) 입력 버퍼 회로
US8159860B2 (en) Semiconductor memory device having a discharge path generator for global I/O lines
KR101470529B1 (ko) 반도체 메모리 장치 및 이 장치의 센스 앰프 제어 방법
CN110047524B (zh) 半导体存储器件
KR100772541B1 (ko) 반도체 메모리 소자 및 그 구동방법
KR100865549B1 (ko) 센스앰프 오버드라이빙 제어회로
KR101052928B1 (ko) 반도체메모리장치
KR20050059790A (ko) 감지증폭기의 오버 드라이빙 제어회로
KR100781854B1 (ko) 반도체 메모리 장치
KR100687877B1 (ko) 액티브 코아전압 드라이버 제어회로
KR20060018974A (ko) 비트 라인 감지 증폭기 제어 회로
KR20070034784A (ko) 셀 데이터 레벨 전원 드라이버

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110923

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee