JP2005285271A - 半導体記憶装置 - Google Patents

Abstract

【課題】
リフレッシュ動作によるアクセス速度の劣化を抑止することで、性能を向上させる設計方式の半導体記憶装置の提供。
【解決手段】
チップイネーブル信号／ＣＳが非活性状態（待機状態）から活性状態へ遷移したときに、リフレッシュ動作が行われていない場合には、ただちに、リード又はライトアクセスを実行し、チップイネーブル信号／ＣＳが非活性状態から活性状態への遷移時に、リフレッシュ動作が進行中の場合に、リード又はライトアクセスを待機させるためのウェイト信号ＷＡＩＴを出力するＷＡＩＴ発生回路１２１を備える。
【選択図】
図１

Description

本発明は、半導体記憶装置に関し、特に、データ保持にリフレッシュを必要とするメモリセルを有する半導体記憶装置のリフレッシュによるアクセス速度の低下を回避する半導体記憶装置に関する。

データ保持にリフレッシュを必要とするダイナミック型のメモリセルでセルアレイを構成し、スタティック型ランダムアクセスメモリ（ＳＲＡＭ）として機能させる半導体記憶装置（「擬似ＳＲＡＭ」ともいう）が、従来より、用いられており、低消費電力ＳＲＡＭと機能互換としＤＲＡＭメモリセルを採用することで、ＳＲＡＭでは不可能であって大容量化（例えば１６Ｍ〜１２８Ｍ等）を実現したモバイル用途ＲＡＭファミリ（Mobile Specified RAM Family；「ＭＳＲＡＭ」（商標）ともいう）等も開発されている（後記非特許文献１参照）。

ＭＳＲＡＭ（商標）等の半導体記憶装置において、スタンバイモード時には、例えばパーシャルリフレッシュ等が行われる。そして、半導体記憶装置が、スタンバイモードから（チップセレクト信号／ＣＳがハイレベル）から、アクティブ状態への遷移時に、リフレッシュを実行中の場合、リフレッシュ動作と、外部から半導体記憶装置に対してなされるリード／ライトアクセスとが衝突する可能性がある。このため、例えば図６（Ａ）に示すように、チップセレクト信号／ＣＳの非活性化状態から活性状態（アクティブ状態）への遷移タイミングから、所定の遅延時間ｔｄ（リフレッシュが終了する時間相当分）遅らせ、リフレッシュが終了してから、セルアレイでのリード／ライト活性化動作を行うように構成されている。なお、図６（Ａ）において、「Ｗｏｒｄ」は、選択ワード線の活性化の期間を示しており、「Ｒｅｆｒｅｓｈ」は、リフレッシュアドレスに対応するワード線、Ｒ／Ｗは、リード／ライトのアクセスアドレスに対応するワード線の高電位期間（パルス電圧波形）を示している。

また、アドレス選択時に、内部リフレッシュと衝突する可能性があることから、例えば図６（Ｂ）に示すように、アドレス信号の遷移（アドレス信号の確定）タイミングから、所定の遅延時間ｔｄ遅らせて、リード／ライト活性化動作を行うように構成されている。

一方、汎用のＤＲＡＭ製品では、リフレッシュを行っていないアクティブ期間においても、セルのデータ保持特性（セルリーク特性）に基づき、定期的に、外部からリフレッシュを行う必要がある。すなわち、アクティブ期間を中断して、リフレッシュを行う必要がある。この場合、リフレッシュの挿入により、メモリのスループットは、低下する。

さらに、ＤＲＡＭセルを用いたＳＲＡＭ仕様の半導体記憶装置において、内部リフレッシュ実行時に、外部アクセスを中止させるため、ＷＡＩＴピンを具備する構成も知られている（後記非特許文献２参照）。図８は、この種の半導体記憶装置の構成の一例を示すものである。図８に示すＣｅｌｌｕｌａｒＲＡＭ（ＴＭ）は、セルフリフレッシュ機能を具備し、隠れたリフレッシュ（ｈｉｄｄｅｎ ｒｅｆｒｅｓｈ）により、外部のシステムメモリコントローラ（不図示）からのリフレッシュの支援は不要とされ、リード／ライト性能に影響を及ぼさないように構成されている。なお、図８において、リフレッシュコンフィギュレーションレジスタ２０３は、ＤＲＡＭメモリアレイ２０１のリフレッシュの制御の仕方を設定するものであり、スタンバイ電流を低減するため、重要なデータを含む部分のみリフレッシュを行うパーシャルアレイリフレッシュ、デバイス動作温度に基づき、リフレッシュレーの制御を行う温度補償リフレッシュ、リフレッシュオペレーションを停止するディープパワーダウン等の機構を有する。図８において、ＣＬＫは、同期用クロック信号、ＡＤＶ＃は、アドレスバスに有効なアドレスが存在することを示す制御信号、ＣＲＥはコンフィギュレーションレジスタイネーブル信号であり、ＣＲＥがハイレベルのときリフレッシュコンフィギュレーションレジスタ２０３、バスコンフィギュレーションレジスタ２０４に書き込まれる。ＣＥ＃は、チップイネーブル信号であり、ハイレベルのときデバイスはスタンバイとなる。ＯＥ＃は出力イネーブル信号、ＷＥ＃はライトイネーブル信号、ＬＢ＃はロウバイトイネーブル信号、ＵＢ＃はハイバイトイネーブル信号である。ＤＱはデータのＩ／Ｏ端子である。そして、ＷＡＩＴは、リフレッシュとリード／ライト動作の衝突の調停に用いられる。この構成は、リフレッシュタイマー（不図示）からのリフレッシュトリガーの発生時には、図７に示すように、ＷＡＩＴ信号を活性化させて（ロウレベル）、外部のシステムメモリコントローラ（不図示）に通知し、リード／ライトアクセスを遅らせるというものである。

ＮＥＣメモリ製品情報モバイル用途ＲＡＭ［平成１５年１２月７日検索］、インターネット＜ULR：http://www.necel.com/memory/japanese/products/msram/info.html> MICRON 4MEGx16,2MEGx16 ASYNC/PAGE/Burst CellularRAM MEMORY，第５頁、第１０頁、［平成１５年１１月１２日検索］、インターネット＜URL：http://douwnload.micron.com/pdf/products/psram/burst_celluarram.pdf>

上記したように、従来の半導体記憶装置においては、スタンバイ（待機）状態からアクティブ（活性）状態への遷移時に、リフレッシュとリード／ライトアクセスとの衝突を回避するため、スタンバイモードからアクティブ状態への遷移のタイミングから予め定められた期間分遅延させて、リード／ライトアクセスを行う構成とされており、このため、アクセス時間、動作サイクルの性能劣化を招いている。

また、常に、リフレッシュが終わるまで、リード／ライトアクセスを待機させるという構成も、アクセス時間、動作サイクルの性能劣化を招き、外部のシステムコントローラ側の負荷も大となる。

したがって、本発明の目的は、データ保持のためにリフレッシュを要するメモリセルを有する半導体記憶装置において、リフレッシュによるアクセス速度の劣化を抑止することで、性能を向上させる設計方式の半導体記憶装置を提供することにある。

本願で開示される発明は、上記目的を達成するため、概略以下のように構成される。

本発明の１つのアスペクト（側面）に係る半導体記憶装置は、複数のビット線と複数のワード線の交差部に、データ保持のためにリフレッシュ動作を必要とする複数のメモリセルを有するメモリセルアレイと、半導体記憶装置の待機状態と活性化状態を制御する制御信号が、待機状態から活性化状態を示す値へ遷移したときに、リフレッシュ動作が行われていない場合には、ただちに、リード又はライトアクセスを実行し、待機状態から活性化状態への遷移時に、リフレッシュ動作が進行中の場合、リード又はライトアクセスを待機させるためのウェイト信号を出力する回路を備えている。

本発明において、前記制御信号と、リフレッシュ動作の実行を制御するリフレッシュ信号とを入力し、前記制御信号が待機状態から活性化状態を指示する値へ遷移するサイクル期間に、前記リフレッシュ信号がリフレッシュ動作を示している場合に、前記ウェイト信号を活性状態に設定して出力し、前記サイクル期間以外には、前記ウェイト信号の非活性状態から活性状態への設定を不可とする制御が行われる。前記ウェイト信号は、予め定められた所定数のサイクル分、活性状態とされて出力される。

本発明において、リード又はライトアクセス時に、リフレッシュ要求が発生したとき、前記メモリセルアレイをリード又はライトアクセスのために活性化した後、リフレッシュを行うように制御する制御回路を備えた構成としてもよい。

本発明においては、リードアクセス時、アクセスアドレスで選択された前記ワード線を活性化し前記メモリセルアレイから読み出された複数のデータについて、前記複数のデータをデータ端子から順次出力する期間に、リフレッシュアドレスに対応するワード線を活性化して前記リフレッシュが行われる、構成としてもよい。

本発明においては、リフレッシュを起動させるためのリフレッシュトリガー信号に基づき、リフレッシュアドレスを生成し、リフレッシュ動作を行う制御回路と、リード動作と時間的に重なって前記リフレッシュトリガー信号が活性化されたとき、リードアクセスアドレスのワード線を活性化しセンスアンプを介して読み出された複数のデータを、データ端子からバーストで読み出す動作と並行して、前記リフレッシュアドレスのワード線を活性化して、リフレッシュを行うように制御する回路と、を備えた構成としてもよい。

本発明の他のアスペクト（側面）に係る半導体記憶装置は、半導体記憶装置の待機状態と活性化状態を制御する制御信号（「チップセレクト信号」という）を少なくとも入力する制御回路と、前記制御回路の出力信号に基づき、ウェイト信号を生成して出力するウェイト信号発生回路と、を備え、前記制御回路は、前記チップセレクト信号が遷移するサイクルにおいて、前記ウェイト信号発生回路からリフレッシュ動作中であることを示すウェイト信号の出力を可とし、前記サイクル以外の期間には前記ウェイト信号の出力を不可とする制御を行う構成とされる。

本発明によれば、待機状態（スタンバイ状態）から活性化状態（アクティブ状態）への遷移時、リフレッシュ動作中でない場合に、入力されたリード／ライトアクセス要求をただちに実行する構成とすることで、アクセスの高速化を実現している。

また、本発明によれば、リード／ライトアクセスとリフレッシュ要求が重なって発生した場合、リフレッシュを後に回し、例えばリードアクセスでメモリセルから読み出されたデータを出力する期間と並行して行うことで、リフレッシュによるアクセス速度の低下を回避するとともに、外部に対してリフレッシュを隠蔽し、半導体記憶装置を制御するＣＰＵ又はコントローラとの間で、リフレッシュ制御用の特別なハンドシェイクを不要とし、アクセスの高速化を実現している。

本発明をさらに詳細に説述すべく、添付図面を参照してこれを説明する。本発明の一実施の形態によれば、ＤＲＡＭセルでセルアレイを構成し、制御信号（／ＣＳ）に基づき、スタンバイ状態とアクティブ状態に設定制御される半導体記憶装置において、半導体記憶装置がアクティブ状態のとき、例えばリード動作と時間的に重なって、半導体記憶装置内部でリフレッシュ要求が発生したとき、リードアクセスアドレスで選択されるワード線を活性化し、セルアレイから読み出された複数のデータをデータ端子（ＤＡＴＡ）からバーストで読み出す動作と並行して、リフレッシュアドレスのワード線を活性化して、リフレッシュを行うように制御する構成とされている。本実施の形態によれば、リフレッシュによるアクセス速度の低下を回避し、外部のＣＰＵ又はコントローラに対して、リフレッシュを隠蔽し、外部のＣＰＵ又はコントローラとの間で、リフレッシュ制御用の特別なハンドシェイクを不要とし、アクセスの高速化を実現している。

また本発明の実施の形態によれば、半導体記憶装置の待機状態と活性化状態を制御する制御信号（／ＣＳ）が、待機状態から活性化状態を示す値へ遷移したときに、リフレッシュ動作が行われていない場合には、ただちに、リード又はライトアクセスを実行することで高速化を実現している。一方、半導体記憶装置の待機状態から活性化状態への遷移時に、半導体記憶装置内部でリフレッシュ動作が進行中の場合、ＷＡＩＴ信号を出力して、リード又はライトアクセスをリフレッシュ動作が終了後、実行させるように制御する構成とされている。

本発明の実施の形態によれば、該制御信号と、リフレッシュ動作の実行を制御するリフレッシュ信号とを入力し、半導体記憶装置の待機状態と活性化状態を制御する制御信号（／ＣＳ）が待機状態から活性化状態を指示する値へ遷移するサイクルに（図４のα１とα２の期間）、前記リフレッシュ信号がリフレッシュ動作を示している場合に、前記ウェイト信号を活性状態に設定して出力し、前記サイクル期間以外には、前記ウェイト信号の非活性状態から活性状態への設定を不可とする制御が行われる

図１は、本発明の一実施例に係る半導体記憶装置の構成を示す図である。図１には、本発明を、セルアレイをＤＲＡＭセルで構成し、セルフリフレッシュ機能、バースト機能付きのクロック同期型ＳＲＡＭにインタフェース互換の半導体記憶装置に適用したものである。

図１を参照すると、本実施例の半導体記憶装置は、複数のビット線と複数のワード線の交差部にメモリセルを有するメモリアレイ１０１と、ロウアドレスをデコードし、選択されたワード線を駆動するロウデコーダ１０２と、プリチャージされたビット線対を差動増幅し入出力データの切替を行うセンスアンプ・Ｉ／Ｏコントロール部１０３Ａと、カラムアドレスをデコードし、選択されたビット線に対応するセンスアンプと入出力線との接続を行うカラムデコーダ１０３Ｂと、コントロール回路１０４を備えている。メモリアレイ１０１、ロウデコーダ１０２、センスアンプ・Ｉ／Ｏコントロール部１０３Ａ、カラムデコーダ１０３Ｂ、コントロール回路１０４は、１つのセルアレイ１００を構成している。１つのメモリセルは、データ蓄積用の容量Ｃと、ゲートがワード線に接続され、ソース・ドレイン拡散層の一方が容量Ｃに接続され、他方がビット線に接続されたトランジスタＴｒからなる。なお、図１では、簡単のため、１つのセルアレイ１００を有する構成が示されているが、複数のセルアレイを有する構成としてもよいことは勿論である。

さらに、本実施例の半導体記憶装置は、データ端子ＤＡＴＡからバースト状態で入力されたデータを保持するレジスタを有し、例えば直列並列変換してセルアレイ１００のセンスアンプ・Ｉ／Ｏコントロール部１０３Ａに出力するとともに、セルアレイ１００のセンスアンプ・Ｉ／Ｏコントロール部１０３Ａから読み出されたデータを保持するレジスタを有し、並列直列変換してアドレス順に、読み出しデータを出力する制御を行うデータＩ／Ｏコントロール回路１０５と、アドレス端子Ａｄｄに入力されたアドレス信号をラッチするアドレスレジスタ１０６と、データＩ／Ｏコントロール回路１０５から出力された読み出しデータをI／Ｏコモンのデータ端子ＤＡＴＡに出力する出力バッファ１１０と、リフレッシュを、定期的に起動するリフレッシュタイマー（単に「タイマー」ともいう）１１１と、リフレッシュ駆動用のパルス信号（「リフレッシュパルス」という）を生成するリフレッシュパルス発生回路１１２と、リフレッシュアドレスを生成するリフレッシュアドレス発生回路１１３と、アドレス端子Ａｄｄから入力されたアドレス信号のロウアドレスとリフレッシュアドレス発生回路１１３から出力されたリフレッシュアドレスとを入力し、リフレッシュ時には、リフレッシュアドレスをロウデコーダ１０２に出力するマルチプレクサ（選択回路）１１４と、タイミングコントロール回路１１５と、リード／ライトコントロール回路１１６と、セルアレイ１００におけるリード／ライト動作を制御するためのパルス信号（「リード／ライトパルス」という）を生成するリード／ライトパルス発生回路１１７と、ＷＡＩＴ（ウエイト）信号を生成出力するＷＡＩＴ（ウエイト）発生回路１２１と、外部から入力されるクロック信号ＣＬＫに基づき、内部クロック信号Ｋ（又は、Ｋとその相補信号／Ｋ）を生成するクロック生成回路１２２と、を備えている。

さらに、本実施例の半導体記憶装置においては、制御端子からそれぞれ入力されたチップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥを、内部クロック信号Ｋに応じてそれぞれラッチするレジスタ１０７、１０８、１０９を備えている。タイミングコントロール回路１１５は、レジスタ１０７から出力されたチップセレクト信号／ＣＳに基づき、タイミング制御信号１３２、１３３、１３７を生成し、それぞれ、リフレッシュパルス発生回路１１２、リード/ライトパルス発生回路１１７、ＷＡＩＴ発生回路１２１に出力する。リード／ライトコントロール回路１１６は、レジスタ１０７、１０８、１０９から、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥを入力し、リード／ライト制御信号１３４、出力イネーブル信号１３８を、リード／ライトパルス発生回路１１７と、出力バッファ１１０に出力する。リード／ライトパルス発生回路１１７は、リード／ライト制御信号１３４を受け、リード／ライトパルスφＲ／Ｗ（１３５）を出力する。リフレッシュタイマー１１１でのタイムアウト発生により、リフレッシュトリガー信号１３１がアクティブとされ、リフレッシュパルス発生回路１１２に通知され、リフレッシュパルス発生回路１１２は、リフレッシュパルスφＲＦＳＨ（１３６）を出力する。

さらに、本実施例の半導体記憶装置においては、リフレッシュパルス発生回路１１２からの出力信号１３６を一入力端に入力とするＮＡＮＤ回路１１８と、リード／ライトパルス発生回路１１７からの出力信号１３５を一の入力端に入力とするＮＡＮＤ回路１１９と、ＮＡＮＤ回路１１８の出力及びＮＡＮＤ回路１１９の出力を入力とするＮＡＮＤ回路１２０とを備え、ＮＡＮＤ回路１１８の出力端は、ＮＡＮＤ回路１１９の他の入力端に交差接続され、ＮＡＮＤ回路１１９の出力端は、ＮＡＮＤ回路１１９の他の入力端に交差接続されている。

ＮＡＮＤ回路１２０の出力信号（ワンショットパルス）は、ＲＥ（ロウイネーブル）信号として、セルアレイ１００のコントロール回路１０４に入力され、コントロール回路１０４では、入力されたＲＥ信号のワンショットパルスに基づき、ロウデコーダ１０２で選択されたワード線を駆動するワードドライバ（不図示）を活性化する期間（選択ワード線の高電位の期間）を定めるパルス信号が供給される。

また、リード／ライトパルス発生回路１１７からの出力信号１３５（ワンショットパルス）は、セルアレイ１００のコントロール回路１０４に、ＣＥ（カラムイネーブル）信号として供給され、コントロール回路１０４から、例えばカラムスイッチ（不図示）の選択期間を定めるパルスが、該カラムスイッチのゲートに供給される。

ＮＡＮＤ回路１１８、１１９の出力がハイレベル、ＮＡＮＤ回路１２０の出力（ＲＥ信号）がロウレベルにあるとき、リフレッシュパルス発生回路１１２からの出力信号１３６がロウレベルからハイレベルに遷移すると、ＮＡＮＤ回路１１８の出力はロウレベルとなり、ＮＡＮＤ回路１２０の出力信号はロウレベルからハイレベルとなる。また、リフレッシュパルス発生回路１１２からの出力信号１３６がハイレベルからロウレベルとなると、ＮＡＮＤ回路１１８の出力はハイレベルとなり、ＮＡＮＤ回路１２０の出力はハイレベルからロウレベルとなる。出力信号１３５についても同様とされる。なお、図１において、記号／は、つづく信号名がロウレベルでアクティブ（活性）状態であることを表す。

チップセレクト信号／ＣＳがハイレベルのとき（あるいは、リード／ライトアクセスがないとき）、スタンバイモード（待機モード）とされる。チップセレクト信号／ＣＳがハイレベルのとき、メモリアレイ１０１も待機状態とされる。

アドレスレジスタ１０６は、チップセレクト信号／ＣＳがロウレベルであり、アドレス信号が確定したとき（不図示のアドレスバリッド信号／ＡＤＶがアクティブ状態へ遷移したことを受けて）、内部クロック信号Ｋに基づき、アドレス信号をラッチする。

出力バッファ１１０は、リード／ライトコントロール回路１１６から出力される制御信号１３８に基づき、オン状態（出力イネーブル状態）と、オフ状態が制御される。

図２は、アクティブ状態のバースト・リード動作時に、リフレッシュ要求が発生した場合における本実施例の動作の一例を説明するための図である。なお、バースト長は４とする。図１及び図２を参照して、本実施例の動作について説明する。

アドレス信号Ａｄｄがアドレス「Ａｄｄ１」に確定し、選択されたワード線が高電位とされて、選択されたメモリセルからのリード動作が行われ、読み出しデータＤ０、Ｄ１、Ｄ２、Ｄ３がデータ端子Ｄａｔａからバーストモードで出力される。なお、ロウバイトイネーブル、ハイバイトイネーブルの制御は、本発明と直接関係しないため、省略されている。

本実施例においては、リードアクセス時に、リフレッシュタイマー１１１でのタイムアウト発生により、リフレッシュ要求（リフレッシュトリガー信号１３１がアクティブとなる）が発生した場合、リード動作のための、セルアレイ・コアの活性化（例えばプリチャージ回路の活性化、ワード線の活性化、センスアンプ回路の活性化）につづいて、リフレッシュ動作を行うように構成されている。

リード／ライト要求がなく、リード／ライトパルス発生回路１１７からの出力信号１３５がロウレベルのとき、出力信号１３５を入力するタイミングコントロール回路１１５は、制御信号１３２を活性状態（ロウレベル）してリフレッシュパルス発生回路１１２に供給し、リフレッシュタイマー１１１からのリフレッシュトリガー信号１３１に基づき、リフレッシュパルス発生回路１１２から、ワンショットパルスφＲＦＳＨが、出力信号１３６として出力される。このため、ＮＡＮＤ回路１１８の出力は、ロウレベルとなり、ＮＡＮＤ１２０の出力信号ＲＥはハイレベルとされ、一方、信号ＣＥはロウレベルとされる（リフレッシュ動作では、カラムスイッチは選択されない）。これにより、リフレッシュ動作が行われる。

一方、リード／ライト要求があり、リード／ライトパルス発生回路１１７からの出力信号１３５をなすリード／ライトパルスφＲ／Ｗがハイレベルのとき、タイミングコントロール回路１１５は、制御信号１３２を非活性化状態（ハイレベル）とし、リフレッシュパルス発生回路１１２は、リフレッシュタイマー１１１からのトリガー号１３１を受けても、ただちにリフレッシュパルスφＲＦＳＨは出力しない。

リード／ライトパルス発生回路１１７からの出力信号１３５であるリード／ライトパルスφＲ／Ｗは、チップイネーブル信号ＣＥとして、セルアレイ１００に供給される。また、このとき、リフレッシュパルス発生回路１１２の出力信号１３６はロウレベルとされ、このため、ＮＡＮＤ回路１１８の出力はハイレベルとされ、リード／ライトパルス発生回路１１７からの出力信号１３５であるリード／ライトパルスφＲ／Ｗのハイレベルを受けてＮＡＮＤ回路１１９の出力は、ロウレベルとなり、ＮＡＮＤ回路１２０の出力はハイレベルとなる。すなわち、信号ＲＥ及びＣＥはともにハイレベルとなる。

リード／ライトパルス発生回路１１７からの出力信号１３５であるリード／ライトパルスφＲ／Ｗがロウレベルとなると、タイミングコントロール回路１１５は、制御信号１３２を活性状態（ロウレベル）とし、これにより、リフレッシュパルス発生回路１１２からリフレッシュパルスが出力される。すなわち、活性状態のリフレッシュトリガー信号１３１は、リードアクセス実行中、リフレッシュパルス発生回路１１２で保持される。

図２にも示すように、アクティブ状態におけるリフレッシュは、読み出しデータのバースト転送動作（このとき、リードアクセスのためのメモリアレイ１０１の活性化は終了している）と、時間的に並行して行われる。すなわち、図１のデータＩ／Ｏコントロール回路１０５からデータ端子Ｄａｔａへのバースト転送動作（Ｄ０、Ｄ１、Ｄ２、Ｄ３）と並行して、リフレッシュ（リフレッシュアドレスで選択されたワード線の活性化等）が行われる。

このため、本実施例によれば、半導体記憶装置外部からは、リフレッシュは隠蔽された状態で実行され、しかも、リードアクセス等の遅延等は生じない。よって、性能劣化は回避され、アクセスの高速化を可能としている。すなわち、アクティブ状態（ライト動作時）に、リフレッシュ要求が発生した場合も、ライト動作を実行したのち、リフレッシュを行う。なお、図２において、Ｗｏｒｄは、選択ワード線の電圧波形を示し、「Ｒｅａｄ」はリードアドレスに対応する選択ワード線の活性化、「Ｒｅｆｒｅｓｈ」はリフレッシュアドレスに対応する選択ワード線の活性化期間（高電位の期間）を表している。

また、図２に示すように、チップセレクト信号／ＣＳがアクティブに遷移した時に（図２のタイミングα参照）、リフレッシュと競合しない場合、ＷＡＩＴ信号は、常に非アクティブ状態（図２では、ロウレベル）とされる。

図３は、上記制御を行う図１のリフレッシュパルス発生回路１１２の回路構成の一例を示す図である。図３は、図１に示した構成において、図２に示す動作を実行させるための回路構成の一例を示したものである。

図３を参照すると、セルリーク特性等に応じて定期的にリフレッシュトリガー信号を出力するリフレッシュタイマー１１１から出力されるリフレッシュトリガー信号１３１をセット端子Ｓに入力し、リフレッシュトリガー信号１３１のハイレベルへの遷移を受けて、セットされるＳＲフリップフロップ１１２−１と、ＳＲフリップフロップ１１２−１の出力Ｑと、タイミングコントロール回路１１５からの制御信号１３２の反転信号を入力とするＡＮＤ回路１１２−２と、ＡＮＤ回路１１２−２の出力信号のハイレベルへの立ち上がり遷移に基づき、リフレッシュパルス信号φＲＦＳＨを生成するワンショットパルス生成回路１１２−３とを備え、ワンショットパルス生成回路１１２−３の出力は、遅延回路１１２−４で遅延されて、ＳＲフリップフロップ１１２−１のリセット端子Ｒに入力されている。

はじめに、チップセレクト信号／ＣＳがロウレベル（アクティブ状態）であり、選択ワード線が非活性状態の場合について説明する。

リフレッシュタイマー１１１でのタイムアウト発生によりリフレッシュトリガー信号１３１がハイレベルとなり、ＳＲフリップフロップ１１２−１の出力がハイレベルとなる。このとき、リードライトパルス信号φＲ／Ｗはロウレベルであり、信号１３２はロウレベルであるため、ＡＮＤ回路１１２−２はロウレベルからハイレベルとなり、ワンショットパルスφＲＦＳＨが生成される。ワンショットパルスφＲＦＳＨは、リフレッシュアドレス発生回路１１３に供給されるとともに、マルチプレクサ１１４の選択制御信号としても供給される。リフレッシュアドレス発生回路１１３は、ワンショットパルスφＲＦＳＨの立ち上がりエッジに応じて、現在のカウント値を１つインクリメントした値を出力し、マルチプレクサ１１４は、リフレッシュアドレス発生回路１１３の出力（リフレッシュアドレス）を選択して、ロウデコーダ１０２に供給し、ロウデコーダ１０２は、リフレッシュアドレスをデコードし、デコードの結果選択されたワード線を駆動するワードドライバ（不図示）は、制御信号（ワンショットパルス）ＲＥに基づき活性化され、リフレッシュアドレスに対応する選択ワード線が活性化される。そして、ワンショットパルスφＲＦＳＨのハイレベルを受けて、ＳＲフリップフロップ１１２−１はリセットされ、その出力Ｑは、ロウレベルにリセットされる。

次に、チップセレクト信号／ＣＳがロウレベルのときに、リフレッシュ要求が発生した場合について説明する。リフレッシュトリガー信号１３１がアクティブ（ハイレベル）となり、ＳＲフリップフロップ１１２−１の出力がハイレベル、リードライトパルス信号φＲ／Ｗ（制御信号１３２）はハイレベルであるため、ＡＮＤ回路１１２−２はロウレベルとされ、ワンショットパルス生成回路１１２−３の出力はロウレベルのままとされ、ＳＲフリップフロップ１１２−１の出力Ｑはハイレベルを保持する。このとき、定期的にトリガー信号を出力するリフレッシュタイマー１１１はリフレッシュトリガー信号１３１を非活性状態にリセットしてもよい。

そして、セルアレイ１００でのリードライトアクセスが終了し（例えば読み出しにおいて読み出しデータがデータＩ／Ｏコントロール回路１０５に読み出されたとき）、リードライトパルス信号φＲ／Ｗがハイレベルからロウレベルへ立ち下がると、ＡＮＤ回路１１２−２の出力は、ハイレベルとなり、ワンショットパルスφＲＦＳＨが出力される。これを受けて、図１のリフレッシュアドレス発生回路１１３は、現在のカウント値を１つインクリメントした値を出力し、マルチプレクサ１１４は、リフレッシュアドレス発生回路１１３の出力（リフレッシュアドレス）を選択して、ロウデコーダ１０２に供給し、ロウデコーダ１０２は、リフレッシュアドレスをデコードし、デコードの結果、選択されたワード線を駆動するワードドライバ（不図示）に、デコードの結果選択されたワード線を駆動するワードドライバ（不図示）は、制御信号（ワンショットパルス）ＲＥに基づき活性化され、リフレッシュアドレスに対応する選択ワード線が活性化される。

そして、ワンショットパルスφＲＦＲＨを受けてＳＲフリップフロップ１１２−１の出力はリセットされ、リフレッシュパルスφＲＦＳＨは非活性状態とされる。なお、ワンショットパルス生成回路１１２−３の出力信号の必要なパルス幅を確保するため、タイミング余裕等を考慮して遅延回路１１２−４で所定時間遅延させてＳＲフリップフロップ１１２−１のリセット端子Ｒに供給している。ワンショットパルスのパルス幅にタイミング余裕がある場合、遅延回路１１２−４を省いてもよい。

このように、本実施例によれば、アクティブ状態のときのリフレッシュは、セルアレイ１００に対するリード／ライト動作の終了後に行うように、時間軸上で整列が行われる。なお、図３に示した回路は、説明の簡単のため、リード／ライトアクセスに対応するワード線活性化を制御するリード／ライトパルス信号φＲ／Ｗの値に基づき、リフレッシュを制御する例について説明したが、アクティブ状態のときに発生したリフレッシュ要求を記憶してリード／ライトアクセスを優先するための構成として、他の任意の制御信号、制御回路を用いてもよいことは勿論である。

また、図３の回路において、非同期型のメモリに適用する場合、ページモードでのセルアレイからの１ページ内の複数のワードデータを読み出した後に、ページ内アドレス順にデータを出力する際にリフレッシュを行うようにしてもよい。

次に、本発明の別の実施例について説明する。図４は、本発明の別の実施例の動作を説明するための図である。図４（Ａ）を参照すると、本実施例では、半導体記憶装置がスタンバイ状態からアクティブ状態へ遷移したとき、リフレッシュ実行中でない場合、リード／ライトアクセスがある場合、直ちに実行する構成とされている。すなわち、本実施例では、チップセレクト信号／ＣＳはクロック信号ＣＬＫの立ち上がりエッジで検出され、クロック信号ＣＬＫの立ち上がりのタイミングα１とα２で規定される期間にチップセレクト信号／ＣＳがハイレベルからロウレベルへ遷移したとき、リフレッシュアドレスで選択されたワード線が活性化期間でない場合、リード／ライト動作を直ちに実行する。

本実施例では、図６を参照して説明したように、チップセレクト信号／ＣＳがハイレベルからロウレベルへ遷移したのち、所定の遅延時間経過後に、リード／ライト動作を行うという制御は行われない。このため、アクセスの高速化を図っている。

一方、図４（Ｂ）を参照すると、本実施例では、チップセレクト信号／ＣＳがハイレベルからロウレベルへ遷移したとき、リフレッシュアドレスで選択されたワード線が活性化されている場合、リード／ライトアクセスをリフレッシュ動作が終わるまで、待機（ＷＡＩＴ）させ、ＷＡＩＴ信号をアクティブとして所定期間出力する。

ところで、図４（Ａ）に示すように、チップセレクト信号／ＣＳがハイレベルからロウレベルへ遷移したとき、内部リフレッシュとぶつかる可能性はあっても、その確率は、極めて低く、半導体記憶装置のアクティブ状態への遷移時に、ＷＡＩＴ信号が出力され、リード／ライトアクセスに遅れを生じる確率は、極めて低い。よって、本実施例によれば、図６に示した従来の半導体記憶装置のような性能劣化は回避される。

また、半導体記憶装置からのＷＡＩＴ信号を入力するＣＰＵ又はコントローラにおいて、ＷＡＩＴ信号による半導体記憶装置へのリード／ライトアクセスの待機制御を行う場合、チップセレクト信号／ＣＳの立ち下がりのときに、半導体記憶装置から出力されるＷＡＩＴ信号を監視すればよいため、負荷も軽減される。また、ソフトウェアの開発も容易化される。

図５は、図４に示した制御を行うタイミングコントロール回路１１５（図１参照）の構成を示す図である。図５を参照すると、タイミングコントロール回路１１５は、リフレッシュパルス信号φＲＦＳＨをチップセレクト信号／ＣＳ（図１のレジスタ１０７の出力信号）の立ち下がりエッジでサンプルして出力するＤレジスタ回路１１５−１を備え、Ｄレジスタ回路１１５−１の出力信号１３７を入力とするＷＡＩＴ発生回路１２１は、Ｄレジスタ回路１１５−１の出力信号１３７がハイレベルのときに、所定のパルス幅のＷＡＩＴ信号を出力する。

なお、図４（Ｂ）に示す例では、ＷＡＩＴ発生回路１２１は、クロック信号の立ち上がりエッジでハイレベルとしたＷＡＩＴ信号を、該立ち上がりエッジから２クロックサイクル期間ハイレベルに保ち、次のクロックの立ち上がりエッジでロウレベルとする構成とされているが、本発明において、ＷＡＩＴ信号のハイレベル期間は、２サイクルに限定されるものでないことは勿論である。

本実施例において、図示されないコントローラは、半導体記憶装置から出力されるＷＡＩＴ信号が活性化（アサート）されたとき、リード／ライトアクセスを待機する制御を行う。

本実施例とは相違して、上記非特許文献２に記載される従来の半導体記憶装置では、例えば図７に示すように、チップセレクト信号ＣＳ（図８の信号ＣＥ＃に対応）とは無関係に、リフレッシュ期間（Ｒｅｆｒｅｓｈがハイレベルのとき）に、ＷＡＩＴ信号が所定期間（例えば２クロックサイクル期間）出力される構成とされている。

近時の半導体装置の高集積化、高密度実装により、システムオンチップ（ＳＯＣ）デバイス、ＣＳＰ（チップサイズパッケージ）、ＭＣＭ（マルチチップモジュール）等において、メモリデバイスがＣＰＵ等に直近で配置される場合が多々あり、メモリデバイスがスタンバイ状態のときにも、直近のＣＰＵの動作により周囲温度（動作温度）が上昇し、これに伴い、ＤＲＡＭメモリアレイのリフレッシュ期間がより短くなる。かかる構成においても、本実施例によれば、ＣＰＵ又はコントローラは、チップセレクト信号／ＣＳをロウレベルに設定するときにだけ、ＷＡＩＴ信号を監視するだけでよく、ＣＰＵ負荷を軽減させながら、的確なリフレッシュ制御を行うことができる。

なお、上記実施例では、クロック同期型、Ｉ／Ｏコモンの半導体記憶装置について説明したが、ＱＤＲ等のＩ／Ｏセパレーション型の半導体記憶装置に適用できることは勿論である。また、非同期型、ページモードを具備する携帯用途のＳＲＡＭにも同様にして用いることができる。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の原理に準ずる各種変形、修正を含むことは勿論である。

本発明の一実施例の半導体記憶装置の構成を示す図である。 本発明の一実施例の動作を説明するためのタイミング図である。 本発明の一実施例の回路構成を示す図である。 本発明の別の実施例の動作を説明するためのタイミング図である。 本発明の別の実施例の回路構成を示す図である。 従来の半導体記憶装置のアクティブ状態への遷移時の動作を説明するための図である。 従来の半導体記憶装置のＷＡＩＴ信号の出力の一例を示すタイミング図である。 従来の半導体記憶装置の構成の一例を示す図である。

符号の説明

１００ セルアレイ
１０１ メモリアレイ
１０２ ロウデコーダ
１０３Ａ センスアンプ・Ｉ／Ｏコントロール部
１０３Ｂ カラムデコーダ
１０４ コントロール回路
１０５ データＩ／Ｏコントロール回路
１０６ アドレスレジスタ
１０７、１０８、１０９ レジスタ
１１０ 出力バッファ
１１１ リフレッシュタイマー
１１２ リフレッシュパルス発生回路
１１２−１ ＳＲフリップフロップ
１１２−２ ＡＮＤ回路
１１２−３ ワンショットパルス生成回路
１１２−４ 遅延回路
１１３ リフレッシュアドレス発生回路
１１４ マルチプレクサ
１１５ タイミングコントロール回路
１１５−１ Ｄレジスタ（フリップフロップ）回路
１１６ リード／ライトコントロール回路
１１７ リード／ライトパルス発生回路
１１８、１１９、１２０ ＮＡＮＤ回路
１２１ ＷＡＩＴ発生回路
１２２ クロック生成回路
１３１ リフレッシュトリガー信号
１３２ 制御信号
１３３ タイミング制御信号
１３４ リード／ライト制御信号
１３５ リード／ライトパルス信号
１３６ リフレッシュパルス信号
１３７ 制御信号（ＷＡＩＴ制御信号）
１３８ 出力制御信号
２０１ ＤＲＡＭメモリアレイ
２０２ アドレスデコードロジック
２０３ リフレッシュコンフィギュレーションレジスタ
２０４ バスコンフィギュレーションレジスタ
２０５ コントロールロジック
２０６ 入出力マルチプレクサバッファ

Claims (12)

1. 半導体記憶装置の待機状態と活性化状態を制御する制御信号を入力し、前記制御信号が待機状態から活性化状態を示す値へ遷移したときに、リフレッシュ動作が行われていない場合には、リード又はライトアクセスをただちに実行し、前記制御信号が待機状態から活性化状態へ遷移したときに、リフレッシュ動作が進行中の場合には、リード又はライトアクセスを待機させるためのウェイト信号を活性化して出力する回路を備えている、ことを特徴とする半導体記憶装置。
2. 前記制御信号と、リフレッシュ動作の実行を制御するリフレッシュ信号とを入力し、前記制御信号が待機状態から活性化状態を指示する値へ遷移するサイクルに、前記リフレッシュ信号がリフレッシュ動作を示している場合に、前記ウェイト信号を活性状態に設定して出力し、前記サイクル以外の期間には、前記ウェイト信号の非活性状態から活性状態への設定を不可とする制御を行う回路を備えている、ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記ウェイト信号は、予め定められた所定数のサイクル分、活性状態とされて出力される、ことを特徴とする請求項２記載の半導体記憶装置。
4. 複数のビット線と、複数のワード線と、前記複数のビット線と前記複数のワード線の交差部に、データ保持のためにリフレッシュ動作を必要とする複数のメモリセルを有するメモリセルアレイと、
   半導体記憶装置の待機状態と活性化状態を制御する制御信号を入力し、前記制御信号が待機状態から活性化状態を示す値へ遷移したときに、リフレッシュ動作が進行中である場合には、リード又はライトアクセスを待機させるためのウェイト信号を活性状態に設定して所定期間出力し、
   前記制御信号が待機状態から活性化状態を示す値へ遷移したときに、リフレッシュ動作が進行中である場合を除いて、前記ウェイト信号の活性状態への設定を不可とし、リード又はライトアクセスを待機させずに実行するように制御する回路を備えている、ことを特徴とする半導体記憶装置。
5. リード又はライトアクセス時に、リフレッシュ要求が発生したとき、前記メモリセルアレイをリード又はライトアクセスのために活性化した後に、リフレッシュアドレスに対応するワード線を選択してリフレッシュ動作を行うように制御する回路を備えている、ことを特徴とする請求項４記載の半導体記憶装置。
6. リードアクセス時、アクセスアドレスで選択された前記ワード線を活性化し前記メモリセルアレイから読み出された複数のデータについて、前記複数のデータをデータ端子から順次出力する期間に、リフレッシュアドレスに対応するワード線を活性化してリフレッシュ動作が行われる、ことを特徴とする請求項４記載の半導体記憶装置。
7. リフレッシュを起動させるためのリフレッシュトリガー信号に基づき、リフレッシュアドレスを生成し、リフレッシュ動作を行う回路と、
   リード動作と時間的に重なって前記リフレッシュトリガー信号が活性化されたとき、リードアクセスアドレスのワード線を活性化しセンスアンプを介して読み出された複数のデータを、データ端子からバーストで読み出す動作と並行して、前記リフレッシュアドレスのワード線を活性化して、リフレッシュを行うように制御する回路と、
   を備えている、ことを特徴とする請求項４記載の半導体記憶装置。
8. 半導体記憶装置の待機状態と活性化状態を制御する制御信号（「チップセレクト信号」という）を少なくとも入力する制御回路と、
   前記制御回路の出力信号を受け、前記出力信号に基づきウェイト信号を生成して出力するウェイト発生回路と、
   を備え、
   前記制御回路は、前記チップセレクト信号が、前記半導体記憶装置の待機状態から活性化状態を指示する値へ遷移するサイクルにおいて、リフレッシュ動作中であることを示すウェイト信号を活性状態に設定して出力することを可とし、前記サイクル以外の期間には、前記ウェイト信号を活性状態に設定して出力することを不可とする制御を行う、ことを特徴とする半導体記憶装置。
9. 複数のビット線と、複数のワード線と、前記複数のビット線と前記複数のワード線の交差部に、データ保持のためにリフレッシュ動作を必要とする複数のメモリセルを有するメモリセルアレイと、
   前記リフレッシュ動作の実行を制御するリフレッシュパルス信号を生成するリフレッシュパルス発生回路と、
   半導体記憶装置の待機状態と活性化状態を制御する制御信号（「チップセレクト信号」という）を受ける端子と、
   ウェイト信号を出力するウェイト端子と、
   前記チップセレクト信号と、前記リフレッシュパルス信号とを受け、前記チップセレクト信号が前記半導体記憶装置の待機状態から活性化状態を指示する値へ遷移した際、該遷移に応答して、前記リフレッシュパルス信号をサンプルして出力する制御回路と、
   前記制御回路からの出力信号を受け、前記出力信号に基づき、前記ウェイト信号を活性化して前記ウェイト端子に出力するウェイト発生回路と、
   を備えている、ことを特徴とする半導体記憶装置。
10. 前記ウェイト発生回路は、前記制御回路からの出力信号が活性状態のとき、入力される同期用のクロック信号の立ち上がり又は立ち下がり遷移エッジに基づき、前記ウェイト信号を活性化し、前記ウェイト信号の活性状態を、前記クロック信号の予め定められた所定のサイクル期間分保持したのち、前記ウェイト信号を非活性化する、ことを特徴とする請求項９記載の半導体記憶装置。
11. スタティック型ランダムアクセスメモリとインタフェース仕様が互換とされている、ことを特徴とする請求項１乃至１０のいずれか一に記載の半導体記憶装置。
12. 請求項１乃至１１のいずれか一に記載の半導体記憶装置と、ＣＰＵ及びメモリコントローラの少なくとも１つを備えた電子装置において、
    前記ＣＰＵ及びメモリコントローラの少なくとも１つは、前記半導体記憶装置の待機状態と活性化状態を制御する制御信号を活性化させ、前記半導体記憶装置を活性化状態としたときに、前記半導体記憶装置からのウェイト信号がアサートされているか否かを判定し、前記ウェイト信号がアサートされているときに、前記半導体記憶装置に対するリード／ライトアクセスを待機させる、ことを特徴とする電子装置。

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