KR20150051673A - 메모리 장치 및 이를 포함하는 시스템 - Google Patents

메모리 장치 및 이를 포함하는 시스템 Download PDF

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KR20150051673A
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지정환
박기천
차진엽
조진희
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에스케이하이닉스 주식회사
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Abstract

메모리 장치는, 메모리 어레이; 데이터를 메모리 장치 외부로 송신하기 위한 송신회로; 및 리드 동작시에 상기 메모리 어레이에서 선택된 메모리 셀의 데이터를 상기 송신회로로 전달하는 데이터 버스를 포함하고, 동일한 메모리 셀에 대한 연속적인 리드 명령이 인가되면, 상기 메모리 어레이로부터 상기 데이터 버스로의 데이터 전달을 차단하고, 상기 데이터 버스에 실려있는 데이터를 상기 송신회로를 통해 출력할 수 있다.

Description

메모리 장치 및 이를 포함하는 시스템 {MEMORY DEVICE AND SYSTEM INCLUDING THE SAME}
본 발명은 메모리 장치 및 이를 포함하는 시스템에 관한 것이다.
메모리 장치는 외부로부터 입력되는 데이터를 저장하고, 저장된 데이터를 출력한다. 메모리 장치 내부에는 데이터가 전송되는 통로인 버스(bus)가 존재하는데, 이러한 버스에는 데이터 입/출력 패드와 메모리 뱅크들 간의 데이터 전송을 담당하고 메모리 뱅크들에 의해 공유되는 글로벌 버스와, 각각의 메모리 뱅크별로 구비되는 로컬 버스가 있다. 이하, 메모리 장치에서의 데이터 전달에 대해 알아보기로 한다.
도 1은 메모리 장치의 데이터 입/출력 경로를 개략적으로 도시한 도면이다.
먼저, 외부로부터 데이터가 입력되는 라이트(write) 동작의 경우에 대해 살펴보면, 데이터 패드(DQ)로 입력된 데이터는 수신회로(102)를 거쳐 글로벌 버스(GIO)에 실린다. 그리고 글로벌 버스(GIO)를 통해 데이터는 메모리 뱅크들(110, 120) 부근에 도착한다. 뱅크0(110)이 선택된 경우, 라이트 트라이버(112, WTDRV: write driver)에 의해 글로벌 버스(GIO)의 데이터는 뱅크0의 로컬 버스(LIO_B0, LIOb_B0)에 실린다. 그리고, 로컬 버스(LIO_B0, LIOb_B0)에 실린 데이터는 뱅크0(110) 내부에서 선택된 메모리 셀에 라이트된다. 뱅크1(120)이 선택된 경우라면, 라이트 드라이버(122)에 의해 글로벌 버스(GIO)의 데이터가 뱅크1(120)의 로컬 버스(LIO_B1, LIOb_B1)에 실려 뱅크1(120) 내부에서 선택된 메모리 셀에 라이트된다.
이제, 데이터가 메모리 장치로부터 출력되는 리드(read) 동작의 경우에 대해 살펴보자. 뱅크0(110)이 선택된 경우, 뱅크0(110) 내부에서 선택된 메모리 셀에 저장된 데이터는 로컬 버스(LIO_B0, LIOb_B0)에 실리고, 이는 I/O 센스앰프(111, IOSA: I/O sense amp)에 의해 증폭되어 글로벌 버스(GIO)에 실린다. 그리고, 글로벌 버스(GIO)에 의해 데이터 패드(DQ) 부근으로 전달된 데이터는 송신회로(101)에 의해 메모리 장치 외부로 출력된다. 뱅크1(120)이 선택된 경우라면, 뱅크1(120) 내부에서 선택된 메모리 셀에 저장된 데이터는 로컬 버스(LIO_B1, LIOb_B1), I/O 센스앰프(121), 글로벌 버스(GIO) 및 송신회로(101)를 통해 메모리 장치 외부로 출력된다.
도 2는 동일한 메모리 셀에 대한 리드 동작이 반복되는 경우에 발생하는 문제점을 도시한 도면이다. 도 2에서 이루어지는 액티브와 리드 동작은 하나의 워드라인과 하나의 비트라인에 대하여 이루어지는 것으로 가정한다.
도 2를 참조하면, 시점(201)에서 액티브 명령에 의해 워드라인(WL)이 활성화된다. 워드라인(WL)이 활성화되면 워드라인(WL)에 대응하는 메모리 셀의 데이터가 비트라인(BL, BLb)에 실린다. 도면을 참조하면, 메모리 셀과 비트라인(BL, BLb) 간의 차지 쉐어링(charge sharing)에 의해 정비트라인(BL)의 레벨이 부비트라인(BLb)의 레벨보다 높아지는 것을 확인할 수 있다. 시점(202)에서 비트라인 센스앰프가 활성화되고 비트라인 센스앰프에 의해 비트라인(BL, BLb)의 미약한 전위차가 증폭되어 정비트라인(BL)은 코어전압(VCORE: 셀 영역에서 사용되는 하이 레벨의 전압임) 부비트라인(BLb)은 접지전압(VSS)의 레벨이 된다.
시점들(203, 204, 205)은 리드 명령에 의해 리드 동작이 수행되는 구간을 나타낸다. 리드 동작이 수행되는 구간에서 비트라인(BL, BLb)의 전압 레벨은 로컬 버스(LIO, LIOb)로 전달된다. 즉, 비트라인(BL, BLb)에 의해 로컬 버스(LIO, LIOb)가 구동된다. 따라서, 정비트라인(BL)의 전압 레벨은 순간적으로 낮아지고 부비트라인(BLb)의 전압 레벨은 순간적으로 높아진다. 순간적으로 낮아지거나 높아진 비트라인(BL, BLb)의 전압 레벨은 비트라인 센스앰프에 의해 다시 원래의 레벨로 회복되는데, 도면과 같이 리드 동작들(203, 204, 205)이 연속적으로 반복되는 경우에 비트라인(BL, BLb)의 전압 레벨이 완전히 회복되지 못하고 비트라인 간의 전압 차이가 점점 줄어든다. 그리고, 결국에는 '206'과 같이 정비트라인과 부비트라인의 전압 차이가 줄어들어 정비트라인과 부비트라인의 전압 레벨이 서로 바뀌는 페일이 발생할 수도 있다.
메모리 장치의 동작 중에 동일한 메모리 셀에 대한 리드 동작이 연속적으로 반복되는 일은 의외로 빈번히 발생한다. 따라서, 동일한 메모리 셀에 대한 연속적인 리드 동작에 의한 페일을 방지할 수 있는 기술이 요구된다.
본 발명의 실시예들은, 메모리 장치에서 동일한 메모리 셀에 대해 연속적인 리드 동작이 수행되는 것에 의해 발생하는 페일을 방지하는 기술을 제공한다.
본 발명의 일실시예에 따른 메모리 장치는, 메모리 어레이; 데이터를 메모리 장치 외부로 송신하기 위한 송신회로; 및 리드 동작시에 상기 메모리 어레이에서 선택된 메모리 셀의 데이터를 상기 송신회로로 전달하는 데이터 버스를 포함하고, 동일한 메모리 셀에 대한 연속적인 리드 명령이 인가되면, 상기 메모리 어레이로부터 상기 데이터 버스로의 데이터 전달을 차단하고, 상기 데이터 버스에 실려있는 데이터를 상기 송신회로를 통해 출력할 수 있다.
또한, 본 발명의 일실시예에 따른 시스템은, 메모리 콘트롤러와 메모리 장치를 포함하고, 상기 메모리 콘트롤러는 리드 명령과 상기 리드 명령에 대응하는 어드레스를 상기 메모리로 송신하고, 상기 메모리 장치는 메모리 어레이; 데이터를 상기 메모리 콘트롤러로 송신하기 위한 송신회로; 및 상기 리드 명령에 의한 리드 동작시에 상기 메모리 어레이에서 선택된 메모리 셀의 데이터를 상기 송신회로로 전달하는 데이터 버스를 포함하고, 상기 메모리 콘트롤러가 상기 리드 명령을 동일한 어드레스와 함께 연속적으로 인가하면, 상기 메모리 어레이로부터 상기 데이터 버스로의 데이터 전달을 차단하고, 상기 데이터 버스에 실려있는 데이터를 상기 송신회로를 통해 송신할 수 있다.
본 발명의 실시예들에 따르면, 메모리 장치에서 동일한 메모리 셀에 대한 연속적인 리드 동작이 수행되더라도, 페일이 발생하는 것을 방지할 수 있다.
도 1은 메모리 장치의 데이터 입/출력 경로를 개략적으로 도시한 도면.
도 2는 동일한 메모리 셀에 대한 리드 동작이 반복되는 경우에 발생하는 문제점을 도시한 도면.
도 3은 본 발명의 일실시예에 따른 메모리 장치의 구성도.
도 4는 도 3의 메모리 뱅크(310)의 일실시예 구성도.
도 5는 도 3의 어드레스 비교부(330)의 일실시예 구성도.
도 6은 도 5의 비교부(510)의 일실시예 구성도.
도 7은 본 발명의 일실시예에 따른 메모리 시스템의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3은 본 발명의 일실시예에 따른 메모리 장치의 구성도이다.
도 3을 참조하면, 메모리 장치는, 메모리 어레이(300), 데이터 버스(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1, GIO), 어드레스 비교부(330), 데이터 전달 제어부(340), 라이트 드라이버들(312. 322), I/O 센스앰프들(311, 321), 래치(303), 프리차지부들(304, 305), 컬럼 선택부들(313, 314), 송신회로(301), 및 수신회로(302)를 포함할 수 있다.
메모리 어레이(300)는 데이터를 저장하는 메모리 셀들의 어레이를 의미한다. 메모리 어레이(300)는 다수의 메모리 뱅크(310, 320)로 나뉘어질 수 있다. 메모리 뱅크들(310, 320) 각각은 다수의 메모리 셀들을 포함한다. 도 3에서는 메모리 어레이(300)가 2개의 뱅크들(310, 320)을 포함하는 것을 예시하였지만, 메모리 어레이(300)에는 더 많은 개수의 뱅크들(예, 8개, 16개)이 포함될 수 있다.
데이터 버스(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1, GIO)는 리드 동작시에 메모리 뱅크들(310, 320)로부터 데이터 패드(DQ)로 리드 데이터를 전달하거나, 라이트 동작시에 데이터 패드(DQ)로부터 메모리 뱅크들(310, 320)로 라이트 데이터를 전달할 수 있다. 데이터 버스는 메모리 뱅크들(310, 320) 각각에 대응되는 로컬 버스들(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1)과 메모리 뱅크들(310, 320)이 공유하는 글로벌 버스(GIO)를 포함할 수 있다. 글로벌 버스(GIO)는 리드 또는 라이트 동작시에 메모리 뱅크들(310, 320) 중 선택된 메모리 뱅크의 로컬 버스와 연결될 수 있다. 예를 들어, 메모리 뱅크(310)의 리드 동작시에 글로벌 버스(GIO)는 로컬 버스(LIO_B0, LIOb_B0)와 연결되고, 메모리 뱅크(320)의 라이트 동작시에 글로벌 버스(GIO)는 로컬 버스(LIO_B1, LIOb_B1)와 연결될 수 있다. 로컬 버스(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1)는 디퍼런셜(differential) 방식으로 데이터를 전달하고, 글로벌 버스(GIO)는 싱글 엔디드(single ended) 방식으로 데이터를 전달하는 것이 일반적이지만, 이는 설계에 따라 변경될 수 있다. 도 3에서는 데이터 버스(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1, GIO)가 리드 동작과 라이트 동작 모두에서 사용되는 것을 예시하였는데, 실시예에 따라 리드 동작용 데이터 버스와 라이트 동작용 데이터 버스가 분리될 수도 있다.
어드레스 비교부(330)는 연속적인 리드 명령의 인가시에 이전의 어드레스와 현재의 어드레스가 동일한지의 여부를 판단할 수 있다. 즉, 어드레스 비교부(330)는 동일한 메모리 셀에 대한 리드 동작이 연속적으로 수행되는지 아닌지를 판단할 수 있다. 리드 명령이 연속적으로 인가되고 연속적인 리드 명령에 대응하는 어드레스가 서로 동일한 경우에, 어드레스 비교부(330)는 데이터의 전송을 막기 위한 차단신호(BLOCK)를 활성화할 수 있다. 어드레스 비교부(330)는 컬럼 어드레스(CA: column address)와 뱅크 어드레스(BA: bank address)를 입력받아 비교할 수 있다. 즉, 어드레스 비교부(330)는 이전의 리드 명령과 함께 입력된 컬럼 어드레스(CA) 및 뱅크 어드레스(BA)와 현재의 리드 명령과 함께 입력된 컬럼 어드레스(CA) 및 뱅크 어드레스(BA)가 동일한지 아닌지를 비교할 수 있다. 로우(row) 어드레스는 리드 동작 이전의 액티브 동작시에 인가되는 것이고 연속적인 리드 동작시에 로우가 변경되는 것은 불가능하므로 어드레스 비교부(330)가 로우 어드레스를 입력받을 필요는 없다. 도 3에서는 리드 동작시에 컬럼 어드레스(CA)와 뱅크 어드레스(BA)를 입력받는 메모리 장치에 본 발명이 적용된 것을 예시했으므로, 어드레스 비교부(230)가 컬럼 어드레스(CA)와 뱅크 어드레스(BA)를 입력받았다. 만약에, 리드 동작시에 로우 어드레스도 입력받는 메모리 장치에 본 발명이 적용되는 경우에, 어드레스 비교부(330)는 컬럼 어드레스(CA)와 뱅크 어드레스(BA) 이외에 로우 어드레스를 더 입력받고 이전 리드 동작시의 로우 어드레스와 현재 리드 동작시의 로우 어드레스를 비교할 수 있다. 참고로, 리드 명령이 연속적으로 인가되는 경우란 메모리 장치에 인가되는 리드 명령과 리드 명령 사이에 다른 명령어가 인가되지 않는 경우를 의미한다. 어드레스 비교부(330)에 대해서는 도 5와 함께 더욱 자세히 알아보기로 한다.
데이터 전달 제어부(340)는 리드 동작시에 데이터 버스(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1, GIO)를 통해 메모리 어레이(300)로부터 데이터 패드(DQ)로 데이터가 전달되도록 제어할 수 있다. 차단신호(BLOCK)가 활성화되는 경우에, 즉 동일한 메모리 셀에 대한 연속적인 리드 동작이 수행되는 경우에, 데이터 전달 제어부(340)는 메모리 어레이(300)로부터 데이터 버스(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1, GIO)로의 데이터 전달을 차단할 수 있다.
데이터 전달 제어부(340)는 스트로브 신호 생성부(241)와 뱅크 선택부(242)를 포함할 수 있다. 스트로브 신호 생성부(241)는 내부 리드 명령 신호(RD)가 활성화되는 리드 동작시에, 메모리 어레이(300)로부터 로컬 버스(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1)로 데이터가 전달되는 시점을 결정하는 신호인 컬럼 선택 소스 신호(YI)와 로컬 버스(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1)로부터 글로벌 버스(GIO)로 데이터가 전달되는 시점을 결정하는 신호인 스트로브 소스 신호(IOSTBP)를 생성할 수 있다. 데이터는 메모리 어레이(300) -> 로컬 버스(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1) -> 글로벌 버스(GIO)로 이동하므로, 컬럼 선택 소스 신호(YI)가 스트로브 소스 신호(IOSTBP)보다 먼저 활성화될 수 있다. 데이터 전달 제어부(340)는 내부 리드 명령 신호(RD)가 활성화될 때마다 컬럼 선택 소스 신호(YI)와 스트로브 소스 신호(IOSTBP)를 순차적으로 활성화시키지만, 차단신호(BLOCK)가 활성화되는 경우에는 내부 리드 명령 신호(RD)가 활성화되더라도 컬럼 선택 소스 신호(YI)와 스트로브 소스 신호(IOSTBP)를 활성화시키지 않을 수 있다. 컬럼 선택 소스 신호(YI)와 스트로브 소스 신호(IOSTBP)가 활성화되지 않으면 메모리 어레이(300)로부터 데이터 버스(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1, GIO)로의 데이터 전달이 차단될 수 있다.
뱅크 선택부(342)는 뱅크 어드레스(BA), 컬럼 선택 소스 신호(YI) 및 스트로브 소스 신호(IOSTBP)를 입력받아, 뱅크 컬럼 선택 신호들(YI_B0, YI_B1)과 스트로브 신호들(IOSTBP_B0, IOSTBP_B1)을 생성할 수 있다. 뱅크 선택부(342)는 컬럼 선택 소스 신호(YI)의 활성화시에 뱅크 어드레스(BA)에 의해 선택된 뱅크의 뱅크 컬럼 선택 신호를 활성화하고, 스트로브 소스 신호(IOSTBP)의 활성화시에 선택된 뱅크의 스트로브 신호를 활성화할 수 있다. 예를 들어, 뱅크 어드레스(BA)에 의해 뱅크(320)가 선택된 경우, 컬럼 선택 소스 신호(YI)가 활성화되면 뱅크 컬럼 선택 신호(YI_B1)가 활성화되고, 스트로브 소스 신호(IOSTBP)가 활성화되면 스트로브 신호(IOSTBP_B1)가 활성화될 수 있다.
컬럼 선택부(313)는 뱅크 컬럼 선택 신호(YI_B0)와 컬럼 어드레스(CA)를 입력받아, 컬럼 선택 신호들(YI0<0:N>)을 생성할 수 있다. 컬럼 선택부(313)는 뱅크 컬럼 선택 신호(YI0)의 활성화시에 컬럼 선택 신호들(YI0<0:N>) 중 컬럼 어드레스(CA)에 의해 선택되는 컬럼에 대응하는 컬럼 선택 신호를 활성화할 수 있다. 뱅크(310) 내부에서는 컬럼 선택 신호(YI0<0:N>) 중 활성화된 컬럼 선택 신호에 대응하는 컬럼으로부터 로컬 버스(LIO_B0, LIOb_B0)로 데이터가 전달될 수 있다. 마찬가지로, 컬럼 선택부(314)는 뱅크 컬럼 선택 신호(YI_B1)의 활성화시에 컬럼 선택 신호들(YI1<0:N>) 중 컬럼 어드레스(CA)에 의해 선택되는 컬럼에 대응하는 컬럼 선택 신호를 활성화할 수 있다.
I/O 센스앰프(311)는 스트로브 신호(IOSTBP_B0)의 활성화에 응답해 로컬 버스(LIO_B0, LIOb_B0)의 데이터를 글로벌 버스(GIO)로 구동한다. 마찬가지로 I/O 센스앰프(321)는 스트로브 신호(IOSTBP_B1)의 활성화에 응답해 로컬 버스(LIO_B1, LIOb_B1)의 데이터를 글로벌 버스(GIO)로 구동할 수 있다. 라이트 드라이버(312)는 뱅크0(310)의 라이트 동작시에 글로벌 버스(GIO)의 데이터를 로컬 버스(LIO_B0, LIOb_B0)로 구동하기 위한 구성이며, 라이트 드라이버(322)는 뱅크1(320)의 라이트 동작시에 글로벌 버스(GIO)의 데이터를 로컬 버스(LIO_B1, LIOb_B1)로 구동하기 위한 구성일 수 있다.
송신회로(301)는 리드 동작시에 글로벌 버스(GIO)의 데이터를 데이터 패드(DQ)를 통해 메모리 장치 외부로 출력하는 회로일 수 있다. 또한, 수신회로(302)는 라이트 동작시에 메모리 장치 외부로부터 데이터 패드(DQ)를 통해 입력되는 데이터를 수신해 글로벌 버스(GIO)로 전달(GIO)하는 회로일 수 있다.
프리차지부들(304, 305)은 로컬 버스(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1)가 사용되지 않는 구간 동안, 즉 [리드 또는 라이트 동작]과 [리드 또는 라이트 동작] 사이의 구간 동안,에 로컬 버스(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1)를 프리차지 전압의 레벨로 프리차지하기 위해 사용될 수 있다. 래치(303)는 글로벌 버스(GIO)의 불안정한 상태, 즉 플로팅(floating),를 방지하기 위해 구비될 수 있다. 한편, 래치(303)는 글로벌 버스(GIO)가 이전의 데이터 값을 유지하도록 하는 것에 의해 동일한 메모리 셀에 대한 연속적인 리드 동작시, 메모리 어레이(300)로부터 데이터가 전달되지 않더라도 리드 동작이 가능하도록 할 수 있다.
이제 일반적인 리드 동작시와 동일한 메모리 셀에 대한 연속적인 리드 동작이 수행되는 경우를 나누어 리드 동작시 메모리 장치 내부에서의 데이터의 이동에 대해 알아보기로 한다.
(1) 일반적인 리드 동작시 메모리 장치 내부에서의 데이터 전달
일반적인 리드 동작시에, 차단신호(BLOCK)는 비활성화되고 데이터 전달 제어부(340)에 의해서 뱅크 컬럼 선택 신호(YI_B0, YI_B1)들 및 스트로브 신호들(IOSTBP_B0, IOSTBP_B1)이 정상적으로 생성될 수 있다. 그러므로, 메모리 어레이(300) -> 로컬 버스(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1) -> 글로벌 버스(GIO) -> 송신회로(301)로의 데이터 전송이 수행될 수 있다. 예를 들어, 메모리 뱅크(310)가 리드 동작을 하도록 선택된 경우에, 메모리 뱅크(310) 내부에서 선택된 컬럼의 데이터가 로컬 버스(LIO_B0, LIOb_B0)로 실리고, 로컬 버스(LIO_B0, LIOb_B0)의 데이터가 I/O 센스앰프(311)에 의해 글로벌 버스(GIO)에 실리고, 글로벌 버스(GIO)의 데이터가 송신회로(301)를 통해 메모리 장치 외부로 출력될 수 있다.
(2) 동일한 메모리 셀에 대한 연속적인 리드 동작시 메모리 장치 내부에서의 데이터 전달
동일한 메모리 셀에 대한 연속적인 리드 동작시, 즉 리드 명령이 연속적으로 인가되고 연속적으로 인가된 리드 명령에 대응하는 어드레스가 동일한 경우에, 어드레스 비교부(230)에 의해 차단신호(BLOCK)가 활성화될 수 있다. 차단신호(BLOCK)가 활성화되는 경우에, 데이터 전달 제어부는 뱅크 컬럼 선택 신호(YI_B0, YI_B1)들 및 스트로브 신호들(IOSTBP_B0, IOSTBP_B1)을 활성화시키지 않을 수 있다. 그러므로, 메모리 어레이(300)로부터 로컬 버스(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1)로의 데이터 전달 및 로컬 버스(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1)로부터 글로벌 버스(GIO)로의 데이터 전달이 이루어지지 않는다. 그리고, 글로벌 버스(GIO)에 실려있던 이전의 데이터가 송신회로(301)를 통해 메모리 장치 외부로 출력될 수 있다. 이 경우에, 메모리 어레이(300) 내부에서 선택된 컬럼(비트라인)과 로컬 버스(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1)와의 접속이 이루어지지 않으므로, 동일한 메모리 셀에 대한 연속적인 리드 동작에 의한 페일이 발생하는 것을 방지할 수 있다.
도 4는 도 3의 메모리 뱅크(310)의 일실시예 구성도이다. 메모리 뱅크(320)도 이와 동일하게 구성될 수 있다.
도 4를 참조하면, 메모리 뱅크(310)는 다수의 워드라인들(WL0-WLX)과 다수의 비트라인 쌍들(BL0/BLb0 - BLN/BLbN)을 포함할 수 있다. 그리고 워드라인들의 개수와 비트라인 쌍들의 개수의 곱의 개수((X+1)*(N+1))만큼 메모리 셀들이 포함될 수 있다. 각각의 메모리 셀들은 데이터를 저장하기 위한 캐패시터와 캐패시터와 비트라인의 접속을 제어하기 위한 트랜지스터를 포함할 수 있다. 또한, 메모리 뱅크(310)는 비트라인 쌍들(BL0/BLb0 - BLN/BLbN)의 데이터를 증폭하기 위한 비트라인 센스앰프들(410_0-410_N)과 선택된 비트라인의 데이터를 로컬 버스로 전달하기 위한 스위치들(420_0-420_N)을 포함할 수 있다.
액티브 동작시에 워드라인들(WL0-WLX) 중 하나의 워드라인이 활성화되면, 활성화된 워드라인에 대응하는 메모리 셀들의 데이터가 비트라인 쌍들(BL0/BLb0 - BLN/BLbN)로 전달될 수 있다. 그리고, 비트라인 쌍들(BL0/BLb0 - BLN/BLbN)로 전달된 데이터는 비트라인 센스앰프들(410_0-410_N)에 의해 감지증폭될 수 있다. 예를 들어, 워드라인(WL3)이 활성화되면 워드라인(WL3)에 연결된 메모리 셀들의 데이터가 비트라인 쌍들(BL0/BLb0 - BLN/BLbN)로 전달되고, 비트라인 센스앰프들(410_0-410_N)에 의해 증폭될 수 있다.
리드 동작시에 컬럼 선택 신호들(YI0<0>) 중 하나가 활성화되면, 스위치들(420_0-420_N) 중 대응하는 스위치가 턴온되고 대응하는 비트라인 쌍의 데이터가 로컬 버스로 전달될 수 있다. 예를 들어, 컬럼 선택 신호가 활성화되면 스위치가 턴온되고 비트라인 쌍의 데이터가 로컬 버스(LIO_B0, LIOb_B0)로 전달될 수 있다. 결국, 액티브 동작시에 선택된 워드라인과 리드 동작시에 선택된 비트라인쌍에 대응하는 메모리 셀의 데이터가 로컬 버스(LIO_B0, LIOb_B0)로 전달될 수 있다.
도 5는 도 3의 어드레스 비교부(330)의 일실시예 구성도이다.
도 5를 참조하면, 어드레스 비교부(330)는 비교부(510)와 차단신호 생성부(520)를 포함할 수 있다.
비교부(510)는 이전의 리드 명령에 대응하는 어드레스(BA, CA)의 각 비트와 현재의 리드 명령에 대응하는 어드레스의 각 비트를 비교해 모든 비트가 동일한 경우에 동일신호(SAME)를 활성화할 수 있다. 비교부(510)는 이전의 리드 명령과 현재의 리드 명령에 대응하는 어드레스(BA, CA)가 서로 동일한지 여부만 판단할 뿐, 이전의 리드 명령과 현재의 리드 명령 사이에 다른 명령이 인가된 적이 있는지 없는지까지, 즉 이전의 리드 명령과 현재의 리드 명령이 연속된 것인지까지 판단하지는 않는다.
차단신호 생성부(520)는 동일신호(SAME)가 활성화되고, 연속적인 리드 동작 상황이 맞는 경우에 차단신호(BLOCK)를 활성화할 수 있다. 차단신호 생성부(520)는 D플립플롭(521), SR래치(522), 및 앤드게이트(523)를 포함할 수 있다. D플립플롭(521)은 리드 명령이 인가되면 활성화되는 내부 리드 신호(RD)를 클럭(CLK)에 동기할 수 있다. SR 래치(522)는 D플립플롭(521)의 출력신호의 활성화에 응답해 연속 신호(CONT_RD)를 활성화하고, 파워업 신호(PWRUP), 내부 액티브 신호(ACT) 및 내부 라이트 신호(WT)에 응답해 연속 신호를 비활성화할 수 있다. 따라서, 연속 신호(CONT_RD)는 리드 동작시 활성화되지만, 활성화 이후에 파워업, 액티브 및 라이트 동작 중 하나의 동작이 수행되면 비활성화될 수 있다. 즉, 연속 신호(CONT_RD)는 연속적인 리드 동작이 수행되지 않는 경우에 비활성화될 수 있다. 앤드게이트(523)는 연속 신호(CONT_RD)와 동일 신호(SAME)가 모두 활성화된 경우에 차단신호(BLOCK)를 활성화한다.
결국, 차단신호(BLOCK)는 다른 동작이 수행됨이 없이 리드 동작이 연속적으로 수행되고, 연속적인 리드 동작에 대응하는 어드레스가 서로 동일한 경우에 활성화되는 신호가 된다.
도 6은 도 5의 비교부(510)의 일실시예 구성도이다.
도 6을 참조하면, 비교부(510)는 다수의 D플립플롭(611-614), 다수의 XOR 게이트(621-624), 및 합산부(630)를 포함할 수 있다.
D플립플롭들(611-614)은 내부 리드 신호(RD)에 동기해 어드레스(BA, CA<0>-CA<m>)의 각 비트들을 입력받을 수 있다. D플립플롭들(611-614)로 입력되는 어드레스(BA, CA<0>-CA<m>)는 현재의 리드 명령과 함께 입력된 어드레스가 되고, D플립플롭들(611-614)에 저장된 어드레스는 이전의 리드 명령과 함께 입력된 어드레스가 될 수 있다. 여기서는 뱅크 어드레스(BA)는 1비트로, 컬럼 어드레스(CA<0>-CA<m>)는 m+1비트로 구성된 것을 예시했지만, 어드레스의 비트 수가 설계에 따라 변경될 수 있음은 당연하다.
XOR 게이트들(621-624)은 D플립플롭들(611-614)에서 출력되는 이전의 어드레스의 각 비트와, D플립플롭들(611-614)로 입력되는 현재의 어드레스(BA, CA<0>-CA<m>)의 각 비트를 비교할 수 있다. 그리고, 합산부(630)는 XOR 게이트들(621-624)의 비교 결과를 합산해 동일신호(SAME)를 생성할 수 있다. 상세하게, 합산부(630)는 모든 XOR 게이트들(621-624)의 비교결과가 어드레스의 각 비트들이 동일함을 나타내는 경우에 동일신호(SAME)를 활성화할 수 있다.
도 7은 본 발명의 일실시예에 따른 메모리 시스템의 구성도이다.
도 7을 참조하면, 메모리 시스템은, 도 3 내지 도 6을 참조하여 설명한 메모리 장치(710)와, 메모리 콘트롤러(720)를 포함할 수 있다.
메모리 콘트롤러(720)는 커맨드(CMD)와 어드레스(ADD)를 메모리 장치(710)에 인가하고, 메모리 장치(710)와 데이터(DQ)를 주고 받으며 메모리 장치(710)의 동작을 제어할 수 있다. 메모리 콘트롤러(720)가 제어하는 메모리 장치(710)의 동작에는 액티브, 리드, 및 라이트 동작 등이 있을 수 있다. 메모리 콘트롤러(720)가 메모리 장치(710)에 인가하는 어드레스(ADD)는 뱅크 어드레스와 노멀 어드레스를 포함할 수 있다. 노멀 어드레스는 로우 계열 명령, 예를 들어 액티브 명령,과 함께 인가되는 경우에는 로우 어드레스로 인식되고, 컬럼 계열 명령, 리드 또는 라이트 명령,과 함께 인가되는 경우에는 컬럼 어드레스로 인식될 수 있다.
메모리 콘트롤러(720)가 메모리 장치(710)에 리드 명령을 인가하면, 메모리 장치(710) 내부의 메모리 어레이(300)로부터 데이터가 리드되어 메모리 콘트롤러(720)로 전달될 수 있다. 그러나, 메모리 콘트롤러(720)가 메모리 장치(710)에 리드 명령을 연속적으로 인가하고 리드 명령에 대응하는 어드레스(ADD)가 동일한 경우에 메모리 장치(710) 내부의 메모리 어레이(300)로부터 데이터가 리드 되지 않고, 메모리 장치(710) 내부의 데이터 버스에 이미 실려있는 데이터가 메모리 콘트롤러(720)로 전달될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
300: 메모리 어레이 311, 321: I/O 센스앰프들
312, 322: 라이트 드라이버들 330: 어드레스 비교부
340: 데이터 전달 제어부 301: 송신회로
302: 수신회로 303: 래치
304, 305: 프리차지부들

Claims (14)

  1. 메모리 어레이;
    데이터를 메모리 장치 외부로 송신하기 위한 송신회로; 및
    리드 동작시에 상기 메모리 어레이에서 선택된 메모리 셀의 데이터를 상기 송신회로로 전달하는 데이터 버스를 포함하고,
    동일한 메모리 셀에 대한 연속적인 리드 명령이 인가되면, 상기 메모리 어레이로부터 상기 데이터 버스로의 데이터 전달을 차단하고, 상기 데이터 버스에 실려있는 데이터를 상기 송신회로를 통해 출력하는
    메모리 장치.
  2. 제 1항에 있어서,
    상기 메모리 장치는
    연속적인 리드 명령의 인가시에 이전의 어드레스와 현재의 어드레스가 동일한지의 여부를 판단하는 어드레스 비교부; 및
    리드 동작시에 상기 메모리 어레이에서 선택된 메모리 셀의 데이터가 상기 데이터 버스를 통해 상기 송신회로로 전달되도록 제어하되, 상기 어드레스 비교부에 의해 상기 두 어드레스가 동일하다고 판단되는 경우에는 상기 선택된 메모리 셀의 데이터가 상기 데이터 버스에 실리는 것을 차단하는 데이터 전달 제어부
    를 더 포함하는 메모리 장치.
  3. 제 2항에 있어서,
    상기 메모리 어레이는 각각 다수의 메모리 셀을 포함하는 다수의 메모리 뱅크를 포함하는
    메모리 장치.
  4. 제 3항에 있어서,
    상기 데이터 버스는
    상기 다수의 메모리 뱅크 각각에 대응되는 다수의 로컬 데이터 버스; 및
    상기 다수의 메모리 뱅크 중 선택된 메모리 뱅크에 대응하는 로컬 데이터 버스의 데이터를 상기 송신회로로 전달하기 위한 글로벌 데이터 버스를 포함하고,
    상기 글로벌 데이터 버스에는 데이터의 논리값을 유지하기 위한 래치가 연결되는
    메모리 장치.
  5. 제 4항에 있어서,
    상기 데이터 전달 제어부는
    동일한 메모리 셀에 대한 연속적인 리드 명령 인가시에, 선택된 메모리 뱅크의 선택된 메모리 셀로부터 상기 선택된 메모리 뱅크의 로컬 데이터 버스로의 데이터 전달과, 상기 선택된 메모리 뱅크의 로컬 데이터 버스로부터 상기 글로벌 버스로의 데이터 전달을 차단하는
    메모리 장치.
  6. 제 3항에 있어서
    상기 어드레스 비교부가 비교하는 이전의 어드레스와 현재의 어드레스는
    뱅크 어드레스와 컬럼 어드레스를 포함하는
    메모리 장치.
  7. 제 2항에 있어서,
    상기 어드레스 비교부는
    이전의 리드 명령에 대응하는 제1어드레스의 각 비트와 현재의 리드 명령에 대응하는 제2어드레스의 각 비트를 비교하고, 상기 제1어드레스와 상기 제2어드레스가 동일한 경우 동일 신호를 활성화하는 비교부; 및
    연속적인 리드 동작 상황에서 상기 동일 신호가 활성화되는 경우에, 상기 선택된 메모리 셀의 데이터가 상기 데이터 버스에 실리는 것을 차단하기 위한 차단신호를 활성화하는 차단신호 생성부를 포함하는
    메모리 장치.
  8. 제 7항에 있어서,
    상기 비교부는
    내부 리드 신호에 동기해 상기 제2어드레스의 각 비트를 저장하는 다수의 D플립플롭;
    상기 제2어드레스의 각 비트와 상기 다수의 D플립플롭으로부터 출력되는 상기 제1어드레스의 각 비트를 비교하기 위한 다수의 XOR 게이트; 및
    상기 다수의 XOR 게이트의 비교결과를 합산해 상기 동일 신호를 생성하는 합산부를 포함하는
    메모리 장치.
  9. 제 8항에 있어서,
    상기 차단신호 생성부는
    상기 내부 리드 신호를 클럭에 동기하기 위한 D플립플롭;
    상기 D플립플롭에서 출력되는 내부 리드 신호에 응답해 연속 신호를 활성화하고, 파워업 신호, 내부 액티브 신호 및 내부 라이트 신호에 응답해 상기 연속 신호를 비활성화하는 SR 래치; 및
    상기 연속 신호와 상기 동일 신호가 활성화되면, 상기 차단신호를 활성화하는 앤드 게이트를 포함하는
    메모리 장치.
  10. 메모리 콘트롤러와 메모리 장치를 포함하는 시스템에 있어서,
    상기 메모리 콘트롤러는 리드 명령과 상기 리드 명령에 대응하는 어드레스를 상기 메모리로 송신하고,
    상기 메모리 장치는
    메모리 어레이;
    데이터를 상기 메모리 콘트롤러로 송신하기 위한 송신회로; 및
    상기 리드 명령에 의한 리드 동작시에 상기 메모리 어레이에서 선택된 메모리 셀의 데이터를 상기 송신회로로 전달하는 데이터 버스를 포함하고,
    상기 메모리 콘트롤러가 상기 리드 명령을 동일한 어드레스와 함께 연속적으로 인가하면, 상기 메모리 어레이로부터 상기 데이터 버스로의 데이터 전달을 차단하고, 상기 데이터 버스에 실려있는 데이터를 상기 송신회로를 통해 송신하는
    시스템.
  11. 제 10항에 있어서,
    상기 메모리 장치는
    연속적인 리드 명령의 인가시에 이전의 어드레스와 현재의 어드레스가 동일한지의 여부를 판단하는 어드레스 비교부; 및
    리드 동작시에 상기 메모리 어레이에서 선택된 메모리 셀의 데이터가 상기 데이터 버스를 통해 상기 송신회로로 전달되도록 제어하되, 상기 어드레스 비교부에 의해 상기 두 어드레스가 동일하다고 판단되는 경우에는 상기 선택된 메모리 셀의 데이터가 상기 데이터 버스에 실리는 것을 차단하는 데이터 전달 제어부를 더 포함하는
    시스템.
  12. 제 11항에 있어서,
    상기 메모리 어레이는 각각 다수의 메모리 셀을 포함하는 다수의 메모리 뱅크를 포함하는
    시스템.
  13. 제 12항에 있어서,
    상기 데이터 버스는
    상기 다수의 메모리 뱅크 각각에 대응되는 다수의 로컬 데이터 버스; 및
    상기 다수의 메모리 뱅크 중 선택된 메모리 뱅크에 대응하는 로컬 데이터 버스의 데이터를 상기 송신회로로 전달하기 위한 글로벌 데이터 버스를 포함하고,
    상기 글로벌 데이터 버스에는 데이터의 논리값을 유지하기 위한 래치가 연결되는
    시스템.
  14. 제 13항에 있어서,
    상기 데이터 전달 제어부는
    동일한 메모리 셀에 대한 연속적인 리드 명령 인가시에, 선택된 메모리 뱅크의 선택된 메모리 셀로부터 상기 선택된 메모리 뱅크의 로컬 데이터 버스로의 데이터 전달과, 상기 선택된 메모리 뱅크의 로컬 데이터 버스로부터 상기 글로벌 버스로의 데이터 전달을 차단하는
    시스템.
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