JP2725570B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JP2725570B2 JP2725570B2 JP5274140A JP27414093A JP2725570B2 JP 2725570 B2 JP2725570 B2 JP 2725570B2 JP 5274140 A JP5274140 A JP 5274140A JP 27414093 A JP27414093 A JP 27414093A JP 2725570 B2 JP2725570 B2 JP 2725570B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- line drive
- drive current
- current supply
- blocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
し、特に、分割デコード方式によるワード線駆動回路を
具備する半導体メモリ装置に関する。
に伴って集積度が向上されている。特にメモリセルの構
造が簡単なダイナミックランダムアクセスメモリ(以下
DRAMと称する。)は高集積化が著しく、現在16M
ビットのDRAMが量産化されており、64Mビットの
DRAMもサンプル出荷が開始されようとしている。
を高速化するためのワード線を複数に分割し、分割され
たワード線のそれぞれに電流供給用のワード線駆動回路
を設けた分割デコード方式の半導体メモリ装置も提案さ
れている。
モリ装置の要部構成を示す回路図であり、図4は図3中
のWD1aに代表されるワード線駆動回路の回路図であ
る。
択される複数のブロックに分割され、さらに各ブロック
は、ワード線方向に複数のサブブロックSB1a〜SB
1c,SB2a〜SB2c,SB3a〜SB3cに分割
される。
c,SB2a〜SB2c,SB3a〜SB3cの両端に
は、ワード線駆動回路WD1a〜WD1d,WD2a〜
WD2d,WD3a〜WD3d,WD4a〜WD4dが
配置され、それぞれのワード線は交互にそれらワード線
駆動回路WD1a〜WD1d,WD2a〜WD2d,W
D3a〜WD3d,WD4a〜WD4dに接続されてい
る。また、それぞれのサブブロックSB1a〜SB1
c,SB2a〜SB2c,SB3a〜SB3cにはビッ
ト線のデータを増幅するためのセンスアンプSA1a〜
SA1c,SA2a〜SA2c,SA3a〜SA3c,
SA4a〜SA4cが配置され、ぞれぞれのセンスアン
プSA1a〜SA1c,SA2a〜SA2c,SA3a
〜SA3c,SA4a〜SA4cは上位ロウアドレス信
号S1,S2により決定され、ブロックセレクト信号発
生回路BSG1により出力されるブロックセレクト信号
BLS1〜BLS4により選択的に活性化される。
L00,BL10と交差する点にそれぞれメモリセルM
C0,MC1が配置されている。
択するために、行デコーダRD1から相補信号XSW,
XSWBがワード線駆動回路WD1a〜WD1dに出力
されている。また、ワード線駆動電流供給回路RAGか
ら供給されるワード線駆動電流供給信号RA01,RA
11がワード線駆動回路WD1a〜WD4d上をワード
線WL0a,WL1aに対して垂直に走り、ワード線駆
動電流供給信号RA00がワード線駆動回路WD1a,
WD2a,WD3a,WD4a,WD1c,WD2c,
WD3c,WD4cに、ワード線駆動電流供給信号RA
11がワード線駆動回路WD1b,WD2b,WD3
b,WD4b,WD1d,WD2d,WD3d,WD4
dにそれぞれ交互入力されている。ワード線駆動回路W
D2a〜WD2d,WD3a〜WD3d,WD4a〜W
D4dに対応して行デコーダRD2,RD3,RD4が
設けられている。
ために行デコーダの出力信号、ワード線、ビット線、メ
モリセル等は、そのほとんどを省略しているが、各ブロ
ックにおいて同様の構成である。
D2a〜WD2d,WD3a〜WD3d,WD4a〜W
D4dは図4に示すようにセルフブート型の駆動回路で
構成されている。
とワード線駆動電流供給信号RA01が選択されたとす
ると、相補信号XSWBによってN型トランジスタQ3
がオフ状態となって、節点1が接地電位から、電源電圧
からN型トランジスタQ2のしきい値電圧を引いた電位
まで上がった後、ワード線駆動電流供給信号RA01の
電位が上昇すると、トランジスタのセルフブートにより
ワード線駆動電流供給信号RA01の電位よりも高い電
位まで節点1の電位が上昇し、ワード線WL0aがワー
ド線駆動電流供給信号RA01と同じ電位まで上昇す
る。このとき、ワード線駆動回路WD1aだけでなくワ
ード線駆動回路WD1cでも同様にしてワード線WL0
b,WL0cの電位が上昇しMC0に代表されるワード
線上のメモリセルが選択される。選択されたメモリセル
のデータはBL00に代表されるビット線上に出力さ
れ、ブロックセレクト信号BLS1によりセンスアンプ
SA1a〜SA1cが活性化され、データを増幅する。
線1本あたりの配線距離が短くなり、ワード線の立ち上
がりを高速化することができる。
な問題があった。
線の配線抵抗、負荷容量とワード線駆動電流供給回路の
配線抵抗、負荷容量に依存する。すなわち、それぞれの
配線抵抗、負荷容量が増大すれば、ワード線立ち上げ時
間は遅くなる。また、ワード線駆動時の消費電流はワー
ド線、ワード線駆動電流供給信号の負荷容量の和に比例
して大きくなる。しかし、ワード線の配線抵抗、負荷容
量はワード線を形成する材質、ワード線1本あたりに接
続されるメモリセルの数等により決定され、一度に活性
化される本数もリフレッシュサイクルの制約等により決
定されるのでワード線自体の配線抵抗、負荷容量を削減
することは困難である。一方、ワード線駆動電流供給信
号の方は、その負荷容量は、配線容量とワード線駆動電
流供給信号が入力されるワード線駆動回路の拡散層接合
容量の和になる。配線容量は配線の幅、厚み、長さに依
存するが、幅、厚みは小さくすると抵抗値が上がるの
で、あまり小さくはできない。また、配線長はチップの
レイアウト上の制約があるので、短くできない。従っ
て、ワード線駆動電流供給信号の負荷容量を減らすため
にはワード線駆動回路の拡散層容量を減らす、すなわち
ワード線駆動電流供給信号1本あたりに接続されるワー
ド線駆動回路の数を減らせばよい。
ド方式によるワード線駆動方式においては、上位ロウア
ドレスで選択されるブロックの、それぞれに配置された
ワード線駆動回路列のそれぞれに入力されるワード線駆
動電流供給信号は各ブロック間で共通であるため、記憶
容量の増大に伴いブロック数が増えた場合、あるいは各
ブロック毎のワード線本数が増えた場合、ワード線駆動
電流供給信号の負荷容量も増大するため、ワード線駆動
時の速度低下、消費電流の増大を招くおそれがあった。
コード方式によるワード線駆動回路を具備する半導体メ
モリ装置においては、半導体メモリ装置の記憶容量が大
きくなると、ワード線駆動時の負荷容量が大きいため、
ワード線立ち上がり時間は遅く、ワード線駆動時の消費
電流も大きいという問題がある。
もワード線立ち上げが高速で、消費電流の少ない半導体
メモリ装置を提供することにある。
置は、行および列状に配置された複数のメモリセルから
なるメモリセルアレイであって、上位ロウアドレスで選
択される複数のブロックに分割され、さらにワード線方
向に複数のサブブロックに分割されたメモリセルアレイ
と、前記複数のメモリセルアレイの1行を選択する複数
のワード線と、前記メモリセルアレイの1列が接続され
る複数のビット線と、各サブロックに対応して設けら
れ、ビット線のデータを増幅するためのセンスアンプ
と、全てのサブロックそれぞれに設けられたワード線駆
動回路と、各ブロックのワード線駆動回路を選択する行
デコーダと、前記複数のブロックのいずれかを選択する
上位ロウアドレスの全て、あるいは一部が入力されて、
選択的に活性化され、前記ワード線駆動回路にワード線
駆動用電流を供給する複数のワード線駆動電流供給回路
とを有し、同じ列方向のワード線駆動回路には少なくと
も2本の信号線によってワード線駆動電流が供給され、
前記ワード線駆動電流供給回路にロウアドレスの1ビッ
トが選択信号として入力され、該1ビットが1のときに
活性化されるワード線駆動電流供給信号に接続されるブ
ロックと、該1ビットが0のときに活性化されるワード
線駆動電流供給信号に接続されるブロックが交互に配置
されている。
2本の信号線によってワード線駆動電流が供給されるの
で、ワード線駆動電流供給信号1本あたりのワード線駆
動回路の数が減る。すなわち、ワード線駆動電流供給回
路の負荷容量が減るので、ワード線立ち上がり速度が高
速化され、ワード線駆動時の消費電流も削減できる。
て説明する。
す回路図である。
ビットで選択されるサブブロックSB1a〜SB1c,
SB2a〜SB2c,SB3a〜SB3c,SB4a〜
SB4cに対して、それぞれ異なるワード線駆動電流供
給回路RAG1〜RAG4が設けられており、ワード線
駆動電流供給回路RAG1〜RAG4にはセンスアンプ
SA1a〜SA1c,SA2a〜SA2c,SA3a〜
SA3c,SA4a〜SA4cに入力されるブロックセ
レクト信号と同じBLS1〜BLS4が入力される。す
なわち、サブブロックSB1a〜SB1cにはワード線
駆動電流供給回路RAG1、サブブロックSB2a〜S
B2cにはワード線駆動電流供給回路RAG2、サブブ
ロックSB3a〜SB3cにはワード線駆動電流供給回
路RAG3、サブブロックSB4a〜SB4cにはワー
ド線駆動電流供給回路RAG4がそれぞれ対応し、活性
化されるブロックに応じて、ワード線駆動電流供給回路
RAG1〜RAG4のいずれかが選択され活性化され
る。
ド線駆動回路WD1a,WD1cに対してワード線駆動
電流供給信号RA01を、ワード線駆動回路WD1b,
WD1dに対してワード線駆動電流供給信号RA11を
供給する。ワード線駆動電流供給回路RAG2はワード
線駆動回路WD2a,WD2cに対してワード線駆動電
流供給信号RA02を、ワード線駆動回路WD2b,W
D2dに対してワード線駆動電流供給信号RA12を供
給する。ワード線駆動電流供給回路RAG3はワード線
駆動回路WD3a,WD3cに対してワード線駆動電流
供給信号RA03を、ワード線駆動回路WD3b,WD
3dに対してワード線駆動電流供給信号RA13を供給
する。ワード線駆動電流供給回路RAG4はワード線駆
動回路WD4a,WD4cに対してワード線駆動電流供
給信号RA04を供給し、ワード線駆動回路WD4b,
WD4dに対してワード線駆動電流供給信号RA14を
供給する。
線駆動電流供給信号に接続されるワード線駆動回路の数
が1/4であり、その結果ワード線駆動電流供給信号の
負荷容量が低減され、ワード線立ちあげ時間の短縮、ワ
ード線立ちあげ時の消費電流の削減が図れる。例えば、
ワード線立ちあげ時の負荷容量の30%をワード線駆動
電流供給回路の負荷容量で占めているとすると、本実施
例によればその3/4が削減されるので、全体の負荷容
量のおよそ23%が削減できる。消費電流は充放電され
る負荷容量に比例するので、ワード線立ち上げ時の消費
電流はそのまま23%削減できる。また、ワード線立ち
上げ時間についても、全体の時定数が23%小さくなる
ので、配線レイアウト等による負荷の分散され方にもよ
るが、ほぼ同程度高速化される。
て選択されるブロックの数を図面の簡略化のため4つと
しているが、5つ以上のブロックがある場合でも当然な
がら本発明は有効である。また、本実施例においては、
ブロック選択の上位ロウアドレスのビットサイズとワー
ド線駆動電流供給回路に入力されるロウアドレスのビッ
トサイズが同じであるものとしているが、両者は必ずし
も一致する必要はなく、ワード線立ち上げ時間の高速化
と、ワード線駆動電流供給回路の個数が増えることによ
るチップ面積の増大とのトレードオフにより、適宜決定
すれば良い。
性化)の上位ロウアドレスのビットサイズとワード線駆
動電流供給回路に入力される上位ロウアドレスのビット
サイズを異なるようにした本発明の第2実施例の要部構
成を示す回路図である。
WD2a,WD1c,WD2cにワード線駆動電流供給
信号RA01を、ワード線駆動回路WD1b,WD2
b,WD1d,WD2dにワード線駆動電流供給信号R
A11を供給するワード線駆動電流供給回路RAG11
と、ワード線駆動回路WD3a,WD4a,WD3c,
WD4cに対してワード線駆動電流供給信号RA02
を、ワード線駆動回路WD3b,WD4b,WD3d,
WD4dに対してワード線駆動電流供給信号RA12を
供給するワード線駆動電流供給回路RAG12を備えて
いる。
給回路の個数は第1の実施例の半分であり、ワード線駆
動電流供給回路に入力され、ワード線駆動電流供給回路
の選択を行うブロックセレクト信号発生回路BSG2の
出力BLS12,BLS22は上位ロウアドレス信号S
1のみによって発生される。
流供給回路の占める面積と、ワード線駆動電流供給信号
の占める面積を小さくすることができるので、チップ面
積の増加を抑えたい場合には、有効な手段である。
ック毎のワード線駆動回路列との接続は次のようにすれ
ば効果的である。すなわち、n個のブロックがあって上
述したようにワード線駆動電流供給回路にロウアドレス
の1ビットが選択信号として入力される場合を考える
と、例えば入力された、1ビットのアドレスが0の時活
性化されるワード線駆動電流供給信号に接続されるブロ
ックは1,3,5,・・・,n−1、アドレスが1のと
きに活性化されるワード線駆動電流供給信号に接続され
るブロックは2,4,6,・・・,nとなるようにす
る。すなわちアドレスが0の時に活性化されるブロック
とアドレスが1の時に活性化されるブロックを交互に配
置すればよい。この場合、各ワード線駆動電流供給信号
の負荷容量はその配線長に対してほぼ均等に分割、配置
されるので、ワード線立ち上がり時間はどのワード線駆
動電流供給信号を選択してもほぼ等しくなり、設計時に
おける、ワード線立ち上がり後のセンスアンプ活性化の
タイミングの設定等が容易である。
囲で種々変形して実施することができる。
向のワード線駆動回路には少なくとも2本の信号線によ
ってワード線駆動電流を供給することにより、ワード線
駆動電流供給信号に接続されるワード線駆動回路の数が
減り、その結果、ワード線駆動電流供給信号の負荷容量
が減るので、半導体メモリ装置の記憶容量が大きくなる
につれワード線立ち上げ時の負荷容量が大きくなって
も、ワード線立ち上げ速度を高速化することができ、消
費電流の削減もはかれる効果がある。
ある。
ある。
路の回路図である。
SB3c,SB4a〜SB4c サブブロック BSG1,BSG2 ブロックセレクト信号発生回路 BLS1〜BLS4,BKS12,BLS22 ブロ
ックセレクト信号 RD1,RD2,RD3,RD4 行デコーダ RAG1,RAG2,RAG3,RAG4,RAG1
1,RAG12 ワード線駆動電流供給回路 WD1a〜WD1d,WD2a〜WD2d,WD3a〜
WD3d,WD4a〜WD4d ワード線駆動回路 SA1a〜SA1c,SA2a〜SA2c,SA3a〜
SA3c,SA4a〜SA4c センスアンプ XSW,XSWB ワード線選択信号 BL00,BL10 ビット線 RA01,RA02,RA03,RA04,RA11,
RA12,RA13,RA14 ワード線駆動電流供
給信号 MC0,MC1 メモリセル WL0a〜WL3c,WL1a〜WL1c ワード線 Q1,Q2,Q3 N型トランジスタ S1,S2 上位ロウアドレス信号
Claims (1)
- 【請求項1】 行および列状に配置された複数のメモリ
セルからなるメモリセルアレイであって、上位ロウアド
レスで選択される複数のブロックに分割され、さらにワ
ード線方向に複数のサブブロックに分割されたメモリセ
ルアレイと、 前記複数のメモリセルアレイの1行を選択する複数のワ
ード線と、 前記メモリセルアレイの1列が接続される複数のビット
線と、 各サブロックに対応して設けられ、ビット線のデータを
増幅するためのセンスアンプと、 全てのサブロックそれぞれに設けられたワード線駆動回
路と、 各ブロックのワード線駆動回路を選択する行デコーダ
と、 前記複数のブロックのいずれかを選択する上位ロウアド
レスの全て、あるいは一部が入力されて、選択的に活性
化され、前記ワード線駆動回路にワード線駆動用電流を
供給する複数のワード線駆動電流供給回路とを有し、 同じ列方向のワード線駆動回路には少なくとも2本の信
号線によってワード線駆動電流が供給され、 前記ワード線駆動電流供給回路にロウアドレスの1ビッ
トが選択信号として入力され、該1ビットが1のときに
活性化されるワード線駆動電流供給信号に接続されるブ
ロックと、該1ビットが0のときに活性化されるワード
線駆動電流供給信号に接続されるブロックが交互に配置
されている半導体メモリ装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5274140A JP2725570B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体メモリ装置 |
DE69427443T DE69427443T2 (de) | 1993-11-02 | 1994-10-26 | Halbleiterspeicheranordnung |
EP94116914A EP0651393B1 (en) | 1993-11-02 | 1994-10-26 | Semiconductor memory device |
US08/330,796 US5517456A (en) | 1993-11-02 | 1994-10-28 | Semiconductor memory device including a word line driving circuit of the divisional decoding type |
KR1019940028652A KR0163778B1 (ko) | 1993-11-02 | 1994-11-02 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5274140A JP2725570B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07130168A JPH07130168A (ja) | 1995-05-19 |
JP2725570B2 true JP2725570B2 (ja) | 1998-03-11 |
Family
ID=17537585
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5274140A Expired - Lifetime JP2725570B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体メモリ装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5517456A (ja) |
EP (1) | EP0651393B1 (ja) |
JP (1) | JP2725570B2 (ja) |
KR (1) | KR0163778B1 (ja) |
DE (1) | DE69427443T2 (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0172333B1 (ko) * | 1995-01-16 | 1999-03-30 | 김광호 | 반도체 메모리 장치의 전원 승압 회로 |
KR0145225B1 (ko) * | 1995-04-27 | 1998-08-17 | 김광호 | 블럭 단위로 스트레스 가능한 회로 |
KR0164377B1 (ko) * | 1995-07-15 | 1999-02-18 | 김광호 | 반도체 메모리장치의 서브워드라인 드라이버 |
JPH09120693A (ja) * | 1995-08-22 | 1997-05-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH09161476A (ja) | 1995-10-04 | 1997-06-20 | Toshiba Corp | 半導体メモリ及びそのテスト回路、並びにデ−タ転送システム |
KR100204542B1 (ko) * | 1995-11-09 | 1999-06-15 | 윤종용 | 멀티 서브워드라인 드라이버를 갖는 반도체 메모리장치 |
US5793383A (en) * | 1996-05-31 | 1998-08-11 | Townsend And Townsend And Crew Llp | Shared bootstrap circuit |
KR100227268B1 (ko) * | 1996-07-18 | 1999-11-01 | 윤종용 | 멀티 뱅크 메모리장치 |
JP3291206B2 (ja) * | 1996-09-17 | 2002-06-10 | 富士通株式会社 | 半導体記憶装置 |
US5748554A (en) | 1996-12-20 | 1998-05-05 | Rambus, Inc. | Memory and method for sensing sub-groups of memory elements |
JP3862346B2 (ja) * | 1997-03-13 | 2006-12-27 | 富士通株式会社 | 駆動回路及びそれを利用した半導体記憶装置 |
US5764589A (en) * | 1997-03-28 | 1998-06-09 | International Business Machines Corporation | Array row and column decoder apparatus and method |
KR100268889B1 (ko) * | 1997-10-28 | 2000-10-16 | 김영환 | 반도체 메모리 장치의 워드라인 구동회로 |
US7500075B1 (en) | 2001-04-17 | 2009-03-03 | Rambus Inc. | Mechanism for enabling full data bus utilization without increasing data granularity |
US6825841B2 (en) * | 2001-09-07 | 2004-11-30 | Rambus Inc. | Granularity memory column access |
KR100512936B1 (ko) * | 2002-11-18 | 2005-09-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 배치방법 |
JP4035074B2 (ja) * | 2003-03-18 | 2008-01-16 | 松下電器産業株式会社 | 半導体記憶回路のレイアウト方法 |
US8190808B2 (en) * | 2004-08-17 | 2012-05-29 | Rambus Inc. | Memory device having staggered memory operations |
US7280428B2 (en) * | 2004-09-30 | 2007-10-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
US8595459B2 (en) | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
JP6091083B2 (ja) | 2011-05-20 | 2017-03-08 | 株式会社半導体エネルギー研究所 | 記憶装置 |
US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3033288A1 (de) * | 1980-09-04 | 1982-04-08 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zur breitbandigen linearisierung von mikrowellenverstaerkern |
JP3024687B2 (ja) * | 1990-06-05 | 2000-03-21 | 三菱電機株式会社 | 半導体記憶装置 |
US5124951A (en) * | 1990-09-26 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with sequenced latched row line repeaters |
JPH04243089A (ja) * | 1991-01-17 | 1992-08-31 | Nec Corp | 半導体記憶装置 |
JPH04318392A (ja) * | 1991-04-17 | 1992-11-09 | Hitachi Ltd | 半導体集積回路装置 |
KR950004853B1 (ko) * | 1991-08-14 | 1995-05-15 | 삼성전자 주식회사 | 저전력용 블럭 선택 기능을 가지는 반도체 메모리 장치 |
KR0113252Y1 (ko) * | 1991-12-24 | 1998-04-14 | 문정환 | 워드라인 전압 공급회로 |
JP2867774B2 (ja) * | 1992-01-06 | 1999-03-10 | 日本電気株式会社 | 半導体メモリ装置 |
-
1993
- 1993-11-02 JP JP5274140A patent/JP2725570B2/ja not_active Expired - Lifetime
-
1994
- 1994-10-26 DE DE69427443T patent/DE69427443T2/de not_active Expired - Fee Related
- 1994-10-26 EP EP94116914A patent/EP0651393B1/en not_active Expired - Lifetime
- 1994-10-28 US US08/330,796 patent/US5517456A/en not_active Expired - Lifetime
- 1994-11-02 KR KR1019940028652A patent/KR0163778B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US5517456A (en) | 1996-05-14 |
EP0651393B1 (en) | 2001-06-13 |
EP0651393A2 (en) | 1995-05-03 |
JPH07130168A (ja) | 1995-05-19 |
DE69427443T2 (de) | 2002-04-18 |
KR950015389A (ko) | 1995-06-16 |
EP0651393A3 (en) | 1995-09-20 |
DE69427443D1 (de) | 2001-07-19 |
KR0163778B1 (ko) | 1999-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2725570B2 (ja) | 半導体メモリ装置 | |
US6404661B2 (en) | Semiconductor storage device having arrangement for controlling activation of sense amplifiers | |
JP3202580B2 (ja) | 半導体メモリ装置 | |
US5812483A (en) | Integrated circuit memory devices including split word lines and predecoders and related methods | |
US6667896B2 (en) | Grouped plate line drive architecture and method | |
JPH0772991B2 (ja) | 半導体記憶装置 | |
US20050146972A1 (en) | Low power semiconductor memory device | |
JP2005158158A (ja) | 半導体記憶装置のリフレッシュ制御方式 | |
JP4594015B2 (ja) | ワードライン活性化方法及び半導体メモリ装置 | |
US6510094B2 (en) | Method and apparatus for refreshing semiconductor memory | |
US6118723A (en) | Semiconductor memory device | |
US5586080A (en) | Local word line phase driver | |
JPH10302472A (ja) | 半導体メモリ装置 | |
JPH10275468A (ja) | ダイナミック型ram | |
JP4245148B2 (ja) | 半導体メモリー装置及びこの装置の配置方法 | |
JPH0713864B2 (ja) | 半導体記憶装置 | |
US6469947B2 (en) | Semiconductor memory device having regions with independent word lines alternately selected for refresh operation | |
US6160751A (en) | Semiconductor memory device allowing efficient column selection | |
JP2000036193A (ja) | 半導体集積回路装置 | |
US6493284B2 (en) | Semiconductor memory device having hierarchical wordline structure | |
JPH0834296B2 (ja) | 半導体記憶装置 | |
US4833654A (en) | Method of and circuitry for generating staggered restore timing signals in block partitioned DRAM | |
JP2003007852A (ja) | 半導体記憶装置 | |
JP2004234713A (ja) | 間引きリフレッシュ機能を有するダイナミックメモリ | |
US6529402B1 (en) | Low power static memory |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071205 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 13 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 13 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131205 Year of fee payment: 16 |
|
EXPY | Cancellation because of completion of term |