JPH06103767A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH06103767A JPH06103767A JP5147833A JP14783393A JPH06103767A JP H06103767 A JPH06103767 A JP H06103767A JP 5147833 A JP5147833 A JP 5147833A JP 14783393 A JP14783393 A JP 14783393A JP H06103767 A JPH06103767 A JP H06103767A
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- row decoder
- address signal
- word line
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】メモリセルを選択駆動する際の消費電流をより
少なくできるようなメモリセル選択回路により動作電流
が一段と減少した半導体メモリ装置の提供。 【構成】特に非マルチプレクストアドレス形のメモリ装
置で、一本のワード線について同数のメモリセルをもつ
ように均等に二分割して分割ワード線ＬＷＬ及びＵＷＬ
とし、各分割ワード線を同一のデコーディング信号を入
力とする専用のローデコーダＬＲＤ及びＵＲＤにそれぞ
れ接続する。そしてカラムアドレス信号中の最上位ビッ
トのアドレス信号ＣＡ７に基づいて動作するローデコー
ダ選択器５６によりローデコーダのうちの一方のみがエ
ネーブルされるように制御して分割ワード線のうちのい
ずれか一つのみが選択されるようにしている。したがっ
てメモリセルの選択駆動の際に充電／放電の行われるビ
ット線数は従来の半分とされ、これにより消費電流が半
減することになる。
少なくできるようなメモリセル選択回路により動作電流
が一段と減少した半導体メモリ装置の提供。 【構成】特に非マルチプレクストアドレス形のメモリ装
置で、一本のワード線について同数のメモリセルをもつ
ように均等に二分割して分割ワード線ＬＷＬ及びＵＷＬ
とし、各分割ワード線を同一のデコーディング信号を入
力とする専用のローデコーダＬＲＤ及びＵＲＤにそれぞ
れ接続する。そしてカラムアドレス信号中の最上位ビッ
トのアドレス信号ＣＡ７に基づいて動作するローデコー
ダ選択器５６によりローデコーダのうちの一方のみがエ
ネーブルされるように制御して分割ワード線のうちのい
ずれか一つのみが選択されるようにしている。したがっ
てメモリセルの選択駆動の際に充電／放電の行われるビ
ット線数は従来の半分とされ、これにより消費電流が半
減することになる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に非マルチプレクストアドレス（non-multiplexe
d address ）メモリ装置のメモリセル選択回路に関する
ものである。
し、特に非マルチプレクストアドレス（non-multiplexe
d address ）メモリ装置のメモリセル選択回路に関する
ものである。
【０００２】
【従来の技術】多数のメモリセルを有してなるメモリセ
ルアレイを備えた半導体メモリ装置において特定のメモ
リセルを選択する一般的な公知技術として、ローアドレ
ス（row address ）信号とカラムアドレス（column add
ress）信号を利用する方法が知られている。すなわち、
ローアドレス信号をデコーディングして多数のワード線
のうちのいずれか一つを選択し、そしてカラムアドレス
信号をデコーディングして多数のビット線のうちのいず
れか一つを選択することで、一つのメモリセルを選択で
きる。
ルアレイを備えた半導体メモリ装置において特定のメモ
リセルを選択する一般的な公知技術として、ローアドレ
ス（row address ）信号とカラムアドレス（column add
ress）信号を利用する方法が知られている。すなわち、
ローアドレス信号をデコーディングして多数のワード線
のうちのいずれか一つを選択し、そしてカラムアドレス
信号をデコーディングして多数のビット線のうちのいず
れか一つを選択することで、一つのメモリセルを選択で
きる。
【０００３】マルチプレクストアドレス（multiplexed
address ）メモリ装置においては、ローアドレス信号と
カラムアドレス信号が同一の入力端子を介して時間差を
もって入力されるようになっている。一方、非マルチプ
レクストアドレスメモリ装置、例えばＰＳＲＡＭ（Pseu
do ＳＲＡＭ）では、アドレス信号の入力端子の数がロ
ー及びカラムアドレス信号の数を加えたものと等しくさ
れ、ローアドレス信号とカラムアドレス信号がそれぞれ
の入力端子を通じて同時に入力されるようになってい
る。
address ）メモリ装置においては、ローアドレス信号と
カラムアドレス信号が同一の入力端子を介して時間差を
もって入力されるようになっている。一方、非マルチプ
レクストアドレスメモリ装置、例えばＰＳＲＡＭ（Pseu
do ＳＲＡＭ）では、アドレス信号の入力端子の数がロ
ー及びカラムアドレス信号の数を加えたものと等しくさ
れ、ローアドレス信号とカラムアドレス信号がそれぞれ
の入力端子を通じて同時に入力されるようになってい
る。
【０００４】図５に示すメモリ装置は非マルチプレクス
トアドレスメモリ装置の一例で、４メガビットのＰＳＲ
ＡＭの構成を概略的にブロック図で示している。
トアドレスメモリ装置の一例で、４メガビットのＰＳＲ
ＡＭの構成を概略的にブロック図で示している。
【０００５】メモリセルアレイ１０は、２０４８本のワ
ード線及び２５６×８（＝２０４８）本のビット線から
なるマトリックス内に２０４８×２５６×８（＝４，１
９４，３０４）個のメモリセルを有している。ローアド
レスバッファ１２は、ローアドレス信号の入力端子を通
じて入力されるＴＴＬレベルのローアドレス信号Ａ０〜
Ａ１０を入力としてＣＭＯＳレベルのローアドレス信号
ＲＡ０〜ＲＡ１０を出力する。カラムアドレスバッファ
１４は、カラムアドレス信号の入力端子を介して入力さ
れるＴＴＬレベルのカラムアドレス信号Ａ１１〜Ａ１８
を入力としてＣＭＯＳレベルのカラムアドレス信号ＣＡ
０〜ＣＡ７を出力する。ローデコーダ１６及びカラムデ
コーダ１８は、ローアドレスバッファ１２及びカラムア
ドレスバッファ１４からローアドレス信号ＲＡ０〜ＲＡ
１０及びカラムアドレス信号ＣＡ０〜ＣＡ７をそれぞれ
受け入れ、これらをデコーディングしてワード線及びビ
ット線を選択する。センスアンプ・Ｉ／Ｏゲート２０
は、ビット線からデータを読み出すセンスアンプと、及
びセンスアンプで読み出されるデータを８本のデータ入
力／出力線に伝達するＩ／Ｏゲートとを備えている。
ード線及び２５６×８（＝２０４８）本のビット線から
なるマトリックス内に２０４８×２５６×８（＝４，１
９４，３０４）個のメモリセルを有している。ローアド
レスバッファ１２は、ローアドレス信号の入力端子を通
じて入力されるＴＴＬレベルのローアドレス信号Ａ０〜
Ａ１０を入力としてＣＭＯＳレベルのローアドレス信号
ＲＡ０〜ＲＡ１０を出力する。カラムアドレスバッファ
１４は、カラムアドレス信号の入力端子を介して入力さ
れるＴＴＬレベルのカラムアドレス信号Ａ１１〜Ａ１８
を入力としてＣＭＯＳレベルのカラムアドレス信号ＣＡ
０〜ＣＡ７を出力する。ローデコーダ１６及びカラムデ
コーダ１８は、ローアドレスバッファ１２及びカラムア
ドレスバッファ１４からローアドレス信号ＲＡ０〜ＲＡ
１０及びカラムアドレス信号ＣＡ０〜ＣＡ７をそれぞれ
受け入れ、これらをデコーディングしてワード線及びビ
ット線を選択する。センスアンプ・Ｉ／Ｏゲート２０
は、ビット線からデータを読み出すセンスアンプと、及
びセンスアンプで読み出されるデータを８本のデータ入
力／出力線に伝達するＩ／Ｏゲートとを備えている。
【０００６】そして、データ入力バッファ２２は、デー
タ入力／出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８を介して入力され
るデータをデータ入力／出力線に伝達する。データ出力
バッファ２４は、センスアンプからデータ入力／出力線
に伝達された読出データをデータ入力／出力端子Ｉ／Ｏ
１〜Ｉ／Ｏ８に出力する。
タ入力／出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８を介して入力され
るデータをデータ入力／出力線に伝達する。データ出力
バッファ２４は、センスアンプからデータ入力／出力線
に伝達された読出データをデータ入力／出力端子Ｉ／Ｏ
１〜Ｉ／Ｏ８に出力する。
【０００７】また、リフレッシュ制御器２６はリフレッ
シュ動作を制御し、リフレッシュタイマ２８はリフレッ
シュマスタクロックを提供する。リフレッシュカウンタ
３０は、リフレッシュ制御器２６によって制御されリフ
レッシュアドレス信号を生成してローデコーダ１６に供
給する。制御信号発生回路３１は、外部から供給される
制御信号バーＣＥ、バーＯＥ／バーＲＦＳＨ、バーＷＥ
を組み合わせて各部の動作に必要な制御信号を発生す
る。
シュ動作を制御し、リフレッシュタイマ２８はリフレッ
シュマスタクロックを提供する。リフレッシュカウンタ
３０は、リフレッシュ制御器２６によって制御されリフ
レッシュアドレス信号を生成してローデコーダ１６に供
給する。制御信号発生回路３１は、外部から供給される
制御信号バーＣＥ、バーＯＥ／バーＲＦＳＨ、バーＷＥ
を組み合わせて各部の動作に必要な制御信号を発生す
る。
【０００８】したがって、同図に示すメモリ装置は、２
５６本のビット線を有する８個のメモリカラムブロック
をもち、各メモリカラムブロックは相互に２０４８本の
ワード線を共有するようになっている。また、ＰＳＲＡ
Ｍのメモリセルは一つのトランジスタと一つのキャパシ
タとからなるダイナミック形のセルである。このダイナ
ミック形のセルとワード線ＷＬ及びビット線ＢＬとの関
係を図６に示す。この図６は、図５のメモリセルアレイ
１０の一部分を具体的に示している。同図に示すような
メモリセルアレイの構造はよく知られている公知技術な
ので、その説明は省略する。
５６本のビット線を有する８個のメモリカラムブロック
をもち、各メモリカラムブロックは相互に２０４８本の
ワード線を共有するようになっている。また、ＰＳＲＡ
Ｍのメモリセルは一つのトランジスタと一つのキャパシ
タとからなるダイナミック形のセルである。このダイナ
ミック形のセルとワード線ＷＬ及びビット線ＢＬとの関
係を図６に示す。この図６は、図５のメモリセルアレイ
１０の一部分を具体的に示している。同図に示すような
メモリセルアレイの構造はよく知られている公知技術な
ので、その説明は省略する。
【０００９】図７に、従来技術によるワード線選択回路
の一例をブロック図で示す。この図７は、図５における
一つのメモリカラムブロックに相当するメモリセルアレ
イと、カラムデコーダ及びローデコーダとの関係を示す
ブロック図である。
の一例をブロック図で示す。この図７は、図５における
一つのメモリカラムブロックに相当するメモリセルアレ
イと、カラムデコーダ及びローデコーダとの関係を示す
ブロック図である。
【００１０】２０４８本のワード線ＷＬ０〜ＷＬ２０４
７は８個のグループに分けられ、各ワード線グループは
それぞれのローデコーダ３２、３４、３６に接続され
る。すなわち、同図に示すメモリカラムブロックは更に
８個のローブロックに分けられ、各ローブロックには
１：１でローデコーダ３２、３４、３６が提供されてい
る。このローデコーダ３２、３４、３６は、ローアドレ
ス信号の中のブロック選択アドレス信号によりいずれか
一つだけが動作可能になり、動作可能になったローデコ
ーダでローアドレス信号のうちワード線選択アドレス信
号がデコーディングされていずれか一つのワード線が選
択駆動される。
７は８個のグループに分けられ、各ワード線グループは
それぞれのローデコーダ３２、３４、３６に接続され
る。すなわち、同図に示すメモリカラムブロックは更に
８個のローブロックに分けられ、各ローブロックには
１：１でローデコーダ３２、３４、３６が提供されてい
る。このローデコーダ３２、３４、３６は、ローアドレ
ス信号の中のブロック選択アドレス信号によりいずれか
一つだけが動作可能になり、動作可能になったローデコ
ーダでローアドレス信号のうちワード線選択アドレス信
号がデコーディングされていずれか一つのワード線が選
択駆動される。
【００１１】一方、２５６本のビット線ＢＬ０〜ＢＬ２
５５はカラムデコーダ３８に接続されており、カラムデ
コーダ３８が８個のカラムアドレス信号ＣＡ０〜ＣＡ７
をデコーディングして２５６本のビット線の中のいずれ
か一つを選択する。
５５はカラムデコーダ３８に接続されており、カラムデ
コーダ３８が８個のカラムアドレス信号ＣＡ０〜ＣＡ７
をデコーディングして２５６本のビット線の中のいずれ
か一つを選択する。
【００１２】したがって図７に示すメモリカラムブロッ
クは、全体で２０４８×２５６（＝５２４，２８８）個
のダイナミック形のメモリセルを有している。
クは、全体で２０４８×２５６（＝５２４，２８８）個
のダイナミック形のメモリセルを有している。
【００１３】図７において、特定のメモリセルを選択駆
動するために一つのワード線が選択されると、その選択
されたワード線に接続された２５６個のメモリセルが全
て活性化されることになり、これら活性化されたメモリ
セルのデータは対応するビット線に伝達されるため、２
５６本のビット線ＢＬ０〜ＢＬ２５５が全て充電及び放
電動作を行なうことになってしまい無駄な電力を消費す
ることになる。
動するために一つのワード線が選択されると、その選択
されたワード線に接続された２５６個のメモリセルが全
て活性化されることになり、これら活性化されたメモリ
セルのデータは対応するビット線に伝達されるため、２
５６本のビット線ＢＬ０〜ＢＬ２５５が全て充電及び放
電動作を行なうことになってしまい無駄な電力を消費す
ることになる。
【００１４】すなわち、特定のメモリセルにアクセスす
るために所定のワード線が選択されると、このワード線
を共有するメモリセルに接続されたビット線の全部が充
電／放電動作を行うことになり、それにより多量のビッ
ト線充電／放電電流が流れるようになる。その結果、メ
モリセルを動作させる際のビット線充電／放電電流、セ
ンスアンプ駆動電流、及びワード線駆動電流等を含むメ
モリセル動作電流が、メモリ装置の容量が増えれば増え
るほど増加するという短所がある。したがって、特に、
バッテリー電源を使用する携帯用コンピュータ、例えば
ラップトップやノートブックコンピュータ等に使用され
る高集積メモリ装置においては、動作電流の減少が必須
課題とされているので、このような問題点の解決が要求
されている。
るために所定のワード線が選択されると、このワード線
を共有するメモリセルに接続されたビット線の全部が充
電／放電動作を行うことになり、それにより多量のビッ
ト線充電／放電電流が流れるようになる。その結果、メ
モリセルを動作させる際のビット線充電／放電電流、セ
ンスアンプ駆動電流、及びワード線駆動電流等を含むメ
モリセル動作電流が、メモリ装置の容量が増えれば増え
るほど増加するという短所がある。したがって、特に、
バッテリー電源を使用する携帯用コンピュータ、例えば
ラップトップやノートブックコンピュータ等に使用され
る高集積メモリ装置においては、動作電流の減少が必須
課題とされているので、このような問題点の解決が要求
されている。
【００１５】
【発明が解決しようとする課題】したがって本発明の目
的は、より少量の動作電流ですむような半導体メモリ装
置を提供することにある。また本発明の他の目的は、ダ
イナミック形のメモリセルを有する非マルチプレクスト
アドレスメモリ装置において、メモリセルの選択駆動に
必要な動作電流をより少なくできるようなメモリセル選
択回路を提供することにある。
的は、より少量の動作電流ですむような半導体メモリ装
置を提供することにある。また本発明の他の目的は、ダ
イナミック形のメモリセルを有する非マルチプレクスト
アドレスメモリ装置において、メモリセルの選択駆動に
必要な動作電流をより少なくできるようなメモリセル選
択回路を提供することにある。
【００１６】
【課題を解決するための手段】このような目的を達成す
るために本発明は、特にダイナミック形メモリセルを有
する非マルチプレクストアドレスメモリ装置について、
一本のワード線を同数のメモリセルをもつように均等に
少なくとも二分割して分割ワード線とすると共に、各分
割ワード線を同一のデコーディング信号を入力とするそ
れぞれのローデコーダに接続し、そして分割ワード線の
うちいずれか一つのみが選択されるようにカラムアドレ
ス信号の中で最上位ビットのアドレス信号を用いてロー
デコーダのうちのいずれか一つのみがエネーブルされる
ようにすることを一つの特徴とする。
るために本発明は、特にダイナミック形メモリセルを有
する非マルチプレクストアドレスメモリ装置について、
一本のワード線を同数のメモリセルをもつように均等に
少なくとも二分割して分割ワード線とすると共に、各分
割ワード線を同一のデコーディング信号を入力とするそ
れぞれのローデコーダに接続し、そして分割ワード線の
うちいずれか一つのみが選択されるようにカラムアドレ
ス信号の中で最上位ビットのアドレス信号を用いてロー
デコーダのうちのいずれか一つのみがエネーブルされる
ようにすることを一つの特徴とする。
【００１７】
【実施例】以下、本発明の実施例を添付の図面を参照し
て詳細に説明する。図１に、本発明によるワード線選択
回路の一実施例のブロック図を示す。この図１は図７と
同様に、図５に示すメモリセルアレイのうちの一つのメ
モリカラムブロックに相当するメモリセルアレイとカラ
ムデコーダ及びローデコーダとの関係を示している。し
たがって、図７と同数のメモリセル（５２４，２８８
個）とビット線（２５６本）を有していることが分か
る。
て詳細に説明する。図１に、本発明によるワード線選択
回路の一実施例のブロック図を示す。この図１は図７と
同様に、図５に示すメモリセルアレイのうちの一つのメ
モリカラムブロックに相当するメモリセルアレイとカラ
ムデコーダ及びローデコーダとの関係を示している。し
たがって、図７と同数のメモリセル（５２４，２８８
個）とビット線（２５６本）を有していることが分か
る。
【００１８】図１に示すようにメモリカラムブロック
は、２５６本のビット線を両分して第１メモリカラムブ
ロック４０と第２メモリカラムブロック４２とに分けら
れている。第１メモリカラムブロック４０は、２０４８
本の分割ワード線ＬＷＬ０〜ＬＷＬ２０４７と１２８本
のビット線ＢＬ０〜ＢＬ１２７とからなるマトリックス
内に２，０４８×１２８（＝２６２，１４４）個のダイ
ナミック形メモリセルを有し、第２メモリカラムブロッ
ク４２は、２０４８本の分割ワード線ＵＷＬ０〜ＵＷＬ
２０４７と１２８本のビット線ＢＬ１２８〜ＢＬ２５５
からなるマトリックス内に２，０４８×１２８（＝２６
２，１４４）個のダイナミック形メモリセルを有する。
は、２５６本のビット線を両分して第１メモリカラムブ
ロック４０と第２メモリカラムブロック４２とに分けら
れている。第１メモリカラムブロック４０は、２０４８
本の分割ワード線ＬＷＬ０〜ＬＷＬ２０４７と１２８本
のビット線ＢＬ０〜ＢＬ１２７とからなるマトリックス
内に２，０４８×１２８（＝２６２，１４４）個のダイ
ナミック形メモリセルを有し、第２メモリカラムブロッ
ク４２は、２０４８本の分割ワード線ＵＷＬ０〜ＵＷＬ
２０４７と１２８本のビット線ＢＬ１２８〜ＢＬ２５５
からなるマトリックス内に２，０４８×１２８（＝２６
２，１４４）個のダイナミック形メモリセルを有する。
【００１９】第１及び第２メモリカラムブロック４０、
４２に位置する分割ワード線は、一つのワード線を同数
のメモリセルを有するように両分するような方法で製造
されている。そして２０４８本の第１メモリカラムブロ
ック４０の分割ワード線ＬＷＬ０〜ＬＷＬ２０４７、及
び２０４８本の第２メモリカラムブロック４２の分割ワ
ード線ＵＷＬ０〜ＵＷＬ２０４７はそれぞれ８個のグル
ープに分けられており、第２メモリカラムブロック４２
に位置する８個の分割ワード線グループはそれぞれロー
デコーダＵＲＤ１〜ＵＲＤ８に１：１で接続され、また
第１メモリカラムブロック４０に位置する８個の分割ワ
ード線グループはそれぞれローデコーダＬＲＤ１〜ＬＲ
Ｄ８に１：１で接続されている。尚、以下の説明ではロ
ーデコーダＬＲＤ１〜ＬＲＤ８を第１デコーダグルー
プ、ローデコーダＵＲＤ１〜ＵＲＤ８を第２ローデコー
ダグループとする。
４２に位置する分割ワード線は、一つのワード線を同数
のメモリセルを有するように両分するような方法で製造
されている。そして２０４８本の第１メモリカラムブロ
ック４０の分割ワード線ＬＷＬ０〜ＬＷＬ２０４７、及
び２０４８本の第２メモリカラムブロック４２の分割ワ
ード線ＵＷＬ０〜ＵＷＬ２０４７はそれぞれ８個のグル
ープに分けられており、第２メモリカラムブロック４２
に位置する８個の分割ワード線グループはそれぞれロー
デコーダＵＲＤ１〜ＵＲＤ８に１：１で接続され、また
第１メモリカラムブロック４０に位置する８個の分割ワ
ード線グループはそれぞれローデコーダＬＲＤ１〜ＬＲ
Ｄ８に１：１で接続されている。尚、以下の説明ではロ
ーデコーダＬＲＤ１〜ＬＲＤ８を第１デコーダグルー
プ、ローデコーダＵＲＤ１〜ＵＲＤ８を第２ローデコー
ダグループとする。
【００２０】これら第１ローデコーダグループと第２ロ
ーデコーダグループを相互に相補的にエネーブルさせる
ように制御するローデコーダ選択器５６が提供されてい
る。このローデコーダ選択器５６は、カラムアドレス信
号の中の最上位ビットＭＳＢのアドレス信号ＣＡ７と、
リフレッシュ動作を指定するリフレッシュ制御信号φＲ
ＦＳＨとを組み合わせて生成される制御信号ＣＡＲＦｉ
を第２ローデコーダグループに供給すると共に、その反
転信号バーＣＡＲＦｉを第１ローデコーダグループに供
給し、第１ローデコーダグループと第２ローデコーダグ
ループが相互に相補的にエネーブルされるようにする。
ーデコーダグループを相互に相補的にエネーブルさせる
ように制御するローデコーダ選択器５６が提供されてい
る。このローデコーダ選択器５６は、カラムアドレス信
号の中の最上位ビットＭＳＢのアドレス信号ＣＡ７と、
リフレッシュ動作を指定するリフレッシュ制御信号φＲ
ＦＳＨとを組み合わせて生成される制御信号ＣＡＲＦｉ
を第２ローデコーダグループに供給すると共に、その反
転信号バーＣＡＲＦｉを第１ローデコーダグループに供
給し、第１ローデコーダグループと第２ローデコーダグ
ループが相互に相補的にエネーブルされるようにする。
【００２１】そして、第１ローデコーダグループと第２
ローデコーダグループには同一のローアドレス信号が印
加され、それによりローアドレス信号の中のブロック選
択アドレス信号によりローデコーダＵＲＤ１〜ＵＲＤ８
のうちのいずれか一つとそれに対応するローデコーダＬ
ＲＤ１〜ＬＲＤ８のうちのいずれか一つと（すなわち、
ＵＲＤ１とＬＲＤ１、ＵＲＤ２とＬＲＤ２、…）が選択
されるようになっている。
ローデコーダグループには同一のローアドレス信号が印
加され、それによりローアドレス信号の中のブロック選
択アドレス信号によりローデコーダＵＲＤ１〜ＵＲＤ８
のうちのいずれか一つとそれに対応するローデコーダＬ
ＲＤ１〜ＬＲＤ８のうちのいずれか一つと（すなわち、
ＵＲＤ１とＬＲＤ１、ＵＲＤ２とＬＲＤ２、…）が選択
されるようになっている。
【００２２】ただし、制御信号ＣＡＲＦｉ、バーＣＡＲ
Ｆｉのレベルを同時に、例えば論理“ハイ”とし、第１
ローデコーダグループと第２ローデコーダグループが同
時にエネーブルされるようにすることも可能で、このと
きには、第１メモリカラムブロック４０の分割ワード線
と第２メモリカラムブロック４２の分割ワード線とは相
互につながったものと同様に働く。したがって、図１に
示すワード線は、第１メモリカラムブロック４０用と第
２メモリカラムブロック４２用とに二分されてそれぞれ
の分割ワード線として動作する一方で、メモリセルのリ
フレッシュ動作時には図７に示す従来のメモリカラムブ
ロックと同様に動作して従来同様のリフレッシュ動作を
実行するこも可能である。
Ｆｉのレベルを同時に、例えば論理“ハイ”とし、第１
ローデコーダグループと第２ローデコーダグループが同
時にエネーブルされるようにすることも可能で、このと
きには、第１メモリカラムブロック４０の分割ワード線
と第２メモリカラムブロック４２の分割ワード線とは相
互につながったものと同様に働く。したがって、図１に
示すワード線は、第１メモリカラムブロック４０用と第
２メモリカラムブロック４２用とに二分されてそれぞれ
の分割ワード線として動作する一方で、メモリセルのリ
フレッシュ動作時には図７に示す従来のメモリカラムブ
ロックと同様に動作して従来同様のリフレッシュ動作を
実行するこも可能である。
【００２３】図２に、図１に示すようなローデコーダの
具体的な回路の実施例を示す。この例のローデコーダ
は、制御ノードＣＮに共通チャネルを介して電源電圧Ｖ
ｃｃを伝達するＰチャネル伝達ゲート５８と、制御ノー
ドＣＮと接地電圧Ｖｓｓ端との間にチャネルが直列接続
された４個のＮチャネルトランジスタ６０、６２、６
４、６６とを有している。そして、それぞれのソース端
子が接地電圧Ｖｓｓ端に接続され、ゲート端子が制御ノ
ードＣＮに接続された４個のＮチャネルトランジスタ７
８、８０、８２、８４の各ドレイン端子と、それぞれの
ドレイン端子に後述のプリデコーダから入力される信号
φＸｉ（ｉ＝０〜３）を一つずつ受け、制御ノードＣＮ
に接続されたインバータ７６の出力をゲート端子に受け
る４個のＮチャネルトランジスタ６８、７０、７２、７
４の各ソース端子とが１：１で接続された４個の接続ノ
ードＮ０、Ｎ１、Ｎ２、Ｎ３に、１：１で分割ワード線
ＵＷＬ０〜ＵＷＬ３（ＬＷＬ０〜ＬＷＬ３）がそれぞれ
接続される。
具体的な回路の実施例を示す。この例のローデコーダ
は、制御ノードＣＮに共通チャネルを介して電源電圧Ｖ
ｃｃを伝達するＰチャネル伝達ゲート５８と、制御ノー
ドＣＮと接地電圧Ｖｓｓ端との間にチャネルが直列接続
された４個のＮチャネルトランジスタ６０、６２、６
４、６６とを有している。そして、それぞれのソース端
子が接地電圧Ｖｓｓ端に接続され、ゲート端子が制御ノ
ードＣＮに接続された４個のＮチャネルトランジスタ７
８、８０、８２、８４の各ドレイン端子と、それぞれの
ドレイン端子に後述のプリデコーダから入力される信号
φＸｉ（ｉ＝０〜３）を一つずつ受け、制御ノードＣＮ
に接続されたインバータ７６の出力をゲート端子に受け
る４個のＮチャネルトランジスタ６８、７０、７２、７
４の各ソース端子とが１：１で接続された４個の接続ノ
ードＮ０、Ｎ１、Ｎ２、Ｎ３に、１：１で分割ワード線
ＵＷＬ０〜ＵＷＬ３（ＬＷＬ０〜ＬＷＬ３）がそれぞれ
接続される。
【００２４】したがって、制御ノードＣＮが論理“ロ
ウ”の状態を維持すると分割ワード線ＵＷＬ０〜ＵＷＬ
３（ＬＷＬ０〜ＬＷＬ３）には信号φＸ０〜φＸ３が伝
達され、反対に制御ノードＣＮが論理“ハイ”の状態を
維持すると分割ワード線ＵＷＬ０〜ＵＷＬ３（ＬＷＬ０
〜ＬＷＬ３）は全部接地電圧Ｖｓｓ端に接続するように
なる。また、制御ノードＣＮと接地電圧Ｖｓｓ端との間
に直列接続されてＮＡＮＤ動作を行う４個のＮチャネル
トランジスタ６０、６２、６４、６６のうち、Ｎチャネ
ルトランジスタ６０、６２、及び６４のゲート端子はロ
ーアドレス信号をデコーディングして得られるＤＲＡ２
３、ＤＲＡ４５、ＤＲＡ６７によって制御され、Ｎチャ
ネルトランジスタ６６のゲート端子はローデコーダ選択
器５６から出力される制御信号ＣＡＲＦｉ（バーＣＡＲ
Ｆｉ）により制御される。したがって、制御信号ＣＡＲ
Ｆｉ（バーＣＡＲＦｉ）が論理“ハイ”を維持する場合
にのみこのローデコーダはエネーブルとなる。尚、図１
に示す各ローデコーダはそれぞれ２５６本のワード線を
制御するので、ローデコーダの実際的な構造は図２に示
すローデコーダが６４個含まれるような構造で、それぞ
れが信号φＸｉ（ｉ＝０〜３）を共有することにより６
４×４（＝２５６）本のワード線を制御することが分か
る。
ウ”の状態を維持すると分割ワード線ＵＷＬ０〜ＵＷＬ
３（ＬＷＬ０〜ＬＷＬ３）には信号φＸ０〜φＸ３が伝
達され、反対に制御ノードＣＮが論理“ハイ”の状態を
維持すると分割ワード線ＵＷＬ０〜ＵＷＬ３（ＬＷＬ０
〜ＬＷＬ３）は全部接地電圧Ｖｓｓ端に接続するように
なる。また、制御ノードＣＮと接地電圧Ｖｓｓ端との間
に直列接続されてＮＡＮＤ動作を行う４個のＮチャネル
トランジスタ６０、６２、６４、６６のうち、Ｎチャネ
ルトランジスタ６０、６２、及び６４のゲート端子はロ
ーアドレス信号をデコーディングして得られるＤＲＡ２
３、ＤＲＡ４５、ＤＲＡ６７によって制御され、Ｎチャ
ネルトランジスタ６６のゲート端子はローデコーダ選択
器５６から出力される制御信号ＣＡＲＦｉ（バーＣＡＲ
Ｆｉ）により制御される。したがって、制御信号ＣＡＲ
Ｆｉ（バーＣＡＲＦｉ）が論理“ハイ”を維持する場合
にのみこのローデコーダはエネーブルとなる。尚、図１
に示す各ローデコーダはそれぞれ２５６本のワード線を
制御するので、ローデコーダの実際的な構造は図２に示
すローデコーダが６４個含まれるような構造で、それぞ
れが信号φＸｉ（ｉ＝０〜３）を共有することにより６
４×４（＝２５６）本のワード線を制御することが分か
る。
【００２５】図３に、図２に示すブースティングレベル
の信号φＸｉを供給するロープリデコーダの回路の実施
例を示す。この例のロープリデコーダ回路は、ノーマル
動作モードか又は冗長モードかを選択する動作制御部９
６と、ローアドレス信号を入力としてＮＯＲ動作を行な
うデコーディング部９８と、このデコーディング部９８
により制御され所定のレベルにブースティングされた信
号φＸｉを出力する出力部１００とから構成される。
の信号φＸｉを供給するロープリデコーダの回路の実施
例を示す。この例のロープリデコーダ回路は、ノーマル
動作モードか又は冗長モードかを選択する動作制御部９
６と、ローアドレス信号を入力としてＮＯＲ動作を行な
うデコーディング部９８と、このデコーディング部９８
により制御され所定のレベルにブースティングされた信
号φＸｉを出力する出力部１００とから構成される。
【００２６】デコーディング部９８は、各チャネルの両
端がノードＮ１０と接地電圧Ｖｓｓ端との間に接続さ
れ、それぞれのゲート端子にローアドレス信号ＲＡ０、
ＲＡ１、ＲＡ８、ＲＡ９、ＲＡ１０を一つずつ受けるＮ
チャネルトランジスタ８６、８８、９０、９２、９４を
有する。この５個のＮチャネルトランジスタはＮＯＲ動
作を行い、それによるローアドレス信号ＲＡ８、ＲＡ
９、ＲＡ１０のデコーディングによってブロック選択、
すなわち図１の第１ローデコーダグループ及び第２ロー
デコーダグループのそれぞれ一つのローデコーダが選択
されるようになり、またローアドレス信号ＲＡ０及びＲ
Ａ１のデコーディングにより４個のブースティング信号
φＸｉ（ｉ＝０〜３）の中の一つが論理“ハイ”にエネ
ーブルされる。
端がノードＮ１０と接地電圧Ｖｓｓ端との間に接続さ
れ、それぞれのゲート端子にローアドレス信号ＲＡ０、
ＲＡ１、ＲＡ８、ＲＡ９、ＲＡ１０を一つずつ受けるＮ
チャネルトランジスタ８６、８８、９０、９２、９４を
有する。この５個のＮチャネルトランジスタはＮＯＲ動
作を行い、それによるローアドレス信号ＲＡ８、ＲＡ
９、ＲＡ１０のデコーディングによってブロック選択、
すなわち図１の第１ローデコーダグループ及び第２ロー
デコーダグループのそれぞれ一つのローデコーダが選択
されるようになり、またローアドレス信号ＲＡ０及びＲ
Ａ１のデコーディングにより４個のブースティング信号
φＸｉ（ｉ＝０〜３）の中の一つが論理“ハイ”にエネ
ーブルされる。
【００２７】実際の回路におけるロープリデコーダは、
デコーダプリチャージ信号φＤＰＸ、冗長エネーブル信
号φＲＲＥ、アドレス信号ＲＡ０、ＲＡ１、ＲＡ８、Ｒ
Ａ９、ＲＡ１０、及びブーストされたマスタクロックφ
Ｘを入力とする図３に示すような回路が８個含まれてい
ることが分かり、したがって図１に示すローデコーダに
はこの例のようなロープリデコーダが１：１で提供され
る。
デコーダプリチャージ信号φＤＰＸ、冗長エネーブル信
号φＲＲＥ、アドレス信号ＲＡ０、ＲＡ１、ＲＡ８、Ｒ
Ａ９、ＲＡ１０、及びブーストされたマスタクロックφ
Ｘを入力とする図３に示すような回路が８個含まれてい
ることが分かり、したがって図１に示すローデコーダに
はこの例のようなロープリデコーダが１：１で提供され
る。
【００２８】図４に、図１に示すローデコーダ選択器５
６の具体回路の実施例を示す。この例のローデコーダ選
択器５６は、リフレッシュ制御信号φＲＦＳＨを第１入
力端子の入力とし、カラムアドレス信号の中の最上位ビ
ットアドレス信号ＣＡ７を第２入力端子の入力とする第
１ＮＯＲゲート１０２と、リフレッシュ制御信号φＲＦ
ＳＨを第１入力端子の入力とし、カラムアドレス信号Ｃ
Ａ７をインバータ１０４を介して第２入力端子の入力と
する第２ＮＯＲゲート１０６と、第１ＮＯＲゲート１０
２の出力を反転させて信号ＣＡＲＦｉを出力するインバ
ータ１０８と、第２ＮＯＲゲート１０６の出力を反転さ
せて信号バーＣＡＲＦｉを出力するインバータ１１０と
から構成される。
６の具体回路の実施例を示す。この例のローデコーダ選
択器５６は、リフレッシュ制御信号φＲＦＳＨを第１入
力端子の入力とし、カラムアドレス信号の中の最上位ビ
ットアドレス信号ＣＡ７を第２入力端子の入力とする第
１ＮＯＲゲート１０２と、リフレッシュ制御信号φＲＦ
ＳＨを第１入力端子の入力とし、カラムアドレス信号Ｃ
Ａ７をインバータ１０４を介して第２入力端子の入力と
する第２ＮＯＲゲート１０６と、第１ＮＯＲゲート１０
２の出力を反転させて信号ＣＡＲＦｉを出力するインバ
ータ１０８と、第２ＮＯＲゲート１０６の出力を反転さ
せて信号バーＣＡＲＦｉを出力するインバータ１１０と
から構成される。
【００２９】リフレッシュ制御信号φＲＦＳＨが論理
“ロウ”を維持するときには、第１ＮＯＲゲート１０２
及び第２ＮＯＲゲート１０６の出力はカラムアドレス信
号ＣＡ７により制御される。すなわち、カラムアドレス
信号ＣＡ７が論理“ハイ”で印加されるときには第１Ｎ
ＯＲゲート１０２の出力が論理“ロウ”となり、第２Ｎ
ＯＲゲート１０６の出力が論理“ハイ”となるので、イ
ンバータ１０８から出力される制御信号ＣＡＲＦｉは論
理“ハイ”、インバータ１１０から出力される制御信号
バーＣＡＲＦｉは論理“ロウ”となる。一方、カラムア
ドレス信号ＣＡ７が論理“ロウ”で印加されるときには
第１ＮＯＲゲート１０２の出力が論理“ハイ”、第２Ｎ
ＯＲゲート１０６の出力が論理“ロウ”となるので、制
御信号ＣＡＲＦｉは論理“ロウ”、制御信号バーＣＡＲ
Ｆｉは論理“ハイ”となる。
“ロウ”を維持するときには、第１ＮＯＲゲート１０２
及び第２ＮＯＲゲート１０６の出力はカラムアドレス信
号ＣＡ７により制御される。すなわち、カラムアドレス
信号ＣＡ７が論理“ハイ”で印加されるときには第１Ｎ
ＯＲゲート１０２の出力が論理“ロウ”となり、第２Ｎ
ＯＲゲート１０６の出力が論理“ハイ”となるので、イ
ンバータ１０８から出力される制御信号ＣＡＲＦｉは論
理“ハイ”、インバータ１１０から出力される制御信号
バーＣＡＲＦｉは論理“ロウ”となる。一方、カラムア
ドレス信号ＣＡ７が論理“ロウ”で印加されるときには
第１ＮＯＲゲート１０２の出力が論理“ハイ”、第２Ｎ
ＯＲゲート１０６の出力が論理“ロウ”となるので、制
御信号ＣＡＲＦｉは論理“ロウ”、制御信号バーＣＡＲ
Ｆｉは論理“ハイ”となる。
【００３０】リフレッシュ制御信号φＲＦＳＨが論理
“ハイ”で印加される場合には、カラムアドレス信号中
の最上位ビットアドレス信号ＣＡ７は影響せず、第１Ｎ
ＯＲゲート１０２及び第２ＮＯＲゲート１０６の各出力
は論理“ロウ”となるので、制御信号ＣＡＲＦｉ、バー
ＣＡＲＦｉは論理“ハイ”で出力される。
“ハイ”で印加される場合には、カラムアドレス信号中
の最上位ビットアドレス信号ＣＡ７は影響せず、第１Ｎ
ＯＲゲート１０２及び第２ＮＯＲゲート１０６の各出力
は論理“ロウ”となるので、制御信号ＣＡＲＦｉ、バー
ＣＡＲＦｉは論理“ハイ”で出力される。
【００３１】以上の説明から分かるように、図１に示す
メモリカラムブロックは、全部で１６個のブロックにさ
らに分割されてアクセス動作が行われ、それにより、ノ
ーマルのアクセス動作では、一本のワード線が選択され
るときに充電又は放電が生じるビット線の数は２５６本
のビット線の半分の１２８本である。したがって従来に
比べてビット線の充電／放電電流は半分に減少するよう
になる。
メモリカラムブロックは、全部で１６個のブロックにさ
らに分割されてアクセス動作が行われ、それにより、ノ
ーマルのアクセス動作では、一本のワード線が選択され
るときに充電又は放電が生じるビット線の数は２５６本
のビット線の半分の１２８本である。したがって従来に
比べてビット線の充電／放電電流は半分に減少するよう
になる。
【００３２】このような動作は、一本のワード線を同数
のメモリセルを有するように少なくとも２本の分割ワー
ド線に分割して各分割ワード線に同一のデコーディング
信号を入力とするローデコーダをそれぞれ接続するよう
にし、そして分割ワード線のいずれか一つのみが選択さ
れるように、カラムアドレス信号の中で最上位ビットア
ドレス信号を利用して２個のローデコーダのうちのいず
れか一つだけをエネーブルさせることで達成される。
のメモリセルを有するように少なくとも２本の分割ワー
ド線に分割して各分割ワード線に同一のデコーディング
信号を入力とするローデコーダをそれぞれ接続するよう
にし、そして分割ワード線のいずれか一つのみが選択さ
れるように、カラムアドレス信号の中で最上位ビットア
ドレス信号を利用して２個のローデコーダのうちのいず
れか一つだけをエネーブルさせることで達成される。
【００３３】図１に示す実施例においては、一つのカラ
ムアドレス信号と１６個のローデコーダを利用して１６
個のブロックで分割動作させる場合を例として説明し
た。しかし、カラムアドレス信号及びローデコーダを追
加してより多いブロックに分離することも可能である。
すなわち、Ｎ個のカラムアドレス信号を用いて２N 個の
ブロックに細分化し、それぞれのブロックごとにローデ
コーダを追加すればメモリセルアレイを２N 個のブロッ
クに分割することができる。このようにすると、メモリ
セルを動作させるためのビット線の充電／放電電流、ビ
ット線のセンスアンプ駆動電流、及びワード線駆動電流
等を含むメモリセル動作電流は、おおよそ１／２N に減
少するので、メモリセルの動作電流を大幅に減少させる
ことができる。
ムアドレス信号と１６個のローデコーダを利用して１６
個のブロックで分割動作させる場合を例として説明し
た。しかし、カラムアドレス信号及びローデコーダを追
加してより多いブロックに分離することも可能である。
すなわち、Ｎ個のカラムアドレス信号を用いて２N 個の
ブロックに細分化し、それぞれのブロックごとにローデ
コーダを追加すればメモリセルアレイを２N 個のブロッ
クに分割することができる。このようにすると、メモリ
セルを動作させるためのビット線の充電／放電電流、ビ
ット線のセンスアンプ駆動電流、及びワード線駆動電流
等を含むメモリセル動作電流は、おおよそ１／２N に減
少するので、メモリセルの動作電流を大幅に減少させる
ことができる。
【００３４】
【発明の効果】以上説明してきたように本発明に係るメ
モリセル選択回路を用いることで、動作電流を大幅に減
少させることができ、しかもそれにより、電流消費によ
って発生される接地電圧端のノイズ等も減少させるとい
う優れた効果を奏する。したがって、半導体メモリ装置
のより一層の低消費電力化を実現でき、コンピュータの
ダウンサイジング等に大きく寄与できる。
モリセル選択回路を用いることで、動作電流を大幅に減
少させることができ、しかもそれにより、電流消費によ
って発生される接地電圧端のノイズ等も減少させるとい
う優れた効果を奏する。したがって、半導体メモリ装置
のより一層の低消費電力化を実現でき、コンピュータの
ダウンサイジング等に大きく寄与できる。
【図１】本発明によるメモリセル選択回路の一実施例を
示すブロック図。
示すブロック図。
【図２】図１中のローデコーダの具体的実施例を示す回
路図。
路図。
【図３】図２に示すローデコーダのためのロープリデコ
ーダの具体的実施例を示す回路図。
ーダの具体的実施例を示す回路図。
【図４】図１中のローデコーダ選択器の具体的実施例を
示す回路図。
示す回路図。
【図５】非マルチプレクストアドレスメモリ装置の一例
を示すブロック図。
を示すブロック図。
【図６】図５中のメモリセルアレイの要部詳細を示す回
路図。
路図。
【図７】従来技術によるメモリセル選択回路の一例を示
すブロック図。
すブロック図。
３８ カラムデコーダ ４０ 第１メモリカラムブロック ４２ 第２メモリカラムブロック ５６ ローデコーダ選択器 ＬＲＤ１〜８ ローデコーダ ＵＲＤ１〜８ ローデコーダ ＬＷＬ０〜２０４７ 分割ワード線 ＵＷＬ０〜２０４７ 分轄ワード線 ＢＬ０〜２５５ ビット線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正内容】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に非マルチプレクストアドレス（ｎｏｎ−ｍｕｌ
ｔｉｐｌｅｘｅｄ ａｄｄｒｅｓｓ）メモリ装置のメモ
リセル選択回路に関するものである。
し、特に非マルチプレクストアドレス（ｎｏｎ−ｍｕｌ
ｔｉｐｌｅｘｅｄ ａｄｄｒｅｓｓ）メモリ装置のメモ
リセル選択回路に関するものである。
【０００２】
【従来の技術】多数のメモリセルを有してなるメモリセ
ルアレイを備えた半導体メモリ装置において特定のメモ
リセルを選択する一般的な公知技術として、ローアドレ
ス（ｒｏｗ ａｄｄｒｅｓｓ）信号とカラムアドレス
（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ）信号を利用する方法
が知られている。すなわち、ローアドレス信号をデコー
ディングして多数のワード線のうちのいずれか一つを選
択し、そしてカラムアドレス信号をデコーディングして
多数のビット線のうちのいずれか一つを選択すること
で、一つのメモリセルを選択できる。
ルアレイを備えた半導体メモリ装置において特定のメモ
リセルを選択する一般的な公知技術として、ローアドレ
ス（ｒｏｗ ａｄｄｒｅｓｓ）信号とカラムアドレス
（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ）信号を利用する方法
が知られている。すなわち、ローアドレス信号をデコー
ディングして多数のワード線のうちのいずれか一つを選
択し、そしてカラムアドレス信号をデコーディングして
多数のビット線のうちのいずれか一つを選択すること
で、一つのメモリセルを選択できる。
【０００３】マルチプレクストアドレス（ｍｕｌｔｉｐ
ｌｅｘｅｄ ａｄｄｒｅｓｓ）メモリ装置においては、
ローアドレス信号とカラムアドレス信号が同一の入力端
子を介して時間差をもって入力されるようになってい
る。一方、非マルチプレクストアドレスメモリ装置、例
えばＰＳＲＡＭ（Ｐｓｅｕｄｏ ＳＲＡＭ）では、アド
レス信号の入力端子の数がロー及びカラムアドレス信号
の数を加えたものと等しくされ、ローアドレス信号とカ
ラムアドレス信号がそれぞれの入力端子を通じて同時に
入力されるようになっている。
ｌｅｘｅｄ ａｄｄｒｅｓｓ）メモリ装置においては、
ローアドレス信号とカラムアドレス信号が同一の入力端
子を介して時間差をもって入力されるようになってい
る。一方、非マルチプレクストアドレスメモリ装置、例
えばＰＳＲＡＭ（Ｐｓｅｕｄｏ ＳＲＡＭ）では、アド
レス信号の入力端子の数がロー及びカラムアドレス信号
の数を加えたものと等しくされ、ローアドレス信号とカ
ラムアドレス信号がそれぞれの入力端子を通じて同時に
入力されるようになっている。
【０００４】図５に示すメモリ装置は非マルチプレクス
トアドレスメモリ装置の一例で、８ビットを一括入力す
る４メガビットのＰＳＲＡＭの構成を概略的にブロック
図で示している。
トアドレスメモリ装置の一例で、８ビットを一括入力す
る４メガビットのＰＳＲＡＭの構成を概略的にブロック
図で示している。
【０００５】メモリセルアレイ１０は、２０４８本のワ
ード線及び２５６×８（＝２０４８）本のビット線から
なるマトリックス内に２０４８×２５６×８（＝４，１
９４，３０４）個のメモリセルを有している。ローアド
レスバッファ１２は、ローアドレス信号の入力端子を通
じて入力されるＴＴＬレベルのローアドレス信号Ａ０〜
Ａ１０を入力としてＣＭＯＳレベルのローアドレス信号
ＲＡ０〜ＲＡ１０を出力する。カラムアドレスバッファ
１４は、カラムアドレス信号の入力端子を介して入力さ
れるＴＴＬレベルのカラムアドレス信号Ａ１１〜Ａ１８
を入力としてＣＭＯＳレベルのカラムアドレス信号ＣＡ
０〜ＣＡ７を出力する。ローデコーダ１６及びカラムデ
コーダ１８は、ローアドレスバッファ１２及びカラムア
ドレスバッファ１４からローアドレス信号ＲＡ０〜ＲＡ
１０及びカラムアドレス信号ＣＡ０〜ＣＡ７をそれぞれ
受け入れ、これらをデコーディングしてワード線及びビ
ット線を選択する。センスアンプ・Ｉ／Ｏゲート２０
は、ビット線からデータを読み出すセンスアンプと、及
びセンスアンプで読み出されるデータを８本のデータ入
力／出力線に伝達するＩ／Ｏゲートとを備えている。
ード線及び２５６×８（＝２０４８）本のビット線から
なるマトリックス内に２０４８×２５６×８（＝４，１
９４，３０４）個のメモリセルを有している。ローアド
レスバッファ１２は、ローアドレス信号の入力端子を通
じて入力されるＴＴＬレベルのローアドレス信号Ａ０〜
Ａ１０を入力としてＣＭＯＳレベルのローアドレス信号
ＲＡ０〜ＲＡ１０を出力する。カラムアドレスバッファ
１４は、カラムアドレス信号の入力端子を介して入力さ
れるＴＴＬレベルのカラムアドレス信号Ａ１１〜Ａ１８
を入力としてＣＭＯＳレベルのカラムアドレス信号ＣＡ
０〜ＣＡ７を出力する。ローデコーダ１６及びカラムデ
コーダ１８は、ローアドレスバッファ１２及びカラムア
ドレスバッファ１４からローアドレス信号ＲＡ０〜ＲＡ
１０及びカラムアドレス信号ＣＡ０〜ＣＡ７をそれぞれ
受け入れ、これらをデコーディングしてワード線及びビ
ット線を選択する。センスアンプ・Ｉ／Ｏゲート２０
は、ビット線からデータを読み出すセンスアンプと、及
びセンスアンプで読み出されるデータを８本のデータ入
力／出力線に伝達するＩ／Ｏゲートとを備えている。
【０００６】そして、データ入力バッファ２２は、デー
タ入力／出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８を介して入力され
るデータをデータ入力／出力線に伝達する。データ出力
バッファ２４は、センスアンプからデータ入力／出力線
に伝達された読出データをデータ入力／出力端子Ｉ／Ｏ
１〜Ｉ／Ｏ８に出力する。
タ入力／出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８を介して入力され
るデータをデータ入力／出力線に伝達する。データ出力
バッファ２４は、センスアンプからデータ入力／出力線
に伝達された読出データをデータ入力／出力端子Ｉ／Ｏ
１〜Ｉ／Ｏ８に出力する。
【０００７】また、リフレッシュ制御器２６はリフレッ
シュ動作を制御し、リフレッシュタイマ２８はリフレッ
シュマスタクロックを提供する。リフレッシュカウンタ
３０は、リフレッシュ制御器２６によって制御されリフ
レッシュアドレス信号を生成してローデコーダ１６に供
給する。制御信号発生回路３１は、外部から供給される
制御信号バーＣＥ、バーＯＥ／バーＲＦＳＨ、バーＷＥ
を組み合わせて各部の動作に必要な制御信号を発生す
る。
シュ動作を制御し、リフレッシュタイマ２８はリフレッ
シュマスタクロックを提供する。リフレッシュカウンタ
３０は、リフレッシュ制御器２６によって制御されリフ
レッシュアドレス信号を生成してローデコーダ１６に供
給する。制御信号発生回路３１は、外部から供給される
制御信号バーＣＥ、バーＯＥ／バーＲＦＳＨ、バーＷＥ
を組み合わせて各部の動作に必要な制御信号を発生す
る。
【０００８】したがって、同図に示すメモリ装置は、２
５６本のビット線を有する８個のメモリカラムブロック
に分割して考察でき、各メモリカラムブロックは相互に
２０４８本のワード線を共有するようになっている。ま
た、ＰＳＲＡＭのメモリセルは一つのトランジスタと一
つのキャパシタとからなるダイナミック形のセルであ
る。このダイナミック形のセルとワード線ＷＬ及びビッ
ト線ＢＬとの関係を図６に示す。この図６は、図５のメ
モリセルアレイ１０の一部分を具体的に示している。同
図に示すようなメモリセルアレイの構造はよく知られて
いる公知技術なので、その説明は省略する。
５６本のビット線を有する８個のメモリカラムブロック
に分割して考察でき、各メモリカラムブロックは相互に
２０４８本のワード線を共有するようになっている。ま
た、ＰＳＲＡＭのメモリセルは一つのトランジスタと一
つのキャパシタとからなるダイナミック形のセルであ
る。このダイナミック形のセルとワード線ＷＬ及びビッ
ト線ＢＬとの関係を図６に示す。この図６は、図５のメ
モリセルアレイ１０の一部分を具体的に示している。同
図に示すようなメモリセルアレイの構造はよく知られて
いる公知技術なので、その説明は省略する。
【０００９】図７に、従来技術によるワード線選択回路
の一例をブロック図で示す。この図７は、上述した一つ
のメモリカラムブロックに相当するメモリセルアレイ
と、カラムデコーダ及びローデコーダとの関係を示すブ
ロック図である。
の一例をブロック図で示す。この図７は、上述した一つ
のメモリカラムブロックに相当するメモリセルアレイ
と、カラムデコーダ及びローデコーダとの関係を示すブ
ロック図である。
【００１０】２０４８本のワード線ＷＬ０〜ＷＬ２０４
７は８個のグループに分けられ、各ワード線グループは
それぞれのローデコーダ３２、３４、…、３６に接続さ
れる。すなわち、同図に示すメモリカラムブロックは更
に８個のローブロックに分けられ、各ローブロックには
各々ローデコーダ３２、３４、…、３６が提供されてい
る。このローデコーダ３２、３４、…、３６は、ローア
ドレス信号の中のブロック選択ビットによりいずれか一
つだけが動作可能になり、動作可能になったローデコー
ダでローアドレス信号のうちワード線選択ビットがデコ
ーディングされていずれか一つのワード線が選択駆動さ
れる。
７は８個のグループに分けられ、各ワード線グループは
それぞれのローデコーダ３２、３４、…、３６に接続さ
れる。すなわち、同図に示すメモリカラムブロックは更
に８個のローブロックに分けられ、各ローブロックには
各々ローデコーダ３２、３４、…、３６が提供されてい
る。このローデコーダ３２、３４、…、３６は、ローア
ドレス信号の中のブロック選択ビットによりいずれか一
つだけが動作可能になり、動作可能になったローデコー
ダでローアドレス信号のうちワード線選択ビットがデコ
ーディングされていずれか一つのワード線が選択駆動さ
れる。
【００１１】一方、２５６本のビット線ＢＬ０〜ＢＬ２
５５はカラムデコーダ３８に接続されており、カラムデ
コーダ３８が８ビットのカラムアドレス信号ＣＡ０〜Ｃ
Ａ７をデコーディングして２５６本のビット線の中のい
ずれか一つを選択する。
５５はカラムデコーダ３８に接続されており、カラムデ
コーダ３８が８ビットのカラムアドレス信号ＣＡ０〜Ｃ
Ａ７をデコーディングして２５６本のビット線の中のい
ずれか一つを選択する。
【００１２】したがって図７に示すメモリカラムブロッ
クは、全体で２０４８×２５６（＝５２４，２８８）個
のダイナミック形のメモリセルを有している。
クは、全体で２０４８×２５６（＝５２４，２８８）個
のダイナミック形のメモリセルを有している。
【００１３】図７において、特定のメモリセルを選択駆
動するために一つのワード線が選択されると、その選択
されたワード線に接続された２５６個のメモリセルが全
てビット線ＢＬ０〜ＢＬ２５５に接続されることにな
り、これら接続されたメモリセルのデータは対応するビ
ット線に伝達されるため、２５６本のビット線ＢＬ０〜
ＢＬ２５５が全て充電及び放電動作を行うことになって
しまい無駄な電力を消費することになる。
動するために一つのワード線が選択されると、その選択
されたワード線に接続された２５６個のメモリセルが全
てビット線ＢＬ０〜ＢＬ２５５に接続されることにな
り、これら接続されたメモリセルのデータは対応するビ
ット線に伝達されるため、２５６本のビット線ＢＬ０〜
ＢＬ２５５が全て充電及び放電動作を行うことになって
しまい無駄な電力を消費することになる。
【００１４】すなわち、特定のメモリセルにアクセスす
るために所定のワード線が選択されると、このワード線
を共有するメモリセルに接続されたビット線の全部が充
電／放電動作を行うことになり、それにより多量のビッ
ト線充電／放電電流が流れるようになる。その結果、メ
モリセルを動作させる際のビット線充電／放電電流、セ
ンスアンプ駆動電流、及びワード線駆動電流等を含むメ
モリセル動作電流が、メモリ装置の容量が増えれば増え
るほど増加するという短所がある。したがって、特に、
バッテリー電源を使用する携帯用コンピュータ、例えば
ラップトップやノートブックコンピュータ等に使用され
る高集積メモリ装置においては、動作電流の減少が必須
課題とされているので、このような問題点の解決が要求
されている。
るために所定のワード線が選択されると、このワード線
を共有するメモリセルに接続されたビット線の全部が充
電／放電動作を行うことになり、それにより多量のビッ
ト線充電／放電電流が流れるようになる。その結果、メ
モリセルを動作させる際のビット線充電／放電電流、セ
ンスアンプ駆動電流、及びワード線駆動電流等を含むメ
モリセル動作電流が、メモリ装置の容量が増えれば増え
るほど増加するという短所がある。したがって、特に、
バッテリー電源を使用する携帯用コンピュータ、例えば
ラップトップやノートブックコンピュータ等に使用され
る高集積メモリ装置においては、動作電流の減少が必須
課題とされているので、このような問題点の解決が要求
されている。
【００１５】
【発明が解決しようとする課題】したがって本発明の目
的は、より少量の動作電流ですむような半導体メモリ装
置を提供することにある。また本発明の他の目的は、ダ
イナミック形のメモリセルを有する非マルチプレクスト
アドレスメモリ装置において、メモリセルの選択駆動に
必要な動作電流をより少なくできるようなメモリセル選
択回路を提供することにある。
的は、より少量の動作電流ですむような半導体メモリ装
置を提供することにある。また本発明の他の目的は、ダ
イナミック形のメモリセルを有する非マルチプレクスト
アドレスメモリ装置において、メモリセルの選択駆動に
必要な動作電流をより少なくできるようなメモリセル選
択回路を提供することにある。
【００１６】
【課題を解決するための手段】このような目的を達成す
るために本発明は、従来１本として使用されていたワー
ド線を、同数のメモリセルをもつようにして均等に少な
くとも二分割し、この分割されたワード線に対してそれ
ぞれローデコーダを設けると共に、これらローデコーダ
のうちの一方のローデコーダをカラムアドレス信号の中
の特定ビットが論理“ハイ”のときのみ動作させ、他方
のローデコーダを前記特定ビットが論理“ロウ”のとき
のみ動作させるようにし、かつ、一方のローデコーダの
出力を伝送するワード線グループに、前記特定ビットが
論理“ロウ”のとき選択接続されないビット線に連結さ
れたメモリセルを接続すると共に、他方のローデコーダ
の出力を伝送するワード線グループに、前記特定ビット
が論理“ハイ”のとき選択接続されないビット線に連結
されたメモリセルを接続するようにし、そしてローデコ
ーダに同一のローアドレス信号を入力するようにして、
非動作中のローデコーダにワード線を介して接続されて
いるメモリセルがビット線と接続されないようになって
いることを主な特徴としている。
るために本発明は、従来１本として使用されていたワー
ド線を、同数のメモリセルをもつようにして均等に少な
くとも二分割し、この分割されたワード線に対してそれ
ぞれローデコーダを設けると共に、これらローデコーダ
のうちの一方のローデコーダをカラムアドレス信号の中
の特定ビットが論理“ハイ”のときのみ動作させ、他方
のローデコーダを前記特定ビットが論理“ロウ”のとき
のみ動作させるようにし、かつ、一方のローデコーダの
出力を伝送するワード線グループに、前記特定ビットが
論理“ロウ”のとき選択接続されないビット線に連結さ
れたメモリセルを接続すると共に、他方のローデコーダ
の出力を伝送するワード線グループに、前記特定ビット
が論理“ハイ”のとき選択接続されないビット線に連結
されたメモリセルを接続するようにし、そしてローデコ
ーダに同一のローアドレス信号を入力するようにして、
非動作中のローデコーダにワード線を介して接続されて
いるメモリセルがビット線と接続されないようになって
いることを主な特徴としている。
【００１７】このような本発明を効果的に利用するため
には、メモリセルの幾何学的配置構造において、前記特
定ビットの論理値に従って同時に非接続となるビット線
グループに連結されたメモリセルグループの中に他のメ
モリセルが混在することがないように、各メモリセルグ
ループごとに集中的に配置することが好ましい。
には、メモリセルの幾何学的配置構造において、前記特
定ビットの論理値に従って同時に非接続となるビット線
グループに連結されたメモリセルグループの中に他のメ
モリセルが混在することがないように、各メモリセルグ
ループごとに集中的に配置することが好ましい。
【００１８】
【作用】このような構成とすることで、同時にビット線
に接続されるメモリセルの個数を少なくとも半分とする
ことができ、したがって、読出し・書込みに伴う充電／
放電電流を減少させられるようになる。しかも、メモリ
セルを各グループごとに集中的に配置しておけば、ワー
ド線を短くすることも可能となり、動作速度を向上させ
られる。
に接続されるメモリセルの個数を少なくとも半分とする
ことができ、したがって、読出し・書込みに伴う充電／
放電電流を減少させられるようになる。しかも、メモリ
セルを各グループごとに集中的に配置しておけば、ワー
ド線を短くすることも可能となり、動作速度を向上させ
られる。
【００１９】
【実施例】以下、本発明の実施例を添付の図面を参照し
て詳細に説明する。図１に、本発明によるワード線選択
回路の一実施例のブロック図を示す。この図１は図７と
同様に、図５に示すメモリセルアレイのうちの一つのメ
モリカラムブロックに相当するメモリセルアレイとカラ
ムデコーダ及びローデコーダとの関係を示している。し
たがって、図７と同数のメモリセル（５２４，２８８
個）とビット線（２５６本）を有していることが分か
る。
て詳細に説明する。図１に、本発明によるワード線選択
回路の一実施例のブロック図を示す。この図１は図７と
同様に、図５に示すメモリセルアレイのうちの一つのメ
モリカラムブロックに相当するメモリセルアレイとカラ
ムデコーダ及びローデコーダとの関係を示している。し
たがって、図７と同数のメモリセル（５２４，２８８
個）とビット線（２５６本）を有していることが分か
る。
【００２０】図１に示すようにメモリカラムブロック
は、２５６本のビット線を二分して第１メモリカラムブ
ロック４０と第２メモリカラムブロック４２とに分けら
れている。第１メモリカラムブロック４０は、２０４８
本の分割ワード線ＬＷＬ０〜ＬＷＬ２０４７と１２８本
のビット線ＢＬ０〜ＢＬ１２７とからなるマトリックス
内に２，０４８×１２８（＝２６２，１４４）個のダイ
ナミック形メモリセルを有し、第２メモリカラムブロッ
ク４２は、２０４８本の分割ワード線ＵＷＬ０〜ＵＷＬ
２０４７と１２８本のビット線ＢＬ１２８〜ＢＬ２５５
からなるマトリックス内に２，０４８×１２８（＝２６
２，１４４）個のダイナミック形メモリセルを有する。
は、２５６本のビット線を二分して第１メモリカラムブ
ロック４０と第２メモリカラムブロック４２とに分けら
れている。第１メモリカラムブロック４０は、２０４８
本の分割ワード線ＬＷＬ０〜ＬＷＬ２０４７と１２８本
のビット線ＢＬ０〜ＢＬ１２７とからなるマトリックス
内に２，０４８×１２８（＝２６２，１４４）個のダイ
ナミック形メモリセルを有し、第２メモリカラムブロッ
ク４２は、２０４８本の分割ワード線ＵＷＬ０〜ＵＷＬ
２０４７と１２８本のビット線ＢＬ１２８〜ＢＬ２５５
からなるマトリックス内に２，０４８×１２８（＝２６
２，１４４）個のダイナミック形メモリセルを有する。
【００２１】第１及び第２メモリカラムブロック４０、
４２に位置する分割ワード線は、一つのワード線を同数
のメモリセルを有するように二分するような方法で製造
されている。そして２０４８本の第１メモリカラムブロ
ック４０の分割ワード線ＬＷＬ０〜ＬＷＬ２０４７、及
び２０４８本の第２メモリカラムブロック４２の分割ワ
ード線ＵＷＬ０〜ＵＷＬ２０４７はそれぞれ８個のグル
ープに分けられており、第２メモリカラムブロック４２
に位置する８個の分割ワード線グループはそれぞれロー
デコーダＵＲＤ１〜ＵＲＤ８に１：１で接続され、また
第１メモリカラムブロック４０に位置する８個の分割ワ
ード線グループはそれぞれローデコーダＬＲＤ１〜ＬＲ
Ｄ８に１：１で接続されている。尚、以下の説明ではロ
ーデコーダＬＲＤ１〜ＬＲＤ８を第１デコーダグルー
プ、ローデコーダＵＲＤ１〜ＵＲＤ８を第２ローデコー
ダグループとする。
４２に位置する分割ワード線は、一つのワード線を同数
のメモリセルを有するように二分するような方法で製造
されている。そして２０４８本の第１メモリカラムブロ
ック４０の分割ワード線ＬＷＬ０〜ＬＷＬ２０４７、及
び２０４８本の第２メモリカラムブロック４２の分割ワ
ード線ＵＷＬ０〜ＵＷＬ２０４７はそれぞれ８個のグル
ープに分けられており、第２メモリカラムブロック４２
に位置する８個の分割ワード線グループはそれぞれロー
デコーダＵＲＤ１〜ＵＲＤ８に１：１で接続され、また
第１メモリカラムブロック４０に位置する８個の分割ワ
ード線グループはそれぞれローデコーダＬＲＤ１〜ＬＲ
Ｄ８に１：１で接続されている。尚、以下の説明ではロ
ーデコーダＬＲＤ１〜ＬＲＤ８を第１デコーダグルー
プ、ローデコーダＵＲＤ１〜ＵＲＤ８を第２ローデコー
ダグループとする。
【００２２】これら第１ローデコーダグループと第２ロ
ーデコーダグループを相互に相補的に動作させるように
制御するローデコーダ選択器５６が提供されている。こ
のローデコーダ選択器５６は、カラムアドレス信号の中
の最上位ビットＭＳＢのアドレス信号ＣＡ７と、リフレ
ッシユ動作を指定するリフレッシユ制御信号φＲＦＳＨ
とを組み合わせて生成される制御信号ＣＡＲＦｉを第２
ローデコーダグループに供給すると共に、その反転信号
バーＣＡＲＦｉを第１ローデコーダグループに供給し、
第１ローデコーダグループと第２ローデコーダグループ
が相互に相補的に動作するようにする。
ーデコーダグループを相互に相補的に動作させるように
制御するローデコーダ選択器５６が提供されている。こ
のローデコーダ選択器５６は、カラムアドレス信号の中
の最上位ビットＭＳＢのアドレス信号ＣＡ７と、リフレ
ッシユ動作を指定するリフレッシユ制御信号φＲＦＳＨ
とを組み合わせて生成される制御信号ＣＡＲＦｉを第２
ローデコーダグループに供給すると共に、その反転信号
バーＣＡＲＦｉを第１ローデコーダグループに供給し、
第１ローデコーダグループと第２ローデコーダグループ
が相互に相補的に動作するようにする。
【００２３】そして、第１ローデコーダグループと第２
ローデコーダグループには同一のローアドレス信号が印
加され、それによりローアドレス信号の中のブロック選
択アドレス信号によりローデコーダＵＲＤ１〜ＵＲＤ８
のうちのいずれか一つとそれに対応するローデコーダＬ
ＲＤ１〜ＬＲＤ８のうちのいずれか一つと（すなわち、
ＵＲＤ１とＬＲＤ１、ＵＲＤ２とＬＲＤ２、…）が選択
されるようになっている。
ローデコーダグループには同一のローアドレス信号が印
加され、それによりローアドレス信号の中のブロック選
択アドレス信号によりローデコーダＵＲＤ１〜ＵＲＤ８
のうちのいずれか一つとそれに対応するローデコーダＬ
ＲＤ１〜ＬＲＤ８のうちのいずれか一つと（すなわち、
ＵＲＤ１とＬＲＤ１、ＵＲＤ２とＬＲＤ２、…）が選択
されるようになっている。
【００２４】ただし、制御信号ＣＡＲＦｉ、バーＣＡＲ
Ｆｉのレベルを同時に、例えば論理“ハイ”とし、第１
ローデコーダグループと第２ローデコーダグループが同
時に動作するようにすることも可能で、このときには、
第１メモリカラムブロック４０の分割ワード線と第２メ
モリカラムブロック４２の分割ワード線とは相互につな
がったものと同様に働く。したがって、図１に示すワー
ド線は、第１メモリカラムブロック４０用と第２メモリ
カラムブロック４２用とに二分されてそれぞれの分割ワ
ード線として動作する一方で、メモリセルのリフレッシ
ユ動作時には図７に示す従来のメモリカラムブロックと
同様に動作して従来同様のリフレッシュ動作を実行する
こも可能である。
Ｆｉのレベルを同時に、例えば論理“ハイ”とし、第１
ローデコーダグループと第２ローデコーダグループが同
時に動作するようにすることも可能で、このときには、
第１メモリカラムブロック４０の分割ワード線と第２メ
モリカラムブロック４２の分割ワード線とは相互につな
がったものと同様に働く。したがって、図１に示すワー
ド線は、第１メモリカラムブロック４０用と第２メモリ
カラムブロック４２用とに二分されてそれぞれの分割ワ
ード線として動作する一方で、メモリセルのリフレッシ
ユ動作時には図７に示す従来のメモリカラムブロックと
同様に動作して従来同様のリフレッシュ動作を実行する
こも可能である。
【００２５】図２に、図１に示すようなローデコーダの
具体的な回路の実施例を示す。この例のローデコーダ
は、制御ノードＣＮに共通チャネルを介して電源電圧Ｖ
ｃｃを伝達するＰチャネル伝達ゲート５８と、制御ノー
ドＣＮと接地電圧Ｖｓｓ端との間にチャネルが直列接続
された４個のＮチャネルトランジスタ６０、６２、６
４、６６とを有している。そして、それぞれのソース端
子が接地電圧Ｖｓｓ端に接続され、ゲート端子が制御ノ
ードＣＮに接続された４個のＮチャネルトランジスタ７
８、８０、８２、８４の各ドレイン端子と、それぞれの
ドレイン端子に後述のプリデコーダから入力される信号
φＸｉ（ｉ＝０〜３）を一つずつ受け、制御ノードＣＮ
に接続されたインバータ７６の出力をゲート端子に受け
る４個のＮチャネルトランジスタ６８、７０、７２、７
４の各ソース端子とが１：１で接続された４個の接続ノ
ードＮ０、Ｎ１、Ｎ２、Ｎ３に、１：１で分割ワード線
ＵＷＬ０〜ＵＷＬ３（ＬＷＬ０〜ＬＷＬ３）がそれぞれ
接続される。
具体的な回路の実施例を示す。この例のローデコーダ
は、制御ノードＣＮに共通チャネルを介して電源電圧Ｖ
ｃｃを伝達するＰチャネル伝達ゲート５８と、制御ノー
ドＣＮと接地電圧Ｖｓｓ端との間にチャネルが直列接続
された４個のＮチャネルトランジスタ６０、６２、６
４、６６とを有している。そして、それぞれのソース端
子が接地電圧Ｖｓｓ端に接続され、ゲート端子が制御ノ
ードＣＮに接続された４個のＮチャネルトランジスタ７
８、８０、８２、８４の各ドレイン端子と、それぞれの
ドレイン端子に後述のプリデコーダから入力される信号
φＸｉ（ｉ＝０〜３）を一つずつ受け、制御ノードＣＮ
に接続されたインバータ７６の出力をゲート端子に受け
る４個のＮチャネルトランジスタ６８、７０、７２、７
４の各ソース端子とが１：１で接続された４個の接続ノ
ードＮ０、Ｎ１、Ｎ２、Ｎ３に、１：１で分割ワード線
ＵＷＬ０〜ＵＷＬ３（ＬＷＬ０〜ＬＷＬ３）がそれぞれ
接続される。
【００２６】したがって、制御ノードＣＮが論理“ロ
ウ”の状態を維持すると分割ワード線ＵＷＬ０〜ＵＷＬ
３（ＬＷＬ０〜ＬＷＬ３）には信号φＸ０〜φＸ３が伝
達され、反対に制御ノードＣＮが論理“ハイ”の状態を
維持すると分割ワード線ＵＷＬ０〜ＵＷＬ３（ＬＷＬ０
〜ＬＷＬ３）は全部接地電圧Ｖｓｓ端に接続するように
なる。また、制御ノードＣＮと接地電圧Ｖｓｓ端との間
に直列接続されてＮＡＮＤ動作を行う４個のＮチャネル
トランジスタ６０、６２、６４、６６のうち、Ｎチャネ
ルトランジスタ６０、６２、及び６４のゲート端子はロ
ーアドレス信号をデコーディングして得られるＤＲＡ２
３、ＤＲＡ４５、ＤＲＡ６７によって制御され、Ｎチャ
ネルトランジスタ６６のゲート端子はローデコーダ選択
器５６から出力される制御信号ＣＡＲＦｉ（バーＣＡＲ
Ｆｉ）により制御される。したがって、制御信号ＣＡＲ
Ｆｉ（バーＣＡＲＦｉ）が論理“ハイ”を維持する場合
にのみこのローデコーダは動作する。尚、図１に示す各
ローデコーダはそれぞれ２５６本のワード線を制御する
ので、ローデコーダの実際的な構造は図２に示すローデ
コーダが６４個含まれるような構造で、それぞれが信号
φＸｉ（ｉ＝０〜３）を共有することにより６４×４
（＝２５６）本のワード線を制御することが分かる。
ウ”の状態を維持すると分割ワード線ＵＷＬ０〜ＵＷＬ
３（ＬＷＬ０〜ＬＷＬ３）には信号φＸ０〜φＸ３が伝
達され、反対に制御ノードＣＮが論理“ハイ”の状態を
維持すると分割ワード線ＵＷＬ０〜ＵＷＬ３（ＬＷＬ０
〜ＬＷＬ３）は全部接地電圧Ｖｓｓ端に接続するように
なる。また、制御ノードＣＮと接地電圧Ｖｓｓ端との間
に直列接続されてＮＡＮＤ動作を行う４個のＮチャネル
トランジスタ６０、６２、６４、６６のうち、Ｎチャネ
ルトランジスタ６０、６２、及び６４のゲート端子はロ
ーアドレス信号をデコーディングして得られるＤＲＡ２
３、ＤＲＡ４５、ＤＲＡ６７によって制御され、Ｎチャ
ネルトランジスタ６６のゲート端子はローデコーダ選択
器５６から出力される制御信号ＣＡＲＦｉ（バーＣＡＲ
Ｆｉ）により制御される。したがって、制御信号ＣＡＲ
Ｆｉ（バーＣＡＲＦｉ）が論理“ハイ”を維持する場合
にのみこのローデコーダは動作する。尚、図１に示す各
ローデコーダはそれぞれ２５６本のワード線を制御する
ので、ローデコーダの実際的な構造は図２に示すローデ
コーダが６４個含まれるような構造で、それぞれが信号
φＸｉ（ｉ＝０〜３）を共有することにより６４×４
（＝２５６）本のワード線を制御することが分かる。
【００２７】図３に、図２に示すブーストされた信号φ
Ｘｉを供給するロープリデコーダの回路の実施例を、４
個中の１個について代表的に示す。この例のロープリデ
コーダ回路は、ノーマル動作モードか又は冗長モードか
を選択する動作制御部９６と、ローアドレス信号を入力
としてＮＯＲ動作を行なうデコーディング部９８と、こ
のデコーディング部９８により制御され所定のレベルに
ブーストされた信号φＸｉを出力する出力部１００とか
ら構成される。
Ｘｉを供給するロープリデコーダの回路の実施例を、４
個中の１個について代表的に示す。この例のロープリデ
コーダ回路は、ノーマル動作モードか又は冗長モードか
を選択する動作制御部９６と、ローアドレス信号を入力
としてＮＯＲ動作を行なうデコーディング部９８と、こ
のデコーディング部９８により制御され所定のレベルに
ブーストされた信号φＸｉを出力する出力部１００とか
ら構成される。
【００２８】デコーディング部９８は、各チャネルの両
端がノードＮ１０と接地電圧Ｖｓｓ端との間に接続さ
れ、それぞれのゲート端子にローアドレス信号ＲＡ０、
ＲＡ１、ＲＡ８、ＲＡ９、ＲＡ１０を一つずつ受けるＮ
チャネルトランジスタ８６、８８、９０、９２、９４を
有する。この５個のＮチャネルトランジスタはＮＯＲ動
作を行い、それによるローアドレス信号ＲＡ８、ＲＡ
９、ＲＡ１０のデコーディングによってブロック選択、
すなわち図１の第１ローデコーダグループ及び第２ロー
デコーダグループのそれぞれ一つのローデコーダが選択
されるようになり、またローアドレス信号ＲＡ０及びＲ
Ａ１の印加方法により４個の出力信号φＸｉ（ｉ＝０〜
３）の中の一つが論理“ハイ”に遷移する。すなわち、
図３に示すようにローアドレス信号ＲＡ０及びＲＡ１を
印加する場合、反転ＲＡ０及びＲＡ１を印加する場合、
ＲＡ０及び反転ＲＡ１を印加する場合、反転ＲＡ０及び
反転ＲＡ１を印加する場合の各場合に応じて信号φＸ
０、φＸ１、φＸ２、φＸ３が出力される。
端がノードＮ１０と接地電圧Ｖｓｓ端との間に接続さ
れ、それぞれのゲート端子にローアドレス信号ＲＡ０、
ＲＡ１、ＲＡ８、ＲＡ９、ＲＡ１０を一つずつ受けるＮ
チャネルトランジスタ８６、８８、９０、９２、９４を
有する。この５個のＮチャネルトランジスタはＮＯＲ動
作を行い、それによるローアドレス信号ＲＡ８、ＲＡ
９、ＲＡ１０のデコーディングによってブロック選択、
すなわち図１の第１ローデコーダグループ及び第２ロー
デコーダグループのそれぞれ一つのローデコーダが選択
されるようになり、またローアドレス信号ＲＡ０及びＲ
Ａ１の印加方法により４個の出力信号φＸｉ（ｉ＝０〜
３）の中の一つが論理“ハイ”に遷移する。すなわち、
図３に示すようにローアドレス信号ＲＡ０及びＲＡ１を
印加する場合、反転ＲＡ０及びＲＡ１を印加する場合、
ＲＡ０及び反転ＲＡ１を印加する場合、反転ＲＡ０及び
反転ＲＡ１を印加する場合の各場合に応じて信号φＸ
０、φＸ１、φＸ２、φＸ３が出力される。
【００２９】実際の回路におけるロープリデコーダは、
デコーダプリチャージ信号φＤＰＸ、冗長エネーブル信
号φＲＲＥ、アドレス信号ＲＡ０、ＲＡ１、ＲＡ８、Ｒ
Ａ９、ＲＡ１０、及びブーストされたマスタクロックφ
Ｘを入力とする図３に示すような回路が８個含まれてい
ることが分かり、したがって図１に示すローデコーダに
はこの例のようなロープリデコーダが各々対応して 提供
される。
デコーダプリチャージ信号φＤＰＸ、冗長エネーブル信
号φＲＲＥ、アドレス信号ＲＡ０、ＲＡ１、ＲＡ８、Ｒ
Ａ９、ＲＡ１０、及びブーストされたマスタクロックφ
Ｘを入力とする図３に示すような回路が８個含まれてい
ることが分かり、したがって図１に示すローデコーダに
はこの例のようなロープリデコーダが各々対応して 提供
される。
【００３０】図４に、図１に示すローデコーダ選択器５
６の具体回路の実施例を示す。この例のローデコーダ選
択器５６は、リフレッシュ制御信号φＲＦＳＨを第１入
力端子の入力とし、カラムアドレス信号の中の最上位ビ
ットアドレス信号ＣＡ７を第２入力端子の入力とする第
１ＮＯＲゲート１０２と、リフレッシュ制御信号φＲＦ
ＳＨを第１入力端子の入力とし、カラムアドレス信号Ｃ
Ａ７をインバータ１０４を介して第２入力端子の入力と
する第２ＮＯＲゲート１０６と、第１ＮＯＲゲート１０
２の出力を反転させて信号ＣＡＲＦｉとして出力するイ
ンバータ１０８と、第２ＮＯＲゲート１０６の出力を反
転させて信号バーＣＡＲＦｉとして出力するインバータ
１１０とから構成される。
６の具体回路の実施例を示す。この例のローデコーダ選
択器５６は、リフレッシュ制御信号φＲＦＳＨを第１入
力端子の入力とし、カラムアドレス信号の中の最上位ビ
ットアドレス信号ＣＡ７を第２入力端子の入力とする第
１ＮＯＲゲート１０２と、リフレッシュ制御信号φＲＦ
ＳＨを第１入力端子の入力とし、カラムアドレス信号Ｃ
Ａ７をインバータ１０４を介して第２入力端子の入力と
する第２ＮＯＲゲート１０６と、第１ＮＯＲゲート１０
２の出力を反転させて信号ＣＡＲＦｉとして出力するイ
ンバータ１０８と、第２ＮＯＲゲート１０６の出力を反
転させて信号バーＣＡＲＦｉとして出力するインバータ
１１０とから構成される。
【００３１】リフレッシュ制御信号φＲＦＳＨが論理
“ロウ”を維持するときには、第１ＮＯＲゲート１０２
及び第２ＮＯＲゲート１０６の出力はカラムアドレス信
号ＣＡ７により制御される。すなわち、カラムアドレス
信号ＣＡ７が論理“ハイ”で印加されるときには第１Ｎ
ＯＲゲート１０２の出力が論理“ロウ”となり、第２Ｎ
０Ｒゲート１０６の出力が論理“ハイ”となるので、イ
ンバータ１０８から出力される制御信号ＣＡＲＦｉは論
理“ハイ”、インバータ１１０から出力される制御信号
バーＣＡＲＦｉは論理“ロウ”となる。一方、カラムア
ドレス信号ＣＡ７が論理“ロウ”で印加されるときには
第１ＮＯＲゲート１０２の出力が論理“ハイ”、第２Ｎ
ＯＲゲート１０６の出力が論理“ロウ”となるので、制
御信号ＣＡＲＦｉは論理“ロウ”、制御信号バーＣＡＲ
Ｆｉは論理“ハイ”となる。
“ロウ”を維持するときには、第１ＮＯＲゲート１０２
及び第２ＮＯＲゲート１０６の出力はカラムアドレス信
号ＣＡ７により制御される。すなわち、カラムアドレス
信号ＣＡ７が論理“ハイ”で印加されるときには第１Ｎ
ＯＲゲート１０２の出力が論理“ロウ”となり、第２Ｎ
０Ｒゲート１０６の出力が論理“ハイ”となるので、イ
ンバータ１０８から出力される制御信号ＣＡＲＦｉは論
理“ハイ”、インバータ１１０から出力される制御信号
バーＣＡＲＦｉは論理“ロウ”となる。一方、カラムア
ドレス信号ＣＡ７が論理“ロウ”で印加されるときには
第１ＮＯＲゲート１０２の出力が論理“ハイ”、第２Ｎ
ＯＲゲート１０６の出力が論理“ロウ”となるので、制
御信号ＣＡＲＦｉは論理“ロウ”、制御信号バーＣＡＲ
Ｆｉは論理“ハイ”となる。
【００３２】リフレッシュ制御信号φＲＦＳＨが論理
“ハイ”で印加される場合には、カラムアドレス信号中
の最上位ビットアドレス信号ＣＡ７は影響せず、第１Ｎ
ＯＲゲート１０２及び第２ＮＯＲゲート１０６の各出力
は論理“ロウ”となるので、制御信号ＣＡＲＦｉ、バー
ＣＡＲＦｉは論理“ハイ”で出力される。
“ハイ”で印加される場合には、カラムアドレス信号中
の最上位ビットアドレス信号ＣＡ７は影響せず、第１Ｎ
ＯＲゲート１０２及び第２ＮＯＲゲート１０６の各出力
は論理“ロウ”となるので、制御信号ＣＡＲＦｉ、バー
ＣＡＲＦｉは論理“ハイ”で出力される。
【００３３】以上の説明から分かるように、図１に示す
メモリカラムブロックは、全部で１６個のブロックにさ
らに分割されてアクセス動作が行われ、それにより、ノ
ーマルのアクセス動作では、一本のワード線が選択され
るときに充電又は放電が生じるビット線の数は２５６本
のビット線の半分の１２８本である。したがって従来に
比べてビット線の充電／放電電流は半分に減少するよう
になる。
メモリカラムブロックは、全部で１６個のブロックにさ
らに分割されてアクセス動作が行われ、それにより、ノ
ーマルのアクセス動作では、一本のワード線が選択され
るときに充電又は放電が生じるビット線の数は２５６本
のビット線の半分の１２８本である。したがって従来に
比べてビット線の充電／放電電流は半分に減少するよう
になる。
【００３４】このような動作は、一本のワード線を同数
のメモリセルを有するように少なくとも２本の分割ワー
ド線に分割して各分割ワード線に同一のデコーディング
信号を入力とするローデコーダをそれぞれ接続するよう
にし、そして分割ワード線のいずれか一つのみが選択さ
れるように、カラムアドレス信号の中で最上位ビットア
ドレス信号を利用して２個のローデコーダのうちのいず
れか一つだけをエネーブルさせることで達成される。
のメモリセルを有するように少なくとも２本の分割ワー
ド線に分割して各分割ワード線に同一のデコーディング
信号を入力とするローデコーダをそれぞれ接続するよう
にし、そして分割ワード線のいずれか一つのみが選択さ
れるように、カラムアドレス信号の中で最上位ビットア
ドレス信号を利用して２個のローデコーダのうちのいず
れか一つだけをエネーブルさせることで達成される。
【００３５】図１に示す実施例においては、一つのカラ
ムアドレス信号と１６個のローデコーダを利用して１６
個のブロックで分割動作させる場合を例として説明し
た。しかし、カラムアドレス信号及びローデコーダを追
加してより多いブロックに分離することも可能である。
すなわち、Ｎ個のカラムアドレス信号を用いて２Ｎ個の
ブロックに細分化し、それぞれのブロックごとにローデ
コーダを追加すればメモリセルアレイを２Ｎのブロック
に分割することができる。このようにすると、メモリセ
ルを動作させるためのビット線の充電／放電電流、ビッ
ト線のセンスアンプ駆動電流、及びワード線駆動電流等
を含むメモリセル動作電流は、おおよそ１／２Ｎに減少
するので、メモリセルの動作電流を大幅に減少させるこ
とができる。
ムアドレス信号と１６個のローデコーダを利用して１６
個のブロックで分割動作させる場合を例として説明し
た。しかし、カラムアドレス信号及びローデコーダを追
加してより多いブロックに分離することも可能である。
すなわち、Ｎ個のカラムアドレス信号を用いて２Ｎ個の
ブロックに細分化し、それぞれのブロックごとにローデ
コーダを追加すればメモリセルアレイを２Ｎのブロック
に分割することができる。このようにすると、メモリセ
ルを動作させるためのビット線の充電／放電電流、ビッ
ト線のセンスアンプ駆動電流、及びワード線駆動電流等
を含むメモリセル動作電流は、おおよそ１／２Ｎに減少
するので、メモリセルの動作電流を大幅に減少させるこ
とができる。
【００３６】
【発明の効果】以上説明してきたように本発明に係るメ
モリセル選択回路を用いることで、動作電流を大幅に減
少させることができ、しかもそれにより、電流消費によ
って発生される接地電圧端のノイズ等も減少させるとい
う優れた効果を奏する。したがって、半導体メモリ装置
のより一層の低消費電力化を実現でき、コンピュータの
ダウンサイジング等に大きく寄与できる。
モリセル選択回路を用いることで、動作電流を大幅に減
少させることができ、しかもそれにより、電流消費によ
って発生される接地電圧端のノイズ等も減少させるとい
う優れた効果を奏する。したがって、半導体メモリ装置
のより一層の低消費電力化を実現でき、コンピュータの
ダウンサイジング等に大きく寄与できる。
Claims (6)
- 【請求項１】 それぞれの入力端子を介して同時に入力
されるローアドレス信号及びカラムアドレス信号をそれ
ぞれデコーディングしてワード線及びビット線を駆動
し、特定のダイナミック形メモリセルを選択駆動するよ
うになった半導体メモリ装置において、 同一のローアドレス信号をデコーディングしてそれぞれ
に接続されたワード線のうちいずれか一つをエネーブル
させる少なくとも２個のローデコーダと、 カラムアドレス信号のうちの少なくともいずれか一つの
論理レベルに対応してローデコーダのうちいずれか一つ
のみが動作できるように制御するローデコーダ選択器と
を有することを特徴とする半導体メモリ装置。 - 【請求項２】 ローデコーダ選択器は、カラムアドレス
信号の中で最上位ビットのアドレス信号の論理レベルに
対応してローデコーダのうちいずれか一つを動作可能に
するようにされている請求項１記載の半導体メモリ装
置。 - 【請求項３】 ローデコーダ選択器は、メモリセルのリ
フレッシュモードで全てのローデコーダをエネーブルさ
せるようにされている請求項２記載の半導体メモリ装
置。 - 【請求項４】 ダイナミック形メモリセルを有する非マ
ルチプレクストアドレスメモリ装置において、 ロー方向に配列されるダイナミック形メモリセルを少な
くとも均等に二分割してそれぞれ駆動する分割ワード線
からなる少なくとも２個の分割ワード線グループと、 これら分割ワード線グループに１：１で対応し、同一の
ローアドレス信号をデコーディングして対応する分割ワ
ード線グループ内のいずれか一つの分割ワード線を選択
駆動する少なくとも２個のローデコーダと、 カラムアドレス信号のうちの少なくとも一つの論理レベ
ルに対応して前記ローデコーダの中でいずれか一つのみ
を動作可能にするローデコーダ選択器とを備えているこ
とを特徴とする非マルチプレクストアドレスメモリ装
置。 - 【請求項５】 ローデコーダ選択器は、カラムアドレス
信号の中で最上位ビットのアドレス信号の論理レベルに
対応してローデコーダのうちいずれか一つを動作可能に
するようにされている請求項４記載の非マルチプレクス
トアドレスメモリ装置。 - 【請求項６】 ローデコーダ選択器は、メモリセルのリ
フレッシュモードで全てのローデコーダをエネーブルさ
せるようにされている請求項５記載の非マルチプレクス
トアドレスメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992P10641 | 1992-06-19 | ||
| KR1019920010641A KR940001159A (ko) | 1992-06-19 | 1992-06-19 | 비멀티플렉시드 어드레스 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103767A true JPH06103767A (ja) | 1994-04-15 |
Family
ID=19334907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5147833A Pending JPH06103767A (ja) | 1992-06-19 | 1993-06-18 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH06103767A (ja) |
| KR (1) | KR940001159A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005108408A (ja) * | 2003-09-26 | 2005-04-21 | Samsung Electronics Co Ltd | ワードライン活性化方法及び半導体メモリ装置 |
| US7206246B2 (en) | 2002-02-25 | 2007-04-17 | Fujitsu Limited | Semiconductor memory device, refresh control method thereof, and test method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01298596A (ja) * | 1988-05-26 | 1989-12-01 | Nec Corp | 半導体メモリ装置 |
-
1992
- 1992-06-19 KR KR1019920010641A patent/KR940001159A/ko not_active IP Right Cessation
-
1993
- 1993-06-18 JP JP5147833A patent/JPH06103767A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01298596A (ja) * | 1988-05-26 | 1989-12-01 | Nec Corp | 半導体メモリ装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7206246B2 (en) | 2002-02-25 | 2007-04-17 | Fujitsu Limited | Semiconductor memory device, refresh control method thereof, and test method thereof |
| US7764559B2 (en) | 2002-02-25 | 2010-07-27 | Fujitsu Semiconductor Limited | Semiconductor memory device, refresh control method thereof, and test method thereof |
| US8023353B2 (en) | 2002-02-25 | 2011-09-20 | Fujitsu Semiconductor Limited | Semiconductor memory device, refresh control method thereof, and test method thereof |
| JP2005108408A (ja) * | 2003-09-26 | 2005-04-21 | Samsung Electronics Co Ltd | ワードライン活性化方法及び半導体メモリ装置 |
| JP4594015B2 (ja) * | 2003-09-26 | 2010-12-08 | 三星電子株式会社 | ワードライン活性化方法及び半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940001159A (ko) | 1994-01-10 |
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