KR101311713B1 - 메모리 코어, 이를 포함하는 반도체 메모리 장치 - Google Patents

메모리 코어, 이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

코어 컨졍션 영역의 면적을 감소시킬 수 있는 반도체 메모리 장치의 메모리 코어가 개시된다. 메모리 코어는 제 1 서브 워드라인 구동회로 및 제 1 서브 워드라인 제어신호 발생회로를 포함한다. 제 1 서브 워드라인 구동회로는 제 1 영역에 포함되고 제 1 서브 워드라인 제어신호, 제 2 서브 워드라인 제어신호 및 제 1 메인 워드라인 구동신호에 기초하여 제 1 워드라인 구동신호를 발생시키고 상기 제 1 워드라인 구동신호를 제 1 어레이부에 제공한다. 제 1 서브 워드라인 제어신호 발생회로는 상기 제 1 영역에 포함되고, 서브 워드라인 구동신호에 기초하여 상기 제 1 서브 워드라인 제어신호를 발생시킨다. 따라서, 메모리 코어를 갖는 반도체 메모리 장치는 칩 면적을 적게 차지한다.

Description

메모리 코어, 이를 포함하는 반도체 메모리 장치{MEMORY CORE, SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 코어 컨졍션 영역의 면적을 줄일 수 있는 메모리 코어 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하기 위해 여러 전자 제품 및 응용에 사용된다.
도 1은 종래의 반도체 메모리 장치의 메모리 코어의 레이아웃을 나타내는 회로도이다. 도 1을 참조하면, 메모리 코어는 메모리 셀 어레이(ARRAY), 센스 앰프(SA), 서브 워드라인 구동회로(SWD) 및 코어 컨졍션 블록(CONJ)을 포함한다. 일반적으로 메모리 코어는 도 1에 도시된 바와 같은 형태로 배치된다.
도 2는 도 1에 도시된 메모리 코어를 상세히 나타낸 블록도이다. 도 2를 참조하면, 코어 컨졍션 블록(CONJ)(10)에 포함된 워드라인 인에이블 신호 발생회로(12)는 서브 워드라인 구동신호(PXI)에 기초하여 제 1 서브 워드라인 제어신호(PXIB) 및 제 2 서브 워드라인 제어신호(PXID)를 발생시킨다. 제 1 서브 워드라 인 구동회로(SWD)(20)는 제 1 메인 워드라인 구동신호(NWE1), 제 1 서브 워드라인 제어신호(PXIB) 및 제 2 서브 워드라인 제어신호(PXID)에 기초하여 제 1 워드라인 구동신호(WL1)를 발생시킨다. 제 2 서브 워드라인 구동회로(SWD)(30)는 제 2 메인 워드라인 구동신호(NWE2), 제 1 서브 워드라인 제어신호(PXIB) 및 제 2 서브 워드라인 제어신호(PXID)에 기초하여 제 2 워드라인 구동신호(WL2)를 발생시킨다. 메모리 셀 어레이(ARRAY)(40)는 제 1 워드라인 구동신호(WL1)에 응답하여 동작하고, 메모리 셀 어레이(ARRAY)(50)는 제 2 워드라인 구동신호(WL2)에 응답하여 동작한다.
DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 장치는 입출력되는 데이터의 속도가 증가하고 있다. 입출력되는 데이터의 속도가 증가함에 따라, 메모리 코어의 동작속도도 증가해야 한다. 메모리 코어의 동작속도가 증가하려면, 메모리 코어에 결합된 입출력 라인(IO 라인)의 수가 증가해야 한다. 입출력 라인의 수가 증가하면 제어회로의 크기가 증가한다. 제어회로는 주로 코어 컨졍션 영역(CONJ)에 배치되므로, 메모리 코어의 동작속도가 증가함에 따라 코어 컨졍션 영역(CONJ)의 면적이 증가한다.
본 발명의 목적은 코어 컨졍션 영역의 면적을 줄일 수 있는 메모리 코어를 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리 코어를 포함하는 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 메모리 코어는 제 1 서브 워드라인 구동회로 및 제 1 서브 워드라인 제어신호 발생회로를 포함한다.
제 1 서브 워드라인 구동회로는 제 1 영역에 포함되고 제 1 서브 워드라인 제어신호, 제 2 서브 워드라인 제어신호 및 제 1 메인 워드라인 구동신호에 기초하여 제 1 워드라인 구동신호를 발생시키고 상기 제 1 워드라인 구동신호를 제 1 어레이부에 제공한다. 제 1 서브 워드라인 제어신호 발생회로는 상기 제 1 영역에 포함되고, 서브 워드라인 구동신호에 기초하여 상기 제 1 서브 워드라인 제어신호를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 영역은 코어 컨졍션(conjunction) 영역의 외부에 존재할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 서브 워드라인 구동회로는 상기 제 1 메인 워드라인 구동신호에 응답하여 상기 제 2 서브 워드라인 제어신호와 저 전원전압 중에서 하나를 출력노드에 제공할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 서브 워드라인 구동회로는 상기 제 1 서브 워드라인 제어신호에 응답하여 상기 출력노드를 비활성화시킬 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 서브 워드라인 구동회로는 상기 제 1 서브 워드라인 제어신호가 인에이블되었을 때 상기 출력노드에 결합된 워드라인을 비활성화시킬 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 서브 워드라인 제어신호 발생회로는 상기 서브 워드라인 구동신호를 반전시켜 상기 제 1 서브 워드라인 제어신호를 발생시킬 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 서브 워드라인 제어신호 발생회로는 상기 서브 워드라인 구동회로를 포함하는 상기 제 1 영역의 에지(edge) 부분에 존재하는 더미(dummy) 트랜지스터들을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 코어는 제 2 영역에 포함되고, 상기 서브 워드라인 구동신호에 기초하여 상기 제 2 서브 워드라인 제어신호를 발생시키는 제 2 서브 워드라인 제어신호 발생회로를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 영역은 상기 제 1 영역과 분리된 코어 컨졍션 영역일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 서브 워드라인 제어신호 발생회로는 상기 서브 워드라인 구동신호를 지연시켜 상기 제 2 서브 워드라인 제어신 호를 발생시킬 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 코어는 제 2 서브 워드라인 구동회로 및 제 3 서브 워드라인 제어신호 발생회로를 더 포함할 수 있다.
제 2 서브 워드라인 구동회로는 제 3 영역에 포함되고 상기 제 1 서브 워드라인 제어신호, 상기 제 2 서브 워드라인 제어신호 및 제 2 메인 워드라인 구동신호에 기초하여 제 2 워드라인 구동신호를 발생시키고 상기 제 2 워드라인 구동신호를 제 2 어레이부에 제공한다. 제 3 서브 워드라인 제어신호 발생회로는 상기 제 3 영역에 포함되고, 상기 서브 워드라인 구동신호에 기초하여 상기 제 1 서브 워드라인 제어신호를 발생시킨다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 서브 워드라인 구동회로, 제 1 서브 워드라인 제어신호 발생회로, 제 2 서브 워드라인 제어신호 발생회로 및 어레이부를 포함한다.
서브 워드라인 구동회로는 제 1 서브 워드라인 구동회로는 제 1 영역에 포함되고 제 1 서브 워드라인 제어신호, 제 2 서브 워드라인 제어신호 및 메인 워드라인 구동신호에 기초하여 워드라인 구동신호를 발생시킨다. 제 1 서브 워드라인 제어신호 발생회로는 상기 제 1 영역에 포함되고, 서브 워드라인 구동신호에 기초하여 상기 제 1 서브 워드라인 제어신호를 발생시킨다. 제 2 서브 워드라인 제어신호 발생회로는 제 2 영역에 포함되고, 상기 서브 워드라인 구동신호에 기초하여 상기 제 2 서브 워드라인 제어신호를 발생시킨다. 어레이부는 상기 워드라인 구동신호에 응답하여 동작한다.
본 발명의 다른 하나의 실시형태에 따른 메모리 코어는 서브 워드라인 구동회로, 인버터 회로 및 워드라인 인에이블 신호 발생회로를 포함한다.
서브 워드라인 구동회로는 코어 컨졍션 영역 외부에 있는 제 1 영역에 배치되고, 인버터 회로는 상기 제 1 영역에 배치되고, 워드라인 인에이블 신호 발생회로는 상기 코어 컨졍션 영역에 배치된다.
상기에서, 워드라인 인에이블 신호는 서브 워드라인 구동신호를 포함하는 신호를 의미한다.
본 발명의 하나의 실시예에 의하면, 상기 인버터 회로는 서브 워드라인 구동신호(PXI)를 반전시키고 제 1 서브 워드라인 제어신호(PXIB)를 발생시킬 수 있다.
본 발명의 다른 하나의 실시예에 의하면, 상기 인버터 회로는 등화 제어신호를 반전시키고 반전된 등화 제어신호를 발생시킬 수 있다.
본 발명의 다른 하나의 실시예에 의하면, 상기 인버터 회로는 센스 앰프 인에이블 신호를 반전시키고 반전된 센스 앰프 인에이블 신호를 발생시킬 수 있다.
본 발명의 다른 하나의 실시형태에 따른 반도체 메모리 장치는 서브 워드라인 구동회로, 인버터 회로, 워드라인 인에이블 신호 발생회로 및 어레이부를 포함한다.
서브 워드라인 구동회로는 코어 컨졍션 영역 외부에 있는 제 1 영역에 배치되고, 인버터 회로는 상기 제 1 영역에 배치되고, 워드라인 인에이블 신호 발생회로는 상기 코어 컨졍션 영역에 배치된다. 또한, 상기 에레이부는 상기 제 1 영역 및 상기 코어 컨졍션 영역과 분리된 제 2 영역에 배치된다.
본 발명에 따르면, 반도체 메모리 장치의 메모리 코어는 서브 워드라인 제어신호 발생회로의 일부 또는 전부를 코어 컨졍션 영역의 외부에 배치함으로써, 코어 컨졍션 영역의 면적을 감소시킬 수 있다. 또한, 메모리 코어는 등화 제어신호를 반전시키기 위한 회로 또는 센스 앰프 인에이블 신호를 반전시키기 위한 회로를 서브 워드라인 구동회로 영역의 내부에 배치함으로써, 코어 컨졍션 영역의 면적을 감소시킬 수 있다.
또한, 메모리 코어는 서브 워드라인 구동회로가 속한 영역 내에 존재하는 더미 트랜지스터들을 사용하여 서브 워드라인 제어신호 발생회로의 일부 또는 전부를 구현하기 때문에 반도체 메모리 장치의 칩 면적을 줄일 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 메모리 코어(1000)의 블록도이다.
도 3을 참조하면, 메모리 코어(1000)는 코어 컨졍션 블록(CONJ)(1100), 제 1 서브 워드라인 구동회로(1210), 제 1 서브 워드라인 제어신호 발생회로(1220), 제 2 서브 워드라인 구동회로(1310), 제 2 서브 워드라인 제어신호 발생회로(1320), 제 1 메모리 셀 어레이(ARRAY)(1400) 및 제 2 메모리 셀 어레이(ARRAY)(1500)를 포함한다. 여기서, 컨정션 블록은 컨정션 영역에 대응하고, 메모리 셀 어레이(ARRAY)는 메모리 셀 영역에 대응한다.
실제로, 메모리 코어는 도 1에 도시된 바와 같이 복수의 메모리 셀 어레 이(ARRAY), 복수의 컨졍션 영역(CONJ), 복수의 서브 워드라인 구동회로 영역(SWD) 및 복수의 센스 앰프 영역(SA)으로 구성된다. 도 3에서는 설명의 편의를 위해 2 개의 메모리 셀 어레이(ARRAY), 1 개의 컨졍션 영역(CONJ) 및 2 개의 서브 워드라인 구동회로 영역(1200, 1300)을 포함하는 메모리 코어를 도시하였다. 또한, 도 3에서는 센스 앰프 영역(SA)을 생략하였다.
제 1 서브 워드라인 구동회로(1210)와 제 1 서브 워드라인 제어신호 발생회로(1220)는 제 1 영역(1200)에 포함되고, 제 2 서브 워드라인 구동회로(1310)와 제 2 서브 워드라인 제어신호 발생회로(1320)는 제 2 영역(1300)에 포함되어 있다. 코어 컨졍션 블록(CONJ)(1100)은 제 3 서브 워드라인 제어신호 발생회로(1110)를 포함한다.
도 3을 참조하면, 제 1 서브 워드라인 제어신호 발생회로(1220) 및 제 2 서브 워드라인 제어신호 발생회로(1320)는 서브 워드라인 구동신호(PXI)에 기초하여 제 1 서브 워드라인 제어신호(PXIB)를 발생시킨다. 코어 컨졍션 블록(CONJ)(1100)에 포함된 제 3 서브 워드라인 제어신호 발생회로(1110)는 서브 워드라인 구동신호(PXI)에 기초하여 제 2 서브 워드라인 제어신호(PXID)를 발생시킨다.
제 1 서브 워드라인 구동회로(1210)는 제 1 메인 워드라인 구동신호(NWE1), 제 1 서브 워드라인 제어신호(PXIB) 및 제 2 서브 워드라인 제어신호(PXID)에 기초하여 제 1 워드라인 구동신호(WL1)를 발생시킨다. 제 2 서브 워드라인 구동회로(1310)는 제 2 메인 워드라인 구동신호(NWE2), 제 1 서브 워드라인 제어신호(PXIB) 및 제 2 서브 워드라인 제어신호(PXID)에 기초하여 제 2 워드라인 구동신 호(WL2)를 발생시킨다.
메모리 셀 어레이(ARRAY)(1400)는 제 1 워드라인 구동신호(WL1)에 응답하여 동작하고, 메모리 셀 어레이(ARRAY)(1500)는 제 2 워드라인 구동신호(WL2)에 응답하여 동작한다. 메모리 셀 어레이(ARRAY)(1400)는 메모리 셀 어레이(ARRAY)(1400) 영역을 가지며, 메모리 셀 어레이(ARRAY)(1500)는 메모리 셀 어레이(ARRAY)(1500) 영역을 가진다.
도 4는 도 3에 도시된 메모리 코어(1000)에 포함되어 있는 서브 워드라인 구동회로(1210)의 하나의 실시예를 나타내는 회로도이다.
도 4를 참조하면, 서브 워드라인 구동회로(1210)는 제 1 PMOS 트랜지스터(MP1), 제 1 NMOS 트랜지스터(MN1) 및 제 2 NMOS 트랜지스터(MN2)를 포함한다.
제 1 PMOS 트랜지스터(MP1) 및 제 1 NMOS 트랜지스터(MN1)로 구성된 인버터는 제 1 메인 워드라인 구동신호(NWE1)에 응답하여 제 2 서브 워드라인 제어신호(PXID)와 저 전원전압(VSS) 중에서 하나를 출력노드(NO1)에 제공한다. 제 1 메인 워드라인 구동신호(NWE1)가 로직 "로우"상태이면 제 2 서브 워드라인 제어신호(PXID)가 출력노드(NO1)에 제공되고, 제 1 메인 워드라인 구동신호(NWE1)가 로직 "하이"상태이면 저 전원전압(VSS)이 출력노드(NO1)에 제공된다. 제 2 NMOS 트랜지스터(MN2)는 제 1 서브 워드라인 제어신호(PXIB)에 응답하여 출력노드(NO1)를 풀다운시킨다. 즉, 제 1 서브 워드라인 제어신호(PXIB)가 로직 "하이" 상태일 때 제 2 NMOS 트랜지스터(MN2)는 출력노드(NO1)에 결합되는 워드라인을 비활성화시킨다.
도 3에 있는 제 2 서브 워드라인 구동회로(1310)는 도 4에 도시된 제 1 서브 워드라인 구동회로(1210)와 동일한 구성을 가질 수 있다.
도 5는 도 3의 메모리 코어(1000)에 포함되어 있는 제 3 서브 워드라인 제어신호 발생회로(1110)의 하나의 실시예를 나타내는 회로도이다.
제 3 서브 워드라인 제어신호 발생회로(1110)는 제 2 PMOS 트랜지스터(MP2), 제 3 NMOS 트랜지스터(MN3), 제 3 PMOS 트랜지스터(MP3) 및 제 4 NMOS 트랜지스터(MN4)를 포함한다.
제 2 PMOS 트랜지스터(MP2) 및 제 3 NMOS 트랜지스터(MN3)는 인버터를 구성하며, 서브 워드라인 구동신호(PXI)를 반전시킨다. 제 2 PMOS 트랜지스터(MP2) 및 제 3 NMOS 트랜지스터(MN3)의 소스에는 부스트 전압(VPP)이 인가된다. 제 3 PMOS 트랜지스터(MP3) 및 제 4 NMOS 트랜지스터(MN4)는 인버터를 구성하며, 제 2 PMOS 트랜지스터(MP2) 및 제 3 NMOS 트랜지스터(MN3)로 구성된 인버터의 출력신호를 반전시키고, 제 2 서브 워드라인 제어신호(PXID)를 발생시킨다. 따라서, 제 2 서브 워드라인 제어신호(PXID)는 서브 워드라인 구동신호(PXI)가 인버터들로 구성된 제 3 서브 워드라인 제어신호 발생회로(1110)에 의해 지연된 신호이다.
도 6은 도 3의 메모리 코어(1000)에 포함되어 있는 제 1 서브 워드라인 제어신호 발생회로(1220)의 하나의 실시예를 나타내는 회로도이다.
도 6을 참조하면, 제 1 서브 워드라인 제어신호 발생회로(1220)는 제 4 PMOS 트랜지스터(MP4) 및 제 5 NMOS 트랜지스터(MN5)를 포함한다. 제 4 PMOS 트랜지스터(MP4) 및 제 5 NMOS 트랜지스터(MN5)는 인버터를 구성하며, 서브 워드라인 구동신호(PXI)를 반전시키고, 제 1 서브 워드라인 제어신호(PXIB)를 발생시킨다. 따라 서, 제 1 서브 워드라인 제어신호(PXIB)는 서브 워드라인 구동신호(PXI)가 제 1 서브 워드라인 제어신호 발생회로(1220)에 의해 반전된 신호이다. 제 1 서브 워드라인 제어신호 발생회로(1220)는 제 1 기준전압(VREF1)과 저 전원전압(VSS) 사이에 결합된다. 제 1 기준전압(VREF1)으로는 내부 전원전압(VINTA) 또는 부스트 전압(boosted voltage; VPP)을 사용할 수 있다.
도 3에 있는 제 2 서브 워드라인 제어신호 발생회로(1320)는 도 6에 도시된 제 1 서브 워드라인 제어신호 발생회로(1220)와 동일한 구성을 가질 수 있다.
도 7은 제 1 서브 워드라인 제어신호(PXIB) 발생회로(1220)를 포함하는 제 1 영역(1200)의 레이아웃을 나타내는 도면이다. 도 7에 도시된 제 1 서브 워드라인 제어신호(PXIB) 발생회로(1220)는 도 6에 도시된 인버터 회로의 레이아웃을 나타낸다.
도 7을 참조하면, 제 1 서브 워드라인 제어신호 발생회로(1220)는 제 1 영역(1200) 내에 제 1 서브 워드라인 구동회로(1210) 근처에 배치된다. 제 1 서브 워드라인 구동회로(1210) 주변에는 사용되지 않은 PMOS 트랜지스터들과 NMOS 트랜지스터들, 즉 더미(dummy) 트랜지스터들이 존재한다. 따라서, 제 1 서브 워드라인 구동회로(1210) 주변에 존재하는 더미 트랜지스터들을 사용하여 제 1 서브 워드라인 제어신호 발생회로(1220)를 구현할 수 있다.
PMOS 트랜지스터(MP4)의 소스 단자(S)로 부스트 전압(boosted voltage)(VPP)이 인가되고, NMOS 트랜지스터(MN5)의 소스 단자(S)로 저 전원전압(VSS)이 인가된다. PMOS 트랜지스터(MP4)와 NMOS 트랜지스터(MN5)의 공통 게이트 단자(G)로 서브 워드라인 구동신호(PXI)가 인가되고, PMOS 트랜지스터(MP4)와 NMOS 트랜지스터(MN5)의 공통 드레인 단자(D)로 제 1 서브 워드라인 제어신호(PXIB)가 출력된다.
PMOS 트랜지스터(MP4)와 NMOS 트랜지스터(MN5)는 더미 영역(dummy area) 내에 존재하는 더미 트랜지스터이다.
도 3 내지 도 7을 참조하여, 본 발명의 실시예에 따른 메모리 코어(1000)를 갖는 반도체 메모리 장치의 동작을 설명한다.
도 3을 참조하면, 제 1 서브 워드라인 제어신호 발생회로(1220) 및 제 2 서브 워드라인 제어신호 발생회로(1320)는 서브 워드라인 구동신호(PXI)를 반전시키고 제 1 서브 워드라인 제어신호(PXIB)를 발생시킨다. 제 3 서브 워드라인 제어신호 발생회로(1110)는 서브 워드라인 구동신호(PXI)를 지연시켜 제 2 서브 워드라인 제어신호(PXID)를 발생시킨다. 서브 워드라인 구동신호(PXI)는 커맨드들과 어드레스들에 기초하여 로우 디코더(미도시)에서 발생된다.
제 1 서브 워드라인 구동회로(1210)는 제 1 메인 워드라인 구동신호(NWE1)에 응답하여 제 2 서브 워드라인 제어신호(PXID) 또는 저 전원전압(VSS)을 제 1 워드라인 구동신호(WL1)로서 출력한다. 제 2 서브 워드라인 구동회로(1310)는 제 2 메인 워드라인 구동신호(NWE2)에 응답하여 제 2 서브 워드라인 제어신호(PXID) 또는 저 전원전압(VSS)을 제 2 워드라인 구동신호(WL2)로서 출력한다. 제 1 메인 워드라인 구동신호(NWE1) 및 제 2 메인 워드라인 구동신호(NWE2)는 커맨드들과 어드레스들에 기초하여 로우 디코더(미도시)에서 발생된다.
메모리 셀 어레이(ARRAY)(1400)는 제 1 워드라인 구동신호(WL1)에 응답하여 활성화되고, 메모리 셀 어레이(ARRAY)(1500)는 제 2 워드라인 구동신호(WL2)에 응답하여 활성화된다.
제 1 서브 워드라인 제어신호 발생회로(1220)는 제 1 영역(1200) 내에 제 1 서브 워드라인 구동회로(1210) 근처에 배치된다. 제 2 서브 워드라인 제어신호 발생회로(1320)는 제 2 영역(1300) 내에 제 2 서브 워드라인 구동회로(1310) 근처에 배치된다. 제 3 서브 워드라인 제어신호 발생회로(1110)는 코어 컨졍션 영역(CONJ)(1100) 내에 배치된다. 제 1 서브 워드라인 제어신호 발생회로(1220)는 제 1 영역(1200) 내에 제 1 서브 워드라인 구동회로(1210) 주변에 있는 더미 MOS 트랜지스터들을 사용하여 구현할 수 있다. 제 2 서브 워드라인 제어신호 발생회로(1320)는 제 2 영역(1300) 내에 제 2 서브 워드라인 구동회로(1310) 주변에 있는 더미 MOS 트랜지스터들을 사용하여 구현할 수 있다.
도 3의 메모리 코어에서, 서브 워드라인 구동회로들(1210, 1310)은 서로 독립된 서브 워드라인 제어신호 발생회로(1220, 1320)를 갖는다. 이와 같이, 서브 워드라인 구동회로들이 서로 독립된 서브 워드라인 제어신호 발생회로를 가지면, 서브 워드라인 제어신호 발생회로를 위한 MOS 트랜지스터들의 사이즈가 작더라도 서브 워드라인 구동회로들을 안전하게 구동할 수 있다.
반도체 메모리 장치의 동작 속도가 증가함에 따라 코어 컨졍션 영역(CONJ)에 포함되는 로직 회로들의 사이즈가 증가한다. 도 3의 메모리 코어는 제 1 서브 워드라인 제어신호(PXIB)를 발생시키는 서브 워드라인 제어신호 발생회로들(1220, 1320)을 코어 컨졍션 영역(CONJ)의 외부에 배치함으로써 코어 컨졍션 영역(CONJ)의 사이즈를 줄일 수 있다.도 3의 예에서, 서브 워드라인 제어신호 발생회로들(1220, 1320)은 각각 서브 워드라인 구동회로(1210, 1310) 근처에 배치되어 있다.
도 8은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 메모리 코어(2000)의 블록도이다.
도 8을 참조하면, 메모리 코어(2000)는 코어 컨졍션 블록(CONJ)(2100), 제 1 서브 워드라인 구동회로(2210), 제 1 서브 워드라인 제어신호 발생회로(2220), 제 2 서브 워드라인 구동회로(2310), 제 1 메모리 셀 어레이(ARRAY)(2400) 및 제 2 메모리 셀 어레이(ARRAY)(2500)를 포함한다. 여기서, 컨정션 블록은 컨정션 영역에 대응하고, 메모리 셀 어레이(ARRAY)는 메모리 셀 영역에 대응한다.
제 1 서브 워드라인 구동회로(2210)와 제 1 서브 워드라인 제어신호 발생회로(2220)는 제 1 영역(2200)에 포함되고, 제 2 서브 워드라인 구동회로(2310)는 제 2 영역(2300)에 포함되어 있다. 코어 컨졍션 블록(CONJ)(2100)은 제 3 서브 워드라인 제어신호 발생회로(2110)를 포함한다. 제 1 영역(2200) 및 제 2 영역(2300)은 서브 워드라인 구동회로 영역(SWD 영역)이라 불린다.
도 8에서는 설명의 편의를 위해 2 개의 메모리 셀 어레이(ARRAY), 1 개의 컨졍션 영역(CONJ) 및 2 개의 서브 워드라인 구동회로 영역(2200, 2300)을 포함하는 메모리 코어를 도시하였다. 또한, 도 8에서는 센스 앰프 영역(SA)을 생략하였다. 그러나, 실제로 메모리 코어는 복수의 메모리 셀 어레이(ARRAY), 복수의 센스 앰프 영역(SA), 복수의 컨졍션 영역(CONJ) 및 복수의 서브 워드라인 구동회로 영역을 포함할 수 있다.
도 8을 참조하면, 제 1 서브 워드라인 제어신호 발생회로(2220)는 서브 워드라인 구동신호(PXI)에 기초하여 제 1 서브 워드라인 제어신호(PXIB)를 발생시킨다. 코어 컨졍션 블록(CONJ)(2100)에 포함된 제 3 서브 워드라인 제어신호 발생회로(2110)는 서브 워드라인 구동신호(PXI)에 기초하여 제 2 서브 워드라인 제어신호(PXID)를 발생시킨다.
제 1 서브 워드라인 구동회로(2210)는 제 1 메인 워드라인 구동신호(NWE1), 제 1 서브 워드라인 제어신호(PXIB) 및 제 2 서브 워드라인 제어신호(PXID)에 기초하여 제 1 워드라인 구동신호(WL1)를 발생시킨다. 제 2 서브 워드라인 구동회로(2310)는 제 2 메인 워드라인 구동신호(NWE2), 제 1 서브 워드라인 제어신호(PXIB) 및 제 2 서브 워드라인 제어신호(PXID)에 기초하여 제 2 워드라인 구동신호(WL2)를 발생시킨다.
제 1 메모리 셀 어레이(ARRAY)(2400)는 제 1 워드라인 구동신호(WL1)에 응답하여 동작하고, 제 2 메모리 셀 어레이(ARRAY)(2500)는 제 2 워드라인 구동신호(WL2)에 응답하여 동작한다.
도 8의 메모리 코어(2000)는 제 1 메모리 셀 어레이(ARRAY)(2400)를 구동하는 제 1 서브 워드라인 구동회로(2210)와 제 2 메모리 셀 어레이(ARRAY)(2500)를 구동하는 제 2 서브 워드라인 구동회로(2310)는 모두 제 1 영역(2200)에 포함된 제 1 서브 워드라인 제어신호 발생회로(2220)에서 발생된 제 1 서브 워드라인 제어신호(PXIB)에 응답하여 동작한다. 제 2 서브 워드라인 구동회로(2310)가 포함된 제 2 영역(2300)에는 서브 워드라인 제어신호 발생회로가 따로 없다.
도 8의 메모리 코어의 동작은 도 3에 도시된 메모리 코어의 동작과 유사하다. 따라서, 도 8의 메모리 코어에 대한 상세한 설명은 생략한다.
도 9는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 메모리 코어의 블록도이다.
도 9를 참조하면, 메모리 코어(3000)는 코어 컨졍션 블록(CONJ)(3100), 제 1 서브 워드라인 구동회로(3210), 제 1 등화 제어신호 발생회로(3220), 제 2 서브 워드라인 구동회로(3310), 제 2 등화 제어신호 발생회로(3320), 제 1 메모리 셀 어레이(ARRAY)(3400) 및 제 2 메모리 셀 어레이(ARRAY)(3500)를 포함한다. 여기서, 컨정션 블록(CONJ)은 컨정션 영역에 대응하고, 메모리 셀 어레이(ARRAY)는 메모리 셀 영역에 대응한다.
제 1 서브 워드라인 구동회로(3210)와 제 1 등화 제어신호 발생회로(3220)는 제 1 영역(2200)에 포함되고, 제 2 서브 워드라인 구동회로(3310)와 제 2 등화 제어신호 발생회로(3320)는 제 2 영역(3300)에 포함되어 있다. 코어 컨졍션 블록(CONJ)(3100)은 워드라인 인에이블 신호 발생회로(3110)를 포함한다. 제 1 영역(3200) 및 제 2 영역(3300)은 서브 워드라인 구동회로 영역(SWD 영역)이라 불린다.
도 9에서는 설명의 편의를 위해 2 개의 메모리 셀 어레이(ARRAY), 1 개의 컨졍션 영역(CONJ) 및 2 개의 서브 워드라인 구동회로 영역(3200, 3300)을 포함하는 메모리 코어를 도시하였다. 또한, 도 9에서는 센스 앰프 영역(SA)을 생략하였다. 그러나, 실제로 메모리 코어(3000)는 복수의 메모리 셀 어레이(ARRAY), 복수의 센 스 앰프 영역(SA), 복수의 컨졍션 영역(CONJ) 및 복수의 서브 워드라인 구동회로 영역(SWD)을 포함할 수 있다.
도 9를 참조하면, 제 1 등화 제어신호 발생회로(3220) 및 제 2 등화 제어신호 발생회로(3320)는 등화 제어신호(EQI)에 기초하여 반전된 등화 제어신호(EQIB)를 발생시킨다. 코어 컨졍션 블록(CONJ)(3100)에 포함된 워드라인 인에이블 신호 발생회로(3110)는 서브 워드라인 구동신호(PXI)에 기초하여 제 1 서브 워드라인 제어신호(PXIB) 및 제 2 서브 워드라인 제어신호(PXID)를 발생시킨다. 상기한 바와 같이, 제 1 서브 워드라인 제어신호(PXIB)는 서브 워드라인 구동신호(PXI)가 반전된 신호이고, 제 2 서브 워드라인 제어신호(PXID)는 서브 워드라인 구동신호(PXI)가 지연된 신호이다.
제 1 서브 워드라인 구동회로(3210)는 제 1 메인 워드라인 구동신호(NWE1), 제 1 서브 워드라인 제어신호(PXIB) 및 제 2 서브 워드라인 제어신호(PXID)에 기초하여 제 1 워드라인 구동신호(WL1)를 발생시킨다. 제 2 서브 워드라인 구동회로(3310)는 제 2 메인 워드라인 구동신호(NWE2), 제 1 서브 워드라인 제어신호(PXIB) 및 제 2 서브 워드라인 제어신호(PXID)에 기초하여 제 2 워드라인 구동신호(WL2)를 발생시킨다.
제 1 메모리 셀 어레이(ARRAY)(3400)는 제 1 워드라인 구동신호(WL1) 및 반전된 등화 제어신호(EQIB)에 응답하여 동작하고, 제 2 메모리 셀 어레이(ARRAY)(3500)는 제 2 워드라인 구동신호(WL2) 및 반전된 등화 제어신호(EQIB)에 응답하여 동작한다. 등화 제어신호(EQIB)는 비트 라인 쌍을 등화시키는 등화회로를 제어한다.
도 9의 메모리 코어(3000)에서, 등화 제어신호(EQI)를 반전시키는 제 1 등화 제어신호 발생회로(3220)를 제 1 영역(3200) 내에 제 1 서브 워드라인 구동회로(3210)에 가까이 배치된다. 제 1 영역(3200)에는 사용되지 않은 더미 트랜지스터들이 존재한다. 제 1 영역(3200)에 존재하는 더미 트랜지스터들을 사용하여 제 1 등화 제어신호 발생회로(3220)를 구현한다. 마찬가지로, 등화 제어신호(EQI)를 반전시키는 제 2 등화 제어신호 발생회로(3320)를 제 2 영역(3300) 내에 제 2 서브 워드라인 구동회로(3310)에 가까이 배치된다. 제 2 영역(3300)에는 사용되지 않은 더미 트랜지스터들이 존재한다. 제 2 영역(3300)에 존재하는 더미 트랜지스터들을 사용하여 제 1 등화 제어신호 발생회로(3320)를 구현한다.
도 9에 도시된 메모리 코어(3000)는 등화 제어신호 발생회로들을 서브 워드라인 구동회로를 포함하는 서브 워드라인 구동회로 영역(SWD)에 배치함으로써, 컨졍션 영역의 사이즈를 줄일 수 있다. 즉, 컨졍션 영역에 다른 논리 회로들을 포함시킬 수 있다.
도 9의 메모리 코어의 동작은 도 3에 도시된 메모리 코어의 동작과 유사하다. 따라서, 도 9의 메모리 코어에 대한 상세한 설명은 생략한다.
도 10은 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 메모리 코어의 블록도이다.
도 10을 참조하면, 메모리 코어(4000)는 코어 컨졍션 블록(CONJ)(4100, 4800), 제 1 서브 워드라인 구동회로(4210), 제 1 센스 앰프 인에이블 신호 발생회 로(4220), 제 2 서브 워드라인 구동회로(4310), 제 2 센스 앰프 인에이블 신호 발생회로(4320), 제 1 메모리 셀 어레이(ARRAY)(4400), 제 2 메모리 셀 어레이(ARRAY)(4500) 및 센스 앰프 회로들(4600, 4700)을 포함한다. 여기서, 컨정션 블록(CONJ)은 컨정션 영역에 대응하고, 메모리 셀 어레이(ARRAY)는 메모리 셀 영역에 대응하고, 센스 앰프 회로는 센스 앰프 영역에 대응한다.
제 1 서브 워드라인 구동회로(4210)와 제 1 센스 앰프 인에이블 신호 발생회로(4220)는 제 1 영역(4200)에 포함되고, 제 2 서브 워드라인 구동회로(4310)와 제 2 센스 앰프 인에이블 신호 발생회로(4320)는 제 2 영역(4300)에 포함되어 있다. 코어 컨졍션 블록(CONJ)(4100)은 워드라인 인에이블 신호 발생회로(4110)를 포함한다. 제 1 영역(4200) 및 제 2 영역(4300)은 서브 워드라인 구동회로 영역(SWD 영역)이라 불린다.
도 10에서는 설명의 편의를 위해 2 개의 메모리 셀 어레이(ARRAY), 2 개의 센스 앰프 회로, 2 개의 컨졍션 영역(CONJ) 및 2 개의 서브 워드라인 구동회로 영역(4200, 4300)을 포함하는 메모리 코어를 도시하였다. 그러나, 실제로 메모리 코어(3000)는 복수의 메모리 셀 어레이(ARRAY), 복수의 센스 앰프 영역(SA), 복수의 컨졍션 영역(CONJ) 및 복수의 서브 워드라인 구동회로 영역(SWD)을 포함할 수 있다.
도 10을 참조하면, 제 1 센스 앰프 인에이블 신호 발생회로(4220) 및 제 2 센스 앰프 인에이블 신호 발생회로(4320)는 센스 앰프 인에이블 신호(SAEN)에 기초하여 반전된 센스 앰프 인에이블 신호(SAENB)를 발생시킨다. 코어 컨졍션 블 록(CONJ)(4100)에 포함된 워드라인 인에이블 신호 발생회로(3110)는 서브 워드라인 구동신호(PXI)에 기초하여 제 1 서브 워드라인 제어신호(PXIB) 및 제 2 서브 워드라인 제어신호(PXID)를 발생시킨다. 상기한 바와 같이, 제 1 서브 워드라인 제어신호(PXIB)는 서브 워드라인 구동신호(PXI)가 반전된 신호이고, 제 2 서브 워드라인 제어신호(PXID)는 서브 워드라인 구동신호(PXI)가 지연된 신호이다.
제 1 서브 워드라인 구동회로(4210)는 제 1 메인 워드라인 구동신호(NWE1), 제 1 서브 워드라인 제어신호(PXIB) 및 제 2 서브 워드라인 제어신호(PXID)에 기초하여 제 1 워드라인 구동신호(WL1)를 발생시킨다. 제 2 서브 워드라인 구동회로(3310)는 제 2 메인 워드라인 구동신호(NWE2), 제 1 서브 워드라인 제어신호(PXIB) 및 제 2 서브 워드라인 제어신호(PXID)에 기초하여 제 2 워드라인 구동신호(WL2)를 발생시킨다.
제 1 메모리 셀 어레이(ARRAY)(4400)는 제 1 워드라인 구동신호(WL1)에 응답하여 동작하고, 제 2 메모리 셀 어레이(ARRAY)(4500)는 제 2 워드라인 구동신호(WL2)에 응답하여 동작한다. 제 1 센스 앰프 회로(4600)는 제 1 센스 앰프 인에이블 신호 발생회로(4220)의 출력인 반전된 센스 앰프 인에이블 신호(SAENB)에 응답하여 동작하고, 제 2 센스 앰프 회로(4700)는 제 2 센스 앰프 인에이블 신호 발생회로(4320)의 출력인 반전된 센스 앰프 인에이블 신호(SAENB)에 응답하여 동작한다.
도 10의 메모리 코어(4000)에서, 센스 앰프 인에이블 신호(SAEN)를 반전시키는 제 1 센스 앰프 인에이블 신호 발생회로(4220)를 제 1 영역(4200) 내에 제 1 서 브 워드라인 구동회로(4210)에 가까이 배치된다. 제 1 영역(4200)에는 사용되지 않은 더미 트랜지스터들이 존재한다. 제 1 영역(4200)에 존재하는 더미 트랜지스터들을 사용하여 제 1 센스 앰프 인에이블 신호 발생회로(4220)를 구현한다. 마찬가지로, 센스 앰프 인에이블 신호(SAEN)를 반전시키는 제 2 센스 앰프 인에이블 신호 발생회로(4320)를 제 2 영역(4300) 내에 제 2 서브 워드라인 구동회로(4310)에 가까이 배치된다. 제 2 영역(4300)에는 사용되지 않은 더미 트랜지스터들이 존재한다. 제 2 영역(4300)에 존재하는 더미 트랜지스터들을 사용하여 제 2 센스 앰프 인에이블 신호 발생회로(4320)를 구현한다.
도 10에 도시된 메모리 코어(4000)는 센스 앰프 인에이블 신호 발생회로들을 서브 워드라인 구동회로를 포함하는 서브 워드라인 구동회로 영역(SWD)에 배치함으로써, 컨졍션 영역의 사이즈를 줄일 수 있다. 즉, 컨졍션 영역에 다른 논리 회로들을 포함시킬 수 있다.
도 10의 메모리 코어의 동작은 도 3에 도시된 메모리 코어의 동작과 유사하다. 따라서, 도 10의 메모리 코어에 대한 상세한 설명은 생략한다.
상기에서, 워드라인 인에이블 신호는 서브 워드라인 제어신호를 포함하는 신호를 의미한다.
본 발명에 따른 반도체 메모리 장치의 메모리 코어는 DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 장치에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 반도체 메모리 장치의 메모리 코어의 레이아웃을 나타내는 회로도이다.
도 2는 도 1에 도시된 메모리 코어를 상세히 나타낸 블록도이다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 메모리 코어의 블록도이다.
도 4는 도 3에 도시된 메모리 코어에 포함되어 있는 서브 워드라인 구동회로의 하나의 실시예를 나타내는 회로도이다.
도 5는 도 3의 메모리 코어에 포함되어 있는 제 3 서브 워드라인 제어 신호 발생회로의 하나의 실시예를 나타내는 회로도이다.
도 6은 도 3의 메모리 코어에 포함되어 있는 제 1 서브 워드라인 제어신호 발생회로의 하나의 실시예를 나타내는 회로도이다.
도 7은 제 1 서브 워드라인 제어신호(PXIB) 발생회로를 포함하는 제 1 영역의 레이아웃을 나타내는 도면이다.
도 8은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 메모리 코어의 블록도이다.
도 9는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 메모리 코어의 블록도이다.
도 10은 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 메모리 코어의 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
1000, 2000, 3000, 4000 : 메모리 코어
1100, 2100, 3100, 4100 : 코어 컨졍션 블록
1110, 1220, 1320, 2110, 2220, 2320 : 서브 워드라인 제어신호 발생회로
1200, 2200, 3200, 4200 : 제 1 영역
1210, 1310, 2210, 2310, 3210, 3310, 4210, 4310 : 서브 워드라인 구동회로
1300, 2300, 3300, 4300 : 제 2 영역
1400, 1500, 2400, 2500, 3400, 3500, 4400, 4500 : 메모리 셀 어레이
3110, 4110 : 워드라인 인에이블 신호 발생회로
3220, 3320 : 등화 제어신호 발생회로
4220, 4320 : 센스 앰프 인에이블 신호 발생회로

Claims (22)

  1. 제 1 영역에 포함되고 제 1 서브 워드라인 제어신호, 제 2 서브 워드라인 제어신호 및 제 1 메인 워드라인 구동신호에 기초하여 제 1 워드라인 구동신호를 발생시키고 상기 제 1 워드라인 구동신호를 제 1 어레이부에 제공하는 제 1 서브 워드라인 구동회로; 및
    상기 제 1 영역에 포함되고, 서브 워드라인 구동신호에 기초하여 상기 제 1 서브 워드라인 제어신호를 발생시키는 제 1 서브 워드라인 제어신호 발생회로를 포함하는 메모리 코어.
  2. 제 1 항에 있어서,
    상기 제 1 영역은 코어 컨졍션(conjunction) 영역의 외부에 존재하는 것을 특징으로 하는 메모리 코어.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서, 상기 제 1 서브 워드라인 제어신호 발생회로는
    상기 서브 워드라인 구동회로를 포함하는 상기 제 1 영역의 에지(edge) 부분에 존재하는 더미(dummy) 트랜지스터들을 포함하는 것을 특징으로 하는 메모리 코어.
  8. 제 1 항에 있어서, 상기 메모리 코어는
    제 2 영역에 포함되고, 상기 서브 워드라인 구동신호에 기초하여 상기 제 2 서브 워드라인 제어신호를 발생시키는 제 2 서브 워드라인 제어신호 발생회로를 더 포함하는 것을 특징으로 하는 메모리 코어.
  9. 제 8 항에 있어서,
    상기 제 2 영역은 상기 제 1 영역과 분리된 코어 컨졍션 영역인 것을 특징으로 하는 메모리 코어.
  10. 삭제
  11. 제 8 항에 있어서, 상기 메모리 코어는
    제 3 영역에 포함되고 상기 제 1 서브 워드라인 제어신호, 상기 제 2 서브 워드라인 제어신호 및 제 2 메인 워드라인 구동신호에 기초하여 제 2 워드라인 구동신호를 발생시키고 상기 제 2 워드라인 구동신호를 제 2 어레이부에 제공하는 제 2 서브 워드라인 구동회로; 및
    상기 제 3 영역에 포함되고, 상기 서브 워드라인 구동신호에 기초하여 상기 제 1 서브 워드라인 제어신호를 발생시키는 제 3 서브 워드라인 제어신호 발생회로를 더 포함하는 메모리 코어.
  12. 삭제
  13. 삭제
  14. 제 8 항에 있어서, 상기 메모리 코어는
    제 3 영역에 포함되고 상기 제 1 서브 워드라인 제어신호, 상기 제 2 서브 워드라인 제어신호 및 제 2 메인 워드라인 구동신호에 기초하여 제 2 워드라인 구동신호를 발생시키고 상기 제 2 워드라인 구동신호를 제 2 어레이부에 제공하는 제 2 서브 워드라인 구동회로를 더 포함하는 메모리 코어.
  15. 삭제
  16. 삭제
  17. 제 1 영역에 포함되고 제 1 서브 워드라인 제어신호, 제 2 서브 워드라인 제어신호 및 메인 워드라인 구동신호에 기초하여 워드라인 구동신호를 발생시키는 서브 워드라인 구동회로;
    상기 제 1 영역에 포함되고, 서브 워드라인 구동신호에 기초하여 상기 제 1 서브 워드라인 제어신호를 발생시키는 제 1 서브 워드라인 제어신호 발생회로;
    제 2 영역에 포함되고, 상기 서브 워드라인 구동신호에 기초하여 상기 제 2 서브 워드라인 제어신호를 발생시키는 제 2 서브 워드라인 제어신호 발생회로; 및
    상기 워드라인 구동신호에 응답하여 동작하는 어레이부를 포함하는 반도체 메모리 장치.
  18. 코어 컨졍션 영역 외부에 있는 제 1 영역에 배치된 서브 워드라인 구동회로;
    상기 제 1 영역에 배치되고 상기 서브 워드라인 구동회로에 연결되는 제 1 서브 워드라인 제어신호 발생회로; 및
    상기 코어 컨졍션 영역 내부에 배치되고 상기 서브 워드라인 구동회로에 연결되는 제 2 서브 워드라인 제어신호 발생회로를 포함하는 메모리 코어.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 코어 컨졍션 영역 외부에 있는 제 1 영역에 배치된 서브 워드라인 구동회로;
    상기 제 1 영역에 배치되고 상기 서브 워드라인 구동회로에 연결되는 제 1 서브 워드라인 제어신호 발생회로;
    상기 코어 컨졍션 영역 내부에 배치되고 상기 서브 워드라인 구동회로에 연결되는 제 2 서브 워드라인 제어신호 발생회로; 및
    상기 제 1 영역 및 상기 코어 컨졍션 영역과 분리된 제 2 영역에 배치된 어레이부를 포함하는 반도체 메모리 장치.
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