JP2001023373A - 半導体メモリ装置及びそれに適した駆動信号発生器 - Google Patents
半導体メモリ装置及びそれに適した駆動信号発生器Info
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- JP2001023373A JP2001023373A JP2000191666A JP2000191666A JP2001023373A JP 2001023373 A JP2001023373 A JP 2001023373A JP 2000191666 A JP2000191666 A JP 2000191666A JP 2000191666 A JP2000191666 A JP 2000191666A JP 2001023373 A JP2001023373 A JP 2001023373A
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 ノーマル動作中の電流消耗を減らし得る半導
体メモリ装置及びこれに適した駆動信号発生器を提供す
る。 【解決手段】 本発明による半導体メモリ装置は、カラ
ム方向に分割されたサブワードラインＳＵＢ Ｗ／Ｌ
と、カラムアドレスによりサブワードラインＳＵＢＷ／
Ｌを選択的に駆動する駆動信号発生器とを具備する。こ
の駆動信号発生器は、カラムアドレスに対応する選択信
号及び半導体装置の動作モードを指定するモード信号に
よって制御される。本発明による半導体メモリ装置は、
カラムアドレスによってワードラインの一部のみをイネ
ーブルさせる。
体メモリ装置及びこれに適した駆動信号発生器を提供す
る。 【解決手段】 本発明による半導体メモリ装置は、カラ
ム方向に分割されたサブワードラインＳＵＢ Ｗ／Ｌ
と、カラムアドレスによりサブワードラインＳＵＢＷ／
Ｌを選択的に駆動する駆動信号発生器とを具備する。こ
の駆動信号発生器は、カラムアドレスに対応する選択信
号及び半導体装置の動作モードを指定するモード信号に
よって制御される。本発明による半導体メモリ装置は、
カラムアドレスによってワードラインの一部のみをイネ
ーブルさせる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、感知増幅器によってセンシングされるメモ
リセルの数を減らすことにより電流消耗を節減する半導
体メモリ装置及びそれに適した駆動信号発生器に関す
る。
係り、特に、感知増幅器によってセンシングされるメモ
リセルの数を減らすことにより電流消耗を節減する半導
体メモリ装置及びそれに適した駆動信号発生器に関す
る。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（以下、ＤＲＡＭ）は、一般に、その動作プロトコルに
よって分類される。例えば、ロウアドレスストローブ
（ｒｏｗａｄｄｒｅｓｓ ｓｔｒｏｂｅ、以下、ＲＡＳ
Ｂ）信号、カラムアドレスストローブ（ｃｏｌｕｍｎ
ａｄｄｒｅｓｓ ｓｔｒｏｂｅ、以下、ＣＡＳＢ）信号
に基づきアドレスをストローブする方式のＤＲＡＭは、
通常、ＥＤＯ ＤＲＡＭ（ｅｘｔｅｎｄｅｄ ｄａｔａ
ｏｕｔｐｕｔ ＤＲＡＭ）に分類される。
（以下、ＤＲＡＭ）は、一般に、その動作プロトコルに
よって分類される。例えば、ロウアドレスストローブ
（ｒｏｗａｄｄｒｅｓｓ ｓｔｒｏｂｅ、以下、ＲＡＳ
Ｂ）信号、カラムアドレスストローブ（ｃｏｌｕｍｎ
ａｄｄｒｅｓｓ ｓｔｒｏｂｅ、以下、ＣＡＳＢ）信号
に基づきアドレスをストローブする方式のＤＲＡＭは、
通常、ＥＤＯ ＤＲＡＭ（ｅｘｔｅｎｄｅｄ ｄａｔａ
ｏｕｔｐｕｔ ＤＲＡＭ）に分類される。
【０００３】クロック信号に基づきコマンド、アドレ
ス、データをストローブする方式のＤＲＡＭは、シンク
ロナスＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ、
以下、ＳＤＲＡＭ）に分類できる。
ス、データをストローブする方式のＤＲＡＭは、シンク
ロナスＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ、
以下、ＳＤＲＡＭ）に分類できる。
【０００４】また、クロック信号に基づくパケット形態
でコマンド、アドレス、データをストローブする方式
（以下、パケットプロトコル方式と称する）のＤＲＡＭ
はラムバス型ＤＲＡＭ（ｒａｍｂｕｓ ＤＲＡＭ）に分
類できる。
でコマンド、アドレス、データをストローブする方式
（以下、パケットプロトコル方式と称する）のＤＲＡＭ
はラムバス型ＤＲＡＭ（ｒａｍｂｕｓ ＤＲＡＭ）に分
類できる。
【０００５】前者の２形態のＤＲＡＭは、多数のロウア
ドレス及び多数のカラムアドレスが同一のピンを介して
所定の時間的な間隔（ｔＲＣＤｍｉｎ）をおいて入力さ
れるアドレスマルチプレックス方式を採用している。一
方、パケットプロトコル方式を採用したラムバス型ＤＲ
ＡＭは、所定の時間にロウアドレス及びカラムアドレス
が同時に、或いはｔＲＣＤｍｉｎよりも小さい時間中に
入力される方式を採用している。ＤＲＡＭのｒＲＣＤｍ
ｉｎはチップによって違う。
ドレス及び多数のカラムアドレスが同一のピンを介して
所定の時間的な間隔（ｔＲＣＤｍｉｎ）をおいて入力さ
れるアドレスマルチプレックス方式を採用している。一
方、パケットプロトコル方式を採用したラムバス型ＤＲ
ＡＭは、所定の時間にロウアドレス及びカラムアドレス
が同時に、或いはｔＲＣＤｍｉｎよりも小さい時間中に
入力される方式を採用している。ＤＲＡＭのｒＲＣＤｍ
ｉｎはチップによって違う。
【０００６】ここで、ｔＲＣＤｍｉｎは、ロウアドレス
によって規定されたワードラインが活性化されることを
保障する時間間隔を表わす。ｔＲＣＤｍｉｎはまた、カ
ラムアドレスによるビットラインセンシング及び読出し
／書込み動作が行われることを保障する。
によって規定されたワードラインが活性化されることを
保障する時間間隔を表わす。ｔＲＣＤｍｉｎはまた、カ
ラムアドレスによるビットラインセンシング及び読出し
／書込み動作が行われることを保障する。
【０００７】パケットプロトコル方式は、スタティック
ＲＡＭ（ｓｔａｔｉｃ ＲＡＭ、以下、ＳＲＡＭ）方式
に類似している。アドレスノンマルチプレックス方式に
おいて、ロウアドレス及びカラムアドレスは別々のピン
を介して同時に入力できる。
ＲＡＭ（ｓｔａｔｉｃ ＲＡＭ、以下、ＳＲＡＭ）方式
に類似している。アドレスノンマルチプレックス方式に
おいて、ロウアドレス及びカラムアドレスは別々のピン
を介して同時に入力できる。
【０００８】ＤＲＡＭは、ノーマル動作モード、または
リフレッシュ動作モードで動作する。ノーマル動作は、
メモリセルを選択する動作と、読出しか、または書込み
かを判断して選択されたセルのデータ入出力を制御する
動作とに大別される。このうち、メモリセルを選択する
動作は、幾つかの過程を含む。すなわち、この動作は、
先ず、ロウアドレスをデコードして該当するワードライ
ンを選択し、次に、感知増幅器を使って選択されたワー
ドラインに接続されたビットラインを感知増幅し、次
に、カラムアドレスをデコードして該当するビットライ
ンを選択して入出力ラインに出力し、最終的に、ロウア
ドレスによって選択されたワードライン及びカラムアド
レスによって選択されたビットラインに接続されたメモ
リセルが選択される。
リフレッシュ動作モードで動作する。ノーマル動作は、
メモリセルを選択する動作と、読出しか、または書込み
かを判断して選択されたセルのデータ入出力を制御する
動作とに大別される。このうち、メモリセルを選択する
動作は、幾つかの過程を含む。すなわち、この動作は、
先ず、ロウアドレスをデコードして該当するワードライ
ンを選択し、次に、感知増幅器を使って選択されたワー
ドラインに接続されたビットラインを感知増幅し、次
に、カラムアドレスをデコードして該当するビットライ
ンを選択して入出力ラインに出力し、最終的に、ロウア
ドレスによって選択されたワードライン及びカラムアド
レスによって選択されたビットラインに接続されたメモ
リセルが選択される。
【０００９】リフレッシュ動作は、自動的に、かつ、周
期的に行われ、それ自体が連続的に変化する内部アドレ
スを発生させる。リフレッシュ動作は、ワードラインを
選択する動作と、感知増幅器によって選択されたワード
ラインに接続された全てのビットラインを感知増幅して
メモリセルの電荷を回復させる動作とに大別できる。メ
モリセルの電荷を回復させるために、感知増幅器によっ
てワードラインが選択される。
期的に行われ、それ自体が連続的に変化する内部アドレ
スを発生させる。リフレッシュ動作は、ワードラインを
選択する動作と、感知増幅器によって選択されたワード
ラインに接続された全てのビットラインを感知増幅して
メモリセルの電荷を回復させる動作とに大別できる。メ
モリセルの電荷を回復させるために、感知増幅器によっ
てワードラインが選択される。
【００１０】リフレッシュ動作では、内部的に発生され
たアドレスが使用されることを除いては、リフレッシュ
動作中に対応するワードラインを選択する動作は、ノー
マル動作でのそれと同様である。
たアドレスが使用されることを除いては、リフレッシュ
動作中に対応するワードラインを選択する動作は、ノー
マル動作でのそれと同様である。
【００１１】換言すれば、ノーマル動作でロウアドレス
に関わる動作、例えば、ロウアドレスのデコード、選択
されたワードラインの活性化、選択されたワードライン
に接続された全てのビットラインのセンシングなどは、
リフレッシュ動作でのそれと基本的に同様である。両動
作の違いは、ノーマル動作が外部アドレスを使用するの
に対し、リフレッシュ動作は内部アドレスを使用すると
いうことである。
に関わる動作、例えば、ロウアドレスのデコード、選択
されたワードラインの活性化、選択されたワードライン
に接続された全てのビットラインのセンシングなどは、
リフレッシュ動作でのそれと基本的に同様である。両動
作の違いは、ノーマル動作が外部アドレスを使用するの
に対し、リフレッシュ動作は内部アドレスを使用すると
いうことである。
【００１２】図１はＥＤＯ ＲＡＭで行われるワードラ
インの選択を概念的に示すものであり、図２はＳＤＲＡ
Ｍで行われるワードライン選択を概念的に示すものであ
る。
インの選択を概念的に示すものであり、図２はＳＤＲＡ
Ｍで行われるワードライン選択を概念的に示すものであ
る。
【００１３】図１及び図２を参照し、ＥＤＯ ＤＲＡＭ
及びＳＤＲＡＭのノーマル動作の夫々において活性化さ
れるワードライン及びメモリセルの数について説明す
る。ノーマル動作中に、ロウに関わる動作を制御するコ
マンド及びロウアドレスが入力されれば、図１に示され
たように、８Ｋリフレッシュを採用したＥＤＯ ＤＲＡ
Ｍの場合には、実線で示したワードラインが活性化され
る。同様に、４Ｋリフレッシュを採用したＥＤＯ ＤＲ
ＡＭの場合には、実線及び点線で示したワードラインが
全て活性化される。
及びＳＤＲＡＭのノーマル動作の夫々において活性化さ
れるワードライン及びメモリセルの数について説明す
る。ノーマル動作中に、ロウに関わる動作を制御するコ
マンド及びロウアドレスが入力されれば、図１に示され
たように、８Ｋリフレッシュを採用したＥＤＯ ＤＲＡ
Ｍの場合には、実線で示したワードラインが活性化され
る。同様に、４Ｋリフレッシュを採用したＥＤＯ ＤＲ
ＡＭの場合には、実線及び点線で示したワードラインが
全て活性化される。
【００１４】一方、図２に示されたように、４Ｋリフレ
ッシュを採用したＳＤＲＡＭの場合には、バンク内で実
線で示したワードラインが活性化される。従って、８Ｋ
リフレッシュを採用したＥＤＯ ＤＲＡＭ、４Ｋリフレ
ッシュを採用したＥＤＯ ＤＲＡＭ及び４Ｋリフレッシ
ュを採用したＳＤＲＡＭの夫々において、８Ｋ、１６Ｋ
及び４Ｋ個（１つのバンクのみが選択された場合）のメ
モリセルに対してセンシング動作が行われる。
ッシュを採用したＳＤＲＡＭの場合には、バンク内で実
線で示したワードラインが活性化される。従って、８Ｋ
リフレッシュを採用したＥＤＯ ＤＲＡＭ、４Ｋリフレ
ッシュを採用したＥＤＯ ＤＲＡＭ及び４Ｋリフレッシ
ュを採用したＳＤＲＡＭの夫々において、８Ｋ、１６Ｋ
及び４Ｋ個（１つのバンクのみが選択された場合）のメ
モリセルに対してセンシング動作が行われる。
【００１５】実際に、センシングされた８Ｋ個のセルの
うち、４〜３２個のセルに対して読出し及び書込み動作
が行われる。
うち、４〜３２個のセルに対して読出し及び書込み動作
が行われる。
【００１６】読み出される、または書き込まれるメモリ
の位置は、カラムアドレスが印加されるまでは分からな
い。
の位置は、カラムアドレスが印加されるまでは分からな
い。
【００１７】ＥＤＯ ＤＲＡＭやＳＤＲＡＭのようにア
ドレスマルチプレックス方式を採用しているＤＲＡＭの
場合には、ロウアドレスが入力されてからロウに関わる
動作の完了が保障できるように、所定の時間、すなわ
ち、ｔＲＣＤｍｉｎ（Ｒａｓｔｏ Ｃａｓ Ｄｅｌａｙ
ｔｉｍｅ）が経過した後にカラムアドレスが入力される
必要がある。
ドレスマルチプレックス方式を採用しているＤＲＡＭの
場合には、ロウアドレスが入力されてからロウに関わる
動作の完了が保障できるように、所定の時間、すなわ
ち、ｔＲＣＤｍｉｎ（Ｒａｓｔｏ Ｃａｓ Ｄｅｌａｙ
ｔｉｍｅ）が経過した後にカラムアドレスが入力される
必要がある。
【００１８】結果的に、アドレスマルチプレックス方式
を採用しているＤＲＡＭのノーマル動作中には、８Ｋセ
ル（６４Ｍの場合）のうちごく少数のセルが使用される
場合であっても、カラムアドレスが印加されるまでは、
活性化されたワードラインに接続された全てのメモリセ
ルに対してセンシング動作が続かなければならない。そ
の結果、多量のセンシング電流が消耗される。
を採用しているＤＲＡＭのノーマル動作中には、８Ｋセ
ル（６４Ｍの場合）のうちごく少数のセルが使用される
場合であっても、カラムアドレスが印加されるまでは、
活性化されたワードラインに接続された全てのメモリセ
ルに対してセンシング動作が続かなければならない。そ
の結果、多量のセンシング電流が消耗される。
【００１９】図１及び図２を参照して、ＥＤＯ ＤＲＡ
Ｍ及びＳＤＲＡＭのリフレッシュ動作中に活性化される
ワードライン及びメモリセルの数について説明する。リ
フレッシュ動作中に、取りあえず内部アドレスが印加さ
れれば、図１に示されたように、８Ｋリフレッシュを採
用したＥＤＯ ＤＲＡＭの場合には実線で示したワード
ラインが活性化され、これに対し、４Ｋリフレッシュを
採用したＥＤＯ ＤＲＡＭの場合には、実線及び点線で
示したワードラインが全て活性化され、図２に示された
ように、４Ｋリフレッシュを採用したＳＤＲＡＭの場合
にも実線及び点線で示したワードラインが全て活性化さ
れる。従って、８Ｋリフレッシュを採用したＥＤＯ Ｄ
ＲＡＭ、４Ｋリフレッシュを採用したＥＤＯ ＤＲＡＭ
及び４Ｋリフレッシュを採用したＳＤＲＡＭにおいて、
それぞれ８Ｋ、１６Ｋ及び１６Ｋ個のメモリセルに対し
てセンシング動作が行われる。
Ｍ及びＳＤＲＡＭのリフレッシュ動作中に活性化される
ワードライン及びメモリセルの数について説明する。リ
フレッシュ動作中に、取りあえず内部アドレスが印加さ
れれば、図１に示されたように、８Ｋリフレッシュを採
用したＥＤＯ ＤＲＡＭの場合には実線で示したワード
ラインが活性化され、これに対し、４Ｋリフレッシュを
採用したＥＤＯ ＤＲＡＭの場合には、実線及び点線で
示したワードラインが全て活性化され、図２に示された
ように、４Ｋリフレッシュを採用したＳＤＲＡＭの場合
にも実線及び点線で示したワードラインが全て活性化さ
れる。従って、８Ｋリフレッシュを採用したＥＤＯ Ｄ
ＲＡＭ、４Ｋリフレッシュを採用したＥＤＯ ＤＲＡＭ
及び４Ｋリフレッシュを採用したＳＤＲＡＭにおいて、
それぞれ８Ｋ、１６Ｋ及び１６Ｋ個のメモリセルに対し
てセンシング動作が行われる。
【００２０】アドレスマルチプレックス方式を採用する
ＤＲＡＭにおいて、全てのバンクが活性化されたときに
は、ＥＤＯ ＤＲＡＭ及びＳＤＲＡＭのノーマル動作及
びリフレッシュ動作中に活性化されるワードラインの本
数が同様である。
ＤＲＡＭにおいて、全てのバンクが活性化されたときに
は、ＥＤＯ ＤＲＡＭ及びＳＤＲＡＭのノーマル動作及
びリフレッシュ動作中に活性化されるワードラインの本
数が同様である。
【００２１】したがって、アドレスノンマルチプレック
ス方式を採用するＤＲＡＭ、或いはパケットプロトコル
方式を採用するＤＲＡＭは、ロウアドレス及びカラムア
ドレスが同時に、或いはｔＲＣＤｍｉｎよりも小さい時
間中に入力されるので、ノーマル動作中に使用しないメ
モリセルをセンシングする必要がない。
ス方式を採用するＤＲＡＭ、或いはパケットプロトコル
方式を採用するＤＲＡＭは、ロウアドレス及びカラムア
ドレスが同時に、或いはｔＲＣＤｍｉｎよりも小さい時
間中に入力されるので、ノーマル動作中に使用しないメ
モリセルをセンシングする必要がない。
【００２２】従って、アドレスノンマルチプレックス方
式を採用するＤＲＡＭ、或いはパケットプロトコル方式
を採用するＤＲＡＭなどのようにロウアドレス及びカラ
ムアドレスがｔＲＣＤｍｉｎよりも小さい時間中に入力
される半導体メモリ装置において、ノーマル動作中にカ
ラムアドレスによって選択されないメモリセルに対する
センシング動作が防止できるのであれば、消耗される電
流量が節減できるようになる。
式を採用するＤＲＡＭ、或いはパケットプロトコル方式
を採用するＤＲＡＭなどのようにロウアドレス及びカラ
ムアドレスがｔＲＣＤｍｉｎよりも小さい時間中に入力
される半導体メモリ装置において、ノーマル動作中にカ
ラムアドレスによって選択されないメモリセルに対する
センシング動作が防止できるのであれば、消耗される電
流量が節減できるようになる。
【００２３】
【発明が解決しようとする課題】本発明の第１目的は、
ロウアドレス及びカラムアドレスがｔＲＣＤｍｉｎより
も小さい時間中に入力される半導体メモリ装置におい
て、ノーマル動作中に選択されたワードラインに接続さ
れたメモリセルのうち一部だけをセンシングするように
して電流消耗の節減を図るようにした半導体メモリ装置
を提供することである。
ロウアドレス及びカラムアドレスがｔＲＣＤｍｉｎより
も小さい時間中に入力される半導体メモリ装置におい
て、ノーマル動作中に選択されたワードラインに接続さ
れたメモリセルのうち一部だけをセンシングするように
して電流消耗の節減を図るようにした半導体メモリ装置
を提供することである。
【００２４】本発明の第２目的は、前記半導体メモリ装
置に適した駆動信号発生器を提供することである。
置に適した駆動信号発生器を提供することである。
【００２５】
【課題を解決するための手段】前記第１目的を達成する
ために、本発明による半導体メモリ装置は、サブワード
ラインを含む。ここで、サブワードラインは、ワードラ
インをカラム方向に分割して得られ、カラムアドレスに
よってサブワードラインを選択的に駆動する駆動信号発
生器によって規定される。
ために、本発明による半導体メモリ装置は、サブワード
ラインを含む。ここで、サブワードラインは、ワードラ
インをカラム方向に分割して得られ、カラムアドレスに
よってサブワードラインを選択的に駆動する駆動信号発
生器によって規定される。
【００２６】この駆動信号発生器は、カラムアドレスに
対応する選択信号及び半導体装置の動作モードを指定す
るモード信号によって制御される。
対応する選択信号及び半導体装置の動作モードを指定す
るモード信号によって制御される。
【００２７】従って、本発明による半導体メモリ装置
は、ワードラインをカラム方向に分割することにより得
られるサブワードラインのうち一部のみをカラムアドレ
スによって選択することによりセンシングされるメモリ
セルの数を減らす。
は、ワードラインをカラム方向に分割することにより得
られるサブワードラインのうち一部のみをカラムアドレ
スによって選択することによりセンシングされるメモリ
セルの数を減らす。
【００２８】前記第２目的を達成するために、本発明に
よる駆動信号発生器は、カラムアドレスに基づく選択信
号及び前記半導体メモリ装置のノーマルまたはリフレッ
シュ動作を指定するモード信号に応答して制御信号を発
生させる制御信号発生器と、前記ワードライン選択信号
と制御信号とをＡＮＤ演算するＡＮＤゲートと、前記Ａ
ＮＤゲートの出力をラッチして前記サブワードラインド
ライバーに提供するラッチとを含むことを特徴とする。
よる駆動信号発生器は、カラムアドレスに基づく選択信
号及び前記半導体メモリ装置のノーマルまたはリフレッ
シュ動作を指定するモード信号に応答して制御信号を発
生させる制御信号発生器と、前記ワードライン選択信号
と制御信号とをＡＮＤ演算するＡＮＤゲートと、前記Ａ
ＮＤゲートの出力をラッチして前記サブワードラインド
ライバーに提供するラッチとを含むことを特徴とする。
【００２９】
【発明の実施の形態】以下、添付した図面に基づき本発
明の構成及び動作について詳細に説明する。
明の構成及び動作について詳細に説明する。
【００３０】図３は、本発明による半導体メモリ装置の
ワードライン選択動作を示すものである。図３を参照す
れば、ノーマル動作中に、本発明による半導体メモリ装
置はワードラインの一部（以下、サブワードラインと称
する）を駆動する。ここでは、単にアクセスされるメモ
リセルに接続されたサブワードラインのみが駆動され
る。サブワードラインは、ワードラインをカラム方向に
分割して得られたものである。
ワードライン選択動作を示すものである。図３を参照す
れば、ノーマル動作中に、本発明による半導体メモリ装
置はワードラインの一部（以下、サブワードラインと称
する）を駆動する。ここでは、単にアクセスされるメモ
リセルに接続されたサブワードラインのみが駆動され
る。サブワードラインは、ワードラインをカラム方向に
分割して得られたものである。
【００３１】すなわち、点線はロウアドレスによって選
択されたワードラインである。このワードラインのう
ち、実線で示された部分がノーマル動作中にイネーブル
される。ここで、実線は、カラムアドレスによって選択
されたメモリセルに接続されたサブワードラインであ
る。これらのサブワードラインは、ワードラインをカラ
ム方向に分割して得られたものである。
択されたワードラインである。このワードラインのう
ち、実線で示された部分がノーマル動作中にイネーブル
される。ここで、実線は、カラムアドレスによって選択
されたメモリセルに接続されたサブワードラインであ
る。これらのサブワードラインは、ワードラインをカラ
ム方向に分割して得られたものである。
【００３２】図４は、通常のデコーダのブロック構成図
である。図４を参照すれば、半導体メモリ装置のロウ動
作を制御するロウコマンド２が活性化され、かつ、ロウ
アドレスＲＡ０〜ＲＡｎが入力される。ロウアドレスＲ
Ａ０〜ＲＡｎは、プリデコーダ１０によってプリデコー
ドされる。プリデコードされたロウアドレスはメインデ
コーダ２０に入力される。メインデコーダ２０は、Ｘ-
デコーダ２２及び複数個のＮ-デコーダ２４から構成さ
れる。
である。図４を参照すれば、半導体メモリ装置のロウ動
作を制御するロウコマンド２が活性化され、かつ、ロウ
アドレスＲＡ０〜ＲＡｎが入力される。ロウアドレスＲ
Ａ０〜ＲＡｎは、プリデコーダ１０によってプリデコー
ドされる。プリデコードされたロウアドレスはメインデ
コーダ２０に入力される。メインデコーダ２０は、Ｘ-
デコーダ２２及び複数個のＮ-デコーダ２４から構成さ
れる。
【００３３】Ｘ-デコーダ２２に入力されるアドレスが
ロウアドレスの最下位ビットＲＡ０及び次下位ビットＲ
Ａ１の２個であり、Ｎ-デコーダ２４に入力されるアド
レスのビット数が次次下位ビットＲＡ２〜最上位ビット
ＲＡｎであるｎ−１個であると仮定するとき、Ｘ-デコ
ーダ２２の個数は２2=４個、Ｎ-デコーダ２４の個数は
２n-1個となる。
ロウアドレスの最下位ビットＲＡ０及び次下位ビットＲ
Ａ１の２個であり、Ｎ-デコーダ２４に入力されるアド
レスのビット数が次次下位ビットＲＡ２〜最上位ビット
ＲＡｎであるｎ−１個であると仮定するとき、Ｘ-デコ
ーダ２２の個数は２2=４個、Ｎ-デコーダ２４の個数は
２n-1個となる。
【００３４】ワードラインは、Ｘ-デコーダ２２の出力
及びＮ-デコーダ２４の出力の組合せによって選択され
る。従って、選択されたワードラインの本数は２n+1本
となる。
及びＮ-デコーダ２４の出力の組合せによって選択され
る。従って、選択されたワードラインの本数は２n+1本
となる。
【００３５】Ｘ-デコーダ２２の各出力ＰＸ０〜ＰＸ３
は、ワードラインＷ／Ｌ０〜Ｗ／Ｌ２n-1-1を駆動する
ワードラインドライバー３０の４個当り１個ずつ入力さ
れ、夫々のＮ-デコーダ２４の出力は対応する４個のワ
ードラインドライバーに入力される。
は、ワードラインＷ／Ｌ０〜Ｗ／Ｌ２n-1-1を駆動する
ワードラインドライバー３０の４個当り１個ずつ入力さ
れ、夫々のＮ-デコーダ２４の出力は対応する４個のワ
ードラインドライバーに入力される。
【００３６】例えば、ＰＸ０はワードラインドライバー
０、ワードラインドライバー４、、、、ワードラインド
ライバー２n+1-３に入力され、Ｎ-デコーダ０の出力は
ワードラインドライバー０〜ワードラインドライバー３
に入力される。
０、ワードラインドライバー４、、、、ワードラインド
ライバー２n+1-３に入力され、Ｎ-デコーダ０の出力は
ワードラインドライバー０〜ワードラインドライバー３
に入力される。
【００３７】メモリセルアレイ上にワードライン及びワ
ードラインドライバーを配置する方法には２種類があ
る。一つは、メモリセルアレイのカラム方向にワードラ
インを配置し、かつ、メモリセルアレイの終端（または
ワードラインの終端）に一つのワードラインドライバー
を配置してワードラインを駆動する方法である。もう一
つは、ワードラインをカラム方向に分割し、かつ、メモ
リセルアレイ内にワードラインの分割された部分を個別
に駆動するサブワードラインドライバーを配置する方法
である。高集積化したメモリであるほど、後者の方法が
多用される。
ードラインドライバーを配置する方法には２種類があ
る。一つは、メモリセルアレイのカラム方向にワードラ
インを配置し、かつ、メモリセルアレイの終端（または
ワードラインの終端）に一つのワードラインドライバー
を配置してワードラインを駆動する方法である。もう一
つは、ワードラインをカラム方向に分割し、かつ、メモ
リセルアレイ内にワードラインの分割された部分を個別
に駆動するサブワードラインドライバーを配置する方法
である。高集積化したメモリであるほど、後者の方法が
多用される。
【００３８】図５は、従来の技術によるワードライン及
びサブワードラインドライバーのレイアウト図である。
図５を参照すれば、メモリセルアレイ１００はカラム方
向に４つのグループに分割され、２つのグループ毎に１
本のサブワードラインドライバーが配置されている。例
えば、ワードラインＷＬ１は２本のサブワードラインＷ
Ｌ１ａ、ＷＬ１ｂに分割され、各サブワードラインＷＬ
１ａ、ＷＬ１ｂは２つの隣接したグループの長さ分だけ
サブワードラインドライバーから延びる。サブワードラ
インドライバー５０ａ、５０ｂはサブワードラインＷＬ
１ａ及びＷＬ１ｂを夫々分割する。
びサブワードラインドライバーのレイアウト図である。
図５を参照すれば、メモリセルアレイ１００はカラム方
向に４つのグループに分割され、２つのグループ毎に１
本のサブワードラインドライバーが配置されている。例
えば、ワードラインＷＬ１は２本のサブワードラインＷ
Ｌ１ａ、ＷＬ１ｂに分割され、各サブワードラインＷＬ
１ａ、ＷＬ１ｂは２つの隣接したグループの長さ分だけ
サブワードラインドライバーから延びる。サブワードラ
インドライバー５０ａ、５０ｂはサブワードラインＷＬ
１ａ及びＷＬ１ｂを夫々分割する。
【００３９】第１サブワードラインドライバー５０ａは
分割されたサブワードラインＷＬ１ａを駆動し、第２サ
ブワードラインドライバー５０ｂはサブワードラインＷ
Ｌ１ｂを駆動する。
分割されたサブワードラインＷＬ１ａを駆動し、第２サ
ブワードラインドライバー５０ｂはサブワードラインＷ
Ｌ１ｂを駆動する。
【００４０】図５には示していないが、図４のＮ-デコ
ーダ２４のいずれか１つの出力が同一のワードラインの
サブワードラインドライバーに、例えば、第１サブワー
ドラインドライバー５０ａ及び第２サブワードラインド
ライバー５０ｂに入力されるようにカラム方向に布線さ
れる。
ーダ２４のいずれか１つの出力が同一のワードラインの
サブワードラインドライバーに、例えば、第１サブワー
ドラインドライバー５０ａ及び第２サブワードラインド
ライバー５０ｂに入力されるようにカラム方向に布線さ
れる。
【００４１】Ｘ-デコーダ２２の出力ＰＸ０〜ＰＸ３の
夫々は、図５に示されたように、対応するＰＸｉＤ発生
器５２ａ、５２ｂを経由して対応するサブワードライン
ドライバーに入力されるようにロウ方向に布線される。
夫々は、図５に示されたように、対応するＰＸｉＤ発生
器５２ａ、５２ｂを経由して対応するサブワードライン
ドライバーに入力されるようにロウ方向に布線される。
【００４２】詳細には、ワードラインが選択され、か
つ、ＰＸ０が活性状態になると、ＰＸ０はＰＸｉＤ発生
器５２ａ、５２ｂを経由してサブワードラインドライバ
ー５０ａ、５０ｂをイネーブルさせる。従って、２本の
サブワードラインＷＬ１ａ、ＷＬ１ｂがイネーブルされ
る。これにより、サブワードラインＷＬ１ａ、ＷＬ１ｂ
を含む選択されたワードラインＷＬ１に属する全てのメ
モリセルでセンシング動作が行われる。
つ、ＰＸ０が活性状態になると、ＰＸ０はＰＸｉＤ発生
器５２ａ、５２ｂを経由してサブワードラインドライバ
ー５０ａ、５０ｂをイネーブルさせる。従って、２本の
サブワードラインＷＬ１ａ、ＷＬ１ｂがイネーブルされ
る。これにより、サブワードラインＷＬ１ａ、ＷＬ１ｂ
を含む選択されたワードラインＷＬ１に属する全てのメ
モリセルでセンシング動作が行われる。
【００４３】選択されたワードラインに接続されたメモ
リセルのうち、メモリセルはカラムアドレスによって選
択される。
リセルのうち、メモリセルはカラムアドレスによって選
択される。
【００４４】ここで、カラムアドレスの最上位ビットＭ
ＳＢをＣＡｉとし、かつ、これがＣＡｉ=Ｈに入力され
るとするとき、同一のワードラインに接続されたメモリ
セルのうちＣＡｉ=Ｌによって選択できるメモリセルの
半分は余計にセンシングされる。
ＳＢをＣＡｉとし、かつ、これがＣＡｉ=Ｈに入力され
るとするとき、同一のワードラインに接続されたメモリ
セルのうちＣＡｉ=Ｌによって選択できるメモリセルの
半分は余計にセンシングされる。
【００４５】この場合、ＣＡｉ=Ｌによって選択される
メモリセルに接続されたサブワードラインドライバーを
ディスエーブルさせ、かつ、ＣＡｉ=Ｈによって選択さ
れるメモリセルに接続されたサブワードラインドライバ
ーのみをイネーブルさせると、電流消耗が減る。
メモリセルに接続されたサブワードラインドライバーを
ディスエーブルさせ、かつ、ＣＡｉ=Ｈによって選択さ
れるメモリセルに接続されたサブワードラインドライバ
ーのみをイネーブルさせると、電流消耗が減る。
【００４６】さらに図５を参照すれば、実際に各サブワ
ードラインドライバーに入力される信号はＰＸｉ（ｉ=
０、１、２、３）ではなく、ＰＸｉＤ発生器の出力であ
るＰＸｉＤである。もし、ＰＸｉＤ発生器５２ａ、５２
ｂが共にイネーブルされなければ、対応するサブワード
ラインドライバーがいずれもイネーブルできない。従っ
て、サブワードラインもまたイネーブルできない。
ードラインドライバーに入力される信号はＰＸｉ（ｉ=
０、１、２、３）ではなく、ＰＸｉＤ発生器の出力であ
るＰＸｉＤである。もし、ＰＸｉＤ発生器５２ａ、５２
ｂが共にイネーブルされなければ、対応するサブワード
ラインドライバーがいずれもイネーブルできない。従っ
て、サブワードラインもまたイネーブルできない。
【００４７】図６は、図５のＰＸｉＤ発生器の詳細回路
図である。各ＰＸｉＤ発生器は、ラッチ６０及びドライ
バー６２を具備する。
図である。各ＰＸｉＤ発生器は、ラッチ６０及びドライ
バー６２を具備する。
【００４８】ラッチ６０は、ゲートとソースとが交互に
接続された２つのＰＭＯＳトランジスタＰ１、Ｐ２、夫
々のＰＭＯＳトランジスタＰ１、Ｐ２に直列に接続され
た２つのＮＭＯＳトランジスタＮ１、Ｎ２、及び両ＮＭ
ＯＳトランジスタＮ１、Ｎ２のゲート間に接続されたイ
ンバータＩＮＶを具備する。
接続された２つのＰＭＯＳトランジスタＰ１、Ｐ２、夫
々のＰＭＯＳトランジスタＰ１、Ｐ２に直列に接続され
た２つのＮＭＯＳトランジスタＮ１、Ｎ２、及び両ＮＭ
ＯＳトランジスタＮ１、Ｎ２のゲート間に接続されたイ
ンバータＩＮＶを具備する。
【００４９】ラッチ６０は、ＰＸｉ信号をラッチする。
例えば、第１ＮＭＯＳトランジスタＮ１のゲートに印加
されるＰＸｉ信号がハイレバル（以下、"Ｈ"と称する）
であれば、第１ＮＭＯＳトランジスタＮ１はターンオン
されて第１ＮＭＯＳトランジスタＮ１のドレイン電位が
ローレベル（以下、"Ｌ"と称する）となる。一方、ＰＸ
ｉはインバータＩＮＶによって反転されるので、第２Ｎ
ＭＯＳトランジスタＮ２のゲートには"Ｌ"が印加され
る。これにより、第２ＮＭＯＳトランジスタＮ２はター
ンオフされて第２ＮＭＯＳトランジスタＮ２のドレイン
電位が"Ｈ"となる。
例えば、第１ＮＭＯＳトランジスタＮ１のゲートに印加
されるＰＸｉ信号がハイレバル（以下、"Ｈ"と称する）
であれば、第１ＮＭＯＳトランジスタＮ１はターンオン
されて第１ＮＭＯＳトランジスタＮ１のドレイン電位が
ローレベル（以下、"Ｌ"と称する）となる。一方、ＰＸ
ｉはインバータＩＮＶによって反転されるので、第２Ｎ
ＭＯＳトランジスタＮ２のゲートには"Ｌ"が印加され
る。これにより、第２ＮＭＯＳトランジスタＮ２はター
ンオフされて第２ＮＭＯＳトランジスタＮ２のドレイン
電位が"Ｈ"となる。
【００５０】第１ＮＭＯＳトランジスタＮ１のドレイン
は第２ＰＭＯＳトランジスタＰ２のゲートに接続され、
かつ、第２ＮＭＯＳトランジスタＮ２のドレインは第１
ＰＭＯＳトランジスタＰ１のゲートに接続されるので、
第１ＰＭＯＳトランジスタＰ１はターンオフされ、か
つ、第２ＰＭＯＳトランジスタＰ２はターンオンされ
る。
は第２ＰＭＯＳトランジスタＰ２のゲートに接続され、
かつ、第２ＮＭＯＳトランジスタＮ２のドレインは第１
ＰＭＯＳトランジスタＰ１のゲートに接続されるので、
第１ＰＭＯＳトランジスタＰ１はターンオフされ、か
つ、第２ＰＭＯＳトランジスタＰ２はターンオンされ
る。
【００５１】これにより、第１ＮＭＯＳトランジスタＮ
１のドレインは"Ｌ"を、第２ＮＭＯＳトランジスタＮ２
のドレインは"Ｈ"を維持する。
１のドレインは"Ｌ"を、第２ＮＭＯＳトランジスタＮ２
のドレインは"Ｈ"を維持する。
【００５２】これに対し、第１ＮＭＯＳトランジスタＮ
１のゲートに印加されるＰＸｉが"Ｌ"であれば、第１Ｎ
ＭＯＳトランジスタＮ１はターンオフされて第１ＮＭＯ
ＳトランジスタＮ１のドレイン電位が"Ｈ"となる。一
方、ＰＸｉはインバータＩＮＶによって反転されるの
で、第２ＮＭＯＳトランジスタＮ２のゲートには"Ｈ"が
印加される。これにより、第２ＮＭＯＳトランジスタＮ
２はターンオンされて第２ＮＭＯＳトランジスタＮ２の
ドレイン電位が"Ｌ"となる。
１のゲートに印加されるＰＸｉが"Ｌ"であれば、第１Ｎ
ＭＯＳトランジスタＮ１はターンオフされて第１ＮＭＯ
ＳトランジスタＮ１のドレイン電位が"Ｈ"となる。一
方、ＰＸｉはインバータＩＮＶによって反転されるの
で、第２ＮＭＯＳトランジスタＮ２のゲートには"Ｈ"が
印加される。これにより、第２ＮＭＯＳトランジスタＮ
２はターンオンされて第２ＮＭＯＳトランジスタＮ２の
ドレイン電位が"Ｌ"となる。
【００５３】第１ＮＭＯＳトランジスタＮ１のドレイン
は第２ＰＭＯＳトランジスタＰ２のゲートに接続され、
かつ、第２ＮＭＯＳトランジスタＮ２のドレインは第１
ＰＭＯＳトランジスタＰ１のゲートに接続されるので、
第１ＰＭＯＳトランジスタＰ１はターンオンされ、か
つ、第２ＰＭＯＳトランジスタＰ２はターンオフされ
る。
は第２ＰＭＯＳトランジスタＰ２のゲートに接続され、
かつ、第２ＮＭＯＳトランジスタＮ２のドレインは第１
ＰＭＯＳトランジスタＰ１のゲートに接続されるので、
第１ＰＭＯＳトランジスタＰ１はターンオンされ、か
つ、第２ＰＭＯＳトランジスタＰ２はターンオフされ
る。
【００５４】これにより、第１ＮＭＯＳトランジスタＮ
１のドレインは"Ｈ"を、第２ＮＭＯＳトランジスタＮ２
のドレインは"Ｌ"を維持する。
１のドレインは"Ｈ"を、第２ＮＭＯＳトランジスタＮ２
のドレインは"Ｌ"を維持する。
【００５５】ＰＸｉ信号は、第１ＮＭＯＳトランジスタ
Ｎ１のドレインを経由してドライバー６２の入力として
印加される。ドライバー６２は入力信号を反転させて出
力する。
Ｎ１のドレインを経由してドライバー６２の入力として
印加される。ドライバー６２は入力信号を反転させて出
力する。
【００５６】ＰＸｉ信号は第１ＮＭＯＳトランジスタＮ
１のドレインで反転され、さらにドライバー６２で反転
されるので、ＰＸｉＤとＰＸｉとは同位相となる。
１のドレインで反転され、さらにドライバー６２で反転
されるので、ＰＸｉＤとＰＸｉとは同位相となる。
【００５７】本発明では、ＰＸｉに対して論理操作を行
なう。本発明は１対のＰＸｉＤ発生器のうちいずれか一
方をイネーブルさせ、他方をディスエーブルさせる制御
信号を使用する。この制御信号は選択信号に応答して発
生する。選択信号はカラムアドレス及びモード信号に基
づきＰＸｉＤ発生器を選択する。モード信号は半導体メ
モリ装置のノーマルまたはリフレッシュ動作を指定す
る。
なう。本発明は１対のＰＸｉＤ発生器のうちいずれか一
方をイネーブルさせ、他方をディスエーブルさせる制御
信号を使用する。この制御信号は選択信号に応答して発
生する。選択信号はカラムアドレス及びモード信号に基
づきＰＸｉＤ発生器を選択する。モード信号は半導体メ
モリ装置のノーマルまたはリフレッシュ動作を指定す
る。
【００５８】図７は、本発明による半導体メモリ装置に
おいて、ワードライン及びサブワードラインドライバー
の配置の好ましい実施形態を示すレイアウト図である。
本発明が図５に示された従来技術と違う点は、ＰＸｉＤ
発生器が制御信号ＲＣＡｉ／ＲＣＡｉＢによって夫々イ
ネーブル／ディスエーブルされるということである。こ
の制御信号ＲＣＡｉ／ＲＣＡｉＢは、カラムアドレスと
モード信号とを論理操作することによって発生される。
おいて、ワードライン及びサブワードラインドライバー
の配置の好ましい実施形態を示すレイアウト図である。
本発明が図５に示された従来技術と違う点は、ＰＸｉＤ
発生器が制御信号ＲＣＡｉ／ＲＣＡｉＢによって夫々イ
ネーブル／ディスエーブルされるということである。こ
の制御信号ＲＣＡｉ／ＲＣＡｉＢは、カラムアドレスと
モード信号とを論理操作することによって発生される。
【００５９】詳細には、ＰＸ０が活性化され、かつ、Ｒ
ＣＡｉＢ=Ｈ（ＲＣＡｉ=Ｌ）であれば、サブワードライ
ンドライバー７０ａのみがイネーブルされる。従って、
第１番目のワードラインの半分、すなわち、サブワード
ラインＷＬ１ａのみがイネーブルされる。
ＣＡｉＢ=Ｈ（ＲＣＡｉ=Ｌ）であれば、サブワードライ
ンドライバー７０ａのみがイネーブルされる。従って、
第１番目のワードラインの半分、すなわち、サブワード
ラインＷＬ１ａのみがイネーブルされる。
【００６０】一方、ＰＸ０が活性化され、かつ、ＲＣＡ
ｉ=Ｈ（ＲＣＡｉＢ）=Ｌであれば、サブワードラインド
ライバー７０ｂのみがイネーブルされる。従って、どの
時点においても第１番目のワードラインの半分のみがイ
ネーブルされる。
ｉ=Ｈ（ＲＣＡｉＢ）=Ｌであれば、サブワードラインド
ライバー７０ｂのみがイネーブルされる。従って、どの
時点においても第１番目のワードラインの半分のみがイ
ネーブルされる。
【００６１】すなわち、ＰＸｉＤ発生器はＲＣＡｉ／Ｒ
ＣＡｉＢによってイネーブル／ディスエーブルされるの
で、ワードラインのサブワードラインのうち一部のみが
イネーブルされ、その結果、電流消耗が減る。
ＣＡｉＢによってイネーブル／ディスエーブルされるの
で、ワードラインのサブワードラインのうち一部のみが
イネーブルされ、その結果、電流消耗が減る。
【００６２】ＰＸｉＤ発生器のイネーブル／ディスエー
ブルはＰＸｉとＲＣＡｉ／ＲＣＡｉＢとを論理操作する
ことによって行われる。
ブルはＰＸｉとＲＣＡｉ／ＲＣＡｉＢとを論理操作する
ことによって行われる。
【００６３】図８は、図７に示された制御信号ＲＣＡｉ
／ＲＣＡｉＢを発生する制御信号発生器の回路図であ
る。図８を参照すれば、制御信号ＲＣＡｉ／ＲＣＡｉＢ
を発生させる制御信号発生器は、二つのゲート、すなわ
ち、第１ＯＲゲート８２及び第２ＯＲゲート８４を具備
する。前記第１ＯＲゲート８２は、カラムアドレスの最
上位ビットであるＣＡｉ及びモード信号ψＲＦＨを入力
してＲＣＡｉを発生させる。前記第２ＯＲゲート８４
は、ＣＡｉに対して相補的な論理レベルを有するＣＡｉ
Ｂ及びモード信号ψＲＦＨを入力してＲＣＡｉＢを発生
させる。
／ＲＣＡｉＢを発生する制御信号発生器の回路図であ
る。図８を参照すれば、制御信号ＲＣＡｉ／ＲＣＡｉＢ
を発生させる制御信号発生器は、二つのゲート、すなわ
ち、第１ＯＲゲート８２及び第２ＯＲゲート８４を具備
する。前記第１ＯＲゲート８２は、カラムアドレスの最
上位ビットであるＣＡｉ及びモード信号ψＲＦＨを入力
してＲＣＡｉを発生させる。前記第２ＯＲゲート８４
は、ＣＡｉに対して相補的な論理レベルを有するＣＡｉ
Ｂ及びモード信号ψＲＦＨを入力してＲＣＡｉＢを発生
させる。
【００６４】夫々のＯＲゲート８２、８４は、ＮＯＲゲ
ート８２ａ、８４ａ及びインバータ８２ｂ、８４ｂを具
備する。ここで、ψＲＦＨは半導体メモリ装置の動作モ
ードを表わすモード信号であって、ψＲＦＨが"Ｈ"の場
合にはリフレッシュモードであることを、そして"Ｌ"の
場合にはノーマルモードであることを表わす。
ート８２ａ、８４ａ及びインバータ８２ｂ、８４ｂを具
備する。ここで、ψＲＦＨは半導体メモリ装置の動作モ
ードを表わすモード信号であって、ψＲＦＨが"Ｈ"の場
合にはリフレッシュモードであることを、そして"Ｌ"の
場合にはノーマルモードであることを表わす。
【００６５】ψＲＦＨが"Ｈ"、すなわち、リフレッシュ
モードであれば、第１及び第２ＯＲゲート８２及び８４
はＣＡｉ、ＣＡｉＢの論理レベルに寄らずに"Ｈ"をもつ
制御信号ＲＣＡｉ、ＲＣＡｉＢを出力する。これによ
り、ＰＸｉＤ発生器がＰＸｉによってイネーブル／ディ
スエーブルされる。
モードであれば、第１及び第２ＯＲゲート８２及び８４
はＣＡｉ、ＣＡｉＢの論理レベルに寄らずに"Ｈ"をもつ
制御信号ＲＣＡｉ、ＲＣＡｉＢを出力する。これによ
り、ＰＸｉＤ発生器がＰＸｉによってイネーブル／ディ
スエーブルされる。
【００６６】例えば、サブワードラインＷＬ１ａ、ＷＬ
１ｂがいずれもＰＸ０によってイネーブル／ディスエー
ブルされるので、ワードラインＷＬ１に接続された全て
のメモリセルに対してセンシング動作が行われる。
１ｂがいずれもＰＸ０によってイネーブル／ディスエー
ブルされるので、ワードラインＷＬ１に接続された全て
のメモリセルに対してセンシング動作が行われる。
【００６７】ψＲＦＨが"Ｌ"、すなわち、ノーマルモー
ドであれば、第１及び第２ＯＲゲート８２及び８４はＣ
Ａｉ、ＣＡｉＢの論理レベルに依存する制御信号ＲＣＡ
ｉ、ＲＣＡｉＢを出力する。これにより、ワードライン
のうち一部のみが駆動される。
ドであれば、第１及び第２ＯＲゲート８２及び８４はＣ
Ａｉ、ＣＡｉＢの論理レベルに依存する制御信号ＲＣＡ
ｉ、ＲＣＡｉＢを出力する。これにより、ワードライン
のうち一部のみが駆動される。
【００６８】ＣＡｉが"Ｈ"、すなわち、ＣＡｉＢ=Ｌで
あれば、第１ＯＲゲート８２から出力されるＲＣＡｉも
また"Ｈ"となる。これにより、ＲＣＡｉに関わるＰＸｉ
Ｄ発生器がＰＸｉに依存してイネーブル／ディスエーブ
ルされる。例えば、第２ＰＸｉＤ発生器７２ｂがＰＸ０
に依存してイネーブル／ディスエーブルされる。
あれば、第１ＯＲゲート８２から出力されるＲＣＡｉも
また"Ｈ"となる。これにより、ＲＣＡｉに関わるＰＸｉ
Ｄ発生器がＰＸｉに依存してイネーブル／ディスエーブ
ルされる。例えば、第２ＰＸｉＤ発生器７２ｂがＰＸ０
に依存してイネーブル／ディスエーブルされる。
【００６９】一方、ＣＡｉＢは"Ｌ"であるので、第２Ｏ
Ｒゲート８４から出力されるＲＣＡｉＢもまた"Ｌ"とな
る。これにより、図７を参照して説明したように、ＲＣ
ＡｉＢに関わるＰＸｉＤ発生器がＰＸｉに寄らずにディ
スエーブルされる。例えば、第１ＰＸｉＤ発生器７２ａ
がＰＸ０に寄らずにディスエーブルされる。
Ｒゲート８４から出力されるＲＣＡｉＢもまた"Ｌ"とな
る。これにより、図７を参照して説明したように、ＲＣ
ＡｉＢに関わるＰＸｉＤ発生器がＰＸｉに寄らずにディ
スエーブルされる。例えば、第１ＰＸｉＤ発生器７２ａ
がＰＸ０に寄らずにディスエーブルされる。
【００７０】この状態、すなわち、ＣＡｉ=Ｈで、か
つ、ＣＡｉＢ=Ｌである状態で、例えば、ＰＸ０が活性
化されるとしても、第１ＰＸｉＤ発生器７２ａはディス
エーブルされ、第２ＰＸｉＤ発生器７２ｂのみがイネー
ブルされる。さらに、第１サブワードラインドライバー
７０ａはディスエーブルされ、第２サブワードラインド
ライバー７０ｂはイネーブルされる。従って、第１サブ
ワードラインＷＬ１ａは駆動されず、第２サブワードラ
インＷＬ１ｂのみが駆動される。これにより、第２サブ
ワードラインＷＬ１ｂに接続されたメモリセルのみがセ
ンシングされる。
つ、ＣＡｉＢ=Ｌである状態で、例えば、ＰＸ０が活性
化されるとしても、第１ＰＸｉＤ発生器７２ａはディス
エーブルされ、第２ＰＸｉＤ発生器７２ｂのみがイネー
ブルされる。さらに、第１サブワードラインドライバー
７０ａはディスエーブルされ、第２サブワードラインド
ライバー７０ｂはイネーブルされる。従って、第１サブ
ワードラインＷＬ１ａは駆動されず、第２サブワードラ
インＷＬ１ｂのみが駆動される。これにより、第２サブ
ワードラインＷＬ１ｂに接続されたメモリセルのみがセ
ンシングされる。
【００７１】一方、ＣＡｉが"Ｌ"、すなわち、ＣＡｉＢ
＝Ｈであれば、第１ＯＲゲート８２から出力されるＲＣ
Ａｉもまた"Ｌ"となる。これにより、図７を参照して説
明したように、ＲＣＡｉに関わるＰＸｉＤ発生器がＰＸ
ｉに寄らずにディスエーブルされる。例えば、第２ＰＸ
ｉＤ発生器７２ｂがＰＸ０に寄らずにディスエーブルさ
れる。
＝Ｈであれば、第１ＯＲゲート８２から出力されるＲＣ
Ａｉもまた"Ｌ"となる。これにより、図７を参照して説
明したように、ＲＣＡｉに関わるＰＸｉＤ発生器がＰＸ
ｉに寄らずにディスエーブルされる。例えば、第２ＰＸ
ｉＤ発生器７２ｂがＰＸ０に寄らずにディスエーブルさ
れる。
【００７２】一方、ＣＡｉＢは"Ｈ"であるので、第２Ｏ
Ｒゲート８４から出力されるＲＣＡｉＢもまた"Ｈ"とな
る。これにより、図７を参照して説明したように、ＲＣ
ＡｉＢに関わるＰＸｉＤ発生器がＰＸｉに依存してイネ
ーブル／ディスエーブルされる。例えば、第１ＰＸｉＤ
発生器７２ａがＰＸ０に依存してイネーブル／ディスエ
ーブルされる。
Ｒゲート８４から出力されるＲＣＡｉＢもまた"Ｈ"とな
る。これにより、図７を参照して説明したように、ＲＣ
ＡｉＢに関わるＰＸｉＤ発生器がＰＸｉに依存してイネ
ーブル／ディスエーブルされる。例えば、第１ＰＸｉＤ
発生器７２ａがＰＸ０に依存してイネーブル／ディスエ
ーブルされる。
【００７３】この状態、すなわち、ＣＡｉ=Ｌ、ＣＡｉ
Ｂ=Ｈの状態で、例えば、ＰＸ０が活性化されるとして
も、第１ＰＸｉＤ発生器７２ａがイネーブルされ、第２
ＰＸｉＤ発生器７２ｂはディスエーブルされる。これに
より、第１サブワードラインドライバー７０ａがイネー
ブルされ、第２サブワードラインドライバー７０ｂがデ
ィスエーブルされる。従って、第１サブワードラインＷ
Ｌ１ａが駆動され、第２サブワードラインＷＬ１ｂは駆
動されない。その結果、第１サブワードラインＷＬ１ａ
に接続されたメモリセルのみがセンシングされる。
Ｂ=Ｈの状態で、例えば、ＰＸ０が活性化されるとして
も、第１ＰＸｉＤ発生器７２ａがイネーブルされ、第２
ＰＸｉＤ発生器７２ｂはディスエーブルされる。これに
より、第１サブワードラインドライバー７０ａがイネー
ブルされ、第２サブワードラインドライバー７０ｂがデ
ィスエーブルされる。従って、第１サブワードラインＷ
Ｌ１ａが駆動され、第２サブワードラインＷＬ１ｂは駆
動されない。その結果、第１サブワードラインＷＬ１ａ
に接続されたメモリセルのみがセンシングされる。
【００７４】すなわち、ＣＡｉ／ＣＡｉＢの論理レベル
によって第１サブワードラインＷＬ１ａまたは第２サブ
ワードラインＷＬ１ｂのいずれか一方が駆動される。第
１サブワードラインＷＬ１ａ及び第２サブワードライン
ＷＬ１ｂはワードラインＷＬ１をカラム方向に分割して
得られたものであるから、ＣＡｉ／ＣＡｉＢによってワ
ードラインＷＬ１に接続されたメモリセルのうち高い方
のカラムアドレスのメモリセルあるいは低い方のカラム
アドレスのメモリセルのみがセンシングされるので、ワ
ードラインに接続された全てのメモリセルがセンシング
される従来の場合に比べてセンシング電流を約半分に減
らし得る。
によって第１サブワードラインＷＬ１ａまたは第２サブ
ワードラインＷＬ１ｂのいずれか一方が駆動される。第
１サブワードラインＷＬ１ａ及び第２サブワードライン
ＷＬ１ｂはワードラインＷＬ１をカラム方向に分割して
得られたものであるから、ＣＡｉ／ＣＡｉＢによってワ
ードラインＷＬ１に接続されたメモリセルのうち高い方
のカラムアドレスのメモリセルあるいは低い方のカラム
アドレスのメモリセルのみがセンシングされるので、ワ
ードラインに接続された全てのメモリセルがセンシング
される従来の場合に比べてセンシング電流を約半分に減
らし得る。
【００７５】図７には、ＣＡｉがカラムアドレスの最上
位ビットであり、ワードラインがカラム方向に２分割さ
れている場合が示されているが、これに限定されず、ワ
ードラインを２q（ここで、ｑ=１、２、３、、、）本の
サブワードラインに分割し、カラムアドレスの上位ビッ
トのうちｑビットを使用することにより、センシング電
流を１／２、１／４、１／８、、、に減らし得ることは
明らかである。
位ビットであり、ワードラインがカラム方向に２分割さ
れている場合が示されているが、これに限定されず、ワ
ードラインを２q（ここで、ｑ=１、２、３、、、）本の
サブワードラインに分割し、カラムアドレスの上位ビッ
トのうちｑビットを使用することにより、センシング電
流を１／２、１／４、１／８、、、に減らし得ることは
明らかである。
【００７６】図９は、図７のＰＸｉＤ発生器の回路図で
ある。図中、図６に示された回路と同一の動作を行なう
ものに対しては同一の符号を付し、それについての詳細
な説明を省略する。
ある。図中、図６に示された回路と同一の動作を行なう
ものに対しては同一の符号を付し、それについての詳細
な説明を省略する。
【００７７】図９の回路は、図６のそれに比べて、ＲＣ
Ａｉ／ＲＣＡｉＢによってラッチ６０をイネーブル／デ
ィスエーブルさせるＡＮＤゲート９２をさらに具備す
る。ＡＮＤゲート９２は、ＮＡＮＤゲート９２ａ及びイ
ンバータ９２ｂを具備する。
Ａｉ／ＲＣＡｉＢによってラッチ６０をイネーブル／デ
ィスエーブルさせるＡＮＤゲート９２をさらに具備す
る。ＡＮＤゲート９２は、ＮＡＮＤゲート９２ａ及びイ
ンバータ９２ｂを具備する。
【００７８】例えば、図７の第１ＰＸｉＤ発生器７２ａ
の場合にはＡＮＤゲート９２にＰＸ０及びＲＣＡｉＢが
入力され、第２ＰＸｉＤ発生器７２ｂの場合にはＡＮＤ
ゲート９２にＰＸ０及びＲＣＡｉが入力される。
の場合にはＡＮＤゲート９２にＰＸ０及びＲＣＡｉＢが
入力され、第２ＰＸｉＤ発生器７２ｂの場合にはＡＮＤ
ゲート９２にＰＸ０及びＲＣＡｉが入力される。
【００７９】第１ＰＸｉＤ発生器７２ａの場合、ＡＮＤ
ゲート９２に入力されるＲＣＡｉＢが"Ｈ"であれば、Ｐ
Ｘ０の論理レベルに依存して"Ｈ"または"Ｌ"のＰＸ０Ｄ
を出力する。一方、ＲＣＡｉＢが"Ｌ"であれば、ＰＸ０
の論理レベルに寄らずに"Ｌ"のＰＸ０Ｄを出力する。こ
れにより、第１サブワードラインドライバー７０ａはＲ
ＣＡｉＢが"Ｈ"であればＰＸ０に依存してイネーブルま
たはディスエーブルされ、ＲＣＡｉＢが"Ｌ"であれば、
ＰＸ０に寄らずにディスエーブルされる。
ゲート９２に入力されるＲＣＡｉＢが"Ｈ"であれば、Ｐ
Ｘ０の論理レベルに依存して"Ｈ"または"Ｌ"のＰＸ０Ｄ
を出力する。一方、ＲＣＡｉＢが"Ｌ"であれば、ＰＸ０
の論理レベルに寄らずに"Ｌ"のＰＸ０Ｄを出力する。こ
れにより、第１サブワードラインドライバー７０ａはＲ
ＣＡｉＢが"Ｈ"であればＰＸ０に依存してイネーブルま
たはディスエーブルされ、ＲＣＡｉＢが"Ｌ"であれば、
ＰＸ０に寄らずにディスエーブルされる。
【００８０】第２ＰＸｉＤ発生器７２ｂの場合、ＡＮＤ
ゲート９２に入力されるＲＣＡｉが"Ｈ"であれば、ＰＸ
０の論理レベルに依存して"Ｈ"または"Ｌ"のＰＸ０Ｄを
出力する。一方、ＲＣＡｉが"Ｌ"であれば、ＰＸ０の論
理レベルに寄らずに"Ｌ"のＰＸ０Ｄを出力する。これに
より、第２サブワードラインドライバー７０ｂは、ＲＣ
Ａｉが"Ｈ"であればＰＸ０に依存してイネーブルまたは
ディスエーブルされ、ＲＣＡｉが"Ｌ"であればＰＸ０に
寄らずにディスエーブルされる。
ゲート９２に入力されるＲＣＡｉが"Ｈ"であれば、ＰＸ
０の論理レベルに依存して"Ｈ"または"Ｌ"のＰＸ０Ｄを
出力する。一方、ＲＣＡｉが"Ｌ"であれば、ＰＸ０の論
理レベルに寄らずに"Ｌ"のＰＸ０Ｄを出力する。これに
より、第２サブワードラインドライバー７０ｂは、ＲＣ
Ａｉが"Ｈ"であればＰＸ０に依存してイネーブルまたは
ディスエーブルされ、ＲＣＡｉが"Ｌ"であればＰＸ０に
寄らずにディスエーブルされる。
【００８１】図８を参照すれば、リフレッシュモード、
すなわち、ψＲＦＨ=Ｈであれば、ＲＣＡｉ／ＲＣＡｉ
Ｂはいずれも"Ｈ"である。従って、ＰＸｉＤ発生器７２
ａ、７２ｂ、サブワードラインドライバー７０ａ、７０
ｂ、サブワードラインＷＬ１ａ、ＷＬ１ｂはいずれもＰ
Ｘ０に依存してイネーブルまたはディスエーブルされ
る。
すなわち、ψＲＦＨ=Ｈであれば、ＲＣＡｉ／ＲＣＡｉ
Ｂはいずれも"Ｈ"である。従って、ＰＸｉＤ発生器７２
ａ、７２ｂ、サブワードラインドライバー７０ａ、７０
ｂ、サブワードラインＷＬ１ａ、ＷＬ１ｂはいずれもＰ
Ｘ０に依存してイネーブルまたはディスエーブルされ
る。
【００８２】一方、ノーマルモード、すなわち、ψＲＦ
Ｈ=Ｌであれば、ＲＣＡｉ／ＲＣＡｉＢはＣＡｉ／ＣＡ
ｉＢに依存する論理レベルをもつことになるので、ＰＸ
ｉＤ発生器７２ａ、７２ｂ、サブワードラインドライバ
ー７０ａ、７０ｂ、サブワードラインＷＬ１ａ、ＷＬ１
ｂはいずれもＰＸ０及びＣＡｉ／ＣＡｉＢに依存してイ
ネーブルまたはディスエーブルされる。
Ｈ=Ｌであれば、ＲＣＡｉ／ＲＣＡｉＢはＣＡｉ／ＣＡ
ｉＢに依存する論理レベルをもつことになるので、ＰＸ
ｉＤ発生器７２ａ、７２ｂ、サブワードラインドライバ
ー７０ａ、７０ｂ、サブワードラインＷＬ１ａ、ＷＬ１
ｂはいずれもＰＸ０及びＣＡｉ／ＣＡｉＢに依存してイ
ネーブルまたはディスエーブルされる。
【００８３】
【発明の効果】以上述べたように、本発明による半導体
メモリ装置は、サブワードラインドライバーを使用する
ことによってカラムアドレスによりサブワードラインの
うち一部のみをイネーブルさせるので、センシングされ
るメモリセルの個数を減らし、その結果、電流消耗が節
減される効果がある。
メモリ装置は、サブワードラインドライバーを使用する
ことによってカラムアドレスによりサブワードラインの
うち一部のみをイネーブルさせるので、センシングされ
るメモリセルの個数を減らし、その結果、電流消耗が節
減される効果がある。
【００８４】本発明は前記実施形態に限定されるもので
はなく、本発明が属する技術的な思想内で当分野におけ
る通常の知識を有した者にとって各種の変形が可能なの
は言うまでもない。
はなく、本発明が属する技術的な思想内で当分野におけ
る通常の知識を有した者にとって各種の変形が可能なの
は言うまでもない。
【図１】 ６４ＭのＥＤＯ ＤＲＡＭにおけるワードラ
イン選択動作を概念的に示すものである。
イン選択動作を概念的に示すものである。
【図２】 ６４ＭのＳＤＲＡＭにおけるワードライン選
択動作を概念的に示すものである。
択動作を概念的に示すものである。
【図３】 本発明による半導体メモリ装置におけるワー
ドライン選択動作を概念的に示すものである。
ドライン選択動作を概念的に示すものである。
【図４】 通常のロウデコーダのブロック構成図であ
る。
る。
【図５】 従来の技術による半導体メモリ装置におい
て、ワードライン及びサブワードラインドライバーのレ
イアウト図である。
て、ワードライン及びサブワードラインドライバーのレ
イアウト図である。
【図６】 図５のＰＸｉＤ発生器の回路図である。
【図７】 本発明による半導体メモリ装置におけるワー
ドライン及びサブワードラインドライバー配置の好まし
い実施形態によるレイアウト図である。
ドライン及びサブワードラインドライバー配置の好まし
い実施形態によるレイアウト図である。
【図８】 図７の制御信号を発生させるＯＲゲートの回
路図である。
路図である。
【図９】 図７のＰＸｉＤ発生器の詳細回路図である。
６０ ラッチ ６２ ドライバー ７０ａ 第１サブワードラインドライバー ７０ｂ 第２サブワードラインドライバー ７２ａ 第１ＰＸｉＤ発生器 ７２ｂ 第２ＰＸｉＤ発生器 ８２ 第１ＯＲゲート ８４ 第２ＯＲゲート ８２ａ，８４ａ ＮＯＲゲート ８２ｂ，８４ｂ インバータ ９２ ＡＮＤゲート ９２ａ ＮＡＮＤゲート ９２ｂ インバータ １００ メモリセルアレイ ＲＣＡｉ，ＲＣＡｉＢ 制御信号 ＳＵＢ Ｗ／Ｌ サブワードライン ＷＬ１ａ，ＷＬ１ｂ サブワードライン
Claims (14)
- 【請求項１】 ワードラインを分割することにより形成
されたサブワードラインと、 前記サブワードラインを駆動するサブワードラインドラ
イバーと、 ロウアドレス及びカラムアドレスに基づきワードライン
を選択するワードライン選択信号に応答してサブワード
ラインドライバーを駆動する信号発生器と、 カラムアドレス及びモード信号に基づき駆動信号発生器
を選択する駆動信号発生器選択信号に応答して駆動信号
発生器に制御信号を出力する制御信号発生器とを含む半
導体メモリ装置。 - 【請求項２】 前記制御信号発生器は、前記駆動信号発
生器選択信号と、前記半導体メモリ装置のノーマルまた
はリフレッシュ動作を表わすモード信号とをＯＲ演算す
るＯＲゲートであることを特徴とする請求項１に記載の
半導体メモリ装置。 - 【請求項３】 前記駆動信号発生器選択信号は、前記カ
ラムアドレスの一部をデコードして得られたものである
ことを特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項４】 前記駆動信号発生器選択信号は、前記カ
ラムアドレスの最上位ビットを含む一部をデコードして
得られたものであることを特徴とする請求項３に記載の
半導体メモリ装置。 - 【請求項５】 前記駆動信号発生器選択信号は、前記カ
ラムアドレスの最上位ビットをデコードして得られたも
のであることを特徴とする請求項４に記載の半導体メモ
リ装置。 - 【請求項６】 前記制御信号発生器は、 前記モード信号と前記カラムアドレスの最上位ビットと
をＯＲ演算するＯＲゲートであることを特徴とする請求
項５に記載の半導体メモリ装置。 - 【請求項７】 前記駆動信号発生器は、 前記ワードライン選択信号と前記制御信号とをＡＮＤ演
算するＡＮＤゲートと、 前記ＡＮＤゲートの出力をラッチして前記サブワードラ
インドライバーに提供するラッチとを具備することを特
徴とする請求項１に記載の半導体メモリ装置。 - 【請求項８】 前記半導体メモリ装置は、パケット形態
にコマンド、アドレス、データをストローブする方式の
動的ランダムアクセスメモリ装置であることを特徴とす
る請求項１に記載の半導体メモリ装置。 - 【請求項９】 ワードラインをカラム方向に分割して形
成されたサブワードライン及び前記サブワードラインを
駆動するサブワードラインドライバーを具備する半導体
メモリ装置において、ロウアドレスに基づき前記ワード
ラインを選択するワードライン選択信号に応答して前記
サブワードラインドライバーを駆動する駆動信号発生器
において、 カラムアドレスに基づく駆動信号発生器選択信号及び前
記半導体メモリ装置のノーマルまたはリフレッシュ動作
を指定するモード信号に応答して制御信号を発生させる
制御信号発生器と、 前記ワードライン選択信号と前記制御信号とをＡＮＤ演
算するＡＮＤゲートと、 前記ＡＮＤゲートの出力をラッチして前記サブワードラ
インドライバーに提供するラッチとを含む駆動信号発生
器。 - 【請求項１０】 前記制御信号発生器は、前記選択信号
と前記モード信号とをＯＲ演算するＯＲゲートであるこ
とを特徴とする請求項９に記載の駆動信号発生器。 - 【請求項１１】 前記駆動信号発生器選択信号は、カラ
ムアドレスの一部をデコードして得られたものであるこ
とを特徴とする請求項１０に記載の駆動信号発生器。 - 【請求項１２】 前記駆動信号発生器選択信号は、前記
カラムアドレスの最上位ビットを含む一部をデコードし
て得られたものであることを特徴とする請求項１１に記
載の駆動信号発生器。 - 【請求項１３】 前記駆動信号発生器選択信号は、前記
カラムアドレスの最上位ビットをデコードして得られた
ものであることを特徴とする請求項１２に記載の駆動信
号発生器。 - 【請求項１４】 前記カラムアドレスは、メモリコア内
部で要請される最小ｔＲＣＤよりも小さい時間中に印加
されることを特徴とする請求項１１に記載の駆動信号発
生器。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199924445 | 1999-06-26 | ||
| KR1019990024445A KR100316713B1 (ko) | 1999-06-26 | 1999-06-26 | 반도체 메모리 장치 및 이에 적합한 구동신호 발생기 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001023373A true JP2001023373A (ja) | 2001-01-26 |
Family
ID=19595596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000191666A Pending JP2001023373A (ja) | 1999-06-26 | 2000-06-26 | 半導体メモリ装置及びそれに適した駆動信号発生器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6240039B1 (ja) |
| JP (1) | JP2001023373A (ja) |
| KR (1) | KR100316713B1 (ja) |
| TW (1) | TW451221B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002184182A (ja) * | 2000-10-05 | 2002-06-28 | Fujitsu Ltd | 半導体メモリおよびその制御方法 |
| JP2005108408A (ja) * | 2003-09-26 | 2005-04-21 | Samsung Electronics Co Ltd | ワードライン活性化方法及び半導体メモリ装置 |
| US7567481B2 (en) * | 2006-01-20 | 2009-07-28 | Samsung Electronics Co., Ltd. | Semiconductor memory device adapted to communicate decoding signals in a word line direction |
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| US6404660B1 (en) * | 1999-12-23 | 2002-06-11 | Rambus, Inc. | Semiconductor package with a controlled impedance bus and method of forming same |
| KR100389036B1 (ko) * | 2000-03-06 | 2003-06-25 | 삼성전자주식회사 | 서브 워드 라인 드라이버의 안정된 부스팅 마진을 얻을 수있는 반도체 메모리 장치 |
| US6400639B1 (en) * | 2000-11-14 | 2002-06-04 | International Business Machines Corporation | Wordline decoder system and method |
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-
1999
- 1999-06-26 KR KR1019990024445A patent/KR100316713B1/ko not_active IP Right Cessation
- 1999-12-01 TW TW088120994A patent/TW451221B/zh not_active IP Right Cessation
-
2000
- 2000-03-13 US US09/524,037 patent/US6240039B1/en not_active Expired - Lifetime
- 2000-06-26 JP JP2000191666A patent/JP2001023373A/ja active Pending
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