CN1627443A - 激活由行地址启动的字线段的方法和半导体存储器件 - Google Patents
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Abstract
一种用于激活基于提供给存储器的行地址而选择的半导体存储器的字线段的方法，包括：激活由行地址和命令类型选择的第一字线段；以及避免激活由行地址选择的第二字线段。还公开了相关器件。
Description
技术领域
本发明涉及一种存储器件，更具体地，涉及存储器件中的字线解码。
背景技术
随机存取存储器(RAM)通常可分为动态RAM(DRAM)或静态RAM(SRAM)。由于SRAM比DRAM更昂贵(但更快)，因此可以将SRAM用作快速、小尺寸的外部或内部高速缓冲存储器件。可以将DRAM用作可在相对低速下工作(与高速缓冲存储器件相比)的常规存储器件。
DRAM是一种当电源被切断时丢失数据的易失性存储器件。随着时间的推移积累的电荷(用于存储数据)会减少，于是即使维持电源也会丢失存储的数据。因此，众所周知的是，利用控制电路定期地“刷新”存储器以维持存储的数据。DRAM中的功耗也是非常重要的因数。因此，众所周知的是，降低由存储器消耗的电流的量。
图1是具有字线激活结构的常规半导体存储器件的方框图。参照图1，DRAM包括多个子存储单元阵列40a、40b、40c和40d。每个子存储单元阵列40a、40b、40c和40d包括：多条字线(部分示出)，多条位线对(未示出)和多个存储单元(未示出)。存储单元位于字线和位线的交叉点。读出放大器50a、50b、50c和50d位于平行于位线的子存储单元阵列40a、40b、40c和40d之间。由相邻的子存储单元阵列40a、40b、40c和40d共享读出放大器50a、50b、50c和50d。
继续参照图1，在每个子存储单元阵列40a、40b、40c和40d的两侧，与字线平行地设置子字线驱动器(SWD)30a、30b和30c。每个SWD 30a、30b和30c响应从主字线启动信号WLE发生器24输出的主字线启动信号WLEj和从子字线启动信号PXI发生器22输出的子字线启动信号Pxi，选择相应的字线。“与”操作区60a、60b和60c位于平行于位线的相邻SWD之间。
根据图1，如果提供了行激活指令并通过行解码器20的地址解码选择了PX<0>和WLE<0>，则启动SWD 30a和SWD 30c并激活对应于提供的地址的字线。即使图1中未示出，如果提供行激活指令并通过行解码器20的解码启动了PX<0>和WLE<0>，则驱动SWD 30a、SWD 30b和SWD 30c并激活对应于所提供的地址的字线WL<0>。在图1中，将字线划分为两个字线段WL<0_1>和WL<0_2>。操作中，分别由SWD 30a和SWD 30c同时激活这两个字线段。
本发明人认为，常规半导体存储器件接收与通过指令解码器解码的行激活信号相关联的地址，其中，激活对应于提供给行解码器的整个行地址的整个字线。激活半导体存储器的部分字线，并且根据字线激活的子存储单元阵列不从所有的子存储单元阵列读数据或将数据写入所有的子存储单元阵列。换句话说，在图1中，即使待执行的指令需要激活较少的子字线驱动器，也激活多个子字线驱动器。例如，AND1和AND2都可以接收需要启动耦合到不同字线段的它们的各个输出的信号。因此，即便较少字线段就足以执行所需操作，也激活由行地址选择的所有字线段，由此有可能增加功耗。
公知的是，通过只激活字线段的特定部分来降低不必要的功耗。在一些只激活字线的特定部分的传统方法中，设置需要读取和写入数据的读出放大器区域，并只激活对应于“设置的”读出放大器区域的字线。这种方法需要附加地址输入以便选择对应的读出放大器区域。例如，如果将读出放大器区域划分为两个区域并将字线划分为两个，则需要一个附加地址以便选择适当的读出放大器区域。如果将读出放大器区域划分为四个区域并将字线区域划分为四个，则需要两个附加地址。因此，这种方法在减少电流方面是有效的，但是需要附加地址输入。地址的增加需要将另一个地址引线添加到器件和另一条信号线，使得芯片的设计更加复杂。而且，需要附加的刷新电路，以便刷新每个划分的字线区域。
例如，在韩国待审专利申请No.10-2002-33883、10-2002-84893和10-2002-36252中还讨论了字线结构。
发明内容
根据本发明的实施例，提供一种有选择地激活由行地址启动的字线段的方法和具有字线的局部激活指令的半导体存储器件。依照这些实施例，用于激活基于提供给存储器的行地址而选择的半导体存储器的字线段的方法包括：激活由行地址和命令类型选择的第一字线段，和避免激活由行地址选择的第二字线段。
在根据本发明的一些实施例中，所述命令类型指定对耦合到第一字线段的存储单元的存取。在根据本发明的一些实施例中，命令类型可以是指定对耦合到第一字线段的存储单元的存取的局部激活指令。在根据本发明的一些实施例中，所述局部激活指令可以是用于选择第一字线段的第一局部激活指令和用于选择第二字线段的第二局部激活指令。
在根据本发明的一些实施例中，行地址可以是识别命令类型所指向的存储单元的整个行地址。在根据本发明的一些实施例中，激活可以包括激活由行地址和命令类型选择的第一字线段，以及命令类型可以是基于/CS、/RAS、/CAS和/WE信号的组合。
在根据本发明的一些实施例中，避免激活由行地址选择的第二字线段的步骤可以包括：如果命令类型包括局部激活指令，则避免激活第二字线段。该方法还可以包括：如果命令类型包括全激活指令，则激活由行地址选择的第二字线段。
在根据本发明的一些实施例中，用于激活基于提供给存储器的行地址而选择的半导体存储器的字线段的方法，可以包括：解码指令信号以提供用于存储器的局部激活指令，其中，该局部激活指令选择多个子字线驱动器中的一个子字线驱动器。可以解码行地址以将写入线启动信号提供给耦合到存储器的多个字线段的多个子字线驱动器。可以基于写入线启动信号和局部激活指令来激活多个子字线驱动器中的一个子字线驱动器。
在根据本发明的一些实施例中，解码指令信号的步骤进一步包括：解码指令信号以提供用于存储器的全激活指令，其中，该全激活指令选择多个子字线驱动器中的两个或更多的子字线驱动器。
在根据本发明的一些实施例中，半导体存储器件可以包括一个指令解码器电路，用于生成局部激活指令以激活由行地址和命令类型选择的第一字线段，并用于避免激活由行地址选择的第二字线段。
在根据本发明的一些实施例中，半导体存储器件可以包括一个存储单元阵列，该存储单元阵列包括分别由多个字线段组成的多条字线。判定电路可以判定激活指令是否为局部激活指令并生成局部字线选择信号(Partial_1和Partial_2)和激活主信号PRE。字线选择电路可以响应行地址信号和激活主信号PRD，选择字线中的一条字线，并响应所述局部字线选择信号，激活所选字线的字线段中的一个。
在根据本发明的一些实施例中，所述字线选择电路可以包括一个解码器电路，用于响应激活主信号而解码行地址。字线驱动器可用于响应解码的地址而选择一条字线，以及响应局部字线选择信号，全部或有选择地激活所选字线的字线段。
附图说明
图1是常规半导体存储器件的方框图。
图2A是根据本发明的一些实施例，具有字线局部激活指令的半导体存储器件的方框图。
图2B是根据本发明的一些实施例，图2A的指令解码器电路的方框图。
图3是根据本发明的一些实施例，具有字线局部激活指令的半导体存储器件的方框图。
图4A至4C是说明根据本发明的一些实施例，用于生成局部激活指令PR、PR1和PR2的信号/CS、/RAS、/CAS和/WE的逻辑电平的时序图。
图5是根据本发明的一些实施例的半导体存储器件的工作的时序图。
具体实施方式
此后，将参照附图更加全面地描述本发明，其中示出了本发明的各实施例。然而，本发明不应当限于在此提出的各实施例。而且，提供这些实施例，以致本公开更加全面和完整，并且整体地将本发明的范围传达给本领域普通技术人员。在附图中，为了清楚，放大了各层和各区域的厚度。在整个说明书中，相同的数字表示相同的元件。在此采用的术语“和/或”包括一个或多个列举的相关项的任何一种组合和所有组合。
在此采用的技术术语只是用于描述具体实施例的目的，且并不希望限制本发明。在此采用的单数形式“一个(a)”、“一个(an)”和“该(the)”仅仅希望能包括多种形式，除非其含义清楚地表示其他内容。还应当理解，说明书中采用的术语“包括”和/或“包含”说明出现的特定特征、整数、步骤、操作、元件和/或组件，但不排除出现或附加的一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组合。
应当理解，当元件被称为“连接”或“耦合”到另一个元件时，它可被直接连接到或连接到其它元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”到另一个元件时，就不存在中间元件。
应当理解，在此尽管采用术语第一、第二等来描述各种元件，但是，这些元件不应当限于这些术语。这些术语仅用于区分一个元件和另一个元件。因此，第一元件可以称作第二元件，而不会脱离本发明的教导。
除非另外地进行限定，在此采用的所有术语(包括技术术语和科技术语)与本领域普通技术人员对属于本发明的术语的通常理解具有相同的含义。还应当理解，术语例如通常在字典中采用而定义的术语应当解释为具有与现有技术文献中的含义一致的含义，并且不应抽象地进行解释或过分形式化，除非在此明白地进行了定义。
在根据本发明的一些实施例中，字线被分为两个字线段。在操作中，可以使用全激活指令来激活两个字线段，然而也可以使用局部激活指令来激活一个字线段，同时另一个字线段保持空闲。
图2A说明了根据本发明的一些实施例的半导体存储器件，支持局部激活指令。参照图2A，该半导体存储器件包括指令解码器10、行解码器20、子字线驱动器30和存储单元阵列40。图2B说明了根据本发明的一些实施例的图2A的指令解码器10。
如图3中所示，存储单元阵列40包括子存储单元阵列40a、40b、40c和40d，子字线驱动器30包括“与”操作区60a、60b和60c以及子字线驱动器30a、30b和30c，并且在子存储单元阵列40a、40b、40c和40d的侧面按字线方向设置读出放大器50a、50b、50c和50d。
指令解码器10包括解码器11和局部激活信号发生器12(或判定电路)。解码器11接收芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS和写启动信号/WE，并解码整段选择指令PR、第一段选择指令PR1(或第一字线段信号)和第二段选择指令PR2(或第二字线段信号)。局部激活信号发生器12接收指令PR、PR1和PR2并输出字线激活信号PRD、第一局部激活信号PA1和第二局部激活信号PA2。
在根据本发明的一些实施例中，第一局部激活信号PA1可被用于仅激活由行地址选择的第一字线段(同时第二字线段保持未激活)。在根据本发明的一些实施例中，第二字线段信号可被用于仅激活由行地址选择的第二字线段(同时第一字线段保持未激活)。在根据本发明的一些实施例中，整段选择指令PR可被用于同时激活由行地址选择的第一和第二字线段。
如上所述，根据本发明的一些实施例的半导体存储器件可以使用用于激活字线的一部分的指令以及用于激活由行解码器20选择的整个字线的指令。换句话说，当行解码器20解码并选择对应于PX<0>和WLE<0>的字线WL<0>时，除了用于激活整个字线WL<0>的整段选择指令PR之外，半导体存储器件具有用于仅激活通过地址解码选择的字线WL<0>的字线段WL<0_1>和WL<0_2>中的一个字线段WL<0_1>的第一段选择指令PR1和用于激活剩余字线段WL<0_2>的第二段选择指令PR2。
图4A至4C说明了根据本发明的一些实施例的用于生成指令PR、PR1和PR2的信号/CS、/RAS、/CAS和/WE的逻辑电平。如图4A至4C中所示，当/CS、/RAS、/CAS和/WE的逻辑电平分别为低、低、高和高时，提供指令PR。当/CS、/RAS、/CAS和/WE的逻辑电平分别为低、高、高和低时，输入第一段选择指令PR1。当/CS、/RAS、/CAS和/WE的逻辑电平分别为低、高、高和高时，输入第二段选择指令PR2。基于指令PR、PR1和PR2来确定是否激活与全字线WL<0>相关的一个或两个字线段WL<0_1>和WL<0_2>。
图5是说明根据本发明的一些实施例的半导体存储器件的操作的时序图。将参照图2A至5来描述整段选择指令PR被提供地址的半导体存储器的示例性操作。
当分别将低、低、高和高逻辑电平的/CS、/RAS、/CAS和/WE输入到指令解码器10时，解码器11将整段选择指令PR输出到局部激活信号发生器12。局部激活信号发生器12输出高电平的整段激活信号PRD、第一局部激活信号PA1和第二局部激活信号PA2。
将字线激活信号PRD输入到行解码器20，并且将第一局部激活信号PA1和第二局部激活信号PA2输入到字线驱动器30。行解码器20通过提供从WLE发生器输出的信号WLEj和从PXI发生器输出的信号Pxi，基于地址来选择相应的字线。
参照图3，字线WL<0>(由PX<0>和WLE<0>选择)被启动使得激活字线段WL<0_1>和字线段WL<0_2>。由于从指令解码器10输出到字线驱动器30的第一局部激活信号PA1和第二局部激活信号PA2均为高电平，字线段WL<0_1>和字线段WL<0_2>均被激活。
以下，描述第一段选择指令PR1被提供地址的半导体存储器的示例性操作。当分别将低、高、高和低逻辑电平的/CS、/RAS、/CAS和/WE输入到指令解码器10时，解码器11将第一段选择指令PR1输出到局部激活信号发生器12。局部激活信号发生器12输出高电平的字线激活信号PRD和第一局部激活信号PA1和低电平的第二局部激活信号PA2。
行解码器20基于向其提供的地址，响应从WLE发生器输出的信号WLE<0>(WLEj)和从PXI发生器输出的信号PX<0>(PXi)，选择相应的字线WL<0>。由于第一局部激活信号PA1和第二局部激活信号PA2分别为高电平和低电平，激活字线的字线段WL<0_1>，而不激活字线段WL<0_2>。信号从指令解码器10输出到字线驱动器30。
以下，描述第二段选择指令PR2被提供地址的半导体存储器的示例性操作。当分别将低、高、高和高逻辑电平的/CS、/RAS、/CAS和/WE输入到指令解码器10时，解码器11将第二段选择指令PR2输出到局部激活信号发生器12。局部激活信号发生器12输出高电平的字线激活信号PRD和第二局部激活信号PA2和低电平的第一局部激活信号PA1。
行解码器20基于地址，响应从WLE发生器输出的信号WLE<0>(WLEj)和从PXI发生器输出的信号PX<0>(PXi)，选择相应的字线WL<0>。由于从指令解码器10输出并输入到字线驱动器30的第一局部激活信号PA1和第二局部激活信号PA2分别为低电平和高电平，激活字线段WL<0_2>，而不激活字线段WL<0_1>。
在根据本发明的一些实施例中，半导体存储器件采用在此描述的字线激活方法以便提供对于存储器的常规刷新操作。换句话说，同时刷新与由行地址选择的字线连接的存储单元，由此不丢失存储器件中存储的数据，并且稳定地操作存储器件。
如上所述，在根据本发明的一些实施例中，激活对应于接收的行地址的字线的一部分，可减少半导体存储器件的消耗电流。特别地，可以通过指令来选择字线的激活区，可减少所需的附加引脚。而且，在刷新操作中，可以部分地激活字线，并且不需要额外的电路以便同时刷新整个字线，且电路变得简单。
本领域技术人员应当清楚，在本发明中可以进行各种修改和变化。因此，希望本发明涵盖本领域技术人员在附加的权利要求和它们的等同内容之内提供的本发明的修改和变化。
Claims (20)
1.一种用于激活基于提供给存储器的行地址而选择的半导体存储器的字线段的方法，包括：
激活由行地址和命令类型选择的第一字线段；以及
避免激活由所述行地址选择的第二字线段。
2.根据权利要求1的方法，其中，所述命令类型指定对耦合至所述第一字线段的存储单元的存取。
3.根据权利要求1的方法，其中，所述命令类型包括指定对耦合至所述第一字线段的存储单元的存取的局部激活指令。
4.根据权利要求3的方法，其中，所述局部激活指令包括用于选择所述第一字线段的第一局部激活指令和用于选择所述第二字线段的第二局部激活指令。
5.根据权利要求1的方法，其中，所述行地址包括识别所述命令类型所指向的存储单元的整个行地址。
6.根据权利要求1的方法，其中，所述激活包括激活由行地址和命令类型选择的第一字线段，其中，所述命令类型基于/CS、/RAS、/CAS和/WE信号的组合。
7.根据权利要求6的方法，其中，避免激活由行地址选择的第二字线段的步骤包括：如果所述命令类型包括局部激活指令，则避免激活所述第二字线段；以及
其中，所述方法进一步包括：
如果所述命令类型包括全激活指令，则激活由行地址选择的第二字线段。
8.一种用于激活基于提供给存储器的行地址而选择的半导体存储器的字线段的方法，包括：
解码指令信号以提供用于存储器的局部激活指令，其中，所述局部激活指令选择多个子字线驱动器中的一个子字线驱动器；
解码行地址以将写入线启动信号提供给耦合至存储器的多个字线段的多个子字线驱动器；以及
基于所述写入线启动信号和局部激活指令，激活多个子字线驱动器中的一个子字线驱动器。
9.根据权利要求8的方法，其中，解码指令信号的步骤还包括：
解码所述指令信号以提供用于存储器的全激活指令，
其中，所述全激活指令选择多个子字线驱动器中的两个或更多的子字线驱动器。
10.根据权利要求8的方法，其中，所述行地址包括识别指令所指向的存储单元的整个行地址。
11.根据权利要求8的方法，其中，所述局部激活指令基于/CS、/RAS、/CAS和/WE信号的组合。
12.一种半导体存储器件，包括：
指令解码器电路，用于生成局部激活指令，以激活由行地址和命令类型选择的第一字线段，并避免激活由行地址选择的第二字线段。
13.根据权利要求12的存储器件，其中，所述行地址包括识别指令类型所指向的存储单元的整个行地址。
14.根据权利要求12的存储器件，其中，所述指令解码器用于基于/CS、/RAS、/CAS和/WE信号的组合而生成所述局部激活指令。
15.根据权利要求12的存储器件，其中，所述局部激活指令包括用于激活所述第一字线段的第一局部激活指令和用于激活所述第二字线段的第二局部激活指令。
16.根据权利要求12的存储器件，其中，所述指令解码器基于/CS、/RAS、/CAS和/WE信号的组合，生成用于激活所述第一和第二字线段的全激活指令。
17.一种半导体存储器件，包括：
存储单元阵列，包括分别由多个字线段组成的多条字线；
判定电路，用于判定激活指令是否为局部激活指令，并生成局部字线选择信号(Partial_1和Partial_2)和激活主信号PRD；以及
字线选择电路，用于响应行地址信号和所述激活主信号PRD而选择一条字线，以及响应所述局部字线选择信号而激活所选字线的一个字线段。
18.根据权利要求17的半导体存储器件，其中，所述字线选择电路包括：
解码器，用于响应所述激活主信号而解码行地址；以及
字线驱动器，用于响应解码的地址而选择一条字线，以及响应所述局部字线选择信号而全部激活或有选择地激活所选字线的字线段。
19.根据权利要求17的半导体存储器件，其中，所述判定电路包括：
解码器电路，用于响应时钟信号的跃变而解码控制信号的逻辑电平；以及
判定电路，用于响应第一至第三标志信号而生成所述激活主信号和局部字线选择信号。
20.根据权利要求19的半导体存储器件，其中，当控制信号的组合包括所述激活指令时，所述激活主信号变激活，以及
其中，当所述激活指令为局部激活指令时，有选择地激活所述局部字线选择信号。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030066984A KR100614640B1 (ko) | 2003-09-26 | 2003-09-26 | 워드라인 부분활성화 커맨드를 갖는 반도체메모리장치 |
| KR66984/03 | 2003-09-26 | ||
| KR66984/2003 | 2003-09-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1627443A true CN1627443A (zh) | 2005-06-15 |
| CN100568384C CN100568384C (zh) | 2009-12-09 |
Family
ID=34374198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004101023581A Expired - Fee Related CN100568384C (zh) | 2003-09-26 | 2004-09-24 | 激活由行地址启动的字线段的方法和半导体存储器件 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7187615B2 (zh) |
| JP (1) | JP4594015B2 (zh) |
| KR (1) | KR100614640B1 (zh) |
| CN (1) | CN100568384C (zh) |
| DE (1) | DE102004046543A1 (zh) |
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-
2003
- 2003-09-26 KR KR1020030066984A patent/KR100614640B1/ko not_active IP Right Cessation
-
2004
- 2004-09-17 JP JP2004270983A patent/JP4594015B2/ja not_active Expired - Fee Related
- 2004-09-17 US US10/943,514 patent/US7187615B2/en not_active Expired - Fee Related
- 2004-09-21 DE DE102004046543A patent/DE102004046543A1/de not_active Withdrawn
- 2004-09-24 CN CNB2004101023581A patent/CN100568384C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102610271A (zh) * | 2011-01-20 | 2012-07-25 | 台湾积体电路制造股份有限公司 | 有字线段访问的存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100568384C (zh) | 2009-12-09 |
| DE102004046543A1 (de) | 2005-04-28 |
| JP4594015B2 (ja) | 2010-12-08 |
| US20050068840A1 (en) | 2005-03-31 |
| JP2005108408A (ja) | 2005-04-21 |
| KR100614640B1 (ko) | 2006-08-22 |
| US7187615B2 (en) | 2007-03-06 |
| KR20050030468A (ko) | 2005-03-30 |
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Legal Events
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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