JP4421615B2 - 記憶装置のバイアス印加方法、および記憶装置 - Google Patents
記憶装置のバイアス印加方法、および記憶装置 Download PDFInfo
- Publication number
- JP4421615B2 JP4421615B2 JP2006548652A JP2006548652A JP4421615B2 JP 4421615 B2 JP4421615 B2 JP 4421615B2 JP 2006548652 A JP2006548652 A JP 2006548652A JP 2006548652 A JP2006548652 A JP 2006548652A JP 4421615 B2 JP4421615 B2 JP 4421615B2
- Authority
- JP
- Japan
- Prior art keywords
- column
- voltage
- memory block
- signal
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
- G11C29/82—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5006—Current
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
C1(0)乃至C1(3) タテ列電圧制御部
C2(0)乃至C2(7) ヨコ列電圧制御部
S00乃至S37 セクター
11 CAM部
13 冗長判定回路
15 アドレスバッファ
17 列デコード部
19 トランスファゲート制御部
21 トランスファゲート制御部
23 サブデコーダ
25 サブデコーダ低位電源スイッチ部
31 ウェル電位制御部
33 サブデコーダ低位電源制御部
35 サブデコーダ高位電源制御部
41 ワード線負電圧供給部
43 メインデコーダ高位電源制御部
45 メインデコーダ
51 切替部
53 PAD
exAD(i)(i=0〜4) 外部アドレス
inAD(i)/inADB(i)(i=0〜4) 内部アドレス信号
ER 消去動作制御信号
M1 ステップ1信号
M2 ステップ2信号
PGM プログラム動作制御信号
SRED 冗長一致信号
RA(i)/RAB(i)(i=0乃至4) 不良セクターアドレス
RZ1(i)/RZ2(i)(i=0乃至4) 不良セクター列アドレス
RZ1(0)乃至RZ1(3) タテ列不良信号
RZ2(0)乃至RZ2(7) ヨコ列不良信号
Z1(0)乃至Z1(3) タテ列アドレス
Z2(0)乃至Z2(7) ヨコ列アドレス
従来は、部分的に選択されたセクター群内に欠陥セクターが含まれる場合には、個々のセクター(この場合は、図1中で示される斜線が施されたセクター領域)を個別に1回づつアクセスする必要があったが、本発明では欠陥セクターを除く良品セクターを一括して1回でアクセス動作できる。
従来は、一括アクセス(例えば、一括消去動作や良品セクターの各種ストレス試験や良品セクターのリーク試験)として選択されたセクター群内に欠陥セクターが含まれる場合には、個々のセクター(この場合は、図2(ステップ1とステップ2)中で示される斜線が施されたセクター領域)を個別に1回づつアクセスする必要があったが、本発明では欠陥セクターを除く良品セクターを一括して2ステップ(2回)でアクセス動作できる。
また、タテ列電圧制御部(C1(i))のタテ方向の電圧バイアスの印加を制御するもととして、タテ列毎の複数セクターに共通するウェル電位VNW、前記ローカルワード線を生成するセクター毎に配置されたサブデコーダを制御するサブデコーダ高位電源VWLや、前記サブデコーダのサブデコーダ低位電源XDSを制御するサブデコーダ低位電源スイッチ部を制御する制御信号NENがある。
ヨコ列電圧制御部C2(i)のヨコ方向の電圧バイアスの印加を制御するもととして、ヨコ列毎の複数セクターに共通するグローバルワード線対(GWL、GWLB)、前記サブデコーダのサブデコーダ低位電源XDSを制御するサブデコーダ低位電源スイッチ部を制御する負電源RNEGPがある。
不揮発性記憶装置のイレーズ動作やプログラム動作としては、前記ローカルワード線−前記ウェル間の電圧差によるメモリセルの物理的なトンネル現象や、前記ローカルワード線−前記ローカルビット線もしくはメモリセルのソース線間によるメモリセルの物理的なトンネル現象などがある。その他、ホットキャリアによるプログラム動作などもある。
尚、図20に図示されていない、全てのセクターを一括消去する一括アクセス動作(例えば、一括消去動作)については、消去(ER)ストレス動作と同じ2ステップである。但し、ERストレス(1回目/2回目)は、記憶装置外部の外部電源(+9v)をウェルWELLに印加し、且つ記憶装置内部での自己生成電圧(−9v)をローカルワード線P2WLに印加してWELL−P2WL間にストレスを与えるが、一括消去動作(1回目)の時は、WELLに与える電圧もP2WLに与える電圧も前記自己生成電源(+9v/−9v)を使用する。
更に、それぞれの良品メモリブロックに対してそれぞれ1回のみのアクセス動作をすることにより、2回アクセス動作をすることによる過度なストレス印加、またはオーバーイレーズやオーバープログラムなどのメモリセルの閾値異常、もしくは2回アクセス動作をすることによる試験時間の増大を防止することができる。
更に、不良メモリブロックへのバイアス印加を避けながら、第1および第2方向の各々の列へのバイアス印加を制御することにより、リーク試験時に不良メモリブロックによるリークが発生しないので、真に複数の良品メモリブロックのリークを測定することができる。
更に、全てのセクターを含む一括アクセス動作(例えば、一括消去動作)や部分的に選択されたセクター群に対するアクセス動作(例えば、ファーストチップイレーズ)において、そのアクセス動作の対象内に欠陥セクターがあっても、最小限のステップ数で処理をすることができるので、顧客に短縮されたイレーズ時間を提供することができる。
例えば、図2、図3において、一括アクセス動作を行う際、1セクターの不良セクターが存在するとして説明したが、本発明はこれに限定されるものではない。複数のセクターが不良セクターである場合において、各不良セクターが、同一のタテ列またはヨコ列に存在する場合には、図2において説明した2段階のステップによる一括アクセス動作を行うことが可能である。また、複数のセクターが同一列に存在しない場合においても、タテ列またはヨコ列の何れか一方向の列ごとに分割し、順次、図1に示す方法で電圧バイアスを印加していけば、対応することができる。
また、内部アドレスの出力制御部、タテ列アドレスのデコーダ、ヨコ列アドレスのデコーダ、その他示した回路などの内部信号と出力信号らの電圧論理は、正論理から負論理に置き換えることやその逆は容易である。
更に、ウェルは、不揮発性記憶セルのチャネル直下のノードを示し、さまざまなプロセス構造に限定されない。
Claims (16)
- アクセスの基本単位であるメモリブロックを、互いに交差する第1および第2方向の少なくとも何れか一方向に展開して配置されるメモリブロック群を備える記憶装置であって、
前記第1方向に沿った列ごとに備えられ、同列に対して電圧バイアスの印加制御を行う第1電圧制御部と、
前記第2方向に沿った列ごとに備えられ、同列に対して電圧バイアスの印加制御を行う第2電圧制御部とを備え、
前記メモリブロックへのアクセスは、前記第1電圧制御部により印加制御される前記第1方向に沿った列と、前記第2電圧制御部により印加制御される前記第2方向に沿った列との交差位置に配置されている前記複数のメモリブロックの中で不良メモリブロックを除く少なくとも2つの前記メモリブロックに対して同時に行われることを特徴とする記憶装置。 - 前記メモリブロック群における不良メモリブロックの配置位置を示す、前記第1および第2方向の少なくとも何れか一方向の列位置情報を報知する不良メモリブロック位置情報報知部を備え、
前記列位置情報に一致する列に備えられている、前記第1電圧制御部または前記第2電圧制御部の何れか一方は、電圧バイアスを非印加に制御することを特徴とする請求項1に記載の記憶装置。 - 前記第1電圧制御部は、前記第1方向の列位置情報信号が入力され、
前記第2電圧制御部は、前記第2方向の列位置情報信号が入力されることを特徴とする請求項2に記載の記憶装置。 - 前記第1および第2方向の各々に前記メモリブロックが展開されて前記メモリブロック群が構成される場合、
第1ステップ信号に応じて、全ての前記第1電圧制御部により、前記第1方向に沿った全ての列が印加状態にされると共に、前記第2電圧制御部により、前記第2方向に沿った列のうち、前記列位置情報が指示する列が非印加状態・他の列が印加状態にされ、
第2ステップ信号に応じて、前記第1電圧制御部により、前記第1方向に沿った列のうち、前記列位置情報が指示する列が非印加状態・他の列が印加状態にされると共に、前記第2電圧制御部により、前記第2方向に沿った列のうち、前記列位置情報が指示する列が印加状態・他の列が非印加状態にされることを特徴とする請求項2に記載の記憶装置。 - 前記第1または第2方向に沿った列を識別するアドレス信号をデコードする列デコーダを備え、
前記列デコーダは、
前記アドレス信号に対して、何れか1列を選択する択一デコード部と、
前記第1ステップ信号、または/および前記第2ステップ信号に応じて、前記択一デコード部により選択される列を非選択とし、他の全ての列を選択する選択反転部とを備えることを特徴とする請求項4に記載の記憶装置。 - 前記第1および第2電圧制御部は、
前記第1または第2ステップ信号と、前記列デコーダより出力される列選択信号と、前記第1または第2方向の前記列位置情報とが入力され、
前記第1または第2ステップ信号に応じて、前記列位置情報に一致しない前記列選択信号に対応する列を選択することを特徴とする請求項5に記載の記憶装置。 - 前記メモリブロックは、不揮発性メモリセルで構成されており、
前記アクセスが消去動作である場合、
前記第1および第2電圧制御部は、ワード線およびウェルに対して、前記電圧バイアスを印加することを特徴とする請求項6に記載の記憶装置。 - 前記メモリブロックは、不揮発性メモリセルで構成されており、
前記アクセスがプログラム動作である場合、
前記第1および第2電圧制御部は、ワード線に対して、前記電圧バイアスを印加することを特徴とする請求項6に記載の記憶装置。 - 前記ワード線は、前記メモリブロック内に配置されている前記メモリセルに接続されているローカルワード線と、前記メモリブロックを越えて配線されているグローバルワード線とを含み、
前記グローバルワード線と高位電源線との組み合わせに応じて、前記ローカルワード線に高位電源を印加制御するサブデコーダを備え、
前記第1電圧制御部は、前記グローバルワード線に対して、前記電圧バイアスを印加し、
前記第2電圧制御部は、前記高位電源線に対して、前記電圧バイアスを印加することを特徴とする請求項8に記載の記憶装置。 - 前記メモリブロックへのアクセスは、前記メモリブロックに対するストレス印加試験、またはリーク試験であり、
前記ストレス印加試験時、または前記リーク試験時、前記電圧バイアスの印加径路を外部端子に切り替える切替部を備えることを特徴とする請求項1に記載の記憶装置。 - 前記メモリブロックは、不揮発性メモリセルで構成されていることを特徴とする請求項1に記載の記憶装置。
- 前記アクセスは、消去動作、プログラム動作、ストレス印加試験動作、リーク試験動作のうち少なくとも何れか一つであることを特徴とする請求項11に記載の記憶装置。
- アクセスの基本単位であるメモリブロックを、互いに交差する第1および第2方向の少なくとも何れか一方向に展開して配置されるメモリブロック群を備える記憶装置のバイアス印加方法であって、
前記第1方向に沿った列および前記第2方向に沿った列ごとに電圧バイアスを印加制御することに応じて、前記メモリブロック群への電圧バイアスの印加を行う際、
前記メモリブロック群内に不良メモリブロックが存在する場合、該不良メモリブロックの存在位置に一致する前記第1および第2方向の何れか一方向の列について、電圧バイアスを非印加に制御することを特徴とする記憶装置のバイアス印加方法。 - 前記第1および第2方向の各々に前記メモリブロックが展開されて前記メモリブロック群が構成される場合、
前記第1方向に沿った全ての列を印加状態に制御すると共に、前記第2方向に沿った列のうち、前記不良メモリブロックの存在する列を非印加状態・他の列を印加状態に制御するステップと、
前記第1方向に沿った列のうち、前記不良メモリブロックの存在する列を非印加状態・他の列を印加状態に制御すると共に、前記第2方向に沿った列のうち、前記不良メモリブロックの存在する列を印加状態・他の列を非印加状態に制御するステップとを有することを特徴とする請求項13に記載の記憶装置のバイアス印加方法。 - 前記第1または第2方向に沿った列を識別するアドレス信号のビットごとに、ビット信号の論理レベルに応じて、何れか一方が活性論理レベルとされる一対の相補アドレス信号を備え、
前記不良メモリブロックの存在位置に一致しない全ての前記アドレス信号に対する前記相補信号は、共に非活性論理レベルとされ、
前記不良メモリブロックの存在位置に一致する全ての前記アドレス信号に対する前記相補信号は、何れか一方が活性論理レベルとされることを特徴とする請求項13に記載の記憶装置のバイアス印加方法。 - 前記メモリブロックへのアクセスが前記メモリブロックに対するストレス印加試験、または前記リーク試験である場合、
前記電圧バイアスは外部より印加されることを特徴とする請求項13に記載の記憶装置のバイアス印加方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2004/019329 WO2006067853A1 (ja) | 2004-12-24 | 2004-12-24 | 記憶装置のバイアス印加方法、および記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2006067853A1 JPWO2006067853A1 (ja) | 2008-06-12 |
JP4421615B2 true JP4421615B2 (ja) | 2010-02-24 |
Family
ID=36601466
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006548652A Active JP4421615B2 (ja) | 2004-12-24 | 2004-12-24 | 記憶装置のバイアス印加方法、および記憶装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7239548B2 (ja) |
EP (1) | EP1830366B1 (ja) |
JP (1) | JP4421615B2 (ja) |
CN (1) | CN101091223B (ja) |
TW (1) | TWI395228B (ja) |
WO (1) | WO2006067853A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009107283A1 (en) * | 2008-02-29 | 2009-09-03 | Kabushiki Kaisha Toshiba | Information processing apparatus and nonvolatile semiconductor memory drive |
US8099544B2 (en) | 2008-02-29 | 2012-01-17 | Kabushiki Kaisha Toshiba | Information processing apparatus and nonvolatile semiconductor memory drive |
US9954703B2 (en) | 2014-06-11 | 2018-04-24 | Marvell World Trade Ltd. | Compressed preamble for a wireless communication system |
JP2016139447A (ja) * | 2015-01-29 | 2016-08-04 | エスアイアイ・セミコンダクタ株式会社 | 半導体記憶装置およびデータ書き込み方法 |
KR20230000168A (ko) * | 2021-06-24 | 2023-01-02 | 에스케이하이닉스 주식회사 | 메모리, 메모리의 동작 방법 및 메모리 시스템의 동작 방법 |
Family Cites Families (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3311427A1 (de) | 1983-03-29 | 1984-10-04 | Siemens AG, 1000 Berlin und 8000 München | Integrierter dynamischer schreib-lesespeicher |
JPH01251397A (ja) | 1988-03-30 | 1989-10-06 | Toshiba Corp | 半導体メモリ装置 |
KR920001081B1 (ko) | 1989-06-10 | 1992-02-01 | 삼성전자 주식회사 | 램 테스트시 고속기록회로 |
US5020026A (en) * | 1989-12-14 | 1991-05-28 | Texas Instruments Incorporated | Method and apparatus for reading and programming electrically programmable memory cells |
JPH03225851A (ja) | 1990-01-30 | 1991-10-04 | Sharp Corp | 半導体記憶装置 |
JPH04155692A (ja) | 1990-10-18 | 1992-05-28 | Nec Ic Microcomput Syst Ltd | 半導体メモリの行デコーダ回路 |
JP2867774B2 (ja) | 1992-01-06 | 1999-03-10 | 日本電気株式会社 | 半導体メモリ装置 |
JPH05243386A (ja) | 1992-02-27 | 1993-09-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH0831573B2 (ja) | 1992-10-01 | 1996-03-27 | 日本電気株式会社 | ダイナミックram |
JP2785717B2 (ja) | 1994-09-30 | 1998-08-13 | 日本電気株式会社 | 半導体記憶装置 |
JP3263259B2 (ja) * | 1994-10-04 | 2002-03-04 | 株式会社東芝 | 半導体記憶装置 |
JPH08227597A (ja) | 1995-02-21 | 1996-09-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5774396A (en) * | 1996-03-29 | 1998-06-30 | Aplus Integrated Circuits, Inc. | Flash memory with row redundancy |
US6072719A (en) | 1996-04-19 | 2000-06-06 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JPH09288899A (ja) * | 1996-04-19 | 1997-11-04 | Toshiba Corp | 半導体記憶装置 |
JP2000040395A (ja) * | 1998-07-21 | 2000-02-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
TW446876B (en) | 1998-08-27 | 2001-07-21 | Sanyo Electric Co | Non-volatile semiconductor memory |
JP3625703B2 (ja) * | 1998-08-27 | 2005-03-02 | 三洋電機株式会社 | 不揮発性半導体メモリ |
JP3730423B2 (ja) * | 1998-11-24 | 2006-01-05 | 富士通株式会社 | 半導体記憶装置 |
GB9903490D0 (en) * | 1999-02-17 | 1999-04-07 | Memory Corp Plc | Memory system |
JP3859912B2 (ja) | 1999-09-08 | 2006-12-20 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP3886679B2 (ja) * | 1999-09-27 | 2007-02-28 | 株式会社東芝 | 半導体記憶装置およびその制御方法 |
ATE337602T1 (de) * | 2000-03-22 | 2006-09-15 | Microchip Tech Inc | Verbessertes programmierungsverfahren für eine speicherzelle |
JP4005761B2 (ja) * | 2000-06-09 | 2007-11-14 | 株式会社東芝 | 半導体記憶装置 |
JP4413406B2 (ja) * | 2000-10-03 | 2010-02-10 | 株式会社東芝 | 不揮発性半導体メモリ及びそのテスト方法 |
GB2367655A (en) * | 2000-10-06 | 2002-04-10 | Nokia Mobile Phones Ltd | Method of using an integrated circuit with defects |
JP2003045196A (ja) * | 2001-08-02 | 2003-02-14 | Fujitsu Ltd | ブロックアドレス切替機能を有するメモリ回路 |
US6938144B2 (en) * | 2001-03-22 | 2005-08-30 | Matsushita Electric Industrial Co., Ltd. | Address conversion unit for memory device |
JP2002319296A (ja) * | 2001-04-19 | 2002-10-31 | Nec Corp | 半導体装置及びシステム及び方法 |
KR100516735B1 (ko) | 2001-12-08 | 2005-09-22 | 주식회사 하이닉스반도체 | 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보전달 장치 |
US6901498B2 (en) * | 2002-12-09 | 2005-05-31 | Sandisk Corporation | Zone boundary adjustment for defects in non-volatile memories |
JP4073330B2 (ja) * | 2003-02-18 | 2008-04-09 | スパンション エルエルシー | 不揮発性半導体記憶装置 |
US7336536B2 (en) * | 2004-06-25 | 2008-02-26 | Micron Technology, Inc. | Handling defective memory blocks of NAND memory devices |
TWI244088B (en) * | 2004-10-04 | 2005-11-21 | Chao-Yu Yang | Method and apparatus for utilizing defective memories |
-
2004
- 2004-12-24 CN CN2004800447058A patent/CN101091223B/zh not_active Expired - Fee Related
- 2004-12-24 EP EP04807686A patent/EP1830366B1/en not_active Expired - Fee Related
- 2004-12-24 JP JP2006548652A patent/JP4421615B2/ja active Active
- 2004-12-24 WO PCT/JP2004/019329 patent/WO2006067853A1/ja active Application Filing
-
2005
- 2005-12-21 US US11/317,082 patent/US7239548B2/en active Active
- 2005-12-23 TW TW094145998A patent/TWI395228B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP1830366A4 (en) | 2009-11-11 |
US7239548B2 (en) | 2007-07-03 |
US20060227630A1 (en) | 2006-10-12 |
EP1830366A1 (en) | 2007-09-05 |
JPWO2006067853A1 (ja) | 2008-06-12 |
CN101091223B (zh) | 2011-06-08 |
TWI395228B (zh) | 2013-05-01 |
WO2006067853A1 (ja) | 2006-06-29 |
EP1830366B1 (en) | 2011-07-13 |
CN101091223A (zh) | 2007-12-19 |
TW200639864A (en) | 2006-11-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3741258B2 (ja) | 半導体記憶装置およびその救済方法 | |
JP3119810B2 (ja) | 列冗長可能な不揮発性半導体メモリの消去検証回路 | |
JP3730423B2 (ja) | 半導体記憶装置 | |
KR100272034B1 (ko) | 반도체 기억 장치 | |
KR20020036697A (ko) | 불휘발성 반도체기억장치 | |
JPH07105159B2 (ja) | 半導体記憶装置の冗長回路 | |
KR960005358B1 (ko) | 반도체 메모리 장치 | |
JPH11328986A (ja) | 半導体記憶装置およびそのマルチライト方法 | |
US5581509A (en) | Double-row address decoding and selection circuitry for an electrically erasable and programmable non-volatile memory device with redundancy, particularly for flash EEPROM devices | |
KR100491912B1 (ko) | 불휘발성 반도체 메모리 | |
JP2001273798A (ja) | 不揮発性半導体メモリ | |
US7239548B2 (en) | Method and apparatus for applying bias to a storage device | |
JP2008299918A (ja) | 不揮発性半導体記憶装置及びその不良ブロック置き換え方法 | |
US6621734B2 (en) | Nonvolatile semiconductor memory device and electronic information apparatus | |
JP2009146548A (ja) | 不揮発性半導体記憶装置 | |
JPH08249900A (ja) | 電気的に書込み・消去可能な不揮発性半導体記憶装置 | |
KR100502130B1 (ko) | 반도체 기억 장치 및 그 설정 방법 | |
KR100313555B1 (ko) | 소거기능의테스트용테스트회로를가진비휘발성반도체메모리 | |
McPartland et al. | SRAM embedded memory with low cost, FLASH EEPROM-switch-controlled redundancy | |
JP3615561B2 (ja) | 半導体メモリ | |
JP5538196B2 (ja) | 不揮発性半導体記憶装置 | |
JP2006024342A (ja) | 不揮発性半導体記憶装置、不揮発性半導体記憶装置の書き込み方法、メモリカード及びicカード | |
KR20070086423A (ko) | 기억장치의 바이어스 인가 방법 및 기억장치 | |
JPH0765597A (ja) | 不揮発性半導体メモリ | |
KR100641081B1 (ko) | 플레쉬 메모리의 리페어회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091201 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091202 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4421615 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131211 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |