JP2001273798A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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Abstract
テストシステムを用いることにより、コストを低減でき
る不揮発性半導体メモリを提供すること。 【解決手段】 通常のアドレス入力では書き込みや消去
が行えない、特殊な冗長ブロックであるROMブロック
を設けている。そして、このROMブロック内に、不良
ブロックアドレス情報を記憶させることを特徴としてい
る。そのため、複数の不揮発性半導体メモリを同時にテ
ストする際、書き込み/消去動作と同じく、読み出し動
作も全チップ同時に行うことが出来る。この結果、テス
ト時間が短縮でき、また、フェイルメモリを持たない安
価なテストシステムでテストを行うことが可能となるた
め、不揮発性半導体メモリのテストコストを削減でき
る。
Description
メモリに関し、特に不揮発性半導体メモリのテスト時間
の短縮化及び低コスト化の技術に係る。
ドディスクが一般的に用いられてきた。しかし、近年の
フラッシュメモリの大容量化により、データストレージ
手段としてフラッシュメモリ等の不揮発性半導体メモリ
が使用されるようになってきている。
型フラッシュEEPROM(Electrically Erasable an
d Programmable Read Only Memory)やAND型フラッ
シュEEPROMが一般的に知られている。データスト
レージ手段としてフラッシュメモリを使用する場合、如
何にビットコストを低く抑えて、大容量メモリを実現す
るかが重要となるため、ハードディスクのように規定数
以下の不良ブロックがある場合でも製品として出荷され
る形態がとられる。このため、メモリを使用するホスト
側には、不良ブロックを管理する技術が必要である。こ
の不良ブロックを管理する技術の一つとして、出荷時に
不良ブロックに何らかのデータを記憶させ、メモリを使
用するホスト側が最初にこのデータを検出し、不良ブロ
ックの使用を禁止するためのブロック管理テーブルを使
用する、ブロック管理方式が広く用いられている。NA
ND型フラッシュEEPROMを例に取ると、不良モー
ドの多くが“1”データが“0”に変化する不良である
ため、不良ブロックに“0”データを書き込み、残り全
ての良ブロックを“1”データにして出荷する形態がと
られる。
程から出荷するまでのテストフローを図12を用いて説
明する。図示するように、ウェハー上に半導体記憶素子
を形成する前工程が終了した後に、まずウェハー状態で
各チップが良品であるか不良品であるか判別するウェハ
ーソート工程を行う。このウェハーソート工程ではDC
項目のチェック(ステップS30)や、書き込み/消去
をチェックする動作確認試験(Function Check)が行わ
れる(ステップS32)。DC項目でのチェックの良、
不良が判定されて(ステップS31)、不良と判断され
たDC不良チップは破棄され(S32−1)、良品と判
断されたチップは次に動作確認試験を行う(S32−
2)。動作確認試験での良、不良の判定(ステップS3
3)で判明したチップ内の不良ブロックは、次のR/D
置き換え工程(ステップS34)で冗長部のブロックに
置き換えられる。R/D置き換え後に、再度動作確認試
験(ステップS35)が行われ、規定不良ブロック数の
以下のチップが良品と見なされ、次のアセンブリ工程で
パッケージにアセンブリされる(ステップS36)。そ
の後、高温、高電圧で不良モードを加速してスクリーニ
ングするためのバーイン試験を行う(ステップS3
7)。バーイン後に再度DC項目のチェック(ステップ
S38)と動作確認試験(ステップS39)がメモリテ
スターを用いて実施され、不良ブロックのアドレス情報
がメモリテスターのフェイルメモリ(Fail Memory)上
に記憶される。この情報に基づき、メモリの不良ブロッ
クに“0”データが書き込まれて(ステップS40)出
荷される。
内容を詳細に示したテストフローである。動作確認試験
の内容は、何種類かのパターンデータをメモリ内の全ブ
ロックに書き込み、その書き込みデータを読み出してメ
モリテスターで期待値データと比較するものである。図
13のフローに示すように、まず第1のパターンデータ
を書き込むパターンチェックシーケンス1を行う(ステ
ップS50)。これは、まずメモリの全ブロックに第1
のパターンデータを書き込み(ステップS51)、その
書き込みデータを読み出し、正確に書き込みが行われて
いるかどうかをチェックする(ステップS52)。次
に、正確に書き込みが行われていなかったブロックを不
良ブロックと認識し、そのブロックアドレスをメモリテ
スターのフェイルメモリ上に記憶する(ステップS5
3)。そして全ブロックを消去する(ステップS5
4)。
われ、N回目でなければ(ステップS55)次のパター
ン(ステップS56)でのパターンチェックシーケンス
が行われる。
N以下の自然数)も、上記の処理が行われる。まず全ブ
ロックに第1から(i−1)のパターンデータと異なる
第iのパターンデータを書き込み、書き込みデータを読
み出してチェックし、不良ブロックアドレスをメモリテ
スターのフェイルメモリ上に追加記憶し、全ブロックを
消去する。
き込み/読み出しチェックを行うたびに、メモリテスタ
ーはフェイルメモリ上に不良ブロック情報を記憶する。
各パターンデータでの不良ブロック情報は、それまで記
憶されていたフェイルメモリ上の不良ブロック情報に足
しあわされる。このようにしてN種類のパターンデータ
での書き込み動作チェック終了後(i=N)のフェイル
メモリ上には、N種類のパターンデータによるテストに
おける、不良ブロックの累積不良ブロックアドレスの結
果が記憶されている。全てのパターンデータでの書き込
み動作確認試験が終了した後、最後に累積の不良ブロッ
ク情報に基づき不良ブロックに“0”データが書き込ま
れる(ステップS57)。
験は、複数個のチップを同時に測定することでテスト時
間を短縮している。
EEPROMのチップを同時に測定するテストシステム
を示しており、各々のチップはチップセレクト信号CE
により選択され動作確認試験が行われる。NAND型フ
ラッシュEEPROMでは、I/Oバスからコマンドデ
ータやアドレスデータが各デバイスに共通に入力され、
書き込み/消去/読み出しモードがセットされる。書き
込み時には書き込みデータがI/Oバスを介してデータ
ラッチに1ページ分(512バイト)入力され、アドレ
スレジスタに保持されているアドレスに対応するページ
のメモリセルに書き込みが行われる。以上までの書き込
み動作は複数のチップが同時に行われる。次の読み出し
動作は、I/Oバスからアドレスレジスタに入力された
アドレスに対応するページのメモリセルデータがS/A
と共通のデータラッチに読み出され、読み出しクロック
信号REに同期して外部にシリアルに出力される。この
場合、読み出し動作はチップごとに行われる。
定する際の各々のチップ1〜チップ64にそれぞれ供給
されるチップセレクト信号CE1〜CE64のタイムチ
ャートである。あるパターンデータを全チップに書き込
む場合、まず全チップのチップセレクト信号CE1〜C
E64を同時にイネーブル状態にする。そして、全チッ
プに同じコマンドとアドレスデータを入力する。その後
続けて64個の全チップ同時に1ページ分のパターンデ
ータが入力される。更に、書き込み開始コマンドを全チ
ップ同時に入力することにより、全チップ同時にオート
書き込み動作が実行される。以上の書き込み動作には、
1ページ当たり226μsecかかるとして、128Mビ
ットのNAND型フラッシュEEPROMの場合には、
7.23secの時間がかかる。オート書き込み動作終了
後、各チップで正しく書き込みが行われたどうかチェッ
クするため読み出し動作が行われる。この読み出し動作
はチップ1からチップ64まで連続して読み出し動作が
行われるが、読み出し動作は各チップ毎に行う必要があ
るため、1ページあたりの読み出し時間は41.4μse
cで済むにも関わらず、64個のチップ1〜チップ64
の読み出しを行うと172.8secの時間がかかる。も
しあるチップで読み出しデータエラーが発生した場合、
メモリテスターのフェイルメモリ上に存在する各チップ
ごとの不良ブロック記憶領域にこの不良ブロックアドレ
ス情報が記憶される。その後、書き込まれたパターンを
消去するため、64個のチップ1〜チップ64に共通に
消去コマンドを入力して、全てのチップ1〜チップ64
の消去動作を同時に行う。消去動作は、1ページ当たり
1msecかかるため、全チップを消去するには2secかか
る。
自身が持っているオート機能を利用できるため、複数個
並列処理が可能だが、書き込みデータをチェックすると
きは各チップ個別のチェックの結果(Pass/Fail結果)
をメモリテスターの不良ブロック記憶領域上に記憶する
ため、複数個を同時に測定することが出来ない。このた
め、テスト時間が長くなると言う問題があった。また、
Pass/Fail結果をフェイルメモリに記憶しておく必要が
あるため、フェイルメモリを有する高価なメモリテスタ
ーを使用する必要があった。
不揮発性半導体メモリは、製造後に複数のチップの動作
確認試験を行う場合、書き込み及び消去動作は全チップ
同時に行うことが出来るが、読み出し動作は各チップ毎
に個別に行う必要があった。そのため、試験に時間がか
かるという問題があった。
判断された不良ブロックのアドレスを記憶させるために
は、フェイルメモリを有するメモリテスターを使用する
必要があった。しかし、フェイルメモリを有するテスタ
ーは高価であり、動作確認試験のコストが高くなるとい
う問題があった。
ので、その目的は、製造後のテスト時間を短縮し、ま
た、安価なテストシステムを用いることにより、コスト
を低減でき、高信頼性の不揮発性半導体メモリを提供す
ることにある。
載した不揮発性半導体メモリは、不揮発性のメモリセル
がマトリックス配列され、通常の動作モードで消去可能
な第1のブロック領域と、テスト時に不良と見なされた
不良ブロックアドレス情報を記憶し、前記通常の動作モ
ードでは消去不可能な第2のブロック領域とを有し、ペ
ージ単位で読み出しと書き込みが行われるメモリセルア
レイと、通常動作モード時に前記第2のブロック領域を
非活性化し、テストモード時に前記第2のブロック領域
を活性化する選択手段と、テストモード時に前記第1の
ブロック領域中のメモリセルに内部ベリファイ動作によ
り不良が検出されたときに、この不良ブロックアドレス
情報を前記第2のブロック領域に自動的に記憶させるテ
スト手段とを具備することを特徴としている。
の不揮発性半導体メモリにおいて、前記第2のブロック
領域は、前記テスト手段からの1回の書き込み動作で所
定のページに1つの不良ブロックアドレス情報が記憶さ
れ、複数の不良ブロックアドレス情報を記憶する場合
は、同じページへ複数回のデータの重ね書きが行われる
ことを特徴としている。
は2記載の不揮発性半導体メモリにおいて、前記第1の
ブロック領域は複数のブロックのグループから構成され
るサブブロックを複数備え、前記第2のブロック領域は
複数のページ単位より構成され、前記第2のブロック領
域の各ページアドレスが、前記第1のブロック領域の各
サブブロックアドレスを示し、各ページのカラムアドレ
スが、各サブブロック内のブロックアドレスを示すこと
を特徴としている。
導体メモリは、不揮発性のメモリセルがマトリックス配
列され、ページ単位で読み出しと書き込みが行われ、複
数のページで構成されるブロック単位で消去が可能なメ
モリセルアレイと、テストモード時に、前記メモリセル
アレイの全てのブロックについての良、不良の判定結果
を示す不良ブロックアドレス情報に基づいて、該不良ブ
ロックアドレス情報に対応する不良ブロック中の全ペー
ジのメモリセルに所定の固定データを書き込むテスト手
段とを具備することを特徴としている。
の不揮発性半導体メモリにおいて、前記メモリセルアレ
イは、通常の動作モードで消去可能な第1のブロック領
域と、テスト時に不良と見なされた不良ブロックアドレ
ス情報を記憶する第2のブロック領域とを有し、前記テ
スト手段は、テストモード時に前記第1のブロック領域
中のメモリセルに不良が検出されたときに、この不良ブ
ロックアドレス情報を前記メモリセルアレイの第2のブ
ロック領域に記憶させ、前記第2のブロック領域に記憶
した不良ブロックアドレス情報で指示された不良ブロッ
ク中の全ページのメモリセルに所定の固定データを書き
込むことを特徴としている。
は5記載の不揮発性半導体メモリにおいて、前記テスト
手段は、不良ブロック内の不揮発性のメモリセルに所定
の固定データを書き込む際に、通常より長い書き込み時
間で書き込みを行う、または通常より高い書き込み電圧
で書き込みを行うことを特徴としている。
導体メモリは、不揮発性のメモリセルがマトリックス配
列され、ページ単位で読み出しと書き込みが行われ、複
数のページで構成されるブロック単位で消去が可能なメ
モリセルアレイと、前記メモリセルアレイの各ブロック
毎に設けられ、ロウアドレス信号をデコードしてメモリ
セルの行を選択するロウデコーダと、これらロウデコー
ダ中にそれぞれ設けられる不揮発性の記憶手段と、ベリ
ファイ動作で不良と判定された不良ブロックアドレス情
報に基づいて、読み出し時に不良ブロックを非選択状態
とするために、当該不良ブロックに対応するロウデコー
ダ中に設けられた不揮発性の記憶手段にフラグデータを
書き込む書き込み手段とを具備することを特徴としてい
る。
の不揮発性半導体メモリにおいて、前記不揮発性の記憶
手段は、電気的フューズ素子を含むことを特徴としてい
る。
7記載の不揮発性半導体メモリにおいて、不揮発性のメ
モリセルを含むことを特徴としている。
半導体メモリは、不揮発性のメモリセルがマトリックス
配列され、通常の動作モードで消去可能な第1のブロッ
ク領域と、テスト時に不良と見なされた不良ブロックア
ドレス情報を記憶する第2のブロック領域とを有し、ペ
ージ単位で読み出しと書き込みが行われ、複数のページ
で構成されるブロック単位で消去が可能なメモリセルア
レイと、電源投入時に前記第2のブロック領域に記憶さ
れている不良ブロックアドレス情報を読み出す読み出し
手段と、前記メモリセルアレイの各ブロック毎に設けら
れ、ロウアドレス信号をデコードしてメモリセルの行を
選択するロウデコーダと、これらロウデコーダ中にそれ
ぞれ設けられる揮発性の記憶手段と、前記電源投入時に
読み出された不良ブロックアドレス情報に基づいて、当
該不良ブロックに対応するロウデコーダ中に設けられた
揮発性の記憶手段にフラグデータを書き込む書き込み手
段と、前記揮発性の記憶手段に書き込まれたフラグデー
タに基づき、当該不良ブロックを非選択レベルに設定す
る非選択レベル設定手段と、を具備することを特徴とし
ている。
至10いずれか1項記載の不揮発性半導体メモリにおい
て、前記メモリセルは、NANDセル列と、前記NAN
Dセル列の一端とビット線との間及び前記NANDセル
列の他端とソース線との間に設けられた選択トランジス
タとを備え、前記ロウデコーダは、前記選択トランジス
タを非選択状態にすることにより、前記不良ブロックを
非選択レベルにすることを特徴としている。
ルアレイの一部を、通常のアドレス入力では書き込みや
消去が行えない、特殊な冗長ブロックである第2のブロ
ック領域としている。そして、この第2のブロック領域
内に、不良ブロックアドレス情報を記憶させている。そ
のため、複数の不揮発性半導体メモリを同時にテストす
る際、書き込み/消去動作と同じく、読み出し動作も全
チップ同時に行うことが出来る。この結果、テスト時間
が短縮でき、また、フェイルメモリを持たない安価なテ
ストシステムでテストを行うことが可能となるため、不
揮発性半導体メモリのテストコストを削減できる。
ュメモリを適用すれば、不良となったブロックが見つか
るたびに、この不良ブロックアドレス情報は第2のブロ
ック領域に記憶されていく。通常フラッシュメモリでは
“0”データ書き込みは負のメモリセル閾値電圧を正の
閾値電圧に変化させ、“1”データ書き込みは負のメモ
リセル閾値電圧をそのまま変化させないことに対応して
いる。このため第2のブロック領域の同じページに何度
も不良ブロックアドレス情報を重ね書きすると、“1”
データの上に“0”データが累積されて記憶されてゆ
き、全ての不良ブロック情報を最後に残すことができ
る。
各ページアドレスを第1のブロック領域の各サブブロッ
クアドレスに対応させ、各ページのカラムアドレスを各
サブブロック内のブロックアドレスに対応させることに
より、第2のブロック領域に不良ブロックアドレス情報
を効率的に記憶させることが出来る。
ば、不良ブロックの全ページのメモリセルに所定のデー
タをメモリテスターを使わずに自動的に書き込むことが
出来る。そのため、不揮発性半導体メモリのテストを簡
単化できるため、不揮発性半導体メモリのコストを更に
削減できる。
時間で書き込みを行う、または通常より高い書き込み電
圧で書き込みを行うことで、前記テスト手段は不良ブロ
ック内の不揮発性のメモリセルに確実に所定のデータを
書き込むことができる。
不良ブロックのメモリセルに所定のデータを書き込むの
ではなく、不良ブロックの選択トランジスタを常時オフ
させておくように、ロウデコーダを設定することによっ
ても、不良ブロックからの出力を常時“0”にすること
が出来、不良ブロック情報の信頼性を向上することが出
来る。また、不良ブロックアドレス情報により不良と見
なされた場合、その不良ブロックフラグを例えば、電気
的フューズ素子や不揮発性のメモリセルに記憶させてお
くことが出来る。また、揮発性のメモリセルを用いて、
不揮発性のメモリセルへの電源投入を検知した際に、不
良ブロックフラグを揮発性のメモリセルにセットしても
よい。
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
半導体メモリについてNAND型フラッシュEEPRO
Mを例に挙げて説明する。
ッシュEEPROMの要部を抽出して、概略構成を示す
ブロック図、図2は、図1におけるメモリセルアレイ周
辺の拡大図、図3は、図2における各メモリセルブロッ
クの回路図である。
ND型フラッシュEEPROMは、メモリセルアレイ1
0、インターフェース回路(I/F回路)11、データ
ラッチ(S/A)12、アドレスレジスタ13、コマン
ドレジスタ14、カラムデコーダ15、ロウデコーダ1
6、シーケンス制御回路22、高電圧発生回路23、ス
テータスレジスタ24等を含んで構成されている。
ように、2048個のメモリセルブロックBLK0〜B
LK2047に分割されており、更に1つのメモリセル
ブロックの記憶容量に相当するROMブロックROMB
LKが設けられている。各メモリセルブロックBLK0
〜BLK2047及びROMブロックROMBLK中に
は、図3に示すようなNANDセルがマトリクス配置さ
れている。各NANDセルは、複数個(ここでは16
個)のメモリセルMC、MC、…が隣接するもの同士で
ソース、ドレインを共有する形で直列接続されて形成さ
れている。NANDセル列の一端側のドレインは、それ
ぞれ選択トランジスタST1を介してビット線(データ
線)BL0〜BL4095に接続される。NANDセル
列の他端側のソースは、選択トランジスタST2を介し
てソース線SLに接続されている。メモリセルアレイ1
0の行方向に沿って延設されたセレクトゲート線SG
D、SGSはそれぞれ、同一行の選択トランジスタST
1、ST2のゲートに接続される。同じくメモリセルア
レイ10の行方向に沿って延設されたワード線WL0〜
WL15はそれぞれ、同一行のメモリセルMC、MC、
…の制御ゲートCG0〜CG15に接続される。NAN
D型フラッシュEEPROMの場合、1本のワード線W
Lに接続された512バイトのメモリセルMC、MC、
…により、1ページが構成され、16ページ分でメモリ
セルブロックBLK0〜BLK2047及びROMブロ
ックROMBLKのうちの1ブロックを構成する。すな
わち、1ブロックは8kバイトから構成されるため、1
28MビットNAND型フラッシュEEPROMの1チ
ップは2048ブロックから構成される。なお、メモリ
セルアレイ10への書き込み及び読み出しは1ページ単
位で行われ、消去はブロック単位で行われる。
のコマンド、アドレス信号、及び書き込みを行うセルデ
ータなどが入力され、上記メモリセルアレイ10から読
み出されてデータラッチ(S/A)12にラッチされた
データが出力されるようになっている。このインターフ
ェース回路11に入力されたロウアドレス信号及びカラ
ムアドレス信号は、アドレスレジスタ13に供給されて
ラッチされ、また、コマンドはコマンドレジスタ14に
供給されてラッチされる。
カラムアドレス信号は、カラムデコーダ15に供給され
てデコードされる。データラッチ(S/A)12には、
書き込み時に上記インターフェース回路11に入力され
た書き込みを行うセルデータがラッチされると共に、読
み出し時に上記メモリセルアレイ10中の選択されたメ
モリセルブロックBLK0〜BLK2047から各ビッ
ト線に読み出されたセルデータがラッチされる。
されたロウアドレス信号(ブロックアドレス信号、ペー
ジアドレス信号)は、ロウデコーダ16に供給されてデ
コードされる。ロウデコーダ16は、図2に示すよう
に、上記メモリセルブロックBLK0〜BLK2047
にそれぞれ対応するロウメインデコーダ回路17とロウ
サブデコーダ回路18とを有している。全ロウサブデコ
ーダ回路18には、レベルシフタ回路19を介してペー
ジ0からページ15までの信号が供給される。このロウ
サブデコーダ回路18は選択されたブロック内の16本
のワード線WL0〜WL15に所定の電圧を供給するた
めの回路で、複数のトランスファーゲートトランジスタ
と昇圧回路から構成される。ロウメインデコーダ回路1
7は、プリデコーダ回路20によりブロックアドレス信
号をプリデコードした信号を受けて、選択されたブロッ
クの選択トランジスタを導通状態にする。ROMブロッ
クROMBLKのロウサブデコーダ回路は、メモリセル
ブロックBLK0〜BLK2047のロウサブデコーダ
回路18と同じ構成になっているが、ロウメインデコー
ダ回路はROMBLKセレクタ回路21に置き換えられ
ている。このROMBLKセレクタ回路21にはROM
ブロックROMBLKをイネーブルにするMODE信号
が入力される。このMODE信号は本実施形態に係るN
AND型フラッシュEEPROMのチップをテストする
ときにイネーブルとなる信号で、所定のテストコマンド
が入力された場合に“H”レベルとなるテスト信号であ
る。このためROMブロックROMBLKは、通常の書
き込み/消去におけるアドレス選択方法では選択され
ず、所定のテストコマンドを入力して初めてアクセスが
可能となる。また、通常フラッシュメモリではテスト時
間を短縮するため全ブロックを選択して書き込みや消去
動作を行うテストモードを有しているが、このROMブ
ロックROMBLKは、全ブロック選択動作を行う場合
にも非選択状態となるように設計される。
マンドは、コマンドデコーダ回路(図示せず)によりデ
コードされてシーケンス制御回路22に供給される。シ
ーケンス制御回路22には、外部からチップ・イネーブ
ル信号CE、コマンド・ラッチ・イネーブル信号CL
E、アドレス・ラッチ・イネーブル信号ALE、ライト
・イネーブル信号WE、リード・イネーブル信号RE、
及びライト・プロテクト信号WP等が供給され、これら
信号に基づいて、メモリ中の各回路の読み出し動作、書
き込み動作、消去動作、及びベリファイ動作などに応じ
て制御する。また、このシーケンス制御回路22の出力
に基づき、高電圧発生回路23は、上記ロウデコーダ1
6及びメモリセルアレイ10に高電圧を供給する。
き込みやオート消去動作後に動作が正常に終了したかど
うかを示す情報(Pass/Failフラグ)を記憶する。そし
て、この情報は所定のコマンドデータを入力することに
より外部に出力できるようになっている。しかし、この
ステータスレジスタ24には、直前に行われた書き込み
や消去動作の結果が記憶されているだけで、次の動作の
開始時にはこの情報はリセットされる。
OMをテストする際のテストフローについて図4を参照
して説明する。
ターン書き込みチェック動作のうちの1つのパターンに
おける書き込みチェック動作の内容を示しており、特に
1ページ目の書き込み動作に注目してフローを説明した
ものである。まず最初にユーザーが通常使用するコマン
ドコードを入力して、書き込みを行うアドレスと所定の
512バイトの書き込みデータをチップ内部にデータロ
ードする(ステップS10)。書き込みデータとして通
常よく用いられるのがチェッカーボードパターンであ
り、このような規則正しいパターンは安価なパターンジ
ェネレータ機能を持つ簡易テスターで発生することが可
能である。次に所定のテストコマンドを入力してデータ
ロード後に書き込み開始コマンドを入力することによ
り、そのページに対してオート書き込み動作を実行する
(ステップS11)。このオート書き込み動作が正常に
動作したかどうかを示す情報は、ステータスレジスタに
記憶される(ステップS12)。もし書き込みが正常に
終了せずFailフラグがステータスレジスタに記憶された
場合、つまりビット不良やワード線の電圧に不良があっ
た場合、当該ブロックアドレスデータがデータラッチに
転送され(ステップS13)、ROMブロックROMB
LKに、この不良ブロックアドレスを記憶する動作が行
われる(ステップS14)。そして、次のページへのオ
ート書き込みを開始する(ステップS15)。
メモリ空間のブロック図を示す。128Mビットのメモ
リチップの全ブロック数は前述の通り、2048ブロッ
クである。そのため、ROMブロックROMBLK内の
16ページのうち、4ページを使用して不良ブロックテ
ーブルを構成することにより、全メモリブロックBLK
0〜BLK2047の不良ブロックアドレスデータを記
憶する。ROMブロックROMBLKの1ページは、メ
モリセルブロックBLK0〜BLK2047の1ページ
と同じく512バイトで構成されており、1ページ目の
1バイト目から512バイト目までのそれぞれ1バイト
は、メモリセルブロックBLK0からBLK511のそ
れぞれのブロックアドレスに割り当てられている。すな
わち、0番地から511番地までのブロックアドレスは
1番目のグループに割り付けられ、ROMブロックの1
ページ目に記憶される。また、512番地から1023
番地までは2番目のグループに割り付けられ、ROMブ
ロックROMBLKの2ページ目に記憶される。同様に
1024番地から1535番地までは3番地のグループ
に、1536番地から最後の2047番地までは4番目
のグループに割り付けられる。3番地のグループは3ペ
ージ目に、4番地のグループは4ページ目に記憶され
る。この記憶動作が終了すると全ブロック同時消去動作
が行われる。ROMブロックROMBLKを除く全ブロ
ックデータが消去された後、次のパターンデータの書き
込みパターンチェックが行われる。
ス情報を記憶する方法を図6を参照して詳細に説明す
る。図6はアドレスレジスタとその周辺の回路図であ
る。
構成する9ビットのカラムアドレス用レジスタ30、4
ビットのページアドレス用レジスタ31、及び11ビッ
トのブロックアドレス用レジスタ32の3つのレジスタ
回路は、バイナリカウンタとして動作するように構成さ
れている。バイナリカウンタとして動作する時のカラム
アドレス用レジスタ30のクロック入力には通常、外部
からマルチプレクサ33を介して信号CLKが供給され
る。この信号CLKはシリアルリード時には外部から入
力される信号REに同期し、書き込みのためのデータロ
ード時には外部から入力される信号WEに同期して形成
される。また、テストモード時にはマルチプレクサ33
を介して信号TCLKがこのカラムアドレス用レジスタ
30に供給される。このTCLK信号は、後述するよう
にブロックアドレス情報をデータラッチに転送するとき
に使用されるもので、内部制御回路において(図示せ
ず)512個のクロック信号がテストモード時に自動生
成される。ページアドレス用レジスタ31のクロック入
力には、カラムアドレスエンド検出回路34の出力信号
が供給される。これはNANDフラッシュメモリが1ペ
ージのシリアル読み出し動作後にページアドレスを自動
的にインクリメントし、次のページのランダム読み出し
を続けて実行するように設計されるためである。同じ理
由から、ページアドレスエンド検出回路35の出力信号
はブロックアドレス用レジスタ32のクロック入力に入
力される。これらカラムアドレス用レジスタ30、ペー
ジアドレス用レジスタ31、及びブロックアドレス用レ
ジスタ32のバイナリカウンタには、カウンタのリセッ
ト信号としてCLR信号が内部制御回路から供給され、
アドレス入力時の最初に各レジスタはリセットされる。
また、アドレスデータ入力モードでは、これらの3個の
レジスタの内部データは、チップ外部からインターフェ
ース回路11を介して供給されたデータに初期設定され
る。外部から入力されたアドレスデータは、インプット
バッファ36を介して8ビット入力データラッチ回路3
7に一時的に保存され、その後内部バス制御回路38に
より内部バスにデータが供給される。通常アドレスデー
タは8ビットづつ何回かに分けて外部から入力され、1
回目のカラムアドレス情報の8ビットデータと512バ
イトの上位/下位を示す1ビットのコマンドフラグデー
タの合計の9ビットは、内部バス制御回路38により9
ビットのカラムアドレス用カウンタ30に送られ、初期
データとして記憶される。また2回目に入力された8ビ
ットのうち4ビットは、ページアドレス用カウンタ31
に送られ、残りの4ビットはブロックアドレス用カウン
タ32に送られ、それぞれ記憶される。3回目以降の8
ビット入力アドレスは全てブロックアドレス用カウンタ
32に送られ初期データとして記憶される。11ビット
のブロックアドレス用カウンタ32の出力はアドレス0
から8までの下位9ビット分とアドレス9から10まで
の上位2ビット分のバスに分かれて出力される。下位9
ビットと上位2ビットの合計11ビットの内部アドレス
データは、プリデコーダ回路20を介してロウデコーダ
16に供給される。また下位9ビットのデータはROM
ブロックROMBLKに不良ブロックアドレス情報を記
憶する動作の間、内部バスに出力され、内部バス制御回
路により9ビットカウンタ39に初期データとして記憶
される。ただしこのとき出力されたブロックアドレス用
カウンタ回路32の出力9ビットの各データを反転して
記憶している。このカウンタ回路39の9ビットデータ
はNOR論理回路40に入力され、更にこのNOR論理
回路40の出力信号は、MODE信号とのAND論路回
路41に入力される。
クアドレス情報を記憶するテストモード時には、内部制
御回路からTCLKが供給されカラムアドレスが0番地
からカウントアップすると同時に、9ビットカウンタ3
9もカウントアップしていく。9ビットカウンタ39の
初期値はROMブロックROMBLKに書き込みを行お
うとしている不良ブロックアドレスの補数値であるか
ら、X番地が不良の場合(X+1)回カウントアップし
たときに全てのブロックアドレス信号が“0”になる。
このときAND論理回路41の出力信号WDATASE
Tは“1”になり、データラッチ(S/A)にデータを
ロードするためのデータ0〜7が“L”レベル(“0”
書き込みデータ)にセットされる。512回のクロック
で9ビットの出力全てが“0”になるのは1回しかない
から、残りの511回のロードデータは内部バスのデー
タに等しい。テストモード以外の通常の書き込み時のデ
ータロード動作時には、このデータ線にはチップのI/
Oバスからの信号がインプットバッファ36と8ビット
入力データラッチ回路37を介して供給され、データラ
ッチ(S/A)へのデータロードが行われる。しかしな
がら上記テストモード時のデータロード動作時には、内
部バスは“H”レベルに固定される。このため、不良ブ
ロックアドレスと等しいカラムの番地のデータラッチ
(S/A)には“0”書き込みデータが1バイトロード
され、それ以外の511個のカラム番地のデータラッチ
(S/A)には“1”書き込みデータがロードされる。
用いて具体的に説明する。メモリセルブロックは前述の
通り、0から2047番地まであるが、0から2047
を2進数で示すと図7(a)のようになる。上位2ビッ
トに注目すると、0から511までは“00”、512
から1023までは“01”、1024から1535ま
では“10”、そして1536から2047までは“1
1”である。すなわち、上位2ビットでROMブロック
ROMBLKに書き込むページを指定し、下位9ビット
でカラムアドレスを指定することが出来る。例えば2番
地、すなわちメモリセルブロックBLK2が不良であっ
たとする。このときブロックアドレス用カウンタ32の
データは“01000000000”である。このうち
の下位9ビットが9ビットカウンタ39に、そのデータ
を反転させて出力される。すなわち、図7(b)に示す
ように、9ビットカウンタ39のデータは“10111
1111”である。従って、不良ブロックである2番地
+1回=3回のカウントアップにより、9ビットカウン
タのデータは全て“0”になり、WDATASET=
“1”となる。これにより2番地に対応するROMブロ
ックROMBLKに“0”データが書き込まれる。
ドレスのデータラッチ(S/A)への転送後、メモリセ
ルへのオート書き込み動作が開始するが、ROMブロッ
ク内の4ページのうちどのページに書き込むかを制御す
る方法について説明する。上記の通り、ブロックアドレ
スカウンタ32の11ビットデータのうちの上位2ビッ
トによりページアドレスを指定できるので、ブロックア
ドレス用レジスタ32の上位2ビットはROMブロック
ページデコーダ回路42に入力される。このROMブロ
ックページデコーダ回路42はテストモード時にMOD
E信号に応答して上位ブロックアドレス信号のデコーダ
回路として動作し、それ以外の時の全てのデコーダ出力
信号を“0”レベルに設定する。このROMブロックペ
ージデコーダ回路42は、マルチプレクサ回路43を介
してテストモード時にロウサブデコーダに供給される4
ビットのページ信号であるページ0〜3を形成する。テ
ストモード時以外は、ページアドレスをデコードする通
常のページデコーダ回路44がマルチプレクサ回路45
を介してこの4ページ分のページ信号を形成している。
更にテスト時には上位4〜15ページの信号はマルチプ
レクサ回路45により“0”レベルの非選択状態に設定
される。通常動作時には、ページデコーダ回路44がマ
ルチプレクサ回路77を介してこれら上位ページ信号を
形成している。
たびに、この不良ブロックアドレス情報はROMブロッ
クROMBLKの対応するページ内の対応するカラムア
ドレスの8ビットのメモリセルに記憶されていく。通常
NAND型フラッシュEEPROMでは“0”データ書
き込みはメモリセルの閾値電圧を負から正に変化させ、
“1”データの書き込みはメモリセルの負の閾値電圧を
そのまま変化させないことに対応している。このためR
OMブロックROMBLK内の同じページに何度も51
2バイトデータを重ね書きすると、“1”データの上に
“0”データが累積されて記憶されてゆき、全ての不良
ブロック情報が最後に残ることになる。つまり書き込み
回数分の512バイトデータのORデータが保存され
る。本発明はフラッシュEEPROMの書き込み動作の
この特徴を利用したものである。図4に示すように、1
チップの全ページにこの書き込みパターンチェックが終
了すると、外部から入力される消去コマンドに対応して
ROMブロック以外の全ブロックが消去される。そして
次のパターンを使用して再度全ページに書き込みチェッ
クが行われ、不良ページが見つかるたびにそのブロック
アドレスがROMブロックに記憶される。また全ての消
去動作に全ブロック消去モードを使用せずに、各ブロッ
クを消去する動作を途中で行うことにより、消去不良と
なるアドレスを消去のPass/Fail情報に基づいてROM
ブロックROMBLKに記憶できる。このようにして全
パターンでのチェックが終了すると、ROMブロックR
OMBLK内には全書き込みパターン及びブロック消去
動作での累積不良ブロックアドレスが記憶されることと
なる。
ックROMBLKに記憶して出荷し、コントローラがこ
の情報を参照することにより、ブロック管理テーブルを
構築することが可能となる。
半導体メモリによれば、通常のアドレス入力では書き込
みや消去が行えない、特殊な冗長ブロックであるROM
ブロックを設けている。そして、このROMブロック内
に、不良ブロックアドレス情報を記憶させている。その
ため、複数の不揮発性半導体メモリを同時にテストする
際、書き込み/消去動作の結果をベリファイする読み出
し動作が不要となる。この結果、テスト時間が短縮で
き、また、フェイルメモリを持たない安価なテストシス
テムでテストを行うことが可能となるため、不揮発性半
導体メモリのテストコストを削減できる。
揮発性半導体メモリについて、NAND型フラッシュE
EPROMを例に挙げて説明する。
EPROMの回路構成は、第1の実施形態で説明した図
1乃至図3と同様であるため説明を省略する。
ッシュEEPROMのアドレスカウンタ及びその周辺の
回路図である。
に、ROMブロックROMBLKに不良ブロックアドレ
ス情報を記憶するテストモード時に、ブロックアドレス
の下位9ビットを9ビットのテスト専用カウンタ39に
記憶させるのではなく、直接9ビットのカラムアドレス
用カウンタ30に記憶させる。すなわち、シーケンス制
御回路22により、ブロックアドレス用カウンタ32の
下位9ビットデータを、内部バスを利用してカラムアド
レスレジスタ30へ転送する。そしてカラムアドレスが
指し示すデータラッチ(S/A)のみに1バイトの
“0”データ書き込みをロードする。このロード作業に
先立ち、全てのデータラッチ(S/A)は同時に“1”
データにリセットされるため、対応するROMブロック
ROMBLKのページには不良ブロックアドレスに対応
したカラムアドレスのみに“0”データが記憶される。
通常NANDフラッシュEEPROMは、書き込み動作
開始前に全データラッチを“1”データにセットするた
め、この機能を利用すれば全アドレスにデータロードす
る必要が無くなり、ROMブロックに不良ブロックアド
レス情報を記憶するテストモード時間を短縮できる。
比して、不揮発性半導体メモリのテスト時間を更に短縮
化できる。
揮発性半導体メモリについてNAND型フラッシュEE
PROMを例に挙げて説明する。
EPROMの構成は、第1の実施形態と同様であるため
説明を省略する。
アドレスを、ROMブロックROMBLKに記憶させて
おき、テスト工程の最後に実際に不良ブロックに“0”
データを書き込むにはメモリテスターを用いて行ってい
る。本実施形態では、上記回路構成において、シーケン
ス制御回路22により図9のフローチャートの動作を行
い、テストの最終工程で不良ブロックに“0”データを
メモリテスターを使わずに自動的に書き込む機能を持た
せたものである。
LK2047についてチェックを行い、不良ブロックデ
ータをROMブロックROMBLKに記憶させる。
クROMBLKの1ページ目のアドレスのデータを読み
出し(ステップS20、S21)、データラッチ(S/
A)に記憶させる。次にシーケンス制御回路22が図6
に示したカラムアドレス用カウンタ30にクロックを発
生し、カラムアドレス用カウンタ30の出力アドレスを
0番地から順次インクリメントしていく(ステップS2
2)。またインクリメントしていく各カラムアドレスに
対応したデータラッチの記憶データが、全て“0”デー
タかどうかを、シーケンス制御回路22内に設けられた
判定回路がチェックする(ステップS23)。もしある
アドレスのデータラッチデータが“0”データであるな
らば、そのときのカラムアドレス用カウンタ30の内容
を、内部バスを介してブロックアドレス用11ビットカ
ウンタ32の下位9ビットに転送する。更にROMブロ
ックROMBLKの1ページ目を示している4ビットの
ページアドレス用カウンタ31の下位2ビットデータ
を、内部バスを介してブロックアドレス用11ビットカ
ウンタ30の上位2ビットに転送する(ステップS2
4)。このような不良ブロックのアドレス設定動作が終
了すると、このアドレスが示すロウデコーダ内の不良ブ
ロックが選択される。その後、ページアドレス用カウン
タ31の出力を全て“1”レベルに設定し、そのブロッ
クの全てのページアドレスをマルチ選択する(ステップ
S25)。次に全てのデータラッチのデータを“0”デ
ータにリセットして(ステップS26)、通常の書き込
み時間20μsecより長い1msecの書き込み動作を行う
ことにより、不良ブロックの16ページの全てのメモリ
セルに“0”データを書き込む(ステップS27)。書
き込み時間を通常の書き込み時間より長く設定している
のは、ワード線電圧がドロップするような不良モードに
よりそのメモリセルブロックが不良ブロックになってい
る場合でも正しく“0”データが書き込まれることを考
慮する必要があるからである。時間を長く設定する代わ
りに、通常の書き込み電圧より高い書き込み電圧を使用
してもよい。この不良ブロックの書き込みが終了した
後、再度ROMブロックROMBLKの1ページ目をデ
ータラッチに読み出し、カラムアドレス用カウンタ30
に残っているカラムアドレスの次のカラムアドレスから
カラムデータスキャンを再開する。そしてまた別のカラ
ム番地で“0”データがヒットすると、その不良となっ
たメモリセルブロックの全ページに、同じ方法で“0”
データを書き込むシーケンスが実行される。このように
して最終カラム番地までカラムデータスキャン動作が行
われる(ステップS28)。そして、現在のページ数を
判定し(ステップS29)、2ページ目の処理に移り
(ステップS29’)、次にROMブロック内の2ペー
ジ目が読み出され同じ動作が繰り返される。そしてRO
MブロックROMBLK内の4ページ目まで終了すると
(ステップS29)、この不良ブロックに“0”データ
を自動的に書き込むテストシーケンスが終了する。最終
的に全ての不良ブロックの全ページに“0”データが書
き込まれることになる。このテストモードを使用するこ
とにより、ホスト側がROMブロックにアクセスしてブ
ロック管理テーブルを形成するようなシステムでなく、
出荷時に全メモリセルブロックBLK0〜BLK204
7をスキャンして“0”データが検出されたブロックを
不良と判定するようなシステムにも応用可能である。
ば、不良ブロックアドレスデータをROMブロック内に
記憶させるだけでなく、不良ブロックの全ページのメモ
リセルに“0”データをメモリテスターを使わずに自動
的に書き込むことが出来る。そのため、不揮発性半導体
メモリのテストを簡単化できるため、不揮発性半導体メ
モリのコストを更に削減できる。
揮発性半導体メモリについて、NAND型フラッシュE
EPROMを例に挙げて説明する。
通常NAND型フラッシュEEPROMの不良ブロック
内のメモリセルMCには“0”データを書き込んで出荷
する。また、メモリセルMCの破壊の程度がひどく、
“0”データを書き込むことが出来ない場合には破棄し
ていた。しかし、NAND型フラッシュEEPROMは
その構造上、選択トランジスタを常時オフにしておくこ
とにより、そのNANDセルからは“0”データしか読
み出されないという特性がある。
ROMの上記特性に鑑みて、不良ブロックのメモリセル
に“0”データを書き込むのではなく、不良ブロックの
選択トランジスタを常時オフさせておくように、ロウデ
コーダを設定するものである。
BLK2047にそれぞれ対応する2048個のロウデ
コーダの構成を示す回路図である。
入力されるデコード部50の出力はNチャネルトランジ
スタ51のゲートに入力される。このNチャネルトラン
ジスタ51のソースはゲートに信号Cが供給されるNチ
ャネルトランジスタ52のドレインに入力され、このN
チャネルトランジスタ52のソースは電源Vssに接続
される。また、Nチャネルトランジスタ51のドレイン
は、幅の小さいポリシリコンフィラメントで形成される
エレクトリカルフューズ53の一端に接続される。この
エレクトリカルフューズ53にある値以上の電流が流れ
ると、このエレクトリカルフューズ53は溶断して電気
的に導通しなくなる特徴がある。更にこのエレクトリカ
ルフューズ53の他端は、ラッチ回路54とゲートに信
号Bが供給されたNチャネルトランジスタ55のソース
に接続される。Nチャネルトランジスタ55のドレイン
は各メモリセルブロックBLK0〜BLK2047に対
応する端子、及び共通にゲートに信号Aが供給されたP
チャネルトランジスタ56のドレインに接続される。こ
のPチャネルトランジスタ56のソースは電源VDDに
接続される。ラッチ回路54の出力はゲートに信号Dが
入力されたNチャネルトランジスタ57のドレインに接
続され、このNチャネルトランジスタ57のソースは電
源Vssに接続される。このラッチ回路54の出力は、
電源としてVpgmが供給されたレベルシフタ58に入
力される。このレベルシフタ58の出力はロウサブデコ
ーダ回路59内の全てのトランスファゲートトランジス
タのゲートに接続される。選択されたメモリセルブロッ
ク内のトランスファゲートトランジスタが導通する事に
より、グローバルセレクトゲート信号GSGD、GSG
Sとページ0からページ15までのページ信号が選択さ
れたメモリセルブロックのセレクトゲート線SGD、S
GSとメモリセルのワード線WL0〜WL15に供給さ
れる。またラッチ回路54の出力の反転信号がインバー
タ60を介してロウサブデコーダ59内のNチャネルト
ランジスタ61のゲートに入力される。このNチャネル
トランジスタ61のドレインはセレクトゲート線に接続
され、そのソースは各ブロック共通にSE線に接続され
る。
動作を説明する。通常の読み出し、書き込み、消去動作
時にはPチャネルトランジスタ56とNチャネルトラン
ジスタ55は非導通状態となっている。通常の読み出
し、書き込み、消去動作時には、まず最初に信号Dが
“1”レベルとなり全ブロックのラッチ回路54のデー
タが“0”にリセットされる。次にブロックアドレス信
号が確定すると、信号Cが“1”レベルとなりNチャネ
ルトランジスタ52が導通状態となる。また選択された
ブロックのデコード部50の出力ノードは“1”レベル
となり、Nチャネルトランジスタ51も導通状態となる
ため、エレクトリカルフューズ53が溶断していない場
合、ラッチ回路54には“1”レベルが記憶される。こ
のラッチ回路54の出力はレベルシフタ58に供給さ
れ、読み出し時には電源VDDより所定のレベルだけ高
い電圧がトランスファゲートトランジスタに供給され
る。また、インバータ60の出力信号は“0”レベルと
なりNチャネルトランジスタ61は非導通状態となる。
この結果、セレクトゲート線と16本のワード線にはG
SGD、GSGSとCG0〜15により供給される所定
の読み出し電圧が供給される。非選択ブロックでは、ラ
ッチ回路の出力は“0”レベルのままであるから、トラ
ンスファゲートトランジスタは非導通状態となり、Nチ
ャネルトランジスタ61が導通状態となる。また読み出
し時に、SE線は電源Vssレベルとなっているため、
非選択ブロックのセレクトゲート線はVssレベルとな
り、非選択ブロックのセレクトゲートトランジスタは非
導通状態となる。
書き込み電圧VpgmよりNチャネルトランジスタの閾
値電圧分高い電圧がトランスファゲートトランジスタに
供給され、セレクトゲート線と16本のワード線にはG
SGD、GSGSとCG0〜15により供給される所定
の書き込み電圧が供給される。非選択ブロックでは、読
み出し時と同様にNチャネルトランジスタ61が導通状
態であり、かつSE線がVssレベルのためセレクトゲ
ート線はVssレベルとなりセレクトゲートトランジス
タは非導通状態になる。
ンスファゲートトランジスタに供給され、16本のワー
ド線は電源Vssレベルとなる。また消去時にGSGD
とGSGSには電源VDDレベルが供給される。選択ブ
ロックではNチャネルトランジスタ61のゲートが
“1”レベルとなるが、消去動作時にSE線がVDDレ
ベルに設定されるため、Nチャネルトランジスタ61は
非導通状態となる。このためドレイン側のセレクトゲー
ト線SGDとソース側のセレクトゲート線SGSはVD
DよりNチャネルトランジスタの閾値電圧分低い電圧ま
で充電された後、フローティング状態となる。この後メ
モリセルの基板電位が消去電圧まで上昇するが、同時に
セレクトゲート線SGDもカップリングでほぼ同電位ま
で持ち上がるため、セレクトゲートトランジスタ61の
酸化膜に電界ストレスがかからない。16本のワード線
に接続されたメモリセルのコントロールゲートはVss
レベルであり、ブロック内の全てのメモリセルは消去さ
れる。非選択ブロックでは全てのトランスファゲートト
ランジスタが非導通状態となり、Nチャネルトランジス
タ61も非導通状態となるため、16本のワード線とセ
レクトゲート線がフローティング状態となり、この結果
ワード線も基板とのカップリングで持ち上がり、メモリ
セルは消去されない。
は、信号Aを“0”レベルに設定し、信号Bと信号Cを
“1”レベルに設定する。このとき信号Bには電源電圧
より高い昇圧電圧を供給することにより、トランジスタ
55の導通抵抗を小さくすることが望ましい。この状態
で溶断したいブロックのアドレス信号をロウデコーダに
入力することにより、選択ブロックのエレクトリカルフ
ューズ53に所定の電流が流れ、フューズを溶断するこ
とができる。
ブロックが選択された場合、読み出し動作、書き込み、
消去動作とも非選択ブロックと同じ動作が実行される。
つまりデコード部50の出力が“1”レベルになってN
チャネルトランジスタ51が導通状態になっても、エレ
クトリカルフューズ53が電気的に非導通状態のため、
ラッチ回路54の出力は非選択状態の“0”を記憶した
ままとなり、トランスファゲートには電源Vssが供給
される。また、Nチャネルトランジスタ61は導通状態
となる。そのため、読み出し時にエレクトリカルフュー
ズ53が切断されたブロックが選択されてもセレクトゲ
ート線はVssレベルとなり、ビット線からメモリセル
を介して電流が流れることはない。この結果不良ブロッ
クからは“0”データしか読み出されないこととなる。
また書き込み時と消去時にエレクトリカルフューズが切
断されたブロックが選択されると、非選択ブロックと同
様にメモリセルには書き込みと消去の電界が印加されな
い。
モリでは、不良ブロック情報はエレクトリカルフューズ
53に記憶され、メモリセルにどのような不良が存在し
ても常に選択トランジスタが非導通状態となるため、不
良ブロックからは“0”データしか読み出せない。この
結果不良ブロック情報の信頼性を向上することが出来
る。なお、本実施形態ではエレクトリカルフューズを使
用しているが、フラッシュメモリセルをロウデコーダ内
に配置して、エレクトリカルフューズ53の代わりにこ
のフラッシュメモリセルの電流通路を挿入しても同じ効
果が得られる。例えば、通常このフラッシュメモリセル
の閾値電圧を0V以下の消去状態にしておく。不良ブロ
ック情報をロウデコーダ内に記憶するテストモード時
に、もし選択されたブロックが不良ブロックであれば、
ロウデコーダ内のこのフラッシュメモリセルのゲートに
Vpgm電圧を供給することにより閾値電圧を0V以上
の書き込み状態に変更する。読み出し、書き込み、消去
動作におけるロウデコーダアクセス時にこのフラッシュ
メモリセルのゲートにVssレベルを与えることによ
り、前述のエレクトリカルフューズと同様な効果が得ら
れる。
揮発性半導体メモリについて、NAND型フラッシュE
EPROMを例に挙げて説明する。
ようにロウデコーダ内に不揮発性記憶素子を設ける代わ
りに、揮発性記憶素子を設け、電源投入後のパワーオン
検知信号に基づきこの揮発性記憶素子に不良ブロック情
報を記憶させるものである。
で、第4の実施形態で説明した図10の回路と異なるの
は、エレクトリカルフューズ53とそのフューズ切断用
トランジスタ56と55が削除され、デコード部50の
出力とラッチ回路54の出力の反転信号がNAND回路
62に入力され、そのNAND回路62の出力の反転信
号がレベルシフタ58に入力されている点である。上記
構成のロウデコーダに不良ブロック情報を記憶する方法
について説明する。
き、図示せぬ内部制御回路はROMブロックROMBL
Kに記憶されている不良ブロック情報をデータラッチに
読み出す。その後、ロウデコーダ内の揮発性記憶素子に
不良ブロックフラグを記憶するため、信号Dをイネーブ
ルにして全ロウデコーダの揮発性メモリ素子としてのラ
ッチ回路54の出力を“0”レベルにリセットし、信号
Dをディセーブルにする。この状態で、図9に示したシ
ーケンスに基づきカラムデータスキャン動作を行い、デ
ータラッチ54内に不良ブロック情報が検出された場合
にそのデータラッチ情報をブロックアドレス用レジスタ
32に転送する。更にその後、信号Cをイネーブルにし
てNチャネルトランジスタ52を導通状態に設定し、ブ
ロックアドレス用レジスタが指し示す不良ブロックのラ
ッチ回路54の出力を“0”レベルから“1”レベルに
変更する。このラッチ回路54内の不良ブロックフラグ
情報は電源がオフにされるまで保存される。この動作が
終了すると、またカラムデータスキャン動作を図9のシ
ーケンスに従って続ける。全ての不良ブロックのフラグ
セットが終了すると、本発明のフラッシュメモリは外部
からのアクセスが可能となる。このように、不良ブロッ
クにおけるラッチ回路54の出力を“1”レベルにする
ことで、選択トランジスタは常に非選択状態となる。
子を用いなくとも、パワーオン検知信号を利用すること
で不良ブロックでは読み出し時にセレクトゲート線をV
ssに設定することが可能である。また、電源投入後に
メモリセルがアクセスされるのは、通常100msec〜1
sec後であり、この時間内に上記の動作を完了できる。
不良ブロック情報を内部に記憶させるテスト工程を簡略
化でき、安価なテストシステムを用いることが出来るた
め、安価なフラッシュメモリを実現できる。
常のアドレス入力では書き込みや消去が行えない、特殊
な冗長ブロックであるROMブロックを設け、このRO
Mブロック内に不良ブロックアドレス情報を記憶させて
いる。そのため、複数の不揮発性半導体メモリを同時に
テストする際、書き込み/消去動作と同じく、読み出し
動作も全チップ同時に行うことが出来る。
良ブロック内の全ページに自動的に“0”データを書き
込む機能を持たせることにより、不揮発性半導体メモリ
のテストを簡単化できる。
“0”データを書き込む代わりに、不良ブロックの選択
トランジスタを常時オフにするようにロウデコーダを設
定することにより、不良ブロック情報の信頼性を更に向
上することが出来る。
フェイルメモリを持たない安価なテストシステムでテス
トを行うことが可能となるため、テストコストを削減で
き、高信頼性の不揮発性半導体メモリを実現できる。
AND型フラッシュEEPROMを例に挙げて説明した
が、NOR型フラッシュEEPROM等、他の不揮発性
半導体メモリにも適用できるのは言うまでもなく、本発
明の主旨を逸脱しない範囲で適宜変更して実施すること
が出来る。
ば、製造後のテスト時間を短縮し、また、安価なテスト
システムを用いることにより、コストを低減でき、高信
頼性の不揮発性半導体メモリを提供できる。
ラッシュEEPROMの概略構成図。
ラッシュEEPROMの、メモリセルアレイ周辺の拡大
図。
ラッシュEEPROMの、各メモリセルブロックの回路
図。
ラッシュEEPROMの、テストフローの一部を示すフ
ローチャート。
ラッシュEEPROMの、ROMブロックのメモリ空間
を示すブロック図。
ラッシュEEPROMの、アドレスレジスタとその周辺
の回路図。
ラッシュEEPROMの書き込み動作について説明する
ためのもので、(a)図は0から2047の2進表示、
(b)図は書き込み時のビットデータの変化を示す図。
ラッシュEEPROMの、アドレスレジスタとその周辺
の回路図。
ラッシュEEPROMの、テストフローの一部を示すフ
ローチャート。
フラッシュEEPROMの、ロウデコーダの回路図。
フラッシュEEPROMの、ロウデコーダの回路図。
ローチャート。
チャート。
図。
るチップイネーブル信号のタイムチャート。
タ 53…エレクトリカルフューズ 54…ラッチ回路 56…Pチャネルトランジスタ 58…レベルシフタ 60…インバータ 62…NAND論理回路
Claims (11)
- 【請求項1】 不揮発性のメモリセルがマトリックス配
列され、通常の動作モードで消去可能な第1のブロック
領域と、テスト時に不良と見なされた不良ブロックアド
レス情報を記憶し、前記通常の動作モードでは消去不可
能な第2のブロック領域とを有し、ページ単位で読み出
しと書き込みが行われるメモリセルアレイと、 通常動作モード時に前記第2のブロック領域を非活性化
し、テストモード時に前記第2のブロック領域を活性化
する選択手段と、 テストモード時に前記第1のブロック領域中のメモリセ
ルに内部ベリファイ動作により不良が検出されたとき
に、この不良ブロックアドレス情報を前記第2のブロッ
ク領域に自動的に記憶させるテスト手段とを具備するこ
とを特徴とする不揮発性半導体メモリ。 - 【請求項2】 前記第2のブロック領域は、前記テスト
手段からの1回の書き込み動作で所定のページに1つの
不良ブロックアドレス情報が記憶され、複数の不良ブロ
ックアドレス情報を記憶する場合は、同じページへ複数
回のデータの重ね書きが行われることを特徴とする請求
項1記載の不揮発性半導体メモリ。 - 【請求項3】 前記第1のブロック領域は複数のブロッ
クのグループから構成されるサブブロックを複数備え、 前記第2のブロック領域は複数のページ単位より構成さ
れ、 前記第2のブロック領域の各ページアドレスが、前記第
1のブロック領域の各サブブロックアドレスを示し、各
ページのカラムアドレスが、各サブブロック内のブロッ
クアドレスを示すことを特徴とする請求項1または2記
載の不揮発性半導体メモリ。 - 【請求項4】 不揮発性のメモリセルがマトリックス配
列され、ページ単位で読み出しと書き込みが行われ、複
数のページで構成されるブロック単位で消去が可能なメ
モリセルアレイと、 テストモード時に、前記メモリセルアレイの全てのブロ
ックについての良、不良の判定結果を示す不良ブロック
アドレス情報に基づいて、該不良ブロックアドレス情報
に対応する不良ブロック中の全ページのメモリセルに所
定の固定データを書き込むテスト手段とを具備すること
を特徴とする不揮発性半導体メモリ。 - 【請求項5】 前記メモリセルアレイは、通常の動作モ
ードで消去可能な第1のブロック領域と、テスト時に不
良と見なされた不良ブロックアドレス情報を記憶する第
2のブロック領域とを有し、 前記テスト手段は、テストモード時に前記第1のブロッ
ク領域中のメモリセルに不良が検出されたときに、この
不良ブロックアドレス情報を前記メモリセルアレイの第
2のブロック領域に記憶させ、前記第2のブロック領域
に記憶した不良ブロックアドレス情報で指示された不良
ブロック中の全ページのメモリセルに所定の固定データ
を書き込むことを特徴とする請求項4記載の不揮発性半
導体メモリ。 - 【請求項6】 前記テスト手段は、不良ブロック内の不
揮発性のメモリセルに所定の固定データを書き込む際
に、通常より長い書き込み時間で書き込みを行う、また
は通常より高い書き込み電圧で書き込みを行うことを特
徴とする請求項4または5記載の不揮発性半導体メモ
リ。 - 【請求項7】 不揮発性のメモリセルがマトリックス配
列され、ページ単位で読み出しと書き込みが行われ、複
数のページで構成されるブロック単位で消去が可能なメ
モリセルアレイと、 前記メモリセルアレイの各ブロック毎に設けられ、ロウ
アドレス信号をデコードしてメモリセルの行を選択する
ロウデコーダと、 これらロウデコーダ中にそれぞれ設けられる不揮発性の
記憶手段と、 ベリファイ動作で不良と判定された不良ブロックアドレ
ス情報に基づいて、読み出し時に不良ブロックを非選択
状態とするために、当該不良ブロックに対応するロウデ
コーダ中に設けられた不揮発性の記憶手段にフラグデー
タを書き込む書き込み手段とを具備することを特徴とす
る不揮発性半導体メモリ。 - 【請求項8】 前記不揮発性の記憶手段は、電気的フュ
ーズ素子を含むことを特徴とする請求項7記載の不揮発
性半導体メモリ。 - 【請求項9】 前記不揮発性の記憶手段は、不揮発性の
メモリセルを含むことを特徴とする請求項7記載の不揮
発性半導体メモリ。 - 【請求項10】 不揮発性のメモリセルがマトリックス
配列され、通常の動作モードで消去可能な第1のブロッ
ク領域と、テスト時に不良と見なされた不良ブロックア
ドレス情報を記憶する第2のブロック領域とを有し、ペ
ージ単位で読み出しと書き込みが行われ、複数のページ
で構成されるブロック単位で消去が可能なメモリセルア
レイと、 電源投入時に前記第2のブロック領域に記憶されている
不良ブロックアドレス情報を読み出す読み出し手段と、 前記メモリセルアレイの各ブロック毎に設けられ、ロウ
アドレス信号をデコードしてメモリセルの行を選択する
ロウデコーダと、 これらロウデコーダ中にそれぞれ設けられる揮発性の記
憶手段と、 前記電源投入時に読み出された不良ブロックアドレス情
報に基づいて、当該不良ブロックに対応するロウデコー
ダ中に設けられた揮発性の記憶手段にフラグデータを書
き込む書き込み手段と、 前記揮発性の記憶手段に書き込まれたフラグデータに基
づき、当該不良ブロックを非選択レベルに設定する非選
択レベル設定手段と、を具備することを特徴とする不揮
発性半導体メモリ。 - 【請求項11】 前記メモリセルは、NANDセル列
と、前記NANDセル列の一端とビット線との間及び前
記NANDセル列の他端とソース線との間に設けられた
選択トランジスタとを備え、 前記ロウデコーダは、前記選択トランジスタを非選択状
態にすることにより、前記不良ブロックを非選択レベル
にすることを特徴とする請求項7乃至10いずれか1項
記載の不揮発性半導体メモリ。
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