JPH07105159B2 - 半導体記憶装置の冗長回路 - Google Patents

半導体記憶装置の冗長回路

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JPH07105159B2
JPH07105159B2 JP1296275A JP29627589A JPH07105159B2 JP H07105159 B2 JPH07105159 B2 JP H07105159B2 JP 1296275 A JP1296275 A JP 1296275A JP 29627589 A JP29627589 A JP 29627589A JP H07105159 B2 JPH07105159 B2 JP H07105159B2
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  • Design And Manufacture Of Integrated Circuits (AREA)
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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置に係るもので、特に冗長回路
に関するものである。
（従来の技術） 半導体メモリでは、製造歩留まりを向上させるために、
不良メモリセルを発見した場合、これを冗長メモリセル
に置き換えている。この置き換えは通常セルアレイの行
又は列単位で行われる。このためメモリは冗長列又は行
を複数本持つ。置き換えを行うためには、メモリに不良
セルを含む行または列に該当するアドレスが入力された
時に、不良を含む行又は列の選択を禁止し、特定の冗長
行又は列を選択しなければならない。このため、メモリ
は不良アドレスの位置及びこのアドレスを入れ替えるべ
き冗長行又は列の位置を記憶しておかなければならな
い。
第２図は、この記憶手段として通常用いられるポリシリ
コンヒューズ１と、それに付加されたインバータ回路２
を示している。ポリヒューズ１はこれをレーザーで溶断
するかしないかによってインバータ２のデータが“1"又
は“0"となる。
（発明が解決しようとする課題） しかし、本発明が適用されない冗長回路では、不良セル
を発見してアドレスを決定し、それに従いヒューズを溶
断する以前では、この冗長セルにアクセスすることがで
きなかった。このため、最初のウェハプローブ試験で
は、不良セルが冗長セルに置き換えられ、全セルが正常
に動作する状態での試験を行うことができなかった。こ
れはメモリ製造時のテスト工程を複雑にし、大容量化に
伴なうテスト時間、テストコストの増大を助長してい
た。
これに対し、特願昭61-136838号の出願に開示されてい
る実施では、テストモードに入った時に冗長セルが選択
され通常のセルが非選択になるものであるがこの場合、
テストモードに入った時のみ冗長セルへの読み書きがで
き、又、冗長セルを選択するのに特定のアドレスしか扱
うことができない。さらに冗長回路を実際と同様には使
用しないため救済後のメモリと等価のテストを行うこと
ができないといった問題がある。
さらにポリヒューズをレーザで溶断するかわりに電気的
に書き込み可能な不揮発性記憶素子を用いる場合があ
る。１つにはEPROMセルトランジスタを用いる場合があ
るが半導体メモリがEPROMである場合、紫外線の照射に
よって不良アドレス記憶素子に記憶されたデータが消去
されてしまうため、このEPROMセルは紫外線が当たらな
いような構造にしなければならない。しかし、このよう
な構造をとることはこの記憶素子の占める面積を増大
し、IC回路設計上好ましくない。
更に電気的に溶断するタイプのポリヒューズを用いた場
合は、そのためにIC中に大電流を流さなければならない
といった設計上困難な問題がある。
本発明は、上記のような問題点を解決し、半導体記憶装
置の試験方法を簡略にする冗長回路を提供することを目
的とする。
〔発明の構成〕
（課題を解決するための手段） 本発明は、不良セル救済用の冗長セルと、この冗長セル
と通常メモリセルを置き換える情報を記憶する非電気的
手段により記憶する記憶素子と、この記憶素子の状態を
ラッチするラッチ手段とをもつ半導体メモリにおいて、
このラッチ手段の状態を前記記憶素子の状態に関係なく
設定する設定手段を有する半導体メモリの冗長回路を提
供するものである。
（作用） 上述の構造により、当該記憶装置は非電気的手段である
ヒューズを溶断するしないにかかわらずラッチ手段の状
態を設定する設定手段により、ウエハプローブ試験の段
階において、当該記憶装置が使用される場合と同様の条
件で試験をおこなうことが出来るできる。
又、前出の電気的手段による記憶素子は、アドレスを書
き込んだ後も、必要があるなら書き替えることができ、
半導体メモリの不良解析に有効である。
（実施例） 第１図は、本発明の実施を示す冗長回路のブロック図で
ある。第１図において、１は非電気的手段により異常セ
ルの書き換えのための情報を記憶するための記憶手段で
あるヒューズ５、５は電気的手段により、冗長セルへの
置き換えのための情報を記憶する手段であり、EPROMセ
ルトランジスタであるｎチャネルFAMOSで構成されてい
る。２はそれらの状態を記憶するラッチ手段、３は不良
セルのアドレスに従って５に選択的に書き込みを行うた
めの書き込み制御回路、６は書き込み制御用のトランジ
スタ、４は5V/12Vの切り替え回路である。
又、A1〜Anはメモリのアドレス入力信号、WEはライト・
イネーブルであり、それぞれ書き込み、読みだしのタイ
ミングを与える信号である。例えば冗長行をもつ半導体
メモリセルの場合不良のある行を示すアドレスとそれに
置き換わるべき冗長行はメモリ内に記憶されなければな
らない。そのため、第２図に示すようなヒューズによる
冗長回路が複数個用意されており、そのアドレスと置き
換えるべき冗長行は複数のヒューズが溶断されているか
どうかより記憶されている。
このとき、ヒューズと接地の間に挿入されたＮチャネル
FAMOSトランジスタ５により、外部からの電気的操作に
よって、冗長回路を動作させるための情報を書き込むこ
とができる。
このとき、このFAMOSトランジスタ５の書き込は、ドレ
インとゲートに高電圧を印加することにより可能とな
る。そのため、WE、RDEの両方をアクティブにし、さら
にその時に冗長セルが救済する不良セルのアドレスを指
定することでスイッチングトランジスタ６がオンされ、
又、5V/12V切り替え回路が動作し、FAMOSトランジスタ
５のゲートとドレインの間に高電圧（12V）が印加され
ることにより、FAMOSトランジスタ５に書き込みがされ
る。これにより、実質的にヒューズ１を溶断したのと同
様の回路状態が形成される。
次に第８図は、本発明の一実施例であり上述のブロック
回路に対応する。ウェハプローブ試験において不良を発
見したならば、FAMOSトランジスタ５を選択的に書き込
む。これにより通常のヒューズのレーザーによる溶断し
た時と同じ状態が実現できる。５のセルが書き込み後の
EPROMセルトランジスタであるならば、しきい値電圧が
上がっているのでFAMOSトランジスタ５のゲートに電源
電位（5V）が与えられてもこのトランジスタはオンしな
い。又、消去後のトランジスタであれば導通状態にあ
る。これはポリヒューズの溶断非溶断に対応する。ウェ
ハプローブ試験において不良セルを発見したならば第８
図FAMOSトランジスタ５を選択的に書き込む。これによ
り通常のヒューズのレーザーによる溶断後の状態と同じ
状態が実現でき、冗長回路により不良セルを救済した後
と同一の状態での試験を行うことができる。すべてのウ
ェハプローブ試験を終了した段階で１のポリシリコンヒ
ューズをレーザーにより溶断する。
第８図において、４はFAMOSトランジスタ５のゲートに
かかる電圧を５への書き込み時に高電圧、メモリセルへ
の書き込み読みだし時には低電圧（5V）に切り替えるた
めの回路である。ここではメモリセルへの書き込みをイ
ネーブルにする信号WEと、FAMOSトランジスタ５への書
き込みをイネーブルにするRDEという信号からなってい
る。このRDEという信号は、例えば第３図や第４図のよ
うにしてつくることができる。第３図はいずれかの入力
ピン31に電源電位Vccに対し高電位をかけた時、出力が
ハイレベル、他の時ロウレベルになる回路である。又、
第４図はこの信号を得るために特別に半導体記憶装置の
外部にパッド41を設けるというものである。
第８図のトランジスタ６は、ヒューズ１と同数ある複数
のFAMOSトランジスタ５のうちのいずれかを選択する。
このゲートへの入力はアドレスデータ（例えば行アドレ
ス単位で不良行を冗長度を入れ替える方式の場合はその
行アドレス）であり、トランジスタ７への入力と同様に
WE、RDE0さらに複数ある冗長メモリセル群のうちいずれ
を選択するかを決める信号である。この信号は例えば外
部にパッド85を設けて入力しても良いし、多ビット構成
のメモリならばデータ入力をデコードして選択するよう
にしてもよい。
又更にこの変形例として、FAMOSトランジスタ５のゲー
トの入力電位を外部パッドから直接入力することも可能
である。FAMOSトランジスタ５への書き込み時にはパッ
ドへ与える電位を書き込み電位、メモリ試験時には〜5V
とする。またこのパッドがオープンであれば、FAMOSト
ランジスタ５のゲートが電源電位になるようにする。こ
のようにすることによってメモリ試験時において電源電
位の変動があってもFAMOSトランジスタ５が安定して動
作するようになる。
第５図は、本発明のその他の実施例を示す回路図であ
る。第５図では、第８図ではＮチャネルFAMOSトランジ
スタ５とポリシリコンヒューズ２を直列にしたのに対
し、これらを並列接続した例を示している。この場合ト
ランジスタ51,52で冗長セルの選択情報がＮチャネルFAM
OSトランジスタ５に記憶されてるいかポリシリコンヒュ
ーズ１に記憶されているかを切り替えることができる。
このときの切り替え用の信号は第４図のように外部パッ
ド41を設けることによっても良いし、第３図のような入
力ピン31からであっても可能である。
又第６図は、更に他の実施例を示す。この実施例では、
書き込み時やテスト時のFAMOSトランジスタ５の選択の
ために、電源用のパッド65を設けるものである。このパ
ッド65を高電位（12,5V）にするとFAMOSトランジスタ５
への書き込みが行われ、〜5Vにすると、テスト時にヒュ
ーズ１のかわりにFAMOSトランジスタ５が選択されるこ
とになる。63はFAMOSトランジスタ５とヒューズ１とを
選択するトランジスタ、64は電源用パッド、66は冗長セ
ル群選択用のパッドである。
このようにテスト時だけに使用する電源があれば消費電
力を気にしなくてすむため、CMOS回路においてもこの部
分をE/D回路で構成することができ、回路とパタンが簡
単になる。又、テスト時にFAMOSトランジスタ５のゲー
トに安定した電圧を供給することができるため、メモリ
の電源を大きく変動させるテストの場合も確実に冗長セ
ル群を選択することができる。
第７図は、更に他の実施例を示している。71はテスト用
のパッドでこれがハイレベルのときのみトランジスタ72
がオフする。この状態ではトランジスタ75、76により77
の電位を設定することができる。77の電位設定後、トラ
ンジスタ75,76がともにオフしていれば77の状態は維持
される。これによって本発明が適用されぬ場合のヒュー
ズ１を選択的に溶断した時と同一の状態が得られる。
又ここでトランジスタ75、76は、Din、fusei、RDWEの信
号により動作する。fuseiはどのヒューズ回路を選択す
るかを決める信号、RDWEは77の状態設定を行う信号であ
る。fuseiとRDWEのアンドが“1"のときDinが“1"であれ
ば77はハイレベル、“0"であればローレベルとなる。
〔発明の効果〕
この発明では、冗長回路の状態をポリシリコンヒューズ
の溶断によらず設定できるので、ウェハプローブ試験の
途中で、テスタが検出した不良セルの情報により、情報
回路を通常使用時とまったく同様に動作することができ
る。このようにすればレーザーによるヒューズの溶断を
持たずして冗長セルの試験を行うことができるので半導
体メモリの試験工程が容易になる。
最終的にはポリヒューズをレーザーで溶解してしまうた
め、第１図５のFAMOSに信頼性を持たせる必要がないの
で設計が容易である。
第５図、第７図に示す実施例では、ポリヒューズの溶断
後も、冗長回路を別の状態に変更することができるの
で、冗長回路にからんだ不良を解析する場合など有利で
ある。
第８図に示す実施例では、FAMOSトランジスタ５を仮の
記憶素子として使用する必要がない。書き込み回路がな
いため、設計的には大変容易である。
【図面の簡単な説明】
第１図は、本発明の一実施例を示すブロック図、第２図
は、本発明が適用されない冗長回路の回路図、第３図
は、本発明に用いる高電位検出回路、第４図は、本発明
に用いるテスト用パッド入力、第５図乃至第８図は、本
発明の他の実施例を示す回路図である。 １……ヒューズ、２……ラッチ手段、３……アドレス選
択回路、４……5V/12V変換回路、５……FAMOSトランジ
スタ、６……トランジスタ、７……トランジスタ、31…
…入力ピン、41……テスト用パッド、51、52……トラン
ジスタ、63、64……トランジスタ、65……電源用パッ
ド、66……冗長セル群選択用のパッド、71……入力パッ
ド、72……トランジスタ、75、76……トランジスタ、85
……パッド、Vpp……12V、Vcc……5V

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】不良セル救済用の冗長セルと、前記冗長セ
    ルと通常メモリセルを置き換える情報を記憶する非電気
    的手段により記憶する記憶素子と、この記憶素子の状態
    をラッチするラッチ手段とをもつ半導体メモリにおい
    て、前記ラッチ手段の状態を前記記憶素子の状態を変え
    ることなく設定することができるフローティングゲート
    MOSトランジスタ及び前記トランジスタのゲートに接続
    されるフローティングゲートMOSトランジスタドライバ
    回路による設定手段を有する半導体記憶装置の冗長回
    路。
  2. 【請求項２】外部からの入力信号によって前記ラッチ手
    段の状態を設定することを特徴とした特許請求の範囲第
    １項記載の半導体記憶装置の冗長回路。
  3. 【請求項３】不良セル救済用の冗長セルと、前記冗長セ
    ルの選択を記憶するため非電気的に書き込みを行う素子
    と、前記冗長セルの選択を記憶するためフローティング
    ゲートMOSトランジスタ及び前記トランジスタのゲート
    に接続されるフローティングゲートMOSトランジスタド
    ライバ回路による電気的に書き込みを行う素子とを有す
    る半導体記憶装置の冗長回路。
  4. 【請求項４】前記電気的に書き込みを行う素子と前記非
    電気的に書き込みを行う素子とを直列に接続した特許請
    求の範囲第３項記載の半導体記憶装置の冗長回路。
  5. 【請求項５】前記電気的に書き込みを行う素子と前記非
    電気的に書き込みを行う素子とを並列に接続した特許請
    求の範囲第３項記載の半導体記憶装置の冗長回路。
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